JP5710681B2

JP5710681B2 - Semiconductor integrated device

Info

Publication number: JP5710681B2
Application number: JP2013088213A
Authority: JP
Inventors: 高橋　弘行; 弘行高橋; 哲夫福士
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2013-04-19
Filing date: 2013-04-19
Publication date: 2015-04-30
Anticipated expiration: 2029-05-14
Also published as: JP2013164895A

Description

本発明は、半導体集積装置に関するものである。 The present invention relates to a semiconductor integrated device.

従来の半導体記憶回路１を図１２に示す。図１２に示すように、半導体記憶回路１は、セルアレイ領域２と、センスアンプ領域３と、ドライバ領域４とを有する。 A conventional semiconductor memory circuit 1 is shown in FIG. As shown in FIG. 12, the semiconductor memory circuit 1 has a cell array region 2, a sense amplifier region 3, and a driver region 4.

セルアレイ領域２は、複数のメモリセルＣＥＬＬ（ＣＥＬＬ１、ＣＥＬＬ２、・・・）を有している。 The cell array region 2 has a plurality of memory cells CELL (CELL1, CELL2,...).

各メモリセルは、ビット線対Ｄ、ＤＢのいずれかに接続される。各メモリセルには、ゲートトランジスタＴｒと、セル容量Ｃｃｅｌｌとを有している。ゲートトランジスタＴｒは、ドレインもしくはソースの一方がビット線Ｄ、ＤＢの一方、ドレインもしくはソースの他方がセル容量Ｃｃｅｌｌと接続される。このゲートトランジスタＴｒとセル容量Ｃｃｅｌｌとの接続点がセルノードとなる。セル容量Ｃｃｅｌｌのセルノードと反対側の端子は、ＨＶＤＤ端子に接続される。ＨＶＤＤ端子は、１／２ＶＤＤ（ＶＤＤ：電源電圧）の電圧が供給されている。また、ゲートトランジスタＴｒは、ゲートがワード線ＷＬ（ＷＬ１、ＷＬ２、・・・）と接続される。 Each memory cell is connected to one of the bit line pair D and DB. Each memory cell has a gate transistor Tr and a cell capacitor Ccell. In the gate transistor Tr, one of the drain and the source is connected to one of the bit lines D and DB, and the other of the drain and the source is connected to the cell capacitor Ccell. A connection point between the gate transistor Tr and the cell capacitor Ccell is a cell node. A terminal on the opposite side of the cell node of the cell capacitor Ccell is connected to the HVDD terminal. The HVDD terminal is supplied with a voltage of ½ VDD (VDD: power supply voltage). The gate transistor Tr has a gate connected to the word line WL (WL1, WL2,...).

センスアンプ領域３は、センスアンプＳＡ１と、プリチャージ回路ＰＤＬＵ１とを有する。 The sense amplifier region 3 includes a sense amplifier SA1 and a precharge circuit PDLU1.

センスアンプＳＡ１は、ＰＭＯＳトランジスタＴＰ１１、ＴＰ１２と、ＮＭＯＳトランジスタＴＮ１１、ＴＮ１２とを有する。ＰＭＯＳトランジスタＴＰ１１とＮＭＯＳトランジスタＴＮ１１は、センスアンプ制御線ＳＡＰ、ＳＡＮ間で直列に接続される。また、ＰＭＯＳトランジスタＴＰ１２とＮＭＯＳトランジスタＴＮ１２も、センスアンプ制御線ＳＡＰ、ＳＡＮ間で直列に接続される。ＰＭＯＳトランジスタＴＰ１１とＮＭＯＳトランジスタＴＮ１１の接続ノードＡ１は、ビット線Ｄ及びＰＭＯＳトランジスタＴＰ１２とＮＭＯＳトランジスタＴＮ１２のゲートに接続される。また、ＰＭＯＳトランジスタＴＰ１２とＮＭＯＳトランジスタＴＮ１２の接続ノードＡ２は、ビット線ＤＢ及びＰＭＯＳトランジスタＴＰ１１とＮＭＯＳトランジスタＴＮ１１のゲートに接続される。 The sense amplifier SA1 includes PMOS transistors TP11 and TP12 and NMOS transistors TN11 and TN12. The PMOS transistor TP11 and the NMOS transistor TN11 are connected in series between the sense amplifier control lines SAP and SAN. The PMOS transistor TP12 and the NMOS transistor TN12 are also connected in series between the sense amplifier control lines SAP and SAN. A connection node A1 between the PMOS transistor TP11 and the NMOS transistor TN11 is connected to the bit line D and the gates of the PMOS transistor TP12 and the NMOS transistor TN12. The connection node A2 between the PMOS transistor TP12 and the NMOS transistor TN12 is connected to the bit line DB and the gates of the PMOS transistor TP11 and the NMOS transistor TN11.

プリチャージ回路ＰＤＬＵ１は、ＮＭＯＳトランジスタＴＮ２１、ＴＮ２２、ＴＮ２３を有する。ＮＭＯＳトランジスタＴＮ２１は、ビット線対Ｄ、ＤＢ間に接続される。ＮＭＯＳトランジスタＴＮ２２がＨＶＤＤ端子とビット線Ｄ、ＮＭＯＳトランジスタＴＮ２３がＨＶＤＤ端子とビット線ＤＢに接続される。ＮＭＯＳトランジスタＴＮ２１、ＴＮ２２、ＴＮ２３のゲートには、プリチャージ制御線ＰＤＬが接続される。なお、便宜上、符号「ＷＬ」「ＳＡＰ」「ＳＡＮ」「ＰＤＬ」は、配線名を示すと同時に、その配線に印加される信号名を示すものとする。 The precharge circuit PDLU1 includes NMOS transistors TN21, TN22, and TN23. The NMOS transistor TN21 is connected between the bit line pair D and DB. The NMOS transistor TN22 is connected to the HVDD terminal and the bit line D, and the NMOS transistor TN23 is connected to the HVDD terminal and the bit line DB. A precharge control line PDL is connected to the gates of the NMOS transistors TN21, TN22, and TN23. For convenience, the symbols “WL”, “SAP”, “SAN”, and “PDL” indicate the name of a signal and the name of a signal applied to the wiring.

ドライバ領域４は、ドライバアンプＡＭＰ１、ＡＭＰ２、・・・を有する。更に、ドライバアンプＡＭＰ１１、ＡＭＰ１２、ＡＭＰ２０を有する。アンプＡＭＰ１、ＡＭＰ２、・・・は、それぞれワード線ＷＬ１、ＷＬ２、・・・にワード信号ＷＬ１、ＷＬ２、・・・を印加する。ドライバアンプＡＭＰ１、ＡＭＰ２、・・・の電源電圧は、ＶＰＰ電源１０から供給される。ＶＰＰ電源１０が供給する電圧ＶＰＰは、電源電圧ＶＤＤより高電位である。 The driver area 4 includes driver amplifiers AMP1, AMP2,. Furthermore, driver amplifiers AMP11, AMP12, and AMP20 are provided. The amplifiers AMP1, AMP2, ... apply word signals WL1, WL2, ... to the word lines WL1, WL2, ..., respectively. The power supply voltages of the driver amplifiers AMP1, AMP2,... Are supplied from the VPP power supply 10. The voltage VPP supplied by the VPP power supply 10 is higher than the power supply voltage VDD.

ドライバアンプＡＭＰ１１、ＡＭＰ１２は、制御信号ＳＥに応じて、それぞれセンスアンプ制御線ＳＡＰ、ＳＡＮにセンスアンプ信号ＳＡＰ、ＳＡＮを印加する。アンプＡＭＰ１１の電源電圧は、ＶＤＤ電源２０から供給される。ＶＤＤ電源２０は、電源電圧ＶＤＤを供給する。なお、ドライバアンプＡＭＰ１２は、制御信号ＳＥに応じて、センスアンプ制御線ＳＡＮに接地電圧ＧＮＤを供給する。 The driver amplifiers AMP11 and AMP12 apply the sense amplifier signals SAP and SAN to the sense amplifier control lines SAP and SAN, respectively, according to the control signal SE. The power supply voltage of the amplifier AMP11 is supplied from the VDD power supply 20. The VDD power supply 20 supplies a power supply voltage VDD. The driver amplifier AMP12 supplies the ground voltage GND to the sense amplifier control line SAN according to the control signal SE.

ドライバアンプＡＭＰ２０は、プリチャージ制御線ＰＤＬにプリチャージ制御信号ＰＤＬを印加する。ドライバアンプＡＭＰ２０の電源電圧は、ＶＰＤＬ電源３０から供給される。ＶＰＤＬ電源３０が供給する電圧ＶＰＤＬは、電源電圧ＶＤＤより高電位である。電圧ＶＰＤＬを電源電圧ＶＤＤより高くする理由には、以下のようなものがある。まず、上述のようにビット線対Ｄ、ＤＢのプリチャージ電圧が１／２ＶＤＤである。このため、仮にハイレベルのプリチャージ制御信号ＰＤＬの電位を電源電圧ＶＤＤとした場合、ゲート−ドレイン（もしくはソース）間の電位差が１／２ＶＤＤ程度となる。このため、ＮＭＯＳトランジスタＴＮ２１〜ＴＮ２３が素早く、且つ、十分に活性化できない可能性がある。特に、この現象は、電源電圧ＶＤＤの低電圧化が進むと顕著になる。このため、プリチャージ回路の動作速度を上げるためにも、電源電圧ＶＤＤよりも高電位（例えば、ＶＤＤ＋０．５Ｖ程度）の電圧をＮＭＯＳトランジスタＴＮ２１〜ＴＮ２３のゲートにかける必要がある。 The driver amplifier AMP20 applies a precharge control signal PDL to the precharge control line PDL. The power supply voltage of the driver amplifier AMP20 is supplied from the VPDL power supply 30. The voltage VPDL supplied from the VPDL power supply 30 is higher than the power supply voltage VDD. The reason why the voltage VPDL is made higher than the power supply voltage VDD is as follows. First, as described above, the precharge voltage of the bit line pair D and DB is ½ VDD. For this reason, if the potential of the high-level precharge control signal PDL is the power supply voltage VDD, the potential difference between the gate and the drain (or source) is about ½ VDD. For this reason, there is a possibility that the NMOS transistors TN21 to TN23 cannot be activated quickly and sufficiently. In particular, this phenomenon becomes prominent when the power supply voltage VDD is lowered. Therefore, in order to increase the operating speed of the precharge circuit, it is necessary to apply a voltage higher than the power supply voltage VDD (for example, about VDD + 0.5 V) to the gates of the NMOS transistors TN21 to TN23.

ここで、通常の電源電圧ＶＤＤの範囲の耐圧を有するゲート酸化膜厚のトランジスタを薄膜トランジスタと称し、その薄膜トランジスタのゲート酸化膜厚よりも厚いゲート酸化膜を備えるトランジスタを厚膜トランジスタと称す。従来の半導体記憶回路１では、図１２に示すように、構成するトランジスタに厚膜トランジスタが用いられる。このような厚膜トランジスタは、比較的高電圧（例えば、１．５Ｖ以上）の耐圧特性を有する。但し、トランジスタのゲート酸化膜が厚いほど大きなチャンネル長が必要となるため、厚膜トランジスタは、レイアウト面積を大きくとる問題を有する。 Here, a transistor having a gate oxide film thickness having a breakdown voltage in the range of the normal power supply voltage VDD is referred to as a thin film transistor, and a transistor including a gate oxide film thicker than the gate oxide film thickness of the thin film transistor is referred to as a thick film transistor. In the conventional semiconductor memory circuit 1, as shown in FIG. 12, a thick film transistor is used as a constituent transistor. Such a thick film transistor has a withstand voltage characteristic of a relatively high voltage (for example, 1.5 V or more). However, the thicker the gate oxide film is, the larger the channel length is required. Therefore, the thick film transistor has a problem of increasing the layout area.

図１３に半導体記憶回路１の動作を説明するタイミングチャートを示す。但し、本例は、ハイレベルの情報を保持するメモリセルＣＥＬＬ１が選択され、その情報がビット線に読み出される場合を示している。また、ビット線対Ｄ、ＤＢは、１／２ＶＤＤでプリチャージされているものとする。 FIG. 13 shows a timing chart for explaining the operation of the semiconductor memory circuit 1. However, this example shows a case where the memory cell CELL1 holding high-level information is selected and the information is read out to the bit line. Further, it is assumed that the bit line pair D, DB is precharged at 1/2 VDD.

図１３に示すように、時刻ｔ１にワード信号ＷＬ１が立ち上がり、電圧ＶＰＰとなる。このとき、メモリセルＣＥＬＬ１にハイレベルの情報が保持されているため、ビット線Ｄの電位が僅かに上昇する。時刻ｔ２に制御信号ＳＥがハイレベルとなり、センスアンプ制御信号ＳＡＰが電源電圧ＶＤＤ、センスアンプ制御信号ＳＡＮが接地電圧ＧＮＤとなる。このため、センスアンプＳＡ１がセンス動作を開始し、ビット線対Ｄ、ＤＢの電位差を電源電圧ＶＤＤ、接地電圧ＧＮＤに増幅する。そして、この増幅されたビット線対Ｄ、ＤＢの電位差が外部回路に読み出される。 As shown in FIG. 13, at time t1, the word signal WL1 rises and becomes the voltage VPP. At this time, since high level information is held in the memory cell CELL1, the potential of the bit line D slightly increases. At time t2, the control signal SE becomes high level, the sense amplifier control signal SAP becomes the power supply voltage VDD, and the sense amplifier control signal SAN becomes the ground voltage GND. Therefore, the sense amplifier SA1 starts a sensing operation, and amplifies the potential difference between the bit line pair D and DB to the power supply voltage VDD and the ground voltage GND. Then, the amplified potential difference between the bit line pair D and DB is read out to an external circuit.

その後、時刻ｔ３では、ワード信号ＷＬ１が接地電圧ＧＮＤに立ち下がる。このため、メモリセルＣＥＬＬ１のセルノードとビット線Ｄとが電気的に遮断される。更に、制御信号ＳＥも接地電圧ＧＮＤに立ち下がる。このため、センスアンプＳＡ１がセンス動作を停止する。そして、時刻ｔ４に、プリチャージ制御信号ＰＤＬが電圧ＶＰＤＬに立ち上がり、ビット線対Ｄ、ＤＢが再び１／２ＶＤＤにプリチャージされる。以上が、従来の半導体記憶回路１の動作の説明である。 Thereafter, at time t3, the word signal WL1 falls to the ground voltage GND. Therefore, the cell node of the memory cell CELL1 and the bit line D are electrically disconnected. Further, the control signal SE also falls to the ground voltage GND. For this reason, the sense amplifier SA1 stops the sensing operation. At time t4, the precharge control signal PDL rises to the voltage VPDL, and the bit line pair D, DB is precharged to 1/2 VDD again. The above is the description of the operation of the conventional semiconductor memory circuit 1.

ここで、近年、システムＬＳＩ等、半導体集積装置の高集積化、高性能化が要求されている。このため、高速動作可能なように半導体集積装置の製造プロセスの微細化が進み、それに伴い電源電圧の低電位化も進んでいる。このようなシステムＬＳＩでは、ロジック回路とＤＲＡＭ等の記憶回路が混載される。よって、上述したような半導体記憶回路１のような回路も高速動作するロジック回路と共にワンチップ化される。このため、半導体記憶回路１も高速化、高集積化が要求され、チップ面積の削減及び高速化のため、構成するトランジスタのゲート酸化膜の薄膜化が進んでいる。 In recent years, there has been a demand for higher integration and higher performance of semiconductor integrated devices such as system LSIs. For this reason, the miniaturization of the manufacturing process of the semiconductor integrated device is progressing so that it can operate at high speed, and the power supply voltage is also lowered. In such a system LSI, a logic circuit and a storage circuit such as a DRAM are mixedly mounted. Therefore, a circuit such as the semiconductor memory circuit 1 as described above is also formed into one chip together with a logic circuit that operates at high speed. For this reason, the semiconductor memory circuit 1 is also required to be increased in speed and integration, and in order to reduce the chip area and increase the speed, the gate oxide film of the transistor to be formed is becoming thinner.

ここで、センスアンプＳＡ１を構成するＮＭＯＳトランジスタＴＰ１１、ＴＰ１２、ＴＮ１１、ＴＮ１２には、最大でも電源電圧ＶＤＤ程度の耐圧しか要求されない。このため、ＮＭＯＳトランジスタＴＰ１１、ＴＰ１２、ＴＮ１１、ＴＮ１２には、低電位化された電源電圧用の低耐圧の薄膜トランジスタを用いることができる。しかし、上述したように、メモリセルのゲートトランジスタＴｒのゲートには高電位のＶＰＰが印加される。このような、ゲートトランジスタＴｒには、ゲート酸化膜の薄膜化が難しく、相対的にゲート酸化膜が厚い厚膜トランジスタを使用しなければならない。 Here, the NMOS transistors TP11, TP12, TN11, and TN12 constituting the sense amplifier SA1 are required to have a breakdown voltage of about the power supply voltage VDD at the maximum. For this reason, low-voltage thin film transistors for power supply voltages having a reduced potential can be used for the NMOS transistors TP11, TP12, TN11, and TN12. However, as described above, the high potential VPP is applied to the gate of the gate transistor Tr of the memory cell. As such a gate transistor Tr, it is difficult to reduce the thickness of the gate oxide film, and a thick film transistor having a relatively thick gate oxide film must be used.

また、このような半導体記憶回路１を組み込んだシステムＬＳＩでは、上述したように半導体記憶回路１の周辺回路としてロジック回路を有する。このロジック回路は、半導体記憶回路１が保持するデータを利用して論理処理を行う。このようなロジック回路は、高速動作が要求され、システムＬＳＩのような半導体集積装置内でも最も薄膜化されたトランジスタが用いられる。このシステムＬＳＩのように、１つの半導体集積装置内でゲート酸化膜の厚みが異なるトランジスタが用いられている例として、特許文献１のような技術がある。 Further, a system LSI incorporating such a semiconductor memory circuit 1 has a logic circuit as a peripheral circuit of the semiconductor memory circuit 1 as described above. This logic circuit performs logic processing using data held by the semiconductor memory circuit 1. Such a logic circuit is required to operate at high speed, and the thinnest transistor is used in a semiconductor integrated device such as a system LSI. As an example in which a transistor having a different gate oxide film thickness is used in one semiconductor integrated device as in this system LSI, there is a technique as described in Patent Document 1.

特開２００１−１５７０４号公報JP 2001-15704 A

特許文献１の技術では、メモリセルのセルトランジスタに厚膜トランジスタを用い、プリチャージ用ＭＯＳトランジスタ、センスアンプにロジック回路でも使用されている薄膜トランジスタを用いている。また、特許文献１には、このような薄膜のプリチャージ用ＭＯＳトランジスタに、高電圧が印加されないと記載されている。しかし、プリチャージ回路に用いられるトランジスタに、半導体記憶回路１のような電源電圧より高い電圧がかからなければ、プリチャージ回路の動作速度を上げることができない。このため、特許文献１の技術により構成される半導体集積装置では、高速動作に限界が生じる問題がある。 In the technology of Patent Document 1, a thick film transistor is used as a cell transistor of a memory cell, a precharge MOS transistor, and a thin film transistor that is also used in a logic circuit is used as a sense amplifier. Patent Document 1 describes that a high voltage is not applied to such a thin-film precharge MOS transistor. However, the operation speed of the precharge circuit cannot be increased unless the transistor used in the precharge circuit is applied with a voltage higher than the power supply voltage as in the semiconductor memory circuit 1. For this reason, the semiconductor integrated device configured by the technique of Patent Document 1 has a problem in that the high-speed operation is limited.

本発明は、半導体記憶回路と、前記半導体記憶回路を制御する周辺回路とを有する半導体集積装置であって、前記周辺回路は、電源電圧で駆動され、第１のゲート酸化膜厚を有する第１のトランジスタを有し、前記半導体記憶回路は、メモリセルのゲートトランジスタが、いずれか一方に接続されるビット線対と、前記ビット線対を所定のプリチャージ電圧にプリチャージするプリチャージ回路と、前記電源電圧で駆動され、前記ビット線対間の電位差を増幅するセンスアンプと、を有し、前記プリチャージ回路は、前記第１のゲート酸化膜厚を有する第２のトランジスタを備え、前記第２のトランジスタのゲートには前記プリチャージ回路を活性化する第１の電圧のプリチャージ制御信号が印加され、前記第１の電圧は、前記電源電圧よりも高電位で、且つ、前記プリチャージ電圧よりも前記電源電圧の電圧レベル分だけ高い電圧以下である。 The present invention is a semiconductor integrated device having a semiconductor memory circuit and a peripheral circuit for controlling the semiconductor memory circuit, the peripheral circuit being driven by a power supply voltage and having a first gate oxide film thickness. The semiconductor memory circuit includes a bit line pair connected to one of the gate transistors of the memory cell, a precharge circuit for precharging the bit line pair to a predetermined precharge voltage, and A sense amplifier that is driven by the power supply voltage and amplifies a potential difference between the pair of bit lines, and the precharge circuit includes a second transistor having the first gate oxide film thickness, A precharge control signal having a first voltage for activating the precharge circuit is applied to the gates of the two transistors, and the first voltage is derived from the power supply voltage. At a high potential, and the or less voltage level amount corresponding high voltage of said power supply voltage than the precharge voltage.

本発明にかかる半導体集積装置は、高速動作が可能になる。 The semiconductor integrated device according to the present invention can operate at high speed.

実施の形態１にかかる半導体集積装置である。1 is a semiconductor integrated device according to a first exemplary embodiment; 実施の形態１にかかる半導体記憶回路である。1 is a semiconductor memory circuit according to a first embodiment; 実施の形態１にかかる半導体記憶回路の動作を示すタイミングチャートである。3 is a timing chart illustrating an operation of the semiconductor memory circuit according to the first embodiment; 実施の形態１にかかるプリチャージ回路を構成する薄膜トランジスタのゲート−ドレイン電圧の関係を示す模式図である。FIG. 3 is a schematic diagram showing a gate-drain voltage relationship of a thin film transistor constituting the precharge circuit according to the first embodiment. 実施の形態１にかかるプリチャージ回路を構成する薄膜トランジスタのゲート−ドレイン電圧の関係を示す模式図である。FIG. 3 is a schematic diagram showing a gate-drain voltage relationship of a thin film transistor constituting the precharge circuit according to the first embodiment. 従来技術と実施の形態１にかかる半導体記憶回路との相違点を示す表である。3 is a table showing differences between the conventional technology and the semiconductor memory circuit according to the first embodiment; 実施の形態２にかかる半導体記憶回路である。3 is a semiconductor memory circuit according to a second embodiment; 実施の形態２にかかる半導体記憶回路の動作を示すタイミングチャートである。6 is a timing chart illustrating an operation of the semiconductor memory circuit according to the second embodiment; 実施の形態２にかかるプリチャージ回路を構成する薄膜トランジスタのゲート−ドレイン電圧の関係を示す模式図である。FIG. 6 is a schematic diagram illustrating a relationship between a gate-drain voltage of a thin film transistor included in a precharge circuit according to a second embodiment. 実施の形態２にかかるプリチャージ回路を構成する薄膜トランジスタのゲート−ドレイン電圧の関係を示す模式図である。FIG. 6 is a schematic diagram illustrating a relationship between a gate-drain voltage of a thin film transistor included in a precharge circuit according to a second embodiment. 従来技術と実施の形態１、２にかかる半導体記憶回路との相違点を示す表である。10 is a table showing differences between the conventional technology and the semiconductor memory circuit according to the first and second embodiments. 従来の半導体記憶回路である。This is a conventional semiconductor memory circuit. 従来の半導体記憶回路の動作を示すタイミングチャートである。6 is a timing chart showing the operation of a conventional semiconductor memory circuit.

発明の実施の形態１ Embodiment 1 of the Invention

以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明をシステムＬＳＩ等の半導体集積装置１００に、適用したものである。半導体集積装置１００のシステムＬＳＩチップの模式図を図１に示す。図１に示すように、半導体集積装置１００は、半導体記憶回路１０１と、ロジック回路１０５とを有する。 Hereinafter, a specific first embodiment to which the present invention is applied will be described in detail with reference to the drawings. In the first embodiment, the present invention is applied to a semiconductor integrated device 100 such as a system LSI. A schematic diagram of a system LSI chip of the semiconductor integrated device 100 is shown in FIG. As shown in FIG. 1, the semiconductor integrated device 100 includes a semiconductor memory circuit 101 and a logic circuit 105.

ロジック回路１０５には、半導体集積装置１００のＣＰＵ等の制御回路、及び、半導体記憶回路１０１のアドレスデコーダ等、ロジック動作を行う論理ゲートが集積されている。ここで、システムＬＳＩのような半導体集積装置１００には高性能化が要求される。このため、ロジック回路１０５を構成する論理ゲートによるロジック動作も高速動作が求められる。よって、ロジック回路１０５では、論理ゲートが可能な限り高速動作できるように、論理ゲートを構成するトランジスタの製造プロセスの微細化を進められる。この微細化では、トランジスタのゲート酸化膜の薄膜化が行われる。このため、このロジック回路１０５を構成するトランジスタが半導体集積装置１００内でも最も微細化され、薄膜化が進められる。 The logic circuit 105 is integrated with logic gates that perform logic operations, such as a control circuit such as a CPU of the semiconductor integrated device 100 and an address decoder of the semiconductor memory circuit 101. Here, the semiconductor integrated device 100 such as a system LSI is required to have high performance. For this reason, the logic operation by the logic gates constituting the logic circuit 105 is also required to operate at high speed. Therefore, in the logic circuit 105, the manufacturing process of the transistors forming the logic gate can be miniaturized so that the logic gate can operate as fast as possible. In this miniaturization, the gate oxide film of the transistor is thinned. For this reason, the transistors constituting the logic circuit 105 are most miniaturized in the semiconductor integrated device 100, and the thinning is promoted.

また、このゲート酸化膜の薄膜化に伴い、トランジスタの耐圧も当然低下する。よって、論理ゲートの動作電圧も低化させなければならず、電源電圧ＶＤＤの低化も進められる。このため、ロジック回路１０５の電源電圧ＶＤＤは、例えば１．０Ｖ以下となるように低電圧化されている。 As the gate oxide film becomes thinner, the breakdown voltage of the transistor naturally decreases. Therefore, the operating voltage of the logic gate must be lowered, and the power supply voltage VDD can be lowered. For this reason, the power supply voltage VDD of the logic circuit 105 is lowered to be, for example, 1.0 V or less.

以後、特に断らない限り、本実施の形態１での電源電圧ＶＤＤは、このロジック回路１０５で利用される低電圧化された電源電圧（例えば１．０Ｖ以下）であるものとする。更に、ロジック回路１０５で使用されるような、低電圧化された電源電圧ＶＤＤ程度の耐圧を有するゲート酸化膜を備えるトランジスタを薄膜トランジスタと称するものとする。一方、電源電圧ＶＤＤより高電位の電圧の耐圧を有するトランジスタは、上述した薄膜トランジスタよりもゲート酸化膜を厚くする必要がある。このため、このようなトランジスタを厚膜トランジスタと称するものとする。 Hereinafter, unless otherwise specified, it is assumed that the power supply voltage VDD in the first embodiment is a reduced power supply voltage (for example, 1.0 V or less) used in the logic circuit 105. Further, a transistor including a gate oxide film having a withstand voltage of about a low power supply voltage VDD as used in the logic circuit 105 is referred to as a thin film transistor. On the other hand, a transistor having a withstand voltage with a voltage higher than the power supply voltage VDD needs to have a thicker gate oxide film than the above-described thin film transistor. For this reason, such a transistor is referred to as a thick film transistor.

半導体記憶回路１０１は、半導体集積装置１００の組み込みＤＲＡＭである。半導体記憶回路１０１は、ロジック回路１０５で処理されるデータ等が保持される。図１に示すように、半導体記憶回路１０１は、セルアレイ領域１０２と、センスアンプ領域１０３と、ドライバ領域１０４とを有する。このような半導体記憶回路１０１の回路構成の一例を図２に示す。但し、本実施の形態１では、図が煩雑になるのを避けるため、図２に示す半導体記憶回路１０１は１つのビット線対からなるＤＲＡＭ回路として記載する。なお、半導体記憶回路１０１は、更に複数のビット線対と、そのビット線対に接続されるメモリセル、センスアンプ、プリチャージ回路等を有する構成としてもかまわない。また、半導体記憶回路１０１は、ＤＲＡＭに限らずＳＲＡＭ等であってもよい。 The semiconductor memory circuit 101 is a built-in DRAM of the semiconductor integrated device 100. The semiconductor memory circuit 101 holds data processed by the logic circuit 105. As illustrated in FIG. 1, the semiconductor memory circuit 101 includes a cell array region 102, a sense amplifier region 103, and a driver region 104. An example of the circuit configuration of such a semiconductor memory circuit 101 is shown in FIG. In the first embodiment, however, the semiconductor memory circuit 101 shown in FIG. 2 is described as a DRAM circuit composed of one bit line pair in order to avoid making the figure complicated. Note that the semiconductor memory circuit 101 may further include a plurality of bit line pairs and memory cells, sense amplifiers, precharge circuits, and the like connected to the bit line pairs. Further, the semiconductor memory circuit 101 is not limited to a DRAM but may be an SRAM or the like.

セルアレイ領域１０２は、複数のメモリセルＣＥＬＬ（ＣＥＬＬ１０１、ＣＥＬＬ１０２、・・・）を有している。 The cell array region 102 has a plurality of memory cells CELL (CELL101, CELL102,...).

各メモリセルは、ビット線対Ｄ、ＤＢのどちらかに接続される。各メモリセルには、ゲートトランジスタＴｒと、セル容量Ｃｃｅｌｌとを有している。ゲートトランジスタＴｒは、ドレインもしくはソースの一方がビット線Ｄ、ＤＢの一方、ドレインもしくはソースの他方がセル容量Ｃｃｅｌｌと接続される。このゲートトランジスタＴｒとセル容量Ｃｃｅｌｌとの接続点がセルノードとなる。セル容量Ｃｃｅｌｌのセルノードと反対側の端子は、ＨＶＤＤ端子に接続される。ＨＶＤＤ端子は、１／２ＶＤＤ（ＶＤＤ：電源電圧）の電圧が供給されている。また、各ゲートトランジスタＴｒは、ゲートがワード線ＷＬ（ＷＬ１０１、ＷＬ１０２、・・・）と接続される。なお、便宜上、符号「ＷＬ１０１」「ＷＬ１０２」・・・は、ワード線名を示すと同時に、そのワード線に印加されるワード信号名を示すものとする。 Each memory cell is connected to one of the bit line pair D and DB. Each memory cell has a gate transistor Tr and a cell capacitor Ccell. In the gate transistor Tr, one of the drain and the source is connected to one of the bit lines D and DB, and the other of the drain and the source is connected to the cell capacitor Ccell. A connection point between the gate transistor Tr and the cell capacitor Ccell is a cell node. A terminal on the opposite side of the cell node of the cell capacitor Ccell is connected to the HVDD terminal. The HVDD terminal is supplied with a voltage of ½ VDD (VDD: power supply voltage). Each gate transistor Tr has a gate connected to a word line WL (WL101, WL102,...). For convenience, reference numerals “WL101”, “WL102”,... Indicate the word line names and the names of word signals applied to the word lines.

例えば、ワード信号ＷＬ１０１がハイレベルとなると、メモリセルＣＥＬＬ１０１のゲートトランジスタがオン状態となり、セルノードとビット線Ｄとが電気的に接続される。また、ワード信号ＷＬ１０２がハイレベルとなると、メモリセルＣＥＬＬ１０２のゲートトランジスタがオン状態となり、セルノードとビット線Ｄとが電気的に接続される。なお、ワード信号ＷＬ１０１、ＷＬ１０２、・・・のうち１つが選択され、ハイレベルとなると、その他のワード線は、全てロウレベルとなる。よって、選択されたあるワード信号線のワード信号がハイレベルとなると、このワード信号線に接続されているメモリセルが保持する情報がビット線に読み出される。それ以外のメモリセルは非選択となる。なお、後述するが、ハイレベル時の各ワード信号は、電源電圧ＶＤＤよりも高電位のＶＰＰとなる。これは、ゲートトランジスタの活性化速度の高速化と、オン抵抗を小さくするためである。よって、各ゲートトランジスタＴｒには、高耐圧が要求されるため、厚膜トランジスタで構成される。 For example, when the word signal WL101 becomes high level, the gate transistor of the memory cell CELL101 is turned on, and the cell node and the bit line D are electrically connected. Further, when the word signal WL102 becomes high level, the gate transistor of the memory cell CELL102 is turned on, and the cell node and the bit line D are electrically connected. When one of the word signals WL101, WL102,... Is selected and becomes high level, all other word lines are at low level. Therefore, when the word signal of a selected word signal line becomes high level, the information held in the memory cell connected to this word signal line is read to the bit line. Other memory cells are not selected. As will be described later, each word signal at the high level is VPP having a higher potential than the power supply voltage VDD. This is to increase the activation speed of the gate transistor and reduce the on-resistance. Therefore, each gate transistor Tr is required to have a high breakdown voltage, and is therefore formed of a thick film transistor.

センスアンプ領域１０３は、センスアンプＳＡ１０１と、プリチャージ回路ＰＤＬＵ１０１とを有する。 The sense amplifier region 103 includes a sense amplifier SA101 and a precharge circuit PDLU101.

センスアンプＳＡ１０１は、ＰＭＯＳトランジスタＴＰ１１１、ＴＰ１１２と、ＮＭＯＳトランジスタＴＮ１１１、ＴＮ１１２とを有する。ＰＭＯＳトランジスタＴＰ１１１とＮＭＯＳトランジスタＴＮ１１１は、センスアンプ制御線ＳＡＰ、ＳＡＮ間で直列に接続される。また、ＰＭＯＳトランジスタＴＰ１１２とＮＭＯＳトランジスタＴＮ１１２も、センスアンプ制御線ＳＡＰ、ＳＡＮ間で直列に接続される。ＰＭＯＳトランジスタＴＰ１１１とＮＭＯＳトランジスタＴＮ１１１の接続ノードＡ１は、ビット線Ｄ及びＰＭＯＳトランジスタＴＰ１１２とＮＭＯＳトランジスタＴＮ１１２のゲートに接続される。また、ＰＭＯＳトランジスタＴＰ１１２とＮＭＯＳトランジスタＴＮ１１２の接続ノードＡ２は、ビット線ＤＢ及びＰＭＯＳトランジスタＴＰ１１１とＮＭＯＳトランジスタＴＮ１１１のゲートに接続される。なお、便宜上、符号「ＳＡＰ」「ＳＡＮ」は、センスアンプ制御線名を示すと同時に、そのセンスアンプ制御線に印加されるセンスアンプ制御信号名を示すものとする。なお、後述するが、制御信号ＳＥがハイレベル時のセンスアンプ制御信号ＳＡＰは電源電圧ＶＤＤ、センスアンプ制御信号ＳＡＮは接地電圧ＧＮＤとなる。よって、ＰＭＯＳトランジスタＴＰ１１１、ＴＰ１１２と、ＮＭＯＳトランジスタＴＮ１１１、ＴＮ１１２は、ゲート−ドレイン（もしくはソース）間の電圧は、最大でも電源電圧ＶＤＤ程度となる。このため、低電圧化した電源電圧ＶＤＤに対する耐圧程度の薄膜トランジスタで構成される。 The sense amplifier SA101 includes PMOS transistors TP111 and TP112 and NMOS transistors TN111 and TN112. The PMOS transistor TP111 and the NMOS transistor TN111 are connected in series between the sense amplifier control lines SAP and SAN. The PMOS transistor TP112 and the NMOS transistor TN112 are also connected in series between the sense amplifier control lines SAP and SAN. A connection node A1 between the PMOS transistor TP111 and the NMOS transistor TN111 is connected to the bit line D and the gates of the PMOS transistor TP112 and the NMOS transistor TN112. The connection node A2 between the PMOS transistor TP112 and the NMOS transistor TN112 is connected to the bit line DB and the gates of the PMOS transistor TP111 and the NMOS transistor TN111. For convenience, the symbols “SAP” and “SAN” indicate the name of the sense amplifier control line and the name of the sense amplifier control signal applied to the sense amplifier control line. As will be described later, when the control signal SE is at a high level, the sense amplifier control signal SAP becomes the power supply voltage VDD, and the sense amplifier control signal SAN becomes the ground voltage GND. Therefore, the voltage between the gate and the drain (or the source) of the PMOS transistors TP111 and TP112 and the NMOS transistors TN111 and TN112 is about the power supply voltage VDD at the maximum. For this reason, the thin film transistor is configured to have a withstand voltage with respect to the power supply voltage VDD whose voltage is lowered.

プリチャージ回路ＰＤＬＵ１０１は、ＮＭＯＳトランジスタＴＮ１２１、ＴＮ１２２、ＴＮ１２３を有する。ＮＭＯＳトランジスタＴＮ１２１は、ビット線対Ｄ、ＤＢ間に接続される。ＮＭＯＳトランジスタＴＮ１２２がＨＶＤＤ端子とビット線Ｄ、ＮＭＯＳトランジスタＴＮ１２３がＨＶＤＤ端子とビット線ＤＢに接続される。ＮＭＯＳトランジスタＴＮ１２１、ＴＮ１２２、ＴＮ１２３のゲートには、プリチャージ制御線ＰＤＬが接続される。なお、便宜上、符号「ＰＤＬ」は、プリチャージ制御線名を示すと同時に、そのプリチャージ制御線に印加されるプリチャージ制御信号名を示すものとする。 The precharge circuit PDLU101 includes NMOS transistors TN121, TN122, and TN123. The NMOS transistor TN121 is connected between the bit line pair D and DB. The NMOS transistor TN122 is connected to the HVDD terminal and the bit line D, and the NMOS transistor TN123 is connected to the HVDD terminal and the bit line DB. A precharge control line PDL is connected to the gates of the NMOS transistors TN121, TN122, and TN123. For convenience, the symbol “PDL” indicates the name of a precharge control line and also indicates the name of a precharge control signal applied to the precharge control line.

ドライバ領域１０４は、ドライバアンプＡＭＰ１０１、ＡＭＰ１０２、・・・を有する。更に、ドライバアンプＡＭＰ１１１、ＡＭＰ１１２、ＡＭＰ１２０を有する。 The driver area 104 includes driver amplifiers AMP101, AMP102,. Further, driver amplifiers AMP111, AMP112, and AMP120 are provided.

ドライバアンプＡＭＰ１０１、ＡＭＰ１０２、・・・は、それぞれワード線ＷＬ１０１、ＷＬ１０２、・・・にワード信号ＷＬ１０１、ＷＬ１０２、・・・を印加する。ドライバアンプＡＭＰ１０１、ＡＭＰ１０２、・・・の高電位側の電源電圧は、ＶＰＰ電源１１０から供給される。よって、ドライバアンプＡＭＰ１０１、ＡＭＰ１０２、・・・の高電位側の電源端子が端子１３０に接続される。また、低電位側の電源電圧は接地端子ＧＮＤに接続される。ＶＰＰ電源１１０が供給する電圧ＶＰＰは、電源電圧ＶＤＤより高電位である。例えば、電源電圧ＶＤＤの１．５倍程度であるとする。このことから、電源電圧ＶＤＤが１．０Ｖの場合、１．５Ｖ程度となり、電源電圧ＶＤＤが０．８Ｖの場合、１．２Ｖ程度となる。 The driver amplifiers AMP101, AMP102, ... apply word signals WL101, WL102, ... to the word lines WL101, WL102, ..., respectively. The power supply voltage on the high potential side of the driver amplifiers AMP101, AMP102,... Therefore, the power supply terminals on the high potential side of the driver amplifiers AMP101, AMP102,... Are connected to the terminal 130. Further, the power supply voltage on the low potential side is connected to the ground terminal GND. The voltage VPP supplied from the VPP power supply 110 is higher than the power supply voltage VDD. For example, it is assumed that it is about 1.5 times the power supply voltage VDD. From this, when the power supply voltage VDD is 1.0V, it becomes about 1.5V, and when the power supply voltage VDD is 0.8V, it becomes about 1.2V.

ドライバアンプＡＭＰ１１１、ＡＭＰ１１２は、制御信号ＳＥに応じて、それぞれセンスアンプ制御線ＳＡＰ、ＳＡＮにセンスアンプ制御信号ＳＡＰ、ＳＡＮを印加する。アンプＡＭＰ１１１の電源電圧は、ＶＤＤ電源１２０から供給される。ＶＤＤ電源１２０は、電源電圧ＶＤＤを供給する。なお、ドライバアンプＡＭＰ１１２は、制御信号ＳＥに応じて、センスアンプ制御線ＳＡＮに接地電圧ＧＮＤを供給する。 The driver amplifiers AMP111 and AMP112 apply the sense amplifier control signals SAP and SAN to the sense amplifier control lines SAP and SAN, respectively, according to the control signal SE. The power supply voltage of the amplifier AMP111 is supplied from the VDD power supply 120. The VDD power supply 120 supplies the power supply voltage VDD. The driver amplifier AMP112 supplies the ground voltage GND to the sense amplifier control line SAN according to the control signal SE.

ドライバアンプＡＭＰ１２０は、プリチャージ制御線ＰＤＬにプリチャージ制御信号ＰＤＬを印加する。ドライバアンプＡＭＰ１０３の高電位側の電源電圧は、ＶＰＰ電源１１０から供給される。よって、ハイレベルのプリチャージ制御信号ＰＤＬの電位はＶＰＰとなる。ドライバアンプＡＭＰ１２０の電源端子は、ドライバアンプＡＭＰ１０１、ＡＭＰ１０２、・・・と同様、端子１３０に接続される。また、低電位側の電源電圧は接地端子ＧＮＤに接続される。よって、ロウレベルのプリチャージ制御信号ＰＤＬの電位は接地電位ＧＮＤとなる。なお、便宜上、符号「ＶＤＤ」、「ＧＮＤ」は、電源電圧、接地電圧を示すと同時に、それぞれの端子名を示すものとする。 The driver amplifier AMP120 applies a precharge control signal PDL to the precharge control line PDL. The power supply voltage on the high potential side of the driver amplifier AMP103 is supplied from the VPP power supply 110. Therefore, the potential of the high-level precharge control signal PDL is VPP. The power supply terminal of the driver amplifier AMP120 is connected to the terminal 130 like the driver amplifiers AMP101, AMP102,. Further, the power supply voltage on the low potential side is connected to the ground terminal GND. Therefore, the potential of the low-level precharge control signal PDL becomes the ground potential GND. For convenience, the symbols “VDD” and “GND” indicate the power supply voltage and the ground voltage, as well as the respective terminal names.

図３に半導体記憶回路１０１の動作を説明するタイミングチャートを示す。但し、本例は、ハイレベルの情報を保持するメモリセルＣＥＬＬ１０１が選択され、その情報がビット線Ｄに読み出される場合を示している。また、時刻ｔ１以前のビット線対Ｄ、ＤＢは、１／２ＶＤＤでプリチャージされているものとする。 FIG. 3 is a timing chart for explaining the operation of the semiconductor memory circuit 101. However, this example shows a case where the memory cell CELL 101 holding high level information is selected and the information is read out to the bit line D. Further, it is assumed that the bit line pair D, DB before time t1 is precharged at 1/2 VDD.

図３に示すように、時刻ｔ１にワード信号ＷＬ１０１が立ち上がり、接地電圧ＧＮＤから電圧ＶＰＰとなる。よって、メモリセルＣＥＬＬ１０１のゲートトランジスタがオンし、セルノードとビット線Ｄが電気的に接続される。セルノードは、ハイレベルのデータを保持しており、電荷がビット線Ｄに流出する。このため、セルノードの電位は低下するが、ビット線Ｄの電位は僅かに上昇する。 As shown in FIG. 3, at time t1, the word signal WL101 rises and changes from the ground voltage GND to the voltage VPP. Therefore, the gate transistor of the memory cell CELL101 is turned on, and the cell node and the bit line D are electrically connected. The cell node holds high level data, and charges flow out to the bit line D. For this reason, the potential of the cell node decreases, but the potential of the bit line D slightly increases.

次に、時刻ｔ２に制御信号ＳＥがハイレベルとなる。このため、センスアンプ制御信号ＳＡＰが電源電圧ＶＤＤ、センスアンプ制御信号ＳＡＮが接地電圧ＧＮＤとなる。よって、センスアンプＳＡ１０１がセンス動作を開始する。そして、センスアンプＳＡ１０１は、上述した僅かに開いたビット線対Ｄ、ＤＢ間の電位差を電源電圧ＶＤＤ、接地電圧ＧＮＤに増幅する。なお、この増幅されたビット線対Ｄ、ＤＢの電位差は、外部回路によりハイレベルのデータとして半導体記憶回路１０１の読み出しデータとして読み出され、ロジック回路１０５のデータ処理等に利用される。また、メモリセルＣＥＬＬ１０１のセルノードの電位も上昇する。 Next, at time t2, the control signal SE becomes high level. Therefore, the sense amplifier control signal SAP becomes the power supply voltage VDD, and the sense amplifier control signal SAN becomes the ground voltage GND. Therefore, the sense amplifier SA101 starts a sensing operation. The sense amplifier SA101 amplifies the potential difference between the slightly opened bit line pair D and DB described above to the power supply voltage VDD and the ground voltage GND. Note that the amplified potential difference between the pair of bit lines D and DB is read as high-level data as read data from the semiconductor memory circuit 101 by an external circuit and used for data processing of the logic circuit 105 and the like. Further, the potential of the cell node of the memory cell CELL101 also rises.

その後、時刻ｔ３では、ワード信号ＷＬ１０１及び制御信号ＳＥが接地電圧ＧＮＤに立ち下がる。このため、メモリセルＣＥＬＬ１０１のゲートトランジスタがオフし、メモリセルＣＥＬＬ１０１のセルノードとビット線Ｄとが電気的に遮断される。また、センスアンプＳＡ１０１がセンス動作を停止する。 Thereafter, at time t3, the word signal WL101 and the control signal SE fall to the ground voltage GND. Therefore, the gate transistor of the memory cell CELL101 is turned off, and the cell node of the memory cell CELL101 and the bit line D are electrically cut off. Further, the sense amplifier SA101 stops the sensing operation.

そして、時刻ｔ４に、プリチャージ制御信号ＰＤＬが接地電圧ＧＮＤから電圧ＶＰＰに立ち上がる。このため、プリチャージ回路ＰＤＬＵ１０１のＮＭＯＳトランジスタＴＮ１２１、ＴＮ１２２、ＴＮ１２３がオンする。よって、ビット線対Ｄ、ＤＢがイコライジング及び１／２ＶＤＤに充電され、再び１／２ＶＤＤにプリチャージされる。以上が、半導体記憶回路１０１の動作の説明である。 At time t4, the precharge control signal PDL rises from the ground voltage GND to the voltage VPP. Therefore, the NMOS transistors TN121, TN122, and TN123 of the precharge circuit PDLU101 are turned on. Therefore, the bit line pair D, DB is equalized and charged to 1/2 VDD, and precharged again to 1/2 VDD. The above is the description of the operation of the semiconductor memory circuit 101.

ここで、電源電圧ＶＤＤよりも高電位のＶＰＰが、電源電圧ＶＤＤの耐圧しか有さない薄膜トランジスタのＮＭＯＳトランジスタＴＮ１２１、ＴＮ１２２、ＴＮ１２３のゲートとドレイン（もしくはソース）間に印加されている。このため、ＮＭＯＳトランジスタＴＮ１２１、ＴＮ１２２、ＴＮ１２３が絶縁破壊されることが考えられる。ここで、ＮＭＯＳトランジスタＴＮ１２１、ＴＮ１２２、ＴＮ１２３のゲートとドレイン（もしくはソース）間の電圧の関係を、プリチャージ制御信号ＰＤＬがハイレベル、ロウレベルの場合に分けて図４（ａ）（ｂ）、図５（ａ）（ｂ）の模式図に示す。なお、図４（ａ）（ｂ）の模式図には、ＮＭＯＳトランジスタＴＮ１２１、図５（ａ）（ｂ）には、ＮＭＯＳトランジスタＴＮ１２２の模式図を例に示す。 Here, VPP having a higher potential than the power supply voltage VDD is applied between the gates and drains (or sources) of the NMOS transistors TN121, TN122, and TN123 of the thin film transistor having only the withstand voltage of the power supply voltage VDD. For this reason, it is conceivable that the NMOS transistors TN121, TN122, and TN123 are broken down. Here, the voltage relationship between the gate and drain (or source) of the NMOS transistors TN121, TN122, and TN123 is divided into the cases where the precharge control signal PDL is at the high level and the low level, as shown in FIGS. 5 (a) and 5 (b) are schematic diagrams. 4A and 4B show an example of the NMOS transistor TN121, and FIGS. 5A and 5B show examples of the NMOS transistor TN122.

まず、図４（ａ）に示すように、プリチャージ制御信号ＰＤＬがロウレベルでは、プリチャージ制御線ＰＤＬに接地電圧ＧＮＤが印加される。なお、このプリチャージ制御信号ＰＤＬがロウレベルの期間は、図３の時刻ｔ１〜ｔ３の期間に相当する。このため、ビット線Ｄに最大電圧として電源電圧ＶＤＤ、ビット線ＤＢに最低電圧として接地電圧ＧＮＤが印加される。よって、ＮＭＯＳトランジスタＴＮ１２１のゲートとドレイン（もしくはソース）間の電圧は、最大で電源電圧ＶＤＤ程度となる。 First, as shown in FIG. 4A, when the precharge control signal PDL is at a low level, the ground voltage GND is applied to the precharge control line PDL. Note that the period during which the precharge control signal PDL is at a low level corresponds to the period from time t1 to time t3 in FIG. For this reason, the power supply voltage VDD is applied to the bit line D as the maximum voltage, and the ground voltage GND is applied to the bit line DB as the minimum voltage. Therefore, the voltage between the gate and drain (or source) of the NMOS transistor TN121 is about the power supply voltage VDD at the maximum.

また、図４（ｂ）に示すように、プリチャージ制御信号ＰＤＬがハイレベルでは、プリチャージ制御線ＰＤＬに電圧ＶＰＰが印加される。なお、このプリチャージ制御信号ＰＤＬがハイレベルの期間は、図３の時刻ｔ４以降の期間に相当する。このとき、ビット線対Ｄ、ＤＢは、１／２ＶＤＤにプリチャージされる。このため、ＮＭＯＳトランジスタＴＮ１２１のドレイン（もしくはソース）には、１／２ＶＤＤが印加されており、ゲートに電圧ＶＰＰが印加されても、（ＶＰＰ−１／２ＶＤＤ）の電位差しかゲートとドレイン（もしくはソース）間にかからない。 Further, as shown in FIG. 4B, when the precharge control signal PDL is at a high level, the voltage VPP is applied to the precharge control line PDL. Note that the period in which the precharge control signal PDL is at a high level corresponds to the period after time t4 in FIG. At this time, the bit line pair D, DB is precharged to ½ VDD. Therefore, 1 / 2VDD is applied to the drain (or source) of the NMOS transistor TN121, and even if the voltage VPP is applied to the gate, the potential difference of (VPP−1 / 2VDD) or the gate and drain (or source). ) It doesn't take in between.

以上、図４（ａ）（ｂ）からわかるように、例えば、電源電圧ＶＤＤが１．０Ｖ、電圧ＶＰＰが１．５Ｖである場合、ＮＭＯＳトランジスタＴＮ１２１のゲートとドレイン（もしくはソース）間にかかる電圧は、最大でも１．０Ｖ程度である。このため、電源電圧ＶＤＤ程度の耐圧を有する薄膜トランジスタをプリチャージ回路ＰＤＬＵ１０１に用いてもトランジスタの絶縁破壊が発生しない。更に、ワード信号ＷＬ１０１が活性化するタイミングと、プリチャージ制御信号ＰＤＬが活性化するタイミングは、図３からわかるように重なる期間がほとんどない。このため、ＶＰＰ電源１１０の充放電ピーク電流の発生期間が重なることがない。 As can be seen from FIGS. 4A and 4B, for example, when the power supply voltage VDD is 1.0 V and the voltage VPP is 1.5 V, the voltage applied between the gate and drain (or source) of the NMOS transistor TN121. Is about 1.0 V at the maximum. For this reason, even if a thin film transistor having a breakdown voltage of about the power supply voltage VDD is used for the precharge circuit PDLU101, the transistor does not break down. Further, the timing at which the word signal WL101 is activated and the timing at which the precharge control signal PDL is activated have almost no overlapping period as can be seen from FIG. Therefore, the generation periods of the charge / discharge peak current of the VPP power supply 110 do not overlap.

次に、図５（ａ）に示すように、プリチャージ制御信号ＰＤＬがロウレベルでは、プリチャージ制御線ＰＤＬに接地電圧ＧＮＤが印加される。このため、ビット線Ｄに最大電圧として電源電圧ＶＤＤ、ＨＶＤＤ端子には、１／２ＶＤＤが印加される。よって、ＮＭＯＳトランジスタＴＮ１２２のゲートとドレイン（もしくはソース）間の電圧は、最大で電源電圧ＶＤＤ程度となる。 Next, as shown in FIG. 5A, when the precharge control signal PDL is at low level, the ground voltage GND is applied to the precharge control line PDL. Therefore, the power supply voltage VDD is applied to the bit line D as the maximum voltage, and 1/2 VDD is applied to the HVDD terminal. Therefore, the voltage between the gate and drain (or source) of the NMOS transistor TN122 is about the power supply voltage VDD at the maximum.

また、図５（ｂ）に示すように、プリチャージ制御信号ＰＤＬがハイレベルでは、プリチャージ制御線ＰＤＬに電圧ＶＰＰが印加される。このとき、ビット線Ｄは、１／２ＶＤＤにプリチャージされる。このため、ＮＭＯＳトランジスタＴＮ１２２のドレイン（もしくはソース）には、１／２ＶＤＤが印加されており、ゲートに電圧ＶＰＰが印加されても、（ＶＰＰ−１／２ＶＤＤ）の電位差しかゲートとドレイン（もしくはソース）間にかからない。 As shown in FIG. 5B, when the precharge control signal PDL is at a high level, the voltage VPP is applied to the precharge control line PDL. At this time, the bit line D is precharged to ½ VDD. Therefore, 1 / 2VDD is applied to the drain (or source) of the NMOS transistor TN122, and even if the voltage VPP is applied to the gate, the potential difference of (VPP−1 / 2VDD) or the gate and drain (or source). ) It doesn't take in between.

以上、図５（ａ）（ｂ）からわかるように、例えば、電源電圧ＶＤＤが１．０Ｖで、電圧ＶＰＰが１．５Ｖである場合、ＮＭＯＳトランジスタＴＮ１２２のゲートとドレイン（もしくはソース）間にかかる電圧は、最大でも１．０Ｖとなり、ＮＭＯＳトランジスタＴＮ１２１と同様、電源電圧ＶＤＤに対応する耐圧を有する薄膜トランジスタを用いることができる。これは、ＮＭＯＳトランジスタＴＮ１２３に対しても同様である。 As can be seen from FIGS. 5A and 5B, for example, when the power supply voltage VDD is 1.0 V and the voltage VPP is 1.5 V, the voltage is applied between the gate and drain (or source) of the NMOS transistor TN122. The voltage is 1.0 V at the maximum, and a thin film transistor having a withstand voltage corresponding to the power supply voltage VDD can be used like the NMOS transistor TN121. The same applies to the NMOS transistor TN123.

以上のことを踏まえ、図６に、従来の半導体記憶回路１、特許文献１の技術、実施の形態１の半導体記憶回路１０１の関係をまとめた表を示す。まず、従来の半導体記憶回路１は、電源電圧ＶＤＤが高い電圧（１．０Ｖより高い）である。電圧ＶＰＰ、ＶＰＤＬは、電源電圧ＶＤＤを昇圧してＶＰＰ電源１０、ＶＰＤＬ電源３０から供給される。このため、メモリセルのゲートトランジスタ、センスアンプのトランジスタ、プリチャージ回路のトランジスタが全て高耐圧の厚膜トランジスタを用いる。プリチャージ回路のトランジスタが厚膜トランジスタであるなら、昇圧された電圧ＶＰＤＬによりプリチャージ回路の高速化が可能である。しかし、厚膜トランジスタは、レイアウト面積を削減することができない。このため、回路規模の低減化、回路動作の高速化が難しくなる。 Based on the above, FIG. 6 shows a table summarizing the relationship between the conventional semiconductor memory circuit 1, the technique of Patent Document 1, and the semiconductor memory circuit 101 of the first embodiment. First, in the conventional semiconductor memory circuit 1, the power supply voltage VDD is a high voltage (higher than 1.0 V). The voltages VPP and VPDL are supplied from the VPP power supply 10 and the VPDL power supply 30 by boosting the power supply voltage VDD. For this reason, the gate transistor of the memory cell, the transistor of the sense amplifier, and the transistor of the precharge circuit are all thick film transistors having a high breakdown voltage. If the transistor of the precharge circuit is a thick film transistor, the speed of the precharge circuit can be increased by the boosted voltage VPDL. However, the thick film transistor cannot reduce the layout area. For this reason, it is difficult to reduce the circuit scale and speed up the circuit operation.

また、仮に製造プロセスの微細化が進み、低電圧化した電源電圧ＶＤＤ程度の耐圧しか要求されないセンスアンプＳＡ１０１のトランジスタの薄膜化が行えても、プリチャージ回路のトランジスタのゲート酸化膜の薄膜化を進めることができない。よって、いずれセンスアンプＳＡ１０１のピッチに、プリチャージ回路ＰＤＬＵ１０１のピッチが収まらなくなる可能性があり、問題となる。 Even if the manufacturing process is further miniaturized and the transistor of the sense amplifier SA101, which requires only a withstand voltage of the reduced power supply voltage VDD, can be thinned, the gate oxide film of the transistor of the precharge circuit can be thinned. I can't proceed. Therefore, there is a possibility that the pitch of the precharge circuit PDLU101 will not fit in the pitch of the sense amplifier SA101, which causes a problem.

製造プロセスの微細化、電源電圧ＶＤＤの低電圧化（例えば１．０Ｖ程度）が進み、半導体集積装置を構成するトランジスタに低耐圧の薄膜トランジスタが利用されるようになる。このため、特許文献１の技術では、メモリセルのゲートトランジスタには高耐圧の厚膜トランジスタが使用されるが、センスアンプのトランジスタ、プリチャージ回路のトランジスタには、ロジック回路に使用される低耐圧の薄膜トランジスタを使用している。このため、半導体記憶回路１のようなセンスアンプのピッチに、プリチャージ回路ピッチが収まらなくなるような問題は解決される。しかし、特許文献１の技術では、プリチャージ回路のトランジスタに高電圧がかからないため、プリチャージ回路の動作速度の高速化に限界があった。 With the miniaturization of the manufacturing process and the lowering of the power supply voltage VDD (for example, about 1.0 V), a low breakdown voltage thin film transistor is used as a transistor constituting the semiconductor integrated device. Therefore, in the technique of Patent Document 1, a high breakdown voltage thick film transistor is used as the gate transistor of the memory cell, but a low breakdown voltage used in the logic circuit is used as the sense amplifier transistor and the precharge circuit transistor. The thin film transistor is used. Therefore, the problem that the precharge circuit pitch does not fit in the pitch of the sense amplifier such as the semiconductor memory circuit 1 is solved. However, in the technique of Patent Document 1, since a high voltage is not applied to the transistors of the precharge circuit, there is a limit to increasing the operation speed of the precharge circuit.

このため、本実施の形態１の半導体記憶回路１０１では、プリチャージ回路を構成するトランジスタに低電圧化した電源電圧ＶＤＤ程度の耐圧を有する薄膜トランジスタを使用しつつ、電源電圧ＶＤＤよりも高電位のワード信号を生成する電圧ＶＰＰをプリチャージ制御信号ＰＤＬにも利用している。この電圧ＶＰＰは、電源電圧ＶＤＤが低電圧化されることにより低電圧化されてきている。これらＶＤＤ、ＶＰＰがある程度以下（例えば、ＶＤＤが１．０Ｖ以下、ＶＰＰが１．５Ｖ以下）となると、図４（ａ）（ｂ）、図５（ａ）（ｂ）で説明したように、電源電圧ＶＤＤ程度の耐圧を有する薄膜トランジスタが絶縁破壊を起こさずに使用できる。よって、ゲート酸化膜の絶縁破壊を起こさず、電源電圧ＶＤＤより高電位のＶＰＰをプリチャージ制御信号ＰＤＬに使用し、プリチャージ回路の動作速度の高速化が可能となる。 For this reason, in the semiconductor memory circuit 101 of the first embodiment, a word having a higher potential than the power supply voltage VDD is used while using a thin film transistor having a withstand voltage of about the power supply voltage VDD which is reduced in voltage as the transistor constituting the precharge circuit. The voltage VPP for generating a signal is also used for the precharge control signal PDL. This voltage VPP has been lowered by lowering the power supply voltage VDD. When these VDD and VPP are below a certain level (for example, VDD is 1.0 V or less and VPP is 1.5 V or less), as described in FIGS. 4A and 4B and FIGS. 5A and 5B, A thin film transistor having a breakdown voltage of about the power supply voltage VDD can be used without causing dielectric breakdown. Therefore, without causing dielectric breakdown of the gate oxide film, VPP having a higher potential than the power supply voltage VDD is used for the precharge control signal PDL, and the operation speed of the precharge circuit can be increased.

更に、この電圧ＶＰＰは、図２に示すように、ＶＰＰ電源１１０が端子１３０からドライバアンプＡＭＰ１０１、ＡＭＰ１０２、・・・、及びドライバアンプＡＭＰ１２０に供給する。このため、半導体記憶回路１のようにＶＰＤＬ電源３０を設ける必要がなく、ＶＰＰ電源１１０のみでよい。このため、半導体記憶回路１０１では、半導体記憶回路１と比較して電源を１つ減らすことができ、回路規模の削減が可能となる。 Further, as shown in FIG. 2, the voltage VPP is supplied from the terminal 130 to the driver amplifiers AMP101, AMP102,... And the driver amplifier AMP120 by the VPP power supply 110. Therefore, it is not necessary to provide the VPDL power supply 30 unlike the semiconductor memory circuit 1, and only the VPP power supply 110 is sufficient. For this reason, in the semiconductor memory circuit 101, the power supply can be reduced by one as compared with the semiconductor memory circuit 1, and the circuit scale can be reduced.

また、半導体記憶回路１では、ＶＰＰ電源１０とＶＰＤＬ電源３０が別であったため、電源配線網の分離が必要であり、チップの配線層を増加しなければならなかった。更に、この配線網同士のクロストーク防止のためのデカップリング容量等も必要であった。しかし、本実施の形態１の半導体記憶回路１０１では、ＶＰＰ電源１１０のみであるため、上述した２重の配線層やデカップリング容量が必要なく、このことも回路規模の削減に寄与する。 Further, in the semiconductor memory circuit 1, since the VPP power supply 10 and the VPDL power supply 30 are different, it is necessary to separate the power supply wiring network, and the wiring layer of the chip has to be increased. Furthermore, a decoupling capacitor for preventing crosstalk between the wiring networks is also necessary. However, since the semiconductor memory circuit 101 of the first embodiment has only the VPP power supply 110, the above-described double wiring layer and decoupling capacitance are not necessary, which also contributes to a reduction in circuit scale.

また、上述したように、ＶＰＰ電源１１０の充放電ピーク電流の発生期間が重なることがないため、特にＶＰＰ電源１１０の電源強化を行う必要がなく回路規模の増加要因もない。このため、回路設計も容易となり、設計期間の短縮、設計ミスの低減、設計コストの削減等も可能となる。 Further, as described above, since the generation periods of the charge / discharge peak currents of the VPP power supply 110 do not overlap, it is not particularly necessary to reinforce the power supply of the VPP power supply 110, and there is no increase factor in circuit scale. Therefore, circuit design is facilitated, and the design period can be shortened, design errors can be reduced, design costs can be reduced, and the like.

発明の実施の形態２ Embodiment 2 of the Invention

以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。本実施の形態２は、実施の形態１と同様、本発明をシステムＬＳＩ等の半導体集積装置に適用したものである。本実施の形態２の半導体集積装置２００は、実施の形態１の半導体記憶回路部分の構成が異なる。この実施の形態２の半導体記憶回路を半導体記憶回路２０１とする。つまり、本実施の形態２の半導体集積装置２００は、図１の半導体集積装置１００の半導体記憶回路１０１を、半導体記憶回路２０１に置き換えた構成となる。
半導体集積装置２００は、半導体記憶回路２０１と、ロジック回路１０５とを有する。半導体記憶回路２０１は、実施の形態１と同様、システムＬＳＩの組み込みＤＲＡＭである。また、本実施の形態２では、半導体記憶回路２０１の周辺回路であるロジック回路１０５を構成するトランジスタの薄膜化、低電源電圧化が、実施の形態１より更に進んだ状態（例えば、ＶＤＤ＝０．８Ｖ以下）を想定している。 Hereinafter, a specific second embodiment to which the present invention is applied will be described in detail with reference to the drawings. In the second embodiment, as in the first embodiment, the present invention is applied to a semiconductor integrated device such as a system LSI. The semiconductor integrated device 200 of the second embodiment is different in the configuration of the semiconductor memory circuit portion of the first embodiment. The semiconductor memory circuit of the second embodiment is referred to as a semiconductor memory circuit 201. That is, the semiconductor integrated device 200 of the second embodiment has a configuration in which the semiconductor memory circuit 101 of the semiconductor integrated device 100 of FIG.
The semiconductor integrated device 200 includes a semiconductor memory circuit 201 and a logic circuit 105. The semiconductor memory circuit 201 is a system LSI embedded DRAM as in the first embodiment. In the second embodiment, the state in which the thinning of the transistors constituting the logic circuit 105 that is a peripheral circuit of the semiconductor memory circuit 201 and the reduction of the power supply voltage are further advanced than in the first embodiment (for example, VDD = 0). .8V or less).

図７に本実施の形態２にかかる半導体記憶回路２０１の構成を示す。図７に示すように、半導体記憶回路２０１は、セルアレイ領域２０２と、センスアンプ領域１０３と、ドライバ領域２０４とを有する。なお、図７に示された符号のうち、図２と同じ符号を付した構成は、図２と同じか又は類似の構成を示している。実施の形態１と異なるのは、セルアレイ領域２０２と、ドライバ領域２０４である。本実施の形態２ではその相違点を重点的に説明し、その他実施の形態１と同様の構成部分の説明は省略する。 FIG. 7 shows a configuration of the semiconductor memory circuit 201 according to the second embodiment. As shown in FIG. 7, the semiconductor memory circuit 201 includes a cell array region 202, a sense amplifier region 103, and a driver region 204. In addition, the structure which attached | subjected the code | symbol same as FIG. 2 among the code | symbols shown in FIG. 7 has shown the same or similar structure as FIG. The difference from the first embodiment is a cell array region 202 and a driver region 204. In the second embodiment, the difference will be mainly described, and the description of the other components similar to those in the first embodiment will be omitted.

セルアレイ領域２０２は、複数のメモリセルＣＥＬＬ（ＣＥＬＬ２０１、ＣＥＬＬ２０２、・・・）を有している。各メモリセルは、実施の形態１と同様、ビット線対Ｄ、ＤＢが接続される。各メモリセルには、ゲートトランジスタＴｒと、セル容量Ｃｃｅｌｌとを有している。ここで、本実施の形態２のメモリセルが実施の形態１と異なるのは、ゲートトランジスタＴｒが、ロジック回路１０５と同様の薄膜トランジスタで構成されている点である。このため、セルアレイ領域２０２の回路規模を削減することができる。その他の構成は、実施の形態１と同様である。 The cell array region 202 has a plurality of memory cells CELL (CELL 201, CELL 202,...). Each memory cell is connected to a pair of bit lines D and DB as in the first embodiment. Each memory cell has a gate transistor Tr and a cell capacitor Ccell. Here, the memory cell of the second embodiment is different from that of the first embodiment in that the gate transistor Tr is formed of a thin film transistor similar to the logic circuit 105. For this reason, the circuit scale of the cell array region 202 can be reduced. Other configurations are the same as those in the first embodiment.

ドライバ領域２０４は、ドライバアンプＡＭＰ２０１、ＡＭＰ２０２、・・・を有する。更に、ドライバアンプＡＭＰ１１１、ＡＭＰ１１２、ＡＭＰ１２０を有する。ドライバアンプＡＭＰ２０１、ＡＭＰ２０２、・・・は、ワード信号ＷＬ２０１、ＷＬ２０２、・・・を生成する。このワード信号ＷＬ２０１、ＷＬ２０２、・・・に応じて、メモリセルＣＥＬＬ２０１、ＣＥＬＬ２０２、・・・のゲートトランジスタＴｒが活性化する。ここで、本実施の形態２のメモリセルが実施の形態１と異なるのは、ドライバアンプＡＭＰ２０１、ＡＭＰ２０２、・・・の高電位側の電源電圧にＶＰＰ電源１１０から供給される電圧ＶＰＰＬ、低電位側の電源電圧にＶＫＫ電源１４０から供給される電圧ＶＫＫを使用している点である。よって、選択ワード信号（ハイレベル）の電位が電圧ＶＰＰＬ、非選択ワード信号（ロウレベル）の電位が電圧ＶＫＫとなる。 The driver area 204 includes driver amplifiers AMP201, AMP202,. Further, driver amplifiers AMP111, AMP112, and AMP120 are provided. The driver amplifiers AMP201, AMP202,... Generate word signals WL201, WL202,. In response to the word signals WL201, WL202,..., The gate transistors Tr of the memory cells CELL201, CELL202,. Here, the memory cell of the second embodiment differs from the first embodiment in that the voltage VPPL supplied from the VPP power supply 110 to the high-potential side power supply voltage of the driver amplifiers AMP201, AMP202,. The voltage VKK supplied from the VKK power supply 140 is used as the power supply voltage on the side. Therefore, the potential of the selected word signal (high level) is the voltage VPPL, and the potential of the unselected word signal (low level) is the voltage VKK.

上述したように、電源電圧ＶＤＤを実施の形態１よりも低電圧化しており、自ずと電圧ＶＰＰも低電圧化される。また、メモリセルのゲートトランジスタＴｒが薄膜トランジスタとなっており、実施の形態１よりゲート酸化膜が薄膜化している。このため、ＶＰＰ電源１１０は、ゲートトランジスタＴｒの絶縁破壊を防止するため、実施の形態１の電圧ＶＰＰよりもより低電圧化した電圧ＶＰＰＬを供給する。例えば、電圧ＶＰＰＬは、電源電圧ＶＤＤが０．８Ｖの場合、その１．５倍程度の１．２Ｖ程度が考えられる。なお、この場合、電源電圧ＶＤＤよりも高い電圧が、薄膜トランジスタのゲートトランジスタＴｒにかかることになる。しかし、半導体記憶回路２０１は、微細化により高速動作が可能となり、選択メモリセルのゲートトランジスタＴｒにハイレベルのワード信号が印加される期間も短い。また、複数あるメモリセルＣＥＬＬ１０１、ＣＥＬＬ１０２、・・・において、常に同じメモリセルが選択される確率は非常に低い。更に、ＶＰＰＬが１．２Ｖ程度まで低電圧化している。これらのことから、電源電圧ＶＤＤよりも高い電圧ＶＰＰＬが、薄膜トランジスタのゲートトランジスタＴｒにかかっても絶縁破壊が起こる可能性は非常に低く、薄膜化したゲートトランジスタＴｒを本実施の形態２のように用いても問題がない。 As described above, the power supply voltage VDD is lower than that in the first embodiment, and the voltage VPP is also naturally reduced. Further, the gate transistor Tr of the memory cell is a thin film transistor, and the gate oxide film is made thinner than in the first embodiment. Therefore, the VPP power supply 110 supplies a voltage VPPL that is lower than the voltage VPP of the first embodiment in order to prevent dielectric breakdown of the gate transistor Tr. For example, when the power supply voltage VDD is 0.8 V, the voltage VPPL can be about 1.5 V, which is about 1.2 V. In this case, a voltage higher than the power supply voltage VDD is applied to the gate transistor Tr of the thin film transistor. However, the semiconductor memory circuit 201 can operate at high speed by miniaturization, and the period during which a high-level word signal is applied to the gate transistor Tr of the selected memory cell is short. Also, the probability that the same memory cell is always selected in the plurality of memory cells CELL101, CELL102,... Is very low. Furthermore, VPPL is lowered to about 1.2V. For these reasons, even when the voltage VPPL higher than the power supply voltage VDD is applied to the gate transistor Tr of the thin film transistor, the possibility of dielectric breakdown is very low, and the thinned gate transistor Tr is formed as in the second embodiment. There is no problem even if it is used.

一方、ＶＫＫ電源１４０が供給する電圧ＶＫＫは、接地電圧ＧＮＤより低い負電圧である。例えば、ＶＫＫ電源１４０が供給する電圧ＶＫＫとして、−０．３Ｖ以下の電圧がある。この電圧ＶＫＫが、端子２３０を経てドライバアンプＡＭＰ２０１、ＡＭＰ２０２、・・・の低電位側電源端子に供給される。このため、非選択のワード線の電位をネガティブ化することができる。このネガティブ化により、ＶＰＰ電源１１０の供給する電圧ＶＰＰＬを更に低下させることができる。例えば、ＶＰＰ電源１１０の供給する電圧ＶＰＰＬを１．０Ｖ程度に低下させることができる。このため、セルアレイ領域２０２における各メモリセルのゲートトランジスタＴｒの更なる薄膜化を行うことができる。また、ゲートトランジスタＴｒの絶縁破壊の可能性をより一層低下させることができる。なお、同時にゲートトランジスタＴｒのバックゲート電圧のネガティブ化を行ってもよい。 On the other hand, the voltage VKK supplied by the VKK power supply 140 is a negative voltage lower than the ground voltage GND. For example, the voltage VKK supplied by the VKK power supply 140 includes a voltage of −0.3V or less. This voltage VKK is supplied to the low potential side power supply terminals of the driver amplifiers AMP201, AMP202,. For this reason, the potential of the non-selected word line can be made negative. By this negativeization, the voltage VPPL supplied from the VPP power supply 110 can be further reduced. For example, the voltage VPPL supplied from the VPP power supply 110 can be reduced to about 1.0V. For this reason, the gate transistor Tr of each memory cell in the cell array region 202 can be further thinned. In addition, the possibility of dielectric breakdown of the gate transistor Tr can be further reduced. At the same time, the back gate voltage of the gate transistor Tr may be negativeized.

図８に半導体記憶回路２０１の動作を説明するタイミングチャートを示す。但し、本例は、ハイレベルの情報を保持するメモリセルＣＥＬＬ２０１が選択され、その情報がビット線Ｄに読み出される場合を示している。また、時刻ｔ１以前のビット線対Ｄ、ＤＢは、１／２ＶＤＤでプリチャージされているものとする。なお、電源電圧ＶＤＤを０．８Ｖ、電圧ＶＰＰＬを１．０Ｖ、電圧ＶＫＫを−０．３Ｖとする。 FIG. 8 shows a timing chart for explaining the operation of the semiconductor memory circuit 201. However, this example shows a case where the memory cell CELL 201 holding high-level information is selected and the information is read out to the bit line D. Further, it is assumed that the bit line pair D, DB before time t1 is precharged at 1/2 VDD. The power supply voltage VDD is 0.8V, the voltage VPPL is 1.0V, and the voltage VKK is −0.3V.

図８に示すように、時刻ｔ１にワード信号ＷＬ２０１が立ち上がり、電圧ＶＫＫから電圧ＶＰＰとなる。よって、メモリセルＣＥＬＬ２０１のゲートトランジスタがオンし、セルノードとビット線Ｄが電気的に接続される。セルノードは、ハイレベルのデータを保持しており、電荷がビット線Ｄに流出する。このため、セルノードの電位は低下するが、ビット線Ｄの電位は僅かに上昇する。 As shown in FIG. 8, the word signal WL201 rises at time t1 and changes from the voltage VKK to the voltage VPP. Therefore, the gate transistor of the memory cell CELL201 is turned on, and the cell node and the bit line D are electrically connected. The cell node holds high level data, and charges flow out to the bit line D. For this reason, the potential of the cell node decreases, but the potential of the bit line D slightly increases.

次に、時刻ｔ２に制御信号ＳＥがハイレベルとなる。このため、センスアンプ制御信号ＳＡＰが電源電圧ＶＤＤ、センスアンプ制御信号ＳＡＮが接地電圧ＧＮＤとなる。よって、センスアンプＳＡ１０１がセンス動作を開始する。そして、センスアンプＳＡ１０１は、上述した僅かに開いたビット線対Ｄ、ＤＢ間の電位差を電源電圧ＶＤＤ、接地電圧ＧＮＤに増幅する。なお、この増幅されたビット線対Ｄ、ＤＢの電位差は、外部回路によりハイレベルのデータとして半導体記憶回路２０１の読み出しデータとして読み出され、ロジック回路１０５のデータ処理等に利用される。また、メモリセルＣＥＬＬ２０１のセルノードの電位も上昇する。 Next, at time t2, the control signal SE becomes high level. Therefore, the sense amplifier control signal SAP becomes the power supply voltage VDD, and the sense amplifier control signal SAN becomes the ground voltage GND. Therefore, the sense amplifier SA101 starts a sensing operation. The sense amplifier SA101 amplifies the potential difference between the slightly opened bit line pair D and DB described above to the power supply voltage VDD and the ground voltage GND. Note that the amplified potential difference between the pair of bit lines D and DB is read as high-level data as read data from the semiconductor memory circuit 201 by an external circuit and used for data processing of the logic circuit 105 and the like. Further, the potential of the cell node of the memory cell CELL201 also rises.

その後、時刻ｔ３では、ワード信号ＷＬ２０１が電圧ＶＫＫ、制御信号ＳＥが接地電圧ＧＮＤに立ち下がる。このため、メモリセルＣＥＬＬ２０１のゲートトランジスタがオフし、メモリセルＣＥＬＬ２０１のセルノードとビット線Ｄとが電気的に遮断される。また、センスアンプＳＡ１０１がセンス動作を停止する。 Thereafter, at time t3, the word signal WL201 falls to the voltage VKK, and the control signal SE falls to the ground voltage GND. Therefore, the gate transistor of the memory cell CELL201 is turned off, and the cell node of the memory cell CELL201 and the bit line D are electrically disconnected. Further, the sense amplifier SA101 stops the sensing operation.

そして、時刻ｔ４に、プリチャージ制御信号ＰＤＬが接地電圧ＧＮＤから電圧ＶＰＰに立ち上がる。このため、プリチャージ回路ＰＤＬＵ１０１のＮＭＯＳトランジスタＴＮ１２１、ＴＮ１２２、ＴＮ１２３がオンする。よって、ビット線対Ｄ、ＤＢが平滑化及び１／２ＶＤＤに充電され、再び１／２ＶＤＤにプリチャージされる。以上が、半導体記憶回路２０１の動作の説明である。 At time t4, the precharge control signal PDL rises from the ground voltage GND to the voltage VPP. Therefore, the NMOS transistors TN121, TN122, and TN123 of the precharge circuit PDLU101 are turned on. Therefore, the bit line pair D, DB is smoothed and charged to 1/2 VDD, and precharged to 1/2 VDD again. The above is the description of the operation of the semiconductor memory circuit 201.

ここで、ＮＭＯＳトランジスタＴＮ１２１、ＴＮ１２２、ＴＮ１２３のゲートとドレイン（もしくはソース）間の電圧の関係を、プリチャージ制御信号ＰＤＬがロウレベルのときを図９（ａ）、図１０（ａ）、プリチャージ制御信号ＰＤＬがハイレベルのときを図９（ｂ）、図１０（ｂ）に分けて模式図に示す。これら模式図からもわかるように、実施の形態１と同様、ＮＭＯＳトランジスタＴＮ１２１、ＴＮ１２２、ＴＮ１２３のゲートとドレイン（もしくはソース）間の電圧は、最大でも電源電圧ＶＤＤ以下となる。なお、本例ではビット線対のプリチャージ電圧が１／２ＶＤＤ（０．４Ｖ）であるため、図９（ｂ）、図１０（ｂ）からもわかるように、プリチャージ制御信号ＰＤＬがハイレベル時のゲートとドレイン（もしくはソース）間電圧が０．６Ｖである。このため、プリチャージ電圧を０．２Ｖに低下させた場合であっても、ゲートとドレイン（もしくはソース）間電圧が電源電圧ＶＤＤ以下に収めることが可能である。よって、ビット線対Ｄ、ＤＢのプリチャージ電圧を１／２ＶＤＤ以下にすることも可能である。 Here, the voltage relationship between the gates and drains (or sources) of the NMOS transistors TN121, TN122, and TN123 is shown in FIGS. 9A and 10A when the precharge control signal PDL is at a low level. When the signal PDL is at a high level, FIG. 9B and FIG. As can be seen from these schematic diagrams, as in the first embodiment, the voltage between the gate and drain (or source) of the NMOS transistors TN121, TN122, and TN123 is at most the power supply voltage VDD or less. In this example, since the precharge voltage of the bit line pair is ½ VDD (0.4 V), as can be seen from FIGS. 9B and 10B, the precharge control signal PDL is at the high level. The voltage between the gate and drain (or source) at that time is 0.6V. Therefore, even when the precharge voltage is lowered to 0.2 V, the voltage between the gate and the drain (or source) can be kept below the power supply voltage VDD. Therefore, the precharge voltage of the bit line pair D and DB can be reduced to 1/2 VDD or less.

図１１に、従来の半導体記憶回路１、特許文献１の技術、実施の形態１の半導体記憶回路１０１、半導体記憶回路２０１の関係をまとめた表を示す。本表は、図６の表に半導体記憶回路２０１の関係を追加している。図１１に示すように、半導体記憶回路２０１は、メモリセルのゲートトランジスタ、センスアンプのトランジスタ、プリチャージ回路のトランジスタが全て低耐圧の薄膜トランジスタを用いる。そして、ゲートトランジスタＴｒ、プリチャージ回路のトランジスタのゲートにかかる最大電圧もＶＰＰＬ（＜ＶＰＰ）となっている。 FIG. 11 shows a table summarizing the relationship between the conventional semiconductor memory circuit 1, the technique of Patent Document 1, the semiconductor memory circuit 101 of the first embodiment, and the semiconductor memory circuit 201. In this table, the relationship of the semiconductor memory circuit 201 is added to the table of FIG. As shown in FIG. 11, the semiconductor memory circuit 201 uses low-voltage thin film transistors for the gate transistors of the memory cells, the transistors of the sense amplifier, and the transistors of the precharge circuit. The maximum voltage applied to the gate transistor Tr and the gate of the precharge circuit transistor is also VPPL (<VPP).

以上、実施の形態２の半導体記憶回路２０１では、メモリセルのゲートトランジスタＴｒ、センスアンプＳＡ１０１、プリチャージ回路ＰＤＬＵ１０１のトランジスタの全てを、微細化、低電源電圧化されたロジック回路１０５と同じ薄膜トランジスタで構成する。このことは、ＬＳＩチップを製造する際、トランジスタのゲート酸化膜を厚膜もしくは薄膜に分けて製造する必要がなくなり、製造工程の簡略化が可能となる。また、製造工程の簡略化に伴う製造コストの削減や期間の短縮化が可能となる。また、実施の形態２の半導体記憶回路２０１では、ワード信号のネガティブ化等を行い、電圧ＶＰＰの低電圧化を行っている。このような構成であっても、実施の形態１と同様、電源電圧ＶＤＤ程度の耐性を有する薄膜トランジスタをプリチャージ回路で使用し、プリチャージ制御信号ＰＤＬにワード信号で使用される電圧ＶＰＰを利用できる。この実施の形態２では、セルアレイ領域２０２の回路規模の削減が可能である。また、ＶＰＰ電源１１０の供給電圧を更に低電圧化することが可能であり、プリチャージ回路のトランジスタのゲート酸化膜を更に薄膜化してトランジスタサイズの縮小を行うことができる。また、電源電圧の低下により、消費電力の削減も可能となる。その他の効果は実施の形態１と同様である。 As described above, in the semiconductor memory circuit 201 of the second embodiment, all of the gate transistors Tr of the memory cells, the sense amplifier SA101, and the transistors of the precharge circuit PDLU101 are made of the same thin film transistor as the logic circuit 105 that is miniaturized and reduced in power supply voltage. Configure. This makes it unnecessary to divide the gate oxide film of the transistor into a thick film or a thin film when manufacturing the LSI chip, and to simplify the manufacturing process. Further, it is possible to reduce the manufacturing cost and the period due to the simplification of the manufacturing process. Further, in the semiconductor memory circuit 201 of the second embodiment, the voltage VPP is lowered by making the word signal negative or the like. Even in such a configuration, as in the first embodiment, a thin film transistor having a tolerance of about the power supply voltage VDD can be used in the precharge circuit, and the voltage VPP used in the word signal can be used as the precharge control signal PDL. . In the second embodiment, the circuit scale of the cell array region 202 can be reduced. Further, the supply voltage of the VPP power supply 110 can be further reduced, and the transistor size can be reduced by further reducing the gate oxide film of the transistor of the precharge circuit. In addition, power consumption can be reduced due to a decrease in power supply voltage. Other effects are the same as those of the first embodiment.

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述したセンスアンプの回路構成は、一般的な電源電圧で駆動するタイプを記載したが、もちろんこれに限られるわけではなく、様々なセンスアンプのバリエーションが適用可能であることはいうまでもない。一例として、センスアンプの電源に、降圧した電源を用いてもよい。更に、動作開始時のみ、その降圧した電源より高い電圧（例えば、降圧前の電源電圧）を使用するオーバードライブタイプの回路構成を用いてもよい。あるいは、降圧しない電源を用いて、動作開始時のオーバードライブ時の非常に短い期間のみ、前述した電源電圧よりも少し高い電圧で動作させてもよい。 Note that the present invention is not limited to the above-described embodiment, and can be changed as appropriate without departing from the spirit of the present invention. For example, the above-described circuit configuration of the sense amplifier has been described as a type driven by a general power supply voltage, but of course, the present invention is not limited to this, and it goes without saying that various sense amplifier variations are applicable. Absent. As an example, a step-down power supply may be used as the power supply for the sense amplifier. Furthermore, an overdrive type circuit configuration that uses a voltage higher than the stepped down power supply (for example, a power supply voltage before stepping down) may be used only at the start of operation. Alternatively, a power source that does not step down may be used to operate at a voltage slightly higher than the above-described power source voltage only for a very short period during overdrive at the start of operation.

１００、２００半導体集積装置
１０１、２０１半導体記憶回路
１０２セルアレイ領域
１０３センスアンプ領域
１０４ドライバ領域
１０５ロジック回路
１１０ＶＰＰ電源
１２０ＶＤＤ電源
２４０ＶＫＫ電源
ＣＥＬＬ１０１、ＣＥＬＬ１０２、ＣＥＬＬ２０１、ＣＥＬＬ２０２メモリセル
Ｔｒゲートトランジスタ
Ｃｃｅｌｌセル容量
Ｄ、ＤＢビット線対
ＳＡ１０１センスアンプ
ＰＤＬＵプリチャージ回路
ＴＰ１１１、ＴＰ１１２ＰＭＯＳトランジスタ
ＴＮ１１１、ＴＮ１１２、ＴＮ１２１〜ＴＮ１２３ＮＭＯＳトランジスタ
ＡＭＰ１０１、ＡＭＰ１０２、ＡＭＰ１１１、ＡＭＰ１１２、ＡＭＰ１２０、ＡＭＰ２０１、ＡＭＰ２０２ドライバアンプ 100, 200 Semiconductor integrated device 101, 201 Semiconductor memory circuit 102 Cell array region 103 Sense amplifier region 104 Driver region 105 Logic circuit 110 VPP power source 120 VDD power source 240 VKK power source CELL101, CELL102, CELL201, CELL202 Memory cell Tr Gate transistor Ccell Cell capacitance D , DB bit line pair SA101 sense amplifier PDLU precharge circuit TP111, TP112 PMOS transistors TN111, TN112, TN121 to TN123 NMOS transistors AMP101, AMP102, AMP111, AMP112, AMP120, AMP201, AMP202 driver amplifier

Claims

半導体記憶回路と、前記半導体記憶回路を制御する周辺回路とを有する半導体集積装置であって、
前記周辺回路は、前記周辺回路の電源電圧に対するゲート酸化膜の耐圧が第１の電圧である第１のトランジスタを有し、
前記半導体記憶回路は、
メモリセルのゲートトランジスタが、いずれか一方に接続されるビット線対と、
前記ビット線対を所定のプリチャージ電圧にプリチャージするプリチャージ回路と、
前記ビット線対間の電位差を前記電源電圧および接地電圧に増幅するセンスアンプと、
を有し、
前記プリチャージ回路は、ゲート酸化膜の耐圧が前記第１の電圧である第２のトランジ
スタを備え、前記第２のトランジスタのゲートには前記プリチャージ回路を活性化する第
２の電圧のプリチャージ制御信号が印加され、
前記第２の電圧は、前記第１の電圧よりも高電位で、且つ、前記プリチャージ電圧より
も前記第１の電圧の電圧レベル分だけ高い電圧以下である
半導体集積装置。 A semiconductor integrated device having a semiconductor memory circuit and a peripheral circuit for controlling the semiconductor memory circuit,
The peripheral circuit includes a first transistor in which a breakdown voltage of the gate oxide film with respect to a power supply voltage of the peripheral circuit is a first voltage;
The semiconductor memory circuit is
A bit line pair connected to one of the gate transistors of the memory cell;
A precharge circuit for precharging the bit line pair to a predetermined precharge voltage;
A sense amplifier that amplifies the potential difference between the bit line pair to the power supply voltage and the ground voltage ;
Have
The precharge circuit includes a second transistor having a gate oxide film having a breakdown voltage of the first voltage, and a gate of the second transistor has a second voltage precharge that activates the precharge circuit. A control signal is applied,
The second voltage is higher than the first voltage and equal to or lower than a voltage higher than the precharge voltage by a voltage level of the first voltage.

前記ゲートトランジスタに接続されるワード線に、前記ゲートトランジスタを活性化す
る前記第２の電圧のワード信号が印加される請求項１に記載の半導体集積装置。 2. The semiconductor integrated device according to claim 1, wherein a word signal of the second voltage that activates the gate transistor is applied to a word line connected to the gate transistor.

前記ワード線に前記ワード信号を供給する第１のドライバアンプと、
前記プリチャージ制御信号を供給する第２のドライバアンプと、を有し、
前記第１および第２のドライバアンプの電源端子は、それぞれ前記第２の電圧を供給す
る電圧供給端子と接続される
請求項２に記載の半導体集積装置。 A first driver amplifier for supplying the word signal to the word line;
A second driver amplifier for supplying the precharge control signal;
3. The semiconductor integrated device according to claim 2, wherein power supply terminals of the first and second driver amplifiers are respectively connected to voltage supply terminals that supply the second voltage.

前記第１及び第２のトランジスタは、第１のゲート酸化膜厚を有し、
前記ゲートトランジスタは、前記第１のゲート酸化膜厚よりも厚い第２のゲート酸化膜
厚を有する第３のトランジスタで構成される請求項１乃至３のいずれか一項に記載の半導
体集積装置。 The first and second transistors have a first gate oxide thickness;
4. The semiconductor integrated device according to claim 1, wherein the gate transistor includes a third transistor having a second gate oxide film thickness larger than the first gate oxide film thickness. 5.

前記第１及び第２のトランジスタは、第１のゲート酸化膜厚を有し、
前記ゲートトランジスタは、前記第１のゲート酸化膜厚を有する第４のトランジスタで
構成される請求項１乃至３のいずれか一項に記載の半導体集積装置。 The first and second transistors have a first gate oxide thickness;
4. The semiconductor integrated device according to claim 1, wherein the gate transistor includes a fourth transistor having the first gate oxide film thickness.

前記プリチャージ電圧は、前記第１の電圧の実質的に１／２である請求項１乃至５のいずれか一項に記載の半導体集積装置。 The semiconductor integrated device according to claim 1, wherein the precharge voltage is substantially ½ of the first voltage.

前記周辺回路は、前記半導体記憶回路のアドレスデコーダを含むロジック回路である請
求項１乃至６のいずれか一項に記載の半導体集積装置。 The semiconductor integrated device according to claim 1, wherein the peripheral circuit is a logic circuit including an address decoder of the semiconductor memory circuit.

前記メモリセルのゲートトランジスタに接続されるワード線にワード信号を印加する第
１のドライバアンプと、前記プリチャージ回路のプリチャージ制御線に活性化信号を印加
する第２のドライバアンプとをさらに有し、
前記第１のドライバアンプの低電位側の電源端子には、前記第２のドライバアンプの低
電位側の電源端子に供給される電圧よりも低い電圧が供給される請求項１記載の半導体集
積装置。 A first driver amplifier that applies a word signal to a word line connected to the gate transistor of the memory cell; and a second driver amplifier that applies an activation signal to a precharge control line of the precharge circuit. And
2. The semiconductor integrated device according to claim 1, wherein a voltage lower than a voltage supplied to a low-potential-side power supply terminal of the second driver amplifier is supplied to a low-potential-side power supply terminal of the first driver amplifier. .