JP5708240B2

JP5708240B2 - スイッチング電源回路

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Description

この発明は、スイッチング素子のスイッチング動作によりキャパシタを充電し、この充電電圧を負荷に供給するスイッチング電源回路に関する。

図４は、この種のスイッチング電源回路の構成を示す図である。図４に示すように、このスイッチング電源回路では、電源電圧ＶＤＤが与えられる入力電源線と基準電源線（この例では接地線）の間に２つのスイッチ５１及び５２が直列に介挿されている。スイッチ５１及び５２の共通接続点と基準電源線との間にはインダクタ５３及びキャパシタ５４が直列に介挿されている。そして、このインダクタ５３及びキャパシタ５４の共通接続点は電源電圧ＶＯＵＴを出力するための電圧出力端子５５となっている。また、電圧出力端子５５と基準電源線との間にはブリーダ抵抗５６が接続されている。このスイッチング電源回路では、スイッチ５１をＯＮ、スイッチ５２をＯＦＦにする動作と、スイッチ５１をＯＦＦ、スイッチ５２をＯＮにする動作とが交互に繰り返される。

ここで、スイッチ５１をＯＮ、スイッチ５２をＯＦＦにすると、入力電源線→スイッチ５１→インダクタ５３→キャパシタ５４→基準電源線という電流路を介してキャパシタ５４の充電が行われる。また、スイッチ５１をＯＦＦ、スイッチ５２をＯＮにすると、インダクタ５３がそれまでに流していた電流を維持しようとするため、基準電源線→スイッチ５２→インダクタ５３→キャパシタ５４→基準電源線という電流路を介してキャパシタ５４の充電が行われる。この結果、スイッチ５１及び５２のスイッチング周波数に応じた大きさの充電電流によりキャパシタ５４が充電され、キャパシタ５４の充電電圧ＶＯＵＴが電圧出力端子５５から負荷に供給される。

また、このスイッチング電源回路では、キャパシタ５４に対してブリーダ抵抗５６が並列接続されているため、キャパシタ５４から負荷に供給される電流が減少した場合でも、キャパシタ５４の充電電荷がブリーダ抵抗５６に流れるため、キャパシタ５４の充電電圧ＶＯＵＴの過度の上昇が抑えられ、負荷への供給電圧が一定に保たれる。この種のスイッチング電源回路に関わる技術を開示した文献としては、特許文献１がある。

特開平０７−３３７００７号公報

しかしながら、図４のようにブリーダ抵抗５６を有する構成のスイッチング電源回路は、負荷電流が大きい場合でもブリーダ抵抗５６に電流が流れるため、電力が無駄に消費されるという問題があった。

本発明は、このような課題に鑑みてなされたものであり、スイッチング電源回路における電力の無駄な消費を抑えつつ、負荷に供給する電圧を安定させることができる技術的手段を提供することを目的とする。

この発明は、充電電圧を負荷に供給するキャパシタと、スイッチング動作することにより前記キャパシタを充電するスイッチング手段と、前記キャパシタの充電電圧が所定の上限電圧を越えている場合に前記充電電圧を放電させて前記上限電圧以内に制限する電圧制限動作を行うための電圧リミタと、可聴周波数帯域よりも高い所定の下限周波数を限度として、前記キャパシタの充電電圧の上昇または前記キャパシタから前記負荷に供給される負荷電流の低下に応じて前記スイッチング手段のスイッチング周波数を低下させる第１の制御、及び前記スイッチング周波数が前記下限周波数になったときに限り、前記スイッチング手段のスイッチングタイミングを避けて、前記電圧リミタに前記電圧制限動作を行わせる第２の制御を行う制御手段とを具備することを特徴とするスイッチング電源回路を提供する。

この発明では、制御手段は、キャパシタの充電電圧の上昇または負荷電流の低下に応じてスイッチング手段のスイッチング周波数を低下させる。よって、負荷に流れる電流が減少した場合における充電電圧の上昇を抑え、負荷に同じ大きさの電圧を安定的に供給することができる。また、本発明では、可聴周波数帯域より高い周波数がスイッチング周波数の下限周波数となっている。よって、負荷がオーディオ処理を行う装置である場合において、スイッチング手段のスイッチングノイズの周波数が可聴周波数帯域に近づいてオーディオ処理に悪影響が及ぶ事態の発生を防止することができる。

また、本発明では、制御手段は、スイッチング周波数が下限周波数になったときに限り電圧リミタとキャパシタとを接続させる。よって、スイッチング周波数の引き下げによりキャパシタの充電電圧を適正範囲に戻すことができる状態であるにも拘わらずその電圧が電圧リミタにより放電されて電力が浪費される、という事態の発生を防止することができる。

本発明の第１実施形態であるスイッチング電源回路の構成を示す回路図である。同電源回路の動作を示すタイミングチャートである。本発明の第２実施形態であるスイッチング電源回路の構成を示す回路図である。従来のスイッチング電源回路の構成を示す回路図である。

以下、図面を参照しつつ本発明の実施形態について説明する。
＜第１実施形態＞
図１は、この発明の第１実施形態であるスイッチング電源回路１０の構成を示す回路図である。このスイッチング電源回路１０は、入力電源線及び基準電源線（図示の例では接地線）間に印加される入力電源電圧ＶＤＤに基づいて電源電圧ＶＯＵＴを発生して負荷９０に供給する回路である。このスイッチング電源回路１０における入力電源線と基準電源線との間には、スイッチング手段としての役割を果たすＰチャネル電界効果トランジスタ（以下、単にＰチャネルトランジスタという）ＰＰＳ及びＮチャネル電界効果トランジスタ（以下、単にＮチャネルトランジスタという）ＮＰＳが直列に介挿されている。これらのトランジスタＰＰＳ及びＮＰＳの共通接続点と基準電源線との間には、インダクタ２３及びキャパシタ２４が直列に介挿されている。そして、インダクタ２３及びキャパシタ２４の共通接続点は電源電圧ＶＯＵＴを出力するための電圧出力端子３０となっている。この電圧出力端子３０にはオーディオ信号を処理する装置（例えば、音源装置）が負荷９０として接続される。

ＰチャネルトランジスタＰＰＳのゲート及びＮチャネルトランジスタＮＰＳのゲートにはスイッチング手段駆動回路２５が接続されている。このスイッチング手段駆動回路２５は、ＰチャネルトランジスタＰＰＳ及びＮチャネルトランジスタＮＰＳを周期的にスイッチングすることによりキャパシタ２４を充電する役割を果たす。より具体的に説明すると、このスイッチング手段駆動回路２５には、制御部４０からクロックＳＳが与えられる。図２に示すように、スイッチング手段駆動回路２５は、このクロックＳＳが立ち上がる度に、時間Ｔ_１に亙ってＰチャネルトランジスタＰＰＳをＯＮにするとともにＮチャネルトランジスタＮＰＳをＯＦＦにし、その後の時間Ｔ_２（Ｔ_２＝Ｔ_１）に亙ってＰチャネルトランジスタＰＰＳをＯＦＦにするとともにＮチャネルトランジスタＮＰＳをＯＮにする動作を繰り返す。

ここで、時間Ｔ_１の間は、ＰチャネルトランジスタＰＰＳがＯＮ、ＮチャネルトランジスタＮＰＳがＯＦＦであるため、入力電源線→ＰチャネルトランジスタＰＰＳ→インダクタ２３→キャパシタ２４→基準電源線という電流路を介して電流が流れ、キャパシタ２４が充電される。時間Ｔ_２の間は、ＰチャネルトランジスタＰＰＳがＯＦＦ、ＮチャネルトランジスタＮＰＳがＯＮとなり、インダクタ２３がそれまでに流れていた電流を維持しようとするため、基準電圧線→ＮチャネルトランジスタＮＰＳ→インダクタ２３→キャパシタ２４→基準電源線という電流路を介して電流が流れ、キャパシタ２４が充電される。この充電はクロックＳＳの１周期内における時間Ｔ_１及びＴ_２の間に行われるため、キャパシタ２４における単位時間当たりの充電量はクロックＳＳのスイッチング周波数ｆが高いほど大きくなる。

電圧出力端子３０と基準電源線との間にはスイッチ２６及び電圧リミタ２７が直列に介挿されている。スイッチ２６は、例えばＮチャネルトランジスタにより構成されており、キャパシタ２４と電圧リミタ２７とを接続する接続手段としての役割を果たす。スイッチ２６は、制御部４０から供給される接続指令信号ＳＬがアクティブレベル（この例ではＨレベル）である期間のみＯＮになって電圧リミタ２７をキャパシタ２４に接続し、接続指令信号ＳＬが非アクティブレベル（この例ではＬレベル）である期間はＯＦＦになって電圧リミタ２７をキャパシタ２４から切り離す。

電圧リミタ２７は、スイッチ２６によりキャパシタ２４に接続された状態において、キャパシタ２４の充電電圧ＶＯＵＴが所定の上限電圧ＬＭＴ１を越える場合にキャパシタ２４の充電電荷を放電させて充電電圧ＶＯＵＴを上限電圧ＬＭＴ１以内に制限する電圧制限動作を行う。より詳細に説明すると、電圧リミタ２７は、ＮチャネルトランジスタＮＰＬとコンパレータ２９とを有する。ＮチャネルトランジスタＮＰＬのドレインとコンパレータ２９の非反転入力端子（＋端子）はスイッチ２６に共通接続されている。ＮチャネルトランジスタＮＰＬのゲートはコンパレータ２９の出力端子と接続されている。ＮチャネルトランジスタＮＰＬのソースは基準電源線と接続されている。コンパレータ２９の反転入力端子（−端子）には上限電圧ＬＭＴ１が入力される。この上限電圧ＬＭＴ１は、負荷９０に出力する電源電圧の上限値に基づいて決定される。

ここで、スイッチ２６がＯＮであり、電圧リミタ２７がキャパシタ２４に接続されている状態において、キャパシタ２４の充電電圧ＶＯＵＴが上限電圧ＬＭＴ１より低い場合には、コンパレータ２９の出力信号がＬレベルとなり、ＮチャネルトランジスタＮＰＬはＯＦＦとなる。この場合、電圧リミタ２７によるキャパシタ２４の充電電荷の放電は行われない。これに対し、電圧リミタ２７がキャパシタ２４に接続されている状態において、キャパシタ２４の充電電圧ＶＯＵＴが上限電圧ＬＭＴ１より高い場合には、コンパレータ２９の出力信号がＨレベルとなり、ＮチャネルトランジスタＮＰＬはＯＮとなる。この場合、キャパシタ２４の充電電圧ＶＯＵＴが上限電圧ＬＭＴ１以下になるまで、電圧リミタ２７によるキャパシタ２４の充電電荷の放電が行われる。

制御部４０は、可聴周波数帯域よりも高い所定の下限周波数ｆ_０を限度として、キャパシタ２４の充電電圧ＶＯＵＴの上昇に応じてＰチャネルトランジスタＰＰＳ及びＮチャネルトランジスタＮＰＳのスイッチング周波数ｆを周波数ｆ_３→周波数ｆ_２→周波数ｆ_１→周波数ｆ_０（ｆ_３＞ｆ_２＞ｆ_１＞ｆ_０）と段階的に低下させる第１の制御、及びスイッチング周波数ｆが下限周波数ｆ_０になったときに限り、ＰチャネルトランジスタＰＰＳ及びＮチャネルトランジスタＮＰＳのスイッチングタイミングを避けて、接続指令信号ＳＬを発生する第２の制御を行う。この制御部４０は、クロック発生回路４１、分周器４２、セレクタ４３、カウンタ４４、コンパレータ４５、コンパレータ４６及び制御信号発生回路４７を有する。

クロック発生回路４１は、所定周波数の基準クロックＣＬＫを発生する。分周器４２は、基準クロックＣＬＫを分周することにより周波数が各々ｆ_０〜ｆ_３である４種類のクロックＣＬＫ_０〜ＣＬＫ_３を発生してセレクタ４３に出力する。セレクタ４３は、カウンタ４４からカウント値ＣＮＴ（０≦ＣＮＴ≦３）を受け取り、ＣＮＴ＝０である間はクロックＣＬＫ_０を、ＣＮＴ＝１である間はクロックＣＬＫ_１を、ＣＮＴ＝２である間はクロックＣＬＫ_２を、ＣＮＴ＝３である間はクロックＣＬＫ_３を選択し、選択したものをクロックＳＳとしてスイッチング手段駆動回路２５および制御信号発生回路４７に供給する。

制御信号発生回路４７は、セレクタ４３が出力するクロックＳＳを所定時間遅延させたクロックＳＳｄをカウンタ４４に供給する。また、制御信号発生回路４７は、カウンタ４４のカウント値ＣＮＴが「０」である場合に、セレクタ４３が出力するクロックＳＳの立ち上がりタイミングから所定時間遅れて立ち上がり、所定時間に亙ってアクティブレベル（Ｈレベル）となる接続指令信号ＳＬを出力する。ここで、クロックＳＳおよびＳＳｄ間の遅延時間は、クロックＳＳの立ち上がりにより起動されるＰチャネルトランジスタＰＰＳ及びＮチャネルトランジスタＮＰＳのスイッチング動作が終了し、キャパシタ２４の充電電圧ＶＯＵＴの変動の振幅が充分に小さくなるまでの所要時間よりも長い時間となっている。また、ＣＮＴ＝「０」の場合に発生される接続指令信号ＳＬは、クロックＳＳｄが立ち上がり、所定時間が経過した後、アクティブレベルに立ち上がるように、クロックＳＳの立ち上がりエッジからの遅延時間が決定されている。

コンパレータ４５の反転入力端子（−端子）には上限閾値電圧ＬＭＴ２ａが入力される。コンパレータ４６の非反転入力端子（＋端子）には下限閾値電圧ＬＭＴ２ｂが入力される。ここで、上限閾値電圧ＬＭＴ２ａは、負荷９０に対して出力する電源電圧の上限値、下限閾値電圧ＬＭＴ２ｂは、負荷９０に対して出力する電源電圧の下限値であり、両者間にはＬＭＴ２ａ＞ＬＭＴ２ｂの関係がある。また、上述した上限電圧ＬＭＴ１と上限閾値電圧ＬＭＴ２ａとの間には、ＬＭＴ１＞ＬＭＴ２ａの関係がある。コンパレータ４５の非反転入力端子（＋端子）とコンパレータ４６の反転入力端子（−端子）にはキャパシタ２４の充電電圧ＶＯＵＴが入力される。従って、キャパシタ２４の充電電圧ＶＯＵＴが下限閾値電圧ＬＭＴ２ｂより低い場合には、コンパレータ４５の出力信号がＬレベル、コンパレータ４６の出力信号がＨレベルとなる。また、キャパシタ２４の充電電圧ＶＯＵＴが上限閾値電圧ＬＭＴ２ａより高い場合には、コンパレータ４５の出力信号がＨレベル、コンパレータ４６の出力信号がＬレベルとなる。また、キャパシタ２４の充電電圧ＶＯＵＴが下限閾値電圧ＬＭＴ２ｂと上限閾値電圧ＬＭＴ２ａの間にある場合には、コンパレータ４５の出力信号がＬレベル、コンパレータ４６の出力信号がＬレベルとなる。

コンパレータ４５の出力信号はカウンタ４４のＤＯＷＮ入力端子へ、コンパレータ４６の出力信号はカウンタ４４のＵＰ入力端子へ供給される。ここで、キャパシタ２４の充電電圧ＶＯＵＴが下限閾値電圧ＬＭＴ２ｂより低く、コンパレータ４５の出力信号（ＤＯＷＮ入力端子の入力信号）がＬレベル、コンパレータ４６の出力信号（ＵＰ入力端子の入力信号）がＨレベルとなる場合、カウンタ４４は、カウント値「３」を上限として、クロックＳＳｄに応じてカウント値ＣＮＴのアップカウントを行う。また、キャパシタ２４の充電電圧ＶＯＵＴが上限閾値電圧ＬＭＴ２ａより高く、コンパレータ４５の出力信号（ＤＯＷＮ入力端子の入力信号）がＨレベル、コンパレータ４６の出力信号（ＵＰ入力端子の入力信号）がＬレベルとなる場合、カウンタ４４は、カウント値「０」を下限として、クロックＳＳｄに応じてカウント値ＣＮＴのダウンカウントを行う。また、キャパシタ２４の充電電圧ＶＯＵＴが下限閾値電圧ＬＭＴ２ｂと上限閾値電圧ＬＭＴ２ａとの間にあり、コンパレータ４５の出力信号（ＤＯＷＮ入力端子の入力信号）がＬレベル、コンパレータ４６の出力信号（ＵＰ入力端子の入力信号）がＬレベルとなる場合、カウンタ４４は、クロックＳＳｄが与えられても、現状のカウント値ＣＮＴを維持する。このようにして得られるカウンタ４４のカウント値ＣＮＴに基づき、上述したセレクタ４３および制御信号発生回路４７の制御が行われる。

図２（ａ）〜（ｃ）は本実施形態の動作例を示すタイムチャートであり、図２（ａ）はカウンタ４４のカウント値ＣＮＴが「３」の場合、図２（ｂ）は「２」の場合、図２（ｃ）は「０」の場合の各部の波形を各々示している。図２（ａ）に示すように、カウンタ４４のカウント値ＣＮＴが「３」である場合、周波数ｆ_３のクロックＣＬＫ_３がセレクタ４３からクロックＳＳとして出力され、このクロックＳＳが立ち上がる度に、ＰチャネルトランジスタＰＰＳおよびＮチャネルトランジスタＮＰＳのスイッチングが行われ、キャパシタ２４の充電が行われる。ここで、負荷９０の負荷電流が小さく、キャパシタ２４に対する充電電流が負荷電流に対して過剰であると、キャパシタ２４の充電電圧ＶＯＵＴが上昇する。一方、負荷９０の負荷電流が大きく、キャパシタ２４に対する充電電流が負荷電流に対して不足すると、キャパシタ２４の充電電圧ＶＯＵＴが低下する。

また、スイッチング電源装置１０では、クロックＳＳから所定時間遅れたクロックＳＳｄ、より具体的には周波数ｆ_３のクロックＳＳの約半周期相当の時間だけクロックＳＳを遅らせたクロックＳＳｄが制御信号発生回路４７からカウンタ４４に出力される。このクロックＳＳｄの立ち上がりエッジのタイミングにおいて、ＶＯＵＴ＞ＬＭＴ２ａであると、コンパレータ４５の出力信号がＨレベル、コンパレータ４６の出力信号がＬレベルとなるため、カウンタ４４は、カウント値ＣＮＴのダウンカウントを行う。なお、ＶＯＵＴ＞ＬＭＴ２ａでない場合には、カウンタ４４では現状のカウント値ＣＮＴが維持される。

また、スイッチング電源装置１０において、カウンタ４４のカウント値ＣＮＴが「０」以外である場合には、制御信号発生回路４７による接続指令信号ＳＬの出力は行われない。

そして、ＶＯＵＴ＞ＬＭＴ２ａとなって、カウンタ４４においてダウンカウントが行われ、ＣＮＴ＝「２」になると、図２（ｂ）に示すように、周波数ｆ_２のクロックＣＬＫ_２がセレクタ４３からクロックＳＳとして出力され、このクロックＳＳが立ち上がる度に、ＰチャネルトランジスタＰＰＳおよびＮチャネルトランジスタＮＰＳのスイッチングが行われ、キャパシタ２４の充電が行われることとなる。この場合も、クロックＳＳから所定時間遅れたクロックＳＳｄが制御信号発生回路４７からカウンタ４４に出力される。このクロックＳＳｄの立ち上がりエッジのタイミングにおいて、ＶＯＵＴ＞ＬＭＴ２ａであると、コンパレータ４５の出力信号がＨレベル、コンパレータ４６の出力信号がＬレベルとなるため、カウンタ４４は、カウント値ＣＮＴのダウンカウントを行う。また、ＶＯＵＴ＜ＬＭＴ２ｂであると、コンパレータ４５の出力信号がＬレベル、コンパレータ４６の出力信号がＨレベルとなるため、カウンタ４４は、カウント値ＣＮＴのアップカウントを行う。また、ＶＯＵＴがＬＭＴ２ａおよびＬＭＴ２ｂの間にある場合、カウンタ４４は現状のカウント値ＣＮＴを維持する。

カウンタ４４においてダウンカウントが行われ、ＣＮＴ＝「１」となると、周波数ｆ_１のクロックＣＬＫ_１がセレクタ４３からクロックＳＳとして出力されるようになる。一方、カウンタ４４においてアップカウントが行われ、ＣＮＴ＝「３」となると、周波数ｆ_３のクロックＣＬＫ_３がセレクタ４３からクロックＳＳとして出力され、図２（ａ）に示す動作が行われる。

なお、図示は省略したが、ＣＮＴ＝「１」の場合の動作も、基本的にＣＮＴ＝「２」の場合の動作と同様である。

そして、ＣＮＴ＝「０」となって、図２（ｃ）に示すように、最低の周波数ｆ_０のクロックＣＬＫ_０がセレクタ４３からクロックＳＳとして出力されるようになると、制御信号発生回路４７は、クロックＳＳｄに加えて、接続指令信号ＳＬを出力する。この接続指令信号ＳＬは、図２（ｃ）に示すように、クロックＳＳｄの立ち上がりの後、アクティブレベル（Ｈレベル）に立ち上がり、所定時間だけアクティブレベルを維持する。スイッチング電源回路１０では、この接続指令信号ＳＬがアクティブレベルを維持する間、スイッチ２６がＯＮとなり、電圧リミタ２７による電圧制限動作が行われる。すなわち、接続指令信号ＳＬがアクティブレベルとなって電圧リミタ２７がスイッチ２６によりキャパシタ２４に接続されたとき、キャパシタ２４の充電電圧ＶＯＵＴが上限電圧ＬＭＴ１より高いと、充電電圧ＶＯＵＴが上限電圧ＬＭＴ１以下になるまで、キャパシタ２４の充電電荷の放電が行われる。

以上が、スイッチング電源回路１０の詳細である。本実施形態では、制御部４０は、キャパシタ２４の充電電圧ＶＯＵＴの上昇に応じてＰチャネルトランジスタＰＰＳ及びＮチャネルトランジスタＮＰＳのスイッチング周波数ｆを周波数ｆ_３→周波数ｆ_２→周波数ｆ_１→周波数ｆ_０と段階的に低下させる。よって、本実施形態によると、負荷９０に流れる電流が減少した場合における充電電圧ＶＯＵＴの上昇を抑え、負荷９０に同じ大きさの電源電圧ＶＯＵＴを安定的に供給することができる。また、この４種類の周波数ｆ_３，周波数ｆ_２，周波数ｆ_１，周波数ｆ_０のうち最低の周波数ｆ_０は可聴周波数帯域よりも高い周波数になっている。よって、本実施形態によると、ＰチャネルトランジスタＰＰＳ及びＮチャネルトランジスタＮＰＳのスイッチングノイズの周波数が可聴周波数帯域に近づいて負荷９０のオーディオ処理に悪影響が及ぶ事態の発生を防止することができる。

また、本実施形態では、制御部４０は、スイッチング周波数ｆが下限周波数ｆ_０になったときに限り、ＰチャネルトランジスタＰＰＳ及びＮチャネルトランジスタＮＰＳのスイッチングタイミングを避けて、接続指令信号ＳＬを発生する。よって、本実施形態では、スイッチング周波数ｆの引き下げによりキャパシタ２４の充電電圧ＶＯＵＴを適正範囲に戻すことができる状態であるにも拘わらずその電圧ＶＯＵＴが電圧リミタ２７により放電されて電力が浪費される、という事態の発生を防止することができる。

＜第２実施形態＞
図３は、本発明の第２実施形態であるスイッチング電源回路１０Ａの回路構成を示す回路図である。このスイッチング電源回路１０Ａでは、上記第１実施形態における電圧リミタ２７が電圧リミタ２７ａに置き換えられており、この電圧リミタ２７ａとキャパシタ２４とがスイッチを間に挟まずに直接接続されている。ここで、電圧リミタ２７ａは、上記第１実施形態と同様なコンパレータ２９およびＮチャネルトランジスタＮＰＬの他、ＡＮＤゲート６０を有している。このＡＮＤゲート６０は、コンパレータ２９の出力端子とＮチャネルトランジスタＮＰＬのゲートとの間に介挿されている。制御信号発生回路４７が出力する接続指令信号ＳＬが非アクティブレベル（Ｌレベル）である場合、ＡＮＤゲート６０は、ＮチャネルトランジスタＮＰＬにＬレベルのゲート電圧を与え、ＮチャネルトランジスタＮＰＬをＯＦＦにする。これに対し、接続指令信号ＳＬがアクティブレベル（Ｈレベル）である場合、ＡＮＤゲート６０は、コンパレータ２９の出力信号を通過させ、ＮチャネルトランジスタＮＰＬのゲートに与える。

従って、接続指令信号ＳＬがアクティブレベル（Ｈレベル）である場合において、キャパシタ２４の充電電圧ＶＯＵＴが上限電圧ＬＭＴ１よりも低く、コンパレータ２９の出力信号がＬレベルになる場合には、ＮチャネルトランジスタＮＰＬがＯＦＦとなり、電圧リミタ２７ａによるキャパシタ２４の充電電圧ＶＯＵＴの放電は行われない。これに対し、接続指令信号ＳＬがアクティブレベル（Ｈレベル）である場合において、キャパシタ２４の充電電圧ＶＯＵＴが上限電圧ＬＭＴ１よりも高く、コンパレータ２９の出力信号がＨレベルになる場合には、ＮチャネルトランジスタＮＰＬがＯＮとなり、キャパシタ２４の充電電圧ＶＯＵＴが上限電圧ＬＭＴ１以下になるまで、電圧リミタ２７ａによるキャパシタ２４の充電電圧ＶＯＵＴの放電が行われる。本実施形態においても、第１実施形態と同様の効果を得ることができる。

以上、この発明の第１および第２実施形態について説明したが、この発明には他にも実施形態があり得る。例えば、以下の通りである。
（１）上記第１及び第２実施形態では、ＰチャネルトランジスタＰＰＳとＮチャネルトランジスタＮＰＳの共通接続点と基準電源線との間にインダクタ２３及びキャパシタ２４が直列に介挿された構成のスイッチング電源回路に本発明を適用した。しかし、本発明の適用対象であるスイッチング電源回路はこのような構成の回路に限定されるものではなく、本発明は、スイッチング手段を介してキャパシタの充電を行う構成の全てのスイッチング電源回路に適用可能である。
（２）上記第１及び第２実施形態では、キャパシタ２４の充電電圧ＶＯＵＴの上昇に応じてＰチャネルトランジスタＰＰＳ及びＮチャネルトランジスタＮＰＳのスイッチング周波数ｆを段階的に低下させた。しかし、スイッチング周波数ｆを無段階的（連続的）に低下させる構成としてもよい。
（３）上記第１及び第２実施形態では、キャパシタ２４の充電電圧ＶＯＵＴの上昇に応じてＰチャネルトランジスタＰＰＳ及びＮチャネルトランジスタＮＰＳのスイッチング周波数ｆを低下させるようにした。しかし、キャパシタ２４から負荷９０に供給される負荷電流の低下に応じてスイッチング周波数ｆを低下させる構成としてもよい。

１０，１０Ａ…スイッチング電源回路、２３…インダクタ、２４…キャパシタ、２５…スイッチング手段駆動回路、２６…スイッチ、２７，２７ａ…電圧リミタ、４０…制御部、４１…クロック発生回路、４２…分周器、４３…セレクタ、４４…カウンタ、２９，４５，４６…コンパレータ、３０…電圧出力端子、９０…負荷、ＰＰＳ…Ｐチャネルトランジスタ、ＮＰＳ，ＮＰＬ…Ｎチャネルトランジスタ。

Claims

充電電圧を負荷に供給するキャパシタと、
スイッチング動作することにより前記キャパシタを充電するスイッチング手段と、
前記キャパシタの充電電圧が所定の上限電圧を越えている場合に前記充電電圧を放電させて前記上限電圧以内に制限する電圧制限動作を行うための電圧リミタと、
可聴周波数帯域よりも高い所定の下限周波数を限度として、前記キャパシタの充電電圧の上昇または前記キャパシタから前記負荷に供給される負荷電流の低下に応じて前記スイッチング手段のスイッチング周波数を低下させる第１の制御、及び前記スイッチング周波数が前記下限周波数になったときに限り、前記スイッチング手段のスイッチングタイミングを避けて、前記電圧リミタに前記電圧制限動作を行わせる第２の制御を行う制御手段と
を具備することを特徴とするスイッチング電源回路。
接続指令信号に応じて前記電圧リミタを前記キャパシタに接続する接続手段を具備し、
前記制御手段は、前記第２の制御において、前記スイッチング周波数が前記下限周波数になったときに限り、前記スイッチング手段のスイッチングタイミングを避けて、前記接続指令信号を出力することを特徴とする請求項１に記載のスイッチング電源回路。
前記電圧リミタは、前記キャパシタの充電電圧が前記所定の上限電圧を越えている場合に出力信号をアクティブレベルとするコンパレータと、前記接続指令信号が出力される期間のみ前記コンパレータの出力信号を通過させるゲートと、前記ゲートを介して供給される前記コンパレータの出力信号がアクティブレベルである期間、前記キャパシタの充電電圧を放電させるスイッチング素子とを有し、
前記制御手段は、前記第２の制御において、前記スイッチング周波数が前記下限周波数になったときに限り、前記スイッチング手段のスイッチングタイミングを避けて、前記接続指令信号を出力することを特徴とする請求項１に記載のスイッチング電源回路。