JP5708031B2 - Vertical field effect transistor, manufacturing method thereof, and electronic apparatus - Google Patents

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Description

本発明は、縦型電界効果トランジスタとその製造方法及び電子機器に関する。   The present invention relates to a vertical field effect transistor, a manufacturing method thereof, and an electronic apparatus.

縦型電界効果トランジスタは、基板の高さ方向にドレイン電極とゲート電極とが隔てられており、それらの電極間に半導体層が介在した構造を有しているため、ドレイン電極とゲート電極との間の耐圧が高いという特徴がある。このような特徴を活かし、縦型電界効果トランジスタは、電源用等の高耐圧トランジスタとして広く使用されている。   A vertical field effect transistor has a structure in which a drain electrode and a gate electrode are separated from each other in the height direction of the substrate, and a semiconductor layer is interposed between the electrodes. It is characterized by a high withstand voltage. Taking advantage of such characteristics, vertical field effect transistors are widely used as high voltage transistors for power supplies and the like.

そのような縦型電界効果トランジスタでは、上記の半導体層がチャネルを兼ねているが、ドレイン電極とゲート電極とを離して高耐圧を実現するには、その半導体層を厚く形成するのが望まれる。   In such a vertical field effect transistor, the semiconductor layer also serves as a channel. However, in order to achieve a high breakdown voltage by separating the drain electrode and the gate electrode, it is desirable to form the semiconductor layer thickly. .

但し、その半導体層はエピタキシャル成長法により形成されるので、成長に長時間を要し、プロセスコストが増大するという問題がある。   However, since the semiconductor layer is formed by the epitaxial growth method, there is a problem that it takes a long time to grow and the process cost increases.

更に、半導体層とその下の基板との間で格子定数の不整合や熱膨張率の相違があると、半導体層に格子欠陥が入る危険性が高くなる。そのような危険をなくすため、上記の縦型電界効果トランジスタでは、半導体層と格子定数や熱膨張率が近い結晶性基板を使用せざるを得ず、使用可能な基板の材料が制限されるという問題もある。   Furthermore, if there is a mismatch in lattice constant or a difference in thermal expansion coefficient between the semiconductor layer and the underlying substrate, the risk of lattice defects entering the semiconductor layer increases. In order to eliminate such a risk, in the above-mentioned vertical field effect transistor, it is necessary to use a crystalline substrate having a lattice constant and a thermal expansion coefficient close to those of the semiconductor layer, and the usable substrate material is limited. There is also a problem.

また、上記の縦型電界効果トランジスタでは、半導体層の下面と上面にそれぞれドレイン電極とソース電極が位置し、半導体層内を縦方向にソース−ドレイン電流が流れることになる。そのため、ドレイン電極とゲート電極との間の耐圧を高めるべく半導体層を厚く形成すると、その半導体層の厚みによってソース電極とドレイン電極との間のオン抵抗が上昇するという問題が生じる。   In the above vertical field effect transistor, the drain electrode and the source electrode are positioned on the lower surface and the upper surface of the semiconductor layer, respectively, and the source-drain current flows in the vertical direction in the semiconductor layer. Therefore, when the semiconductor layer is formed thick in order to increase the breakdown voltage between the drain electrode and the gate electrode, there arises a problem that the on-resistance between the source electrode and the drain electrode is increased depending on the thickness of the semiconductor layer.

特開平０７−１２２７４９号公報JP 07-122749 A

縦型電界効果トランジスタとその製造方法及び電子機器において、チャネルの下地の材料の選択の幅を広げると共に、縦型電界効果トランジスタのオン抵抗が上昇するのを抑制することを目的とする。   In a vertical field effect transistor, a method of manufacturing the same, and an electronic apparatus, an object is to widen the selection of a channel base material and to suppress an increase in on-resistance of the vertical field effect transistor.

以下の開示の一観点によれば、金属よりなる基材と、前記基材の上に形成されたソース電極と、前記基材の上に形成され、前記ソース電極に重なる開口を備えた第１の絶縁膜と、前記開口の横の前記第１の絶縁膜の上に形成されたゲート電極と、前記開口の側面に形成されたゲート絶縁膜と、前記第１の絶縁膜の上に形成され、前記開口に繋がる凹部を備えた第２の絶縁膜と、前記開口と前記凹部のそれぞれの内側と前記第２の絶縁膜の上に形成され、酸化物半導体を材料とするチャネルと、前記凹部の横の前記チャネルの上に形成されたドレイン電極とを有する縦型電界効果トランジスタが提供される。 According to one aspect of the following disclosure, a first base including a base made of metal , a source electrode formed on the base, and an opening formed on the base and overlapping the source electrode. An insulating film, a gate electrode formed on the first insulating film beside the opening, a gate insulating film formed on a side surface of the opening, and the first insulating film. A second insulating film provided with a recess connected to the opening; a channel formed on the inner side of the opening and the recess and on the second insulating film and made of an oxide semiconductor; and the recess There is provided a vertical field effect transistor having a drain electrode formed on the side channel.

また、その開示の他の観点によれば、金属よりなる基材と、前記基材の上に形成されたソース電極と、前記基材の上に形成され、前記ソース電極に重なる開口を備えた第１の絶縁膜と、前記開口の横の前記第１の絶縁膜の上に形成されたゲート電極と、前記開口の側面に形成されたゲート絶縁膜と、前記第１の絶縁膜の上に形成され、前記開口に繋がる凹部を備えた第２の絶縁膜と、前記開口と前記凹部のそれぞれの内側と、前記第２の絶縁膜の上に形成され、酸化物半導体を材料とするチャネルと、前記凹部の横の前記チャネルの上に形成されたドレイン電極とを備えた縦型電界効果トランジスタを有する電子機器が提供される。 According to another aspect of the disclosure, a base material made of metal , a source electrode formed on the base material, and an opening formed on the base material and overlapping the source electrode are provided. A first insulating film; a gate electrode formed on the first insulating film beside the opening; a gate insulating film formed on a side surface of the opening; and the first insulating film. A second insulating film formed with a recess connected to the opening, a channel formed of an oxide semiconductor and formed on the inner side of each of the opening and the recess, and on the second insulating film. There is provided an electronic apparatus having a vertical field effect transistor including a drain electrode formed on the channel beside the recess.

更に、その開示の別の観点によれば、基材の上にソース電極を形成する工程と、前記基材と前記ソース電極のそれぞれの上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上であって、平面視で前記ソース電極と重なる部分に、ゲート電極を形成する工程と、前記第１の絶縁膜と前記ゲート電極のそれぞれの上に第２の絶縁膜を形成する工程と、前記ゲート電極の上方の前記第２の絶縁膜に凹部を形成する工程と、前記第２の絶縁膜、前記ゲート電極、及び前記第１の絶縁膜に開口を形成することにより、該開口内に前記ソース電極を露出させる工程と、前記開口内に露出した前記ゲート電極の側面にゲート絶縁膜を形成する工程と、前記開口と前記凹部のそれぞれの内側と前記第２の絶縁膜の上に、酸化物半導体を材料とするチャネルを形成する工程と、前記凹部の横の前記チャネルの上にドレイン電極を形成する工程とを有する縦型電界効果トランジスタの製造方法が提供される。   Further, according to another aspect of the disclosure, a step of forming a source electrode on a base material, a step of forming a first insulating film on each of the base material and the source electrode, Forming a gate electrode on a portion of the first insulating film that overlaps the source electrode in plan view; and forming a second insulating film on each of the first insulating film and the gate electrode. Forming a recess in the second insulating film above the gate electrode, forming an opening in the second insulating film, the gate electrode, and the first insulating film. Exposing the source electrode in the opening; forming a gate insulating film on a side surface of the gate electrode exposed in the opening; and an inner side of the opening and the recess and the second insulation. A channel made of an oxide semiconductor is formed on the film. Forming a vertical field effect method of manufacturing a transistor having a step of forming a drain electrode on the channel next to said recess is provided.

以下の開示によれば、アモルファス状態でも高い移動度を維持できる酸化物半導体をチャネルの材料に使用するので、チャネルと基材との格子整合を図る必要がなくなり、基材として使用できる材料の選択の幅が広がる。   According to the following disclosure, since an oxide semiconductor that can maintain high mobility even in an amorphous state is used as a channel material, it is not necessary to achieve lattice matching between the channel and the base material, and selection of a material that can be used as the base material The width of.

また、凹部の内側にチャネルを形成するので、チャネルの断面積が基材から離れるにつれて大きくなる。そのため、縦型電界効果トランジスタの高耐圧化に伴ってソース電極とドレイン電極とが大きく離れ、これによりソース電極からドレイン電極に延在するチャネルの延在距離が長くなっても、チャネルの抵抗が増大するのを抑制でき、オン抵抗の上昇を抑制できる。   Moreover, since the channel is formed inside the recess, the cross-sectional area of the channel increases as the distance from the base material increases. For this reason, the source resistance and the drain electrode are greatly separated as the vertical field effect transistor has a higher breakdown voltage, so that the channel resistance is increased even if the extension distance of the channel extending from the source electrode to the drain electrode is increased. The increase can be suppressed, and the increase in on-resistance can be suppressed.

図１（ａ）、（ｂ）は、第１実施形態に係る縦型電界効果トランジスタの製造途中の断面図（その１）である。FIGS. 1A and 1B are cross-sectional views (part 1) in the middle of manufacturing the vertical field effect transistor according to the first embodiment. 図２（ａ）、（ｂ）は、第１実施形態に係る縦型電界効果トランジスタの製造途中の断面図（その２）である。2A and 2B are cross-sectional views (part 2) in the middle of manufacturing the vertical field effect transistor according to the first embodiment. 図３（ａ）、（ｂ）は、第１実施形態に係る縦型電界効果トランジスタの製造途中の断面図（その３）である。FIGS. 3A and 3B are cross-sectional views (part 3) in the middle of manufacturing the vertical field effect transistor according to the first embodiment. 図４（ａ）、（ｂ）は、第１実施形態に係る縦型電界効果トランジスタの製造途中の断面図（その４）である。4A and 4B are cross-sectional views (part 4) in the middle of manufacturing the vertical field effect transistor according to the first embodiment. 図５（ａ）、（ｂ）は、第１実施形態に係る縦型電界効果トランジスタの製造途中の断面図（その５）である。5A and 5B are cross-sectional views (part 5) in the middle of manufacturing the vertical field effect transistor according to the first embodiment. 図６は、第１実施形態に係る縦型電界効果トランジスタの製造途中の平面図（その１）である。FIG. 6 is a plan view (part 1) in the middle of manufacturing the vertical field effect transistor according to the first embodiment. 図７は、第１実施形態に係る縦型電界効果トランジスタの製造途中の平面図（その２）である。FIG. 7 is a plan view (part 2) in the middle of manufacturing the vertical field effect transistor according to the first embodiment. 図８は、第１実施形態に係る縦型電界効果トランジスタの製造途中の平面図（その３）である。FIG. 8 is a plan view (part 3) of the vertical field effect transistor according to the first embodiment in the middle of manufacture. 図９は、第１実施形態に係る縦型電界効果トランジスタの製造途中の平面図（その４）である。FIG. 9 is a plan view (part 4) in the middle of manufacturing the vertical field effect transistor according to the first embodiment. 図１０は、第１実施形態に係る縦型電界効果トランジスタの製造途中の平面図（その５）である。FIG. 10 is a plan view (part 5) in the middle of manufacturing the vertical field effect transistor according to the first embodiment. 図１１（ａ）は、切断面と基材の主面との間隔がD1の場合のチャネル断面積を模式的に示す平面図であり、図１１（ｂ）は、切断面と基材の主面との間隔がD2の場合のチャネル断面積を模式的に示す平面図である。FIG. 11A is a plan view schematically showing a channel cross-sectional area when the distance between the cut surface and the main surface of the substrate is D 1 , and FIG. 11B is a plan view of the cut surface and the substrate. FIG. 6 is a plan view schematically showing a channel cross-sectional area when the distance from the main surface is D 2 . 図１２は、比較例に係る縦型電界効果トランジスタの断面図である。FIG. 12 is a cross-sectional view of a vertical field effect transistor according to a comparative example. 図１３は、本実施形態に係る縦型電界トランジスタと比較例に係る縦型電界効果トランジスタの各々の特性を定性的に示すグラフである。FIG. 13 is a graph qualitatively showing the characteristics of the vertical field effect transistor according to this embodiment and the vertical field effect transistor according to the comparative example. 図１４は、第２実施形態に係る縦型電界効果トランジスタの断面図である。FIG. 14 is a cross-sectional view of a vertical field effect transistor according to the second embodiment.

（第１実施形態）
第１実施形態に係る縦型電界効果トランジスタについて、その製造工程を追いながら説明する。 (First embodiment)
The vertical field effect transistor according to the first embodiment will be described following the manufacturing process.

図１〜図５は、本実施形態に係る縦型電界効果トランジスタの製造途中の断面図であり、図６〜図１０はその平面図である。   1 to 5 are cross-sectional views of the vertical field effect transistor according to the present embodiment during manufacture, and FIGS. 6 to 10 are plan views thereof.

最初に、図１（ａ）に示すように、銅を材料とする基材１の上に、蒸着法又はスパッタ法によりチタン膜と金膜とをこの順に形成した後、これらの膜をリフトオフ法によりパターニングしてソース電極２とする。   First, as shown in FIG. 1A, after a titanium film and a gold film are formed in this order on a base material 1 made of copper by vapor deposition or sputtering, these films are lifted off. To form the source electrode 2.

なお、ソース電極２として形成されるチタン膜と金膜の厚さは特に限定されない。チタン膜は、金膜と基材１との密着性を高める密着膜としての機能を有し、約１０nm程度の厚さに形成される。また、金膜は、ソース電極２の大部分を占めるものであって、約３００nm程度の厚さに形成される。   The thickness of the titanium film and the gold film formed as the source electrode 2 is not particularly limited. The titanium film functions as an adhesion film that enhances the adhesion between the gold film and the substrate 1 and is formed to a thickness of about 10 nm. The gold film occupies most of the source electrode 2 and is formed to a thickness of about 300 nm.

図６は、本工程を終了後の平面図であり、先の図１（ａ）は図６のI−I線に沿う断面図に相当する。   FIG. 6 is a plan view after the process is completed, and FIG. 1A corresponds to a cross-sectional view taken along the line II of FIG.

図６に示すように、ソース電極２は平面視で概略円形状に形成される。   As shown in FIG. 6, the source electrode 2 is formed in a substantially circular shape in plan view.

次に、図１（ｂ）に示すように、基材１とソース電極２のそれぞれの上にポリイミドの塗膜を形成し、それを熱硬化させることにより厚さが０．１μm〜１００μmの第１の絶縁膜３を形成する。   Next, as shown in FIG.1 (b), the polyimide coating film is formed on each of the base material 1 and the source electrode 2, and the thickness is 0.1 μm to 100 μm by thermosetting it. 1 insulating film 3 is formed.

続いて、図２（ａ）に示すように、第１の絶縁膜３の平坦面上にチタン膜と金膜とをこの順に形成した後、リフトオフ法によりこれらの膜をパターニングしてゲート電極６を形成する。   Subsequently, as shown in FIG. 2A, after forming a titanium film and a gold film in this order on the flat surface of the first insulating film 3, these films are patterned by a lift-off method to form the gate electrode 6 Form.

上記したチタン膜は例えば約１０nm程度の厚さに形成され、その上の金膜は例えば３００nm程度の厚さに形成される。   The above titanium film is formed to a thickness of about 10 nm, for example, and the gold film thereon is formed to a thickness of about 300 nm, for example.

図７は、本工程を終了後の平面図であり、先の図２（ａ）は図７のII−II線に沿う断面図に相当する。   FIG. 7 is a plan view after finishing this process, and FIG. 2A corresponds to a cross-sectional view taken along the line II-II in FIG.

図７に示すように、ゲート電極６は、平面視でソース電極２に重なるように形成される。   As shown in FIG. 7, the gate electrode 6 is formed so as to overlap the source electrode 2 in plan view.

次いで、図２（ｂ）に示すように、第１の絶縁膜３とゲート電極６のそれぞれの上にポリイミドの塗膜を形成し、それを熱硬化させることにより、第２の絶縁膜８を形成する。   Next, as shown in FIG. 2B, a polyimide coating film is formed on each of the first insulating film 3 and the gate electrode 6, and the second insulating film 8 is formed by thermosetting it. Form.

第２の絶縁膜８の膜厚は、後述のようにゲート−ドレイン間の耐圧を高めるために第１の絶縁膜３よりも厚くするのが好ましく、本実施形態では１μm〜１００μm程度とする。   The film thickness of the second insulating film 8 is preferably thicker than the first insulating film 3 in order to increase the gate-drain breakdown voltage, as will be described later, and is about 1 μm to 100 μm in this embodiment.

続いて、図３（ａ）に示すように、第２の絶縁膜８の上にフォトレジストを塗布し、それを露光、現像することで、ゲート電極６の上方に窓１１ａを備えたレジストパターン１１を形成する。   Subsequently, as shown in FIG. 3A, a photoresist is coated on the second insulating film 8, and is exposed and developed, whereby a resist pattern having a window 11a above the gate electrode 6 is obtained. 11 is formed.

その後に、図３（ｂ）に示すように、窓１１ａを通じて第２の絶縁膜８をウエットエッチングすることにより、ゲート電極６の上方の第２の絶縁膜８に凹部８ａを形成する。   Thereafter, as shown in FIG. 3B, the second insulating film 8 is wet-etched through the window 11a, thereby forming a recess 8a in the second insulating film 8 above the gate electrode 6.

ウエットエッチングは、等方性のエッチングであるため、基材１の主面１ａに平行な方向にも進行する。そのため、このウエットエッチングで形成された凹部８ａは、基材１に向かって直径Lが小さくなるテーパー状の断面形状を有することになる。   Since wet etching is isotropic etching, it proceeds in a direction parallel to the main surface 1a of the substrate 1. Therefore, the concave portion 8 a formed by this wet etching has a tapered cross-sectional shape in which the diameter L decreases toward the base material 1.

その直径Lは特に限定されない。本実施形態では、凹部８ａにおける直径Lの最大値を数μm程度とする。   The diameter L is not particularly limited. In the present embodiment, the maximum value of the diameter L in the concave portion 8a is set to about several μm.

更に、このウエットエッチングで使用するエッチング液も特に限定されない。本実施形態のように第２の絶縁膜８としてポリイミド膜を形成する場合には、ヒドラジン又は東レ株式会社製のTPE3000をエッチング液として使用し得る。   Furthermore, the etching solution used in the wet etching is not particularly limited. When a polyimide film is formed as the second insulating film 8 as in the present embodiment, hydrazine or TPE3000 manufactured by Toray Industries, Inc. can be used as an etching solution.

次いで、図４（ａ）に示すように、上記のレジストパターン１１を引き続きマスクとして使用しながら、窓１１ａを通じて第１の絶縁膜３、第２の絶縁膜８、及びゲート電極６をドライエッチングすることにより、凹部８ａに繋がる開口１２を形成する。   Next, as shown in FIG. 4A, the first insulating film 3, the second insulating film 8, and the gate electrode 6 are dry-etched through the window 11a while using the resist pattern 11 as a mask. Thereby, the opening 12 connected to the recessed part 8a is formed.

本工程のエッチングは膜毎に異なる条件で行われる。例えば、ゲート電極６のエッチングは、Arガスを用いるイオンミリングにより行われる。そして、第１の絶縁膜３と第２の絶縁膜８として形成されたポリイミド膜のエッチングには、フロン系のガスと酸素ガスとの混合ガスをエッチングガスとするドライエッチングが採用される。   Etching in this step is performed under different conditions for each film. For example, the etching of the gate electrode 6 is performed by ion milling using Ar gas. For the etching of the polyimide film formed as the first insulating film 3 and the second insulating film 8, dry etching using a mixed gas of chlorofluorocarbon gas and oxygen gas as an etching gas is employed.

また、上記のように各絶縁膜３、８とゲート電極６とを一括してドライエッチングすると、ゲート電極６の側面６ｘと開口１２の側面が連続した同一面内に位置するようになる。   Further, when the insulating films 3 and 8 and the gate electrode 6 are collectively dry-etched as described above, the side surface 6x of the gate electrode 6 and the side surface of the opening 12 are positioned in the same continuous surface.

この後に、レジストパターン１１は除去される。   Thereafter, the resist pattern 11 is removed.

図８は、本工程を終了後の平面図であり、先の図４（ａ）は図８のIII−III線に沿う断面図に相当する。   FIG. 8 is a plan view after the process is completed, and FIG. 4A corresponds to a cross-sectional view taken along line III-III in FIG.

図８に示すように、開口１２はソース電極２に重なるように形成され、開口１２内にソース電極２が露出する。   As shown in FIG. 8, the opening 12 is formed so as to overlap the source electrode 2, and the source electrode 2 is exposed in the opening 12.

また、上記の開口１２を形成した後では、上記のレジストパターン１１とは別のレジストパターンを用いるフォトリソグラフィにより第２の絶縁膜８がパターニングされ、ゲート電極６を電気的に引き出すためのコンタクトホール１８が形成される。   After the opening 12 is formed, the second insulating film 8 is patterned by photolithography using a resist pattern different from the resist pattern 11, and a contact hole for electrically drawing out the gate electrode 6 is formed. 18 is formed.

次に、図４（ｂ）に示すように、基材１の上側全面にゲート絶縁膜１６として酸化ハフニム(HFO2)膜をALD(Atomic Layer Deposition)法により約５０nm程度の厚さに形成する。 Next, as shown in FIG. 4B, a hafnium oxide (HFO 2 ) film is formed as a gate insulating film 16 on the entire upper surface of the substrate 1 to a thickness of about 50 nm by an ALD (Atomic Layer Deposition) method. .

ALD法で形成されたゲート絶縁膜１６は、スパッタ法等の他の成膜方法で成膜された場合と比較して段差被覆性が良好なため、開口１２の側面においてゲート絶縁膜１６の厚さは均一となる。   Since the gate insulating film 16 formed by the ALD method has better step coverage than the case where it is formed by another film forming method such as a sputtering method, the thickness of the gate insulating film 16 on the side surface of the opening 12 is increased. The thickness is uniform.

その後に、ドライエッチングによりゲート絶縁膜１６を異方的にエッチングすることで、ソース電極２と第２の絶縁膜８の各々の上面からゲート絶縁膜１６を除去すると共に、凹部８ａの内面と開口１２の側面にゲート絶縁膜１６を残す。   Thereafter, the gate insulating film 16 is anisotropically etched by dry etching to remove the gate insulating film 16 from the upper surfaces of the source electrode 2 and the second insulating film 8 and to open the inner surface and the opening of the recess 8a. The gate insulating film 16 is left on the 12 side surfaces.

なお、そのドライエッチングで使用し得るエッチングガスとしては、例えば、BCl3ガスと酸素ガスとの混合ガスがある。 As an etching gas that can be used in the dry etching, for example, there is a mixed gas of BCl 3 gas and oxygen gas.

次に、図５（ａ）に示すように、基材１の上側全面にチャネル１７を１０nm〜１００nm程度の厚さに形成する。   Next, as shown in FIG. 5A, the channel 17 is formed on the entire upper surface of the substrate 1 to a thickness of about 10 nm to 100 nm.

そして、リフトオフ法によりそのチャネル１７をパターニングすることで、凹部８ａの周囲の第２の絶縁膜８の上面と、凹部８ａと開口１２の各々の内側にチャネル１７を残す。   Then, by patterning the channel 17 by the lift-off method, the channel 17 is left on the upper surface of the second insulating film 8 around the recess 8 a and inside the recess 8 a and the opening 12.

チャネル１７の材料の材料として使用する半導体材料は特に限定されない。但し、シリコンは、単結晶状態の場合と比較してアモルファス状態や多結晶状態における移動度が大きく低下するので、高い移動度を維持するために単結晶状態に成膜しなければならず、結晶状態が限定されてしまうという点で不利である。   The semiconductor material used as the material of the channel 17 is not particularly limited. However, silicon has a lower mobility in an amorphous state or a polycrystalline state than in the case of a single crystal state. Therefore, in order to maintain high mobility, silicon must be deposited in a single crystal state. It is disadvantageous in that the state is limited.

そこで、本実施形態では、アモルファス状態や多結晶状態でも単結晶状態と同程度の移動度を維持できる酸化物半導体をチャネル１７の材料として使用し、アモルファス状態にチャネル１７を成膜する。   Therefore, in this embodiment, an oxide semiconductor that can maintain the same degree of mobility as the single crystal state even in an amorphous state or a polycrystalline state is used as a material for the channel 17, and the channel 17 is formed in an amorphous state.

このようにアモルファス状態で成膜したチャネル１７は、下地との格子整合を図る必要がないため、成膜の対象となる下地が限定されないという利点がある。更に、アモルファス状態であればチャネル１７の格子欠陥を懸念する必要もないので、格子欠陥の原因である下地とチャネル１７との熱膨張率差を許容できる。   In this way, the channel 17 formed in an amorphous state does not need to be lattice-matched with the base, and thus has an advantage that the base to be formed is not limited. Furthermore, since there is no need to worry about lattice defects in the channel 17 in the amorphous state, a difference in thermal expansion coefficient between the base and the channel 17 that causes the lattice defect can be allowed.

これらにより、本実施形態では、ソース電極２、第２の絶縁膜８、及びゲート絶縁膜１６の材料を選ばずに、これらの上に高い移動度を有するチャネル１７を形成することができる。   Accordingly, in this embodiment, the channel 17 having high mobility can be formed on the source electrode 2, the second insulating film 8, and the gate insulating film 16 without selecting materials.

上記した酸化物半導体は特に限定されない。本実施形態では、酸化亜鉛（ZnO）膜をチャネル１７として形成する。酸化亜鉛膜は、成膜ガスとしてジエチルジンク（DEZn）と水とを気化してなるガスを使用するALD法により形成し得る。このようにして形成した酸化亜鉛膜は、１０cm2/Vs〜１００cm2/Vs程度の高い移動度を有する。 The above oxide semiconductor is not particularly limited. In this embodiment, a zinc oxide (ZnO) film is formed as the channel 17. The zinc oxide film can be formed by an ALD method using a gas obtained by vaporizing diethyl zinc (DEZn) and water as a film forming gas. Thus formed zinc oxide film has a 10cm 2 / Vs~100cm 2 / Vs about high mobility.

また、酸化亜鉛に代えて、酸化インジウムガリウム亜鉛（IGZO）、アルミニウムドープ酸化亜鉛（AZO）、及び酸化インジウム亜鉛（IZO）のいずれかも酸化物半導体として使用し得る。   Instead of zinc oxide, any of indium gallium zinc oxide (IGZO), aluminum-doped zinc oxide (AZO), and indium zinc oxide (IZO) can be used as the oxide semiconductor.

図９は、本工程を終了後の平面図であり、先の図５（ａ）は図９のIV−IV線に沿う断面図に相当する。   FIG. 9 is a plan view after the process is completed, and FIG. 5A corresponds to a cross-sectional view taken along line IV-IV in FIG.

図９に示すように、チャネル１７は、平面視で概略円形状に形成される。   As shown in FIG. 9, the channel 17 is formed in a substantially circular shape in plan view.

続いて、図５（ｂ）に示すように、凹部８ａの横のチャネル１７の上にドレイン電極１９を形成する。ドレイン電極１９の形成方法は特に限定されないが、本実施形態では第２の絶縁膜８とチャネル１７の上にチタン膜と金膜とをこの順に形成した後、リフトオフ法によりこれらの膜をパターニングしてドレイン電極１９を形成する。   Subsequently, as shown in FIG. 5B, a drain electrode 19 is formed on the channel 17 beside the recess 8a. The formation method of the drain electrode 19 is not particularly limited. In this embodiment, after forming a titanium film and a gold film in this order on the second insulating film 8 and the channel 17, these films are patterned by a lift-off method. Thus, the drain electrode 19 is formed.

ドレイン電極１９の厚さも特に限定されず、チタン膜は例えば約１０nm程度の厚さに形成され、その上の金膜は例えば３００nm程度の厚さに形成される。   The thickness of the drain electrode 19 is not particularly limited, and the titanium film is formed to a thickness of about 10 nm, for example, and the gold film thereon is formed to a thickness of about 300 nm, for example.

以上により、本実施形態に係る縦型電界効果トランジスタ２０の基本構造が完成する。   Thus, the basic structure of the vertical field effect transistor 20 according to the present embodiment is completed.

図１０は、その縦型電界効果トランジスタ２０の平面図であり、先の図５（ｂ）は図１０のV−V線に沿う断面図に相当する。   FIG. 10 is a plan view of the vertical field effect transistor 20, and FIG. 5B corresponds to a cross-sectional view taken along the line V-V in FIG.

図１０に示すように、平面視におけるドレイン電極１９の形状は、凹部８ａを内側に含むリング状である。   As shown in FIG. 10, the shape of the drain electrode 19 in plan view is a ring shape including the recess 8a inside.

図５（ｂ）に示した縦型電界効果トランジスタ２０では、ソース電極２からチャネル１７を通じてドレイン電極１９にキャリアが流れる。そして、ゲート電極６に印加するゲート電圧を制御することで、ゲート電極６の横のチャネル領域R（点線円内参照）におけるキャリアの流れを制御することができ、これにより縦型電界効果トランジスタ２０のオン・オフを制御することができる。   In the vertical field effect transistor 20 shown in FIG. 5B, carriers flow from the source electrode 2 to the drain electrode 19 through the channel 17. Then, by controlling the gate voltage applied to the gate electrode 6, the carrier flow in the channel region R (refer to the dotted circle) next to the gate electrode 6 can be controlled, whereby the vertical field effect transistor 20 can be controlled. Can be controlled on and off.

そして、チャネル領域Rの厚みがゲート長となるため、ゲート長がゲート電極６の厚さと実質的に等しくなる。よって、ゲート長の短縮化のためにフォトリソグラフィでゲート電極を微細加工する必要がなく、ゲート電極６を薄厚化するだけで簡単にサブミクロンオーダーのゲート長を実現でき、縦型電界効果トランジスタ２０の高速化を図ることができる。   Since the thickness of the channel region R becomes the gate length, the gate length becomes substantially equal to the thickness of the gate electrode 6. Therefore, it is not necessary to finely process the gate electrode by photolithography in order to shorten the gate length, and a gate length on the order of submicrons can be realized simply by reducing the thickness of the gate electrode 6. Can be speeded up.

更に、チャネル１７の材料として使用する酸化物半導体がアモルファス状態でも高い移動度を維持できるので、単結晶状態のチャネル１７を形成する必要がない。これにより、プロセスコストの増大を伴うエピタキシャル成長法でチャネル１７を形成する必要が無くなると共に、チャネル１７の下地として使用し得るソース電極２等の材料の選択の幅が広がる。   Further, since the oxide semiconductor used as the material of the channel 17 can maintain high mobility even in an amorphous state, it is not necessary to form the channel 17 in a single crystal state. This eliminates the need to form the channel 17 by an epitaxial growth method accompanied by an increase in process cost, and widens the selection of materials such as the source electrode 2 that can be used as the base of the channel 17.

また、基材１の材料として、銅等のように熱伝導性の高い導電性材料を使用すると、縦型電界効果トランジスタ２０で発生した熱が基材１から外部に速やかに放熱され、縦型電界効果トランジスタ２０の放熱効果を高めることができる。   Further, when a conductive material having high thermal conductivity such as copper is used as the material of the base material 1, the heat generated in the vertical field effect transistor 20 is quickly dissipated from the base material 1 to the outside. The heat dissipation effect of the field effect transistor 20 can be enhanced.

導電性材料を使用した基材１としては、例えば、電子機器の金属性の筐体がある。本実施形態に従えば、その金属製の筐体に縦型電界効果トランジスタ２０を直接形成することができ、筐体に縦型電界効果トランジスタ２０を取り付ける組み立てコストを大幅に削減できる。   As the base material 1 using a conductive material, for example, there is a metallic casing of an electronic device. According to this embodiment, the vertical field effect transistor 20 can be directly formed in the metal housing, and the assembly cost for attaching the vertical field effect transistor 20 to the housing can be greatly reduced.

なお、金属製の筐体を備えた電子機器の例としては、AC−ACコンバータ、DC−DCコンバータ、及びAC−DCコンバータ等がある。   Note that examples of electronic devices including a metal casing include an AC-AC converter, a DC-DC converter, and an AC-DC converter.

また、可撓性フィルムを基材１として使用してもよく、可撓性フィルムを利用した新規な構造の縦型電界効果トランジスタ２０を作製することもできる。基材１として使用し得る可撓性フィルムとしては、例えば、TAB(Tape Automated Bonding)テープに使用されるポリイミドフィルムがある。   In addition, a flexible film may be used as the substrate 1, and the vertical field effect transistor 20 having a novel structure using the flexible film can be produced. Examples of the flexible film that can be used as the substrate 1 include a polyimide film used for a TAB (Tape Automated Bonding) tape.

しかも、第２の絶縁膜８の厚みを利用してゲート電極６とドレイン電極１９とを隔てることで、これらゲート電極６とドレイン電極１９との間の耐圧を高めることができる。   In addition, by using the thickness of the second insulating film 8 to separate the gate electrode 6 and the drain electrode 19, the breakdown voltage between the gate electrode 6 and the drain electrode 19 can be increased.

特に、第１の絶縁膜３よりも厚く第２の絶縁膜８を形成することで、ゲート電極６とドレイン電極１９とが大きく隔てられ、これらの電極６、１９間の耐圧が高められる。   In particular, by forming the second insulating film 8 thicker than the first insulating film 3, the gate electrode 6 and the drain electrode 19 are largely separated, and the withstand voltage between these electrodes 6 and 19 is increased.

ところで、このように耐圧を高めるべくゲート電極６とドレイン電極１９とを隔てると、ソース電極２からドレイン電極１９に延在するチャネル１７の延在距離も延びることになる。このようにチャネル１７が延びても、本実施形態では以下のようにして縦型電界効果トランジスタ２０のオン抵抗が増大するのを抑制できる。   By the way, when the gate electrode 6 and the drain electrode 19 are separated from each other in order to increase the breakdown voltage, the extension distance of the channel 17 extending from the source electrode 2 to the drain electrode 19 is also extended. Even if the channel 17 extends in this way, in this embodiment, it is possible to suppress an increase in the on-resistance of the vertical field effect transistor 20 as follows.

オン抵抗は、縦型電界効果トランジスタ２０がオン状態におけるソース電極２とドレイン電極１９との間の抵抗であって、これらの電極２、１９の間に延在する部分のチャネル１７の抵抗に依存する。   The on-resistance is the resistance between the source electrode 2 and the drain electrode 19 when the vertical field effect transistor 20 is in the on-state, and depends on the resistance of the channel 17 extending between these electrodes 2 and 19. To do.

そのチャネル１７の抵抗は、基材１の主面１ａに平行な切断面Pでチャネル１７を切断したとき、その切断面Pに現れるチャネル１７の断面積が大きいほど小さくなる。以下では、そのようなチャネル１７の断面積をチャネル断面積と呼ぶ。   The resistance of the channel 17 decreases as the cross-sectional area of the channel 17 appearing on the cut surface P increases when the channel 17 is cut along the cut surface P parallel to the main surface 1a of the substrate 1. Hereinafter, such a cross-sectional area of the channel 17 is referred to as a channel cross-sectional area.

チャネル断面積は、切断面Pと主面１ａとの間隔Dに応じて異なる大きさとなる。その間隔がD1の場合とそれよりも広いD2の場合の各々について以下に説明する。 The channel cross-sectional area has different sizes depending on the distance D between the cut surface P and the main surface 1a. Each of the case where the interval is D 1 and the case where D 2 is wider than that will be described below.

図１１（ａ）は、切断面Pと主面１ａとの間隔がD1の場合のチャネル断面積S1を模式的に示す平面図である。 FIG. 11A is a plan view schematically showing the channel cross-sectional area S 1 when the distance between the cut surface P and the main surface 1 a is D 1 .

そして、図１１（ｂ）は、切断面Pと主面１ａとの間隔がD2の場合のチャネル断面積S2を模式的に示す平面図である。 FIG. 11B is a plan view schematically showing the channel cross-sectional area S 2 when the distance between the cut surface P and the main surface 1 a is D 2 .

図１１（ｂ）に示されるように、そのチャネル断面積S2は、図１１（ａ）のチャネル断面積S1よりも大きくなる。 As shown in FIG. 11B, the channel cross-sectional area S 2 is larger than the channel cross-sectional area S 1 of FIG.

このように、凹部８ａをテーパー状に形成すると、切断面Pが基材１から離れるにつれてチャネル断面積を大きくすることができる。   Thus, if the recessed part 8a is formed in a taper shape, a channel cross-sectional area can be enlarged as the cut surface P leaves | separates from the base material 1. FIG.

よって、図５（ｂ）のように第２の絶縁膜８の厚みを利用してゲート電極８とドレイン電極１９との間隔を広め、これに伴いチャネル１７の延在距離が長くなっても、ソース電極２とドレイン電極１９との間のチャネル１７の抵抗が増大し難くなる。その結果、ソース電極２とドレイン電極１９の間のオン抵抗の上昇が抑制され、縦型電界効果トランジスタ２０のスイッチング速度が低下するのを防止できる。   Therefore, even if the distance between the gate electrode 8 and the drain electrode 19 is increased using the thickness of the second insulating film 8 as shown in FIG. The resistance of the channel 17 between the source electrode 2 and the drain electrode 19 is difficult to increase. As a result, an increase in on-resistance between the source electrode 2 and the drain electrode 19 is suppressed, and a reduction in switching speed of the vertical field effect transistor 20 can be prevented.

図１２は、比較例に係る縦型電界効果トランジスタ２１の断面図である。なお、図１２において、本実施形態に係る縦型電界効果トランジスタ２０におけるのと同じ要素には同じ符号を付してある。   FIG. 12 is a cross-sectional view of a vertical field effect transistor 21 according to a comparative example. In FIG. 12, the same elements as those in the vertical field effect transistor 20 according to the present embodiment are denoted by the same reference numerals.

この比較例では、本実施形態とは異なり、第２の絶縁膜８に凹部８ａを設けずに、第１の絶縁膜３と第２の絶縁膜８の各々に開口１２のみを設けてある。開口１２の側面は基材１の主面１ａに対して垂直なため、この縦型電界効果トランジスタ２１では、開口１２内におけるチャネル１７の断面積が基材１からの高さによらずに一定である。   In this comparative example, unlike the present embodiment, the recess 8 a is not provided in the second insulating film 8, but only the opening 12 is provided in each of the first insulating film 3 and the second insulating film 8. Since the side surface of the opening 12 is perpendicular to the main surface 1 a of the substrate 1, in this vertical field effect transistor 21, the cross-sectional area of the channel 17 in the opening 12 is constant regardless of the height from the substrate 1. It is.

また、この比較例においては、ソース電極２とドレイン電極１９の形成順序を本実施形態とは逆にして、基材１から近い順にドレイン電極１９とソース電極２とを形成している。   Further, in this comparative example, the source electrode 2 and the drain electrode 19 are formed in the reverse order to the present embodiment, and the drain electrode 19 and the source electrode 2 are formed in order from the base material 1.

図１３は、本実施形態に係る縦型電界トランジスタ２０と比較例に係る縦型電界効果トランジスタ２１の各々の特性を定性的に示すグラフである。   FIG. 13 is a graph qualitatively showing the characteristics of the vertical field effect transistor 20 according to this embodiment and the vertical field effect transistor 21 according to the comparative example.

そのグラフの横軸は、ゲート電極６とドレイン電極１９との間の耐圧を示す。また、グラフの横軸は、ソース電極２とドレイン電極１９との間のオン抵抗を示す。   The horizontal axis of the graph indicates the breakdown voltage between the gate electrode 6 and the drain electrode 19. Further, the horizontal axis of the graph indicates the on-resistance between the source electrode 2 and the drain electrode 19.

図１３に示されるように、本実施形態では、比較例よりもグラフの傾きが緩やかとなり、耐圧の向上に伴うオン抵抗の上昇が抑制される。   As shown in FIG. 13, in the present embodiment, the slope of the graph is gentler than that of the comparative example, and an increase in on-resistance due to an increase in breakdown voltage is suppressed.

このように、本実施形態によれば、縦型電界効果トランジスタ２０の耐圧を向上させながらオン抵抗が上昇するのを抑制し、オン抵抗の上昇が原因で縦型電界効果トランジスタ２０のスイッチング速度が低下するのを防止できる。   As described above, according to the present embodiment, an increase in on-resistance is suppressed while improving the breakdown voltage of the vertical field-effect transistor 20, and the switching speed of the vertical field-effect transistor 20 is increased due to the increase in on-resistance. It can be prevented from lowering.

また、この縦型電界効果トランジスタ２０では、図５（ｂ）のように凹部８ａをテーパー状にした。そのため、主面１ａに垂直な方向に沿って測ったゲート電極６の点Qとチャネル１７との間隔yが、当該点Qが開口１２から離れるにつれ徐々に大きくなる構造となる。   Further, in the vertical field effect transistor 20, the recess 8a is tapered as shown in FIG. For this reason, the distance y between the point Q of the gate electrode 6 and the channel 17 measured along the direction perpendicular to the main surface 1a gradually increases as the point Q moves away from the opening 12.

この構造により、ゲート電極６から発生する電界が、開口１２から離れた部分のチャネル１７にも及ぶようになるため、その電界が開口１２内のチャネル１７に集中するのが抑制される。そのような構造は、いわゆるフィールドプレート構造に類似しており、開口１２内における衝突イオン化を抑えて縦型電界効果トランジスタ２０の高耐圧化を図ることができる。   With this structure, the electric field generated from the gate electrode 6 reaches the channel 17 in a portion away from the opening 12, so that the electric field is suppressed from concentrating on the channel 17 in the opening 12. Such a structure is similar to a so-called field plate structure, and can suppress the impact ionization in the opening 12 and increase the breakdown voltage of the vertical field effect transistor 20.

（第２実施形態）
図１４は、本実施形態に係る縦型電界効果トランジスタ３０の断面図である。なお、図１４において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。 (Second Embodiment)
FIG. 14 is a cross-sectional view of the vertical field effect transistor 30 according to the present embodiment. In FIG. 14, the same elements as those described in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and description thereof is omitted below.

本実施形態では、基材１として、絶縁性コア基板３１と導体部３２とを備えた配線基板を使用する。このうち、絶縁性コア基材３１の材料としては、ガラスエポキシ等の有機材料やセラミックを使用し得る。また、ポリイミドフィルムのような可撓性フィルムをコア基材３１として使用してもよい。   In this embodiment, a wiring board provided with an insulating core substrate 31 and a conductor portion 32 is used as the base material 1. Among these, as a material of the insulating core base material 31, an organic material such as glass epoxy or a ceramic can be used. A flexible film such as a polyimide film may be used as the core substrate 31.

一方、導体部３２は、例えば、絶縁性コア基板３１の貫通孔３１ａに埋め込まれた銅を材料とするビア充填体である。   On the other hand, the conductor part 32 is a via filling body made of, for example, copper embedded in the through hole 31 a of the insulating core substrate 31.

このような配線基板は、例えば、電子機器内において半導体パッケージの一部として使用されるものである。   Such a wiring board is used as a part of a semiconductor package in an electronic device, for example.

第１実施形態で説明したように、チャネル１７として形成される酸化物半導体は、成膜の下地を選ばないため、このように導体部３２上に直接形成することができる。これにより、配線基板上にチャネル１７を直接形成してなる新規な構造の縦型電界効果トランジスタ３０を提供することができる。   As described in the first embodiment, the oxide semiconductor formed as the channel 17 can be directly formed on the conductor portion 32 in this manner because the base for film formation is not selected. Thereby, the vertical field effect transistor 30 having a novel structure in which the channel 17 is directly formed on the wiring substrate can be provided.

１…基材、１ａ…主面、２…ソース電極、３…第１の絶縁膜、６…ゲート電極、６ｘ…側面、８…第２の絶縁膜、８ａ…凹部、１１…レジストパターン、１１ａ…窓、１２…開口、１６…ゲート電極、１７…チャネル、１８…コンタクトホール、１９…ドレイン電極、２０、２１…縦型電界効果トランジスタ、３１…絶縁性コア基板、３１ａ…貫通孔、３２…導体部。 DESCRIPTION OF SYMBOLS 1 ... Base material, 1a ... Main surface, 2 ... Source electrode, 3 ... 1st insulating film, 6 ... Gate electrode, 6x ... Side surface, 8 ... 2nd insulating film, 8a ... Recessed part, 11 ... Resist pattern, 11a ... Window, 12 ... Opening, 16 ... Gate electrode, 17 ... Channel, 18 ... Contact hole, 19 ... Drain electrode, 20, 21 ... Vertical field effect transistor, 31 ... Insulating core substrate, 31a ... Through hole, 32 ... Conductor part.

Claims (7)

金属よりなる基材と、
前記基材の上に形成されたソース電極と、
前記基材の上に形成され、前記ソース電極に重なる開口を備えた第１の絶縁膜と、
前記開口の横の前記第１の絶縁膜の上に形成されたゲート電極と、
前記開口の側面に形成されたゲート絶縁膜と、
前記第１の絶縁膜の上に形成され、前記開口に繋がる凹部を備えた第２の絶縁膜と、
前記開口と前記凹部のそれぞれの内側と前記第２の絶縁膜の上に形成され、酸化物半導体を材料とするチャネルと、
前記凹部の横の前記チャネルの上に形成されたドレイン電極と、
を有することを特徴とする縦型電界効果トランジスタ。 A base material made of metal ;
A source electrode formed on the substrate;
A first insulating film formed on the substrate and having an opening overlapping the source electrode;
A gate electrode formed on the first insulating film next to the opening;
A gate insulating film formed on a side surface of the opening;
A second insulating film formed on the first insulating film and having a recess connected to the opening;
A channel formed on the inside of each of the opening and the recess and on the second insulating film and made of an oxide semiconductor;
A drain electrode formed on the channel next to the recess;
A vertical field effect transistor comprising: 前記凹部は、前記基材に向かって直径が小さくなることを特徴とする請求項１に記載の縦型電界効果トランジスタ。   The vertical field effect transistor according to claim 1, wherein the concave portion has a diameter that decreases toward the base material. 前記凹部内における前記チャネルの断面積は、前記基材から離れるにつれて大きくなることを特徴とする請求項１又は請求項２に記載の縦型電界効果トランジスタ。   3. The vertical field effect transistor according to claim 1, wherein a cross-sectional area of the channel in the concave portion increases as the distance from the base material increases. 前記基材は、電気機器の筐体であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の縦型電界効果トランジスタ。 The substrate, vertical field effect transistor according to any one of claims 1 to 3, characterized in that a housing of electrical equipment. 金属よりなる基材と、
前記基材の上に形成されたソース電極と、
前記基材の上に形成され、前記ソース電極に重なる開口を備えた第１の絶縁膜と、
前記開口の横の前記第１の絶縁膜の上に形成されたゲート電極と、
前記開口の側面に形成されたゲート絶縁膜と、
前記第１の絶縁膜の上に形成され、前記開口に繋がる凹部を備えた第２の絶縁膜と、
前記開口と前記凹部のそれぞれの内側と、前記第２の絶縁膜の上に形成され、酸化物半導体を材料とするチャネルと、
前記凹部の横の前記チャネルの上に形成されたドレイン電極と、
を備えた縦型電界効果トランジスタを有することを特徴とする電子機器。 A base material made of metal ;
A source electrode formed on the substrate;
A first insulating film formed on the substrate and having an opening overlapping the source electrode;
A gate electrode formed on the first insulating film next to the opening;
A gate insulating film formed on a side surface of the opening;
A second insulating film formed on the first insulating film and having a recess connected to the opening;
A channel formed on the inside of each of the opening and the recess and on the second insulating film and made of an oxide semiconductor;
A drain electrode formed on the channel next to the recess;
An electronic device comprising: a vertical field effect transistor including: 基材の上にソース電極を形成する工程と、
前記基材と前記ソース電極のそれぞれの上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上であって、平面視で前記ソース電極と重なる部分に、ゲート電極を形成する工程と、
前記第１の絶縁膜と前記ゲート電極のそれぞれの上に第２の絶縁膜を形成する工程と、
前記ゲート電極の上方の前記第２の絶縁膜に凹部を形成する工程と、
前記第２の絶縁膜、前記ゲート電極、及び前記第１の絶縁膜に開口を形成することにより、該開口内に前記ソース電極を露出させる工程と、
前記開口内に露出した前記ゲート電極の側面にゲート絶縁膜を形成する工程と、
前記開口と前記凹部のそれぞれの内側と前記第２の絶縁膜の上に、酸化物半導体を材料とするチャネルを形成する工程と、
前記凹部の横の前記チャネルの上にドレイン電極を形成する工程と、
を有することを特徴とする縦型電界効果トランジスタの製造方法。 Forming a source electrode on a substrate;
Forming a first insulating film on each of the base material and the source electrode;
Forming a gate electrode on the first insulating film and overlapping the source electrode in plan view;
Forming a second insulating film on each of the first insulating film and the gate electrode;
Forming a recess in the second insulating film above the gate electrode;
Exposing the source electrode in the opening by forming an opening in the second insulating film, the gate electrode, and the first insulating film;
Forming a gate insulating film on a side surface of the gate electrode exposed in the opening;
Forming a channel made of an oxide semiconductor on the inside of each of the openings and the recesses and on the second insulating film;
Forming a drain electrode on the channel beside the recess;
A method for producing a vertical field effect transistor, comprising: 前記凹部を形成する工程は、
前記第２の絶縁膜の上に、窓を備えたレジストパターンを形成する工程と、
前記窓を通じて前記第２の絶縁膜をウエットエッチングすることにより、前記凹部を形成する工程とを含むことを特徴とする請求項６に記載の縦型電界効果トランジスタの製造方法。 The step of forming the recess includes
Forming a resist pattern with a window on the second insulating film;
The method of manufacturing a vertical field effect transistor according to claim 6, further comprising: wet etching the second insulating film through the window to form the recess.
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