JP5705629B2 - Transistor element of semiconductor integrated circuit - Google Patents

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Description

本発明は、半導体集積回路に用いるトランジスタ素子に関する。   The present invention relates to a transistor element used in a semiconductor integrated circuit.

従来から、半導体集積回路ではトランジスタが数多く使用されている。これら数多くのトランジスタにおいては、回路の仕様によって各トランジスタ毎にしきい値電圧を変化させることが求められる場合があり、支持基板の不純物濃度に変化をもたせることによってこのしきい値電圧の変化を達成していた。   Conventionally, many transistors are used in semiconductor integrated circuits. In many of these transistors, it may be required to change the threshold voltage for each transistor depending on the circuit specifications. This change in threshold voltage is achieved by changing the impurity concentration of the support substrate. It was.

また、トランジスタの駆動能力が低下することを防止する観点で、応力絶縁膜を設ける方法が試されている。例えば、半導体基板上における活性領域に形成されたＭＩＳトランジスタを有する半導体装置であって、ＭＩＳトランジスタは、活性領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極における上面およびゲート長方向の側面上に形成され、ＭＩＳトランジスタのチャネルに対して応力をゲート長方向に働かせる応力絶縁膜と、ゲート電極におけるゲート幅方向の側面上に形成された下地絶縁膜とを備え、ゲート電極におけるゲート幅方向の側面上には、応力絶縁膜が形成されていない半導体装置が試されている（例えば特許文献１参照）。   In addition, a method of providing a stress insulating film has been tried from the viewpoint of preventing a reduction in the driving capability of the transistor. For example, a semiconductor device having a MIS transistor formed in an active region on a semiconductor substrate, the MIS transistor including a gate insulating film formed on the active region, a gate electrode formed on the gate insulating film, A stress insulating film that is formed on the upper surface of the gate electrode and the side surface in the gate length direction and applies stress to the channel of the MIS transistor in the gate length direction, and a base insulating film formed on the side surface of the gate electrode in the gate width direction A semiconductor device in which a stress insulating film is not formed on a side surface of the gate electrode in the gate width direction has been tried (see, for example, Patent Document 1).

特開２００８−１０３６０７号公報JP 2008-103607 A

複数のトランジスタを有する半導体集積回路では、使用する回路の仕様によって各トランジスタ毎にしきい値電圧を変える場合があり、このしきい値電圧の変化を達成するため従来においては支持基板の不純物濃度を場所によって変化させる必要があった。尚、不純物濃度が場所によって異なる支持基板の作製は、ホトリソレジストによりマスキングを行なった上で支持基板に不純物をインプラする工程を、複数回実施することで行なわれていた。   In a semiconductor integrated circuit having a plurality of transistors, the threshold voltage may be changed for each transistor depending on the specification of the circuit to be used. It was necessary to change by. Note that the production of the support substrate with different impurity concentrations depending on the location has been performed by performing a process of implanting impurities on the support substrate a plurality of times after masking with a photolithography resist.

しかし、マスキングおよびインプラの実施を複数回行なう工程は煩雑な工程でもあり、支持基板の不純物濃度を場所によって変化させるような複雑な構成でなく、より簡易な構成であってもトランジスタ毎にしきい値電圧が異なるトランジスタ素子が求められていた。   However, the process of performing masking and implantation multiple times is also a complicated process, and it is not a complicated configuration in which the impurity concentration of the support substrate changes depending on the location, and even a simpler configuration has a threshold value for each transistor. Transistor elements having different voltages have been demanded.

本発明の目的は、簡易な構成であり且つトランジスタ毎にしきい値電圧が異なる半導体集積回路のトランジスタ素子を提供することにある。   An object of the present invention is to provide a transistor element of a semiconductor integrated circuit having a simple configuration and different threshold voltages for each transistor.

上記課題は、以下の本発明によって解決される。
即ち本願請求項１に係る発明は、
ソース領域、ドレイン領域およびチャネル領域を備えた支持基板上に、ゲート電極と該ゲート電極を覆う中間膜とを備える第１および第２のトランジスタ構造を、少なくとも有し、
前記第１のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、該第１のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する応力膜を有し、
前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、前記支持基板に応力を印加する応力膜を有さず、
前記第１のトランジスタ構造がＰ型トランジスタ、前記第２のトランジスタ構造がＮ型トランジスタであり、
前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域よりも外側の領域の中間膜上に、前記ゲート電極とチャネル領域とが重なる領域を囲むように、前記支持基板に応力を印加する応力膜を有し、
前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域が四辺形であり、前記ゲート電極とチャネル領域とが重なる領域は前記四辺形の１辺にのみ面する４つの応力膜によって囲まれ、前記４つの応力膜は何れも前記ゲート電極とチャネル領域とが重なる領域から離れるほど幅が広くなる形状となるよう、隣接する応力膜との間が前記四辺形の４つの角から伸びるスリットで分割されている半導体集積回路のトランジスタ素子である。 The above problems are solved by the present invention described below.
That is, the invention according to claim 1 of the present application is
Having at least first and second transistor structures each including a gate electrode and an intermediate film covering the gate electrode on a supporting substrate including a source region, a drain region, and a channel region;
In the region where the gate electrode and the channel region in the first transistor structure overlap, the gate electrode and the channel region overlap on the intermediate film within a range in which the threshold voltage of the first transistor structure varies. A stress film for applying stress to the support substrate so as to cover most of the region;
The region where the gate electrode and the channel region overlap in the second transistor structure does not have a stress film for applying stress to the support substrate on the intermediate film ,
The first transistor structure is a P-type transistor, and the second transistor structure is an N-type transistor;
Stress is applied to the supporting substrate on the intermediate film in a region outside the region where the gate electrode and the channel region overlap in the second transistor structure so as to surround the region where the gate electrode and the channel region overlap. Having a stress film,
The region where the gate electrode and the channel region overlap in the second transistor structure is a quadrilateral, and the region where the gate electrode and the channel region overlap is surrounded by four stress films facing only one side of the quadrilateral. The four stress films are slits extending from the four corners of the quadrilateral so that the width of the four stress films becomes wider as the distance from the region where the gate electrode and the channel region overlap with each other. This is a transistor element of a divided semiconductor integrated circuit.

本発明によれば、簡易な構成であり且つトランジスタ毎にしきい値電圧が異なる半導体集積回路のトランジスタ素子が提供される。   According to the present invention, there is provided a transistor element of a semiconductor integrated circuit having a simple configuration and a different threshold voltage for each transistor.

Ａは第１実施形態に係るトランジスタ素子を示す概略断面図、ＢはＡのトランジスタ素子の上面平面図。1A is a schematic cross-sectional view showing a transistor element according to the first embodiment, and B is a top plan view of the transistor element A. FIG. Ａは第１実施形態に係るトランジスタ素子の製造方法を説明するための概略断面図、ＢはＡのトランジスタ素子の上面平面図。FIG. 3A is a schematic cross-sectional view for explaining a method for manufacturing a transistor element according to the first embodiment, and B is a top plan view of the transistor element of A. Ａは第１実施形態に係るトランジスタ素子の製造方法を説明するための概略断面図、ＢはＡのトランジスタ素子の上面平面図。FIG. 3A is a schematic cross-sectional view for explaining a method for manufacturing a transistor element according to the first embodiment, and B is a top plan view of the transistor element of A. Ａは第２実施形態に係るトランジスタ素子を示す概略断面図、ＢはＡのトランジスタ素子の上面平面図。A is a schematic sectional view showing a transistor element according to the second embodiment, and B is a top plan view of the transistor element of A. FIG. Ａは第２実施形態に係るトランジスタ素子の製造方法を説明するための概略断面図、ＢはＡのトランジスタ素子の上面平面図。FIG. 4A is a schematic cross-sectional view for explaining a method for manufacturing a transistor element according to the second embodiment, and FIG. Ａは第２実施形態に係るトランジスタ素子の製造方法を説明するための概略断面図、ＢはＡのトランジスタ素子の上面平面図。FIG. 4A is a schematic cross-sectional view for explaining a method for manufacturing a transistor element according to the second embodiment, and FIG. Ａは第３実施形態に係るトランジスタ素子を示す概略断面図、ＢはＡのトランジスタ素子の上面平面図。A is a schematic sectional view showing a transistor element according to the third embodiment, and B is a top plan view of the transistor element of A. FIG. 図７Ｂのトランジスタ素子におけるＮ型トランジスタ部分の拡大図。The enlarged view of the N-type transistor part in the transistor element of FIG. 7B. 図８のＮ型トランジスタ部分の変形例を示す拡大図。The enlarged view which shows the modification of the N-type transistor part of FIG.

以下、本発明の実施形態について詳細に説明する。
＜第１の実施形態＞
本発明において第１の実施形態に係る半導体集積回路のトランジスタ素子は、ソース領域、ドレイン領域およびチャネル領域を備えた支持基板上に、ゲート電極と該ゲート電極を覆う中間膜とを備える第１および第２のトランジスタ構造を、少なくとも有し、前記第１のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、該第１のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する応力膜を有し、前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、前記支持基板に応力を印加する応力膜を有さない。
尚、「大部分」とは、ゲート電極とチャネル領域とが重なる領域の５０％以上を占めることを表す。この「大部分」の定義は、後述の第２および第３の実施形態においても同様である。 Hereinafter, embodiments of the present invention will be described in detail.
<First Embodiment>
In the present invention, the transistor element of the semiconductor integrated circuit according to the first embodiment includes a gate electrode and an intermediate film covering the gate electrode on a support substrate including a source region, a drain region, and a channel region. A region having at least a second transistor structure, in which the gate electrode and the channel region in the first transistor structure overlap with each other, has a variation in the threshold voltage of the first transistor structure on the intermediate film. A stress film that applies stress to the support substrate so as to cover most of the region where the gate electrode and the channel region overlap in a range, and in the region where the gate electrode and the channel region overlap in the second transistor structure There is no stress film for applying stress to the support substrate on the intermediate film.
Note that “most” means that the gate electrode and the channel region occupy 50% or more of the overlapping region. The definition of “most” is the same in the second and third embodiments described later.

第１のトランジスタ構造においては、ゲート電極とチャネル領域とが重なる領域の中間膜上に応力膜を有しているため、ゲート電極の下部の支持基板に対して応力を加えることができる。このため、ゲート電極とチャネル領域とが重なる領域の中間膜上に応力膜を有していない第２のトランジスタ構造と比べ、しきい値電圧を異ならせることができる。   In the first transistor structure, since the stress film is provided on the intermediate film in the region where the gate electrode and the channel region overlap with each other, stress can be applied to the support substrate below the gate electrode. Therefore, the threshold voltage can be made different from that in the second transistor structure in which the stress film is not formed on the intermediate film in the region where the gate electrode and the channel region overlap.

既述の通り、従来ではトランジスタ毎にしきい値電圧を変えようとする場合、支持基板の不純物濃度を場所によって変化させることで達成していたが、第１実施形態に係るトランジスタ素子によれば、応力膜の有無によってしきい値電圧が制御され、簡易な構成でトランジスタ毎にしきい値電圧を異ならせることができる。   As described above, in the past, when changing the threshold voltage for each transistor, it was achieved by changing the impurity concentration of the support substrate depending on the location, but according to the transistor element according to the first embodiment, The threshold voltage is controlled by the presence or absence of the stress film, and the threshold voltage can be made different for each transistor with a simple configuration.

ここで、第１の実施形態の具体例を図を用いて説明する。図１Ａは第１の実施形態に係るトランジスタ素子の概略断面図を、図１Ｂは該トランジスタ素子の上面平面図を表す。   Here, a specific example of the first embodiment will be described with reference to the drawings. 1A is a schematic cross-sectional view of the transistor element according to the first embodiment, and FIG. 1B is a top plan view of the transistor element.

図１Ａ，Ｂに示すトランジスタ素子は、基準となるしきい値電圧を有する領域（ＮｏｒｍａｌＶｔ領域）のトランジスタ構造がＮ型トランジスタであり、該ＮｏｒｍａｌＶｔ領域のトランジスタに比べしきい値電圧を変化させたい領域（Ｖｔ１領域）のトランジスタ構造がＰ型トランジスタである、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型のゲート構造を有するトランジスタ素子を示す。   In the transistor element shown in FIGS. 1A and 1B, a transistor structure in a region having a reference threshold voltage (NormalVt region) is an N-type transistor, and a region in which the threshold voltage is to be changed as compared with a transistor in the NormalVt region. A transistor element having a gate structure of CMOS (Complementary Metal Oxide Semiconductor) type in which the transistor structure of (Vt1 region) is a P-type transistor is shown.

図１Ａ，Ｂに示すトランジスタ素子は、支持基板としてのＳｉ基板２と、素子分離のためのＳＴＩ４と、不純物層６と、絶縁膜としてのゲート酸化膜８と、ゲート電極１０と、ＬＤＤ層１２と、サイドウォール１４と、Ｎ型トランジスタにおけるソース領域１６Ａおよびドレイン領域１６Ｂと、Ｐ型トランジスタにおけるドレイン領域１６Ｃおよびソース領域１６Ｄと、ゲート電極１０を覆う中間膜１８と、ゲート電極１０、ソース領域１６Ａ、１６Ｄおよびドレイン領域１６Ｂ、１６Ｃとの接続となるコンタクト２０と、中間膜１８上にゲート電極１０、ソース領域１６Ａ、１６Ｄおよびドレイン領域１６Ｂ、１６Ｃと接続される配線としてのメタル膜２２と、を有する。（尚、便宜上図１Ｂには中間膜１８は示していない。）
図１Ｂに示す通り、Ｐ型トランジスタ（Ｖｔ１領域）においてソース領域１６Ｄと接続される配線としてのメタル膜２２は、ゲート電極１０とチャネル領域とが重なる領域の大部分を覆うように形成され、Ｓｉ基板２に応力を印加する応力膜の役割も担っている。即ち、図１Ａ，Ｂでは、応力膜が、ソース領域１６Ｄに接続する配線としてのメタル膜２２と一体成形されている。 1A and 1B includes a Si substrate 2 as a support substrate, an STI 4 for element isolation, an impurity layer 6, a gate oxide film 8 as an insulating film, a gate electrode 10, and an LDD layer 12. The sidewall 14, the source region 16A and the drain region 16B in the N-type transistor, the drain region 16C and the source region 16D in the P-type transistor, the intermediate film 18 covering the gate electrode 10, the gate electrode 10 and the source region 16A. , 16D and drain region 16B, 16C contact 20 and metal film 22 as wiring connected to gate electrode 10, source region 16A, 16D and drain region 16B, 16C on intermediate film 18, Have. (For convenience, the intermediate film 18 is not shown in FIG. 1B.)
As shown in FIG. 1B, the metal film 22 as a wiring connected to the source region 16D in the P-type transistor (Vt1 region) is formed so as to cover most of the region where the gate electrode 10 and the channel region overlap with each other. It also serves as a stress film that applies stress to the substrate 2. That is, in FIGS. 1A and 1B, the stress film is integrally formed with the metal film 22 as the wiring connected to the source region 16D.

図１Ａ，Ｂに示す通り、基準となるしきい値電圧を有する領域（ＮｏｒｍａｌＶｔ領域）のトランジスタにおけるゲート電極１０とチャネル領域とが重なる領域には、中間膜１８上に、メタル膜２２が設けられておらず、一方ＮｏｒｍａｌＶｔ領域のトランジスタに比べしきい値電圧を変化させたい領域（Ｖｔ１領域）のトランジスタにおけるゲート電極１０とチャネル領域とが重なる領域には、中間膜１８上に、ゲート電極１０とチャネル領域とが重なる領域の大部分を覆うようにＳｉ基板２に応力を印加するメタル膜２２が設けられている。該メタル膜２２によりＶｔ１領域のトランジスタにはしきい値電圧に変動が及ぼされ、ＮｏｒｍａｌＶｔ領域のトランジスタと比べしきい値電圧を異ならせることができる。
また、応力膜がソース領域１６Ｄに接続する配線としてのメタル膜２２と一体成形されていることにより、ソース領域に接続する配線は電源やグランドへの接続箇所が多いため、ノードの電圧変動が少なく、トランジスタの動作に及ぼす影響が軽減できる。 As shown in FIGS. 1A and 1B, a metal film 22 is provided on the intermediate film 18 in a region where the gate electrode 10 and the channel region overlap in a transistor having a reference threshold voltage (normal Vt region). On the other hand, in the region where the gate electrode 10 and the channel region of the transistor in the region (Vt1 region) in which the threshold voltage is to be changed as compared with the transistor in the NormalVt region, the gate electrode 10 A metal film 22 for applying stress to the Si substrate 2 is provided so as to cover most of the region overlapping with the channel region. The metal film 22 changes the threshold voltage of the transistor in the Vt1 region, and the threshold voltage can be made different from that of the transistor in the NormalVt region.
In addition, since the stress film is integrally formed with the metal film 22 as the wiring connected to the source region 16D, the wiring connected to the source region has many connection points to the power source and the ground, so that the voltage fluctuation of the node is small. The influence on the operation of the transistor can be reduced.

尚、第１の実施形態では、応力膜としてメタル膜２２を備えた態様を示すが、応力はこれだけに限られず、応力膜としてＰｏｌｙ−Ｓｉ配線や、シリコン窒化膜等の、支持基板に応力を加えることができる膜で置き換えることも可能である。また、後述の第２および第３の実施形態においても同様である。   In the first embodiment, the metal film 22 is provided as the stress film. However, the stress is not limited thereto, and stress is applied to the support substrate such as a Poly-Si wiring or a silicon nitride film as the stress film. It is also possible to replace it with a membrane that can be added. The same applies to second and third embodiments described later.

ここで、図１Ａ，Ｂに示すトランジスタ素子の製造方法について説明する。
まず、Ｓｉ基板２に対し、図２Ａに示すように素子分離としてＳＴＩ４を形成し、Ｓｉ基板２中にＮ型トランジスタであればＰ型不純物（ボロンなど）を、Ｐ型トランジスタであればＮ型不純物（リンなど）をインプラして、不純物層６を形成する。次に、ゲート絶縁膜となるゲート酸化膜８を形成し、更に図２Ａ，Ｂに示すようにゲート電極１０となるＰｏｌｙ−ＳｉをＣＶＤ法により形成する。 Here, a method of manufacturing the transistor element shown in FIGS. 1A and 1B will be described.
First, as shown in FIG. 2A, an STI 4 is formed on the Si substrate 2 as element isolation, and a P-type impurity (boron or the like) is formed in the Si substrate 2 if it is an N-type transistor. Impurities (such as phosphorus) are implanted to form the impurity layer 6. Next, a gate oxide film 8 to be a gate insulating film is formed, and Poly-Si to be a gate electrode 10 is further formed by a CVD method as shown in FIGS. 2A and 2B.

次に、図３Ａ，Ｂに示すようにゲート電極１０およびゲート酸化膜８をホトリソ・エッチングにより形状加工を行なった後、インプラによりＬＤＤ層１２を形成する。その後、ＬＰ−ＴＥＯＳやＬＰ−ＳｉＮといったＣＶＤ膜を形成し、異方性エッチングによりゲート電極１０とソース領域１６Ａ，ドレイン領域１６Ｂとの間、またはゲート電極１０とドレイン領域１６Ｃ，ソース領域１６Ｄとの間のスペーサーとなるサイドウォール１４を形成する。   Next, as shown in FIGS. 3A and 3B, the gate electrode 10 and the gate oxide film 8 are processed by photolithography etching, and then the LDD layer 12 is formed by implantation. Thereafter, a CVD film such as LP-TEOS or LP-SiN is formed and anisotropic etching is performed between the gate electrode 10 and the source region 16A and the drain region 16B, or between the gate electrode 10 and the drain region 16C and the source region 16D. Sidewalls 14 serving as spacers are formed.

次に、図１Ａに示すようにソース領域１６Ａ，１６Ｄ、ドレイン領域１６Ｂ，１６Ｃを形成する為に不純物をインプラする。その後ゲート電極１０とメタル膜２２との間の膜となる中間膜１８としてＬＰ−ＴＥＯＳ等のＣＶＤ膜を全面に形成する。次いで、ゲート電極１０、ソース領域１６Ａ，１６Ｄ、ドレイン領域１６Ｂ，１６Ｃの電位が取れるよう、ホトリソ・エッチングによりコンタクトホールを形成し、ＷＣＶＤにより該コンタクトホールを埋め込み、Ｗをエッチバックして、コンタクト２０（Ｗプラグ）を形成する。その後、メタル膜２２をスパッタにより全面に形成し、図１Ａ，Ｂに示すようにホトリソ・エッチングにより、ゲート電極１０、ソース領域１６Ａ，１６Ｄ、ドレイン領域１６Ｂ，１６Ｃに接続するコンタクト２０上のメタル膜２２が残るように、形状加工を行なう。
この際、ＮｏｒｍａｌＶｔ領域のトランジスタにおけるゲート電極１０とチャネル領域とが重なる領域にはメタル膜２２を残さず、一方Ｖｔ１領域のトランジスタにおけるゲート電極１０とチャネル領域とが重なる領域には、ソース領域１６Ｄに接続する配線と一体成形された応力膜としてのメタル膜２２が残るよう上記形状加工を行うことにより、図１Ａ，Ｂに示すトランジスタ素子が得られる。 Next, as shown in FIG. 1A, impurities are implanted to form source regions 16A and 16D and drain regions 16B and 16C. Thereafter, a CVD film such as LP-TEOS is formed on the entire surface as the intermediate film 18 which becomes a film between the gate electrode 10 and the metal film 22. Next, a contact hole is formed by photolithography etching so that the potential of the gate electrode 10, the source regions 16A and 16D, and the drain regions 16B and 16C can be taken, the contact hole is filled by WCVD, W is etched back, and the contact 20 (W plug) is formed. Thereafter, a metal film 22 is formed on the entire surface by sputtering, and as shown in FIGS. 1A and 1B, the metal film on the contact 20 connected to the gate electrode 10, the source regions 16A and 16D, and the drain regions 16B and 16C by photolithography etching. Shape processing is performed so that 22 remains.
At this time, the metal film 22 is not left in the region where the gate electrode 10 and the channel region of the transistor in the NormalVt region overlap, whereas the source region 16D is formed in the region where the gate electrode 10 and the channel region of the transistor in the Vt1 region overlap. By performing the shape processing so that the metal film 22 as a stress film integrally formed with the wiring to be connected remains, the transistor element shown in FIGS. 1A and 1B is obtained.

図１Ａ，Ｂに示すトランジスタ素子では、応力膜の有無によってしきい値電圧が制御されるため、ＮｏｒｍａｌＶｔ領域とＶｔ１領域とでトランジスタ毎にしきい値電圧を異ならせることができる。
また、従来ではしきい値電圧をトランジスタ毎に変化させるために、支持基板の不純物濃度を場所によって変化させる構成とし、またこの構成を達成するためホトリソレジストによりマスキングを行なった上で支持基板に不純物をインプラする工程を複数回実施する方法によって製造されていた。図１Ａ，Ｂに示すトランジスタ素子では、ゲート電極１０、ソース領域１６Ａ，１６Ｄ、ドレイン領域１６Ｂ，１６Ｃに接続するコンタクト２０上に形成されるメタル膜２２のレイアウトを変えるだけで、マスキングおよびインプラの工程を追加することなく、トランジスタ毎にしきい値電圧が異なるトランジスタ素子が得られ、つまりより簡易な方法でトランジスタ毎にしきい値電圧が異なるトランジスタ素子を製造する事ができる。 In the transistor elements shown in FIGS. 1A and 1B, the threshold voltage is controlled depending on the presence or absence of the stress film. Therefore, the threshold voltage can be made different for each transistor in the NormalVt region and the Vt1 region.
Conventionally, in order to change the threshold voltage for each transistor, the impurity concentration of the support substrate is changed depending on the location. To achieve this configuration, the support substrate is masked with a photolithography resist. It has been manufactured by a method in which the step of implanting impurities is performed a plurality of times. In the transistor element shown in FIGS. 1A and 1B, masking and implantation processes are performed only by changing the layout of the metal film 22 formed on the contact 20 connected to the gate electrode 10, the source regions 16A and 16D, and the drain regions 16B and 16C. Therefore, transistor elements having different threshold voltages can be obtained for each transistor, that is, transistor elements having different threshold voltages can be manufactured by a simpler method.

＜第２の実施形態＞
本発明において第２の実施形態に係る半導体集積回路のトランジスタ素子は、前記第１の実施形態において、ソース領域、ドレイン領域およびチャネル領域を備えた支持基板上に、ゲート電極と該ゲート電極を覆う中間膜とを備える第３のトランジスタ構造を更に有し、且つ前記第１、第２および第３のトランジスタ構造は前記中間膜を覆う層間膜を更に備え、前記第１のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、前記中間膜上の前記応力膜（第１応力膜）に加え、層間膜上にも、前記第１のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する第２応力膜を有し、前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、層間膜上にも、前記支持基板に応力を印加する応力膜を有さず、前記第３のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、該第３のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する第１応力膜を有し、且つ層間膜上に、前記支持基板に応力を印加する第２応力膜を有さないか、または、中間膜上に、前記支持基板に応力を印加する第１応力膜を有さず、且つ層間膜上に、前記第３のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する第２応力膜を有する。 <Second Embodiment>
In the present invention, the transistor element of the semiconductor integrated circuit according to the second embodiment covers the gate electrode and the gate electrode on the support substrate having the source region, the drain region, and the channel region in the first embodiment. A third transistor structure including an intermediate film; and the first, second, and third transistor structures further include an interlayer film that covers the intermediate film; and a gate electrode in the first transistor structure; In the region overlapping with the channel region, in addition to the stress film (first stress film) on the intermediate film, on the interlayer film, the threshold voltage of the first transistor structure is varied within a range. A second stress film for applying stress to the support substrate so as to cover most of a region where the gate electrode and the channel region overlap with each other; The region where the electrode and the channel region overlap does not have a stress film for applying stress to the support substrate on the interlayer film, and the region where the gate electrode and the channel region overlap in the third transistor structure First stress for applying stress to the support substrate so as to cover most of the region where the gate electrode and the channel region overlap with each other on the intermediate film in a range in which the threshold voltage of the third transistor structure varies. And a second stress film for applying stress to the support substrate is not provided on the interlayer film, or a first stress film for applying stress to the support substrate is provided on the intermediate film. In addition, stress is applied to the support substrate over the interlayer film so as to cover most of the region where the gate electrode and the channel region overlap within a range in which the threshold voltage of the third transistor structure varies. Has second stress film That.

第１のトランジスタ構造においては、ゲート電極とチャネル領域とが重なる領域の中間膜上に第１応力膜を有し、且つ層間膜上に第２応力膜を有しており、ゲート電極の下部の支持基板に対して応力を加えることができる。また、第３のトランジスタ構造においては、ゲート電極とチャネル領域とが重なる領域の中間膜上に第１応力膜を有するか（この場合層間膜上には第２応力膜は有さない）、または、層間膜上に第２応力膜を有している（この場合中間膜上には第１応力膜は有さない）ため、ゲート電極の下部の支持基板に対して、第１のトランジスタ構造よりも弱い応力を加えることができる。このため、第３のトランジスタ構造では、ゲート電極とチャネル領域とが重なる領域の中間膜上に第１応力膜を有さず、且つ層間膜上に第２応力膜を有していない第２のトランジスタ構造と比べ、しきい値電圧を異ならせることができ、更に第１のトランジスタ構造では、前記第３のトランジスタ構造と比べ、よりしきい値電圧を異ならせることができる。   In the first transistor structure, the first stress film is provided on the intermediate film in the region where the gate electrode and the channel region overlap, and the second stress film is provided on the interlayer film. Stress can be applied to the support substrate. In the third transistor structure, the first stress film is provided on the intermediate film in the region where the gate electrode and the channel region overlap (in this case, the second stress film is not provided on the interlayer film), or Since the second stress film is provided on the interlayer film (in this case, the first stress film is not provided on the intermediate film), the first transistor structure is applied to the support substrate below the gate electrode. Even weak stress can be applied. Therefore, in the third transistor structure, the second stress film does not have the first stress film on the intermediate film in the region where the gate electrode and the channel region overlap, and does not have the second stress film on the interlayer film. The threshold voltage can be made different from that of the transistor structure, and the threshold voltage can be made more different in the first transistor structure than in the third transistor structure.

即ち、ゲート電極とチャネル領域とが重なる領域に第１および第２応力膜を有するトランジスタ構造と、第１または第２応力膜を有するトランジスタ構造と、第１および第２応力膜の両方を有さないトランジスタ構造と、で３種類のしきい値電圧を持ったトランジスタ素子が得られる。   That is, the transistor structure having the first and second stress films in the region where the gate electrode and the channel region overlap, the transistor structure having the first or second stress film, and both the first and second stress films are provided. Transistor elements having three types of threshold voltages can be obtained with no transistor structure.

ここで、第２の実施形態の具体例を図を用いて説明する。図４Ａは第２の実施形態に係るトランジスタ素子の概略断面図を、図４Ｂは該トランジスタ素子の上面平面図を表す。
図４Ａ，Ｂに示すトランジスタ素子は、基準となるしきい値電圧を有する領域（ＮｏｒｍａｌＶｔ領域）のトランジスタ構造と、該ＮｏｒｍａｌＶｔ領域のトランジスタに比べしきい値電圧を変化させたい領域（Ｖｔ１領域）のトランジスタ構造と、該Ｖｔ１領域のトランジスタに比べ更にしきい値電圧を変化させたい領域（Ｖｔ２領域）のトランジスタ構造と、を備えたトランジスタ素子を示す。尚、ＮｏｒｍａｌＶｔ領域、Ｖｔ１領域およびＶｔ２領域のトランジスタは、何れもが同じ型（即ち何れもＰ型トランジスタであるかまたはＮ型トランジスタ）である例を示す。 Here, a specific example of the second embodiment will be described with reference to the drawings. 4A is a schematic cross-sectional view of a transistor element according to the second embodiment, and FIG. 4B is a top plan view of the transistor element.
The transistor elements shown in FIGS. 4A and 4B have a transistor structure in a region having a reference threshold voltage (NormalVt region) and a region in which the threshold voltage is desired to be changed (Vt1 region) as compared with the transistor in the NormalVt region. A transistor element having a transistor structure and a transistor structure in a region (Vt2 region) in which a threshold voltage is to be changed as compared with the transistor in the Vt1 region is shown. Note that the transistors in the NormalVt region, the Vt1 region, and the Vt2 region are all the same type (that is, all are P-type transistors or N-type transistors).

図４Ａ，Ｂに示すトランジスタ素子は、支持基板としてのＳｉ基板３２と、素子分離のためのＳＴＩ３４と、不純物層３６と、絶縁膜としてのゲート酸化膜３８と、ゲート電極４０と、ＬＤＤ層４２と、サイドウォール４４と、ソース領域４６Ａおよびドレイン領域４６Ｂと、ゲート電極４０を覆う中間膜４８Ａと、ゲート電極４０、ソース領域４６Ａおよびドレイン領域４６Ｂとの接続となるコンタクト５０Ａと、中間膜４８Ａ上にゲート電極４０、ソース領域４６Ａおよびドレイン領域４６Ｂと接続される配線としての第１メタル膜５２Ａと、中間膜４８Ａおよび第１メタル膜５２Ａを覆う層間膜４８Ｂと、第１メタル膜５２Ａとの接続となるコンタクト５０Ｂと、層間膜４８Ｂ上にゲート電極４０、ソース領域４６Ａおよびドレイン領域４６Ｂと接続される配線としての第２メタル膜５２Ｂと、を有する。（尚、便宜上図４Ｂには中間膜４８Ａ、層間膜４８Ｂは示していない。）
図４Ａ，Ｂに示す通り、Ｖｔ１領域においてソース領域４６Ａと接続される配線としてのメタル膜５２Ａは、ゲート電極４０とチャネル領域とが重なる領域の大部分を覆うように形成され、Ｓｉ基板３２に応力を印加する応力膜の役割も担っている。また、Ｖｔ２領域においてソース領域４６Ａと接続される配線としてのメタル膜５２Ａは、ゲート電極４０とチャネル領域とが重なる領域の大部分を覆うように形成され、Ｓｉ基板３２に応力を印加する応力膜の役割も担っており、且つＶｔ２領域においてソース領域４６Ａと接続される配線としてのメタル膜５２Ｂも、ゲート電極４０とチャネル領域とが重なる領域の大部分を覆うように形成され、Ｓｉ基板３２に応力を印加する応力膜の役割も担っている。即ち、図４Ａ，Ｂでは、Ｖｔ１領域における中間膜４８Ａ上の応力膜、Ｖｔ２領域における中間膜４８Ａ上の応力膜、およびＶｔ２領域における層間膜４８Ｂ上の応力膜が、何れもソース領域４６Ａに接続する配線としてのメタル膜５２Ａまたは５２Ｂと一体成形されている。 The transistor elements shown in FIGS. 4A and 4B include an Si substrate 32 as a support substrate, an STI 34 for element isolation, an impurity layer 36, a gate oxide film 38 as an insulating film, a gate electrode 40, and an LDD layer 42. And the sidewall 44, the source region 46A and the drain region 46B, the intermediate film 48A covering the gate electrode 40, the contact 50A for connecting the gate electrode 40, the source region 46A and the drain region 46B, and the intermediate film 48A The first metal film 52A as a wiring connected to the gate electrode 40, the source region 46A and the drain region 46B, the interlayer film 48B covering the intermediate film 48A and the first metal film 52A, and the connection to the first metal film 52A A gate electrode 40, a source region 46A, and a drain region on the contact 50B and the interlayer film 48B. A second metal film 52B as a wiring connected to the 46B, the. (For convenience, FIG. 4B does not show the intermediate film 48A and the interlayer film 48B.)
4A and 4B, the metal film 52A as a wiring connected to the source region 46A in the Vt1 region is formed so as to cover most of the region where the gate electrode 40 and the channel region overlap, and is formed on the Si substrate 32. It also serves as a stress film that applies stress. In addition, the metal film 52A as a wiring connected to the source region 46A in the Vt2 region is formed so as to cover most of the region where the gate electrode 40 and the channel region overlap, and applies a stress to the Si substrate 32. The metal film 52B as a wiring connected to the source region 46A in the Vt2 region is also formed so as to cover most of the region where the gate electrode 40 and the channel region overlap, and is formed on the Si substrate 32. It also serves as a stress film that applies stress. 4A and 4B, the stress film on the intermediate film 48A in the Vt1 region, the stress film on the intermediate film 48A in the Vt2 region, and the stress film on the interlayer film 48B in the Vt2 region are all connected to the source region 46A. It is integrally formed with the metal film 52A or 52B as the wiring to be performed.

図４Ａ，Ｂに示す通り、基準となるしきい値電圧を有する領域（ＮｏｒｍａｌＶｔ領域）のトランジスタにおけるゲート電極４０とチャネル領域とが重なる領域には、中間膜４８Ａ上に第１メタル膜５２Ａが設けられておらず、且つ層間膜４８Ｂ上に第２メタル膜５２Ｂが設けられていない。また、ＮｏｒｍａｌＶｔ領域のトランジスタに比べしきい値電圧を変化させたい領域（Ｖｔ１領域）のトランジスタにおけるゲート電極４０とチャネル領域とが重なる領域には、中間膜４８Ａ上に、ゲート電極４０とチャネル領域とが重なる領域の大部分を覆うようにＳｉ基板３２に応力を印加する第１メタル膜５２Ａが設けられ、且つ層間膜４８Ｂ上に第２メタル膜５２Ｂが設けられていない。更に、Ｖｔ１領域のトランジスタよりもしきい値電圧をより変化させたい領域（Ｖｔ２領域）のトランジスタにおけるゲート電極４０とチャネル領域とが重なる領域には、中間膜４８Ａ上に、ゲート電極４０とチャネル領域とが重なる領域の大部分を覆うようにＳｉ基板３２に応力を印加する第１メタル膜５２Ａが設けられ、且つ層間膜４８Ｂ上に、ゲート電極４０とチャネル領域とが重なる領域の大部分を覆うようにＳｉ基板３２に応力を印加する第２メタル膜５２Ｂが設けられている。
該メタル膜５２Ａおよび５２ＢによりＶｔ１領域のトランジスタにはしきい値電圧に変動が及ぼされ、且つＶｔ２領域のトランジスタにはしきい値電圧に更なる変動が及ぼされ、３つの領域のトランジスタのしきい値電圧を異ならせることができる。
また、何れの応力膜もソース領域４６Ａに接続する配線としてのメタル膜５２Ａまたは５２Ｂと一体成形されていることにより、ソース領域に接続する配線は電源やグランドへの接続箇所が多いため、ノードの電圧変動が少なく、トランジスタの動作に及ぼす影響が軽減できる。 As shown in FIGS. 4A and 4B, a first metal film 52A is provided on the intermediate film 48A in a region where the gate electrode 40 and the channel region overlap in a transistor having a reference threshold voltage (normal Vt region). The second metal film 52B is not provided on the interlayer film 48B. Further, in the region where the gate electrode 40 and the channel region of the transistor in the region (Vt1 region) where the threshold voltage is to be changed as compared with the transistor in the NormalVt region, the gate electrode 40 and the channel region are formed on the intermediate film 48A. The first metal film 52A for applying stress to the Si substrate 32 is provided so as to cover most of the overlapping region, and the second metal film 52B is not provided on the interlayer film 48B. Further, in the region where the gate electrode 40 and the channel region of the transistor in the region (Vt2 region) in which the threshold voltage is desired to be changed more than the transistor in the Vt1 region, the gate electrode 40 and the channel region are formed on the intermediate film 48A. The first metal film 52A for applying stress to the Si substrate 32 is provided so as to cover most of the region where the gate electrode 40 overlaps, and the most part of the region where the gate electrode 40 and the channel region overlap is covered on the interlayer film 48B. A second metal film 52B for applying stress to the Si substrate 32 is provided.
The metal films 52A and 52B affect the threshold voltage of the transistors in the Vt1 region, and further affect the threshold voltage of the transistors in the Vt2 region. The value voltage can be varied.
In addition, since any stress film is integrally formed with the metal film 52A or 52B as a wiring to be connected to the source region 46A, the wiring to be connected to the source region has many connection points to the power source or the ground. The voltage fluctuation is small and the influence on the operation of the transistor can be reduced.

ここで、図４Ａ，Ｂに示すトランジスタ素子の製造方法について説明する。
まず、Ｓｉ基板３２に対し、図５Ａに示すように素子分離としてＳＴＩ３４を形成し、Ｓｉ基板３２中にＮ型トランジスタであればＰ型不純物（ボロンなど）を、Ｐ型トランジスタであればＮ型不純物（リンなど）をインプラして、不純物層３６を形成する。次に、ゲート絶縁膜となるゲート酸化膜３８を形成し、更に図５Ａ，Ｂに示すようにゲート電極４０となるＰｏｌｙ−ＳｉをＣＶＤ法により形成する。 Here, a method of manufacturing the transistor element shown in FIGS. 4A and 4B will be described.
First, as shown in FIG. 5A, an STI 34 is formed on the Si substrate 32 as element isolation, and a P-type impurity (boron or the like) is formed in the Si substrate 32 if it is an N-type transistor. Impurities (such as phosphorus) are implanted to form an impurity layer 36. Next, a gate oxide film 38 to be a gate insulating film is formed, and Poly-Si to be a gate electrode 40 is further formed by a CVD method as shown in FIGS. 5A and 5B.

次に、図６Ａ，Ｂに示すようにゲート電極４０およびゲート酸化膜３８をホトリソ・エッチングにより形状加工を行なった後、インプラによりＬＤＤ層４２を形成する。その後、ＬＰ−ＴＥＯＳやＬＰ−ＳｉＮといったＣＶＤ膜を形成し、異方性エッチングによりゲート電極４０とソース領域４６Ａ，ドレイン領域４６Ｂとの間のスペーサーとなるサイドウォール４４を形成する。   Next, as shown in FIGS. 6A and 6B, after the gate electrode 40 and the gate oxide film 38 are processed by photolithography etching, an LDD layer 42 is formed by implantation. Thereafter, a CVD film such as LP-TEOS or LP-SiN is formed, and a sidewall 44 serving as a spacer between the gate electrode 40 and the source region 46A and drain region 46B is formed by anisotropic etching.

次に、図４Ａに示すようにソース領域４６Ａ，ドレイン領域４６Ｂを形成する為に不純物をインプラする。その後ゲート電極４０と第１メタル膜５２Ａとの間の膜となる中間膜４８ＡとしてＬＰ−ＴＥＯＳ等のＣＶＤ膜を全面に形成する。次いで、ゲート電極４０、ソース領域４６Ａ、ドレイン領域４６Ｂの電位が取れるよう、ホトリソ・エッチングによりコンタクトホールを形成し、ＷＣＶＤにより該コンタクトホールを埋め込み、Ｗをエッチバックして、コンタクト５０Ａ（Ｗプラグ）を形成する。その後、第１メタル膜５２Ａをスパッタにより全面に形成し、図４Ａ，Ｂに示すようにホトリソ・エッチングにより、ゲート電極４０、ソース領域４６Ａ、ドレイン領域４６Ｂに接続するコンタクト５０Ａ上の第１メタル膜５２Ａが残るように、形状加工を行なう。
この際、ＮｏｒｍａｌＶｔ領域のトランジスタにおけるゲート電極４０とチャネル領域とが重なる領域には第１メタル膜５２Ａを残さず、一方Ｖｔ１領域およびＶｔ２領域のトランジスタにおけるゲート電極４０とチャネル領域とが重なる領域には、ソース領域４６Ａに接続する配線と一体成形された応力膜としての第１メタル膜５２Ａが残るよう上記形状加工を行う。 Next, as shown in FIG. 4A, impurities are implanted to form a source region 46A and a drain region 46B. Thereafter, a CVD film such as LP-TEOS is formed on the entire surface as an intermediate film 48A to be a film between the gate electrode 40 and the first metal film 52A. Next, contact holes are formed by photolithography etching so that the potential of the gate electrode 40, the source region 46A, and the drain region 46B can be taken, the contact holes are filled by WCVD, W is etched back, and contacts 50A (W plugs) are formed. Form. Thereafter, a first metal film 52A is formed on the entire surface by sputtering, and the first metal film on the contact 50A connected to the gate electrode 40, the source region 46A, and the drain region 46B by photolithography etching as shown in FIGS. 4A and 4B. Shape processing is performed so that 52A remains.
At this time, the first metal film 52A is not left in the region where the gate electrode 40 and the channel region of the transistor in the NormalVt region overlap, whereas the region where the gate electrode 40 and the channel region of the transistor in the Vt1 region and Vt2 region overlap. Then, the shape processing is performed so that the first metal film 52A as a stress film integrally formed with the wiring connected to the source region 46A remains.

次に、図４Ａに示すように第１メタル膜５２Ａおよび中間膜４８Ａと第２メタル膜５２Ｂとの間の膜となる層間膜４８ＢとしてＬＰ−ＴＥＯＳ等のＣＶＤ膜を全面に形成する。次いで、第１メタル膜５２Ａの電位が取れるよう、ホトリソ・エッチングによりコンタクトホールを形成し、ＷＣＶＤにより該コンタクトホールを埋め込み、Ｗをエッチバックして、コンタクト５０Ｂ（Ｗプラグ）を形成する。その後、第２メタル膜５２Ｂをスパッタにより全面に形成し、図４Ａ，Ｂに示すようにホトリソ・エッチングにより、コンタクト５０Ｂ上の第２メタル膜５２Ｂが残るように、形状加工を行なう。
この際、ＮｏｒｍａｌＶｔ領域およびＶｔ１領域のトランジスタにおけるゲート電極４０とチャネル領域とが重なる領域には第２メタル膜５２Ｂを残さず、一方Ｖｔ２領域のトランジスタにおけるゲート電極４０とチャネル領域とが重なる領域には、ソース領域４６Ａに接続する配線と一体成形された応力膜としての第２メタル膜５２Ｂが残るよう上記形状加工を行うことにより、図４Ａ，Ｂに示すトランジスタ素子が得られる。 Next, as shown in FIG. 4A, a CVD film such as LP-TEOS is formed on the entire surface of the first metal film 52A and an interlayer film 48B that is a film between the intermediate film 48A and the second metal film 52B. Next, a contact hole is formed by photolithography etching so that the potential of the first metal film 52A can be taken, the contact hole is filled by WCVD, and W is etched back to form a contact 50B (W plug). Thereafter, the second metal film 52B is formed on the entire surface by sputtering, and shape processing is performed by photolithography etching so that the second metal film 52B on the contact 50B remains as shown in FIGS. 4A and 4B.
At this time, the second metal film 52B is not left in the region where the gate electrode 40 and the channel region of the transistors in the normal Vt region and the Vt1 region overlap, whereas the region where the gate electrode 40 and the channel region of the transistor in the Vt2 region overlap. 4A and 4B is obtained by performing the above shape processing so that the second metal film 52B as a stress film integrally formed with the wiring connected to the source region 46A remains.

図４Ａ，Ｂに示すトランジスタ素子では、第１および第２応力膜の有無によってしきい値電圧が３段階に制御されるため、ＮｏｒｍａｌＶｔ領域とＶｔ１領域とＶｔ２領域とでトランジスタ毎にしきい値電圧を３段階で異ならせることができる。
また、従来ではしきい値電圧をトランジスタ毎に変化させるために、支持基板の不純物濃度を場所によって変化させる構成とし、またこの構成を達成するためホトリソレジストによりマスキングを行なった上で支持基板に不純物をインプラする工程を複数回実施する方法によって製造されていた。図４Ａ，Ｂに示すトランジスタ素子では、第１メタル膜５２Ａおよび第２メタル膜５２Ｂのレイアウトを変えるだけで、マスキングおよびインプラの工程を追加することなく、トランジスタ毎にしきい値電圧が異なるトランジスタ素子が得られ、つまりより簡易な方法でトランジスタ毎にしきい値電圧が３段階で異なるトランジスタ素子を製造する事ができる。 In the transistor element shown in FIGS. 4A and 4B, the threshold voltage is controlled in three stages depending on the presence or absence of the first and second stress films. It can be differentiated in 3 stages.
Conventionally, in order to change the threshold voltage for each transistor, the impurity concentration of the support substrate is changed depending on the location. To achieve this configuration, the support substrate is masked with a photolithography resist. It has been manufactured by a method in which the step of implanting impurities is performed a plurality of times. In the transistor elements shown in FIGS. 4A and 4B, there are transistor elements having different threshold voltages for each transistor without changing the layout of the first metal film 52A and the second metal film 52B and adding masking and implantation processes. In other words, transistor elements having different threshold voltages in three stages can be manufactured for each transistor by a simpler method.

＜第３の実施形態＞
本発明において第３の実施形態に係る半導体集積回路のトランジスタ素子は、前記第１の実施形態において、前記第１のトランジスタ構造がＰ型トランジスタ、前記第２のトランジスタ構造がＮ型トランジスタであり、前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域よりも外側の領域の中間膜上に、前記ゲート電極とチャネル領域とが重なる領域を囲むように、前記支持基板に応力を印加する応力膜を有する。 <Third Embodiment>
In the present invention, the transistor element of the semiconductor integrated circuit according to the third embodiment is the P-type transistor in the first embodiment, and the N-type transistor in the second transistor structure in the first embodiment. Stress is applied to the supporting substrate on the intermediate film in a region outside the region where the gate electrode and the channel region overlap in the second transistor structure so as to surround the region where the gate electrode and the channel region overlap. It has a stress film.

従来、トランジスタの駆動能力を向上させるためには、Ｎ型トランジスタであれば支持基板に対して引っ張り方向に応力を印加し、一方Ｐ型トランジスタであれば支持基板に対して圧縮方向に応力を印加することで実現されていた。但し、Ｎ型トランジスタとＰ型トランジスタとで圧力の方向が異なる為、それぞれで求められる応力が印加されるよう、ホトリソレジストによりマスキングを行なった上で、応力制御の工程を施すことで行なわれていた。このようにＮ型トランジスタ、Ｐ型トランジスタそれぞれで駆動能力を向上させるためには、複数の工程を追加して作り分ける必要があった。   Conventionally, in order to improve the drive capability of a transistor, an N-type transistor applies a stress in the pulling direction to the support substrate, while a P-type transistor applies a stress in the compression direction to the support substrate. It was realized by doing. However, since the direction of pressure differs between the N-type transistor and the P-type transistor, the stress control process is performed after masking with photolithography so that the required stress is applied. It was. As described above, in order to improve the driving capability of each of the N-type transistor and the P-type transistor, it is necessary to add a plurality of processes and make them separately.

これに対し、第３の実施形態に係るトランジスタ素子では、Ｐ型トランジスタ（第１のトランジスタ構造）においては、ゲート電極とチャネル領域とが重なる領域の中間膜上に応力膜を有しているため、ゲート電極の下部の支持基板に対して圧縮方向に応力を加えることができ、該Ｐ型トランジスタの駆動能力が向上される。
一方、Ｎ型トランジスタ（第２のトランジスタ構造）においては、ゲート電極とチャネル領域とが重なる領域の中間膜上に応力膜を有しておらず、且つゲート電極とチャネル領域とが重なる領域よりも外側の領域の中間膜上に、該ゲート電極とチャネル領域とが重なる領域を囲むように、応力膜を有している。そのため、応力膜の直下に圧縮方向の応力が印加されることにより、結果としてゲート電極の下部の支持基板に対しては、引っ張り方向に応力を印加することができ、該Ｎ型トランジスタの駆動能力が向上される。 In contrast, in the transistor element according to the third embodiment, the P-type transistor (first transistor structure) has the stress film on the intermediate film in the region where the gate electrode and the channel region overlap. The stress can be applied to the supporting substrate below the gate electrode in the compression direction, and the driving capability of the P-type transistor is improved.
On the other hand, in the N-type transistor (second transistor structure), there is no stress film on the intermediate film in the region where the gate electrode and the channel region overlap, and more than in the region where the gate electrode and the channel region overlap. A stress film is provided on the intermediate film in the outer region so as to surround a region where the gate electrode and the channel region overlap. Therefore, the stress in the compression direction is applied directly below the stress film, and as a result, the stress can be applied in the tensile direction to the support substrate below the gate electrode, and the driving capability of the N-type transistor Is improved.

即ち、第３実施形態に係るトランジスタ素子によれば、応力膜を形成する位置によってゲート電極の下部の支持基板に対してかかる応力の向きが制御され、簡易な構成でＰ型トランジスタおよびＮ型トランジスタの駆動能力を向上させることができる。   That is, according to the transistor element of the third embodiment, the direction of the stress applied to the support substrate below the gate electrode is controlled by the position where the stress film is formed, and the P-type transistor and the N-type transistor can be configured with a simple configuration. The driving ability can be improved.

ここで、第３の実施形態の具体例を図を用いて説明する。図７Ａは第３の実施形態に係るトランジスタ素子の概略断面図を、図７Ｂは該トランジスタ素子の上面平面図を表す。   Here, a specific example of the third embodiment will be described with reference to the drawings. FIG. 7A is a schematic cross-sectional view of a transistor element according to the third embodiment, and FIG. 7B is a top plan view of the transistor element.

図７Ａ，Ｂに示すトランジスタ素子は、支持基板としてのＳｉ基板６２と、素子分離のためのＳＴＩ６４と、不純物層６６と、絶縁膜としてのゲート酸化膜６８と、ゲート電極７０と、ＬＤＤ層７２と、サイドウォール７４と、Ｎ型トランジスタにおけるソース領域７６Ａおよびドレイン領域７６Ｂと、Ｐ型トランジスタにおけるドレイン領域７６Ｃおよびソース領域７６Ｄと、ゲート電極７０を覆う中間膜７８と、ゲート電極７０、ソース領域７６Ａ、７６Ｄおよびドレイン領域７６Ｂ、７６Ｃとの接続となるコンタクト８０と、中間膜７８上にゲート電極７０、ソース領域７６Ａ、７６Ｄおよびドレイン領域７６Ｂ、７６Ｃと接続される配線としてのメタル膜８２と、を有する。（尚、便宜上図７Ｂには中間膜７８は示していない。）
図７Ｂに示す通り、Ｐ型トランジスタにおいてソース領域７６Ｄと接続される配線としてのメタル膜８２は、ゲート電極７０とチャネル領域とが重なる領域の大部分を覆うように形成され、Ｓｉ基板６２に応力を印加する応力膜の役割も担っている。即ち、図７Ａ，Ｂでは、応力膜が、ソース領域７６Ｄに接続する配線としてのメタル膜８２と一体成形されている。 7A and 7B includes a Si substrate 62 as a support substrate, an STI 64 for element isolation, an impurity layer 66, a gate oxide film 68 as an insulating film, a gate electrode 70, and an LDD layer 72. A sidewall 74, a source region 76A and a drain region 76B in an N-type transistor, a drain region 76C and a source region 76D in a P-type transistor, an intermediate film 78 covering the gate electrode 70, a gate electrode 70, and a source region 76A. , 76D and the drain regions 76B and 76C, and the metal film 82 as a wiring connected to the gate electrode 70, the source regions 76A and 76D, and the drain regions 76B and 76C on the intermediate film 78. Have. (For convenience, the intermediate film 78 is not shown in FIG. 7B.)
As shown in FIG. 7B, the metal film 82 as a wiring connected to the source region 76D in the P-type transistor is formed so as to cover most of the region where the gate electrode 70 and the channel region overlap, and stress is applied to the Si substrate 62. It also plays the role of a stress film that applies. That is, in FIGS. 7A and 7B, the stress film is integrally formed with the metal film 82 as the wiring connected to the source region 76D.

図７Ａ，Ｂに示す通り、Ｎ型トランジスタにおけるゲート電極７０とチャネル領域とが重なる領域には、中間膜７８上に、メタル膜８２が設けられておらず、一方Ｐ型トランジスタにおけるゲート電極７０とチャネル領域とが重なる領域には、中間膜７８上に、メタル膜８２が設けられている。また、Ｎ型トランジスタについてより詳細に説明すると、図８に示す通り、ゲート電極７０とチャネル領域とが重なる領域よりも外側の領域の中間膜上に、該ゲート電極７０とチャネル領域とが重なる領域（四辺形の形状）を囲むように、応力膜８２Ａ〜Ｄを有している。前記四辺形の形状のゲート電極７０とチャネル領域とが重なる領域の４つの辺の１辺が、ソース領域７６Ａに接続する配線として形成された応力膜８２Ａと面し、他の１辺が、ドレイン領域７６Ｂに接続する配線として形成された応力膜８２Ｂと面し、他の１辺が、ゲート電極７０に接続する配線として形成された応力膜８２Ｃと面し、他の１辺が、ソース領域７６Ａ、ドレイン領域７６Ｂおよびゲート電極７０の何れにも接続しないダミーの応力膜８２Ｄと面する態様となっている。尚、ダミーの応力膜８２Ｄが、ソース領域７６Ａに接続する配線として形成された応力膜８２Ａと一体成形されている態様も好ましい。   As shown in FIGS. 7A and 7B, the metal film 82 is not provided on the intermediate film 78 in the region where the gate electrode 70 and the channel region in the N-type transistor overlap with each other. A metal film 82 is provided on the intermediate film 78 in a region overlapping with the channel region. Further, the N-type transistor will be described in more detail. As shown in FIG. 8, a region where the gate electrode 70 and the channel region overlap on an intermediate film in a region outside the region where the gate electrode 70 and the channel region overlap. The stress films 82A to 82D are provided so as to surround (the quadrilateral shape). One side of the four sides of the region where the quadrilateral gate electrode 70 and the channel region overlap each other faces the stress film 82A formed as a wiring connected to the source region 76A, and the other side is the drain. The stress film 82B formed as a wiring connected to the region 76B faces, the other side faces the stress film 82C formed as a wiring connected to the gate electrode 70, and the other side faces the source region 76A. The dummy stress film 82D is connected to neither the drain region 76B nor the gate electrode 70. It is preferable that the dummy stress film 82D is integrally formed with the stress film 82A formed as a wiring connected to the source region 76A.

また、図９に示す通り、前記四辺形の形状のゲート電極７０とチャネル領域とが重なる領域が、その４つの辺の内の１辺にのみ面する４つの応力膜８２によって囲まれ、前記４つの応力膜８２は何れもゲート電極とチャネル領域とが重なる領域から離れるほど幅が広くなる形状となるよう、隣接する応力膜との間が前記四辺形の４つの角から伸びるスリットで分割されている態様は、より応力を高めることができ好ましい。   Also, as shown in FIG. 9, a region where the quadrilateral gate electrode 70 and the channel region overlap is surrounded by four stress films 82 facing only one of the four sides, and the 4 The two stress films 82 are divided by slits extending from the four corners of the quadrilateral so that the width of the stress film 82 increases as the distance from the region where the gate electrode and the channel region overlap. The embodiment in which the stress can be further increased is preferable.

ここで、図７Ａ，Ｂに示すトランジスタ素子の製造方法について説明する。尚、該製造方法は、前述の第１の実施形態にかかる図１Ａ，Ｂに示すトランジスタ素子の製造方法に準じて行なうことができる。
まず、Ｓｉ基板６２に対し、素子分離としてＳＴＩ６４を形成し、Ｓｉ基板６２中にＮ型トランジスタであればＰ型不純物（ボロンなど）を、Ｐ型トランジスタであればＮ型不純物（リンなど）をインプラして、不純物層６６を形成する。次に、ゲート絶縁膜となるゲート酸化膜６８を形成し、更にゲート電極７０となるＰｏｌｙ−ＳｉをＣＶＤ法により形成する。 Here, a method of manufacturing the transistor element shown in FIGS. 7A and 7B will be described. The manufacturing method can be performed in accordance with the method for manufacturing the transistor element shown in FIGS. 1A and 1B according to the first embodiment.
First, an STI 64 is formed as element isolation with respect to the Si substrate 62, and a P-type impurity (such as boron) is used in the Si substrate 62 if it is an N-type transistor, and an N-type impurity (such as phosphorus) is used if it is a P-type transistor. Impurity layer 66 is formed by implantation. Next, a gate oxide film 68 to be a gate insulating film is formed, and Poly-Si to be a gate electrode 70 is further formed by a CVD method.

次に、ゲート電極７０およびゲート酸化膜６８をホトリソ・エッチングにより形状加工を行なった後、インプラによりＬＤＤ層７２を形成する。その後、ＬＰ−ＴＥＯＳやＬＰ−ＳｉＮといったＣＶＤ膜を形成し、異方性エッチングによりゲート電極７０とソース領域７６Ａ，ドレイン領域７６Ｂとの間、またはゲート電極７０とドレイン領域７６Ｃ，ソース領域７６Ｄとの間のスペーサーとなるサイドウォール７４を形成する。   Next, after the gate electrode 70 and the gate oxide film 68 are processed by photolithography and etching, an LDD layer 72 is formed by implantation. Thereafter, a CVD film such as LP-TEOS or LP-SiN is formed and anisotropic etching is performed between the gate electrode 70 and the source region 76A and the drain region 76B, or between the gate electrode 70 and the drain region 76C and the source region 76D. Side walls 74 serving as spacers are formed.

次に、Ｎ型トランジスタ、Ｐ型トランジスタのそれぞれについて、ソース領域７６Ａ，７６Ｄおよびドレイン領域７６Ｂ，７６Ｃを形成する為に不純物をインプラする。その後ゲート電極７０とメタル膜８２との間の膜となる中間膜７８としてＬＰ−ＴＥＯＳ等のＣＶＤ膜を全面に形成する。次いで、ゲート電極７０、ソース領域７６Ａ，７６Ｄ、ドレイン領域７６Ｂ，７６Ｃの電位が取れるよう、ホトリソ・エッチングによりコンタクトホールを形成し、ＷＣＶＤにより該コンタクトホールを埋め込み、Ｗをエッチバックして、コンタクト８０（Ｗプラグ）を形成する。その後、メタル膜８２をスパッタにより全面に形成し、ホトリソ・エッチングにより、ゲート電極７０、ソース領域７６Ａ，７６Ｄ、ドレイン領域７６Ｂ，７６Ｃに接続するコンタクト８０上のメタル膜８２が残るように、形状加工を行なう。
この際、Ｐ型トランジスタにおいては、ゲート電極７０とチャネル領域とが重なる領域にはソース領域７６Ｄに接続する配線と一体成形された応力膜としてのメタル膜８２が残るよう上記形状加工を行う。またＮ型トランジスタにおいては、ゲート電極７０とチャネル領域とが重なる領域にはメタル膜８２を残さず、且つゲート電極７０とチャネル領域とが重なる領域よりも外側の領域の中間膜７８上に、該ゲート電極７０とチャネル領域とが重なる領域を囲むように、応力膜８２を残すよう上記形状加工を行うことにより、図７Ａ，Ｂに示すトランジスタ素子が得られる。 Next, for each of the N-type transistor and the P-type transistor, impurities are implanted in order to form the source regions 76A and 76D and the drain regions 76B and 76C. Thereafter, a CVD film such as LP-TEOS is formed on the entire surface as an intermediate film 78 to be a film between the gate electrode 70 and the metal film 82. Next, contact holes are formed by photolithography etching so that the potentials of the gate electrode 70, the source regions 76A and 76D, and the drain regions 76B and 76C can be taken, the contact holes are filled by WCVD, W is etched back, and contact 80 (W plug) is formed. Thereafter, a metal film 82 is formed on the entire surface by sputtering, and shape processing is performed by photolithography and etching so that the metal film 82 on the contact 80 connected to the gate electrode 70, the source regions 76A and 76D, and the drain regions 76B and 76C remains. To do.
At this time, in the P-type transistor, the shape processing is performed so that the metal film 82 as a stress film integrally formed with the wiring connected to the source region 76D remains in the region where the gate electrode 70 and the channel region overlap. In the N-type transistor, the metal film 82 is not left in the region where the gate electrode 70 and the channel region overlap, and on the intermediate film 78 in the region outside the region where the gate electrode 70 and the channel region overlap. 7A and 7B is obtained by performing the above shape processing so as to leave the stress film 82 so as to surround the region where the gate electrode 70 and the channel region overlap.

図７Ａ，Ｂに示すトランジスタ素子では、応力膜を形成する位置を調整することによりＮ型トランジスタ、Ｐ型トランジスタのいずれにおいても駆動能力を向上させることができる。
また、従来ではＮ型およびＰ型のトランジスタの駆動能力を向上させるために、ホトリソレジストによりマスキングを行なった上で、応力制御の工程を施す方法を行なっていた。図７Ａ，Ｂに示すトランジスタ素子では、メタル膜８２のレイアウトを変えるだけで、マスキングおよび応力制御の工程を追加することなく、Ｎ型およびＰ型のトランジスタの駆動能力が向上したトランジスタ素子が得られ、つまりより簡易な方法でトランジスタの駆動能力を向上させる事ができる。 In the transistor elements shown in FIGS. 7A and 7B, the driving ability of both the N-type transistor and the P-type transistor can be improved by adjusting the position where the stress film is formed.
Conventionally, in order to improve the driving capability of N-type and P-type transistors, a method of performing a stress control process is performed after masking with a photolithography resist. In the transistor elements shown in FIGS. 7A and 7B, a transistor element with improved driving capability of N-type and P-type transistors can be obtained by simply changing the layout of the metal film 82 and without adding masking and stress control processes. That is, the driving capability of the transistor can be improved by a simpler method.

２、３２、６２ Ｓｉ基板（支持基板）
４、３４、６４ ＳＴＩ
６、３６、６６ 不純物層
８、３８、６８ ゲート酸化膜（絶縁膜）
１０、４０、７０ ゲート電極
１２、４２、７２ ＬＤＤ層
１４、４４、７４ サイドウォール
１６Ａ、１６Ｄ、４６Ａ、７６Ａ、７６Ｄ ソース領域
１６Ｂ、１６Ｃ、４６Ｂ、７６Ｂ、７６Ｃ ドレイン領域
１８、４８Ａ、７８ 中間膜
２０、５０Ａ、５０Ｂ、８０ コンタクト
２２、８２ メタル膜
４８Ｂ 層間膜
５２Ａ 第１メタル膜
５２Ｂ 第２メタル膜 2, 32, 62 Si substrate (support substrate)
4, 34, 64 STI
6, 36, 66 Impurity layer 8, 38, 68 Gate oxide film (insulating film)
10, 40, 70 Gate electrodes 12, 42, 72 LDD layers 14, 44, 74 Side walls 16A, 16D, 46A, 76A, 76D Source regions 16B, 16C, 46B, 76B, 76C Drain regions 18, 48A, 78 Intermediate film 20, 50A, 50B, 80 Contacts 22, 82 Metal film 48B Interlayer film 52A First metal film 52B Second metal film

Claims (4)

ソース領域、ドレイン領域およびチャネル領域を備えた支持基板上に、ゲート電極と該ゲート電極を覆う中間膜とを備える第１および第２のトランジスタ構造を、少なくとも有し、
前記第１のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、該第１のトランジスタ構造のしきい値電圧に変動を及ぼす範囲で前記ゲート電極とチャネル領域とが重なる領域の大部分を覆うよう前記支持基板に応力を印加する応力膜を有し、
前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域には、中間膜上に、前記支持基板に応力を印加する応力膜を有さず、
前記第１のトランジスタ構造がＰ型トランジスタ、前記第２のトランジスタ構造がＮ型トランジスタであり、
前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域よりも外側の領域の中間膜上に、前記ゲート電極とチャネル領域とが重なる領域を囲むように、前記支持基板に応力を印加する応力膜を有し、
前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる領域が四辺形であり、前記ゲート電極とチャネル領域とが重なる領域は前記四辺形の１辺にのみ面する４つの応力膜によって囲まれ、前記４つの応力膜は何れも前記ゲート電極とチャネル領域とが重なる領域から離れるほど幅が広くなる形状となるよう、隣接する応力膜との間が前記四辺形の４つの角から伸びるスリットで分割されている半導体集積回路のトランジスタ素子。 Having at least first and second transistor structures each including a gate electrode and an intermediate film covering the gate electrode on a supporting substrate including a source region, a drain region, and a channel region;
In the region where the gate electrode and the channel region in the first transistor structure overlap, the gate electrode and the channel region overlap on the intermediate film within a range in which the threshold voltage of the first transistor structure varies. A stress film for applying stress to the support substrate so as to cover most of the region;
The region where the gate electrode and the channel region overlap in the second transistor structure does not have a stress film for applying stress to the support substrate on the intermediate film ,
The first transistor structure is a P-type transistor, and the second transistor structure is an N-type transistor;
Stress is applied to the supporting substrate on the intermediate film in a region outside the region where the gate electrode and the channel region overlap in the second transistor structure so as to surround the region where the gate electrode and the channel region overlap. Having a stress film,
The region where the gate electrode and the channel region overlap in the second transistor structure is a quadrilateral, and the region where the gate electrode and the channel region overlap is surrounded by four stress films facing only one side of the quadrilateral. The four stress films are slits extending from the four corners of the quadrilateral so that the width of the four stress films becomes wider as the distance from the region where the gate electrode and the channel region overlap with each other. A transistor element of a semiconductor integrated circuit which is divided . 前記第１のトランジスタ構造のゲート電極とチャネル領域とが重なる領域における前記応力膜が、前記第１のトランジスタ構造の前記中間膜上に形成された前記ソース領域に接続する配線と一体成形されている請求項１に記載の半導体集積回路のトランジスタ素子。 The stress film in a region where the gate electrode and the channel region of the first transistor structure overlap is formed integrally with a wiring connected to the source region formed on the intermediate film of the first transistor structure. The transistor element of the semiconductor integrated circuit according to claim 1. 前記第１および第２のトランジスタ構造がＣＭＯＳ（Complementary Metal Oxide Semiconductor）型のゲート構造を有する請求項１または請求項２に記載の半導体集積回路のトランジスタ素子。 The transistor element of the semiconductor integrated circuit according to claim 1, wherein the first and second transistor structures have a complementary metal oxide semiconductor (CMOS) type gate structure. 前記第２のトランジスタ構造におけるゲート電極とチャネル領域とが重なる四辺形の領域の４つの辺の１辺が、前記第２のトランジスタ構造の前記ソース領域に接続する配線として形成された応力膜Ａと面し、他の１辺が、前記第２のトランジスタ構造の前記ドレイン領域に接続する配線として形成された応力膜Ｂと面し、他の１辺が、前記第２のトランジスタ構造の前記ゲート電極に接続する配線として形成された応力膜Ｃと面し、他の１辺が、前記ソース領域、ドレイン領域およびゲート電極の何れにも接続しないダミーの応力膜Ｄと面する請求項１〜請求項３の何れか１項に記載の半導体集積回路のトランジスタ素子。 The second one side of four sides of the realm of quadrilateral gate electrode and the channel region overlaps the transistor structure, the second transistor said stress is formed as a wiring connected to the source region layer structure A The other side faces the stress film B formed as a wiring connected to the drain region of the second transistor structure, and the other side faces the gate of the second transistor structure. facing stress film C formed as a wiring connected to the electrode, the other one side, the source region, facing stress film D of the dummy which is not connected to any of the drain region and the gate electrode claims 1 4. The transistor element of the semiconductor integrated circuit according to any one of items 3 .
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JP2004266178A (en) * 2003-03-04 2004-09-24 Tokyo Electron Ltd Wiring forming method
JP2006024853A (en) * 2004-07-09 2006-01-26 Matsushita Electric Ind Co Ltd Semiconductor device, manufacturing method thereof, and electric characteristic control method thereof
JP2006108578A (en) * 2004-10-08 2006-04-20 Sharp Corp Semiconductor integrated circuit
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