JP5703657B2 - Voltage detector and voltage detection method - Google Patents

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Description

本発明は、電圧検出器及び電圧検出方法に関するものである。   The present invention relates to a voltage detector and a voltage detection method.

基準電圧とコンパレータと遅延回路とラッチ回路とからなる遅延付き電圧検出器において、電源投入直後の初期期間に、当該ラッチ回路の出力電圧を固定するために、定電流インバータ回路とコンデンサで構成される出力固定回路を有する遅延付き電圧検出器が知られている（特許文献１）。   In a voltage detector with a delay composed of a reference voltage, a comparator, a delay circuit, and a latch circuit, it is composed of a constant current inverter circuit and a capacitor in order to fix the output voltage of the latch circuit in the initial period immediately after power-on. A voltage detector with a delay having an output fixing circuit is known (Patent Document 1).

特開２００６−１７６８３号公報JP 2006-17683 A

しかしながら、当該コンデンサを充電することにより当該出力電圧を固定するため、当該コンデンサが完全に放電する前に電源が再投入された場合には、出力電圧を固定する期間が短くなり、当該期間の経過後に検出端子の電圧が不定となり、誤作動を引き起こすという、問題があった。   However, since the output voltage is fixed by charging the capacitor, if the power is turned on again before the capacitor is completely discharged, the period for fixing the output voltage is shortened. There was a problem that the voltage at the detection terminal later became unstable, causing malfunction.

本発明が解決しようとする課題は、電源の投入時の誤作動を防ぐことができる電圧検出器を提供することである。   The problem to be solved by the present invention is to provide a voltage detector that can prevent a malfunction at power-on.

本発明は、検出端子から電圧検出回路を介してラッチ回路から出力される信号の信号線に、所定の電圧以下の信号を遮断する回路素子を備えることによって上記課題を解決する。   The present invention solves the above-mentioned problem by providing a circuit element that cuts off a signal having a voltage equal to or lower than a predetermined voltage on a signal line of a signal output from a latch circuit through a voltage detection circuit from a detection terminal.

本発明によれば、誤作動の原因となる電圧レベルの信号が当該回路素子により遮断されるため、誤信号によりラッチ回路が動作せず、電圧検出器の誤作動を防ぐことができる。   According to the present invention, since a signal at a voltage level that causes a malfunction is blocked by the circuit element, the latch circuit does not operate due to the malfunction signal, and the malfunction of the voltage detector can be prevented.

本発明の実施形態に係る電圧検出器のブロック図である。It is a block diagram of the voltage detector which concerns on embodiment of this invention. 図１に示す、電源からの信号、検出端子により検出される信号、出力端子により出力される信号及びラッチ回路の入力における信号の時間特性を示すグラフである。2 is a graph showing time characteristics of a signal from a power source, a signal detected by a detection terminal, a signal output by an output terminal, and a signal at the input of the latch circuit shown in FIG. 本発明の他の実施形態に係る電圧検出器のブロック図である。It is a block diagram of the voltage detector which concerns on other embodiment of this invention. 図３に示す、電源からの信号、検出端子により検出される信号及び出力端子により出力される信号の時間特性を示すグラフである。It is a graph which shows the time characteristic of the signal from the power supply shown in FIG. 3, the signal detected by a detection terminal, and the signal output by an output terminal. 本発明の他の実施形態に係る電圧検出器のブロック図である。It is a block diagram of the voltage detector which concerns on other embodiment of this invention. 図５に示す、電源からの信号、検出端子により検出される信号、出力端子により出力される信号及びラッチ回路の出力の信号の時間特性を示すグラフである。6 is a graph showing time characteristics of a signal from a power source, a signal detected by a detection terminal, a signal output by an output terminal, and a signal output from a latch circuit shown in FIG.

以下、本発明の実施形態を図面に基づいて説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

《第１実施形態》
図１は、発明の実施形態に係る電圧検出器のブロック図である。詳細な図示は省略するが、本例の電圧検出器は、例えば車両用のインバータ制御装置に搭載され、インバータに設けられるスイッチング素子（ＩＧＢＴ）のクロックラインの信号を検出するために用いられる。なお本例の電圧検出器は、当該インバータ制御装置以外の装置にも適用可能である。 << First Embodiment >>
FIG. 1 is a block diagram of a voltage detector according to an embodiment of the invention. Although detailed illustration is omitted, the voltage detector of this example is mounted on an inverter control device for a vehicle, for example, and is used for detecting a signal on a clock line of a switching element (IGBT) provided in the inverter. In addition, the voltage detector of this example is applicable also to apparatuses other than the said inverter control apparatus.

本例の電圧検出器は、電圧検出回路１、検出端子２と、ラッチ回路３と、ツェナーダイオード４と、比較器５と、出力端子６と、電源７と、信号線８とを備える。   The voltage detector of this example includes a voltage detection circuit 1, a detection terminal 2, a latch circuit 3, a Zener diode 4, a comparator 5, an output terminal 6, a power supply 7, and a signal line 8.

電圧検出回路１は、電源７を電力源として駆動する回路であり、所定の時定数をもつ遅延回路つきの検出回路である。電圧検出回路には、比較器１１と、抵抗Ｒ１２、Ｒ１３及びＲ１４と、コンデンサＣ１５及びＣ１６と、信号線８とが設けられている。抵抗Ｒ１２、Ｒ１３及びＲ１４と、コンデンサＣ１５及びＣ１６とにより、遅延回路が形成されている。抵抗Ｒ１２とコンデンサＣ１５は直列に接続されており、抵抗Ｒ１２の一端は電源７に接続され、コンデンサＣ１５の一端はアース接地されている。抵抗Ｒ１２とコンデンサＣ１５の接続点は、比較器１１の反転入力端子と検出端子２と間の信号線８に接続されている。抵抗Ｒ１３と抵抗Ｒ１４は直列に接続されており、コンデンサＣ１６は抵抗Ｒ１４と並列に接続されており、抵抗Ｒ１３の一端は電源７に接続され、抵抗Ｒ１４の一端及びコンデンサＣ１５の一端はアース接地されている。抵抗Ｒ１３と抵抗Ｒ１４との接続点及びコンデンサＣ１５の他端は比較器１１の非反転入力端子に接続されている。電源７が起動すると、コンデンサＣ１６がチャージされ、比較器１１の非反転入力端子が基準電圧となる。比較器１１は、検出端子２と信号線８を介して入力される電圧と、正極端子の基準電圧とを比較し、出力する。   The voltage detection circuit 1 is a circuit that drives with the power supply 7 as a power source, and is a detection circuit with a delay circuit having a predetermined time constant. The voltage detection circuit includes a comparator 11, resistors R12, R13, and R14, capacitors C15 and C16, and a signal line 8. A delay circuit is formed by the resistors R12, R13, and R14 and the capacitors C15 and C16. The resistor R12 and the capacitor C15 are connected in series, one end of the resistor R12 is connected to the power supply 7, and one end of the capacitor C15 is grounded. A connection point between the resistor R12 and the capacitor C15 is connected to a signal line 8 between the inverting input terminal of the comparator 11 and the detection terminal 2. The resistor R13 and the resistor R14 are connected in series, the capacitor C16 is connected in parallel with the resistor R14, one end of the resistor R13 is connected to the power supply 7, and one end of the resistor R14 and one end of the capacitor C15 are grounded. ing. A connection point between the resistor R13 and the resistor R14 and the other end of the capacitor C15 are connected to a non-inverting input terminal of the comparator 11. When the power supply 7 is activated, the capacitor C16 is charged, and the non-inverting input terminal of the comparator 11 becomes the reference voltage. The comparator 11 compares the voltage input via the detection terminal 2 and the signal line 8 with the reference voltage of the positive terminal and outputs the result.

検出端子２は、例えばインバータ制御装置のクロックラインと配線（図示しない）を介して電気的に接続されており、クロックラインの電圧変化を入力信号として入力する。そして、電圧検出回路１は、当該入力信号に対して、比較器１１にて基準電圧と比較し、比較結果を比較器１１より出力する。これにより、電圧検出回路１は、検出端子２の電圧の変化を検出することができる。   The detection terminal 2 is electrically connected to, for example, a clock line of the inverter control device via a wiring (not shown), and inputs a voltage change of the clock line as an input signal. The voltage detection circuit 1 compares the input signal with a reference voltage by the comparator 11 and outputs a comparison result from the comparator 11. Thereby, the voltage detection circuit 1 can detect a change in the voltage of the detection terminal 2.

ラッチ回路３は、抵抗Ｒ３１及びＲ３２と、トランジスタ３３とを備えている。抵抗Ｒ３１及び抵抗Ｒ３２は直列に接続されており、抵抗Ｒ３１の一端は電源７に接続され、抵抗Ｒ３２の一端は、電圧検出回路１の出力とラッチ回路３の入力を繋ぐ信号線８に接続されている。抵抗Ｒ３１と抵抗Ｒ３２との接続点は、トランジスタ３３のゲート端子に接続されている。トランジスタ３３はＰチャネル型ＦＥＴであり、トランジスタ３３のソース端子は抵抗Ｒ３１の一端及び電源７に接続されており、トランジスタ３３のドレイン端子は比較器５の反転入力端子に接続されている。そして、信号線８と抵抗３２との接続点がラッチ回路３の入力となり、トランジスタ３３のドレイン端子からの信号線８がラッチ回路３の出力となる。ラッチ回路３は、信号線８を通して入力される、電圧検出回路の出力信号に応じて、トランジスタ３３のゲート電圧を変化させることでトランジスタ３３をオン及びオフを切り換えて、電源７からトランジスタ３３のソース−ドレイン間の電流を制御することで、信号を出力する。これにより、ラッチ回路３は、電圧検出回路１の出力信号を保持する。 The latch circuit 3 includes resistors R31 and R32 and a transistor 33. The resistor R31 and the resistor R32 are connected in series, one end of the resistor R31 is connected to the power supply 7, and one end of the resistor R32 is connected to the signal line 8 that connects the output of the voltage detection circuit 1 and the input of the latch circuit 3. ing. A connection point between the resistor R31 and the resistor R32 is connected to the gate terminal of the transistor 33. The transistor 33 is a P-channel FET, the source terminal of the transistor 33 is connected to one end of the resistor R 31 and the power supply 7 , and the drain terminal of the transistor 33 is connected to the inverting input terminal of the comparator 5. The connection point between the signal line 8 and the resistor 32 becomes the input of the latch circuit 3, and the signal line 8 from the drain terminal of the transistor 33 becomes the output of the latch circuit 3. The latch circuit 3 switches the transistor 33 on and off by changing the gate voltage of the transistor 33 in accordance with the output signal of the voltage detection circuit input through the signal line 8, so that the source of the transistor 33 is supplied from the power supply 7. -A signal is output by controlling the current between the drains. Thereby, the latch circuit 3 holds the output signal of the voltage detection circuit 1 .

ツェナーダイオード４は、電圧検出回路１の出力１８とラッチ回路３の入力３４とを接続する信号線８に接続されており、ツェナーダイオード４のアノードが比較器５の出力に接続され、ツェナーダイオード４のカソードがラッチ回路３の入力３４に接続されている。ラッチ回路３の電圧検出回路１の出力１８とラッチ回路３の入力３４との電位差がツェナー電圧（Ｖｚ）以上の電圧になった場合に、ツェナーダイオード４は導通する。ツェナー電圧（Ｖｚ）は、電源７の起動時の信号ノイズにより生じる変動電圧より高い電圧値に設定されている。   The Zener diode 4 is connected to the signal line 8 that connects the output 18 of the voltage detection circuit 1 and the input 34 of the latch circuit 3, and the anode of the Zener diode 4 is connected to the output of the comparator 5. Are connected to the input 34 of the latch circuit 3. When the potential difference between the output 18 of the voltage detection circuit 1 of the latch circuit 3 and the input 34 of the latch circuit 3 is equal to or higher than the Zener voltage (Vz), the Zener diode 4 becomes conductive. The Zener voltage (Vz) is set to a voltage value higher than a fluctuation voltage generated by signal noise at the time of starting the power supply 7.

比較器５は、ラッチ回路３の出力と基準電圧とを比較して、比較結果を出力する。比較器５は、信号線８を介してラッチ回路３に接続されている。比較器５の反転端子はトランジスタ３３のドレイン端子と抵抗５１に接続され、比較器５の非反転端子は電源５２を介してアース接地されている。   The comparator 5 compares the output of the latch circuit 3 with the reference voltage and outputs a comparison result. The comparator 5 is connected to the latch circuit 3 via the signal line 8. The inverting terminal of the comparator 5 is connected to the drain terminal of the transistor 33 and the resistor 51, and the non-inverting terminal of the comparator 5 is grounded via the power supply 52.

出力端子６は信号線８を介して、比較器５の出力、比較器１１の出力、及び、ツェナーダイオード４のアノードに接続されている。   The output terminal 6 is connected to the output of the comparator 5, the output of the comparator 11, and the anode of the Zener diode 4 via the signal line 8.

信号線８は、上記のとおり、検出端子２から、電圧検出回路１及びラッチ回路３、ツェナーダイオード４を通って出力端子６から出力される配線であり、検出回路２から電圧検出回路１を介してラッチ回路３から出力される信号の配線である。   As described above, the signal line 8 is a wiring output from the output terminal 6 from the detection terminal 2 through the voltage detection circuit 1, the latch circuit 3, and the Zener diode 4, and from the detection circuit 2 through the voltage detection circuit 1. Wiring of signals output from the latch circuit 3.

次に、各回路における、信号のタイムチャートを、図２を用いて説明する。図２は、電源７からの信号、検出端子２により検出される信号、出力端子６により出力される信号及びラッチ回路３の入力３４における信号の時間特性を示すグラフである。図２において、Ｈはハイレベル（Ｈｉ）をＬはローレベル（Ｌｏ）を示している。   Next, a time chart of signals in each circuit will be described with reference to FIG. FIG. 2 is a graph showing time characteristics of the signal from the power supply 7, the signal detected by the detection terminal 2, the signal output by the output terminal 6, and the signal at the input 34 of the latch circuit 3. In FIG. 2, H indicates a high level (Hi) and L indicates a low level (Lo).

電源７により電源が、本例の電圧検出器に投入されると、電源７の信号電圧が徐々に上昇する（図２の時点ａを参照）。電源７が投入された後、電源７の電圧はすぐに安定せず、検出端子２の信号電圧は、電圧が確定しない低電圧領域を示している。電源７から電圧を引き出す場合に、オープンコレクタで電圧を出力させると、検出端子２の信号は、正常信号を示すローレベルの信号Ｌｏであるにもかからず、プルアップ回路の時定数の影響を受けるため、図２に示すように、誤信号（Ｓ）が出力されてしまう。そして、電圧が確定しない低電圧領域において、比較器１１は、誤信号（Ｓ）を出力する。当該誤信号（Ｓ）は、電源７の起動時の不安定状態を原因とするノイズとして信号線８を流れる信号に含まれる。そして、信号線８の信号電圧は、図２に示す、検出端子２の信号のように変動する（図２の時点ａ〜ｂを参照）。 When the power source is turned on by the power source 7 to the voltage detector of this example, the signal voltage of the power source 7 gradually increases (see time point a in FIG. 2). After the power source 7 is turned on, the voltage of the power source 7 does not stabilize immediately, and the signal voltage at the detection terminal 2 indicates a low voltage region where the voltage is not fixed. When pulling out the voltage from power supply 7, when the output voltage at open collector, the signal detection terminal 2 is not applied to a low-level signal Lo showing the normal signal, the time constant of the pull-up circuit Due to the influence, an error signal (S) is output as shown in FIG. The comparator 11 outputs an error signal (S) in the low voltage region where the voltage is not fixed. The error signal (S) is included in a signal flowing through the signal line 8 as noise caused by an unstable state at the time of starting the power supply 7. Then, the signal voltage of the signal line 8 fluctuates like the signal of the detection terminal 2 shown in FIG. 2 (see time points a and b in FIG. 2).

図１に示すように、本例は、電圧検出回路１の出力１８とラッチ回路３の入力３４との間の信号線８にツェナーダイオード４を接続する。比較器１１から出力された誤信号（Ｓ）に基づく変動電圧はツェナー電圧（Ｖｚ）以下であるため、誤信号（Ｓ）はツェナーダイオード４により遮断され、ラッチ回路３の入力３４に入力されない。すなわち図２に示すように、電源７が投入された後にラッチ回路３の入力３４は徐々に上昇するが、入力３４の電圧と比較器１１の出力電圧との電位差がツェナー電圧（Ｖｚ）に達するまでは、入力３４によりラッチ回路３に入力される信号は無効化される。そのため、ラッチ回路３は、誤信号（Ｓ）により誤動作を生じない。 As shown in FIG. 1, in this example, a Zener diode 4 is connected to a signal line 8 between an output 18 of the voltage detection circuit 1 and an input 34 of the latch circuit 3. Since the fluctuation voltage based on the error signal (S) output from the comparator 11 is equal to or lower than the zener voltage (Vz), the error signal (S) is blocked by the zener diode 4 and is not input to the input 34 of the latch circuit 3. That is, as shown in FIG. 2, the input 34 of the latch circuit 3 gradually rises after the power supply 7 is turned on, but the potential difference between the voltage of the input 34 and the output voltage of the comparator 11 reaches the Zener voltage (Vz). Until then, the signal input to the latch circuit 3 by the input 34 is invalidated. Therefore, the latch circuit 3 does not malfunction due to the error signal (S).

さらに電源７の電圧が上昇すると、ラッチ回路３の入力３４の電圧はツェナー電圧（Ｖｚ）より高くなる（図２の時点ｂを参照）。この時、比較器１１の出力はハイレベルになっているため、比較器１１の出力とラッチ回路３の入力３４との電位差はツェナー電圧（Ｖｚ）より小さく、ツェナーダイオード４に電流は流れない。これにより、図２に示す時点ａ〜ｃの間は、ラッチ回路３に入力される信号を無効化する無効期間となる。 When the voltage of the power supply 7 further increases, the voltage at the input 34 of the latch circuit 3 becomes higher than the zener voltage (Vz) (see time point b in FIG. 2). At this time, since the output of the comparator 11 is at a high level, the potential difference between the output of the comparator 11 and the input 34 of the latch circuit 3 is smaller than the Zener voltage (Vz), and no current flows through the Zener diode 4. As a result, the period between time points a and c shown in FIG. 2 is an invalid period for invalidating the signal input to the latch circuit 3.

そして、電源７の電圧が上限電圧で安定した時（図２の時点ｃ）に、本例の電圧検出器は、これまでの不安定な状態から正常状態となる。   When the voltage of the power source 7 is stabilized at the upper limit voltage (time point c in FIG. 2), the voltage detector of this example is changed from the unstable state so far to the normal state.

正常状態において、検出端子２により電圧の異常信号が入力されると、電圧検出回路１は、比較器１１をハイレベル（Ｈｉ）からローレベル（Ｌｏ）に切り換えて、信号Ｌｏを出力する。電圧検出回路１の出力とラッチ回路３の入力３４との間の電位差はツェナー電圧（Ｖｚ）より大きくなるため、ツェナーダイオード４が導通し、ラッチ回路３が動作してトランジスタ３３をオンにする。そして、ラッチ回路３は、電圧検出回路１の出力信号を保持したこと示す信号を、出力端子６により出力する。これにより、本例の電圧検出器は、電圧の異常を検出する。 When a voltage abnormality signal is input from the detection terminal 2 in the normal state, the voltage detection circuit 1 switches the comparator 11 from the high level (Hi) to the low level (Lo) and outputs the signal Lo. Since the potential difference between the output of the voltage detection circuit 1 and the input 34 of the latch circuit 3 is larger than the Zener voltage (Vz), the Zener diode 4 becomes conductive and the latch circuit 3 operates to turn on the transistor 33. Then, the latch circuit 3 outputs a signal indicating that the output signal of the voltage detection circuit 1 is held from the output terminal 6. Thereby, the voltage detector of this example detects a voltage abnormality.

図２の時点ｄで、電源７を切ると、電源７の電圧は下降し、ラッチ回路３の入力３４及び出力端子６の電圧も下降する。そして、ラッチ回路３の入力３４の電圧がツェナー電圧（Ｖｚ）より小さくなると（図２の時点ｅ）、無効期間になる。   When the power supply 7 is turned off at the time point d in FIG. 2, the voltage of the power supply 7 decreases, and the voltages of the input 34 and the output terminal 6 of the latch circuit 3 also decrease. When the voltage at the input 34 of the latch circuit 3 becomes smaller than the zener voltage (Vz) (time point e in FIG. 2), an invalid period is entered.

時点ｅの経過後、電源７を再起動させると（図２の時点ｆ）、電源７の信号電圧は再び上昇し、ラッチ回路３の入力３４の電圧が上昇する。電源７の最初の起動時と同様に、再起動時にも、電源７の状態が不安定になるため、検出端子２は、誤信号（Ｓ）を検出し、当該誤信号（Ｓ）が電圧検出回路１に入力され、電圧検出回路１から出力される。しかし、ラッチ回路３の入力３４の電圧はツェナー電圧（Ｖｚ）より小さいため、信号線８を通る誤信号（Ｓ）はツェナーダイオード４により遮断される。これにより、本例の電圧検出器は、電源７の再起動時に生じる誤信号（Ｓ）を無効化させて、ラッチ回路３の誤動作を防ぐ。   When the power supply 7 is restarted after the elapse of time e (time f in FIG. 2), the signal voltage of the power supply 7 rises again, and the voltage of the input 34 of the latch circuit 3 rises. Similarly to the first start-up of the power supply 7, since the state of the power supply 7 becomes unstable at the time of restart, the detection terminal 2 detects the error signal (S), and the error signal (S) detects the voltage. Input to the circuit 1 and output from the voltage detection circuit 1. However, since the voltage at the input 34 of the latch circuit 3 is smaller than the zener voltage (Vz), the error signal (S) passing through the signal line 8 is blocked by the zener diode 4. Thereby, the voltage detector of this example invalidates the error signal (S) generated when the power supply 7 is restarted, thereby preventing the malfunction of the latch circuit 3.

そして、電源７の電圧がさらに上昇し、図２の時点ｇを経過すると、ラッチ回路３の入力３４の電圧がツェナー電圧（Ｖｚ）に達し、無効期間が終了する。さらに、電源７の電圧がさらに上昇し、図２の時点ｇを経過すると、本例の電圧検出器は正常状態となる。   When the voltage of the power source 7 further rises and the time point g in FIG. 2 elapses, the voltage at the input 34 of the latch circuit 3 reaches the zener voltage (Vz), and the invalid period ends. Further, when the voltage of the power source 7 further rises and the time point g in FIG. 2 elapses, the voltage detector of this example is in a normal state.

上記のように本例は、検出端子２から電圧検出回路１を介してラッチ回路３から出力される信号線８にツェナーダイオード４を接続し、当該ツェナーダイオード４により所定の電圧以下の信号を遮断する。これにより、例えば電源７の起動時のノイズによって信号線８の信号の電圧が変動した場合に、ツェナーダイオード４が当該変動電圧を含む誤信号を遮断するため、ラッチ回路が誤動作することを防ぐことができる。また、電源７の最初の起動時に限らず、電源７の再起動において、信号線８の信号の電圧が変動した場合にも、ツェナーダイオード４により、当該誤信号が遮断されるため、ラッチ回路が誤動作することを防ぐことができる。   As described above, in this example, the Zener diode 4 is connected to the signal line 8 output from the latch circuit 3 from the detection terminal 2 through the voltage detection circuit 1, and the signal below a predetermined voltage is cut off by the Zener diode 4. To do. Accordingly, for example, when the voltage of the signal line 8 fluctuates due to noise at the time of starting the power supply 7, the Zener diode 4 blocks an erroneous signal including the fluctuation voltage, thereby preventing the latch circuit from malfunctioning. Can do. Further, not only when the power supply 7 is first started, but also when the voltage of the signal line 8 fluctuates when the power supply 7 is restarted, the zener diode 4 blocks the erroneous signal, so that the latch circuit It is possible to prevent malfunction.

また本例は、ツェナーダイオード４を、電圧検出回路１の出力１８とラッチ回路３の入力との間の信号線８に接続する。これにより、電圧検出回路１が、電源７の起動時、及び、電源７の再起動時に生じる誤信号を検出し、ラッチ回路３に出力した場合に、ツェナーダイオード４により、誤信号がラッチ回路３に入力されないため、ラッチ回路３が動作せず、電圧検出器の誤作動を防ぐことができる。 In this example, the Zener diode 4 is connected to the signal line 8 between the output 18 of the voltage detection circuit 1 and the input of the latch circuit 3. As a result, when the voltage detection circuit 1 detects an error signal generated when the power supply 7 is started and when the power supply 7 is restarted and outputs the error signal to the latch circuit 3, the error signal is latched by the Zener diode 4. Therefore, the latch circuit 3 does not operate and malfunction of the voltage detector can be prevented.

なお本例は、信号線８を導通する信号であり、所定の電圧以下である信号を遮断するための回路素子として、ツェナーダイオード４を用いるが、トランジスタ等のスイッチング素子でもよく、例えば複数のダイオードを直列に接続することにより、ノイズを含む信号を遮断してもよい。または、必ずしもスイッチング素子である必要はなく、所定の電圧以下の信号を遮断する回路素子であってもよい。   In this example, the Zener diode 4 is used as a circuit element for cutting off a signal that is conducted through the signal line 8 and is equal to or lower than a predetermined voltage. However, a switching element such as a transistor may be used. May be blocked in series by connecting them in series. Alternatively, it is not necessarily a switching element, and it may be a circuit element that cuts off a signal having a predetermined voltage or less.

なお、ツェナーダイオード４のツェナー電圧（Ｖｚ）について、電源７の起動時のノイズに伴う変動電圧は回路設計の段階で予め決まる。そのため、当該変動電圧を含む信号がツェナーダイオード４に入力された際に、ツェナーダイオード４のアノードとカソード間で生じる電位差よりツェナー電圧（Ｖｚ）が大きくなるように、ツェナー電圧（Ｖｚ）を設定すればよい。一方、正常状態において、電圧検出回路１が検出端子２から異常電圧を検出した場合には、電圧検出回路１から出力される、異常電圧を示す信号に対して、ツェナーダイオード４は導通する。そのため、ツェナーダイオード４において、異常電圧の信号を入力とした際に、ツェナー電圧（Ｖｚ）がアノードとカソード間で生じる電位差より小さくなるよう、ツェナー電圧（Ｖｚ）を設定すればよい。   As for the Zener voltage (Vz) of the Zener diode 4, the fluctuation voltage due to noise at the time of starting the power supply 7 is determined in advance at the stage of circuit design. Therefore, when a signal including the fluctuation voltage is input to the Zener diode 4, the Zener voltage (Vz) is set so that the Zener voltage (Vz) becomes larger than the potential difference generated between the anode and the cathode of the Zener diode 4. That's fine. On the other hand, when the voltage detection circuit 1 detects an abnormal voltage from the detection terminal 2 in a normal state, the Zener diode 4 becomes conductive with respect to a signal indicating the abnormal voltage output from the voltage detection circuit 1. Therefore, in the Zener diode 4, when an abnormal voltage signal is input, the Zener voltage (Vz) may be set so that the Zener voltage (Vz) is smaller than the potential difference generated between the anode and the cathode.

なお、本例のツェナー電圧（Ｖｚ）が本発明の「所定の電圧」に相当する。   The zener voltage (Vz) in this example corresponds to the “predetermined voltage” in the present invention.

《第２実施形態》
図３は、発明の他の実施形態に係る電圧検出器を示すブロック図である。本例では上述した第１実施形態に対して、ツェナーダイオード４を接続する位置が異なる。これ以外の構成は上述した第１実施形態と同じであるため、その記載を適宜、援用する。 << Second Embodiment >>
FIG. 3 is a block diagram showing a voltage detector according to another embodiment of the invention. In this example, the position where the Zener diode 4 is connected is different from the first embodiment described above. Since the configuration other than this is the same as that of the first embodiment described above, the description thereof is incorporated as appropriate.

図３に示すように、電圧検出回路１には抵抗１７がさらに接続されており、抵抗Ｒ１７の一端は信号線８に接続され、抵抗Ｒ１７の他端がアース接地されている。そして、電圧検出回路１内の遅延回路は、抵抗Ｒ１２、Ｒ１３、Ｒ１４及びＲ１７と、コンデンサＣ１５及びＣ１６とにより形成されている。ツェナーダイオード４は、遅延回路内に設けられており、ツェナーダイオード４のカソードが抵抗Ｒ１２とコンデンサＣ１５の接続点に接続され、ツェナーダイオード４のアノードが抵抗Ｒ１７の一端と比較器１１の反転端子に接続されている。 As shown in FIG. 3, and is further connected resistor 17 to the circuit 1 output voltage detection, one end of the resistor R17 is connected to the signal line 8, the other end of the resistor R17 is grounded. The delay circuit of the voltage detection circuit 1 includes resistors R12, R13, R14 and R17, is formed by the capacitor C15 and C16. The Zener diode 4 is provided in the delay circuit, the cathode of the Zener diode 4 is connected to the connection point of the resistor R12 and the capacitor C15, and the anode of the Zener diode 4 is connected to one end of the resistor R17 and the inverting terminal of the comparator 11. It is connected.

次に、各回路における、信号のタイムチャートを、図４を用いて説明する。図４は、電源７からの信号、検出端子２により検出される信号及び出力端子６により出力される信号の時間特性を示すグラフである。図４において、Ｈはハイレベル（Ｈｉ）をＬはローレベル（Ｌｏ）を示している。   Next, a time chart of signals in each circuit will be described with reference to FIG. FIG. 4 is a graph showing time characteristics of the signal from the power source 7, the signal detected by the detection terminal 2, and the signal output by the output terminal 6. In FIG. 4, H indicates a high level (Hi) and L indicates a low level (Lo).

電源７により電源が、本例の電圧検出器に投入されると、電源７の信号電圧が徐々に上昇する（図４の時点ａを参照）。また、電源７の起動時の不安定な状態により、誤信号（Ｓ）が検出端子２に入力される。本例は、上記の通り、電圧検出回路１の遅延回路の部分であり、電圧検出回路１から出力されるまでの信号線８にツェナーダイオード４を接続する。そのため、誤信号（Ｓ）は、比較器１１に入力される前に、ツェナーダイオード４によって無効化され、電圧検出回路１は誤信号（Ｓ）による電圧変化を誤って検出しない。そして、ラッチ回路３には、誤信号（Ｓ）を含む信号が入力されないため、ラッチ回路３は誤信号（Ｓ）により誤って動作することはない。出力端子６により出力される信号は誤信号（Ｓ）の影響を受けず、電源７の電圧の上昇に伴い、上昇し続ける。 When the power source is turned on by the power source 7 to the voltage detector of this example, the signal voltage of the power source 7 gradually increases (see time point a in FIG. 4). Further, an error signal (S) is input to the detection terminal 2 due to an unstable state when the power source 7 is activated. This example is a delay circuit portion of the voltage detection circuit 1 as described above, and the Zener diode 4 is connected to the signal line 8 from the voltage detection circuit 1 until output. Therefore, the error signal (S) is invalidated by the Zener diode 4 before being input to the comparator 11, and the voltage detection circuit 1 does not erroneously detect a voltage change due to the error signal (S). Since no signal including the error signal (S) is input to the latch circuit 3, the latch circuit 3 is not erroneously operated by the error signal (S). The signal output from the output terminal 6 is not affected by the error signal (S), and continues to increase as the voltage of the power supply 7 increases.

そして、図４の時点ｂで電源７の電圧は安定し、本例の電圧検出器は正常状態となる。図４の時点ｃで電源７を切ると、電源７の電圧は下降し、出力端子６により出力される信号電圧も下降する。   At time b in FIG. 4, the voltage of the power source 7 is stabilized, and the voltage detector of this example is in a normal state. When the power source 7 is turned off at the time point c in FIG. 4, the voltage of the power source 7 decreases and the signal voltage output from the output terminal 6 also decreases.

電源７を再起動させると（図４の時点ｄ）、電源７の信号電圧は再び上昇する。電源７の最初の起動時と同様に、再起動時にも、電源７の状態が不安定になるため、検出端子２は誤信号（Ｓ）を検出し、当該誤信号（Ｓ）が電圧検出回路１に入力される。しかし、本例は信号線８にツェナーダイオード４を接続するため、誤信号（Ｓ）はツェナーダイオード４により遮断される。   When the power supply 7 is restarted (time point d in FIG. 4), the signal voltage of the power supply 7 rises again. Similarly to the first start-up of the power supply 7, since the state of the power supply 7 becomes unstable at the time of restart, the detection terminal 2 detects the error signal (S), and the error signal (S) is detected by the voltage detection circuit. 1 is input. However, since the zener diode 4 is connected to the signal line 8 in this example, the error signal (S) is blocked by the zener diode 4.

上記のように本例は、ツェナーダイオード４を電圧検出回路１の遅延回路に設ける。これにより、電源７の起動時、及び、電源７の再起動時に生じる誤信号が検出端子２により入力された場合に、電圧検出回路１の遅延回路の部分で当該誤信号が遮断され、誤信号が電圧検出回路１から出力されないため、ラッチ回路３の誤動作を防ぎ、電圧検出器の誤作動を防ぐことができる。また、図３に示すように、本例の電圧検出回路１に含まれる遅延回路は電源７から電圧をとるため、電源７の起動時又は電圧再起動時に、当該遅延回路の部分で誤信号が発生する可能性がある。本例は、遅延回路部分にツェナーダイオード４を接続するため、遅延回路の時定数に関わらず、誤信号が電圧検出回路１から出力されず、電圧検出器の誤動作を防ぐことができる。 As described above, in this example, the Zener diode 4 is provided in the delay circuit of the voltage detection circuit 1. As a result, when an error signal generated when the power supply 7 is started and when the power supply 7 is restarted is input to the detection terminal 2, the error signal is cut off at the delay circuit portion of the voltage detection circuit 1, and the error signal is Is not output from the voltage detection circuit 1, the malfunction of the latch circuit 3 can be prevented, and the malfunction of the voltage detector can be prevented. Further, as shown in FIG. 3, since the delay circuit included in the voltage detection circuit 1 of this example takes a voltage from the power supply 7, an error signal is generated in the delay circuit when the power supply 7 is started or when the voltage is restarted. May occur. In this example, since the Zener diode 4 is connected to the delay circuit portion, an error signal is not output from the voltage detection circuit 1 regardless of the time constant of the delay circuit, and malfunction of the voltage detector can be prevented.

《第３実施形態》
図５は、発明の他の実施形態に係る電圧検出器を示すブロック図である。本例では上述した第１実施形態に対して、ツェナーダイオード４を接続する位置が異なる。これ以外の構成は上述した第１実施形態と同じであるため、その記載を適宜、援用する。 << Third Embodiment >>
FIG. 5 is a block diagram showing a voltage detector according to another embodiment of the invention. In this example, the position where the Zener diode 4 is connected is different from the first embodiment described above. Since the configuration other than this is the same as that of the first embodiment described above, the description thereof is incorporated as appropriate.

図５に示すように、ツェナーダイオード４は、ラッチ回路３に設けられており、ツェナーダイオード４のカソードがトランジスタ３３のドレイン端子に接続され、ツェナーダイオード４のアノードがラッチ回路の出力３５に接続されている。言い換えると、ツェナーダイオード４は、トランジスタ３３のドレイン端子から出力３５を結ぶ信号線８に接続されている。 As shown in FIG. 5, the Zener diode 4 is provided to the latch circuit 3, a cathode of the Zener diode 4 is connected to the drain terminal of the transistor 3 3, the anode of the Zener diode 4 is connected to the output 35 of the latch circuit Has been. In other words, zener diode 4 is connected to the drain terminal of the transistor 3 3 to the signal line 8 that connects the output 35.

次に、各回路における、信号のタイムチャートを、図６を用いて説明する。図６は、電源７からの信号、検出端子２により検出される信号、出力端子６により出力される信号及びラッチ回路３の出力３５の信号の時間特性を示すグラフである。図６において、Ｈはハイレベル（Ｈｉ）をＬはローレベル（Ｌｏ）を示している。   Next, a time chart of signals in each circuit will be described with reference to FIG. FIG. 6 is a graph showing time characteristics of a signal from the power supply 7, a signal detected by the detection terminal 2, a signal output by the output terminal 6, and a signal of the output 35 of the latch circuit 3. In FIG. 6, H indicates a high level (Hi) and L indicates a low level (Lo).

電源７により電源が、本例の電圧検出器に投入されると、電源７の信号電圧が徐々に上昇する（図４の時点ａを参照）。また、電源７の起動時の不安定な状態により、誤信号（Ｓ）が検出端子２に入力される。本例の電圧検出器は、電圧検出回路１にツェナーダイオード４に設けず、ラッチ回路３の入力側の信号線８にもツェナーダイオード４を設けないため、誤信号（Ｓ）がラッチ回路３に入力される可能性がある。本例では、ラッチ回路３の出力３５にツェナーダイオード４を設けるため、ラッチ回路３の出力３５の電圧がラッチ電圧（Ｖｚ）より大きくならないと、ツェナーダイオード４が導通せず、ラッチ回路３が動作しない。図６に示すように、誤信号（Ｓ）がラッチ回路３に入力される場合に、ラッチ回路３の出力３５の電圧はラッチ電圧（Ｖｚ）を越えないため、ラッチ回路３は動作しない。これにより、本例は、誤信号（Ｓ）に基づく誤動作を防ぐことができる。 When the power source is turned on by the power source 7 to the voltage detector of this example, the signal voltage of the power source 7 gradually increases (see time point a in FIG. 4). Further, an error signal (S) is input to the detection terminal 2 due to an unstable state when the power source 7 is activated. Since the voltage detector of this example is not provided with the Zener diode 4 in the voltage detection circuit 1 and the Zener diode 4 is not provided in the signal line 8 on the input side of the latch circuit 3, an error signal (S) is generated in the latch circuit 3. May be entered. In this example, since the Zener diode 4 is provided at the output 35 of the latch circuit 3 , if the voltage of the output 35 of the latch circuit 3 is not larger than the latch voltage (Vz), the Zener diode 4 is not turned on and the latch circuit 3 operates. do not do. As shown in FIG. 6, when an error signal (S) is input to the latch circuit 3, the voltage at the output 35 of the latch circuit 3 does not exceed the latch voltage (Vz), so the latch circuit 3 does not operate. Thereby, this example can prevent the malfunction based on the error signal (S).

そして、図６の時点ｂで電源７の電圧は安定し、本例の電圧検出器は正常状態となる。図６の時点ｃで電源７を切ると、電源７の電圧は下降し、出力端子６により出力される信号電圧も下降する。   Then, at time point b in FIG. 6, the voltage of the power source 7 is stabilized, and the voltage detector of this example is in a normal state. When the power supply 7 is turned off at the time point c in FIG. 6, the voltage of the power supply 7 decreases and the signal voltage output from the output terminal 6 also decreases.

電源７を再起動させると（図６の時点ｄ）、電源７の信号電圧は再び上昇する。電源７の最初の起動時と同様に、再起動時にも、電源７の状態が不安定になるため、検出端子２は誤信号（Ｓ）を検出し、当該誤信号（Ｓ）が電圧検出回路１に入力され、電圧検出回路１から出力される。しかし、本例はラッチ回路３の出力３５にツェナーダイオード４を接続するため、ラッチ回路３は動作しない。   When the power supply 7 is restarted (time point d in FIG. 6), the signal voltage of the power supply 7 rises again. Similarly to the first start-up of the power supply 7, since the state of the power supply 7 becomes unstable at the time of restart, the detection terminal 2 detects the error signal (S), and the error signal (S) is detected by the voltage detection circuit. 1 and output from the voltage detection circuit 1. However, since the zener diode 4 is connected to the output 35 of the latch circuit 3 in this example, the latch circuit 3 does not operate.

上記のように本例は、ツェナーダイオード４をラッチ回路３内に設ける。これにより、電源７の起動時、及び、電源７の再起動時に生じる誤信号が検出端子２に入力された場合に、ラッチ回路３の出力部分で当該誤信号が遮断され、ラッチ回路３は動作しないため、ラッチ回路３の誤動作を防ぎ、電圧検出器の誤作動を防ぐことができる。 As described above, in this example, the Zener diode 4 is provided in the latch circuit 3. As a result, when an error signal generated when the power supply 7 is started and when the power supply 7 is restarted is input to the detection terminal 2, the error signal is cut off at the output portion of the latch circuit 3, and the latch circuit 3 operates. Therefore, malfunction of the latch circuit 3 can be prevented, and malfunction of the voltage detector can be prevented.

１…電圧検出回路
１１…比較器
Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１７…抵抗
Ｃ１５、Ｃ１６…コンデンサ
２…検出端子
３…ラッチ回路
Ｒ３１、Ｒ３２…抵抗
３３…トランジスタ
３４…入力
３５…出力
４…ツェナーダイオード
５…比較器
Ｒ５１…抵抗
５２…電源
６…出力端子
７…電源
８…信号線
DESCRIPTION OF SYMBOLS 1 ... Voltage detection circuit 11 ... Comparator R12, R13, R14, R17 ... Resistor C15, C16 ... Capacitor 2 ... Detection terminal 3 ... Latch circuit R31, R32 ... Resistor 33 ... Transistor 34 ... Input 35 ... Output 4 ... Zener diode 5 ... comparator R51 ... resistor 52 ... power source 6 ... output terminal 7 ... power source 8 ... signal line

Claims (8)

検出端子に印加される電圧を検出する電圧検出回路と、
前記電圧検出回路に接続され、前記電圧検出回路の出力信号を保持するラッチ回路と、
前記検出端子から前記電圧検出回路を介して前記ラッチ回路から出力される信号の信号線に接続され、所定の電圧以下の前記信号を遮断する回路素子とを備え、
前記ラッチ回路の出力は、比較器による比較結果として出力されつつ、前記ラッチ回路の入力に出力され、
前記所定の電圧は、誤信号の変動電圧より大きい電圧に設定されている
ことを特徴とする電圧検出器。 A voltage detection circuit for detecting a voltage applied to the detection terminal;
A latch circuit connected to the voltage detection circuit and holding an output signal of the voltage detection circuit;
A circuit element connected to a signal line of a signal output from the latch circuit from the detection terminal via the voltage detection circuit and blocking the signal of a predetermined voltage or less;
The output of the latch circuit is output to the input of the latch circuit while being output as a comparison result by the comparator,
The voltage detector, wherein the predetermined voltage is set to a voltage higher than a fluctuation voltage of an error signal . 前記所定の電圧は、前記信号に含まれるノイズによって変動する変動電圧より大きい電圧に設定されている
ことを特徴とする請求項１記載の電圧検出器。 The voltage detector according to claim 1, wherein the predetermined voltage is set to a voltage that is greater than a fluctuating voltage that fluctuates due to noise included in the signal. 前記電圧検出回路又はラッチ回路の少なくとも一方の回路を駆動させる電源電圧をさらに備え、
前記所定の電圧は、前記電源電圧の起動時に発生する、前記信号の変動電圧より大きい電圧に設定されている
ことを特徴とする請求項１記載の電圧検出器。 A power supply voltage for driving at least one of the voltage detection circuit and the latch circuit;
The voltage detector according to claim 1, wherein the predetermined voltage is set to a voltage larger than a fluctuation voltage of the signal generated when the power supply voltage is activated. 前記回路素子は、ツェナーダイオードである
ことを特徴とする請求項１〜３のいずれか一項に記載の電圧検出器。 The voltage detector according to claim 1, wherein the circuit element is a Zener diode. 前記回路素子は、前記電圧検出回路の出力と前記ラッチ回路の入力との間に接続されている
ことを特徴とする請求項１〜４のいずれか一項に記載の電圧検出器。 The voltage detector according to claim 1, wherein the circuit element is connected between an output of the voltage detection circuit and an input of the latch circuit. 前記回路素子は、前記電圧検出回路に含まれる遅延回路に設けられている
ことを特徴とする請求項１〜４のいずれか一項に記載の電圧検出器。 The voltage detector according to claim 1, wherein the circuit element is provided in a delay circuit included in the voltage detection circuit. 前記回路素子は、前記ラッチ回路内に設けられている
ことを特徴とする請求項１〜４のいずれか一項に記載の電圧検出器。 The voltage detector according to claim 1, wherein the circuit element is provided in the latch circuit. 検出端子に印加される電圧を検出する工程と、
前記電圧を検出する電圧検出回路の出力信号をラッチ回路により保持する工程と、
前記検出端子から前記電圧検出回路を介して前記ラッチ回路から出力される信号線を流れる信号のうち、所定の電圧以下の信号を遮断する工程とを含み、
前記ラッチ回路の出力は、比較器による比較結果として出力されつつ、前記ラッチ回路の入力に出力され、
前記所定の電圧は、誤信号の変動電圧より大きい電圧に設定されている
ことを特徴とする電圧検出方法。 Detecting a voltage applied to the detection terminal;
Holding the output signal of the voltage detection circuit for detecting the voltage by a latch circuit;
Cutting off a signal having a predetermined voltage or less from a signal flowing from a signal line output from the latch circuit via the voltage detection circuit from the detection terminal,
The output of the latch circuit is output to the input of the latch circuit while being output as a comparison result by the comparator,
The voltage detection method , wherein the predetermined voltage is set to a voltage higher than a fluctuation voltage of an error signal .
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