JP5703657B2 - Voltage detector and voltage detection method - Google Patents
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Description
本発明は、電圧検出器及び電圧検出方法に関するものである。 The present invention relates to a voltage detector and a voltage detection method.
基準電圧とコンパレータと遅延回路とラッチ回路とからなる遅延付き電圧検出器において、電源投入直後の初期期間に、当該ラッチ回路の出力電圧を固定するために、定電流インバータ回路とコンデンサで構成される出力固定回路を有する遅延付き電圧検出器が知られている(特許文献1)。 In a voltage detector with a delay composed of a reference voltage, a comparator, a delay circuit, and a latch circuit, it is composed of a constant current inverter circuit and a capacitor in order to fix the output voltage of the latch circuit in the initial period immediately after power-on. A voltage detector with a delay having an output fixing circuit is known (Patent Document 1).
しかしながら、当該コンデンサを充電することにより当該出力電圧を固定するため、当該コンデンサが完全に放電する前に電源が再投入された場合には、出力電圧を固定する期間が短くなり、当該期間の経過後に検出端子の電圧が不定となり、誤作動を引き起こすという、問題があった。 However, since the output voltage is fixed by charging the capacitor, if the power is turned on again before the capacitor is completely discharged, the period for fixing the output voltage is shortened. There was a problem that the voltage at the detection terminal later became unstable, causing malfunction.
本発明が解決しようとする課題は、電源の投入時の誤作動を防ぐことができる電圧検出器を提供することである。 The problem to be solved by the present invention is to provide a voltage detector that can prevent a malfunction at power-on.
本発明は、検出端子から電圧検出回路を介してラッチ回路から出力される信号の信号線に、所定の電圧以下の信号を遮断する回路素子を備えることによって上記課題を解決する。 The present invention solves the above-mentioned problem by providing a circuit element that cuts off a signal having a voltage equal to or lower than a predetermined voltage on a signal line of a signal output from a latch circuit through a voltage detection circuit from a detection terminal.
本発明によれば、誤作動の原因となる電圧レベルの信号が当該回路素子により遮断されるため、誤信号によりラッチ回路が動作せず、電圧検出器の誤作動を防ぐことができる。 According to the present invention, since a signal at a voltage level that causes a malfunction is blocked by the circuit element, the latch circuit does not operate due to the malfunction signal, and the malfunction of the voltage detector can be prevented.
以下、本発明の実施形態を図面に基づいて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
《第1実施形態》
図1は、発明の実施形態に係る電圧検出器のブロック図である。詳細な図示は省略するが、本例の電圧検出器は、例えば車両用のインバータ制御装置に搭載され、インバータに設けられるスイッチング素子(IGBT)のクロックラインの信号を検出するために用いられる。なお本例の電圧検出器は、当該インバータ制御装置以外の装置にも適用可能である。
<< First Embodiment >>
FIG. 1 is a block diagram of a voltage detector according to an embodiment of the invention. Although detailed illustration is omitted, the voltage detector of this example is mounted on an inverter control device for a vehicle, for example, and is used for detecting a signal on a clock line of a switching element (IGBT) provided in the inverter. In addition, the voltage detector of this example is applicable also to apparatuses other than the said inverter control apparatus.
本例の電圧検出器は、電圧検出回路1、検出端子2と、ラッチ回路3と、ツェナーダイオード4と、比較器5と、出力端子6と、電源7と、信号線8とを備える。
The voltage detector of this example includes a
電圧検出回路1は、電源7を電力源として駆動する回路であり、所定の時定数をもつ遅延回路つきの検出回路である。電圧検出回路には、比較器11と、抵抗R12、R13及びR14と、コンデンサC15及びC16と、信号線8とが設けられている。抵抗R12、R13及びR14と、コンデンサC15及びC16とにより、遅延回路が形成されている。抵抗R12とコンデンサC15は直列に接続されており、抵抗R12の一端は電源7に接続され、コンデンサC15の一端はアース接地されている。抵抗R12とコンデンサC15の接続点は、比較器11の反転入力端子と検出端子2と間の信号線8に接続されている。抵抗R13と抵抗R14は直列に接続されており、コンデンサC16は抵抗R14と並列に接続されており、抵抗R13の一端は電源7に接続され、抵抗R14の一端及びコンデンサC15の一端はアース接地されている。抵抗R13と抵抗R14との接続点及びコンデンサC15の他端は比較器11の非反転入力端子に接続されている。電源7が起動すると、コンデンサC16がチャージされ、比較器11の非反転入力端子が基準電圧となる。比較器11は、検出端子2と信号線8を介して入力される電圧と、正極端子の基準電圧とを比較し、出力する。
The
検出端子2は、例えばインバータ制御装置のクロックラインと配線(図示しない)を介して電気的に接続されており、クロックラインの電圧変化を入力信号として入力する。そして、電圧検出回路1は、当該入力信号に対して、比較器11にて基準電圧と比較し、比較結果を比較器11より出力する。これにより、電圧検出回路1は、検出端子2の電圧の変化を検出することができる。
The detection terminal 2 is electrically connected to, for example, a clock line of the inverter control device via a wiring (not shown), and inputs a voltage change of the clock line as an input signal. The
ラッチ回路3は、抵抗R31及びR32と、トランジスタ33とを備えている。抵抗R31及び抵抗R32は直列に接続されており、抵抗R31の一端は電源7に接続され、抵抗R32の一端は、電圧検出回路1の出力とラッチ回路3の入力を繋ぐ信号線8に接続されている。抵抗R31と抵抗R32との接続点は、トランジスタ33のゲート端子に接続されている。トランジスタ33はPチャネル型FETであり、トランジスタ33のソース端子は抵抗R31の一端及び電源7に接続されており、トランジスタ33のドレイン端子は比較器5の反転入力端子に接続されている。そして、信号線8と抵抗32との接続点がラッチ回路3の入力となり、トランジスタ33のドレイン端子からの信号線8がラッチ回路3の出力となる。ラッチ回路3は、信号線8を通して入力される、電圧検出回路の出力信号に応じて、トランジスタ33のゲート電圧を変化させることでトランジスタ33をオン及びオフを切り換えて、電源7からトランジスタ33のソース−ドレイン間の電流を制御することで、信号を出力する。これにより、ラッチ回路3は、電圧検出回路1の出力信号を保持する。
The
ツェナーダイオード4は、電圧検出回路1の出力18とラッチ回路3の入力34とを接続する信号線8に接続されており、ツェナーダイオード4のアノードが比較器5の出力に接続され、ツェナーダイオード4のカソードがラッチ回路3の入力34に接続されている。ラッチ回路3の電圧検出回路1の出力18とラッチ回路3の入力34との電位差がツェナー電圧(Vz)以上の電圧になった場合に、ツェナーダイオード4は導通する。ツェナー電圧(Vz)は、電源7の起動時の信号ノイズにより生じる変動電圧より高い電圧値に設定されている。
The Zener
比較器5は、ラッチ回路3の出力と基準電圧とを比較して、比較結果を出力する。比較器5は、信号線8を介してラッチ回路3に接続されている。比較器5の反転端子はトランジスタ33のドレイン端子と抵抗51に接続され、比較器5の非反転端子は電源52を介してアース接地されている。
The
出力端子6は信号線8を介して、比較器5の出力、比較器11の出力、及び、ツェナーダイオード4のアノードに接続されている。
The
信号線8は、上記のとおり、検出端子2から、電圧検出回路1及びラッチ回路3、ツェナーダイオード4を通って出力端子6から出力される配線であり、検出回路2から電圧検出回路1を介してラッチ回路3から出力される信号の配線である。
As described above, the
次に、各回路における、信号のタイムチャートを、図2を用いて説明する。図2は、電源7からの信号、検出端子2により検出される信号、出力端子6により出力される信号及びラッチ回路3の入力34における信号の時間特性を示すグラフである。図2において、Hはハイレベル(Hi)をLはローレベル(Lo)を示している。
Next, a time chart of signals in each circuit will be described with reference to FIG. FIG. 2 is a graph showing time characteristics of the signal from the
電源7により電源が、本例の電圧検出器に投入されると、電源7の信号電圧が徐々に上昇する(図2の時点aを参照)。電源7が投入された後、電源7の電圧はすぐに安定せず、検出端子2の信号電圧は、電圧が確定しない低電圧領域を示している。電源7から電圧を引き出す場合に、オープンコレクタで電圧を出力させると、検出端子2の信号は、正常信号を示すローレベルの信号Loであるにもかからず、プルアップ回路の時定数の影響を受けるため、図2に示すように、誤信号(S)が出力されてしまう。そして、電圧が確定しない低電圧領域において、比較器11は、誤信号(S)を出力する。当該誤信号(S)は、電源7の起動時の不安定状態を原因とするノイズとして信号線8を流れる信号に含まれる。そして、信号線8の信号電圧は、図2に示す、検出端子2の信号のように変動する(図2の時点a〜bを参照)。
When the power source is turned on by the
図1に示すように、本例は、電圧検出回路1の出力18とラッチ回路3の入力34との間の信号線8にツェナーダイオード4を接続する。比較器11から出力された誤信号(S)に基づく変動電圧はツェナー電圧(Vz)以下であるため、誤信号(S)はツェナーダイオード4により遮断され、ラッチ回路3の入力34に入力されない。すなわち図2に示すように、電源7が投入された後にラッチ回路3の入力34は徐々に上昇するが、入力34の電圧と比較器11の出力電圧との電位差がツェナー電圧(Vz)に達するまでは、入力34によりラッチ回路3に入力される信号は無効化される。そのため、ラッチ回路3は、誤信号(S)により誤動作を生じない。
As shown in FIG. 1, in this example, a Zener
さらに電源7の電圧が上昇すると、ラッチ回路3の入力34の電圧はツェナー電圧(Vz)より高くなる(図2の時点bを参照)。この時、比較器11の出力はハイレベルになっているため、比較器11の出力とラッチ回路3の入力34との電位差はツェナー電圧(Vz)より小さく、ツェナーダイオード4に電流は流れない。これにより、図2に示す時点a〜cの間は、ラッチ回路3に入力される信号を無効化する無効期間となる。
When the voltage of the
そして、電源7の電圧が上限電圧で安定した時(図2の時点c)に、本例の電圧検出器は、これまでの不安定な状態から正常状態となる。
When the voltage of the
正常状態において、検出端子2により電圧の異常信号が入力されると、電圧検出回路1は、比較器11をハイレベル(Hi)からローレベル(Lo)に切り換えて、信号Loを出力する。電圧検出回路1の出力とラッチ回路3の入力34との間の電位差はツェナー電圧(Vz)より大きくなるため、ツェナーダイオード4が導通し、ラッチ回路3が動作してトランジスタ33をオンにする。そして、ラッチ回路3は、電圧検出回路1の出力信号を保持したこと示す信号を、出力端子6により出力する。これにより、本例の電圧検出器は、電圧の異常を検出する。
When a voltage abnormality signal is input from the detection terminal 2 in the normal state, the
図2の時点dで、電源7を切ると、電源7の電圧は下降し、ラッチ回路3の入力34及び出力端子6の電圧も下降する。そして、ラッチ回路3の入力34の電圧がツェナー電圧(Vz)より小さくなると(図2の時点e)、無効期間になる。
When the
時点eの経過後、電源7を再起動させると(図2の時点f)、電源7の信号電圧は再び上昇し、ラッチ回路3の入力34の電圧が上昇する。電源7の最初の起動時と同様に、再起動時にも、電源7の状態が不安定になるため、検出端子2は、誤信号(S)を検出し、当該誤信号(S)が電圧検出回路1に入力され、電圧検出回路1から出力される。しかし、ラッチ回路3の入力34の電圧はツェナー電圧(Vz)より小さいため、信号線8を通る誤信号(S)はツェナーダイオード4により遮断される。これにより、本例の電圧検出器は、電源7の再起動時に生じる誤信号(S)を無効化させて、ラッチ回路3の誤動作を防ぐ。
When the
そして、電源7の電圧がさらに上昇し、図2の時点gを経過すると、ラッチ回路3の入力34の電圧がツェナー電圧(Vz)に達し、無効期間が終了する。さらに、電源7の電圧がさらに上昇し、図2の時点gを経過すると、本例の電圧検出器は正常状態となる。
When the voltage of the
上記のように本例は、検出端子2から電圧検出回路1を介してラッチ回路3から出力される信号線8にツェナーダイオード4を接続し、当該ツェナーダイオード4により所定の電圧以下の信号を遮断する。これにより、例えば電源7の起動時のノイズによって信号線8の信号の電圧が変動した場合に、ツェナーダイオード4が当該変動電圧を含む誤信号を遮断するため、ラッチ回路が誤動作することを防ぐことができる。また、電源7の最初の起動時に限らず、電源7の再起動において、信号線8の信号の電圧が変動した場合にも、ツェナーダイオード4により、当該誤信号が遮断されるため、ラッチ回路が誤動作することを防ぐことができる。
As described above, in this example, the
また本例は、ツェナーダイオード4を、電圧検出回路1の出力18とラッチ回路3の入力との間の信号線8に接続する。これにより、電圧検出回路1が、電源7の起動時、及び、電源7の再起動時に生じる誤信号を検出し、ラッチ回路3に出力した場合に、ツェナーダイオード4により、誤信号がラッチ回路3に入力されないため、ラッチ回路3が動作せず、電圧検出器の誤作動を防ぐことができる。
In this example, the
なお本例は、信号線8を導通する信号であり、所定の電圧以下である信号を遮断するための回路素子として、ツェナーダイオード4を用いるが、トランジスタ等のスイッチング素子でもよく、例えば複数のダイオードを直列に接続することにより、ノイズを含む信号を遮断してもよい。または、必ずしもスイッチング素子である必要はなく、所定の電圧以下の信号を遮断する回路素子であってもよい。
In this example, the
なお、ツェナーダイオード4のツェナー電圧(Vz)について、電源7の起動時のノイズに伴う変動電圧は回路設計の段階で予め決まる。そのため、当該変動電圧を含む信号がツェナーダイオード4に入力された際に、ツェナーダイオード4のアノードとカソード間で生じる電位差よりツェナー電圧(Vz)が大きくなるように、ツェナー電圧(Vz)を設定すればよい。一方、正常状態において、電圧検出回路1が検出端子2から異常電圧を検出した場合には、電圧検出回路1から出力される、異常電圧を示す信号に対して、ツェナーダイオード4は導通する。そのため、ツェナーダイオード4において、異常電圧の信号を入力とした際に、ツェナー電圧(Vz)がアノードとカソード間で生じる電位差より小さくなるよう、ツェナー電圧(Vz)を設定すればよい。
As for the Zener voltage (Vz) of the
なお、本例のツェナー電圧(Vz)が本発明の「所定の電圧」に相当する。 The zener voltage (Vz) in this example corresponds to the “predetermined voltage” in the present invention.
《第2実施形態》
図3は、発明の他の実施形態に係る電圧検出器を示すブロック図である。本例では上述した第1実施形態に対して、ツェナーダイオード4を接続する位置が異なる。これ以外の構成は上述した第1実施形態と同じであるため、その記載を適宜、援用する。
<< Second Embodiment >>
FIG. 3 is a block diagram showing a voltage detector according to another embodiment of the invention. In this example, the position where the
図3に示すように、電圧検出回路1には抵抗17がさらに接続されており、抵抗R17の一端は信号線8に接続され、抵抗R17の他端がアース接地されている。そして、電圧検出回路1内の遅延回路は、抵抗R12、R13、R14及びR17と、コンデンサC15及びC16とにより形成されている。ツェナーダイオード4は、遅延回路内に設けられており、ツェナーダイオード4のカソードが抵抗R12とコンデンサC15の接続点に接続され、ツェナーダイオード4のアノードが抵抗R17の一端と比較器11の反転端子に接続されている。
As shown in FIG. 3, and is further connected resistor 17 to the
次に、各回路における、信号のタイムチャートを、図4を用いて説明する。図4は、電源7からの信号、検出端子2により検出される信号及び出力端子6により出力される信号の時間特性を示すグラフである。図4において、Hはハイレベル(Hi)をLはローレベル(Lo)を示している。
Next, a time chart of signals in each circuit will be described with reference to FIG. FIG. 4 is a graph showing time characteristics of the signal from the
電源7により電源が、本例の電圧検出器に投入されると、電源7の信号電圧が徐々に上昇する(図4の時点aを参照)。また、電源7の起動時の不安定な状態により、誤信号(S)が検出端子2に入力される。本例は、上記の通り、電圧検出回路1の遅延回路の部分であり、電圧検出回路1から出力されるまでの信号線8にツェナーダイオード4を接続する。そのため、誤信号(S)は、比較器11に入力される前に、ツェナーダイオード4によって無効化され、電圧検出回路1は誤信号(S)による電圧変化を誤って検出しない。そして、ラッチ回路3には、誤信号(S)を含む信号が入力されないため、ラッチ回路3は誤信号(S)により誤って動作することはない。出力端子6により出力される信号は誤信号(S)の影響を受けず、電源7の電圧の上昇に伴い、上昇し続ける。
When the power source is turned on by the
そして、図4の時点bで電源7の電圧は安定し、本例の電圧検出器は正常状態となる。図4の時点cで電源7を切ると、電源7の電圧は下降し、出力端子6により出力される信号電圧も下降する。
At time b in FIG. 4, the voltage of the
電源7を再起動させると(図4の時点d)、電源7の信号電圧は再び上昇する。電源7の最初の起動時と同様に、再起動時にも、電源7の状態が不安定になるため、検出端子2は誤信号(S)を検出し、当該誤信号(S)が電圧検出回路1に入力される。しかし、本例は信号線8にツェナーダイオード4を接続するため、誤信号(S)はツェナーダイオード4により遮断される。
When the
上記のように本例は、ツェナーダイオード4を電圧検出回路1の遅延回路に設ける。これにより、電源7の起動時、及び、電源7の再起動時に生じる誤信号が検出端子2により入力された場合に、電圧検出回路1の遅延回路の部分で当該誤信号が遮断され、誤信号が電圧検出回路1から出力されないため、ラッチ回路3の誤動作を防ぎ、電圧検出器の誤作動を防ぐことができる。また、図3に示すように、本例の電圧検出回路1に含まれる遅延回路は電源7から電圧をとるため、電源7の起動時又は電圧再起動時に、当該遅延回路の部分で誤信号が発生する可能性がある。本例は、遅延回路部分にツェナーダイオード4を接続するため、遅延回路の時定数に関わらず、誤信号が電圧検出回路1から出力されず、電圧検出器の誤動作を防ぐことができる。
As described above, in this example, the
《第3実施形態》
図5は、発明の他の実施形態に係る電圧検出器を示すブロック図である。本例では上述した第1実施形態に対して、ツェナーダイオード4を接続する位置が異なる。これ以外の構成は上述した第1実施形態と同じであるため、その記載を適宜、援用する。
<< Third Embodiment >>
FIG. 5 is a block diagram showing a voltage detector according to another embodiment of the invention. In this example, the position where the
図5に示すように、ツェナーダイオード4は、ラッチ回路3に設けられており、ツェナーダイオード4のカソードがトランジスタ33のドレイン端子に接続され、ツェナーダイオード4のアノードがラッチ回路の出力35に接続されている。言い換えると、ツェナーダイオード4は、トランジスタ33のドレイン端子から出力35を結ぶ信号線8に接続されている。
As shown in FIG. 5, the
次に、各回路における、信号のタイムチャートを、図6を用いて説明する。図6は、電源7からの信号、検出端子2により検出される信号、出力端子6により出力される信号及びラッチ回路3の出力35の信号の時間特性を示すグラフである。図6において、Hはハイレベル(Hi)をLはローレベル(Lo)を示している。
Next, a time chart of signals in each circuit will be described with reference to FIG. FIG. 6 is a graph showing time characteristics of a signal from the
電源7により電源が、本例の電圧検出器に投入されると、電源7の信号電圧が徐々に上昇する(図4の時点aを参照)。また、電源7の起動時の不安定な状態により、誤信号(S)が検出端子2に入力される。本例の電圧検出器は、電圧検出回路1にツェナーダイオード4に設けず、ラッチ回路3の入力側の信号線8にもツェナーダイオード4を設けないため、誤信号(S)がラッチ回路3に入力される可能性がある。本例では、ラッチ回路3の出力35にツェナーダイオード4を設けるため、ラッチ回路3の出力35の電圧がラッチ電圧(Vz)より大きくならないと、ツェナーダイオード4が導通せず、ラッチ回路3が動作しない。図6に示すように、誤信号(S)がラッチ回路3に入力される場合に、ラッチ回路3の出力35の電圧はラッチ電圧(Vz)を越えないため、ラッチ回路3は動作しない。これにより、本例は、誤信号(S)に基づく誤動作を防ぐことができる。
When the power source is turned on by the
そして、図6の時点bで電源7の電圧は安定し、本例の電圧検出器は正常状態となる。図6の時点cで電源7を切ると、電源7の電圧は下降し、出力端子6により出力される信号電圧も下降する。
Then, at time point b in FIG. 6, the voltage of the
電源7を再起動させると(図6の時点d)、電源7の信号電圧は再び上昇する。電源7の最初の起動時と同様に、再起動時にも、電源7の状態が不安定になるため、検出端子2は誤信号(S)を検出し、当該誤信号(S)が電圧検出回路1に入力され、電圧検出回路1から出力される。しかし、本例はラッチ回路3の出力35にツェナーダイオード4を接続するため、ラッチ回路3は動作しない。
When the
上記のように本例は、ツェナーダイオード4をラッチ回路3内に設ける。これにより、電源7の起動時、及び、電源7の再起動時に生じる誤信号が検出端子2に入力された場合に、ラッチ回路3の出力部分で当該誤信号が遮断され、ラッチ回路3は動作しないため、ラッチ回路3の誤動作を防ぎ、電圧検出器の誤作動を防ぐことができる。
As described above, in this example, the
1…電圧検出回路
11…比較器
R12、R13、R14、R17…抵抗
C15、C16…コンデンサ
2…検出端子
3…ラッチ回路
R31、R32…抵抗
33…トランジスタ
34…入力
35…出力
4…ツェナーダイオード
5…比較器
R51…抵抗
52…電源
6…出力端子
7…電源
8…信号線
DESCRIPTION OF
Claims (8)
前記電圧検出回路に接続され、前記電圧検出回路の出力信号を保持するラッチ回路と、
前記検出端子から前記電圧検出回路を介して前記ラッチ回路から出力される信号の信号線に接続され、所定の電圧以下の前記信号を遮断する回路素子とを備え、
前記ラッチ回路の出力は、比較器による比較結果として出力されつつ、前記ラッチ回路の入力に出力され、
前記所定の電圧は、誤信号の変動電圧より大きい電圧に設定されている
ことを特徴とする電圧検出器。 A voltage detection circuit for detecting a voltage applied to the detection terminal;
A latch circuit connected to the voltage detection circuit and holding an output signal of the voltage detection circuit;
A circuit element connected to a signal line of a signal output from the latch circuit from the detection terminal via the voltage detection circuit and blocking the signal of a predetermined voltage or less;
The output of the latch circuit is output to the input of the latch circuit while being output as a comparison result by the comparator,
The voltage detector, wherein the predetermined voltage is set to a voltage higher than a fluctuation voltage of an error signal .
ことを特徴とする請求項1記載の電圧検出器。 The voltage detector according to claim 1, wherein the predetermined voltage is set to a voltage that is greater than a fluctuating voltage that fluctuates due to noise included in the signal.
前記所定の電圧は、前記電源電圧の起動時に発生する、前記信号の変動電圧より大きい電圧に設定されている
ことを特徴とする請求項1記載の電圧検出器。 A power supply voltage for driving at least one of the voltage detection circuit and the latch circuit;
The voltage detector according to claim 1, wherein the predetermined voltage is set to a voltage larger than a fluctuation voltage of the signal generated when the power supply voltage is activated.
ことを特徴とする請求項1〜3のいずれか一項に記載の電圧検出器。 The voltage detector according to claim 1, wherein the circuit element is a Zener diode.
ことを特徴とする請求項1〜4のいずれか一項に記載の電圧検出器。 The voltage detector according to claim 1, wherein the circuit element is connected between an output of the voltage detection circuit and an input of the latch circuit.
ことを特徴とする請求項1〜4のいずれか一項に記載の電圧検出器。 The voltage detector according to claim 1, wherein the circuit element is provided in a delay circuit included in the voltage detection circuit.
ことを特徴とする請求項1〜4のいずれか一項に記載の電圧検出器。 The voltage detector according to claim 1, wherein the circuit element is provided in the latch circuit.
前記電圧を検出する電圧検出回路の出力信号をラッチ回路により保持する工程と、
前記検出端子から前記電圧検出回路を介して前記ラッチ回路から出力される信号線を流れる信号のうち、所定の電圧以下の信号を遮断する工程とを含み、
前記ラッチ回路の出力は、比較器による比較結果として出力されつつ、前記ラッチ回路の入力に出力され、
前記所定の電圧は、誤信号の変動電圧より大きい電圧に設定されている
ことを特徴とする電圧検出方法。 Detecting a voltage applied to the detection terminal;
Holding the output signal of the voltage detection circuit for detecting the voltage by a latch circuit;
Cutting off a signal having a predetermined voltage or less from a signal flowing from a signal line output from the latch circuit via the voltage detection circuit from the detection terminal,
The output of the latch circuit is output to the input of the latch circuit while being output as a comparison result by the comparator,
The voltage detection method , wherein the predetermined voltage is set to a voltage higher than a fluctuation voltage of an error signal .
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