JP5701835B2 - Chip with interconnect structure - Google Patents

Description

この出願は本出願人に係る１９９８年１２月２１日付けで出願された特許出願番号第０９／２１６，７９１号の一部継続出願である１９９９年２月１７日付けの特許出願第０９／２５１，１８３号に関連する。   This application is a continuation-in-part of Patent Application No. 09/251, filed on Feb. 17, 1999, which is a continuation-in-part of Patent Application No. 09 / 216,791 filed on Dec. 21, 1998. , No. 183.

本発明は集積回路デバイスの製造に関し、特に、導電性の相互接続を生じさせるための後不働態化処理即ち後パシベーション処理の方法に関する。   The present invention relates to the manufacture of integrated circuit devices and, more particularly, to a post-passivation or post-passivation process for producing conductive interconnects.

半導体デバイスの性能の改善は、典型的には、集積回路の幾何学的寸法を縮小することにより得られ、この結果、ダイス当りのコストが減少し、それと同時に、半導体デバイスの性能のいくつかの面が改善される。集積回路を他の回路又はシステム即ち系の素子に接続する金属接続部は相対的に一層重要となっているが、ＩＣ（集積回路）の更なる小型化に対しては、回路の性能への悪影響を増大させる。金属相互接続部の寄生的なキャパシタンス及び抵抗が増大し、これがチップの性能を大幅に劣化させる。この点に関して最も重要なことは、給電及び接地バス（母線）や電気信号経路のＲＣ遅延部に沿った電圧降下である。一層幅広い金属ライン（線）を使用して抵抗を減少させようとすると、これらのワイヤのキャパシタンスが増大してしまう。   Improvements in the performance of semiconductor devices are typically obtained by reducing the geometric dimensions of the integrated circuit, which results in a reduced cost per die, while at the same time some of the performance of the semiconductor device. The surface is improved. Metal connections that connect integrated circuits to other circuits or systems are relatively more important, but for further miniaturization of ICs (integrated circuits), the performance of the circuit Increase adverse effects. The parasitic capacitance and resistance of the metal interconnect increases, which significantly degrades chip performance. Most important in this regard is the voltage drop along the RC delay of the feed and ground bus (bus) or electrical signal path. Attempting to reduce resistance using wider metal lines increases the capacitance of these wires.

この問題を解決するため、信号ライン間で低誘電材料を使用した状態でワイヤのための低抵抗金属（例えば、銅）を開発する１つの試みがなされた。現在の慣行は、不働態化層即ちパシベーション層の下に金属相互接続ネットワークを形成することであるが、この試みは相互接続ネットワークを細線相互接続部に制限し、これに関連して、寄生キャパシタンス及び高いライン抵抗率を与えてしまう。後者２つのパラメータは、その値が比較的大きいため、デバイスの性能を低下させ、その効果は、一層高周波数の応用にとって及び例えばクロック配線ラインに使用される長い相互接続ラインにとって一層厳しくさえなる。また、細線相互接続金属は、典型的には接地母線及び給電母線を必要とする大きな電流値を運搬できない。   In order to solve this problem, one attempt has been made to develop a low resistance metal (eg, copper) for wires with a low dielectric material between the signal lines. The current practice is to form a metal interconnect network under the passivation or passivation layer, but this attempt limits the interconnect network to fine wire interconnects, and in this regard, parasitic capacitance And high line resistivity. The latter two parameters reduce the performance of the device due to their relatively large values, and the effect is even more severe for higher frequency applications and for long interconnect lines used, for example, for clock wiring lines. Also, the thin wire interconnect metal typically cannot carry large current values that require ground and feeder buses.

先に述べたように、半導体分野にとっての関心事は、相互接続ワイヤに課せられる典型的な制限（例えば、望ましくない寄生キャパシタンス及び高い相互接続ライン抵抗）を除去するような相互接続ライン形成方法を提供することである。本発明はこのような方法を提供する。これに関し、パシベーション層の下に形成される現在使用されている（従来の）細線相互接続体系は都市の街路に類似するものと指摘することができる。本発明の後パシベーション相互接続体系は都市間の高速道路と見做すことができる。   As noted above, the concern for the semiconductor field is to create interconnect line formation methods that remove typical limitations imposed on interconnect wires (eg, undesirable parasitic capacitance and high interconnect line resistance). Is to provide. The present invention provides such a method. In this regard, it can be pointed out that the currently used (conventional) thin wire interconnect system formed under the passivation layer is similar to a city street. The post-passivation interconnection scheme of the present invention can be considered as a highway between cities.

ここで、従来技術を示す図面について述べると、図１は、その上に導電性の相互接続ネットワークが形成された表面を有するケイ素基体の横断面図である。図１で横断面にて示す構造体は従来の給電及び接地配線ネットワークのみを取り扱うものであり、これに制限される。図１で強調された種々の特徴は次の通りである。   Referring now to the drawings illustrating the prior art, FIG. 1 is a cross-sectional view of a silicon substrate having a surface with a conductive interconnect network formed thereon. The structure shown in cross section in FIG. 1 deals only with a conventional power supply and ground wiring network and is limited to this. Various features highlighted in FIG. 1 are as follows.

符号４０：その上に相互接続ネットワークが形成された表面を有するケイ素基体
符号４２：基体４０の表面内又はその上に形成された例示的な数の半導体回路
符号４４：基体４０の表面内又はその上に形成された２つの静電放電（ＥＳＤ）回路であり、各ＥＳＤ回路は外部接続部のために接近できる各ピン（ピン５２；後述）に対して設けられる
符号４６：相互接続ラインの層；これらの相互接続ラインは基体４０の表面の上方及びパシベーション層４８の下方にあり、従来の細線相互接続部の典型的な応用を表す；層４６のこれらの細線相互接続部は、典型的には、高い抵抗率及び高い寄生キャパシタンスを有する
符号４８：相互接続ラインの層４６の表面上に付着されたパシベーション層
符号５０： 層４６内に設けられた細線相互接続ラインを介して回路４２に接続する給電又は接地母線；この給電又は接地母線は、典型的には、この給電又は接地母線が蓄積された電流を運搬し、または、デバイス４２のための接地接続部となるので、幅広い金属である
符号５２：パシベーション層４８を貫通し、給電又は接地母線５０に接続された給電又は接地ピン。 Reference numeral 40: silicon substrate having a surface with an interconnect network formed thereon Reference numeral 42: exemplary number of semiconductor circuits formed in or on the surface of the substrate 40 reference numeral 44: in or on the surface of the substrate 40 Two electrostatic discharge (ESD) circuits formed above, each ESD circuit being provided for each accessible pin (pin 52; described below) for external connections 46: interconnect line layer These interconnect lines are above the surface of the substrate 40 and below the passivation layer 48 and represent typical applications of conventional thin wire interconnects; these thin wire interconnects in layer 46 typically Has a high resistivity and a high parasitic capacitance. 48: Passivation layer deposited on the surface of the layer 46 of the interconnect line 50: Fine line interconnect provided in the layer 46 A power supply or ground bus that connects to the circuit 42 via a line; this power supply or ground bus typically carries the stored current or the ground connection for the device 42 Therefore, reference numeral 52 is a power supply or ground pin that penetrates the passivation layer 48 and is connected to the power supply or ground bus 50.

上記のことから、次のように要約できる：回路がケイ素基体内又はその上に形成され、外部の回路への更なる相互接続のために、相互接続ラインがこれらの回路に対して形成され、Ｉ／Ｏ（入出力）ピン毎に、回路がＥＳＤ回路を具備し、それぞれのＥＳＤ回路を備えたこれらの回路がパシベーション層に侵入する給電又は接地ピンに接続される。パシベーション層は形成された相互接続ライン構造体の上に位置する最終的な層であり、パシベーション層の下側の相互接続ラインは細線相互接続部であり、細線相互接続部のすべての電気的な欠点（例えば、高い抵抗率及び高い寄生キャパシタンス）を有する。   From the above, it can be summarized as follows: circuits are formed in or on the silicon substrate, and interconnect lines are formed for these circuits for further interconnection to external circuits, For each I / O (input / output) pin, the circuit comprises an ESD circuit, and these circuits with the respective ESD circuit are connected to power supply or ground pins that penetrate the passivation layer. The passivation layer is the final layer that sits on top of the formed interconnect line structure, and the lower interconnect line of the passivation layer is a thin wire interconnect, and all electrical connections of the thin wire interconnect Has disadvantages (eg, high resistivity and high parasitic capacitance).

図１に示す横断面に関連して、次のような説明が行える。当業界で既知のように、ＥＳＤ回路は予期せぬ電気チャージに対して半導体回路を保護するために設けられる。この理由のため、半導体回路に接続する各ピンはＥＳＤ回路を具備しなければならない。   The following explanation can be made in relation to the cross section shown in FIG. As is known in the art, ESD circuits are provided to protect semiconductor circuits against unexpected electrical charges. For this reason, each pin connected to the semiconductor circuit must have an ESD circuit.

図２は図１に示す横断面に似た従来の形状の横断面図である。しかし、図２で横断面にて示す構造体はクロック及び信号配線ネットワークのみを取り扱うものであり、これに制限される。図２は（図１の先に強調された特徴に加えて）次の特徴を示す。   FIG. 2 is a cross-sectional view of a conventional shape similar to that shown in FIG. However, the structure shown in cross section in FIG. 2 deals only with the clock and signal wiring network and is limited to this. FIG. 2 shows the following features (in addition to the features highlighted earlier in FIG. 1):

符号４５：基体４０の表面内又はその上に設けられた２つのＥＳＤ回路；ＥＳＤ回路は入力／出力（Ｉ／Ｏ）ピンへの任意の外部接続にとって常に必要である
符号４５′：それぞれ入力（レシーバ）又は出力（ドライバ）又はＩ／Ｏのためのレシーバ又はドライバ又はＩ／Ｏ回路とすることのできる回路
符号５４：クロック母線
符号５６：パシベーション層４８を貫通して延びたクロック又は信号ピン。 Reference numeral 45: two ESD circuits provided in or on the surface of the substrate 40; the ESD circuit is always required for any external connection to the input / output (I / O) pins. Reference numeral 45 ': each input ( Receiver) or output (driver) or a circuit that can be a receiver or driver or I / O circuit for I / O. 54: clock bus bar 56: clock or signal pin extending through the passivation layer 48.

図１に関連して先に述べたものと同じ説明を図２に示す横断面に適用するが、パシベーション層が形成された構造体の上に存在する最終の層であるという概要説明として、パシベーション層の下側の相互接続ラインは細線相互接続部であり、細線相互接続部の電気的な欠点（例えば、高い抵抗率及び高い寄生キャパシタンス）をすべて有する。   The same description as described above in connection with FIG. 1 applies to the cross-section shown in FIG. 2, but as a general description that it is the final layer present on the structure on which the passivation layer is formed, The interconnect lines below the layers are fine wire interconnects and have all of the electrical disadvantages of thin wire interconnects (eg, high resistivity and high parasitic capacitance).

ピン５６が信号又はクロックピンである場合には、図２に示す横断面に更に適用されるものは次の通りである：ピン５６はＥＳＤ及びドライバ／レシーバ又はＩ／Ｏ回路４５に接続しなければならない信号又はクロックピン５６については、これらのピンは、ＥＳＤ回路のみならず、図２において回路４５′として強調されるドライバ又はレシーバ又はＩ／Ｏ回路にも接続しなければならない（クロック及び信号の）刺激がＥＳＤ及びドライバ／レシーバ又はＩ／Ｏ回路を通過した後、これらの刺激は、従来の方法の下で、細線相互接続ワイヤを使用して更に送られる。パシベーション層は相互接続ネットワークを形成した誘電体層上に付着される。   If pin 56 is a signal or clock pin, what applies further to the cross section shown in FIG. 2 is as follows: Pin 56 must be connected to ESD and driver / receiver or I / O circuit 45. For signal or clock pins 56 that must be connected, these pins must be connected not only to the ESD circuit, but also to the driver or receiver or I / O circuit highlighted as circuit 45 'in FIG. 2 (clock and signal). After the stimuli have passed through the ESD and driver / receiver or I / O circuitry, these stimuli are further routed using thin wire interconnect wires under conventional methods. A passivation layer is deposited on the dielectric layer forming the interconnect network.

それ故、半導体分野にとっての関心事は、相互接続ワイヤに加えられる典型的な制限（例えば、望ましくない寄生キャパシタンス及び相互接続ラインの高い抵抗率）を排除した相互接続ラインを形成する方法を提供することである。   Therefore, a concern for the semiconductor field is to provide a method of forming interconnect lines that eliminates the typical limitations placed on interconnect wires (eg, undesirable parasitic capacitance and high resistivity of interconnect lines). That is.

本発明の主な目的は、厚くて幅広い金属の使用を可能にする相互接続金属形成方法を提供することである。   The main objective of the present invention is to provide an interconnect metal formation method that allows the use of thick and wide range of metals.

本発明の別の目的は、ポリマーの如き厚い誘電体層を使用する相互接続金属形成方法を提供することである。本発明の更に別の目的は、高い抵抗を有しないか又は高い寄生キャパシタンスを生じさせない長い相互接続ラインの形成を可能にする方法を提供することである。   Another object of the present invention is to provide a method of forming an interconnect metal that uses a thick dielectric layer such as a polymer. Yet another object of the present invention is to provide a method that allows the formation of long interconnect lines that do not have high resistance or cause high parasitic capacitance.

本発明の他の目的は、給電及び接地配線ネットワークの形成のために大きな値の電流を運ぶことのできる相互接続ラインを形成することである。本発明の更に他の目的は、パシベーション層を付着した後の層の表面上に相互接続金属を形成することにより、安価な製造方法を使用して形成できる相互接続金属を形成することである。   Another object of the present invention is to form interconnect lines that can carry large values of current for the formation of feed and ground wiring networks. Yet another object of the present invention is to form an interconnect metal that can be formed using an inexpensive manufacturing method by forming an interconnect metal on the surface of the layer after the passivation layer is deposited.

本発明の目的に従えば、相互接続ラインを形成するための新規な方法が提供される。細線相互接続部が、基体の表面内又はその上に形成された半導体回路の上に位置する第１の誘電体層として設けられる。パシベーション層が誘電体層上に付着され、厚い第２の誘電体層がパシベーション層の表面上に形成される。厚くて幅広い相互接続ラインが厚い第２の誘電体層内に形成される。   In accordance with the purpose of the present invention, a novel method for forming interconnect lines is provided. A thin wire interconnect is provided as a first dielectric layer located on a semiconductor circuit formed in or on the surface of the substrate. A passivation layer is deposited on the dielectric layer and a thick second dielectric layer is formed on the surface of the passivation layer. A thick and wide interconnect line is formed in the thick second dielectric layer.

ケイ素基体であって、その上に従来の細線相互接続ネットワークが形成され、その上にパシベーション層が付着され、外部との接続のためにパシベーション層を貫通して給電及び（又は）接地ピンを設けたようなケイ素基体の横断面図である。図１で横断面にて示す構造体は従来の給電及び接地配線ネットワークのみを取り扱うものであり、これに制限される。A silicon substrate on which a conventional fine wire interconnect network is formed, on which a passivation layer is deposited, and through which the power supply and / or ground pins are provided for connection to the outside 1 is a cross-sectional view of such a silicon substrate. The structure shown in cross section in FIG. 1 deals only with a conventional power supply and ground wiring network and is limited to this. ケイ素基体であって、その上に従来の細線相互接続ネットワークが形成され、その上にパシベーション層が付着され、外部との接続のためにパシベーション層を貫通してクロック及び（又は）信号ピンを設けたようなケイ素基体の横断面図である。図２で横断面にて示す構造体は従来のクロック及び信号配線ネットワークのみを取り扱うものであり、これに制限される。A silicon substrate on which a conventional fine wire interconnect network is formed, on which a passivation layer is deposited, and for providing external connections, clock and / or signal pins are provided through the passivation layer. 1 is a cross-sectional view of such a silicon substrate. The structure shown in cross section in FIG. 2 handles only conventional clock and signal wiring networks and is limited to this. 図３ａは、本発明に係る相互接続ネットワークを上に形成したケイ素基体の横断面図である。給電及び（又は）接地ピンが外部との接続のために誘電体層の表面を貫通して設けられている。図３ａ及び図３ｂで横断面にて示す構造体は本発明の給電及び接地配線ネットワークのみを取り扱うものであり、これに制限される。図３ｂは、パシベーション層の下にある給電及び接地配線ラインと、パシベーション層の上にある給電及び接地配線ラインとの間の違いを示す図である。FIG. 3a is a cross-sectional view of a silicon substrate having an interconnect network according to the present invention formed thereon. A power feed and / or ground pin is provided through the surface of the dielectric layer for connection to the outside. The structure shown in cross section in FIGS. 3a and 3b deals only with the feed and ground wiring network of the present invention and is limited to this. FIG. 3b shows the difference between the feed and ground wiring lines below the passivation layer and the feed and ground wiring lines above the passivation layer. 図４ａは、本発明に係る相互接続ネットワークを上に形成したケイ素基体の横断面図である。ＥＳＤ及び（又は）ドライバ及び（又は）レシーバ回路接近ピンが外部との接続のために誘電体層の表面を貫通して設けられている。図４ａ及び図４ｂで横断面にて示す構造体は本発明のクロック及び信号配線ネットワークのみを取り扱うものであり、これに制限される。図４ｂは、パシベーション層の下にあるクロック及び信号配線ラインと、パシベーション層の上にあるクロック及び信号配線ラインとの間の違いを示す図である。FIG. 4a is a cross-sectional view of a silicon substrate having an interconnect network according to the present invention formed thereon. ESD and / or driver and / or receiver circuit access pins are provided through the surface of the dielectric layer for external connection. The structure shown in cross section in FIGS. 4a and 4b deals only with the clock and signal wiring network of the present invention and is limited to this. FIG. 4b is a diagram illustrating the difference between the clock and signal wiring lines below the passivation layer and the clock and signal wiring lines above the passivation layer. 図５ａは、本発明に係る相互接続ネットワークを上に形成したケイ素基体の横断面図である。外部との接続のために誘電体層の表面を貫通するＩ／Ｏ接続ピンは設けられていない。図５ａ及び図５ｂで横断面にて示す構造体は本発明のクロック及び信号配線ネットワークのみを取り扱うものであり、これに制限される。図５ｂは、パシベーション層の下にあるクロック及び信号配線ラインと、パシベーション層の上にあるクロック及び信号配線ラインとの間の違いを示す図である。FIG. 5a is a cross-sectional view of a silicon substrate having an interconnect network according to the present invention formed thereon. There is no I / O connection pin penetrating the surface of the dielectric layer for connection to the outside. The structure shown in cross section in FIGS. 5a and 5b deals only with the clock and signal wiring network of the present invention and is limited to this. FIG. 5b is a diagram showing the difference between the clock and signal wiring lines below the passivation layer and the clock and signal wiring lines above the passivation layer. 上記で参照した一部継続出願の発明に係る相互接続体系の横断面図である。It is a cross-sectional view of the interconnection system according to the invention of the partially continued application referred to above. 図７ａは、簡単化したバージョンの基体、及び、上記で参照した一部継続出願のプロセスにより基体の表面上に形成された層の横断面図である。図７ｂは、誘導子がパシベーション層の上に付加された状態での図７ａの横断面図である。FIG. 7a is a cross-sectional view of a simplified version of the substrate and the layers formed on the surface of the substrate by the process of the continuation-in-part application referenced above. FIG. 7b is a cross-sectional view of FIG. 7a with the inductor added on top of the passivation layer.

実施の形態Embodiment

参照の目的のため及び明確な理解のために、関連する特許出願第０９／２５１，１８３号（以下、参照出願という）を図６で参照する。   For reference purposes and for a clear understanding, reference is made to the related patent application 09 / 251,183 (hereinafter referred to as the reference application) in FIG.

特に図６を参照すると、参照出願の１つの実施の形態の横断面を示す。ケイ素基体１０の表面はトランジスタ及び他のデバイス（図６には示さない）を具備している。基体１０の表面は誘電体層１２で覆われ、それ故、誘電体層１２は基体の表面内及び基体１０上に設けられたデバイス上に付着される。導電性の相互接続ライン１１は層１２の内部に設けられ、基体１０の表面内に設けた半導体デバイスに接続する。   With particular reference to FIG. 6, a cross-section of one embodiment of a reference application is shown. The surface of the silicon substrate 10 comprises transistors and other devices (not shown in FIG. 6). The surface of the substrate 10 is covered with a dielectric layer 12, and therefore the dielectric layer 12 is deposited in the surface of the substrate and on devices provided on the substrate 10. Conductive interconnect lines 11 are provided within layer 12 and connect to semiconductor devices provided within the surface of substrate 10.

層１４（２つの例を示す）は典型的には誘電体層１２の頂部に形成された金属層及び誘電体層のすべてを表し、それ故、図６に示す層１４は誘電体又は絶縁体等の複数の層、及び、層１４の全体にわたって形成された電気接続部のネットワークを構成する導電性の相互接続ライン１３を含むことができる。電気接点１６が層１４の表面上に位置する。これらの電気接点１６は、例えば、基体１０の表面内に設けられたトランジスタ及び他のデバイスへの電気的な相互接続を確立する結合パッドとすることができる。これらの接点１６は周辺の回路に更に接続する必要のあるＩＣ構成体内の相互接続点である。例えば窒化ケイ素で形成されるパシベーション層１８が層１４の表面上に付着され、湿気、汚染等から下側の層を保護する。   Layer 14 (showing two examples) typically represents all of the metal and dielectric layers formed on top of the dielectric layer 12, so that the layer 14 shown in FIG. 6 is a dielectric or insulator. , And conductive interconnect lines 13 that form a network of electrical connections formed throughout layer 14. Electrical contacts 16 are located on the surface of layer 14. These electrical contacts 16 can be, for example, bond pads that establish electrical interconnections to transistors and other devices provided in the surface of the substrate 10. These contacts 16 are interconnection points within the IC structure that need to be further connected to peripheral circuitry. A passivation layer 18 formed of, for example, silicon nitride is deposited on the surface of layer 14 to protect the lower layer from moisture, contamination, and the like.

上述の参照出願の主要な工程は層１８の表面に付着されるポリイミドの薄い層２０の付着から始まる。電気接点１６へ接近できるようにしなければならず、この理由のために、ポリイミド層２０及びパシベーション層１８を通して開口２２、３６、３８のパターンをエッチングし、開口２２、３６、３８のパターンは電気接点１６のパターンと整合する。ポリイミドの層２０内に形成された開口２２／３６／３８を介して、接点１６は層２０の表面へ電気的に延びる。   The main process of the above referenced application begins with the deposition of a thin layer 20 of polyimide that is deposited on the surface of layer 18. The electrical contact 16 must be accessible, and for this reason, the pattern of the openings 22, 36, 38 is etched through the polyimide layer 20 and the passivation layer 18, the pattern of the openings 22, 36, 38 being an electrical contact. Matches 16 patterns. Contacts 16 electrically extend to the surface of layer 20 through openings 22/36/38 formed in layer 20 of polyimide.

層２０の付着のために使用される上記で参照した材料はポリイミドであるが、この層のために使用できる材料はポリイミドに限定されず、任意の既知のポリマー（ＳｉＣｌxＯy）を含むことができる。示されたポリイミドはポリマーの厚い層２０のための本発明のプロセスのために使用するのに好ましい材料である。使用できるポリマーの例は、ケイ素系、炭素系、フッ化物、塩化物系、酸素系、シリコーンエラストマー、パリレン又はテフロン（登録商標）、ポリカーボネート（ＰＣ）、ポリスチレン（ＰＳ）、ポリオキサイド（ＰＯ）、ポリポロオキサイド（ＰＰＯ）、ベンゾシクロブテン（ＢＣＢ）である。   Although the above-referenced material used for the deposition of layer 20 is polyimide, the material that can be used for this layer is not limited to polyimide and can include any known polymer (SiClxOy). The polyimide shown is a preferred material to use for the process of the present invention for the thick layer 20 of polymer. Examples of polymers that can be used are silicon-based, carbon-based, fluoride, chloride-based, oxygen-based, silicone elastomer, parylene or Teflon (registered trademark), polycarbonate (PC), polystyrene (PS), polyoxide (PO), Polypolyoxide (PPO) and benzocyclobutene (BCB).

ここでは、接触点１６を備えた電気接点は導電性材料で開口２２／３６／３８を充填することにより形成できる。ここでは、開口２２／３６／３８内に含まれるこれらの金属導体の頂表面２４は周辺へのＩＣの接続のため及び周囲の電気回路内への更なる組み込みのために使用できる。この後者の記述は、基体１０の表面に設けられた半導体デバイスが開口２２／３６／３８内に含まれる導電性の相互接続体を介して周囲の素子及び回路に更に接続できるということと同じである。相互接続パッド２６、２８は開口２２／３６／３８内に含まれる金属相互接続体の表面２４の頂部に形成される。これらのパッド２６、２８は特定の回路設計要求を満たすために幅及び厚さを任意に設計できる。例えば、パッドはフリップチップパッドとして使用することができる。他のパッドは電力配給のために、及び、接地又は信号母線として使用できる。次の接続部は、例えば、図６に示すパッドに形成することができる：パッド２６はフリップチップパッドとして作用することができ、パッド２８はフリップチップパッドとして作用することができるか、或いは、電源又は電気接地点又は電気信号母線に接続できる。図６に示す寸法のパッドと、このパッドを使用できるようにする提案された可能な電気接続部との間の接続は無い。パッドの寸法、並びに、電気回路設計の標準の規則及び制限が、一定のパッド自体に役立つ電気接続体を決定する。   Here, the electrical contact with the contact point 16 can be formed by filling the openings 22/36/38 with a conductive material. Here, the top surface 24 of these metal conductors contained within the openings 22/36/38 can be used for connection of the IC to the periphery and for further incorporation into the surrounding electrical circuit. This latter description is equivalent to the fact that the semiconductor device provided on the surface of the substrate 10 can be further connected to the surrounding elements and circuits via conductive interconnects contained within the openings 22/36/38. is there. Interconnect pads 26, 28 are formed on top of the surface 24 of the metal interconnect contained within opening 22/36/38. These pads 26, 28 can be arbitrarily designed in width and thickness to meet specific circuit design requirements. For example, the pad can be used as a flip chip pad. Other pads can be used for power distribution and as ground or signal buses. The following connections can be formed, for example, in the pad shown in FIG. 6: pad 26 can act as a flip chip pad, pad 28 can act as a flip chip pad, or power supply Alternatively, it can be connected to an electrical ground point or an electrical signal bus. There is no connection between a pad of the dimensions shown in FIG. 6 and the proposed possible electrical connection that allows this pad to be used. The dimensions of the pads, as well as the standard rules and restrictions of electrical circuit design, determine the electrical connections that are useful for a given pad itself.

次の説明は接点１６（図６）の寸法及び数に関連する。これらの接点１６が薄い誘電体（層１４、図６）の頂部に位置するので、パッドの寸法を過剰に大きくできない。その理由は、大きなパッド寸法が大きなキャパシタンスを生じさせるからである。更に、大きなパッド寸法は金属のその層の配線能力と抵触する。それ故、パッド１６の寸法を比較的小さく保つのが好ましい。しかし、パッド１６の寸法はまた、ビア(vias)（開口）２２／３６／３８のアスペクト比に直接関連する。ビア(via)エッチング及びビア充填を考慮すれば、約５のアスペクト比が許容可能である。これらの考察に基づき、接点パッド１６の寸法は０．５μｍないし３０μｍ程度とすることができ、正確な寸法は層１８、２０の厚さに依存する。   The following description relates to the size and number of contacts 16 (FIG. 6). Since these contacts 16 are located on top of a thin dielectric (layer 14, FIG. 6), the pad dimensions cannot be made excessively large. The reason is that large pad dimensions cause large capacitance. Furthermore, the large pad dimensions conflict with the wiring capabilities of that layer of metal. Therefore, it is preferable to keep the dimensions of the pad 16 relatively small. However, the dimensions of the pad 16 are also directly related to the aspect ratio of the vias (openings) 22/36/38. An aspect ratio of about 5 is acceptable when considering via etching and via filling. Based on these considerations, the dimensions of the contact pads 16 can be on the order of 0.5 μm to 30 μm, the exact dimensions depending on the thickness of the layers 18, 20.

一層大きなアスペクト比のビアに対しては、金属層２６、２８の付着前に、ビアはビアプラグで充填される。しかし、一層小さなアスペクト比（例えば、２よりも小さい）を有するビアに対しては、ビアプラグは不要となり、この場合、層２６、２８の金属はパッド１６との接触を直接確立できる。   For larger aspect ratio vias, the vias are filled with via plugs before the metal layers 26, 28 are deposited. However, for vias having a smaller aspect ratio (eg, less than 2), a via plug is not required, in which case the metal of layers 26, 28 can directly establish contact with pad 16.

参照出願は設計に含むことのできる接点パッドの数に制限を与えず、この数はパッケージ設計要求に依存するのみならず、パッケージの内部回路設計要求に大半依存する。図６の層１８は典型的なＩＣパシベーション層とすることができる。   The reference application does not limit the number of contact pads that can be included in the design, and this number depends not only on package design requirements but also largely on the internal circuit design requirements of the package. Layer 18 in FIG. 6 can be a typical IC passivation layer.

当分野における現在の状態で最も頻繁に使用されるパシベーション層はプラズマ強調ＣＶＤ（ＰＥＣＶＤ）酸化物及び窒化物である。パシベーション層１８の形成において、約０．５μｍのＰＥＣＶＤ酸化物の層を最初に付着することができ、次いで、約０．７μｍの窒化物の層を付着することができる。パシベーション層１８は極めて重要である。その理由は、この層がデバイスウエファーを湿気及び外部イオン汚染から保護するからである。（集積回路の）サブミクロンのプロセスと（相互接続用の金属化構造体の）テンズ・ミクロン(tens-micron)のプロセスとの間でのこの層の位置決めは極めて重要である。その理由は、これが、相互接続用の金属化構造体の形成プロセスのための厳重なクリーンルームの要求を少なくできる一層安価なプロセスを可能にするからである。   The most frequently used passivation layers in the current state of the art are plasma enhanced CVD (PECVD) oxides and nitrides. In forming the passivation layer 18, a layer of about 0.5 μm PECVD oxide can be deposited first, and then a layer of about 0.7 μm nitride can be deposited. The passivation layer 18 is extremely important. The reason is that this layer protects the device wafer from moisture and external ionic contamination. The positioning of this layer between the submicron process (for integrated circuits) and the tens-micron process (for interconnected metallization structures) is crucial. The reason is that this allows for a cheaper process that can reduce the need for a strict clean room for the process of forming the interconnected metallization structure.

層２０は（硬化後に）２μｍを越える厚さを有する厚いポリマー（例えば、ポリイミド）の誘電体層である。ポリマーの厚さの範囲は、電気的な設計要求に応じて、２μｍから１５０μｍまで変化することができる。   Layer 20 is a thick polymer (eg, polyimide) dielectric layer having a thickness greater than 2 μm (after curing). The range of polymer thickness can vary from 2 μm to 150 μm depending on electrical design requirements.

層２０の付着のために、例えば、日立デュポン社製のポリイミドＨＤ２７３２又は２７３４を使用できる。ポリイミドはスピン・オン(spin-on)被覆及び硬化できる。スピン・オン被覆（コーティング）後、真空環境又は窒素環境内において４００℃の温度で１時間だけポリイミドを硬化させる。一層厚いポリイミドに対しては、ポリイミドフィルムを多重に被覆して硬化させることができる。   For the deposition of the layer 20, for example, polyimide HD2732 or 2734 manufactured by Hitachi DuPont can be used. Polyimide can be spin-on coated and cured. After spin-on coating, the polyimide is cured for 1 hour at a temperature of 400 ° C. in a vacuum or nitrogen environment. For thicker polyimides, multiple polyimide films can be coated and cured.

層２０を形成するために使用できる別の材料はポリマー・ベンゾシクロブテン（ＢＣＢ）である。このポリマーは、現在、例えばダウケミカル社により商業的に製造されており、近年、典型的なポリイミド応用の代わりに使用できる許諾を得ている。   Another material that can be used to form layer 20 is polymer benzocyclobutene (BCB). This polymer is currently manufactured commercially, for example by the Dow Chemical Company, and has recently been licensed to be used in place of typical polyimide applications.

開口２２、３６、３８の寸法については先に説明した。開口の寸法は、誘電体の厚さと協同して、開口のアスペクト比を決定する。アスペクト比はビアエッチングプロセス及び金属充填能力を促す。これは、開口２２／３６／３８の直径を約０．５μｍないし３０μｍの範囲にし、開口２２／３６／３８のための高さは約２μｍないし１５０μｍの範囲にすることができる。開口２２／３６／３８のアスペクト比は、金属でのビアの充填が達成できるように設計される。ビアは、ＣＶＤタングステン又はＣＶＤ銅の如きＣＶＤ金属、無電気(electro-less)ニッケル、波形模様の金属充填プロセス、電気メッキ銅等で充填することができる。既述のように、低アスペクト比のビアに対しては、ビアの充填は余分な処理工程として必要ではない。金属層２６、２８と接点パッド１６との間の直接接触を達成できる。   The dimensions of the openings 22, 36, 38 have been described above. The size of the opening cooperates with the thickness of the dielectric to determine the aspect ratio of the opening. The aspect ratio facilitates the via etch process and metal fill capability. This allows the diameter of the opening 22/36/38 to be in the range of about 0.5 μm to 30 μm and the height for the opening 22/36/38 to be in the range of about 2 μm to 150 μm. The aspect ratio of the openings 22/36/38 is designed so that via filling with metal can be achieved. The via can be filled with CVD metal such as CVD tungsten or CVD copper, electro-less nickel, corrugated metal filling process, electroplated copper, and the like. As already mentioned, via filling is not necessary as an extra processing step for low aspect ratio vias. Direct contact between the metal layers 26, 28 and the contact pads 16 can be achieved.

参照出願は複数の（ポリイミドの如き）ポリマーの層を適用することにより更に拡張することができ、それ故、一層種々の応用に適合できる。図６に関連して説明した構造体の機能は、先に付着した層２０の頂部上に第２のポリイミド層を付着し、パッド２６、２８の上に位置させることにより、更に拡張することができる。選択的なエッチング及び金属付着又は金属電気メッキは、パッド２６、２８と相互接続できる第２のポリイミド層の表面上に付加的な接点を更に形成することができる。付加的なポリイミド層及びその上に形成された接点パッドは特定の応用に対して特注作成でき、複数のポリイミド層の与えられた拡張は参照一部継続出願の融通性及び有用性を大幅に向上させる。   The reference application can be further expanded by applying a plurality of polymer layers (such as polyimide) and can therefore be adapted to a wider variety of applications. The function of the structure described in connection with FIG. 6 can be further expanded by depositing a second polyimide layer on top of the previously deposited layer 20 and overlying the pads 26,28. it can. Selective etching and metal deposition or metal electroplating can further form additional contacts on the surface of the second polyimide layer that can be interconnected with pads 26,28. Additional polyimide layers and contact pads formed thereon can be tailored to specific applications, and the given extension of multiple polyimide layers greatly improves the flexibility and usefulness of reference continuation applications Let

図６は参照一部継続出願の基本設計の利点を示す。この利点は、金属層１４及び接点１６のすぐ近傍を通過するサブミクロン線即ち細線が金属相互接続部を通って上方向３０に延長することを可能にし、この延長は金属相互接続部２８の水平面内で方向３２に続行し、金属相互接続部３８を通って下方向３４へ戻り下降する。パシベーション層１８及び絶縁層２０の機構及び構造は先に強調したように残っている。本発明のこの基本設計の利点は、細線相互接続部を「持ち上げる」即ち「扇形に広げる」ことであり、また、これらの相互接続部をミクロ及びサブミクロレベルから、著しく大きな寸法を有し、それ故、一層小さな抵抗及びキャパシタンスを有し、容易で安価に製造できる金属相互接続レベルへと移すことである。参照出願のこの面はパッド再配線のいかなる面をも含まず、それ故、固有の簡単化特性を有する。それ故、これは、幅広くて厚い金属レベルでミクロ及びサブミクロ配線に接近できるようにすることを参照出願の重要性に更に付加する。相互接続部２２、３６、３８は、パシベーション層及びポリマー即ちポリイミド誘電体層を通って上方に進み、幅広くて厚い金属レベル上である距離だけ続き、パシベーション層及びポリマー即ちポリイミド誘電体層を通って再度下方へ進むことによって幅広くて厚い金属レベルから下降して細線金属レベルへ下がるように続くことにより、細線レベル金属を相互接続する。この方法で達成される延長は、幅広くて厚い金属ライン２６、２８での信号又は給電又は接地の如き任意の特定の型式の細線金属相互接続点１６の延長に制限される必要はない。物理学及び電子学の法則は、もしあるならば、この方法で確立できる相互接続の型式に関して制限を与え、制限因子は抵抗、伝播遅延、ＲＣ定数等の普通の電気的な制限因子である。参照出願が重要であるのは、参照一部継続出願がこれらの法則を適用できることについて一層広い自由範囲を提供するからであり、そうすることにより、一層広範囲の集積回路の応用及び用途、並びに、幅広くて厚い金属環境へのこれらの回路の適用を提供する。   FIG. 6 shows the advantages of the basic design of the reference continuation application. This advantage allows a submicron or fine line passing immediately adjacent to the metal layer 14 and the contact 16 to extend upward 30 through the metal interconnect, which extension is horizontal to the metal interconnect 28. Continues in direction 32 and travels down through metal interconnect 38 to downward 34. The mechanism and structure of the passivation layer 18 and insulating layer 20 remains as emphasized above. An advantage of this basic design of the present invention is that it “lifts” or “fans out” the thin wire interconnects, and has significantly larger dimensions from the micro and sub-micro levels, Therefore, moving to a metal interconnect level that has smaller resistance and capacitance and can be manufactured easily and inexpensively. This aspect of the reference application does not include any aspect of pad rewiring and therefore has inherent simplification characteristics. This therefore adds to the importance of the reference application to allow access to micro and sub-micro interconnects at wide and thick metal levels. Interconnects 22, 36, 38 travel upward through the passivation layer and the polymer or polyimide dielectric layer, and continue for a distance over a wide, thick metal level, through the passivation layer and the polymer or polyimide dielectric layer. The fine line level metal is interconnected by continuing to descend from the wide and thick metal level down to the fine line metal level by proceeding downward again. The extension achieved in this manner need not be limited to any particular type of fine metal interconnect point 16 extension, such as a signal on a wide and thick metal line 26, 28 or power supply or ground. The laws of physics and electronics, if any, give limits on the type of interconnection that can be established in this way, and the limiting factors are common electrical limiting factors such as resistance, propagation delay, RC constant, etc. The reference application is important because the reference continuation application provides greater freedom in applying these laws, so that a wider range of integrated circuit applications and uses, and Provides application of these circuits to a wide and thick metal environment.

これで図６に参照の目的で示した構成の説明を完了する。更に続いて、図７ａ及び図７ｂに示す横断面を説明する。   This completes the description of the configuration shown in FIG. 6 for reference purposes. Subsequently, the cross section shown in FIGS. 7a and 7b will be described.

図７ａは、図を明瞭にする理由で、基体及び本発明のプロセスによりこの基体の表面上に形成された層の簡単化した横断面を示し、図示の強調された部分は次のように先に特定されたものである：
符号１０：ケイ素基体
符号１２：基体の表面上に付着された誘電体層
符号１４：相互接続ライン、ビア及び接点を含む相互接続層
符号１６：相互接続層１４の表面上の接点
符号１８：接点１６に接近できる開口を形成したパシベーション層
符号２０：ポリマーの厚い層
符号２１：ポリイミドの層２０を通して設けられた導電性プラグポリマーの厚い層２０はパシベーション層１８の表面上に液体の形で被覆することができ、または、乾燥フィルムの適用によりパシベーション層１８の表面上で積層することができる。導電性プラグ２１の形成に必要なビアは普通のフォトリソグラフィープロセスにより画定することができ、または、レーザー（穴明け）技術を使用して形成することができる。 FIG. 7a shows, for reasons of clarity, a simplified cross section of the substrate and the layer formed on the surface of the substrate by the process of the present invention, with the highlighted part shown as follows: Is specified in:
Reference numeral 10: Silicon substrate Reference numeral 12: Dielectric layer deposited on the surface of the substrate Reference numeral 14: Interconnect layer including interconnect lines, vias and contacts Reference numeral 16: Contact point on the surface of the interconnect layer Reference numeral 18: Contact point Reference numeral 20: Thick polymer layer Reference numeral 21: A thick layer 20 of a conductive plug polymer provided through the polyimide layer 20 covers the surface of the passivation layer 18 in liquid form. Or can be laminated on the surface of the passivation layer 18 by application of a dry film. The vias necessary to form the conductive plug 21 can be defined by a common photolithography process or can be formed using laser (drilling) techniques.

先の説明から、図７ａに横断面にて示す一連の層は、誘導子やコンデンサ等の如き付加的な電気素子をポリイミドの層２０の表面上に形成でき、導電性プラグ２１と電気的に接触するように、形成されたこと明らかである。図７ａに示す横断面においては、誘電体層１２は層１４の一部とすることができる。その理由は、層１４が層１２を容易に組み込むことのできるレベル内誘電体（ＩＬＤ）層だからである。   From the above description, the series of layers shown in cross-section in FIG. 7a allows additional electrical elements such as inductors and capacitors to be formed on the surface of the polyimide layer 20 and is electrically connected to the conductive plug 21. It is clear that it was formed to contact. In the cross section shown in FIG. 7 a, the dielectric layer 12 can be part of the layer 14. This is because layer 14 is an intra-level dielectric (ILD) layer that can easily incorporate layer 12.

図７ｂに示す横断面に関しては、図７ａで特定されたものと同じ層がこの横断面内にも設けられる。更に示すものは、能動半導体デバイスを含むケイ素基体１０の上層１７である。また、パシベーション層１８の表面上に形成された誘導子１９の横断面も示される。誘導子１９のために使用される金属のオーム抵抗率を出来る限り小さくしなければならないことを強調しなければならない。この理由のため、誘導子１９の形成のために、例えば金の厚い層を使用するのが好ましく、誘導子１９のＱ値を大幅に改善する２．４ＧＨｚの応用に対して金の厚い層が誘導子１９のＱ値を約５から約２０へと増大させることを示した。   With respect to the cross section shown in FIG. 7b, the same layers as specified in FIG. 7a are also provided in this cross section. Also shown is an upper layer 17 of the silicon substrate 10 that contains active semiconductor devices. A cross section of inductor 19 formed on the surface of passivation layer 18 is also shown. It must be emphasized that the ohmic resistivity of the metal used for the inductor 19 must be as small as possible. For this reason, it is preferable to use, for example, a thick layer of gold for the formation of the inductor 19, and a thick layer of gold for a 2.4 GHz application that greatly improves the Q value of the inductor 19. It has been shown to increase the Q value of the inductor 19 from about 5 to about 20.

ここで、特に図３ａを参照すると、この図面は給電及び接地ピンのみを言及し、信号又はクロックピンを取り扱わない。図３ａには、本発明に係る相互接続ネットワークを上に形成したケイ素基体４０の横断面図を示し、幅広くて厚いワイヤ相互接続ネットワークはパシベーション層の上に位置する厚い誘電体層内に形成される。給電及び（又は）接地ピンは外部との接続のために厚い誘電体層の表面を貫通して設けられる。次のものは図３ａに示す種々の特徴である：
符号４０：本発明に従って相互接続ラインが上に形成された表面を有するケイ素基体
符号４２：基体４０の表面内又はその上に形成された半導体回路
符号４４：回路４２をパシベーションするために設けられたＥＳＤ回路
符号５８：基体４０の表面内又はその上に形成された、半導体デバイス４２への接続パッド
符号６０：半導体デバイス４２への接続パッド５８の上に位置するように形成された細線相互接続部の層
符号６１：層６０内に設けられたビアの１つ；一層多数のこのようなビアが図３ａに示されているが、図を明瞭にする理由で、その符号を省略してある
符号６２：細線相互接続部の層６０の上に位置するように付着されたパシベーション層
符号６３：パシベーション層６２を貫通するビアの１つ；一層多数のこのようなビアが図３ａに示されているが、図を明瞭にする理由で、その符号を省略してある
符号６４：後パシベーション処理としてその中に相互接続部を形成した誘電体層
符号６５：層６４内から出発し、層６２、６０を貫通してＥＳＤ回路に接続された給電又は接地母線
符号６６：（層５８内の複数の接続パッドのための）給電又は接地母線の組み合わせ
符号６７：パシベーション層６２の上に位置するように形成されたビア；一層多数のこのようなビアが図３ａに示されているが、図を明瞭にする理由で、その符号を省略してある
符号６８：層５８内の多数の半導体デバイスのための給電又は接地ピン
図３ａに示す横断面から、最も重要なことは、基体の表面内又はその上に形成された半導体デバイスへの相互接続部を形成する能力が、層６０内の細線相互接続部内にこれらの相互接続部を形成することのみならず、パシベーション層の上に位置する幅広くて厚い相互接続ネットワークを形成することによって延長させることにより、拡大されたことが明らかである。これは、パシベーション層の上に位置するように形成された相互接続ネットワークが頑丈な物即ち一層厚くて一層幅広い相互接続ラインを含むことができる状態で、これらのラインが（基体の表面内又はその上に形成された半導体デバイス上の相互接続ラインによる寄生的な影響を減少させるように）基体の表面から更に除去されるという点で、即時的で有意義な利点を提供する。厚くて幅広い金属相互接続部は給電及び接地配線のために使用することができ、この配線はパシベーション層の上方で生じ、部分的に取り替えられ、この目的のためにパシベーション層の下側の細線配線相互接続ネットワークを有する従来の方法を拡張させる。あるいくつかの関心事を従来の方法及び本発明に関連してここに列挙することができる。 Referring now specifically to FIG. 3a, this drawing refers only to power and ground pins and does not deal with signal or clock pins. FIG. 3a shows a cross-sectional view of a silicon substrate 40 having an interconnect network according to the present invention formed thereon, the wide and thick wire interconnect network being formed in a thick dielectric layer overlying the passivation layer. The Feed and / or ground pins are provided through the surface of the thick dielectric layer for external connection. The following are the various features shown in Figure 3a:
Reference numeral 40: a silicon substrate having a surface with interconnect lines formed thereon according to the present invention Reference numeral 42: a semiconductor circuit formed in or on the surface of the substrate 40 Reference numeral 44: provided to passivate the circuit 42 Reference numeral 58: Connection pad to the semiconductor device 42 formed in or on the surface of the substrate 40 Reference numeral 60: Fine wire interconnect formed to be located on the connection pad 58 to the semiconductor device 42 Layer 61: one of the vias provided in layer 60; more such vias are shown in FIG. 3a, but have been omitted for reasons of clarity. 62: Passivation layer deposited over layer 60 of thin wire interconnects 63: One of the vias through the passivation layer 62; more such vias 3a, the reference numerals are omitted for reasons of clarity. Reference numeral 64: Dielectric layer in which interconnections are formed as a post-passivation process Reference numeral 65: Layer 64 Feed or ground bus starting from within and connected to the ESD circuit through layers 62, 60 Reference 66: Combination of feed or ground bus (for multiple connection pads in layer 58) Reference 67: Passivation layer Vias formed to be over 62; a larger number of such vias are shown in FIG. 3a but have been omitted for reasons of clarity. Reference 68: Layer 58 From the cross-section shown in FIG. 3a, most importantly, the ability to form interconnects to semiconductor devices formed in or on the surface of the substrate. , Layer 60 It is clear that these have been expanded not only by forming these interconnects within the thin wire interconnects, but also by extending them by forming a wide and thick interconnect network overlying the passivation layer. . This is because these lines (within or on the surface of the substrate) can be made with the interconnect network formed overlying the passivation layer being able to contain rugged or thicker and wider interconnect lines. It provides an immediate and significant advantage in that it is further removed from the surface of the substrate (so as to reduce parasitic effects due to interconnect lines on the semiconductor device formed above). Thick and wide metal interconnects can be used for power and ground wiring, which occurs above the passivation layer and is partially replaced, and for this purpose the fine wire below the passivation layer Extends conventional methods with interconnected networks. Some concerns may be listed here in connection with conventional methods and the present invention.

従来技術：
外部の入力／出力相互接続のために使用される各ピンに対してＥＳＤ回路を提供する；
ＥＳＤ刺激がＥＳＤ回路を通過した後、給電及び接地刺激の更なる配給のための細線相互接続ネットワークを提供する；及び
細線給電及び接地配線ネットワークがパシベーション層の下側に形成される。 Conventional technology:
Providing an ESD circuit for each pin used for external input / output interconnections;
After the ESD stimulus has passed through the ESD circuit, it provides a fine wire interconnect network for further distribution of power and ground stimuli; and a fine wire feed and ground wiring network is formed below the passivation layer.

これに関し及び上述の説明に関連して、給電及び接地ピンがドライバ及び（又は）レシーバ回路を必要としないことを心に留めておかなければならない。   In this regard and in connection with the above description, it should be kept in mind that the power and ground pins do not require driver and / or receiver circuitry.

本発明：
外部の入力／出力相互接続のために使用される各ピンに対してＥＳＤ回路を形成する必要がない；これは、ＥＳＤ回路を駆動する一層強健な配線を考慮し、相互接続ラインにわたる予期せぬ動力サージによる動力損失を減少させ、一層多くの動力をＥＳＤ回路へ送給するものである；
給電及び接地相互接続部を半導体デバイスの内部回路へ直接接続できるようにする；これはＥＳＤ回路を伴わないか又は（既述したような）標準のＥＳＤ回路よりも一層小さなＥＳＤ回路を伴う。 The present invention:
There is no need to form an ESD circuit for each pin used for external input / output interconnections; this allows for more robust wiring to drive the ESD circuit and unexpectedly spans the interconnection lines Reduces power loss due to power surges and delivers more power to the ESD circuit;
Allows power and ground interconnections to be directly connected to the internal circuitry of the semiconductor device; this involves no ESD circuit or a smaller ESD circuit than standard ESD circuits (as previously described).

図３ａに横断面にて示す相互接続ネットワークを形成するために使用される方法は給電及び接地接続部の使用のみを取り扱い、クロック及び信号相互接続ラインには適用しない。図３ａは次のように要約することができる：ケイ素基体が半導体デバイス及び少なくとも１つの静電放電（ＥＳＤ）回路をその中に形成した表面を具備し、第１の誘電体層が基体上に付着され、細線相互接続ネットワークが第１の誘電体層内に形成されて能動回路及びＥＳＤ回路と接触する。パシベーション層が第１の誘電体層の表面上に付着され、金属プラグ（又は、低アスペクト比のビアに対しては、先に指摘したように、上側に位置する金属層間の直接相互接続部）のパターンがパシベーション層内に形成されて、第１の誘電体層の表面内に形成された接点と整合する。第２の誘電体層がパシベーション層の表面上に付着され、幅広くて厚いライン相互接続ネットワークが第２の誘電体層内に形成され、ＥＳＤ回路と接触する。給電又は接地接点からなる電気接点が第２の誘電体層の表面内に設けられる。   The method used to form the interconnect network shown in cross-section in FIG. 3a deals only with the use of power and ground connections and does not apply to clock and signal interconnect lines. FIG. 3a can be summarized as follows: a silicon substrate comprises a surface having a semiconductor device and at least one electrostatic discharge (ESD) circuit formed therein, and a first dielectric layer is on the substrate. A thin wire interconnect network is formed in the first dielectric layer and contacts the active and ESD circuits. A passivation layer is deposited on the surface of the first dielectric layer and a metal plug (or a direct interconnect between the overlying metal layers as pointed out above for low aspect ratio vias) Is formed in the passivation layer to match the contacts formed in the surface of the first dielectric layer. A second dielectric layer is deposited on the surface of the passivation layer and a wide and thick line interconnect network is formed in the second dielectric layer and in contact with the ESD circuit. An electrical contact consisting of a feed or ground contact is provided in the surface of the second dielectric layer.

図３ｂは本発明の給電及び接地相互接続ラインの形成への更なる洞察を提供し、これらの相互接続ラインは相互接続ライン６６及び相互接続ライン６６′として示されている。相互接続ライン６６はパシベーション層６２の上方に形成され、包括的な給電及び接地相互接続ラインとして作用する。相互接続ライン６６′はパシベーション層６２の下方に形成され、局部的な給電及び接地相互接続ラインとして作用する。   FIG. 3b provides further insight into the formation of the feed and ground interconnect lines of the present invention, these interconnect lines being shown as interconnect line 66 and interconnect line 66 '. Interconnect line 66 is formed above passivation layer 62 and acts as a generic feed and ground interconnect line. Interconnect line 66 'is formed below passivation layer 62 and serves as a local feed and ground interconnect line.

ここで図４ａを参照すると、図４ａは信号及びクロックラインの相互接続を取り扱う。図４ａには、ケイ素基体４０の横断面が示され、本発明に係る相互接続ネットワークが基体上に形成される。ＥＳＤ回路又はドライバ回路又はレシーバ回路又はＩ／Ｏ回路への接近ピンは外部接続のために誘電体層の表面を貫通して設けられる。ＥＳＤ回路はＩ／Ｏ接続を確立するすべての回路に対して必要であるが、Ｉ／Ｏ接続を確立する回路の型式とは独立に、Ｉ／Ｏ接続はまたレシーバ回路又はドライバ回路又はＩ／Ｏ回路に対して設けることができる。   Referring now to FIG. 4a, FIG. 4a handles signal and clock line interconnections. In FIG. 4a, a cross section of the silicon substrate 40 is shown, and an interconnect network according to the present invention is formed on the substrate. Access pins to the ESD circuit or driver circuit or receiver circuit or I / O circuit are provided through the surface of the dielectric layer for external connection. While ESD circuits are necessary for all circuits that establish I / O connections, independent of the type of circuit that establishes I / O connections, I / O connections can also be receiver circuits or driver circuits or I / O connections. It can be provided for the O circuit.

図４ａに示され、先に強調されなかった特徴は次の通りである：
本発明はクロック及び信号刺激を配給するための幅広くて厚い相互接続ラインを備えた相互接続ネットワークを提供する；
本発明はパシベーション層の上に位置し、クロック及び信号刺激のための厚くて幅広い相互接続ラインを形成する；
符号７０：ＥＳＤ回路４５のために及びドライバ／レシーバ／Ｉ／Ｏ回路４５′のために設けられた外部接続（ピン）；ピン７０は回路４５、４５′に対するクロック及び信号刺激のための外部接近を提供する；
符号７２：相互接続ラインのための厚くて幅広いワイヤを使用して相互接続層６４内に形成されたクロック又は信号母線；クロック及び信号相互接続ライン配線は、Ｉ／Ｏ相互接続の外部接点を設けることなく層６４内に全体的に含まれることに留意すべきである。 The features shown in FIG. 4a and not emphasized earlier are as follows:
The present invention provides an interconnect network with wide and thick interconnect lines for delivering clock and signal stimuli;
The present invention sits on the passivation layer and forms a thick and wide interconnect line for clock and signal stimulation;
70: External connection (pin) provided for ESD circuit 45 and for driver / receiver / I / O circuit 45 '; pin 70 is an external access for clock and signal stimulation to circuits 45, 45' I will provide a;
72: Clock or signal bus formed in interconnect layer 64 using thick and wide wires for interconnect lines; clock and signal interconnect line wiring provides external contacts for I / O interconnect Note that it is entirely contained within layer 64 without.

図４ａに横断面にて示す相互接続ネットワークを形成するために使用される方法は次のように要約することができる。ケイ素基体が設けられ、ＥＳＤ、レシーバ、ドライバ及びＩ／Ｏ回路を含む能動回路が基体の表面に形成されている。無機材料の第１の誘電体層が基体上に付着され、細線相互接続ネットワークが誘電体層内に形成されて、能動回路と接触する。パシベーション層が第１の薄い誘電体層上に付着され、金属プラグのパターンがパシベーション層内に形成され（または、低アスペクト比の開口に対しては、介在する誘電体層内の開口を介して上側の金属層間に直接接触が確立され）、金属相互接続部が第１の誘電体層の表面内の電気接点と整合する。１又はそれ以上の一層厚い誘電体層が典型的には有機材料のパシベーション層の表面上に付着され、１つのＥＳＤ、レシーバ、ドライバ又はＩ／Ｏ回路を含む幅広くて厚いライン相互接続ネットワークが一層厚い誘電体層内に形成されて、パシベーション層内又はその下の金属プラグ又は金属パッドと電気的に接触する。   The method used to form the interconnect network shown in cross section in FIG. 4a can be summarized as follows. A silicon substrate is provided, and an active circuit including an ESD, a receiver, a driver and an I / O circuit is formed on the surface of the substrate. A first dielectric layer of inorganic material is deposited on the substrate and a thin wire interconnect network is formed in the dielectric layer to contact the active circuit. A passivation layer is deposited on the first thin dielectric layer and a pattern of metal plugs is formed in the passivation layer (or, for low aspect ratio openings, through the openings in the intervening dielectric layer). Direct contact is established between the upper metal layers) and the metal interconnects align with electrical contacts in the surface of the first dielectric layer. One or more thicker dielectric layers are typically deposited on the surface of the organic material passivation layer, and a wider and thicker line interconnect network containing one ESD, receiver, driver or I / O circuit is further layered. Formed in a thick dielectric layer and in electrical contact with metal plugs or metal pads in or under the passivation layer.

図４ｂは本発明の信号及びクロック相互接続ラインの形成への更なる洞察を提供し、これらの相互接続ラインは相互接続ライン７１及び相互接続ライン７１′として示されている。相互接続ライン７１はパシベーション層６２の上方に形成され、包括的な信号及びクロック相互接続ラインとして作用する。相互接続ライン７１′はパシベーション層６２の下方に形成され、局部的な信号及びクロック相互接続ラインとして作用する。   FIG. 4b provides further insight into the formation of the signal and clock interconnect lines of the present invention, these interconnect lines being shown as interconnect line 71 and interconnect line 71 '. Interconnect line 71 is formed above passivation layer 62 and acts as a generic signal and clock interconnect line. Interconnect line 71 'is formed below passivation layer 62 and serves as a local signal and clock interconnect line.

図５ａは本発明に係る相互接続ネットワークが上に形成されたケイ素基体４０の横断面を示し、相互接続ネットワークはパシベーション層の上に位置する厚い誘電体層内に形成され、厚い誘電体層に対して内部に位置する。外部接続のためのＥＳＤ、レシーバ、ドライバ又はＩ／Ｏ回路接近ピンは誘電体層の表面を貫通して設けられていない。図５ａに示すが、先に強調されていないものは、クロック又は信号相互接続ライン７４であり、これは、外部Ｉ／Ｏ接続部が設けられていないパシベーション層上に位置する厚くて幅広いラインの相互接続体系を提供する。パシベーション層の上に位置するように形成された相互接続ネットワークの厚くて幅広いラインのため、クロック及び信号配給は相互接続層６４内で全体的に生じることができ、これは、クロック及び信号配線ラインに対して、（使用された場合の）各厚くて幅広い相互接続ラインがオフ・チップ接続のための少なくとも１つのＩ／Ｏ接続点を具備しなければならないような従来技術の方法とは異なる。   FIG. 5a shows a cross-section of a silicon substrate 40 with an interconnect network according to the present invention formed thereon, the interconnect network being formed in a thick dielectric layer overlying the passivation layer. It is located inside. No ESD, receiver, driver or I / O circuit access pin for external connection is provided through the surface of the dielectric layer. Shown in FIG. 5a, but not emphasized earlier is a clock or signal interconnect line 74, which is a thick and wide line of material located on a passivation layer without external I / O connections. Provides an interconnection scheme. Because of the thick and broad lines of interconnect networks formed overlying the passivation layer, clock and signal distribution can occur entirely within the interconnect layer 64, which is the clock and signal wiring line. In contrast to prior art methods, where each thick and wide interconnect line (when used) must have at least one I / O connection point for off-chip connection.

図５ａに横断面にて示す幅広くて厚いライン相互接続を形成するために使用される方法は次のように要約することができ、図４ａに関連して上述したものと類似する。ケイ素基体が設けられ、能動デバイスが基体の表面内に設けられる。第１の薄い誘電体層が基体の表面上に付着され、細線相互接続ラインを備えた細線相互接続ネットワークが第１の誘電体層内に形成されて、基体の表面内の電気接点と接触する。パシベーション層が第１の誘電体層の表面上に付着され、導電性相互接続部のパターンがパシベーション層内に形成され、第１の誘電体層の表面内の電気接点と整合する。１又はそれ以上の第２の誘電体層がパシベーション層の表面上に付着され、パシベーション層内の導電性相互接続部と電気的に接触する。   The method used to form the wide and thick line interconnect shown in cross section in FIG. 5a can be summarized as follows and is similar to that described above in connection with FIG. 4a. A silicon substrate is provided and an active device is provided in the surface of the substrate. A first thin dielectric layer is deposited on the surface of the substrate, and a fine interconnect network with fine interconnect lines is formed in the first dielectric layer to contact electrical contacts in the surface of the substrate. . A passivation layer is deposited on the surface of the first dielectric layer and a pattern of conductive interconnects is formed in the passivation layer to match electrical contacts in the surface of the first dielectric layer. One or more second dielectric layers are deposited on the surface of the passivation layer and are in electrical contact with the conductive interconnects in the passivation layer.

図５ｂは本発明の信号及びクロック相互接続ラインの形成への更なる洞察を提供し、これらの相互接続ラインは相互接続ライン７４及び相互接続ライン７４′として示されている。相互接続ライン７４はパシベーション層６２の上方に形成され、包括的な信号及びクロック相互接続ラインとして作用する。相互接続ライン７４′はパシベーション層６２の下方に形成され、局部的な信号及びクロック相互接続ラインとして作用する。   FIG. 5b provides further insight into the formation of the signal and clock interconnect lines of the present invention, these interconnect lines being shown as interconnect lines 74 and interconnect lines 74 '. Interconnect line 74 is formed above passivation layer 62 and acts as a generic signal and clock interconnect line. Interconnect line 74 'is formed below passivation layer 62 and serves as a local signal and clock interconnect line.

図３−５がパシベーション層６２の下側に位置する細線相互接続ネットワーク６０を示す場合、本発明はまた可能であり、細線相互接続ネットワーク６０を完全に排除し、厚くて幅広いワイヤのみを使用する相互接続ネットワーク６４を形成するように更に拡張できることを更に強調しておかなければならない。本発明のこの応用に対しては、第１の誘電体層６０は適用されず、パシベーション層６２は基体４０の表面内又はその上に形成された半導体デバイス５８の表面上に直接付着される。   If FIG. 3-5 shows a thin wire interconnect network 60 located below the passivation layer 62, the present invention is also possible, completely eliminating the thin wire interconnect network 60 and using only thick and wide wires. It should be further emphasized that it can be further expanded to form an interconnect network 64. For this application of the present invention, the first dielectric layer 60 is not applied, and the passivation layer 62 is deposited directly on the surface of the semiconductor device 58 formed in or on the surface of the substrate 40.

細線相互接続ラインと幅広くて厚い相互接続ラインとの間の上述した区別を簡単に説明しておくことは更に価値がある。次の点がこれに当てはまる。   It is more valuable to briefly explain the above-mentioned distinction between fine wire interconnect lines and wide and thick interconnect lines. The following points apply to this:

従来の細線相互接続ラインはパシベーション層の下側に形成されるが、本発明の幅広くて厚い相互接続ラインはパシベーション層の上に形成される；
細線相互接続ラインは典型的には無機誘電体層内に形成され、厚くて幅広い相互接続ラインは典型的にはポリマーからなる誘電体層内に形成される。その理由は、誘電体層が結果として裂け目や割れ目を生じさせるので、無機材料を厚い誘電体層として付着できないからである；
細線相互接続金属は典型的には抵抗エッチングでのスパッタリング法又は電気メッキでの酸化エッチングを使用する波形模様処理を使用して形成され、その後にＣＭＰを施す。これら２つの方法のいずれも、高価であるため又は酸化ひび割れのため、厚い金属を形成できない；
厚くて幅広い相互接続ラインは、最初に薄い金属ベース層をスパッタリングし、フォトレジストの厚い層をコーティングしパターン化し、電気メッキにより金属の厚い層を施し、パターン化されたフォトレジストを除去し、（スパッタリングされた薄い金属ベースの）金属ベースエッチングを遂行することにより、形成することができる。この方法は極めて厚い金属のパターンの形成を可能にし、この方法において、厚い金属相互接続ラインを中に形成した誘電体層の厚さが２μｍを越えられる状態で、１μｍを越える金属厚さを達成できる。 While conventional thin wire interconnect lines are formed underneath the passivation layer, the wide and thick interconnect lines of the present invention are formed over the passivation layer;
Thin wire interconnect lines are typically formed in an inorganic dielectric layer, and thick and wide interconnect lines are typically formed in a dielectric layer made of a polymer. The reason is that the inorganic material cannot be deposited as a thick dielectric layer because the dielectric layer results in tears and cracks;
The thin line interconnect metal is typically formed using a corrugated patterning process using a sputtering method with resistive etching or an oxidative etching with electroplating followed by CMP. Neither of these two methods can form a thick metal because it is expensive or because of oxidative cracking;
Thick and wide interconnect lines first sputter a thin metal base layer, coat and pattern a thick layer of photoresist, apply a thick layer of metal by electroplating, remove the patterned photoresist ( It can be formed by performing a metal base etch (of a sputtered thin metal base). This method allows the formation of very thick metal patterns, in which a metal thickness in excess of 1 μm is achieved with the thickness of the dielectric layer having thick metal interconnect lines formed in it can exceed 2 μm. it can.

特定の例示的な実施の形態につき本発明を説明し、図示したが、これらは本発明をこれらの例示的な実施の形態に限定することを意図するものではない。当業者なら、本発明の要旨を逸脱することなく種々の変形及び修正が可能であることを認識できよう。それ故、本発明の要旨内に含まれるすべてのこのような変形及び修正並びにその等価のものは本発明に含まれる。   Although the invention has been described and illustrated with reference to specific exemplary embodiments, it is not intended that the invention be limited to these exemplary embodiments. Those skilled in the art will recognize that various changes and modifications can be made without departing from the spirit of the invention. Accordingly, all such variations and modifications as included within the spirit of the invention and their equivalents are included in the invention.

以下に、上述した本発明を付記する。   Hereinafter, the present invention described above will be additionally described.

［１］ 後パシベーション相互接続構造体において、
半導体基体内及びその上に形成された１又はそれ以上の能動デバイスを備えた１又はそれ以上の内部回路と；
上記半導体基体内及びその上に形成された１又はそれ以上のＥＳＤ回路と；
１又はそれ以上の薄い誘電体層として上記半導体基体上に形成された細線金属化系と；
上記細線金属化系上のパシベーション層と；
１又はそれ以上の厚い誘電体層として上記パシベーション層の上方に形成された厚くて幅広い金属化系と；
を有し、
上記厚い誘電体層が上記薄い誘電体層よりも厚く、上記厚くて幅広い金属化系が電気的な刺激のための配線ネットワークとして使用され、当該厚くて幅広い金属化系が上記１又はそれ以上のＥＳＤ回路、上記１又はそれ以上の内部回路及び少なくとも１つのオフ・チップ接点ピンに接続されていることを特徴とする相互接続構造体。 [1] In a post-passivation interconnect structure,
One or more internal circuits with one or more active devices formed in and on the semiconductor substrate;
One or more ESD circuits formed in and on the semiconductor substrate;
A fine line metallization system formed on the semiconductor substrate as one or more thin dielectric layers;
A passivation layer on the fine wire metallization system;
A thick and broad metallization system formed above the passivation layer as one or more thick dielectric layers;
Have
The thick dielectric layer is thicker than the thin dielectric layer, the thick and wide metallization system is used as a wiring network for electrical stimulation, and the thick and wide metallization system is the one or more of the above An interconnect structure connected to an ESD circuit, the one or more internal circuits, and at least one off-chip contact pin.

［２］ 上記配線ネットワークが、上記１又はそれ以上の厚い誘電体層、上記パシベーション層及び上記１又はそれ以上の薄い誘電体層を通して形成されたビアにより、上記ＥＳＤ回路及び上記１又はそれ以上の内部回路に接続されることを特徴とする前記［１］に記載の相互接続構造体。   [2] The interconnect network includes the ESD circuit and the one or more vias formed through the one or more thick dielectric layers, the passivation layer, and the one or more thin dielectric layers. The interconnect structure according to [1], wherein the interconnect structure is connected to an internal circuit.

［３］ 上記電気的な刺激が給電又は接地電圧からなることを特徴とする前記［２］に記載の相互接続構造体。   [3] The interconnect structure according to [2], wherein the electrical stimulus is a power supply or a ground voltage.

［４］ 上記ＥＳＤ回路が上記配線ネットワークを介して上記１又はそれ以上の内部回路に並列に接続されることを特徴とする前記［３］に記載の相互接続構造体。   [4] The interconnect structure according to [3], wherein the ESD circuit is connected in parallel to the one or more internal circuits via the wiring network.

［５］ 上記配線ネットワークが上記給電又は接地電圧のための包括的な配線として作用し、上記ビアが更に上記細線金属化系内に形成された局部的な給電／接地配線ネットワークに接続されることを特徴とする前記［３］に記載の相互接続構造体。   [5] The wiring network acts as a comprehensive wiring for the power supply or ground voltage, and the via is further connected to a local power / ground wiring network formed in the fine metallization system. The interconnect structure according to [3] above, characterized in that

［６］ 上記電気的な刺激がクロック又は信号電圧からなることを特徴とする前記［２］に記載の相互接続構造体。   [6] The interconnect structure according to [2], wherein the electrical stimulus is a clock or a signal voltage.

［７］ 上記１又はそれ以上のオフ・チップ接点ピンと上記配線ネットワークとの間で直列に接続されたドライバ、レシーバ又はＩ／Ｏ回路を更に有することを特徴とする前記［６］に記載の相互接続構造体。   [7] The mutual connection according to [6], further comprising a driver, a receiver, or an I / O circuit connected in series between the one or more off-chip contact pins and the wiring network. Connection structure.

［８］ 上記ＥＳＤ回路が上記ドライバ、レシーバ又はＩ／Ｏ回路に並列に接続されることを特徴とする前記［７］に記載の相互接続構造体。   [8] The interconnect structure according to [7], wherein the ESD circuit is connected in parallel to the driver, receiver, or I / O circuit.

［９］ 上記配線ネットワークが上記クロック又は信号電圧のための包括的な配線として作用し、上記ビアが更に上記細線金属化系内に形成された局部的なクロック／信号配線ネットワークに接続されることを特徴とする前記［６］に記載の相互接続構造体。   [9] The wiring network acts as a comprehensive wiring for the clock or signal voltage, and the via is further connected to a local clock / signal wiring network formed in the fine wire metallization system. The interconnect structure according to [6] above, wherein

［１０］ 上記厚くて幅広い金属化系内の金属が約１μｍよりも大きな厚さを有することを特徴とする前記［１］に記載の相互接続構造体。   [10] The interconnect structure according to [1], wherein the metal in the thick and wide metallization system has a thickness greater than about 1 μm.

［１１］ 上記１又はそれ以上の厚い誘電体層が各々約２μｍよりも大きな厚さを有することを特徴とする前記［１］に記載の相互接続構造体。   [11] The interconnect structure according to [1], wherein each of the one or more thick dielectric layers has a thickness greater than about 2 μm.

［１２］ 後パシベーション相互接続構造体において、
半導体基体内及びその上に形成された１又はそれ以上の能動デバイスを備えた１又はそれ以上の内部回路と；
上記半導体基体内及びその上に形成された１又はそれ以上のＥＳＤ回路と；
１又はそれ以上の薄い誘電体層として上記半導体基体上に形成された細線金属化系と；
上記細線金属化系上のパシベーション層と；
１又はそれ以上の厚い誘電体層として上記パシベーション層の上方に形成された厚くて幅広い金属化系と；
を有し、
上記厚い誘電体層が上記薄い誘電体層よりも厚く、上記厚くて幅広い金属化系がそれぞれ給電又は接地入力のための給電又は接地配線ネットワークとして使用され、当該厚くて幅広い金属化系が上記１又はそれ以上の内部回路及び少なくとも１つのオフ・チップ接点ピンに接続されていることを特徴とする相互接続構造体。 [12] In a post-passivation interconnect structure,
One or more internal circuits with one or more active devices formed in and on the semiconductor substrate;
One or more ESD circuits formed in and on the semiconductor substrate;
A fine line metallization system formed on the semiconductor substrate as one or more thin dielectric layers;
A passivation layer on the fine wire metallization system;
A thick and broad metallization system formed above the passivation layer as one or more thick dielectric layers;
Have
The thick dielectric layer is thicker than the thin dielectric layer, and the thick and wide metallization system is used as a power supply or ground wiring network for power supply or ground input, respectively. An interconnect structure connected to or more internal circuitry and at least one off-chip contact pin.

［１３］ 上記半導体基体内及びその上に形成され、上記配線ネットワークに接続され、上記１又はそれ以上の内部回路に並列に接続された１又はそれ以上のＥＳＤ回路を更に有することを特徴とする前記［１２］に記載の相互接続構造体。   [13] One or more ESD circuits formed in and on the semiconductor substrate, connected to the wiring network, and connected in parallel to the one or more internal circuits. The interconnect structure according to the above [12].

［１４］ 上記配線ネットワークが、上記１又はそれ以上の厚い誘電体層、上記パシベーション層及び上記１又はそれ以上の薄い誘電体層を通して形成されたビアにより、上記ＥＳＤ回路及び上記１又はそれ以上の内部回路に接続されることを特徴とする前記［１３］に記載の相互接続構造体。   [14] The interconnect network includes the ESD circuit and the one or more vias formed through the one or more thick dielectric layers, the passivation layer, and the one or more thin dielectric layers. The interconnect structure according to [13], wherein the interconnect structure is connected to an internal circuit.

［１５］ 上記配線ネットワークが上記給電又は接地入力のための包括的な配線として作用し、上記ビアが更に上記細線金属化系内に形成された局部的な給電／接地配線ネットワークに接続されることを特徴とする前記［１２］に記載の相互接続構造体。   [15] The wiring network acts as a comprehensive wiring for the power supply or ground input, and the via is further connected to a local power supply / ground wiring network formed in the fine metallization system. The interconnect structure according to [12], characterized in that

［１６］ 各上記オフ・チップ接点ピンに対して１又はそれ以上のＥＳＤ回路が存在することを特徴とする前記［１３］に記載の相互接続構造体。   [16] The interconnect structure according to [13], wherein one or more ESD circuits exist for each of the off-chip contact pins.

［１７］ 上記厚くて幅広い金属化系内の金属が約１μｍよりも大きな厚さを有することを特徴とする前記［１２］に記載の相互接続構造体。   [17] The interconnect structure according to [12], wherein the metal in the thick and wide metallization system has a thickness greater than about 1 μm.

［１８］ 上記１又はそれ以上の厚い誘電体層が各々約２μｍよりも大きな厚さを有することを特徴とする前記［１２］に記載の相互接続構造体。   [18] The interconnect structure according to [12], wherein each of the one or more thick dielectric layers has a thickness greater than about 2 μm.

［１９］ 後パシベーション相互接続構造体において、
半導体基体内及びその上に形成された１又はそれ以上の能動デバイスを備えた１又はそれ以上の内部回路と；
１又はそれ以上の薄い誘電体層として上記半導体基体上に形成された細線金属化系と；
上記細線金属化系上のパシベーション層と；
１又はそれ以上の厚い誘電体層として上記パシベーション層の上方に形成された厚くて幅広い金属化系と；
を有し、
上記厚い誘電体層が上記薄い誘電体層よりも厚く、上記厚くて幅広い金属化系がクロック又は信号電圧のための配線ネットワークとして使用され、当該厚くて幅広い金属化系が上記１又はそれ以上の内部回路に接続されていることを特徴とする相互接続構造体。 [19] In a post-passivation interconnect structure,
One or more internal circuits with one or more active devices formed in and on the semiconductor substrate;
A fine line metallization system formed on the semiconductor substrate as one or more thin dielectric layers;
A passivation layer on the fine wire metallization system;
A thick and broad metallization system formed above the passivation layer as one or more thick dielectric layers;
Have
The thick dielectric layer is thicker than the thin dielectric layer, the thick and wide metallization system is used as a wiring network for a clock or signal voltage, and the thick and wide metallization system is the one or more of the above An interconnect structure characterized by being connected to an internal circuit.

［２０］ 上記配線ネットワークが、上記１又はそれ以上の厚い誘電体層、上記パシベーション層及び上記１又はそれ以上の薄い誘電体層を通して形成されたビアにより、上記１又はそれ以上の内部回路に接続されることを特徴とする前記［１９］に記載の相互接続構造体。   [20] The wiring network is connected to the one or more internal circuits by vias formed through the one or more thick dielectric layers, the passivation layer, and the one or more thin dielectric layers. The interconnect structure according to [19] above, wherein

［２１］ 上記配線ネットワークが上記クロック又は信号電圧のための包括的な配線として作用し、上記ビアが更に上記細線金属化系内に形成された局部的なクロック又は信号配線ネットワークにそれぞれ接続されることを特徴とする前記［２０］に記載の相互接続構造体。   [21] The wiring network acts as a comprehensive wiring for the clock or signal voltage, and the via is further connected to a local clock or signal wiring network formed in the fine metallization system, respectively. The interconnect structure according to [20] above, wherein

［２２］ 上記厚くて幅広い金属化系内の金属が約１μｍよりも大きな厚さを有することを特徴とする前記［１９］に記載の相互接続構造体。   [22] The interconnect structure according to [19], wherein the metal in the thick and wide metallization system has a thickness greater than about 1 μm.

［２３］ 上記１又はそれ以上の厚い誘電体層が各々約２μｍよりも大きな厚さを有することを特徴とする前記［１９］に記載の相互接続構造体。   [23] The interconnect structure according to [19], wherein each of the one or more thick dielectric layers has a thickness greater than about 2 μm.

［２４］ 後パシベーション相互接続体を形成する方法において、
半導体基体内及びその上に１又はそれ以上の能動デバイスを備えた１又はそれ以上の内部回路を形成する工程と；
上記半導体基体内及びその上に形成される１又はそれ以上のＥＳＤ回路を形成する工程と；
１又はそれ以上の薄い誘電体層として上記半導体基体上に細線金属化系を形成する工程と；
上記細線金属化系上にパシベーション層を付着する工程と；
１又はそれ以上の厚い誘電体層として上記パシベーション層の上方に厚くて幅広い金属化系を形成する工程と；
を有し、
上記厚い誘電体層が上記薄い誘電体層よりも厚く、上記厚くて幅広い金属化系が電気的な刺激のための配線ネットワークとして使用され、当該厚くて幅広い金属化系が上記１又はそれ以上のＥＳＤ回路、上記１又はそれ以上の内部回路及び少なくとも１つのオフ・チップ接点ピンに接続されることを特徴とする方法。 [24] In a method of forming a post-passivation interconnect,
Forming one or more internal circuits with one or more active devices in and on the semiconductor substrate;
Forming one or more ESD circuits formed in and on the semiconductor substrate;
Forming a thin wire metallization system on the semiconductor substrate as one or more thin dielectric layers;
Depositing a passivation layer on the fine metallization system;
Forming a thick and broad metallization system above the passivation layer as one or more thick dielectric layers;
Have
The thick dielectric layer is thicker than the thin dielectric layer, the thick and wide metallization system is used as a wiring network for electrical stimulation, and the thick and wide metallization system is the one or more of the above A method characterized in that it is connected to an ESD circuit, said one or more internal circuits and at least one off-chip contact pin.

［２５］ 上記配線ネットワークが、上記１又はそれ以上の厚い誘電体層、上記パシベーション層及び上記１又はそれ以上の薄い誘電体層を通して形成されたビアにより、上記ＥＳＤ回路及び上記１又はそれ以上の内部回路に接続されることを特徴とする前記［２４］に記載の方法。   [25] The interconnect network includes the ESD circuit and the one or more vias formed through the one or more thick dielectric layers, the passivation layer, and the one or more thin dielectric layers. The method according to [24], wherein the method is connected to an internal circuit.

［２６］ 上記電気的な刺激が給電又は接地電圧からなることを特徴とする前記［２５］に記載の方法。   [26] The method according to [25], wherein the electrical stimulus is a power supply or a ground voltage.

［２７］ 上記ＥＳＤ回路が上記配線ネットワークを介して上記１又はそれ以上の内部回路に並列に接続されることを特徴とする前記［２６］に記載の方法。   [27] The method according to [26], wherein the ESD circuit is connected in parallel to the one or more internal circuits via the wiring network.

［２８］ 上記配線ネットワークが上記給電又は接地電圧のための包括的な配線として作用し、上記ビアが更に上記細線金属化系内に形成された局部的な給電／接地配線ネットワークに接続されることを特徴とする前記［２６］に記載の方法。   [28] The wiring network acts as a comprehensive wiring for the power supply or ground voltage, and the via is further connected to a local power supply / ground wiring network formed in the fine metallization system. [26] The method according to [26] above.

［２９］ 上記電気的な刺激がクロック又は信号電圧からなることを特徴とする前記［２５］に記載の方法。   [29] The method according to [25], wherein the electrical stimulus is a clock or a signal voltage.

［３０］ 上記１又はそれ以上のオフ・チップ接点ピンと上記配線ネットワークとの間でドライバ、レシーバ又はＩ／Ｏ回路を直列に接続する工程を更に有することを特徴とする前記［２９］に記載の方法。   [30] The method according to [29], further comprising connecting a driver, a receiver, or an I / O circuit in series between the one or more off-chip contact pins and the wiring network. Method.

［３１］ 上記ＥＳＤ回路が上記配線ネットワークを介して上記ドライバ、レシーバ又はＩ／Ｏ回路に並列に接続されることを特徴とする前記［３０］に記載の方法。   [31] The method according to [30], wherein the ESD circuit is connected in parallel to the driver, receiver, or I / O circuit via the wiring network.

［３２］ 上記配線ネットワークが上記クロック又は信号電圧のための包括的な配線として作用し、上記ビアが更に上記細線金属化系内に形成された局部的なクロック／信号配線ネットワークに接続されることを特徴とする前記［２９］に記載の方法。   [32] The wiring network acts as a comprehensive wiring for the clock or signal voltage, and the via is further connected to a local clock / signal wiring network formed in the fine metallization system. [29] The method according to [29] above.

［３３］ 上記厚くて幅広い金属化系内の金属が約１μｍよりも大きな厚さを有することを特徴とする前記［２４］に記載の方法。   [33] The method of the above-mentioned [24], wherein the metal in the thick and wide metallization system has a thickness greater than about 1 μm.

［３４］ 上記１又はそれ以上の厚い誘電体層が各々約２μｍよりも大きな厚さを有することを特徴とする前記［２４］に記載の方法。   [34] The method of [24], wherein each of the one or more thick dielectric layers has a thickness greater than about 2 μm.

［３５］ 後パシベーション相互接続体を形成する方法において、
半導体基体内及びその上に１又はそれ以上の能動デバイスを備えた１又はそれ以上の内部回路を形成する工程と；
上記半導体基体内及びその上に１又はそれ以上のＥＳＤ回路を形成する工程と；
１又はそれ以上の薄い誘電体層として上記半導体基体上に細線金属化系を形成する工程と；
上記細線金属化系上にパシベーション層を付着する工程と；
上記薄い誘電体層よりも厚い１又はそれ以上の厚い誘電体層として上記パシベーション層の上方に厚くて幅広い金属化系を形成する工程と；
を有し、
上記厚くて幅広い金属化系がそれぞれ給電又は接地入力のための給電又は接地配線ネットワークとして使用され、当該厚くて幅広い金属化系が上記１又はそれ以上の内部回路及び少なくとも１つのオフ・チップ接点ピンに接続されることを特徴とする方法。 [35] In a method of forming a post-passivation interconnect,
Forming one or more internal circuits with one or more active devices in and on the semiconductor substrate;
Forming one or more ESD circuits in and on the semiconductor substrate;
Forming a thin wire metallization system on the semiconductor substrate as one or more thin dielectric layers;
Depositing a passivation layer on the fine metallization system;
Forming a thick and broad metallization system above the passivation layer as one or more thick dielectric layers thicker than the thin dielectric layer;
Have
The thick and wide metallization system is used as a power supply or ground wiring network for power supply or ground input, respectively, and the thick and wide metallization system is the one or more internal circuits and at least one off-chip contact pin. A method characterized by being connected to.

［３６］ 上記半導体基体内及びその上に、上記配線ネットワークに接続され、かつ、上記１又はそれ以上の内部回路に並列に接続された１又はそれ以上のＥＳＤ回路を形成する工程を更に有することを特徴とする前記［３５］に記載の方法。   [36] The method further includes forming one or more ESD circuits connected to the wiring network and connected in parallel to the one or more internal circuits in and on the semiconductor substrate. [35] The method according to [35] above.

［３７］ 上記配線ネットワークが、上記１又はそれ以上の厚い誘電体層、上記パシベーション層及び上記１又はそれ以上の薄い誘電体層を通して形成されたビアにより、上記ＥＳＤ回路及び上記１又はそれ以上の内部回路に接続されることを特徴とする前記［３６］に記載の方法。   [37] The wiring network is formed by the ESD circuit and the one or more of the vias formed through the one or more thick dielectric layers, the passivation layer, and the one or more thin dielectric layers. The method according to [36], wherein the method is connected to an internal circuit.

［３８］ 上記配線ネットワークが上記給電又は接地入力のための包括的な配線として作用し、上記ビアが更に上記細線金属化系内に形成された局部的な給電／接地配線ネットワークに接続されることを特徴とする前記［３５］に記載の方法。   [38] The wiring network acts as a comprehensive wiring for the power supply or ground input, and the via is further connected to a local power supply / ground wiring network formed in the fine metallization system. [35] The method according to [35] above.

［３９］ 各上記オフ・チップ接点ピンに対して１又はそれ以上のＥＳＤ回路が存在することを特徴とする前記［３６］記載の方法。   [39] The method according to [36], wherein one or more ESD circuits exist for each of the off-chip contact pins.

［４０］ 上記厚くて幅広い金属化系内の金属が約１μｍよりも大きな厚さを有することを特徴とする前記［３５］に記載の方法。   [40] The method according to [35], wherein the metal in the thick and wide metallization system has a thickness greater than about 1 μm.

［４１］ 上記１又はそれ以上の厚い誘電体層が各々約２μｍよりも大きな厚さを有することを特徴とする前記［３５］に記載の方法。   [41] The method of [35], wherein the one or more thick dielectric layers each have a thickness greater than about 2 μm.

［４２］ 後パシベーション相互接続体を形成する方法において、
半導体基体内及びその上に１又はそれ以上の能動デバイスを備えた１又はそれ以上の内部回路を形成する工程と；
１又はそれ以上の薄い誘電体層として上記半導体基体上に細線金属化系を形成する工程と；
上記細線金属化系上にパシベーション層を付着する工程と；
上記薄い誘電体層よりも厚い１又はそれ以上の厚い誘電体層として上記パシベーション層の上方に厚くて幅広い金属化系を形成する工程と；
を有し、
上記厚くて幅広い金属化系がクロック又は信号電圧のための配線ネットワークとして使用され、当該厚くて幅広い金属化系が上記１又はそれ以上の内部回路に接続されることを特徴とする方法。 [42] In a method of forming a post-passivation interconnect,
Forming one or more internal circuits with one or more active devices in and on the semiconductor substrate;
Forming a thin wire metallization system on the semiconductor substrate as one or more thin dielectric layers;
Depositing a passivation layer on the fine metallization system;
Forming a thick and broad metallization system above the passivation layer as one or more thick dielectric layers thicker than the thin dielectric layer;
Have
A method wherein the thick and wide metallization system is used as a wiring network for a clock or signal voltage, and the thick and wide metallization system is connected to the one or more internal circuits.

［４３］ 上記配線ネットワークが、上記１又はそれ以上の厚い誘電体層、上記パシベーション層及び上記１又はそれ以上の薄い誘電体層を通して形成されたビアにより、上記１又はそれ以上の内部回路に接続されることを特徴とする前記［４２］に記載の方法。   [43] The wiring network is connected to the one or more internal circuits by vias formed through the one or more thick dielectric layers, the passivation layer, and the one or more thin dielectric layers. The method according to [42] above, wherein:

［４４］ 上記配線ネットワークが上記クロック又は信号電圧のための包括的な配線として作用し、上記ビアが更に上記細線金属化系内に形成された局部的なクロック又は信号配線ネットワークにそれぞれ接続されることを特徴とする前記［４３］に記載の方法。   [44] The wiring network acts as a comprehensive wiring for the clock or signal voltage, and the via is further connected to a local clock or signal wiring network formed in the fine metallization system, respectively. [43] The method according to [43] above.

［４５］ 上記厚くて幅広い金属化系内の金属が約１μｍよりも大きな厚さを有することを特徴とする前記［４２］に記載の方法。   [45] The method according to [42], wherein the metal in the thick and wide metallization system has a thickness greater than about 1 μm.

［４６］ 上記１又はそれ以上の厚い誘電体層が各々約２μｍよりも大きな厚さを有することを特徴とする前記［４２］に記載の方法。   [46] The method of [42], wherein the one or more thick dielectric layers each have a thickness greater than about 2 μm.

１０、４０ ケイ素基体
１２ 誘電体層
１４ 相互接続層
１６ 電気接点
１８、６２ パシベーション層
２０ 厚い層
２１ 導電性プラグ
２２、３６、３８ 開口（ビア）
２６、２８ パッド
４２ 半導体デバイス
４４、４５ ＥＳＤ回路
６０ 細線相互接続層（ネットワーク）
６１、６３、６７ ビア
６４ 誘電体層
６５ 給電又は接地母線
６８ 給電又は接地ピン
７２ クロック又は信号母線 10, 40 Silicon substrate 12 Dielectric layer 14 Interconnect layer 16 Electrical contact 18, 62 Passivation layer 20 Thick layer 21 Conductive plug 22, 36, 38 Opening (via)
26, 28 Pad 42 Semiconductor device 44, 45 ESD circuit 60 Thin wire interconnect layer (network)
61, 63, 67 Via 64 Dielectric layer 65 Feed or ground bus 68 Feed or ground pin 72 Clock or signal bus

Claims (1)

ＥＳＤ回路と、第１の内部回路と、ドライバ、レシーバまたはＩ／Ｏ回路とを有する半導体基板と；
前記半導体基板に結合される誘電体層と；
前記半導体基板及び前記誘電体層に結合される第１の相互接続構造物であって、前記ドライバ、レシーバまたはＩ／Ｏ回路の第１の端子に結合される第１の相互接続構造物と；
前記シリコン基板及び前記誘電体層に結合される第２の相互接続構造物であって、前記第１の内部回路に結合される第２の相互接続構造物と；
前記誘電体層に結合されるパッシベーション層であって、窒化物を含むパッシベーション層と；
前記パッシベーション層中の第１のビアであって、前記第１の相互接続構造物に結合される第１のビアと；
前記パッシベーション層中の第２のビアであって、前記第２の相互接続構造物に結合される第２のビアと；
前記パッシベーション層表面上のポリマー層と；
前記パッシベーション層に結合され、前記ポリマー層中の第３の相互接続構造物であって、該第３の相互接続構造物は、前記第１及び第２のビアに結合され、前記第１の端子は、順次、前記第１の相互接続構造物、前記第１のビア、前記第３の相互接続構造物、前記第２のビア及び前記第２の相互接続構造物を介して前記第１の内部回路に結合される、第３の相互接続構造物と；
前記ＥＳＤ回路及び前記ドライバ、レシーバまたはＩ／Ｏ回路の第２の端子に結合される外部接続箇所と；
を含み、
前記第３の相互接続構造物は、前記第１及び第２の相互接続構造物より厚くて幅が広く、前記誘電体層より厚い前記ポリマー層内に形成される、チップ。 A semiconductor substrate having an ESD circuit, a first internal circuit, and a driver, receiver or I / O circuit ;
A dielectric layer bonded to the front Symbol semiconductor substrate;
A first interconnect structure to be coupled to the semiconductor substrate 及 beauty said dielectric layer, a first interconnect structure to be coupled to a first terminal of said driver, receiver or I / O circuit ;
Said a silicon substrate 及 beauty the second interconnect structure to be coupled to the dielectric layer, the second interconnect structure to be coupled to said first internal circuit;
A passivation layer coupled to the dielectric layer , the passivation layer comprising nitride;
A first via in the passivation layer, the first via being coupled to the first interconnect structure;
A second via in the passivation layer and coupled to the second interconnect structure;
A polymer layer on the surface of the passivation layer;
A third interconnect structure in the polymer layer , coupled to the passivation layer , the third interconnect structure coupled to the first and second vias, and the first terminal; Sequentially through the first interconnect structure, the first via, the third interconnect structure, the second via and the second interconnect structure. A third interconnect structure coupled to the circuit;
The ESD circuit 及 beauty the driver, and an external connection portion coupled to the second terminal of the receiver or the I / O circuit;
Including
The third interconnect structure, said first and second width larger than the interconnect structure is widely formed in the thicker dielectric layer and the polymer layer, the chip.

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