JP5699673B2 - D / A conversion circuit, A / D conversion circuit and electronic device - Google Patents

Description

本発明は、Ｄ／Ａ変換回路、Ａ／Ｄ変換回路及び電子機器等に関する。   The present invention relates to a D / A conversion circuit, an A / D conversion circuit, an electronic device, and the like.

従来より、アナログ信号をデジタルデータに変換するＡ／Ｄ変換回路として、逐次比較型のＡ／Ｄ変換回路が知られている。この逐次比較型のＡ／Ｄ変換回路は、比較回路と、逐次比較レジスターと、Ｄ／Ａ変換回路を備え、入力信号をサンプリング（サンプル・ホールド）した信号を逐次比較動作によりＡ／Ｄ変換することでデジタルデータを出力する。このような逐次比較型のＡ／Ｄ変換回路の従来技術としては特許文献１等に開示される技術が知られている。   Conventionally, a successive approximation type A / D conversion circuit is known as an A / D conversion circuit for converting an analog signal into digital data. This successive approximation type A / D conversion circuit includes a comparison circuit, a successive approximation register, and a D / A conversion circuit, and performs A / D conversion on a signal obtained by sampling (sample-holding) an input signal by a successive approximation operation. To output digital data. As a conventional technique of such a successive approximation type A / D conversion circuit, a technique disclosed in Patent Document 1 is known.

このような逐次比較型のＡ／Ｄ変換回路では、その変換精度の大部分はＤ／Ａ変換回路の精度に依存し、Ｄ／Ａ変換回路の精度がＡ／Ｄ変換回路の変換精度に直接影響を与えてしまう。従って、Ａ／Ｄ変換回路の変換精度を高めるためには、如何にして高い変換精度のＤ／Ａ変換回路を実現するかが重要な課題となる。   In such a successive approximation A / D conversion circuit, most of the conversion accuracy depends on the accuracy of the D / A conversion circuit, and the accuracy of the D / A conversion circuit is directly related to the conversion accuracy of the A / D conversion circuit. It will have an effect. Therefore, in order to increase the conversion accuracy of the A / D conversion circuit, how to realize a D / A conversion circuit with high conversion accuracy is an important issue.

しかしながら、Ｄ／Ａ変換回路を半導体ＩＣで実現する場合には、製造プロセス等の変動に起因する素子バラツキが存在し、この素子バラツキが原因でＤ／Ａ変換回路の変換精度が低下してしまう。電荷再分配型のＤ／Ａ変換回路を例にとれば、キャパシターの素子バラツキによりその容量比精度が低下すると、Ｄ／Ａ変換回路の変換精度が低下してしまう。一方、容量比精度を高めるために、例えばキャパシターのレイアウト面積を大きくすると、今度は回路が大規模化してしまうという問題が生じる。   However, when the D / A conversion circuit is realized by a semiconductor IC, there is an element variation due to a variation in a manufacturing process or the like, and the conversion accuracy of the D / A conversion circuit is lowered due to the element variation. . Taking a charge redistribution type D / A conversion circuit as an example, if the capacitance ratio accuracy decreases due to variations in capacitor elements, the conversion accuracy of the D / A conversion circuit decreases. On the other hand, for example, when the layout area of the capacitor is increased in order to increase the capacitance ratio accuracy, there arises a problem that the circuit becomes larger in size.

特開平８−３２１７７９号公報JP-A-8-321779

本発明の幾つかの態様によれば、見かけ上の容量比精度を高めて変換精度を向上できるＤ／Ａ変換回路、及びこれを含むＡ／Ｄ変換回路、電子機器等を提供できる。   According to some aspects of the present invention, it is possible to provide a D / A conversion circuit that can improve the conversion accuracy by increasing the apparent capacitance ratio accuracy, an A / D conversion circuit including the D / A conversion circuit, an electronic device, and the like.

本発明の一態様は、出力ノードに一端が接続される複数のキャパシターを有するキャパシターアレイ部と、前記キャパシターアレイ部の前記複数のキャパシターの他端に接続され入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有するスイッチアレイ部と、前記スイッチアレイ部のスイッチ制御を行う制御回路とを含み、前記キャパシターアレイ部には、前記複数のキャパシターとして、第１型キャパシターと、前記第１型キャパシターとは容量値が異なる第２型キャパシターとが設けられ、前記制御回路は、前記入力デジタルデータの各ビットに対する前記第１型キャパシターと前記第２型キャパシターの割り当てを動的に変化させるスイッチ制御を、前記スイッチアレイ部に対して行うＤ／Ａ変換回路に関係する。   In one embodiment of the present invention, a capacitor array unit having a plurality of capacitors, one end of which is connected to an output node, and the other end of the plurality of capacitors of the capacitor array unit are switch-controlled according to input digital data. A switch array unit having a plurality of switch elements; and a control circuit for performing switch control of the switch array unit. The capacitor array unit includes a first type capacitor and the first type capacitor as the plurality of capacitors. And a second type capacitor having a different capacitance value, and the control circuit performs switch control for dynamically changing an assignment of the first type capacitor and the second type capacitor to each bit of the input digital data. This relates to a D / A conversion circuit for the switch array section.

本発明の一態様によれば、キャパシターアレイ部の複数のキャパシターとして、容量値が互いに異なる第１型キャパシターと第２型キャパシターが設けられる。そして入力デジタルデータの各ビットに対する第１型キャパシターと第２型キャパシターの割り当てを動的に変化させるスイッチ制御が、スイッチアレイ部に対して行われる。このようにすれば、第１型キャパシターと第２型キャパシターの組み合わせにより、割り当てパターンの数を増やすことができ、キャパシターアレイ部でのキャパシターの見かけ上の容量比精度を、より高めることが可能になる。これにより変換精度の向上を図れる。またキャパシターアレイ部を例えば第１型キャパシターと第２型キャパシターのいずれか一方のみにより構成する場合に比べて、スイッチアレイ部のレイアウト面積の縮小化等も実現することが可能になる。   According to one aspect of the present invention, a first type capacitor and a second type capacitor having different capacitance values are provided as the plurality of capacitors of the capacitor array unit. Switch control for dynamically changing the assignment of the first type capacitor and the second type capacitor to each bit of the input digital data is performed on the switch array unit. In this way, the number of allocation patterns can be increased by combining the first type capacitor and the second type capacitor, and the apparent capacitance ratio accuracy of the capacitor in the capacitor array section can be further increased. Become. Thereby, the conversion accuracy can be improved. Further, the layout area of the switch array portion can be reduced as compared with a case where the capacitor array portion is configured by only one of the first type capacitor and the second type capacitor, for example.

また本発明の一態様では、前記制御回路は、第１のカウンターと、第２のカウンターと、前記第１のカウンターからの第１のカウント値に基づいて、前記入力デジタルデータの各ビットに対する前記第１型キャパシターの割り当てを決定する第１の割り当て決定回路と、前記第２のカウンターからの第２のカウント値に基づいて、前記入力デジタルデータの各ビットに対する前記第２型キャパシターの割り当てを決定する第２の割り当て決定回路を含んでもよい。   In one embodiment of the present invention, the control circuit performs the first counter, the second counter, and the first count value from the first counter on each bit of the input digital data. Based on a first assignment determination circuit for determining the assignment of the first type capacitor and the second count value from the second counter, the assignment of the second type capacitor to each bit of the input digital data is determined. A second allocation determining circuit may be included.

このようにすれば、例えば第１のカウント値と第２のカウント値により決まる数の割り当てパターンで、入力デジタルデータの各ビットに対する第１型キャパシターと第２型キャパシターの割り当てを動的に変化させることが可能になる。   In this way, for example, the allocation of the first type capacitor and the second type capacitor to each bit of the input digital data is dynamically changed with the number of allocation patterns determined by the first count value and the second count value. It becomes possible.

また本発明の一態様では、前記第１のカウンターの総カウント数を第１の総カウント数とし、前記第２のカウンターの総カウント数を第２の総カウント数とした場合に、前記第１のカウンターと前記第２のカウンターは、前記第１の総カウント数と前記第２の総カウント数が異なるカウンターであってもよい。   In the aspect of the invention, when the total count number of the first counter is a first total count number and the total count number of the second counter is a second total count number, The counter and the second counter may be different from each other in the first total count number and the second total count number.

このように第１、第２の総カウント数を異ならせることで、割り当てパターンの数を更に増やすことが可能になる。   Thus, by making the first and second total count numbers different, the number of allocation patterns can be further increased.

また本発明の一態様では、前記第１のカウンターと前記第２のカウンターは、前記第１の総カウント数と前記第２の総カウント数の最大公約数が１となるカウンターであってもよい。   In the aspect of the invention, the first counter and the second counter may be counters in which a greatest common divisor of the first total count number and the second total count number is 1. .

このようにすれば、割り当てパターンの数を、例えば第１の総カウント数と第２の総カウント数を乗算した数に設定することが可能になる。   In this way, the number of allocation patterns can be set, for example, to a number obtained by multiplying the first total count number and the second total count number.

また本発明の一態様では、前記第１のカウンターは、Ｉカウントごとにカウント更新状態が変更され、前記第２のカウンターは、Ｊカウント（ＩとＪは異なる整数）ごとにカウント更新状態が変更されてもよい。   Also, in one aspect of the present invention, the count update state of the first counter is changed every I count, and the count update state of the second counter is changed every J count (I and J are different integers). May be.

このようにすれば、第１のカウンターと第２のカウンターが、異なるタイミングでそのカウント更新状態が変更されるようになるため、組み合わせパターンのランダム性等を向上できる。   In this way, since the count update state of the first counter and the second counter is changed at different timings, the randomness of the combination pattern can be improved.

また本発明の一態様では、前記第１のカウンターは、前記Ｉカウントごとにカウント値のインクリメント値又はデクリメント値が変更され、前記第２のカウンターは、前記Ｊカウントごとにカウント値のインクリメント値又はデクリメント値が変更されてもよい。   In the aspect of the invention, the first counter may change the increment value or the decrement value of the count value for each I count, and the second counter may increment the count value or the count value for each J count. The decrement value may be changed.

このようにすれば、第１、第２のカウンターのインクリメント値又はデクリメント値を変更することで、第１のカウンターと第２のカウンターが、異なるタイミングでそのカウント更新状態が変更されるようになる。   In this way, by changing the increment value or decrement value of the first and second counters, the count update state of the first counter and the second counter is changed at different timings. .

また本発明の一態様では、前記Ｉと前記Ｊとが異なる素数に設定されていてもよい。   In one embodiment of the present invention, I and J may be set to different prime numbers.

このようにＩとＪを異なる素数にすれば、組み合わせパターンのランダム性が更に高まることを期待できる。   Thus, if I and J are different prime numbers, it can be expected that the randomness of the combination pattern is further increased.

また本発明の一態様では、前記第１型キャパシターは、Ｍ個のユニットキャパシターにより構成されるキャパシターであり、前記第２型キャパシターは、Ｎ個（ＭとＮは異なる整数）のユニットキャパシターにより構成されるキャパシターであってもよい。   In one aspect of the present invention, the first type capacitor is a capacitor composed of M unit capacitors, and the second type capacitor is composed of N unit capacitors (M and N are different integers). It may be a capacitor.

このように第１型キャパシター、第２型キャパシターをユニットキャパシターにより構成すれば、容量比精度を維持しながら、異なる容量値の第１型キャパシター、第２型キャパシターを実現できるようになる。   If the first-type capacitors and the second-type capacitors are configured by unit capacitors in this way, the first-type capacitors and the second-type capacitors having different capacitance values can be realized while maintaining the capacitance ratio accuracy.

また本発明の一態様では、前記キャパシターアレイ部として、非反転側の前記出力ノードに一端が接続される複数のキャパシターを有する非反転側キャパシターアレイ部と、反転側の前記出力ノードに一端が接続される複数のキャパシターを有する反転側キャパシターアレイ部とが設けられ、前記スイッチアレイ部として、前記非反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有する非反転側スイッチアレイ部と、前記反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有する反転側スイッチアレイ部とが設けられ、前記制御回路は、前記入力デジタルデータの各ビットに対する前記第１型キャパシターと前記第２型キャパシターの割り当てを動的に変化させるスイッチ制御を、前記非反転側スイッチアレイ部及び前記反転側スイッチアレイ部に対して行ってもよい。   In one aspect of the present invention, as the capacitor array unit, a non-inverting capacitor array unit having a plurality of capacitors, one end of which is connected to the non-inverting side output node, and one end connected to the inverting side output node. And an inverting-side capacitor array unit having a plurality of capacitors, and the switch array unit is connected to the other end of the plurality of capacitors of the non-inverting-side capacitor array unit and controlled according to the input digital data And a plurality of switch elements connected to the other end of the plurality of capacitors of the inverting side capacitor array unit and controlled to be switched according to the input digital data. An inverting-side switch array unit, and the control circuit includes the input circuit. Switch control for dynamically changing the assignment of the first type capacitor and the second type capacitor to each bit of digital data may be performed on the non-inversion side switch array unit and the inversion side switch array unit. .

このようにすれば、全差動型のＤ／Ａ変換回路において、入力デジタルデータの各ビットに対する第１型キャパシターと第２型キャパシターの割り当てを動的に変化させるスイッチ制御を実現できるようになる。   In this way, in the fully differential D / A conversion circuit, it is possible to realize switch control that dynamically changes the assignment of the first type capacitor and the second type capacitor to each bit of the input digital data. .

また本発明の一態様では、前記制御回路は、前記非反転側スイッチアレイ部に対しては、前記入力デジタルデータの各ビットに対する前記第１型キャパシターと前記第２型キャパシターの割り当てが、第１の割り当てパターンになるスイッチ制御を行い、前記反転側スイッチアレイ部に対しては、前記入力デジタルデータの各ビットに対する前記第１型キャパシターと前記第２型キャパシターの割り当てが、前記第１の割り当てパターンとは異なる第２の割り当てパターンになるスイッチ制御を行ってもよい。   In one aspect of the present invention, the control circuit assigns the first type capacitor and the second type capacitor to each bit of the input digital data for the non-inversion side switch array unit. The switch control is performed in accordance with the allocation pattern of the first-type capacitor and the second-type capacitor for each bit of the input digital data. Switch control that results in a second allocation pattern different from the above may be performed.

このようにすれば、非反転側と反転側とで割り当てパターンが異なるようになるため、ランダム性を高めることなどが可能になり、見かけ上の容量比精度の向上等を図れる。   In this way, since the allocation pattern is different between the non-inversion side and the inversion side, it is possible to improve randomness and improve the apparent capacity ratio accuracy.

また本発明の他の態様は、上記のいずれかに記載のＤ／Ａ変換回路と、前記Ｄ／Ａ変換回路の前記出力ノードの信号と、入力信号のサンプリング信号との比較処理を行う比較回路とを含むＡ／Ｄ変換回路に関係する。   According to another aspect of the present invention, there is provided a comparison circuit that performs comparison processing between the D / A conversion circuit according to any one of the above, the signal of the output node of the D / A conversion circuit, and the sampling signal of the input signal. Are related to an A / D conversion circuit.

また本発明の他の態様は、上記のいずれかに記載のＤ／Ａ変換回路を含む電子機器に関係する。   Another aspect of the invention relates to an electronic device including any of the D / A conversion circuits described above.

また本発明の他の態様は、上記に記載のＡ／Ｄ変換回路を含む電子機器に関係する。   Another aspect of the invention relates to an electronic device including the A / D conversion circuit described above.

本実施形態のＤ／Ａ変換回路が用いられるＡ／Ｄ変換回路の構成例。2 is a configuration example of an A / D conversion circuit in which the D / A conversion circuit of the present embodiment is used. Ｄ／Ａ変換回路及びこれを含むＡ／Ｄ変換回路の第１の構成例。1 shows a first configuration example of a D / A conversion circuit and an A / D conversion circuit including the D / A conversion circuit. Ｄ／Ａ変換回路及びこれを含むＡ／Ｄ変換回路の第２の構成例。The 2nd structural example of a D / A conversion circuit and an A / D conversion circuit including the same. キャパシターアレイ部、制御部の詳細な構成例。The detailed structural example of a capacitor array part and a control part. 図５（Ａ）、図５（Ｂ）は入力デジタルデータの各ビットへのキャパシターの割り当て手法の説明図。5A and 5B are explanatory diagrams of a method for assigning capacitors to each bit of input digital data. 図６（Ａ）、図６（Ｂ）も入力デジタルデータの各ビットへのキャパシターの割り当て手法の説明図。FIGS. 6A and 6B are also explanatory diagrams of a method of assigning capacitors to each bit of input digital data. 第１、第２のカウンターのカウント更新状態を変更する手法の説明図。Explanatory drawing of the method of changing the count update state of a 1st, 2nd counter. 図８（Ａ）〜図８（Ｃ）はユニットキャパシターで構成される第１型キャパシター、第２型キャパシターの例。FIG. 8A to FIG. 8C are examples of a first type capacitor and a second type capacitor composed of unit capacitors. コードシフトを行う場合のＡ／Ｄ変換回路の構成例。6 shows a configuration example of an A / D conversion circuit when performing code shift. 図１０（Ａ）〜図１０（Ｃ）はコードシフト手法の説明図。FIGS. 10A to 10C are explanatory diagrams of the code shift method. Ｄ／Ａ変換回路及びこれを含むＡ／Ｄ変換回路の第３の構成例。The 3rd structural example of a D / A conversion circuit and an A / D conversion circuit including the same. 図１２（Ａ）、図１２（Ｂ）はＤＥＭやコードシフトをオフ又はオンした場合のＦＦＴ、ＤＮＬ／ＩＮＬ特性の例。12A and 12B show examples of FFT and DNL / INL characteristics when DEM and code shift are turned off or on. 図１３（Ａ）、図１３（Ｂ）もＤＥＭやコードシフトをオフ又はオンした場合のＦＦＴ、ＤＮＬ／ＩＮＬ特性の例。13A and 13B also show examples of FFT and DNL / INL characteristics when DEM and code shift are turned off or on. 全差動型のＤ／Ａ変換回路及びこれを含むＡ／Ｄ変換回路の構成例。2 shows a configuration example of a fully differential D / A conversion circuit and an A / D conversion circuit including the D / A conversion circuit. 全差動型を用いた場合の制御回路の構成例。The example of a structure of the control circuit at the time of using a fully differential type | mold. 本実施形態の電子機器の構成例。1 is a configuration example of an electronic apparatus according to an embodiment.

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。   Hereinafter, preferred embodiments of the present invention will be described in detail. The present embodiment described below does not unduly limit the contents of the present invention described in the claims, and all the configurations described in the present embodiment are indispensable as means for solving the present invention. Not necessarily.

１．構成
図１に本実施形態のＤ／Ａ変換回路が用いられるＡ／Ｄ変換回路の構成例を示す。このＡ／Ｄ変換回路は、Ｄ／Ａ変換回路ＤＡＣ、比較回路１０、制御回路２０を含む。またＳ／Ｈ（サンプル・ホールド）回路３０を含むことができる。 1. Configuration FIG. 1 shows a configuration example of an A / D conversion circuit in which the D / A conversion circuit of this embodiment is used. The A / D conversion circuit includes a D / A conversion circuit DAC, a comparison circuit 10, and a control circuit 20. Further, an S / H (sample and hold) circuit 30 can be included.

なお、以下では本実施形態のＤ／Ａ変換回路を、逐次比較型のＡ／Ｄ変換回路に適用した場合を主に例とり説明するが、本実施形態はこれに限定されない。例えば本実施形態のＤ／Ａ変換回路を、図１とは異なる構成のＡ／Ｄ変換回路に適用したり、Ａ／Ｄ変換回路以外の回路（例えばプログラマブル・ゲインアンプ回路等）に適用するなどの種々の変形実施が可能である。また本実施形態のＤ／Ａ変換回路を逐次比較型のＡ／Ｄ変換回路に適用した場合に、そのＡ／Ｄ変換回路の構成も図１の構成には限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。   In the following, the case where the D / A conversion circuit of the present embodiment is applied to a successive approximation type A / D conversion circuit will be mainly described as an example, but the present embodiment is not limited to this. For example, the D / A conversion circuit of the present embodiment is applied to an A / D conversion circuit having a configuration different from that shown in FIG. 1 or applied to a circuit other than the A / D conversion circuit (for example, a programmable gain amplifier circuit). Various modifications of the above are possible. Further, when the D / A conversion circuit of this embodiment is applied to a successive approximation type A / D conversion circuit, the configuration of the A / D conversion circuit is not limited to the configuration of FIG. Various modifications such as omitting elements and adding other components are possible.

制御回路２０は、比較回路１０からの比較結果信号ＣＰＱによりレジスター値が設定される逐次比較レジスターＳＡＲ（Successive Approximation Register）を有し、逐次比較用データＲＤＡ（入力デジタルデータ）を出力する。Ｄ／Ａ変換回路ＤＡＣは、制御回路２０からの逐次比較用データＲＤＡをＤ／Ａ変換して、逐次比較用データＲＤＡに対応するＤ／Ａ変換信号ＤＱを出力する。   The control circuit 20 has a successive approximation register (SAR) in which a register value is set by the comparison result signal CPQ from the comparison circuit 10 and outputs successive comparison data RDA (input digital data). The D / A conversion circuit DAC performs D / A conversion on the successive approximation data RDA from the control circuit 20 and outputs a D / A conversion signal DQ corresponding to the successive comparison data RDA.

比較回路１０は、コンパレーター（例えばラッチ型コンパレーター）により実現され、例えば信号ＳＩＮと信号ＤＱの比較処理を行う。   The comparison circuit 10 is realized by a comparator (for example, a latch type comparator), and performs, for example, a comparison process between the signal SIN and the signal DQ.

制御回路２０は逐次比較レジスターＳＡＲを有する。そして比較回路１０が、ＭＳＢのビットからＬＳＢのビットに至るまでの逐次比較処理を行った場合に、各ビットにおける比較処理結果（「１」、「０」）が、逐次比較レジスターＳＡＲの各レジスター値として記憶される。   The control circuit 20 has a successive approximation register SAR. When the comparison circuit 10 performs the sequential comparison process from the MSB bit to the LSB bit, the comparison processing result (“1”, “0”) in each bit is stored in each register of the successive approximation register SAR. Stored as a value.

制御回路２０は、Ａ／Ｄ変換回路の各回路ブロックの制御処理も行う。例えば制御回路２０は制御信号ＳＳＷを出力して、Ｄ／Ａ変換回路ＤＡＣに含まれるスイッチ素子（スイッチアレイ部）のスイッチ制御（オン・オフ制御）を行う。   The control circuit 20 also performs control processing for each circuit block of the A / D conversion circuit. For example, the control circuit 20 outputs a control signal SSW to perform switch control (on / off control) of switch elements (switch array unit) included in the D / A conversion circuit DAC.

Ｄ／Ａ変換回路ＤＡＣは、制御回路２０からの逐次比較用データＲＤＡのＤ／Ａ変換を行う。そして逐次比較用データＲＤＡに対応するＤ／Ａ出力信号ＤＱ（ＲＤＡをＤ／Ａ変換したアナログ信号）を出力する。   The D / A conversion circuit DAC performs D / A conversion of the successive approximation data RDA from the control circuit 20. Then, a D / A output signal DQ (analog signal obtained by D / A converting RDA) corresponding to the successive approximation data RDA is output.

Ｓ／Ｈ（サンプル・ホールド）回路３０は、Ａ／Ｄ変換の対象となる入力信号ＶＩＮをサンプル・ホールドする回路である。なお本実施形態では電荷再分配型のＤ／Ａ変換回路ＤＡＣを用いているため、図１のＳ／Ｈ回路３０の機能は、実際にはＤ／Ａ変換回路ＤＡＣにより実現される。   The S / H (sample and hold) circuit 30 is a circuit that samples and holds an input signal VIN to be subjected to A / D conversion. In this embodiment, since the charge redistribution type D / A conversion circuit DAC is used, the function of the S / H circuit 30 in FIG. 1 is actually realized by the D / A conversion circuit DAC.

図２に本実施形態のＤ／Ａ変換回路及びこれを含むＡ／Ｄ変換回路の詳細な第１の構成例を示す。電荷再分配型のＤ／Ａ変換回路ＤＡＣは、キャパシターアレイ部４０と、スイッチアレイ部５０と、スイッチアレイ部５０のスイッチ制御を行う制御回路２０を含む。またサンプリング期間において出力ノードＮＣをＧＮＤ（ＡＧＮＤ）に設定するためのスイッチ素子ＳＳを含むことができる。   FIG. 2 shows a detailed first configuration example of the D / A conversion circuit of this embodiment and the A / D conversion circuit including the D / A conversion circuit. The charge redistribution type D / A conversion circuit DAC includes a capacitor array unit 40, a switch array unit 50, and a control circuit 20 that performs switch control of the switch array unit 50. A switching element SS for setting the output node NC to GND (AGND) in the sampling period can be included.

キャパシターアレイ部４０は、出力ノードＮＣ（比較ノード）に一端が接続される複数のキャパシターＣＡ１〜ＣＡ６（広義にはＣＡ１〜ＣＡｎ）を有する。ＤＡＣの分解能をｎ＝６ビットとすると、これらのｎ＝６個のキャパシターＣＡ１〜ＣＡ６は、１：２：４：８：１６：３２というようにバイナリーに重み付けされており、これにより６ビットのＤＡＣが実現される。またキャパシターアレイ部４０にはダミーキャパシターＣＤＭが設けられている。   The capacitor array unit 40 includes a plurality of capacitors CA1 to CA6 (CA1 to CAn in a broad sense) whose one ends are connected to an output node NC (comparison node). Assuming that the resolution of the DAC is n = 6 bits, these n = 6 capacitors CA1 to CA6 are binary-weighted such as 1: 2: 4: 8: 16: 32, so that 6-bit A DAC is realized. The capacitor array section 40 is provided with a dummy capacitor CDM.

スイッチアレイ部５０は、キャパシターアレイ部４０の複数のキャパシターＣＡ１〜ＣＡ６の他端に接続される複数のスイッチ素子ＳＡ１〜ＳＡ６（広義にはＳＡ１〜ＳＡｎ）を有する。またダミーキャパシターＣＤＭに接続されるダミーキャパシター用のスイッチ素子ＳＤＭを含むことができる。スイッチ素子ＳＡ１〜ＳＡ６は、ＤＡＣの入力デジタルデータ（逐次比較用データＲＤＡ）に応じてスイッチ制御される。即ち制御回路２０からの制御信号ＳＳＷに基づきスイッチ制御される。   The switch array unit 50 includes a plurality of switch elements SA1 to SA6 (SA1 to SAn in a broad sense) connected to the other ends of the plurality of capacitors CA1 to CA6 of the capacitor array unit 40. In addition, a dummy capacitor switching element SDM connected to the dummy capacitor CDM can be included. The switch elements SA1 to SA6 are switch-controlled according to DAC input digital data (successive comparison data RDA). That is, switch control is performed based on the control signal SSW from the control circuit 20.

なおノードＮＣ（比較ノード、サンプリングノード）は、比較回路１０の第１の入力端子（反転入力端子）に接続されるノードであり、比較回路１０の第２の入力端子（非反転入力端子）はＧＮＤに設定される。   The node NC (comparison node, sampling node) is a node connected to the first input terminal (inverting input terminal) of the comparison circuit 10, and the second input terminal (non-inverting input terminal) of the comparison circuit 10 is Set to GND.

そして、後に詳述するようにキャパシターアレイ部４０には、第１型キャパシターと、第１型キャパシターとは容量値が異なる第２型キャパシターとが設けられる。そして制御回路２０は、ＤＡＣの入力デジタルデータの各ビットに対する第１型キャパシターと第２型キャパシターの割り当てを動的に変化させるスイッチ制御を、スイッチアレイ部５０に対して行う。即ち、ＤＥＭ（Dynamic Element Matching）のスイッチ制御を行う。このようなＤＥＭのスイッチ制御を行うことで、キャパシターアレイ部４０のキャパシターの組み合わせパターンにランダム性を持たせることが可能になり、キャパシターアレイ部４０のキャパシターでの見かけ上の容量比精度を向上できる。   As will be described in detail later, the capacitor array section 40 is provided with a first type capacitor and a second type capacitor having a capacitance value different from that of the first type capacitor. The control circuit 20 performs switch control for the switch array unit 50 to dynamically change the allocation of the first type capacitor and the second type capacitor to each bit of the input digital data of the DAC. That is, DEM (Dynamic Element Matching) switch control is performed. By performing such DEM switch control, it is possible to give randomness to the combination pattern of the capacitors in the capacitor array unit 40, and it is possible to improve the apparent capacitance ratio accuracy in the capacitors of the capacitor array unit 40. .

図３に本実施形態のＤ／Ａ変換回路及びこれを含むＡ／Ｄ変換回路の詳細な第２の構成例を示す。図３のＤ／Ａ変換回路ＤＡＣは、第１のＤ／Ａ変換部ＤＡＣ１と、第１の直列キャパシターＣＳ１と、第２のＤ／Ａ変換部ＤＡＣ２と、スイッチ制御を行う制御回路２０を含む。またサンプリング期間においてノードＮＣをＧＮＤ（ＡＧＮＤ）に設定するためのスイッチ素子ＳＳ１を含むことができる。第１のＤ／Ａ変換部ＤＡＣ１は、出力ノードＮＣ（比較ノード）に接続される。直列キャパシターＣＳ１は、出力ノードＮＣと第１のノードＮ１との間に設けられる。第２のＤ／Ａ変換部ＤＡＣ２は、第１のノードＮ１に接続される。   FIG. 3 shows a detailed second configuration example of the D / A conversion circuit of this embodiment and the A / D conversion circuit including the D / A conversion circuit. The D / A conversion circuit DAC of FIG. 3 includes a first D / A conversion unit DAC1, a first series capacitor CS1, a second D / A conversion unit DAC2, and a control circuit 20 that performs switch control. . Further, a switch element SS1 for setting the node NC to GND (AGND) in the sampling period can be included. The first D / A conversion unit DAC1 is connected to the output node NC (comparison node). The series capacitor CS1 is provided between the output node NC and the first node N1. The second D / A conversion unit DAC2 is connected to the first node N1.

第１のＤ／Ａ変換部ＤＡＣ１は、第１のキャパシターアレイ部４１と第１のスイッチアレイ部５１を含む。第１のキャパシターアレイ部４１は、出力ノードＮＣに一端が接続される複数のキャパシターＣＡ１〜ＣＡ６（ＣＡ１〜ＣＡｎ）を有する。これらのキャパシターＣＡ１〜ＣＡ６は、１：２：４：８：１６：３２というようにバイナリーに重み付けされている。また第１のキャパシターアレイ部４１にはダミーキャパシターＣＤＭが設けられている。   The first D / A conversion unit DAC1 includes a first capacitor array unit 41 and a first switch array unit 51. The first capacitor array unit 41 includes a plurality of capacitors CA1 to CA6 (CA1 to CAn) whose one ends are connected to the output node NC. These capacitors CA1 to CA6 are weighted in binary such as 1: 2: 4: 8: 16: 32. The first capacitor array unit 41 is provided with a dummy capacitor CDM.

第１のスイッチアレイ部５１は、第１のキャパシターアレイ部４１の複数のキャパシターＣＡ１〜ＣＡ６の他端に接続される複数のスイッチ素子ＳＡ１〜ＳＡ６（ＳＡ１〜ＳＡｎ）を有する。またダミーキャパシターＣＤＭに接続されるダミーキャパシター用のスイッチ素子ＳＤＭを含むことができる。スイッチ素子ＳＡ１〜ＳＡ６は、ＤＡＣの入力デジタルデータの上位側ビット（Ｄ４〜Ｄ９）に応じてスイッチ制御される。即ち制御回路２０からの制御信号ＳＳＷ１に基づきスイッチ制御される。   The first switch array unit 51 includes a plurality of switch elements SA1 to SA6 (SA1 to SAn) connected to the other ends of the plurality of capacitors CA1 to CA6 of the first capacitor array unit 41. In addition, a dummy capacitor switching element SDM connected to the dummy capacitor CDM can be included. The switch elements SA1 to SA6 are switch-controlled according to upper bits (D4 to D9) of the input digital data of the DAC. That is, switch control is performed based on the control signal SSW1 from the control circuit 20.

第２のＤ／Ａ変換部ＤＡＣ２は、第２のキャパシターアレイ部４２と第２のスイッチアレイ部５２を含む。第２のキャパシターアレイ部４２は、第１のノードＮ１に一端が接続される複数のキャパシターＣＢ１〜ＣＢ４（広義にはＣＢ１〜ＣＢｍ）を有する。これらのキャパシターＣＢ１〜ＣＢ４は、１：２：４：８というようにバイナリーに重み付けされている。   The second D / A conversion unit DAC2 includes a second capacitor array unit 42 and a second switch array unit 52. The second capacitor array unit 42 includes a plurality of capacitors CB1 to CB4 (CB1 to CBm in a broad sense) whose one ends are connected to the first node N1. These capacitors CB1 to CB4 are weighted in binary such as 1: 2: 4: 8.

第２のスイッチアレイ部５２は、第２のキャパシターアレイ部４２の複数のキャパシターＣＢ１〜ＣＢ４の他端に接続される複数のスイッチ素子ＳＢ１〜ＳＢ４（広義にはＳＢ１〜ＳＢｍ）を有する。スイッチ素子ＳＢ１〜ＳＢ４は、ＤＡＣの入力デジタルデータの下位側ビット（Ｄ０〜Ｄ３）に応じてスイッチ制御される。即ち制御回路２０からの制御信号ＳＳＷ２に基づきスイッチ制御される。   The second switch array unit 52 includes a plurality of switch elements SB1 to SB4 (SB1 to SBm in a broad sense) connected to the other ends of the plurality of capacitors CB1 to CB4 of the second capacitor array unit 42. The switch elements SB1 to SB4 are switch-controlled according to lower-order bits (D0 to D3) of the input digital data of the DAC. That is, switch control is performed based on the control signal SSW2 from the control circuit 20.

なお、第１のノードＮ１に対して第３の直列キャパシターの一端を接続し、この第３の直列キャパシターの他端側に、キャパシターアレイ部４２、スイッチアレイ部５２と同様の構成のキャパシターアレイ部、スイッチアレイ部を設けてもよい。   One end of the third series capacitor is connected to the first node N1, and the capacitor array unit having the same configuration as the capacitor array unit 42 and the switch array unit 52 is connected to the other end side of the third series capacitor. A switch array unit may be provided.

そして本実施形態では、制御回路２０は、ＤＡＣの入力デジタルデータの各ビット（ビット５〜ビット１０、Ｄ４〜Ｄ９）に対するキャパシターの割り当てを動的に変化させるスイッチ制御を、第１のスイッチアレイ部５１に対して行う。このようなＤＥＭのスイッチ制御を行うことで、第１のキャパシターアレイ部４１のキャパシターの組み合わせパターンにランダム性を持たせることが可能になり、第１のキャパシターアレイ部４１のキャパシターでの見かけ上の容量比精度を向上できる。   In this embodiment, the control circuit 20 performs the switch control for dynamically changing the capacitor assignment to each bit (bit 5 to bit 10 and D4 to D9) of the input digital data of the DAC. 51. By performing such DEM switch control, it becomes possible to give randomness to the capacitor combination pattern of the first capacitor array section 41, and the apparent capacitance of the capacitor of the first capacitor array section 41 is apparent. Capacitance ratio accuracy can be improved.

図３のＡ／Ｄ変換回路では、サンプリング期間において、スイッチ素子ＳＳ１がオンになり、ノードＮＣがＧＮＤに設定される。またスイッチ素子ＳＡ１〜ＳＡ６、ＳＢ１〜ＳＢ４を介して、キャパシターＣＡ１〜ＣＡ６、ＣＢ１〜ＣＢ４の他端が入力信号ＶＩＮの電圧レベルに設定される。   In the A / D conversion circuit of FIG. 3, in the sampling period, the switch element SS1 is turned on and the node NC is set to GND. The other ends of the capacitors CA1 to CA6 and CB1 to CB4 are set to the voltage level of the input signal VIN via the switch elements SA1 to SA6 and SB1 to SB4.

これにより入力信号ＶＩＮのサンプリングが行われる。そしてスイッチ素子ＳＳ１がオフすると、そのタイミングでの入力信号ＶＩＮの電圧がホールドされる。なおサンプリング期間では、ダミーキャパシター用のスイッチ素子ＳＤＭを介して、ダミーキャパシターＣＤＭの他端がＶＩＮの電圧レベルに設定される。   As a result, the input signal VIN is sampled. When the switch element SS1 is turned off, the voltage of the input signal VIN at that timing is held. In the sampling period, the other end of the dummy capacitor CDM is set to a voltage level of VIN via the dummy capacitor switching element SDM.

次に、Ａ／Ｄ変換の逐次比較期間になると、ダミーキャパシターＣＤＭの他端はＧＮＤに設定され、入力デジタルデータ（逐次比較用データ）の各ビットに基づいて、第１のスイッチアレイ部５１のスイッチ素子ＳＡ１〜ＳＡ６、第２のスイッチアレイ部５２のスイッチ素子ＳＢ１〜ＳＢ４がスイッチ制御され、キャパシターＣＡ１〜ＣＡ６、ＣＢ１〜ＣＢ４の他端はＶＲＥＦ又はＧＮＤに設定される。   Next, in the successive comparison period of A / D conversion, the other end of the dummy capacitor CDM is set to GND, and based on each bit of the input digital data (successive comparison data), The switch elements SA1 to SA6 and the switch elements SB1 to SB4 of the second switch array unit 52 are switch-controlled, and the other ends of the capacitors CA1 to CA6 and CB1 to CB4 are set to VREF or GND.

例えば、ＤＡＣの分解能をｐ＝ｍ＋ｎ＝４＋６＝１０ビットとする。するとｐ＝１０ビットの入力デジタルデータ（逐次比較用データ）が１０００００００００である場合には、入力デジタルデータのＭＳＢに対応するキャパシターＣＡ６の他端は基準電圧ＶＲＥＦに設定される。また、他のキャパシターＣＡ５〜ＣＡ１、ＣＢ４〜ＣＢ１の他端はＧＮＤに設定される。   For example, the resolution of the DAC is p = m + n = 4 + 6 = 10 bits. Then, when the input digital data (successive comparison data) of p = 10 bits is 1000000000, the other end of the capacitor CA6 corresponding to the MSB of the input digital data is set to the reference voltage VREF. The other ends of the other capacitors CA5 to CA1 and CB4 to CB1 are set to GND.

また入力デジタルデータが１０００００１０００である場合には、ＭＳＢに対応するキャパシターＣＡ６と、ビット４に対応するＣＢ４の他端はＶＲＥＦに設定される。また、他のキャパシターＣＡ５〜ＣＡ１、ＣＢ３〜ＣＢ１の他端はＧＮＤに設定される。   When the input digital data is 1000001000, the capacitor CA6 corresponding to the MSB and the other end of the CB4 corresponding to the bit 4 are set to VREF. Further, the other ends of the other capacitors CA5 to CA1 and CB3 to CB1 are set to GND.

そして逐次比較期間では、最上位ビットであるＭＳＢから順次、逐次比較処理が行われる。具体的には、キャパシターＣＡ１〜ＣＡ６、ＣＢ１〜ＣＢ４の他端を、スイッチ素子ＳＡ１〜ＳＡ６、ＳＢ１〜ＳＢ４を用いて、ＤＡＣの入力デジタルデータに応じて、基準電圧ＶＲＥＦもしくはＧＮＤに接続されるかを切り替える。これより比較回路１０の反転入力端子のノードＮＣの電圧は、ＤＡＣの出力値からＶＩＮのサンプリング電圧を引いた電圧になる。そして比較回路１０は、ノードＮＣの電圧とＧＮＤを比較し、その結果を比較結果信号ＣＰＱとして制御回路２０に出力する。これにより逐次比較によるＡ／Ｄ変換が実現される。   In the successive approximation period, successive approximation processing is performed sequentially from the MSB that is the most significant bit. Specifically, the other ends of the capacitors CA1 to CA6 and CB1 to CB4 are connected to the reference voltage VREF or GND according to the input digital data of the DAC using the switch elements SA1 to SA6 and SB1 to SB4. Switch. Accordingly, the voltage at the node NC of the inverting input terminal of the comparison circuit 10 is a voltage obtained by subtracting the VIN sampling voltage from the DAC output value. Then, the comparison circuit 10 compares the voltage of the node NC with GND, and outputs the result to the control circuit 20 as a comparison result signal CPQ. Thereby, A / D conversion by successive comparison is realized.

２．ＤＥＭ手法
次に本実施形態のＤＥＭ（ダイナミック・エレメント・マッチング）手法の詳細について説明する。図４に、図３の上位ビット側の第１のキャパシターアレイ部４１、第１のスイッチアレイ部５１（図２のキャパシターアレイ部４０、スイッチアレイ部５０）と、制御回路２０の詳細な構成例を示す。 2. DEM Method Next, details of the DEM (Dynamic Element Matching) method of this embodiment will be described. 4 shows a detailed configuration example of the first capacitor array section 41, the first switch array section 51 (the capacitor array section 40 and the switch array section 50 in FIG. 2), and the control circuit 20 on the upper bit side in FIG. Indicates.

キャパシターアレイ部４１は、第１型キャパシター１Ｃ１〜１Ｃ１５と、第２型キャパシター３Ｃ１〜３Ｃ１６を有する。第２型キャパシター３Ｃ１〜３Ｃ１６は、第１型キャパシター１Ｃ１〜１Ｃ１５とは容量値が異なっており、例えば第１型キャパシター１Ｃ１〜１Ｃ１５の３倍（広義には整数倍）の容量値になっている。そして第１型キャパシター１Ｃ１〜１Ｃ１５、第２型キャパシター３Ｃ１〜３Ｃ１６の一端は出力ノードＮＣに接続される。   The capacitor array unit 41 includes first type capacitors 1C1 to 1C15 and second type capacitors 3C1 to 3C16. The second type capacitors 3C1 to 3C16 have different capacitance values from the first type capacitors 1C1 to 1C15, for example, three times the capacitance value of the first type capacitors 1C1 to 1C15 (integer multiple in a broad sense). . One ends of the first type capacitors 1C1 to 1C15 and the second type capacitors 3C1 to 3C16 are connected to the output node NC.

スイッチアレイ部５１は、スイッチ素子ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６を有する。これらのスイッチ素子ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６は、第１型キャパシター１Ｃ１〜１Ｃ１５、第２型キャパシター３Ｃ１〜３Ｃ１６の他端に接続される。そして、スイッチ素子ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６は、入力デジタルデータの上位ビット側（ビット５〜ビット１０）であるＤ４〜Ｄ９により生成された信号ＤＸ１〜ＤＸ１５、ＤＹ１〜ＤＹ１６に基づいて、スイッチ制御される。   The switch array unit 51 includes switch elements SWX1 to SWX15 and SWY1 to SWY16. The switch elements SWX1 to SWX15 and SWY1 to SWY16 are connected to the other ends of the first type capacitors 1C1 to 1C15 and the second type capacitors 3C1 to 3C16. The switch elements SWX1 to SWX15 and SWY1 to SWY16 perform switch control based on the signals DX1 to DX15 and DY1 to DY16 generated by D4 to D9 on the upper bit side (bits 5 to 10) of the input digital data. Is done.

具体的にはスイッチ素子ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６は、サンプリング期間においては、第１型キャパシター１Ｃ１〜１Ｃ１５、第２型キャパシター３Ｃ１〜３Ｃ１６の他端を、入力信号ＶＩＮに接続する。   Specifically, the switch elements SWX1 to SWX15 and SWY1 to SWY16 connect the other ends of the first type capacitors 1C1 to 1C15 and the second type capacitors 3C1 to 3C16 to the input signal VIN in the sampling period.

またスイッチ素子ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６は、逐次比較期間（変換期間（変換期間）においては、第１型キャパシター１Ｃ１〜１Ｃ１５、第２型キャパシター３Ｃ１〜３Ｃ１６の他端を、ＶＲＥＦ又はＧＮＤに接続する。例えば信号ＤＸ１〜ＤＸ１５、ＤＹ１〜ＤＹ１６の論理レベルが「１」である場合には基準電圧ＶＲＥＦに接続し、信号ＤＸ１〜ＤＸ１５、ＤＹ１〜ＤＹ１６の論理レベルが「０」である場合にはＧＮＤに接続する。   The switch elements SWX1 to SWX15 and SWY1 to SWY16 connect the other ends of the first type capacitors 1C1 to 1C15 and the second type capacitors 3C1 to 3C16 to VREF or GND in the successive comparison period (in the conversion period (conversion period)). For example, when the logic levels of the signals DX1 to DX15 and DY1 to DY16 are “1”, they are connected to the reference voltage VREF, and when the logic levels of the signals DX1 to DX15 and DY1 to DY16 are “0”. Connect to GND.

制御回路２０は、第１、第２の割り当て決定回路２１、２２と、第１、第２のカウンター２３、２４を含む。   The control circuit 20 includes first and second allocation determination circuits 21 and 22 and first and second counters 23 and 24.

第１のカウンター２３は、カウント処理を行って、第１のカウント値ＣＴＸを第１の割り当て決定回路２１に出力する。第１の割り当て決定回路２１は、第１のカウンター２３からの第１のカウント値ＣＴＸに基づいて、入力デジタルデータＤ４〜Ｄ９の各ビット（ビット５〜ビット１０）に対する第１型キャパシター１Ｃ１〜１Ｃ１５の割り当てを決定する処理を行う。   The first counter 23 performs a count process and outputs the first count value CTX to the first assignment determination circuit 21. Based on the first count value CTX from the first counter 23, the first allocation determination circuit 21 is configured to use the first type capacitors 1C1 to 1C15 for the respective bits (bits 5 to 10) of the input digital data D4 to D9. The process of determining the assignment of.

第２のカウンター２４は、カウント処理を行って、第２のカウント値ＣＴＹを第２の割り当て決定回路２２に出力する。第２の割り当て決定回路２２は、第２のカウンター２４からの第２のカウント値ＣＴＹに基づいて、入力デジタルデータＤ４〜Ｄ９の各ビット（ビット５〜ビット１０）に対する第２型キャパシター３Ｃ１〜３Ｃ１６の割り当てを決定する処理を行う。   The second counter 24 performs a counting process and outputs the second count value CTY to the second allocation determination circuit 22. Based on the second count value CTY from the second counter 24, the second allocation determining circuit 22 is connected to the second type capacitors 3C1 to 3C16 for each bit (bit 5 to bit 10) of the input digital data D4 to D9. The process of determining the assignment of.

このように第１、第２の割り当て決定回路２１、２２が、入力デジタルデータの各ビットへの第１型キャパシター１Ｃ１〜１Ｃ１５、第２型キャパシター３Ｃ１〜３Ｃ１６の割り当て決定処理を行うことで、キャパシターアレイ部４１のキャパシターのＤＥＭが実現される。これらの第１、第２の割り当て決定回路２１、２２による割り当て決定処理は、例えば入力デジタルデータＤ４〜Ｄ９を用いたビットローテーション処理により実現できる。   As described above, the first and second assignment determining circuits 21 and 22 perform the assignment determining process of the first type capacitors 1C1 to 1C15 and the second type capacitors 3C1 to 3C16 to each bit of the input digital data, so that the capacitors A DEM of the capacitor of the array unit 41 is realized. The allocation determination processing by the first and second allocation determination circuits 21 and 22 can be realized by, for example, bit rotation processing using the input digital data D4 to D9.

なお、第１のカウンター２３の総カウント数を第１の総カウント数とし、第２のカウンター２４の総カウント数を第２の総カウント数とした場合に、第１、第２のカウンター２３、２４は、第１、第２の総カウント数が異なるカウンターである。具体的には、第１、第２のカウンター２３、２４は、第１、第２の総カウント数の最大公約数が１となるカウンターである。例えば第１のカウンター２３の第１の総カウント数は１５であり、第２のカウンター２４の第２の総カウント数は１６である。そして、第１の総カウント数＝１５と第２の総カウント数＝１６は、その最大公約数が１になっている。なお、第１、第２の総カウント数は１５、１６には限定されず、少なくとも異なる総カウント数であればよく、望ましくはその最大公約数が１になる総カウント数であればよい。   When the total count number of the first counter 23 is the first total count number and the total count number of the second counter 24 is the second total count number, the first and second counters 23, Reference numeral 24 denotes a counter having different first and second total count numbers. Specifically, the first and second counters 23 and 24 are counters in which the greatest common divisor of the first and second total count numbers is 1. For example, the first total count number of the first counter 23 is 15, and the second total count number of the second counter 24 is 16. The first common count number = 15 and the second total count number = 16 have the greatest common divisor of 1. Note that the first and second total count numbers are not limited to 15 and 16, but may be at least different total count numbers. Desirably, the first and second total count numbers may be total count numbers whose greatest common divisor is 1.

次に、本実施形態のＤＥＭ手法について図５（Ａ）〜図６（Ｂ）を用いて詳細に説明する。なお以下では、第１型キャパシター１Ｃ１〜１Ｃ１５を、適宜、「１Ｃ」と総称し、第２型キャパシター３Ｃ１〜３Ｃ１６を、適宜、「３Ｃ」と総称する。   Next, the DEM method of this embodiment will be described in detail with reference to FIGS. 5 (A) to 6 (B). Hereinafter, the first type capacitors 1C1 to 1C15 are collectively referred to as “1C” as appropriate, and the second type capacitors 3C1 to 3C16 are collectively referred to as “3C” as appropriate.

図５（Ａ）に、入力デジタルデータの各ビット５〜１０への第１型キャパシター１Ｃ、第２型キャパシター３Ｃの割り当て数の例を示す。前述したように、第２型キャパシター３Ｃの容量値は、第１型キャパシター１Ｃの容量値の３倍になっている。   FIG. 5A shows an example of the number of allocations of the first type capacitor 1C and the second type capacitor 3C to the respective bits 5 to 10 of the input digital data. As described above, the capacitance value of the second type capacitor 3C is three times the capacitance value of the first type capacitor 1C.

例えば入力デジタルデータのビット５（Ｄ４）には、１個の第１型キャパシター１Ｃが割り当てられる。同様に、ビット６、７（Ｄ５、Ｄ６）には、各々、２個、４個の第１型キャパシター１Ｃが割り当てられる。これにより、１：２：４というようにバイナリーに重み付けされた図３のキャパシターＣＡ１、ＣＡ２、ＣＡ３が実現される。即ち、キャパシターＣＡ１、ＣＡ２、ＣＡ３は、図５（Ａ）のビット５、６、７に対応し、各々、１個、２個、４個の第１型キャパシター１Ｃにより実現される。   For example, one first-type capacitor 1C is assigned to bit 5 (D4) of the input digital data. Similarly, two and four first-type capacitors 1C are assigned to bits 6 and 7 (D5 and D6), respectively. As a result, the capacitors CA1, CA2, and CA3 of FIG. 3 weighted binary such as 1: 2: 4 are realized. That is, the capacitors CA1, CA2, and CA3 correspond to the bits 5, 6, and 7 in FIG. 5A and are realized by one, two, and four first-type capacitors 1C, respectively.

入力デジタルデータのビット８（Ｄ７）には、２個の第１型キャパシター１Ｃと２個の第２型キャパシター３Ｃが割り当てられる。同様にビット９（Ｄ８）には、４個の第１型キャパシター１Ｃと４個の第２型キャパシター３Ｃが割り当てられ、ビット１０（Ｄ９）には、２個の第１型キャパシター１Ｃと１０個の第２型キャパシター３Ｃが割り当てられる。これにより、８：１６：３２というようにバイナリーに重み付けされたキャパシターＣＡ４、ＣＡ５、ＣＡ６が実現される。即ち、キャパシターＣＡ４、ＣＡ５、ＣＡ６は、各々、図５（Ａ）のビット８、９、１０に対応し、ＣＡ４、ＣＡ５、ＣＡ６の各キャパシターは、２個と２個、４個と４個、２個と１０個というような第１型キャパシター１Ｃと第２型キャパシター３Ｃのペアーにより実現される。   Two first-type capacitors 1C and two second-type capacitors 3C are assigned to bit 8 (D7) of the input digital data. Similarly, four first-type capacitors 1C and four second-type capacitors 3C are allocated to bit 9 (D8), and two first-type capacitors 1C and 10 are allocated to bit 10 (D9). The second type capacitor 3C is assigned. As a result, capacitors CA4, CA5, and CA6 weighted in binary such as 8:16:32 are realized. That is, the capacitors CA4, CA5, and CA6 correspond to the bits 8, 9, and 10 in FIG. 5A, respectively, and the capacitors CA4, CA5, and CA6 have two, two, four, and four, This is realized by a pair of the first type capacitor 1C and the second type capacitor 3C such as two and ten.

なお図５（Ａ）では、第２型キャパシター３Ｃが第１型キャパシター１Ｃの３倍の容量値を有するキャパシターである場合について示したが、本実施形態はこれに限定されない。例えば図５（Ｂ）では、第２型キャパシター６Ｃは第１型キャパシター１Ｃの６倍の容量値を有するキャパシターになっており、図５（Ｂ）には、この場合の入力デジタルデータの各ビット５〜１０への第１型キャパシター１Ｃ、第２型キャパシター６Ｃの割り当て数の例が示されている。図５（Ｂ）の割り当てによっても、１：２：４：８：１６：３２というようにバイナリーに重み付けされたキャパシターアレイ部４１のキャパシターＣＡ１、ＣＡ２、ＣＡ３、ＣＡ４、ＣＡ５、ＣＡ６を実現できる。   Although FIG. 5A shows the case where the second type capacitor 3C is a capacitor having a capacitance value three times that of the first type capacitor 1C, the present embodiment is not limited to this. For example, in FIG. 5B, the second type capacitor 6C is a capacitor having a capacitance value six times that of the first type capacitor 1C, and FIG. 5B shows each bit of the input digital data in this case. An example of the number of allocations of the first type capacitor 1C and the second type capacitor 6C to 5 to 10 is shown. Also by the assignment in FIG. 5B, the capacitors CA1, CA2, CA3, CA4, CA5, and CA6 of the capacitor array unit 41 weighted in a binary manner such as 1: 2: 4: 8: 16: 32 can be realized.

図６（Ａ）は、図４の第１の割り当て決定回路２１の動作を説明する図である。第１の割り当て決定回路２１は、０、１、２・・・１４というように順次インクリメントされる第１のカウンター２３からのカウント値ＣＴＸに基づいて、信号ＤＸ１〜ＤＸ１５を生成して、スイッチアレイ部５１に出力する。   FIG. 6A is a diagram for explaining the operation of the first assignment determination circuit 21 in FIG. The first assignment determination circuit 21 generates signals DX1 to DX15 based on the count value CTX from the first counter 23 that is sequentially incremented as 0, 1, 2,. To the unit 51.

例えばカウント値ＣＴＸ＝０の場合には、信号ＤＸ１によって、図４の第１型キャパシター１Ｃ１は、図６（Ａ）に示すように入力デジタルデータのビット５（Ｄ４）に割り当てられる。具体的には、信号ＤＸ１により制御されるスイッチ素子ＳＷＸ１は、入力デジタルデータのビット５が「１」である場合には第１型キャパシター１Ｃ１の他端に基準電圧ＶＲＥＦを接続し、「０」である場合には１Ｃ１の他端にＧＮＤを接続する。   For example, when the count value CTX = 0, the signal DX1 assigns the first type capacitor 1C1 of FIG. 4 to bit 5 (D4) of the input digital data as shown in FIG. 6A. Specifically, the switch element SWX1 controlled by the signal DX1 connects the reference voltage VREF to the other end of the first-type capacitor 1C1 when the bit 5 of the input digital data is “1”, and “0”. In this case, GND is connected to the other end of 1C1.

またカウント値ＣＴＸ＝０の場合に、信号ＤＸ２、ＤＸ３によって、図４の第１型キャパシター１Ｃ２、１Ｃ３は、図６（Ａ）に示すように入力デジタルデータのビット６（Ｄ５）に割り当てられる。具体的には、信号ＤＸ２、ＤＸ３により制御されるスイッチ素子ＳＷＸ２、ＳＷＸ３は、入力デジタルデータのビット６が「１」である場合には１Ｃ２、１Ｃ３の他端にＶＲＥＦを接続し、「０」である場合には１Ｃ２、１Ｃ３の他端にＧＮＤを接続する。   When the count value CTX = 0, the signals DX2 and DX3 assign the first type capacitors 1C2 and 1C3 in FIG. 4 to the bit 6 (D5) of the input digital data as shown in FIG. 6A. Specifically, the switch elements SWX2 and SWX3 controlled by the signals DX2 and DX3 connect VREF to the other ends of 1C2 and 1C3 when the bit 6 of the input digital data is “1”, and “0”. In this case, GND is connected to the other end of 1C2 and 1C3.

同様に、カウント値ＣＴＸ＝０の場合に、信号ＤＸ４〜ＤＸ７、ＤＸ８〜ＤＸ９、ＤＸ１０〜ＤＸ１３、ＤＸ１４〜ＤＸ１５によって、第１型キャパシター１Ｃ４〜１Ｃ７、１Ｃ８〜１Ｃ９、１Ｃ１０〜１Ｃ１３、１Ｃ１４〜１Ｃ１５は、各々、入力デジタルデータのビット７、８、９、１０に割り当てられる。   Similarly, when the count value CTX = 0, the signals DX4 to DX7, DX8 to DX9, DX10 to DX13, and DX14 to DX15 cause the first type capacitors 1C4 to 1C7, 1C8 to 1C9, 1C10 to 1C13, and 1C14 to 1C15 to be , Respectively, are assigned to bits 7, 8, 9, 10 of the input digital data.

以上のようにすることで、図５（Ａ）に示すようなビット５〜１０への第１型キャパシター１Ｃの割り当てが実現される。   By doing so, the allocation of the first type capacitor 1C to the bits 5 to 10 as shown in FIG. 5A is realized.

そして、カウント値ＣＴＸがインクリメントされると、入力デジタルデータの各ビットに対する第１型キャパシター１Ｃの割り当て状態が変化する。即ち図６（Ａ）に示すように、カウント値ＣＴＸがインクリメントされるごとに、ＤＸ１〜ＤＸ１５による各ビットへの第１型キャパシター１Ｃの割り当て状態（ＤＸ１〜ＤＸ１５の信号状態）が、順次左方向にシフトして行き、これにより入力デジタルデータの各ビットに対する第１型キャパシター１Ｃの割り当てが動的に変化するようになる。   When the count value CTX is incremented, the allocation state of the first type capacitor 1C for each bit of the input digital data changes. That is, as shown in FIG. 6A, each time the count value CTX is incremented, the assignment state of the first type capacitor 1C to each bit by DX1 to DX15 (signal state of DX1 to DX15) is sequentially leftward. As a result, the assignment of the first type capacitor 1C to each bit of the input digital data changes dynamically.

例えば図６（Ａ）に示すようにカウント値ＣＴＸ＝１の場合には、信号ＤＸ１、ＤＸ２によって、第１型キャパシター１Ｃ１、１Ｃ２は入力デジタルデータのビット６に割り当てられる。即ちカウント値ＣＴＸ＝０の場合には、１Ｃ１はビット５に割り当てられていたが、カウント値がＣＴＸ＝１にインクリメントされると、１Ｃ１はビット６に割り当てられるようになる。   For example, as shown in FIG. 6A, when the count value CTX = 1, the first type capacitors 1C1 and 1C2 are assigned to the bit 6 of the input digital data by the signals DX1 and DX2. In other words, when the count value CTX = 0, 1C1 is assigned to bit 5, but when the count value is incremented to CTX = 1, 1C1 is assigned to bit 6.

またカウント値ＣＴＸ＝１の場合には、信号ＤＸ３〜ＤＸ６によって、第１型キャパシター１Ｃ３〜１Ｃ６は入力デジタルデータのビット７に割り当てられる。即ちカウント値ＣＴＸ＝０の場合には、１Ｃ３はビット６に割り当てられていたが、カウント値がＣＴＸ＝１にインクリメントされると、１Ｃ３はビット７に割り当てられるようになる。   When the count value CTX = 1, the first type capacitors 1C3 to 1C6 are assigned to bit 7 of the input digital data by the signals DX3 to DX6. That is, when the count value CTX = 0, 1C3 is assigned to bit 6, but when the count value is incremented to CTX = 1, 1C3 is assigned to bit 7.

そして、カウント値がＣＴＸ＝１からＣＴＸ１＝２にインクリメントされると、今度は、信号ＤＸ１によって１Ｃ１がビット６に割り当てられ、信号ＤＸ２〜ＤＸ５によって１Ｃ２〜１Ｃ５がビット７に割り当てられるようになる。従って、入力デジタルデータの各ビットに対する第１型キャパシター１Ｃの割り当てが動的に変化し、ＤＥＭが実現されるようになる。即ち、第１型キャパシター１Ｃ１〜１Ｃ１５が入力デジタルデータの上位側のビット５〜１０に対して均等に使用されるようになるため、見かけ上の容量比精度を向上できる。   When the count value is incremented from CTX = 1 to CTX1 = 2, 1C1 is assigned to bit 6 by the signal DX1, and 1C2 to 1C5 are assigned to bit 7 by the signals DX2 to DX5. Accordingly, the assignment of the first type capacitor 1C to each bit of the input digital data changes dynamically, and the DEM is realized. That is, since the first type capacitors 1C1 to 1C15 are used evenly for the upper bits 5 to 10 of the input digital data, the apparent capacitance ratio accuracy can be improved.

図６（Ｂ）は、図４の第２の割り当て決定回路２２の動作を説明する図である。第２の割り当て決定回路２２は、０、１、２・・・１５というように順次インクリメントされる第２のカウンター２４からのカウント値ＣＴＹに基づいて、信号ＤＹ１〜ＤＹ１６を生成して、スイッチアレイ部５１に出力する。   FIG. 6B is a diagram for explaining the operation of the second assignment determination circuit 22 of FIG. The second allocation determination circuit 22 generates signals DY1 to DY16 based on the count value CTY from the second counter 24 that is sequentially incremented as 0, 1, 2,. To the unit 51.

例えばカウント値ＣＴＹ＝０の場合には、信号ＤＹ１、ＤＹ２によって、第２型キャパシター３Ｃ１、３Ｃ２は入力デジタルデータのビット８に割り当てられる。具体的には、信号ＤＹ１、ＤＹ２により制御されるスイッチ素子ＳＷＹ１、ＳＷＹ２は、入力デジタルデータのビット８が「１」である場合には第２型キャパシター３Ｃ１、３Ｃ２の他端に基準電圧ＶＲＥＦを接続し、「０」である場合には３Ｃ１、３Ｃ２の他端にＧＮＤを接続する。   For example, when the count value CTY = 0, the second type capacitors 3C1 and 3C2 are assigned to bit 8 of the input digital data by the signals DY1 and DY2. Specifically, the switch elements SWY1, SWY2 controlled by the signals DY1, DY2 apply the reference voltage VREF to the other ends of the second type capacitors 3C1, 3C2 when the bit 8 of the input digital data is “1”. If it is “0”, GND is connected to the other end of 3C1 and 3C2.

そして、カウント値ＣＴＹがインクリメントされると、入力デジタルデータの各ビットに対する第２型キャパシター３Ｃの割り当て状態が変化する。即ち図６（Ｂ）に示すように、カウント値ＣＴＹがインクリメントされるごとに、ＤＹ１〜ＤＹ１６による各ビットへの第２型キャパシター３Ｃの割り当て状態（ＤＹ１〜ＤＸ１６の信号状態）が、順次左方向にシフトして行き、これにより入力デジタルデータの各ビットに対する第２型キャパシター３Ｃの割り当てが動的に変化するようになる。   When the count value CTY is incremented, the allocation state of the second type capacitor 3C for each bit of the input digital data changes. That is, as shown in FIG. 6B, every time the count value CTY is incremented, the assignment state of the second type capacitor 3C to each bit by DY1 to DY16 (signal state of DY1 to DX16) is sequentially leftward. As a result, the assignment of the second type capacitor 3C to each bit of the input digital data changes dynamically.

例えば図６（Ｂ）に示すようにカウント値ＣＴＹ＝１の場合には、信号ＤＹ１によって第２型キャパシター３Ｃ１はビット８に割り当てれ、信号ＤＹ２〜ＤＹ５によって、第２型キャパシター３Ｃ２〜３Ｃ５はビット９に割り当てられる。即ちカウント値ＣＴＹ＝０の場合には、３Ｃ２はビット８に割り当てられていたが、カウント値がＣＴＹ＝１にインクリメントされると、３Ｃ２はビット９に割り当てられるようになる。従って、入力デジタルデータの各ビットに対する第２型キャパシター３Ｃの割り当てが動的に変化し、ＤＥＭが実現されるようになる。   For example, as shown in FIG. 6B, when the count value CTY = 1, the second type capacitor 3C1 is assigned to bit 8 by the signal DY1, and the second type capacitors 3C2 to 3C5 are bit by the signals DY2 to DY5. 9 is assigned. That is, when the count value CTY = 0, 3C2 is assigned to bit 8, but when the count value is incremented to CTY = 1, 3C2 is assigned to bit 9. Accordingly, the assignment of the second type capacitor 3C to each bit of the input digital data changes dynamically, and the DEM is realized.

図７に制御回路２０の更に詳細な構成例を示す。図７では、第１、第２のカウンター２３、２４に対応して、第１、第２の素数カウンター２５、２６が更に設けられている。   FIG. 7 shows a more detailed configuration example of the control circuit 20. In FIG. 7, first and second prime number counters 25 and 26 are further provided corresponding to the first and second counters 23 and 24.

図７に示すように第１のカウンター２３は、総カウント数が１５のカウンターであり、第２のカウンター２４は、総カウント数が１６のカウンターである。一方、第１の素数カウンター２５は、総カウント数が素数である１１のカウンターであり、第２の素数カウンター２６は、総カウント数が素数である１３のカウンターである。そして第１のカウンター２３は、第１の素数カウンター２５からの更新信号ＳＩＸに基づいてカウント更新状態が変更される。   As shown in FIG. 7, the first counter 23 is a counter with a total count of 15, and the second counter 24 is a counter with a total count of 16. On the other hand, the first prime number counter 25 is an 11 counter whose total count is a prime number, and the second prime number counter 26 is a 13 counter whose total count is a prime number. The count update state of the first counter 23 is changed based on the update signal SIX from the first prime number counter 25.

例えば図６（Ａ）では第１のカウンター２３のカウント値ＣＴＸは１ずつインクリメントしており、インクリメント値＝１になっている。これに対して、第１の素数カウンター２５からの更新信号ＳＩＸがアクティブ（例えば論理レベル「１」）になると、カウント値ＣＴＸのインクリメント値が１から２に変更され、第１のカウンター２３は、そのカウント更新状態が変更される。即ち、第１の素数カウンター２５の総カウント数はＩ＝１１であるため、第１のカウンター２３は、Ｉ＝１１カウントごとに、そのカウント更新状態が変更されるようになる。つまり、第１のカウンター２３は、Ｉ＝１１カウントごとにカウント値ＣＴＸのインクリメント値（又はデクリメント値）が変更される。   For example, in FIG. 6A, the count value CTX of the first counter 23 is incremented by 1 and the increment value = 1. On the other hand, when the update signal SIX from the first prime counter 25 becomes active (for example, logic level “1”), the increment value of the count value CTX is changed from 1 to 2, and the first counter 23 is The count update state is changed. That is, since the total count number of the first prime number counter 25 is I = 11, the count update state of the first counter 23 is changed every I = 11 counts. That is, the first counter 23 changes the increment value (or decrement value) of the count value CTX every I = 11 counts.

また図６（Ｂ）では第２のカウンター２４のカウント値ＣＴＹは１ずつインクリメントしており、インクリメント値＝１になっている。これに対して、第２の素数カウンター２６からの更新信号ＳＩＹがアクティブになると、カウント値ＣＴＹのインクリメント値が１から２に変更され、第２のカウンター２４は、そのカウント更新状態が変更される。即ち、第２の素数カウンター２６の総カウント数はＪ＝１３であるため、第２のカウンター２４は、Ｊ＝１３カウントごとに、そのカウント更新状態が変更されるようになる。つまり、第２のカウンター２４は、Ｊ＝１３カウントごとにカウント値のインクリメント値（又はデクリメント値）が変更される。   In FIG. 6B, the count value CTY of the second counter 24 is incremented by 1, and the increment value = 1. On the other hand, when the update signal SIY from the second prime counter 26 becomes active, the increment value of the count value CTY is changed from 1 to 2, and the count update state of the second counter 24 is changed. . That is, since the total count number of the second prime number counter 26 is J = 13, the count update state of the second counter 24 is changed every J = 13 counts. That is, the second counter 24 changes the increment value (or decrement value) of the count value every J = 13 counts.

ここで、素数カウンター２５、２６の総カウント数であるＩとＪは異なる整数である。更に望ましくはＩとＪは異なる素数に設定される。このようにすることで、ＤＥＭにおける割り当てパターンのランダム性を増すことが可能になる。   Here, I and J which are the total count numbers of the prime number counters 25 and 26 are different integers. More preferably, I and J are set to different prime numbers. By doing in this way, it becomes possible to increase the randomness of the allocation pattern in DEM.

なお図７では、第１のカウンター２３のカウント更新状態をＩ（＝１１）カウントごとに変更し、第２のカウンター２４のカウント更新状態をＪ（＝１３）カウントごとに変更するために、第１、第２のカウンター２３、２４のカウント値ＣＴＸ、ＣＴＹのインクリメント値（又はデクリメント値）をＩ、Ｊカウントごとに変更しているが、本実施形態はこれに限定されない。例えば更新状態の変更手法としては、Ｉ、Ｊカウントごとに第１、第２のカウンター２３、２４のカウント値ＣＴＸ、ＣＴＹを０にリセットするなどの種々の変形実施が可能である。また図７では、Ｉ＝１１、Ｊ＝１３になっているが、本実施形態はこれに限定されない。例えばＩとＪは異なる整数であればよく、更に望ましくは異なる素数であればよい。   In FIG. 7, in order to change the count update state of the first counter 23 every I (= 11) count and change the count update state of the second counter 24 every J (= 13) count, Although the increment values (or decrement values) of the count values CTX and CTY of the first and second counters 23 and 24 are changed for every I and J counts, the present embodiment is not limited to this. For example, as a method for changing the update state, various modifications such as resetting the count values CTX and CTY of the first and second counters 23 and 24 to 0 for every I and J counts are possible. In FIG. 7, I = 11 and J = 13, but this embodiment is not limited to this. For example, I and J may be different integers, and more preferably different prime numbers.

図８（Ａ）〜図８（Ｃ）に第１型キャパシター１Ｃ、第２型キャパシター３Ｃの構成例を示す。   8A to 8C show configuration examples of the first type capacitor 1C and the second type capacitor 3C.

図８（Ａ）に示すように、第１型キャパシター１Ｃは、Ｍ＝１個のユニットキャパシターＵＸにより構成される。一方、図８（Ｂ）に示すように、第２型キャパシター３Ｃは、Ｎ＝３個のユニットキャパシターＵＹ１〜ＵＹ３より構成される。そして半導体チップ上には例えば図８（Ｃ）のような配置で、第１型キャパシター１Ｃ、第２型キャパシター３Ｃがレイアウト配置されることになる。このように第１型キャパシター１Ｃ、第２型キャパシター３Ｃをユニットキャパシターにより構成すれば、容量比精度を維持しながら、異なる容量値の第１型キャパシター、第２型キャパシターを実現できるようになる。例えば第１型キャパシターと第２型キャパシターの容量比を整数倍にすることなどが可能になる。   As shown in FIG. 8A, the first type capacitor 1C is configured by M = 1 unit capacitors UX. On the other hand, as shown in FIG. 8B, the second type capacitor 3C includes N = 3 unit capacitors UY1 to UY3. Then, the first type capacitor 1C and the second type capacitor 3C are laid out on the semiconductor chip in an arrangement as shown in FIG. 8C, for example. If the first type capacitor 1C and the second type capacitor 3C are configured by unit capacitors in this way, the first type capacitor and the second type capacitor having different capacitance values can be realized while maintaining the capacitance ratio accuracy. For example, the capacity ratio of the first type capacitor and the second type capacitor can be made an integral multiple.

なお、第１型キャパシター、第２型キャパシターのユニットキャパシター数Ｍ、Ｎは、異なる整数であれば十分であり、Ｍ＝１、Ｎ＝３には限定されない。   The number of unit capacitors M and N of the first type capacitor and the second type capacitor is sufficient if they are different integers, and is not limited to M = 1 and N = 3.

以上のように本実施形態によれば、入力デジタルデータの各ビットに対する第１型キャパシター１Ｃ、第２型キャパシター３Ｃの割り当てを動的に変化させるＤＥＭのスイッチ制御が、図３の第１のスイッチアレイ部５１や図２のスイッチアレイ部５０に対して行われる。これにより第１型キャパシター１Ｃ、第２型キャパシター３Ｃが例えば全ビットに対して均等に使用されるようになるため、第１のキャパシターアレイ部４１やキャパシターアレイ部４０でのキャパシターの見かけ上の容量比精度を向上できる。   As described above, according to the present embodiment, the switch control of the DEM that dynamically changes the assignment of the first type capacitor 1C and the second type capacitor 3C to each bit of the input digital data is the first switch of FIG. This is performed for the array unit 51 and the switch array unit 50 of FIG. As a result, the first-type capacitor 1C and the second-type capacitor 3C are used evenly, for example, for all bits, so that the apparent capacitance of the capacitors in the first capacitor array unit 41 and the capacitor array unit 40 Specific accuracy can be improved.

また図４に示すように、キャパシターアレイ部４１には、容量値の異なる第１型キャパシター１Ｃ、第２型キャパシター３Ｃが設けられる。このようにすれば、例えば第１型キャパシター１Ｃだけを用いてＤＥＭの割り当てを行う手法に比べて、ＤＥＭの割り当てパターン数を増やすことが可能になり、ランダム性が高まるため、ＤＥＭの効果を更に向上できる。   As shown in FIG. 4, the capacitor array section 41 is provided with a first type capacitor 1C and a second type capacitor 3C having different capacitance values. In this way, for example, the number of DEM allocation patterns can be increased and the randomness can be increased as compared with a method of performing DEM allocation using only the first type capacitor 1C. It can be improved.

例えば図６（Ａ）、図６（Ｂ）では、第１型キャパシターＣ１についての１５個の割り当てパターンと、第２型キャパシター３Ｃについての１６個の割り当てパターンが設定され、１５と１６の最大公約数は１である。従って、第１型キャパシター１Ｃと第２型キャパシター３Ｃの組み合わせにより、１５×１６＝２４０個の割り当てパターンを設定でき、ＤＥＭの割り当てパターン数が増えるため、ＤＥＭの効果を向上できる。この場合に、図７に示すような第１、第２の素数カウンター２５、２６を設けて、第１、第２のカウンター２３、２４の更新状態を変更すれば、割り当てパターンについてのランダム性が更に高まることを期待でき、ＤＥＭの効果の向上を期待できるようになる。特にオーバーサンプリングによるＡ／Ｄ変換を行った場合には、Ａ／Ｄ変換回路の後段に接続される平均化フィルターなどにより、ランダム性が平滑化され、変換精度を向上することが可能になる。   For example, in FIGS. 6A and 6B, 15 allocation patterns for the first type capacitor C1 and 16 allocation patterns for the second type capacitor 3C are set. The number is 1. Accordingly, 15 × 16 = 240 allocation patterns can be set by combining the first type capacitor 1C and the second type capacitor 3C, and the number of DEM allocation patterns increases, so that the DEM effect can be improved. In this case, if the first and second prime counters 25 and 26 as shown in FIG. 7 are provided and the update state of the first and second counters 23 and 24 is changed, the randomness of the allocation pattern can be increased. It can be expected to further increase, and an improvement in the effect of DEM can be expected. In particular, when A / D conversion by oversampling is performed, randomness is smoothed by an averaging filter or the like connected to the subsequent stage of the A / D conversion circuit, and conversion accuracy can be improved.

また、キャパシターアレイ部４１を第１型キャパシター１Ｃだけにより構成した場合には、６３個の第１型キャパシター１Ｃを設ける必要がある。従って、第１型キャパシター１Ｃに接続されるスイッチ素子についても６３個分設ける必要が生じ、ＩＣのレイアウト面積が大規模化してしまう。   Further, when the capacitor array unit 41 is configured by only the first type capacitors 1C, it is necessary to provide 63 first type capacitors 1C. Therefore, it is necessary to provide 63 switch elements connected to the first type capacitor 1C, and the layout area of the IC becomes large.

この点、キャパシターアレイ部４１を、容量値の異なる第１型キャパシター１Ｃ、第２型キャパシター３Ｃにより構成すれば、例えば図４に示すように１５＋１６＝３１個のスイッチ素子ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６を設けるだけで済む。従って、キャパシターアレイ部４１を第１型キャパシター１Ｃだけにより構成した場合に比べて、ＩＣのレイアウト面積を縮小できる。   In this regard, if the capacitor array unit 41 is constituted by the first type capacitor 1C and the second type capacitor 3C having different capacitance values, for example, as shown in FIG. 4, 15 + 16 = 31 switch elements SWX1 to SWX15, SWY1 to SWY16. All you need to do is provide. Therefore, the layout area of the IC can be reduced as compared with the case where the capacitor array unit 41 is configured by only the first type capacitor 1C.

また図３では、入力デジタルデータの上位ビット側のＤＡＣ１に対してＤＥＭのスイッチ制御が行われる。具体的には、下位ビット側のＤＡＣ２に対してはＤＥＭのスイッチ制御ではない通常のスイッチ制御が行われる一方で、入力デジタルデータの上位ビット側のＤＡＣ１に対してＤＥＭのスイッチ制御が行われる。このようにすることで、ＩＣのレイアウト面積の増加を抑制しながら、容量比精度を高めて、変換精度を向上できる。   In FIG. 3, DEM switch control is performed on the DAC 1 on the upper bit side of the input digital data. Specifically, normal switch control that is not DEM switch control is performed on the lower-bit DAC 2, while DEM switch control is performed on the higher-bit DAC 1 of the input digital data. By doing so, it is possible to increase the capacitance ratio accuracy and improve the conversion accuracy while suppressing an increase in the layout area of the IC.

例えば図３の構成の容量型ＤＡＣにおいては、下位ビットに比べて上位ビットの方が容量比精度の要求が高い。即ち図３のように直列キャパシターＣＳ１を設ける構成では、上位ビット側のＤＡＣ１のキャパシターＣＡ１と、下位ビット側のＤＡＣ２のキャパシターＣＢ１は例えば同じ容量値になっている。従って、キャパシターＣＡ１についての容量比精度のバラツキとキャパシターＣＢ１についての容量比精度のバラツキは同等となる。しかしながら、ＣＡ１は上位ビット側のキャパシターであるため、下位ビット側のＣＢ１と同程度の容量比精度のバラツキがＣＡ１に生じると、変換精度が著しく低下してしまう。   For example, in the capacitive DAC configured as shown in FIG. 3, the higher bit requires a higher capacity ratio accuracy than the lower bit. That is, in the configuration in which the series capacitor CS1 is provided as shown in FIG. 3, the capacitor CA1 of the DAC1 on the upper bit side and the capacitor CB1 of the DAC2 on the lower bit side have, for example, the same capacitance value. Therefore, the variation in the capacitance ratio accuracy for the capacitor CA1 is equal to the variation in the capacitance ratio accuracy for the capacitor CB1. However, since CA1 is a capacitor on the upper bit side, if a variation in capacitance ratio accuracy similar to that of CB1 on the lower bit side occurs in CA1, the conversion accuracy is significantly reduced.

この点、図３では、上位ビット側のキャパシターＣＡ１〜ＣＡ６に対するスイッチ制御として、ＤＥＭのスイッチ制御が行われるため、キャパシターＣＡ１〜ＣＡ６についての見かけ上の容量比精度が、下位ビット側のキャパシターＣＢ１〜ＣＢ４に比べて高くなる。従って、ＩＣのレイアウト面積の大規模化を抑制しながら、変換精度を向上することが可能になる。   In this regard, in FIG. 3, since switch control of the DEM is performed as switch control for the capacitors CA1 to CA6 on the upper bit side, the apparent capacity ratio accuracy for the capacitors CA1 to CA6 is lower than the capacitors CB1 to CB1 on the lower bit side. Higher than CB4. Therefore, it is possible to improve the conversion accuracy while suppressing an increase in the layout area of the IC.

３．コードシフト
次に本実施形態のコードシフト手法について説明する。図９にコードシフト手法を実現できるＡ／Ｄ変換回路の構成例を示す。図９では、図１の構成に対して、第１のサブＤ／Ａ変換部ＳＤＡＣ１、補正部８０、コードデータ生成部９０の構成要素が追加されている。 3. Code Shift Next, the code shift method of this embodiment will be described. FIG. 9 shows a configuration example of an A / D conversion circuit that can realize the code shift method. 9, components of a first sub D / A conversion unit SDAC1, a correction unit 80, and a code data generation unit 90 are added to the configuration of FIG.

第１のサブＤ／Ａ変換部ＳＤＡＣ１は、コードデータＣＤＡをＤ／Ａ変換する。そしてコードデータＣＤＡに対応するコード信号ＳＣＤ（ＣＤＡをＤ／Ａ変換した信号）を出力する。ここでコードデータＣＤＡは時間的に変化するデータ（所定タイミング毎に変化するデジタルデータ）である。具体的には所定のデータ範囲内において、1又は複数回のＡ／Ｄ変換タイミング毎に異なった値になるデータである。   The first sub D / A converter SDAC1 performs D / A conversion on the code data CDA. Then, a code signal SCD (a signal obtained by D / A converting CDA) corresponding to the code data CDA is output. Here, the code data CDA is data that changes with time (digital data that changes at every predetermined timing). Specifically, it is data having a different value for each one or a plurality of A / D conversion timings within a predetermined data range.

なおこの場合のデータ範囲は、第１のデジタルデータを上限値とし、第２のデジタルデータを下限値とする範囲である。Ａ／Ｄ変換タイミングは、例えばデジタルデータをアナログ信号に変換する各Ａ／Ｄ変換期間に対応するタイミングである。   In this case, the data range is a range in which the first digital data is the upper limit value and the second digital data is the lower limit value. The A / D conversion timing is a timing corresponding to each A / D conversion period for converting digital data into an analog signal, for example.

コードデータ生成部９０は、コードデータＣＤＡを生成してサブＤ／Ａ変換部ＳＤＡＣ１に出力する。例えば所定データ範囲内において、１又は複数回のＡ／Ｄ変換タイミング毎に異なった値になるコードデータＣＤＡを出力する。具体的には逐次比較用データの下位ビットデータのデータ範囲内において、１又は複数回のＡ／Ｄ変換タイミング毎に異なった値になるコードデータＣＤＡを出力する。   The code data generation unit 90 generates code data CDA and outputs it to the sub D / A conversion unit SDAC1. For example, within a predetermined data range, code data CDA having a different value for each one or a plurality of A / D conversion timings is output. Specifically, code data CDA having different values at one or a plurality of A / D conversion timings is output within the data range of the lower-order bit data of the successive comparison data.

補正部８０は補正処理を行う。具体的には、コードデータＣＤＡを用いたコードシフトによりダイナミックレンジが減少するのを防止するための補正処理を行う。この補正部８０は情報レジスター８４を有する。   The correction unit 80 performs correction processing. Specifically, correction processing is performed to prevent the dynamic range from being reduced due to code shift using the code data CDA. The correction unit 80 has an information register 84.

そして図９では、比較回路１０は、入力信号ＶＩＮのサンプリング信号ＳＩＮ（ＶＩＮをサンプル・ホールドした信号）とコード信号ＳＣＤの加算信号ＳＡＤＤと、Ｄ／Ａ出力信号ＤＱとを比較する処理を行う。具体的には比較回路１０は、第１の入力端子に入力される加算信号ＳＡＤＤ（加算電圧）と第２の入力端子に入力されるＤ／Ａ出力信号ＤＱ（Ｄ／Ａ変換電圧）を比較する。なお、図９では説明を簡単にするために、電荷再分配型以外の場合に適用される構成例を示しているが、電荷再分配型の場合は、実際には、比較回路１０は、サンプリング信号ＳＩＮと、Ｄ／Ａ出力信号ＤＱとコード信号ＳＣＤの加算信号とを比較する処理を行うことになる。例えば信号ＳＩＮのサンプリング電圧と、信号ＤＱとＳＣＤの加算電圧を比較する。   In FIG. 9, the comparison circuit 10 performs a process of comparing the sampling signal SIN of the input signal VIN (a signal obtained by sampling and holding VIN), the addition signal SADD of the code signal SCD, and the D / A output signal DQ. Specifically, the comparison circuit 10 compares the addition signal SADD (addition voltage) input to the first input terminal with the D / A output signal DQ (D / A conversion voltage) input to the second input terminal. To do. 9 shows a configuration example applied to a case other than the charge redistribution type in order to simplify the description. However, in the case of the charge redistribution type, the comparison circuit 10 actually performs sampling. Processing for comparing the signal SIN with the addition signal of the D / A output signal DQ and the code signal SCD is performed. For example, the sampling voltage of the signal SIN is compared with the added voltage of the signals DQ and SCD.

そして制御回路２０は、逐次比較レジスターＳＡＲからの逐次比較結果データＱＤＡ（最終的なデータ）とコードデータＣＤＡとに基づき求められる出力データＤＯＵＴを、入力信号ＶＩＮのＡ／Ｄ変換データとして出力する。例えば制御回路２０は、図９のようにサンプリング信号ＳＩＮとコード信号ＳＣＤの加算信号ＳＡＤＤと、Ｄ／Ａ出力信号ＤＱとの比較処理が行われる場合には、逐次比較レジスターＳＡＲの逐次比較結果データＱＤＡからコードデータＣＤＡを減算する処理を行う。なお、電荷再分配型では、サンプリング信号ＳＩＮと、Ｄ／Ａ出力信号ＤＱとコード信号ＳＣＤの加算信号との比較処理が行われるため、制御回路２０は、逐次比較結果データＱＤＡにコードデータＣＤＡを加算する処理を行うことになる。   Then, the control circuit 20 outputs the output data DOUT obtained based on the successive approximation result data QDA (final data) from the successive approximation register SAR and the code data CDA as A / D conversion data of the input signal VIN. For example, when the comparison process between the addition signal SADD of the sampling signal SIN and the code signal SCD and the D / A output signal DQ is performed as shown in FIG. 9, the control circuit 20 performs successive comparison result data in the successive approximation register SAR. A process of subtracting code data CDA from QDA is performed. In the charge redistribution type, since the comparison process of the sampling signal SIN and the addition signal of the D / A output signal DQ and the code signal SCD is performed, the control circuit 20 adds the code data CDA to the successive comparison result data QDA. Processing to add is performed.

また補正部８０は、コードデータＣＤＡを用いたコードシフトにより逐次比較結果データＱＤＡがオーバーフローするのを補正（防止）する補正処理を行う。ここでコードデータによるコードシフトとは、入力信号のサンプリング信号とコード信号の加算処理を行うこと或いはＤ／Ａ出力信号とコード信号の加算処理を行うことで、逐次比較結果データが、入力信号に対応するデータから高電位側又は低電位側にシフトすることである。   The correction unit 80 performs a correction process for correcting (preventing) overflow of the successive comparison result data QDA due to code shift using the code data CDA. Here, the code shift by the code data means that the sampling signal of the input signal and the code signal are added, or the D / A output signal and the code signal are added, so that the successive comparison result data is converted into the input signal. Shifting from corresponding data to a high potential side or a low potential side.

例えば補正部８０は、コードデータＣＤＡを補正することで当該補正処理を行う。そして補正指示信号ＳＤＲをコードデータ生成部９０に出力する。具体的には、前回のＡ／Ｄ変換での逐次比較結果データである前回逐次比較結果データに基づきコードデータＣＤＡ（今回のコードデータ）を補正することで補正処理を行う。なお、この補正処理は、コードデータＣＤＡを補正する処理には限定されず、逐次比較結果データＱＤＡがオーバーフローするのを補正できるものであれば種々の変形実施が可能である。また前回逐次比較結果データに加えて、コードデータＣＤＡの符号等を判定して、補正処理を行ってもよい。   For example, the correction unit 80 performs the correction process by correcting the code data CDA. Then, the correction instruction signal SDR is output to the code data generation unit 90. Specifically, the correction process is performed by correcting the code data CDA (the current code data) based on the previous successive comparison result data which is the successive comparison result data in the previous A / D conversion. The correction process is not limited to the process of correcting the code data CDA, and various modifications can be made as long as it can correct the overflow of the successive comparison result data QDA. Further, in addition to the previous successive comparison result data, the code or the like of the code data CDA may be determined and correction processing may be performed.

そして本実施形態では、入力信号ＶＩＮの電圧とＤ／Ａ出力信号ＤＱの電圧が等しくなるように逐次比較動作を行うことで、最終的な逐次比較結果データＱＤＡが取得される。そして、取得された逐次比較結果データＱＤＡからコードデータＣＤＡを減算したデータが、入力信号ＶＩＮをＡ／Ｄ変換したデータＤＯＵＴとして出力される。   In this embodiment, the final successive comparison result data QDA is acquired by performing a successive approximation operation so that the voltage of the input signal VIN and the voltage of the D / A output signal DQ are equal. Then, data obtained by subtracting the code data CDA from the acquired successive comparison result data QDA is output as data DOUT obtained by A / D converting the input signal VIN.

例えば図１のようにコードシフトを行わない構成のＡ／Ｄ変換回路では、図１０（Ａ）に示すように、ＤＮＬの誤差等が原因で特定のコードでミッシングコードが発生する。例えばＤＮＬが１ＬＳＢを超えると、出力コードが存在しないコードが発生するというミッシングコードの現象が生じる。   For example, in an A / D conversion circuit that does not perform code shift as shown in FIG. 1, as shown in FIG. 10A, a missing code is generated with a specific code due to a DNL error or the like. For example, when DNL exceeds 1LSB, a missing code phenomenon occurs in which a code having no output code is generated.

この点、コードシフト手法を用いれば、このようなミッシングコードが発生したとしても、時間的に変化するコードデータＣＤＡの信号ＳＣＤを、サンプリング信号ＳＩＮに加算することで、図１０（Ｂ）に示すようなコードシフトが行われる。なお図１０（Ｂ）の実線はコードシフト後の特性を表すものであり、破線はコードシフト前の特性を表すものである。   In this regard, when the code shift method is used, even if such a missing code is generated, the signal SCD of the code data CDA that changes with time is added to the sampling signal SIN, as shown in FIG. A code shift like this is performed. The solid line in FIG. 10B represents the characteristic after code shift, and the broken line represents the characteristic before code shift.

即ち、コードシフト手法では、１又は複数回のＡ／Ｄ変換タイミング毎にコードデータＣＤＡを異なった値にすることで、図１０（Ｂ）に示すように、ミッシングコードが発生するコードの場所が１又は複数回のＡ／Ｄ変換タイミング毎に変化する。例えば０００１００００のコードでミッシングコードが発生したとしても、その場所が、０００１０００１や０００１００１０や００００１１１１の場所にシフトする。この結果、長い時間範囲で見ると、図１０（Ｃ）に示すようにＤＮＬやＩＮＬが改善され、ミッシングコードの現象が生じない良好な特性を得ることができる。即ち、ある特定のコードで発生していたＤＮＬ特性の悪化（ミッシングコード）を、時間的に変化するコードデータＣＤＡにより周囲のコードに拡散させることで、特性の改善を図っている。   That is, in the code shift method, the code data CDA is set to a different value for each one or a plurality of A / D conversion timings, so that the code location where the missing code is generated can be changed as shown in FIG. It changes every one or a plurality of A / D conversion timings. For example, even if a missing code is generated with a code of 1000010000, the location is shifted to a location of 00010001, 00010010, or 00001111. As a result, when viewed over a long time range, as shown in FIG. 10C, DNL and INL are improved, and good characteristics that do not cause the phenomenon of missing codes can be obtained. In other words, the deterioration of the DNL characteristic (missing code) that has occurred in a specific code is diffused to surrounding codes by the code data CDA that changes with time to improve the characteristic.

図１１に本実施形態のＤ／Ａ変換回路及びこれを含むＡ／Ｄ変換回路の詳細な第３の構成例を示す。この第３の構成例は図９〜図１０（Ｃ）で説明したコードシフト手法を行う場合の詳細な構成例である。   FIG. 11 shows a detailed third configuration example of the D / A conversion circuit of this embodiment and the A / D conversion circuit including the D / A conversion circuit. The third configuration example is a detailed configuration example when the code shift method described with reference to FIGS. 9 to 10C is performed.

図１１では、図３の構成に加えて、第２の直列キャパシターＣＳ２と、第１のサブＤ／Ａ変換部ＳＤＡＣ１の構成要素が追加されている。なお図９のＭＤＡＣが図１１のＤＡＣ１、ＤＡＣ２に相当する。   In FIG. 11, in addition to the configuration of FIG. 3, the components of the second series capacitor CS2 and the first sub D / A converter SDAC1 are added. The MDAC in FIG. 9 corresponds to the DAC1 and the DAC2 in FIG.

第１のサブＤ／Ａ変換部ＳＤＡＣ１は、第１のサブＤ／Ａ用キャパシターアレイ部４３と、第１のサブＤ／Ａ用スイッチアレイ部５３を有する。第１のサブＤ／Ａ用キャパシターアレイ部４３は、第２のノードＮ２に一端が接続される複数のキャパシターＣＣ１〜ＣＣ４を有する。これらのキャパシターＣＣ１〜ＣＣ４は、１：２：４：８というようにバイナリーに重み付けされている。第１のサブＤ／Ａ用スイッチアレイ部５３は、第１のサブＤ／Ａ用のキャパシターアレイ部４３の複数のキャパシターＣＣ１〜ＣＣ４の他端に接続される複数のスイッチ素子ＳＣ１〜ＳＣ４を有する。   The first sub D / A conversion unit SDAC1 includes a first sub D / A capacitor array unit 43 and a first sub D / A switch array unit 53. The first sub D / A capacitor array unit 43 includes a plurality of capacitors CC1 to CC4 whose one ends are connected to the second node N2. These capacitors CC1 to CC4 are weighted binary such as 1: 2: 4: 8. The first sub D / A switch array unit 53 includes a plurality of switch elements SC1 to SC4 connected to the other ends of the plurality of capacitors CC1 to CC4 of the first sub D / A capacitor array unit 43. .

図９のコードデータ生成部９０は、第１のサブＤ／Ａ変換部ＳＤＡＣ１に対してコードデータＣＤＡを出力し、このコードデータＣＤＡに基づいてスイッチ素子ＳＣ１〜ＳＣ４はスイッチ制御される。例えばコードデータ生成部９０は、逐次比較用データＲＤＡ（入力デジタルデータ）の下位ビットデータのデータ範囲内において、１又は複数回のＡ／Ｄ変換タイミング毎に異なった値になるデータを、コードデータＣＤＡとして出力する。   The code data generation unit 90 in FIG. 9 outputs the code data CDA to the first sub D / A conversion unit SDAC1, and the switch elements SC1 to SC4 are switch-controlled based on the code data CDA. For example, the code data generation unit 90 converts the data having different values at one or a plurality of A / D conversion timings within the data range of the lower-order bit data of the successive comparison data RDA (input digital data). Output as CDA.

具体的には８ビットのＡ／Ｄ変換の場合には、逐次比較用データＲＤＡの下位の４ビットのデータ範囲内において、コードデータＣＤＡを変化させる。例えば００００〜１１１１のデータ範囲内（或いは００００〜１１１１よりも狭いデータ範囲内）においてコードデータＣＤＡをランダムに変化させて、サブＤ／Ａ変換部ＳＤＡＣ１のスイッチアレイ部５３のスイッチ素子ＳＣ１〜ＳＣ４をスイッチ制御する。このときＤ／Ａ変換部ＤＡＣ２のスイッチアレイ部５２のスイッチ素子ＳＢ１〜ＳＢ４も、逐次比較用データＲＤＡの下位の４ビットのデータによりスイッチ制御される。このように、コードデータＣＤＡを変化させる範囲を、ＤＡＣ２のスイッチ素子ＳＢ１〜ＳＢ４をスイッチ制御する逐次比較用データＲＤＡのデータ範囲内に設定することで、ミッシングコードの発生を効果的に防止できる。   Specifically, in the case of 8-bit A / D conversion, the code data CDA is changed within the lower 4-bit data range of the successive approximation data RDA. For example, the code data CDA is randomly changed within the data range of 0000 to 1111 (or within the data range narrower than 0000 to 1111), and the switch elements SC1 to SC4 of the switch array unit 53 of the sub D / A conversion unit SDAC1 are changed. Switch control. At this time, the switch elements SB1 to SB4 of the switch array unit 52 of the D / A conversion unit DAC2 are also switch-controlled by the lower 4 bits of the successive approximation data RDA. In this way, by setting the range in which the code data CDA is changed within the data range of the successive approximation data RDA that controls the switch elements SB1 to SB4 of the DAC 2, the occurrence of missing codes can be effectively prevented.

なお、Ｄ／Ａ変換回路ＤＡＣの最小分解能（ＬＳＢに相当する電圧、量子化電圧）をＲＳ１とし、サブＤ／Ａ変換部ＳＤＡＣ１の最小分解能をＲＳ２としたとする。この場合に図１１ではＲＳ２＝ＲＳ１になっている。具体的には例えば直列キャパシターＣＳ１とＣＳ２の容量値は同一（ほぼ同一）になっており、ＤＡＣのＬＳＢに相当するキャパシターＣＢ１の容量値と、ＳＤＡＣ１のＬＳＢに相当するキャパシターＣＣ１の容量値も同一（ほぼ同一）になっている。即ちサブＤ／Ａ変換部ＳＤＡＣ１は、Ｄ／Ａ変換回路ＤＡＣの最小分解能ＲＳ１（ＬＳＢ）未満のノイズ電圧ではなく、ノイズ電圧よりも大きなコード電圧を出力している。このようにすることで図１０（Ｂ）に示すようなコードシフトを実現できる。なおＲＳ２＝ＲＳ１には限定されず、ＲＳ２≧ＲＳ１であってもよい。   It is assumed that the minimum resolution (voltage equivalent to LSB, quantization voltage) of the D / A conversion circuit DAC is RS1, and the minimum resolution of the sub D / A conversion unit SDAC1 is RS2. In this case, RS2 = RS1 in FIG. Specifically, for example, the capacitance values of the series capacitors CS1 and CS2 are the same (almost the same), and the capacitance value of the capacitor CB1 corresponding to the LSB of the DAC and the capacitance value of the capacitor CC1 corresponding to the LSB of the SDAC1 are also the same. (Almost the same). That is, the sub D / A conversion unit SDAC1 outputs a code voltage larger than the noise voltage, not a noise voltage less than the minimum resolution RS1 (LSB) of the D / A conversion circuit DAC. In this way, a code shift as shown in FIG. 10B can be realized. In addition, it is not limited to RS2 = RS1, RS2> = RS1 may be sufficient.

図１２（Ａ）〜図１３（Ｂ）は本実施形態のＤＥＭ手法及びコードシフト手法の効果を説明するシミュレーション結果である。図１２（Ａ）はＤＥＭ及びコードシフトを共にオフ、図１２（Ｂ）はＤＥＭをオン、コードシフトをオフ、図１３（Ａ）はＤＥＭをオフ、コードシフトをオン、図１３（Ｂ）はＤＥＭ及びコードシフトを共にオンにした場合のシミュレーション結果である。   FIGS. 12A to 13B show simulation results for explaining the effects of the DEM method and the code shift method of the present embodiment. FIG. 12A shows both DEM and code shift off, FIG. 12B shows DEM on, code shift off, FIG. 13A shows DEM off, code shift on, and FIG. It is a simulation result when both DEM and code shift are turned on.

図１２（Ｂ）のＦＦＴの結果に示すように、ＤＥＭをオンにすることで、高調波成分を大幅に低減できる。一方、コードシフトは高調波成分の低減にはあまり効果がない。また図１３（Ａ）のＤＮＬ、ＩＮＬの結果に示すように、コードシフトをオンにすることで、ＤＮＬ特性などの静特性を改善できる。即ちＤＥＭはＡＣ特性に対して改善効果が得られ、コードシフトはＤＮＬ等の静特性に対して改善効果が得られる。従って、図１３（Ｂ）に示すようＤＥＭ及びコードシフトの両方をオンにすることで、ＡＣ特性及び静特性の両方を改善することが可能になる。   As shown in the FFT result in FIG. 12B, the harmonic components can be significantly reduced by turning on the DEM. On the other hand, code shift is not very effective in reducing harmonic components. Further, as shown in the results of DNL and INL in FIG. 13A, static characteristics such as DNL characteristics can be improved by turning on code shift. That is, DEM can improve the AC characteristics, and code shift can improve the static characteristics such as DNL. Therefore, by turning on both the DEM and the code shift as shown in FIG. 13B, it is possible to improve both the AC characteristic and the static characteristic.

４．全差動型
図１４に本実施形態の全差動型のＤ／Ａ変換回路及びこれを含むＡ／Ｄ変換回路の構成例を示す。図１４の構成例は、比較回路１０と、比較回路１０の非反転入力端子に接続されるメインのＤ／Ａ変換部ＤＡＣ１Ｐ、ＤＡＣ２Ｐと、反転入力端子に接続されるメインのＤ／Ａ変換部ＤＡＣ１Ｎ、ＤＡＣ２Ｎを含む。また、比較回路１０の非反転入力端子に接続されるコードシフト用のサブＤ／Ａ変換部ＳＤＡＣ１Ｐと、反転入力端子に接続されるコードシフト用のサブＤ／Ａ変換部ＳＤＡＣ１Ｎを含む。 4). Fully Differential Type FIG. 14 shows a configuration example of a fully differential type D / A conversion circuit of this embodiment and an A / D conversion circuit including the same. The configuration example of FIG. 14 includes a comparison circuit 10, main D / A conversion units DAC1P and DAC2P connected to the non-inverting input terminal of the comparison circuit 10, and a main D / A conversion unit connected to the inverting input terminal. DAC1N and DAC2N are included. Further, it includes a code shift sub D / A converter SDAC1P connected to the non-inverting input terminal of the comparison circuit 10 and a code shift sub D / A converter SDAC1N connected to the inverting input terminal.

非反転側（正側）のメインのＤＡＣ１Ｐ、ＤＡＣ２Ｐ及び反転側（負側）のメインのＤＡＣ１Ｎ、ＤＡＣ２Ｎの構成は、図１１のメインのＤＡＣ１、ＤＡＣ２と同様に、キャパシターアレイ部とスイッチアレイ部を含む。そしてＤＡＣ１Ｐ、ＤＡＣ２Ｐには、差動信号を構成する非反転側（正側）の入力信号ＰＩＮが入力され、ＤＡＣ１Ｎ、ＤＡＣ２Ｎには、差動信号を構成する反転側（負側）の入力信号ＮＩＮが入力される。   The non-inverted side (positive side) main DAC1P, DAC2P and the inverted side (negative side) main DAC1N, DAC2N are configured in the same manner as the main DAC1, DAC2 in FIG. Including. The non-inverted (positive) input signal PIN constituting the differential signal is input to the DAC1P and DAC2P, and the inverted (negative) input signal NIN constituting the differential signal is input to the DAC1N and DAC2N. Is entered.

そしてサンプリング期間では、ＤＡＣ１ＰのノードＮＣＰは、スイッチ素子ＳＳ１Ｐによりコモン電圧（中間電圧）ＶＣＭに設定される。またＤＡＣ１ＮのノードＮＣＮは、スイッチ素子ＳＳ１Ｎによりコモン電圧ＶＣＭに設定される。   In the sampling period, the node NCP of the DAC 1P is set to the common voltage (intermediate voltage) VCM by the switch element SS1P. The node NCN of the DAC 1N is set to the common voltage VCM by the switch element SS1N.

またサンプリング期間では、ＤＡＣ１Ｐのスイッチ素子ＳＡ１Ｐ〜ＳＡ６Ｐ、ＤＡＣ２Ｐのスイッチ素子ＳＢ１Ｐ〜ＳＢ４Ｐの一端は、差動信号の非反転側の信号ＰＩＮに接続される。またＤＡＣ１Ｎのスイッチ素子ＳＡ１Ｎ〜ＳＡ６Ｎ、ＤＡＣ２Ｎのスイッチ素子ＳＢ１Ｎ〜ＳＢ４Ｎの一端は、差動信号の反転側の信号ＮＩＮに接続される。   In the sampling period, one ends of the switch elements SA1P to SA6P of the DAC 1P and the switch elements SB1P to SB4P of the DAC 2P are connected to the signal PIN on the non-inversion side of the differential signal. One end of each of the switch elements SA1N to SA6N of the DAC 1N and the switch elements SB1N to SB4N of the DAC 2N is connected to the signal NIN on the inversion side of the differential signal.

一方、逐次比較期間では、ＤＡＣ１Ｐのスイッチ素子ＳＡ１Ｐ〜ＳＡ６Ｐ、ＤＡＣ２Ｐのスイッチ素子ＳＢ１Ｐ〜ＳＢ４Ｐの一端は、逐次比較用データの対応するビットが「１」である場合にはＶＲＥＦに接続され、「０」である場合にはＧＮＤに接続される。   On the other hand, in the successive approximation period, one end of each of the switch elements SA1P to SA6P of the DAC 1P and the switch elements SB1P to SB4P of the DAC 2P is connected to VREF when the corresponding bit of the successive approximation data is “1”. Is connected to GND.

これに対して、ＤＡＣ１Ｎのスイッチ素子ＳＡ１Ｎ〜ＳＡ６Ｎ、ＤＡＣ２Ｎのスイッチ素子ＳＢ１Ｎ〜ＳＢ４Ｎの一端は、逐次比較用データの対応するビットが「１」である場合にはＧＮＤに接続され、「０」である場合にはＶＲＥＦに接続される。   On the other hand, one end of each of the switch elements SA1N to SA6N of the DAC 1N and the switch elements SB1N to SB4N of the DAC 2N is connected to the GND when the corresponding bit of the successive approximation data is “1”, and is “0”. In some cases it is connected to VREF.

非反転側のコードシフト用のサブＤ／Ａ変換部ＳＤＡＣ１Ｐ及び反転側のコードシフト用のサブＤ／Ａ変換部ＳＤＡＣ１Ｎは、図１１のコードシフト用のＳＤＡＣ１と同様に、キャパシターアレイ部とスイッチアレイ部を含む。   The non-inverted code shift sub-D / A converter SDAC1P and the inverted code shift sub-D / A converter SDAC1N are similar to the code shift SDAC1 of FIG. Part.

そしてサンプリング期間では、ＳＤＡＣ１Ｐのスイッチ素子ＳＣ１Ｐ〜ＳＣ４Ｐ及びＳＤＡＣ１Ｎのスイッチ素子ＳＣ１Ｎ〜ＳＣ４Ｎの一端はＶＣＭに接続される。   In the sampling period, one ends of the switch elements SC1P to SC4P of the SDAC1P and the switch elements SC1N to SC4N of the SDAC1N are connected to the VCM.

一方、逐次比較期間では、ＳＤＡＣ１Ｐのスイッチ素子ＳＣ１Ｐ〜ＳＣ４Ｐの一端は、コードデータの対応するビットが「１」である場合にはＶＲＥＦに接続され、「０」である場合にはＧＮＤに接続される。これに対して、ＳＤＡＣ１Ｎのスイッチ素子ＳＣ１Ｎ〜ＳＣ４Ｎの一端は、コードデータの対応するビットが「１」である場合にはＧＮＤに接続され、「０」である場合にはＶＲＥＦに接続される。   On the other hand, in the successive approximation period, one end of the switch elements SC1P to SC4P of the SDAC1P is connected to VREF when the corresponding bit of the code data is “1”, and is connected to GND when the bit is “0”. The On the other hand, one end of the switch elements SC1N to SC4N of the SDAC 1N is connected to GND when the corresponding bit of the code data is “1”, and is connected to VREF when the bit is “0”.

以上の図１４の全差動型の構成では、キャパシターアレイ部として、非反転側の出力ノード（ＮＣＰ）に一端が接続される複数のキャパシターを有する非反転側キャパシターアレイ部（ＣＡ１Ｐ〜ＣＡ６Ｐ等）が設けられる。また反転側の出力ノード（ＮＣＮ）に一端が接続される複数のキャパシターを有する反転側キャパシターアレイ部（ＣＡ１Ｎ〜ＣＡ６Ｎ等）が設けられる。またスイッチアレイ部として、非反転側キャパシターアレイ部の複数のキャパシターの他端に接続され入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有する非反転側スイッチアレイ部（ＳＡ１Ｐ〜ＳＡ６Ｐ等）が設けられる。また反転側キャパシターアレイ部の複数のキャパシターの他端に接続され入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有する反転側スイッチアレイ部（ＳＡ１Ｎ〜ＳＡ６Ｎ等）が設けられる。   In the fully differential configuration of FIG. 14 described above, a non-inversion side capacitor array unit (CA1P to CA6P, etc.) having a plurality of capacitors whose one ends are connected to the non-inversion side output node (NCP) as the capacitor array unit. Is provided. Further, an inversion side capacitor array unit (CA1N to CA6N, etc.) having a plurality of capacitors whose one ends are connected to the inversion side output node (NCN) is provided. Further, as the switch array unit, a non-inversion side switch array unit (SA1P to SA6P, etc.) having a plurality of switch elements connected to the other ends of the plurality of capacitors of the non-inversion side capacitor array unit and controlled in accordance with input digital data. Is provided. Further, an inversion side switch array unit (SA1N to SA6N, etc.) having a plurality of switch elements connected to the other ends of the plurality of capacitors of the inversion side capacitor array unit and controlled in accordance with input digital data is provided.

そしてこのような全差動型の構成においても、制御回路２０は、入力デジタルデータの各ビットに対する第１型キャパシターと第２型キャパシターの割り当てを動的に変化させるスイッチ制御を、非反転側スイッチアレイ部（ＳＡ１Ｐ〜ＳＡ６Ｐ等）及び反転側スイッチアレイ部（ＳＡ１Ｎ〜ＳＡ６Ｎ等）に対して行うことになる。   Even in such a fully differential configuration, the control circuit 20 performs the switch control for dynamically changing the allocation of the first-type capacitor and the second-type capacitor for each bit of the input digital data. This is performed for the array unit (SA1P to SA6P, etc.) and the reverse side switch array unit (SA1N to SA6N, etc.).

更に具体的には全差動型の構成では、制御回路２０は、非反転側スイッチアレイ部に対しては、入力デジタルデータの各ビットに対する第１型キャパシターと第２型キャパシターの割り当てが、第１の割り当てパターンになるスイッチ制御を行う。また制御回路２０は、反転側スイッチアレイ部に対しては、入力デジタルデータの各ビットに対する第１型キャパシターと第２型キャパシターの割り当てが、第１の割り当てパターンとは異なる第２の割り当てパターンになるスイッチ制御を行う。   More specifically, in the fully differential configuration, the control circuit 20 assigns the first type capacitor and the second type capacitor to each bit of the input digital data for the non-inverted switch array unit. Switch control is performed in accordance with an allocation pattern of 1. Further, the control circuit 20 assigns, to the inverting-side switch array unit, a second assignment pattern in which the assignment of the first type capacitor and the second type capacitor to each bit of the input digital data is different from the first assignment pattern. Switch control.

例えば図１５に全差動型の場合の制御回路２０の構成例を示す。図１５では、非反転側の第１、第２の割り当て決定回路２１Ｐ、２２Ｐ、第１、第２のカウンター２３Ｐ、２４Ｐ、第１、第２の素数カウンター２５Ｐ、２６Ｐが設けられる。   For example, FIG. 15 shows a configuration example of the control circuit 20 in the case of the fully differential type. In FIG. 15, first and second allocation determining circuits 21P and 22P on the non-inversion side, first and second counters 23P and 24P, and first and second prime counters 25P and 26P are provided.

そして第１、第２の素数カウンター２５Ｐ、２６Ｐは、第１、第２のカウンター２３Ｐ、２４Ｐに対して非反転側用の更新信号ＳＩＸＰ、ＳＩＹＰを出力する、また第１、第２のカウンター２３Ｐ、２４Ｐは、第１、第２の割り当て決定回路２１Ｐ、２２Ｐに対して、非反転側用のカウント値ＣＴＸＰ、ＣＴＹＰを出力する。そして第１、第２の割り当て決定回路２１Ｐ、２２Ｐは、上位ビット側のＤ／Ａ変換部ＤＡＣ１Ｐに対して、非反転側用の割り当て信号ＤＸ１Ｐ〜ＤＸ１５Ｐ、ＤＹ１Ｐ〜ＤＹ１６Ｐを出力する。   The first and second prime counters 25P and 26P output the non-inversion side update signals SIXP and SIYP to the first and second counters 23P and 24P, and the first and second counters 23P. , 24P output count values CTXP, CTYP for the non-inversion side to the first and second allocation determination circuits 21P, 22P. The first and second assignment determining circuits 21P and 22P output non-inverted assignment signals DX1P to DX15P and DY1P to DY16P to the higher-order bit D / A converter DAC1P.

また図１５では、反転側の第１、第２の割り当て決定回路２１Ｎ、２２Ｎ、第１、第２のカウンター２３Ｎ、２４Ｎ、第１、第２の素数カウンター２５Ｎ、２６Ｎが設けられる。   In FIG. 15, first and second assignment determination circuits 21N and 22N on the inversion side, first and second counters 23N and 24N, and first and second prime number counters 25N and 26N are provided.

そして第１、第２の素数カウンター２５Ｎ、２６Ｎは、第１、第２のカウンター２３Ｎ、２４Ｎに対して反転側用の更新信号ＳＩＸＮ、ＳＩＹＮを出力する、また第１、第２のカウンター２３Ｎ、２４Ｎは、第１、第２の割り当て決定回路２１Ｎ、２２Ｎに対して、反転側用のカウント値ＣＴＸＮ、ＣＴＹＮを出力する。そして第１、第２の割り当て決定回路２１Ｎ、２２Ｎは、上位ビット側のＤ／Ａ変換部ＤＡＣ１Ｎに対して、反転側用の割り当て信号ＤＸ１Ｎ〜ＤＸ１５Ｎ、ＤＹ１Ｎ〜ＤＹ１６Ｎを出力する。   The first and second prime counters 25N and 26N output the inversion-side update signals SIXN and SIYN to the first and second counters 23N and 24N, respectively, and the first and second counters 23N, 24N outputs counter values CTXN and CTYN for the inversion side to the first and second allocation determination circuits 21N and 22N. The first and second assignment determining circuits 21N and 22N output inverted assignment signals DX1N to DX15N and DY1N to DY16N to the higher-order bit D / A converter DAC1N.

このように非反転側と反転側において、独立に、割り当て決定回路、カウンター、素数カウンターを設けることで、非反転側と反転側において、独立に、ＤＥＭのスイッチ制御を行うことが可能になる。これにより、非反転側においては、入力デジタルデータの各ビットに対する第１型キャパシターと第２型キャパシターの割り当てが、第１の割り当てパターンになるスイッチ制御を行う一方で、反転側においては、第１の割り当てパターンとは異なる第２の割り当てパターンになるスイッチ制御を行うことが可能になる。   As described above, by providing the allocation determination circuit, the counter, and the prime counter independently on the non-inversion side and the inversion side, it becomes possible to independently perform DEM switch control on the non-inversion side and the inversion side. Thereby, on the non-inversion side, the first type capacitor and the second type capacitor are assigned to the respective bits of the input digital data so that the first assignment pattern is switched. It is possible to perform switch control that results in a second allocation pattern different from the allocation pattern.

例えば非反転側では、図６（Ａ）、図６（Ｂ）に示すような第１の割り当てパターンでのＤＥＭのスイッチ制御を行うようにする。一方、反転側では、図６（Ａ）、図６（Ｂ）とは異なる第２の割り当てパターンでのＤＥＭのスイッチ制御を行うようにする。これは例えば図１５において、非反転側の第１、第２の素数カウンター２５Ｐ、２６Ｐの総カウント数と、反転側の第１、第２の素数カウンター２５Ｎ、２６Ｎの総カウント数を異ならせることで実現できる。或いは、非反転側の第１、第２のカウンター２３Ｐ、２４Ｐの総カウント数と、反転側の第１、第２のカウンター２３Ｎ、２４Ｎの総カウント数を異ならせることで実現してもよい。   For example, on the non-inversion side, DEM switch control is performed with the first allocation pattern as shown in FIGS. 6 (A) and 6 (B). On the other hand, on the inversion side, DEM switch control is performed with a second allocation pattern different from those in FIGS. 6 (A) and 6 (B). For example, in FIG. 15, the total count number of the first and second prime counters 25P and 26P on the non-inversion side is different from the total count number of the first and second prime counters 25N and 26N on the inversion side. Can be realized. Alternatively, it may be realized by making the total count number of the first and second counters 23P and 24P on the non-inversion side different from the total count number of the first and second counters 23N and 24N on the inversion side.

このようにすることで、非反転側と反転側とで割り当てパターンが異なるようになるため、ランダム性が高まり、ＤＥＭの効果の更なる向上を図ることが可能になる。   By doing in this way, since the allocation pattern is different between the non-inversion side and the inversion side, the randomness is increased, and the effect of the DEM can be further improved.

５．電子機器
図１６に本実施形態のＡ／Ｄ変換回路（Ｄ／Ａ変換回路）を含む電子機器の構成例を示す。この電子機器は、センサー５１０、検出回路５２０、Ａ／Ｄ変換回路５３０（Ｄ／Ａ変換回路）、処理部５４０を含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば検出回路５２０、Ａ／Ｄ変換回路５３０、処理部５４０は集積回路装置により実現できる。 5. Electronic Device FIG. 16 shows a configuration example of an electronic device including an A / D conversion circuit (D / A conversion circuit) of this embodiment. This electronic device includes a sensor 510, a detection circuit 520, an A / D conversion circuit 530 (D / A conversion circuit), and a processing unit 540. Various modifications may be made such as omitting some of these components or adding other components. For example, the detection circuit 520, the A / D conversion circuit 530, and the processing unit 540 can be realized by an integrated circuit device.

図１６の電子機器としては、例えば生体計測機器（脈拍計、歩数計等）、携帯型情報端末、映像機器（デジタルカメラ、ビデオカメラ）、時計などの種々の機器を想定できる。   As the electronic device in FIG. 16, for example, various devices such as a biological measurement device (pulse meter, pedometer, etc.), a portable information terminal, a video device (digital camera, video camera), and a clock can be assumed.

センサー５１０は、ジャイロセンサー、加速度センサー、フォトセンサー、圧力センサー等であって、電子機器の用途に応じた様々なセンサーが用いられる。検出回路５２０はセンサー５１０から出力されるセンサー信号を増幅して、所望信号を抽出する。またＡ／Ｄ変換回路５３０は検出回路５２０からの検出信号（所望信号）をデジタルデータに変換して、処理部５４０へ出力する。   The sensor 510 is a gyro sensor, an acceleration sensor, a photo sensor, a pressure sensor, or the like, and various sensors are used according to the application of the electronic device. The detection circuit 520 amplifies the sensor signal output from the sensor 510 and extracts a desired signal. The A / D conversion circuit 530 converts the detection signal (desired signal) from the detection circuit 520 into digital data and outputs the digital data to the processing unit 540.

処理部５４０は、Ａ／Ｄ変換回路５３０からのデジタルデータに対して必要なデジタル信号処理を実行する。また処理部５４０は、検出回路５２０のゲイン制御等を行ってもよい。ここで処理部５４０で行われるデジタル信号処理としては、センサー信号から適正な所望信号を抽出するための高速フーリエ変換等の種々の処理を想定できる。   The processing unit 540 performs necessary digital signal processing on the digital data from the A / D conversion circuit 530. The processing unit 540 may perform gain control of the detection circuit 520 and the like. Here, as the digital signal processing performed by the processing unit 540, various processes such as fast Fourier transform for extracting an appropriate desired signal from the sensor signal can be assumed.

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。またＤ／Ａ変換回路、Ａ／Ｄ変換回路、電子機器の構成・動作や、Ｄ／Ａ変換手法、Ａ／Ｄ変換手法、ＤＥＭ手法、コードシフト手法等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。例えば本実施形態では、メインのＤＡＣが２段構成である場合の例を示したが、３段以上の構成であってもよい。   Although the present embodiment has been described in detail as described above, it will be easily understood by those skilled in the art that many modifications can be made without departing from the novel matters and effects of the present invention. Accordingly, all such modifications are intended to be included in the scope of the present invention. For example, a term described at least once together with a different term having a broader meaning or the same meaning in the specification or the drawings can be replaced with the different term in any part of the specification or the drawings. All combinations of the present embodiment and the modified examples are also included in the scope of the present invention. The configuration / operation of the D / A conversion circuit, A / D conversion circuit, and electronic device, the D / A conversion method, the A / D conversion method, the DEM method, the code shift method, and the like are also described in this embodiment. Without being limited, various modifications can be made. For example, in the present embodiment, an example in which the main DAC has a two-stage configuration is shown, but a configuration having three or more stages may be used.

ＤＡＣ Ｄ／Ａ変換回路、ＳＡＲ 逐次比較レジスター、
ＣＡ１〜ＣＡ６、ＣＢ１〜ＣＢ４、ＣＣ１〜ＣＣ４ キャパシター、
ＳＡ１〜ＳＡ６、ＳＢ１〜ＳＢ４、ＳＣ１〜ＳＣ４、ＳＳ１ スイッチ素子、
ＣＳ１ 第１の直列キャパシター、ＣＳ２ 第２の直列キャパシター、
ＤＡＣ１ 第１のＤ／Ａ変換部、ＤＡＣ２ 第２のＤ／Ａ変換部、
ＳＤＡＣ１ 第１のサブＤ／Ａ変換部、
１Ｃ、１Ｃ１〜１Ｃ１５ 第１型キャパシター、
３Ｃ、３Ｃ１〜３Ｃ１６ 第２型キャパシター、
ＳＷＸ１〜ＳＷＸ１５、ＳＷＹ１〜ＳＷＹ１６ スイッチ素子、
１０ 比較回路、２０ 制御回路、３０ Ｓ／Ｈ回路、
２１ 第１の割り当て決定回路、２２ 第２の割り当て決定回路、
２３ 第１のカウンター、２４ 第２のカウンター、
２５ 第１の素数カウンター、２６ 第２の素数カウンター、
４０ キャパシターアレイ部、４１ 第１のキャパシターアレイ部、
４２ 第２のキャパシターアレイ部、４３ 第１のサブＤ／Ａ用キャパシターアレイ部、
５０ スイッチアレイ部、５１ 第１のスイッチアレイ部、
５２ 第２のスイッチアレイ部、５３ 第１のサブＤ／Ａ用スイッチアレイ部、
８０ 補正部、８４ 情報レジスター、９０ コードデータ生成部、
５１０ センサー、５２０ 検出回路、５３０ Ａ／Ｄ変換回路、５４０ 処理部 DAC D / A conversion circuit, SAR successive approximation register,
CA1-CA6, CB1-CB4, CC1-CC4 capacitors,
SA1 to SA6, SB1 to SB4, SC1 to SC4, SS1 switch element,
CS1 first series capacitor, CS2 second series capacitor,
DAC1 first D / A converter, DAC2 second D / A converter,
SDAC1 first sub D / A converter,
1C, 1C1-1C15 first type capacitor,
3C, 3C1-3C16 second type capacitor,
SWX1 to SWX15, SWY1 to SWY16 switch elements,
10 comparison circuit, 20 control circuit, 30 S / H circuit,
21 a first allocation determining circuit, 22 a second allocation determining circuit,
23 First counter, 24 Second counter,
25 first prime number counter, 26 second prime number counter,
40 capacitor array section, 41 first capacitor array section,
42 2nd capacitor array part, 43 1st capacitor array part for 1st D / A,
50 switch array section, 51 first switch array section,
52 second switch array section, 53 first sub D / A switch array section,
80 correction unit, 84 information register, 90 code data generation unit,
510 sensor, 520 detection circuit, 530 A / D conversion circuit, 540 processing unit

Claims (12)

出力ノードに一端が接続される複数のキャパシターを有するキャパシターアレイ部と、
前記キャパシターアレイ部の前記複数のキャパシターの他端に接続され入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有するスイッチアレイ部と、
前記スイッチアレイ部のスイッチ制御を行う制御回路と、
を含み、
前記キャパシターアレイ部には、
前記複数のキャパシターとして、第１型キャパシターと、前記第１型キャパシターとは容量値が異なる第２型キャパシターとが設けられ、
前記制御回路は、
前記入力デジタルデータの各ビットに対する前記第１型キャパシターと前記第２型キャパシターの割り当てを動的に変化させるスイッチ制御を、前記スイッチアレイ部に対して行い、
前記制御回路は、
第１のカウンターと、
第２のカウンターと、
前記第１のカウンターからの第１のカウント値に基づいて、前記入力デジタルデータの各ビットに対する前記第１型キャパシターの割り当てを決定する第１の割り当て決定回路と、
前記第２のカウンターからの第２のカウント値に基づいて、前記入力デジタルデータの各ビットに対する前記第２型キャパシターの割り当てを決定する第２の割り当て決定回路を含み、
前記第１のカウンターの総カウント数を第１の総カウント数とし、前記第２のカウンターの総カウント数を第２の総カウント数とした場合に、
前記第１のカウンターと前記第２のカウンターは、
前記第１の総カウント数と前記第２の総カウント数が異なるカウンターであることを特徴とするＤ／Ａ変換回路。 A capacitor array unit having a plurality of capacitors, one end of which is connected to the output node;
A switch array unit having a plurality of switch elements connected to the other ends of the plurality of capacitors of the capacitor array unit and controlled in accordance with input digital data;
A control circuit for performing switch control of the switch array unit;
Including
In the capacitor array part,
As the plurality of capacitors, a first type capacitor and a second type capacitor having a capacitance value different from that of the first type capacitor are provided,
The control circuit includes:
Switch control for dynamically changing the allocation of the second type capacitor and the first type capacitor for each bit of the input digital data, have rows with respect to the switch array unit,
The control circuit includes:
The first counter,
A second counter,
A first assignment determination circuit for determining an assignment of the first type capacitor to each bit of the input digital data based on a first count value from the first counter;
A second assignment determination circuit for determining an assignment of the second type capacitor to each bit of the input digital data based on a second count value from the second counter;
When the total count number of the first counter is the first total count number and the total count number of the second counter is the second total count number,
The first counter and the second counter are:
A D / A conversion circuit, wherein the first total count number and the second total count number are different counters . 請求項１において、In claim 1,
前記入力デジタルデータの下位ビットには、前記第１型キャパシターが割り当てられる一方で前記第２型キャパシターは割り当てられず、前記入力デジタルデータの上位ビットには、前記第１型キャパシター及び前記第２型キャパシターの両方が割り当てられることを特徴とするＤ／Ａ変換回路。  The first type capacitor is assigned to the lower bits of the input digital data while the second type capacitor is not assigned, and the upper bits of the input digital data are assigned to the first type capacitor and the second type. A D / A conversion circuit characterized in that both capacitors are assigned. 請求項１又は２において、
前記第１のカウンターと前記第２のカウンターは、
前記第１の総カウント数と前記第２の総カウント数の最大公約数が１となるカウンターであることを特徴とするＤ／Ａ変換回路。 In claim 1 or 2 ,
The first counter and the second counter are:
A D / A conversion circuit, wherein the D / A conversion circuit is a counter in which a greatest common divisor of the first total count number and the second total count number is 1. 請求項１乃至３のいずれか一項において、
前記第１のカウンターは、Ｉカウントごとにカウント更新状態が変更され、
前記第２のカウンターは、前記Ｉと異なる整数をＪとした場合に、Ｊカウントごとにカウント更新状態が変更されることを特徴とするＤ／Ａ変換回路。 In any one of Claims 1 thru | or 3 ,
In the first counter, the count update state is changed every I count,
The D / A conversion circuit according to claim 2, wherein the second counter changes a count update state every J count when an integer different from I is J. 請求項４において、
前記第１のカウンターは、前記Ｉカウントごとにカウント値のインクリメント値又はデクリメント値が変更され、
前記第２のカウンターは、前記Ｊカウントごとにカウント値のインクリメント値又はデクリメント値が変更されることを特徴とするＤ／Ａ変換回路。 In claim 4 ,
In the first counter, the increment value or decrement value of the count value is changed for each I count,
The D / A conversion circuit, wherein the second counter changes a count value increment or decrement every J count. 請求項４又は５において、
前記Ｉと前記Ｊとが異なる素数に設定されていることを特徴とするＤ／Ａ変換回路。 In claim 4 or 5 ,
A D / A conversion circuit, wherein I and J are set to different prime numbers. 請求項１乃至６のいずれか一項において、
前記第１型キャパシターは、Ｍ個のユニットキャパシターにより構成されるキャパシターであり、
前記第２型キャパシターは、前記Ｍと異なる整数をＮとした場合に、Ｎ個のユニットキャパシターにより構成されるキャパシターであることを特徴とするＤ／Ａ変換回路。 In any one of Claims 1 thru | or 6 ,
The first type capacitor is a capacitor composed of M unit capacitors,
The D / A converter circuit, wherein the second type capacitor is a capacitor composed of N unit capacitors, where N is an integer different from M. 請求項１乃至７のいずれか一項において、
前記キャパシターアレイ部として、
非反転側の前記出力ノードに一端が接続される複数のキャパシターを有する非反転側キャパシターアレイ部と、
反転側の前記出力ノードに一端が接続される複数のキャパシターを有する反転側キャパシターアレイ部とが設けられ、
前記スイッチアレイ部として、
前記非反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有する非反転側スイッチアレイ部と、
前記反転側キャパシターアレイ部の前記複数のキャパシターの他端に接続され前記入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有する反転側スイッチアレイ部とが設けられ、
前記制御回路は、
前記入力デジタルデータの各ビットに対する前記第１型キャパシターと前記第２型キャパシターの割り当てを動的に変化させるスイッチ制御を、前記非反転側スイッチアレイ部及び前記反転側スイッチアレイ部に対して行うことを特徴とするＤ／Ａ変換回路。 In any one of Claims 1 thru | or 7 ,
As the capacitor array part,
A non-inverting capacitor array unit having a plurality of capacitors, one end of which is connected to the output node on the non-inverting side;
An inversion-side capacitor array unit having a plurality of capacitors, one end of which is connected to the output node on the inversion side;
As the switch array section,
A non-inversion side switch array unit having a plurality of switch elements connected to the other ends of the plurality of capacitors of the non-inversion side capacitor array unit and controlled in accordance with the input digital data;
An inversion side switch array unit having a plurality of switch elements connected to the other ends of the plurality of capacitors of the inversion side capacitor array unit and switch-controlled according to the input digital data;
The control circuit includes:
Switch control for dynamically changing the assignment of the first type capacitor and the second type capacitor to each bit of the input digital data is performed on the non-inversion side switch array unit and the inversion side switch array unit. A D / A conversion circuit characterized by the above. 請求項８において、
前記制御回路は、
前記非反転側スイッチアレイ部に対しては、前記入力デジタルデータの各ビットに対する前記第１型キャパシターと前記第２型キャパシターの割り当てが、第１の割り当てパターンになるスイッチ制御を行い、
前記反転側スイッチアレイ部に対しては、前記入力デジタルデータの各ビットに対する前記第１型キャパシターと前記第２型キャパシターの割り当てが、前記第１の割り当てパターンとは異なる第２の割り当てパターンになるスイッチ制御を行うことを特徴とするＤ／Ａ変換回路。 In claim 8 ,
The control circuit includes:
For the non-inversion-side switch array unit, switch control is performed in which the allocation of the first type capacitor and the second type capacitor to each bit of the input digital data becomes a first allocation pattern,
For the inverting-side switch array unit, the allocation of the first type capacitor and the second type capacitor to each bit of the input digital data becomes a second allocation pattern different from the first allocation pattern. A D / A conversion circuit characterized by performing switch control. 請求項１乃至９のいずれか一項に記載のＤ／Ａ変換回路と、
前記Ｄ／Ａ変換回路の前記出力ノードの信号と、入力信号のサンプリング信号との比較処理を行う比較回路とを含むことを特徴とするＡ／Ｄ変換回路。 A D / A conversion circuit according to any one of claims 1 to 9 ,
An A / D conversion circuit comprising: a comparison circuit that performs a comparison process between a signal at the output node of the D / A conversion circuit and a sampling signal of an input signal. 請求項１乃至９のいずれか一項に記載のＤ／Ａ変換回路を含むことを特徴とする電子機器。 An electronic apparatus comprising the D / A conversion circuit according to any one of claims 1 to 9. 請求項１０に記載のＡ／Ｄ変換回路を含むことを特徴とする電子機器。 An electronic apparatus comprising the A / D conversion circuit according to claim 10 .

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