JP5698651B2 - 半導体記憶装置 - Google Patents
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Description
(実施の形態1)
図1は、本発明の実施の形態1に係る半導体記憶装置の構成を示すブロック図である。図1に示す半導体記憶装置100は、メモリセル1にトンネル磁気抵抗素子を有するMRAMである。半導体記憶装置100は、メモリアレイ10、Rowデコーダ20、ライトドライバ30、リードアンプ40、アレイ制御回路50を含んでいる。
本発明の実施の形態2に係る半導体記憶装置は、実施の形態1に係るメモリセル1のノードSNにインバータを設けた構成である。図14は、本発明の実施の形態2に係る半導体記憶装置のメモリセルの回路構成を示す回路図である。図14に示すメモリセル1は、容量素子Cap0とNmosトランジスタN0の制御電極との間にインバータinv0を設け、ノードSNのSN信号をインバータinv0で反転してNmosトランジスタN0の制御電極に入力する。なお、本発明の実施の形態2に係る半導体記憶装置は、メモリセル1にインバータinv0を設けてある以外、実施の形態1に係る半導体記憶装置100と同じ構成であるため、同じ構成要素に同じ符号を付して詳細な説明を繰返さない。
本発明の実施の形態1に係る半導体記憶装置100は、メモリセル1にNmos容量を用いた容量素子Cap0を含んでいる。しかし、本発明の実施の形態3では、Nmos容量を用いた容量素子Cap0に代えてMOM(Metal Oxide Metal)容量またはMIM(Metal Insulator Metal)容量を用いた容量素子Cap0をメモリセル1に含んだ半導体記憶装置について説明する。
MIM容量を用いた容量素子Cap0は、図17〜図19に示した構成に限定されるものではなく、実施の形態1に係るメモリセル1でNmos容量を用いた容量素子Cap0を形成した位置に設けてもよい。図20は、本発明の実施の形態3の変形例に係る半導体記憶装置のメモリセルのトランジスタ層および配線層のレイアウトを示す平面図である。図21は、図20のD−D面での断面を示す断面図である。
本発明の実施の形態1に係る半導体記憶装置100では、メモリセル1にNmos容量を用いた容量素子Cap0を含んでいる。しかし、本発明の実施の形態4では、Nmos容量を用いた容量素子Cap0に代えてDRAM(Dynamic Random Access Memory)を混載した場合のDRAM容量を用いた容量素子Cap0をメモリセル1に含んだ半導体記憶装置について説明する。
本発明の実施の形態1に係る半導体記憶装置100のメモリセル1は、書込み用ワード線WWLに対して略45度斜めに配置してあるデジット線DLの1軸の配線を用いて、トンネル磁気抵抗素子MTJ0にデータを書込む。しかし、本発明の実施の形態5では、トンネル磁気抵抗素子に対して2軸の配線を用いて、トンネル磁気抵抗素子にデータを書込むメモリセル1を含んだ半導体記憶装置について説明する。
本発明の実施の形態1に係る半導体記憶装置100のメモリセル1は、トンネル磁気抵抗素子MTJ0の抵抗と容量素子Cap0とでローパスフィルタ回路を構成してある。しかし、本発明の実施の形態6では、トンネル磁気抵抗素子MTJ0の抵抗と容量素子Cap0とでハイパスフィルタ回路を構成するメモリセル1を含んだ半導体記憶装置について説明する。
Claims (12)
- 行列状に配置された複数のメモリセルを含むメモリアレイと、
各々が、前記メモリアレイ内の列に属する複数の前記メモリセルが接続される複数の読出し用ワード線および複数の書込み用ワード線と、
各々が、予め定められた電圧にプリチャージされ、前記メモリアレイ内の行に属する複数の前記メモリセルが接続される複数の読出し用ビット線と、
各々が、前記メモリアレイ内の行に属する複数の前記メモリセルが接続される複数の第1書込み用ビット線および複数の第2書込み用ビット線と、
データを読出すときに、予め定められた幅のワンショットパルスを前記読出し用ワード線に出力する第1のドライバと、
各々が、前記読出し用ビット線の電圧に応じて、前記メモリセルに記憶されたデータを読出す読出回路と、
データを書込むときに、予め定められた電圧の書込信号を前記書込み用ワード線に出力する第2のドライバと、
前記第1書込み用ビット線および前記第2書込み用ビット線に書込むデータの値に応じた信号を供給する書込回路とを備え、
前記メモリセルは、
一方の電流電極が前記読出し用ビット線と接続される第1のmosトランジスタと、
前記第1のmosトランジスタの制御電極と前記読出し用ワード線との間に接続されるトンネル磁気抵抗素子と、
前記トンネル磁気抵抗素子に接続され、前記トンネル磁気抵抗素子とRC回路を構成する容量素子とを有する、半導体記憶装置。 - 前記メモリセルは、
前記トンネル磁気抵抗素子の一端に前記読出し用ワード線が接続され、前記トンネル磁気抵抗素子の他端と前記第1のmosトランジスタの制御電極との間に前記容量素子が接続されている、請求項1に記載の半導体記憶装置。 - 前記メモリセルは、
前記トンネル磁気抵抗素子の一端と前記読出し用ワード線との間に前記容量素子が接続され、前記トンネル磁気抵抗素子の他端に前記第1のmosトランジスタの制御電極が接続されている、請求項1に記載の半導体記憶装置。 - 前記メモリセルは、入力端子が前記トンネル磁気抵抗素子の他端に接続され、出力端子が前記第1のmosトランジスタの制御電極に接続されるインバータをさらに有する、請求項2または請求項3に記載の半導体記憶装置。
- 前記メモリセルは、
前記トンネル磁気抵抗素子に対して予め定められた角度で交差し、前記トンネル磁気抵抗素子に対して磁化電流を供給するディジット線と、
制御電極が前記書込み用ワード線と接続され、一方の電流電極が前記第1書込み用ビット線と接続され、他方の電流電極が前記ディジット線の一端と接続される第2のmosトランジスタと、
制御電極が前記書込み用ワード線と接続され、一方の電流電極が前記ディジット線の他端と接続され、他方の電流電極が前記第2書込み用ビット線と接続される第3のmosトランジスタと
をさらに備える、請求項2〜請求項4のいずれか1項に記載の半導体記憶装置。 - 前記メモリセルは、
制御電極が前記書込み用ワード線と接続され、一方の電流電極が前記第1書込み用ビット線と接続される第2のmosトランジスタと、
制御電極が前記書込み用ワード線と接続され、一方の電流電極が前記第2書込み用ビット線と接続される第3のmosトランジスタと、
前記第2のmosトランジスタおよび前記第3のmosトランジスタの他方の電流電極同士を繋ぎ、前記トンネル磁気抵抗素子に対して磁界を発生させるための磁化電流を供給するビット線と
をさらに備え、
前記トンネル磁気抵抗素子は、前記ビット線に対して直交し、前記書込み用ワード線に対して平行となるように配置してある、請求項2〜請求項4のいずれか1項に記載の半導体記憶装置。 - 前記第1のmosトランジスタ〜前記第3のmosトランジスタは、Nmosトランジスタである、請求項5または請求項6に記載の半導体記憶装置。
- 前記第1のmosトランジスタは、Nmosトランジスタで、前記第2のmosトランジスタおよび前記第3のmosトランジスタは、Pmosトランジスタである、請求項5または請求項6に記載の半導体記憶装置。
- 前記容量素子は、金属−絶縁体−金属または金属−酸化物−金属で形成される、請求項1〜請求項8のいずれか1項に記載の半導体記憶装置。
- 前記容量素子は、揮発性メモリを混載する場合に、前記揮発性メモリの容量で形成される、請求項1〜請求項8のいずれか1項に記載の半導体記憶装置。
- 前記読出回路は、前記メモリセルから読出した信号を増幅する増幅器にクロスカップル型の増幅器を用いる、請求項1〜請求項10のいずれか1項に記載の半導体記憶装置。
- 前記トンネル磁気抵抗素子は、複数の抵抗素子を並列に接続してある、請求項1〜請求項11のいずれか1項に記載の半導体記憶装置。
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US7916528B2 (en) * | 2009-03-30 | 2011-03-29 | Seagate Technology Llc | Predictive thermal preconditioning and timing control for non-volatile memory cells |
US7933139B2 (en) * | 2009-05-15 | 2011-04-26 | Macronix International Co., Ltd. | One-transistor, one-resistor, one-capacitor phase change memory |
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