JP5695614B2 - Semiconductor device - Google Patents

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本発明は、半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof.

図７は、従来の半導体装置を示す断面図である。半導体装置１００においては、シリコン基板１０１上に、ＳｉＧｅエピタキシャル層１０２およびシリコンエピタキシャル層１０３が順に積層されている。また、シリコンエピタキシャル層１０３中には、ソース・ドレイン領域１１１およびゲート電極１１２等により構成されたＦＥＴ（電界効果トランジスタ）１１０が形成されている。ＦＥＴ１１０は、周囲に形成されたＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）１０４によって、他の素子と隔離されている。   FIG. 7 is a cross-sectional view showing a conventional semiconductor device. In the semiconductor device 100, a SiGe epitaxial layer 102 and a silicon epitaxial layer 103 are sequentially stacked on a silicon substrate 101. Further, in the silicon epitaxial layer 103, an FET (field effect transistor) 110 composed of a source / drain region 111, a gate electrode 112, and the like is formed. The FET 110 is isolated from other elements by an STI (Shallow Trench Isolation) 104 formed in the periphery.

なお、本発明に関連する先行技術文献としては、特許文献１，２が挙げられる。   In addition, patent document 1, 2 is mentioned as a prior art document relevant to this invention.

特開平１０−２８４７２２号公報Japanese Patent Laid-Open No. 10-284722 米国特許第６１２１１００号明細書US Pat. No. 6,121,100

上述の半導体装置１００においては、ＳｉＧｅエピタキシャル層１０２がシリコンエピタキシャル層１０３に二軸応力を与えており、それによりシリコンエピタキシャル層１０３に格子歪みが生じている。すなわち、半導体装置１００の製造においては、いわゆる歪みシリコンプロセスが用いられている。このプロセスにおいて形成されるウエハは、歪みシリコンウエハと呼ばれる。このような歪みシリコンウエハを用いることにより、ＦＥＴにおけるキャリア移動度の増大を図ることができる。   In the semiconductor device 100 described above, the SiGe epitaxial layer 102 applies biaxial stress to the silicon epitaxial layer 103, thereby causing lattice distortion in the silicon epitaxial layer 103. That is, in manufacturing the semiconductor device 100, a so-called strained silicon process is used. The wafer formed in this process is called a strained silicon wafer. By using such a strained silicon wafer, the carrier mobility in the FET can be increased.

しかしながら、上記構成の半導体装置１００には、シリコンエピタキシャル層１０３に結晶欠陥（転位）が生じ易いという問題がある。図７においては、結晶欠陥が生じている様子を模式的に線Ｌ１で示している。結晶欠陥が生じる一因としては、次のことが考えられる。すなわち、歪みシリコンウエハは、ＳｉＧｅエピタキシャル層１０２とシリコンエピタキシャル層１０３との間の応力を緩和するように湾曲する。すると、その湾曲したウエハを真空チャッキング等する際に無理な力がウエハにかかることとなり、それにより結晶欠陥が生じてしまうのである。かかる結晶欠陥は、リーク電流の増加等、半導体装置の電気的特性の劣化につながってしまう。   However, the semiconductor device 100 having the above configuration has a problem that crystal defects (dislocations) are likely to occur in the silicon epitaxial layer 103. In FIG. 7, the appearance of crystal defects is schematically indicated by line L1. One possible cause of crystal defects is as follows. That is, the strained silicon wafer is curved so as to relieve stress between the SiGe epitaxial layer 102 and the silicon epitaxial layer 103. Then, when the curved wafer is subjected to vacuum chucking or the like, an excessive force is applied to the wafer, thereby causing crystal defects. Such crystal defects lead to deterioration of electrical characteristics of the semiconductor device such as an increase in leakage current.

本発明による半導体装置は、シリコン基板と、上記シリコン基板上に設けられた歪み付与層と、上記歪み付与層上に設けられたシリコン層と、上記シリコン層中に設けられた電界効果トランジスタと、上記電界効果トランジスタの周囲に設けられ、上記シリコン層を貫通して上記歪み付与層まで達する素子分離領域と、を備え、上記歪み付与層は、上記電界効果トランジスタのソース・ドレイン領域と離間しているとともに、上記シリコン層中の上記電界効果トランジスタのチャネル部に格子歪み（Strain）を生じさせることを特徴とする。   A semiconductor device according to the present invention includes a silicon substrate, a strain imparting layer provided on the silicon substrate, a silicon layer provided on the strain imparting layer, a field effect transistor provided in the silicon layer, An element isolation region provided around the field effect transistor and reaching the strain imparting layer through the silicon layer, the strain imparting layer being separated from a source / drain region of the field effect transistor In addition, a strain is generated in the channel portion of the field effect transistor in the silicon layer.

この半導体装置においては、歪み付与層により、シリコン層中のＦＥＴのチャネル部に格子歪みが生じている。これにより、ＦＥＴにおけるキャリア移動度を増大させることができる。このことは、ＦＥＴひいては半導体装置の電気的特性の向上に寄与する。さらに、素子分離領域がシリコン層を貫通して歪み付与層まで達している。このため、この半導体装置の製造の際、シリコンウエハの湾曲は、素子分離領域で区画された領域毎に起こることになる。すなわち、シリコンウエハが全体として大きく湾曲するのを防ぐことができる。これにより、シリコン層における結晶欠陥の発生を抑制することができる。   In this semiconductor device, the strain imparting layer causes lattice distortion in the channel portion of the FET in the silicon layer. Thereby, the carrier mobility in FET can be increased. This contributes to the improvement of the electrical characteristics of the FET and the semiconductor device. Furthermore, the element isolation region penetrates through the silicon layer and reaches the strain imparting layer. For this reason, during the manufacture of this semiconductor device, the curvature of the silicon wafer occurs in each region partitioned by the element isolation region. That is, it is possible to prevent the silicon wafer from being greatly curved as a whole. Thereby, generation | occurrence | production of the crystal defect in a silicon layer can be suppressed.

また、本発明による半導体装置の製造方法は、電界効果トランジスタを備える半導体装置を製造する方法であって、シリコン基板上に、上記電界効果トランジスタが形成される領域を包囲するように素子分離領域を形成する工程と、上記素子分離領域が形成された上記シリコン基板上に歪み付与層をエピタキシャル成長させる工程と、上記歪み付与層上に、シリコン層をエピタキシャル成長させる工程と、上記シリコン層中に、ソース・ドレイン領域が上記歪み付与層と離間するように上記電界効果トランジスタを形成する工程と、を含み、上記歪み付与層は、上記シリコン層中の上記電界効果トランジスタのチャネル部に格子歪みを生じさせるものであることを特徴とする。   A method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device including a field effect transistor, wherein an element isolation region is formed on a silicon substrate so as to surround the region where the field effect transistor is formed. A step of epitaxially growing a strain imparting layer on the silicon substrate on which the element isolation region is formed, a step of epitaxially growing a silicon layer on the strain imparting layer, and a source- Forming the field effect transistor such that a drain region is separated from the strain applying layer, and the strain applying layer causes lattice distortion in a channel portion of the field effect transistor in the silicon layer. It is characterized by being.

この製造方法においては、歪み付与層上にシリコン層を形成している。このため、この方法によって製造される半導体装置においては、歪み付与層により、シリコン層中のＦＥＴのチャネル部に格子歪みが生じる。これにより、ＦＥＴにおけるキャリア移動度を増大させることができる。このことは、ＦＥＴひいては半導体装置の電気的特性の向上に寄与する。さらに、シリコン基板上に素子分離領域を形成した後に、歪み付与層およびシリコン層を形成している。このため、シリコンウエハの湾曲は、素子分離領域で区画された領域毎に起こることになる。すなわち、シリコンウエハが全体として大きく湾曲するのを防ぐことができる。これにより、シリコン層における結晶欠陥の発生を抑制することができる。   In this manufacturing method, a silicon layer is formed on the strain imparting layer. For this reason, in the semiconductor device manufactured by this method, lattice strain occurs in the channel portion of the FET in the silicon layer due to the strain imparting layer. Thereby, the carrier mobility in FET can be increased. This contributes to the improvement of the electrical characteristics of the FET and the semiconductor device. Further, after the element isolation region is formed on the silicon substrate, the strain imparting layer and the silicon layer are formed. For this reason, the curvature of the silicon wafer occurs in each region partitioned by the element isolation region. That is, it is possible to prevent the silicon wafer from being greatly curved as a whole. Thereby, generation | occurrence | production of the crystal defect in a silicon layer can be suppressed.

本発明によれば、電気的特性に優れた半導体装置およびその製造方法が実現される。   According to the present invention, a semiconductor device having excellent electrical characteristics and a manufacturing method thereof are realized.

本発明による半導体装置の第１実施形態を示す断面図である。1 is a cross-sectional view showing a first embodiment of a semiconductor device according to the present invention. （ａ）および（ｂ）は、本発明による半導体装置の製造方法の第１実施形態を示す工程図である。(A) And (b) is process drawing which shows 1st Embodiment of the manufacturing method of the semiconductor device by this invention. （ａ）および（ｂ）は、本発明による半導体装置の製造方法の第１実施形態を示す工程図である。(A) And (b) is process drawing which shows 1st Embodiment of the manufacturing method of the semiconductor device by this invention. 本発明による半導体装置の第２実施形態を示す断面図である。It is sectional drawing which shows 2nd Embodiment of the semiconductor device by this invention. （ａ）〜（ｃ）は、本発明による半導体装置の製造方法の第２実施形態を示す工程図である。(A)-(c) is process drawing which shows 2nd Embodiment of the manufacturing method of the semiconductor device by this invention. （ａ）および（ｂ）は、実施形態の変形例に係る半導体装置を示す断面図である。(A) And (b) is sectional drawing which shows the semiconductor device which concerns on the modification of embodiment. 従来の半導体装置を示す断面図である。It is sectional drawing which shows the conventional semiconductor device. 特許文献１に記載の半導体装置を示す断面図である。10 is a cross-sectional view showing a semiconductor device described in Patent Document 1. FIG. 特許文献２に記載の半導体装置を示す断面図である。10 is a cross-sectional view showing a semiconductor device described in Patent Document 2. FIG. （ａ）〜（ｃ）は、図９の半導体装置の製造方法を示す工程図である。(A)-(c) is process drawing which shows the manufacturing method of the semiconductor device of FIG.

以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。   Hereinafter, preferred embodiments of a semiconductor device and a method for manufacturing the same according to the present invention will be described in detail with reference to the drawings. In the description of the drawings, the same reference numerals are assigned to the same elements, and duplicate descriptions are omitted.

（第１実施形態）
図１は、本発明による半導体装置の第１実施形態を示す断面図である。半導体装置１は、シリコン基板１０、歪み付与層２０、シリコン層３０、ＦＥＴ４０、および素子分離領域５０を備えている。 (First embodiment)
FIG. 1 is a sectional view showing a first embodiment of a semiconductor device according to the present invention. The semiconductor device 1 includes a silicon substrate 10, a strain imparting layer 20, a silicon layer 30, an FET 40, and an element isolation region 50.

シリコン基板１０上には、歪み付与層２０が設けられている。本実施形態において歪み付与層２０は、ＳｉＧｅ層である。歪み付与層２０上には、シリコン層３０が設けられている。これらの歪み付与層２０およびシリコン層３０は、エピタキシャル成長法により形成されたエピタキシャル層である。歪み付与層２０は、シリコン層３０に二軸応力を与えることにより、シリコン層３０中のＦＥＴ４０のチャネル部に格子歪みを生じさせている。この二軸応力は、歪み付与層２０とシリコン層３０との界面に平行である。   A strain imparting layer 20 is provided on the silicon substrate 10. In the present embodiment, the strain imparting layer 20 is a SiGe layer. A silicon layer 30 is provided on the strain imparting layer 20. These strain imparting layer 20 and silicon layer 30 are epitaxial layers formed by an epitaxial growth method. The strain imparting layer 20 applies a biaxial stress to the silicon layer 30 to cause lattice strain in the channel portion of the FET 40 in the silicon layer 30. This biaxial stress is parallel to the interface between the strain imparting layer 20 and the silicon layer 30.

シリコン層３０中には、ＦＥＴ４０が設けられている。ＦＥＴ４０は、ソース・ドレイン領域４２、ＳＤ ｅｘｔｅｎｓｉｏｎ領域（ＬＤＤ（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）領域）４３、ゲート電極４４およびサイドウォール４６を含んでいる。ここで、ソース・ドレイン領域４２と上述の歪み付与層２０とは、互いに離間している。   An FET 40 is provided in the silicon layer 30. The FET 40 includes a source / drain region 42, an SD extension region (LDD (Light Doped Drain) region) 43, a gate electrode 44, and a sidewall 46. Here, the source / drain region 42 and the strain applying layer 20 are separated from each other.

なお、ＦＥＴ４０は、Ｎチャネル型ＦＥＴであってもよいし、Ｐチャネル型ＦＥＴであってもよい。図１においては１つのＦＥＴ（ＦＥＴ４０）のみが図示されているが、半導体装置１には、Ｎチャネル型ＦＥＴおよびＰチャネル型ＦＥＴの双方が設けられていてもよい。その場合、それらのＦＥＴは、後述する素子分離領域５０によって互いに隔離される。   The FET 40 may be an N-channel FET or a P-channel FET. Although only one FET (FET 40) is shown in FIG. 1, the semiconductor device 1 may be provided with both an N-channel FET and a P-channel FET. In that case, these FETs are isolated from each other by an element isolation region 50 described later.

ＦＥＴ４０の周囲には、素子分離領域５０が設けられている。素子分離領域５０は、シリコン層３０を貫通して歪み付与層２０まで達している。特に本実施形態において素子分離領域５０は、シリコン層３０および歪み付与層２０を貫通して、シリコン基板１０の内部まで達している。この素子分離領域５０は、例えばＳＴＩである。図１からもわかるように、素子分離領域５０で囲まれた領域において、歪み付与層２０の厚みは略均一である。   An element isolation region 50 is provided around the FET 40. The element isolation region 50 penetrates through the silicon layer 30 and reaches the strain imparting layer 20. In particular, in the present embodiment, the element isolation region 50 penetrates through the silicon layer 30 and the strain imparting layer 20 and reaches the inside of the silicon substrate 10. This element isolation region 50 is, for example, an STI. As can be seen from FIG. 1, in the region surrounded by the element isolation region 50, the thickness of the strain imparting layer 20 is substantially uniform.

図２および図３を参照しつつ、本発明による半導体装置の製造方法の第１実施形態として、半導体装置１の製造方法の一例を説明する。概括すると、この製造方法は、下記工程（ａ）〜（ｄ）を含むものである。
（ａ）シリコン基板１０上に、ＦＥＴ４０が形成される領域を包囲するように素子分離領域５０を形成する工程
（ｂ）素子分離領域５０が形成されたシリコン基板１０上に歪み付与層２０をエピタキシャル成長させる工程
（ｃ）歪み付与層２０上に、シリコン層３０をエピタキシャル成長させる工程
（ｄ）シリコン層３０中に、ソース・ドレイン領域４２が歪み付与層２０と離間するようにＦＥＴ４０を形成する工程 With reference to FIGS. 2 and 3, an example of a method for manufacturing the semiconductor device 1 will be described as a first embodiment of the method for manufacturing a semiconductor device according to the present invention. In general, this manufacturing method includes the following steps (a) to (d).
(A) Step of forming element isolation region 50 on silicon substrate 10 so as to surround the region where FET 40 is formed (b) Epitaxial growth of strain imparting layer 20 on silicon substrate 10 on which element isolation region 50 is formed (C) Step of epitaxially growing the silicon layer 30 on the strain imparting layer 20 (d) Step of forming the FET 40 in the silicon layer 30 so that the source / drain regions 42 are separated from the strain imparting layer 20

より詳細に説明すると、まず、シリコン基板１０ａ中に、シャロートレンチ構造の素子分離領域５０を形成する（図２（ａ））。その後、ドライエッチングによりシリコン基板１０ａを薄化し、シリコン基板１０ａを素子分離領域５０に対して後退させる（図２（ｂ））。このとき、素子分離領域５０の一部がシリコン基板１０ａ内に残るようにする。これにより、ＦＥＴ４０が形成される領域を包囲する素子分離領域５０がシリコン基板１０上に形成される。   More specifically, first, an element isolation region 50 having a shallow trench structure is formed in the silicon substrate 10a (FIG. 2A). Thereafter, the silicon substrate 10a is thinned by dry etching, and the silicon substrate 10a is retracted with respect to the element isolation region 50 (FIG. 2B). At this time, a part of the element isolation region 50 is left in the silicon substrate 10a. As a result, an element isolation region 50 surrounding the region where the FET 40 is formed is formed on the silicon substrate 10.

すなわち、素子分離領域５０を形成する工程においては、シリコン基板１０ａの表層に素子分離領域５０を形成した後、シリコン基板１０ａを上記表層側から薄化している。   That is, in the step of forming the element isolation region 50, after the element isolation region 50 is formed in the surface layer of the silicon substrate 10a, the silicon substrate 10a is thinned from the surface layer side.

続いて、シリコン基板１０上に歪み付与層２０をエピタキシャル成長させた後、歪み付与層２０上にシリコン層３０をエピタキシャル成長させる（図３（ａ））。その後、シリコン層３０上に、ゲート電極４４およびサイドウォール４６を形成する（図３（ｂ））。さらに、シリコン層３０内にソース・ドレイン領域４２およびＳＤ ｅｘｔｅｎｓｉｏｎ領域４３を形成することにより、図１の半導体装置１が得られる。   Subsequently, after the strain imparting layer 20 is epitaxially grown on the silicon substrate 10, the silicon layer 30 is epitaxially grown on the strain imparting layer 20 (FIG. 3A). Thereafter, the gate electrode 44 and the side wall 46 are formed on the silicon layer 30 (FIG. 3B). Furthermore, by forming the source / drain region 42 and the SD extension region 43 in the silicon layer 30, the semiconductor device 1 of FIG. 1 is obtained.

本実施形態の効果を説明する。上記製造方法においては、歪み付与層２０上にシリコン層３０を形成している。このため、半導体装置１においては、歪み付与層２０により、シリコン層３０中のＦＥＴ４０のチャネル部に格子歪みが生じる。これにより、ＦＥＴ４０におけるキャリア移動度を増大させることができる。このことは、ＦＥＴ４０ひいては半導体装置１の電気的特性の向上に寄与する。   The effect of this embodiment will be described. In the manufacturing method, the silicon layer 30 is formed on the strain imparting layer 20. For this reason, in the semiconductor device 1, the strain imparting layer 20 causes lattice distortion in the channel portion of the FET 40 in the silicon layer 30. Thereby, the carrier mobility in FET40 can be increased. This contributes to the improvement of the electrical characteristics of the FET 40 and thus the semiconductor device 1.

さらに、素子分離領域５０がシリコン層３０を貫通して歪み付与層２０まで達している。このため、半導体装置１の製造の際、シリコンウエハの湾曲は、素子分離領域５０で区画された領域毎に起こることになる。すなわち、シリコンウエハが全体として大きく湾曲するのを防ぐことができる。これにより、シリコン層３０における結晶欠陥の発生を抑制することができる。よって、電気的特性に優れた半導体装置１およびその製造方法が実現されている。   Further, the element isolation region 50 penetrates through the silicon layer 30 and reaches the strain imparting layer 20. For this reason, when the semiconductor device 1 is manufactured, the curvature of the silicon wafer occurs for each region partitioned by the element isolation region 50. That is, it is possible to prevent the silicon wafer from being greatly curved as a whole. Thereby, generation | occurrence | production of the crystal defect in the silicon layer 30 can be suppressed. Therefore, the semiconductor device 1 excellent in electrical characteristics and the manufacturing method thereof are realized.

歪み付与層２０としてＳｉＧｅ層が用いられている。ＳｉＧｅ層は、ＦＥＴ４０のチャネル部に格子歪みを生じさせる層として好適に機能することができる。   A SiGe layer is used as the strain imparting layer 20. The SiGe layer can suitably function as a layer that causes lattice distortion in the channel portion of the FET 40.

素子分離領域５０が、シリコン層３０および歪み付与層２０を貫通してシリコン基板１０まで達している。このため、素子分離領域５０を境として、歪み付与層２０が完全に分断されている。これにより、上述の問題、すなわちシリコンウエハが全体として大きく湾曲するという問題を、より確実に防ぐことができる。特に本実施形態においては、素子分離領域５０がシリコン基板１０の内部まで達している。これにより、上記問題が防止される確実性が一層高まる。   The element isolation region 50 passes through the silicon layer 30 and the strain imparting layer 20 and reaches the silicon substrate 10. For this reason, the strain imparting layer 20 is completely divided with the element isolation region 50 as a boundary. Thereby, the above-mentioned problem, that is, the problem that the silicon wafer is largely curved as a whole can be prevented more reliably. In particular, in the present embodiment, the element isolation region 50 reaches the inside of the silicon substrate 10. This further increases the certainty that the above problem is prevented.

素子分離領域５０を形成する工程においては、シリコン基板１０ａの表層に素子分離領域５０を形成した後、シリコン基板１０ａを上記表層側から薄化している。こうすることにより、素子分離領域５０がシリコン基板１０の内部まで達した構造を、容易に実現することができる。   In the step of forming the element isolation region 50, after the element isolation region 50 is formed in the surface layer of the silicon substrate 10a, the silicon substrate 10a is thinned from the surface layer side. By doing so, a structure in which the element isolation region 50 reaches the inside of the silicon substrate 10 can be easily realized.

素子分離領域５０で囲まれた領域において、歪み付与層２０の厚みは略均一である。かかる構造により、歪み付与層２０は、シリコン層３０に対して好適に二軸応力を付与することができる。   In the region surrounded by the element isolation region 50, the thickness of the strain imparting layer 20 is substantially uniform. With this structure, the strain imparting layer 20 can suitably impart biaxial stress to the silicon layer 30.

Ｎチャネル型ＦＥＴおよびＰチャネル型ＦＥＴの双方が半導体装置１に設けられている場合、本実施形態の有用性が特に高くなる。なぜならば、シリコン層３０に二軸応力を与えた場合、一軸応力を与えた場合とは異なり、Ｎチャネル型ＦＥＴおよびＰチャネル型ＦＥＴの双方においてキャリア移動度の増大という効果が得られるからである。   When both the N channel type FET and the P channel type FET are provided in the semiconductor device 1, the usefulness of the present embodiment is particularly high. This is because when biaxial stress is applied to the silicon layer 30, unlike the case where uniaxial stress is applied, the effect of increasing carrier mobility is obtained in both the N-channel FET and the P-channel FET. .

ところで、従来の半導体装置としては、上述した図７に示したもの以外にも、図８および図９に示すものがある。   Incidentally, conventional semiconductor devices include those shown in FIGS. 8 and 9 in addition to those shown in FIG. 7 described above.

図８は、特許文献１に記載の半導体装置を示す断面図である。半導体装置２００においては、シリコン基板２０１上に、ボロンがドープされたシリコンエピタキシャル層２０２、シリコンエピタキシャル層２０３、ＳｉＧｅエピタキシャル層２０４およびシリコンエピタキシャル層２０５が順に積層されている。また、シリコンエピタキシャル層２０２、シリコンエピタキシャル層２０３、ＳｉＧｅエピタキシャル層２０４およびシリコンエピタキシャル層２０５の４層にわたって、ソース・ドレイン領域２１１が形成されている。このソース・ドレイン領域２１１は、ゲート電極２１２と共に、ＦＥＴ２１０を構成している。ＦＥＴ２１０の周囲には、ＳＴＩ２０６が形成されている。   FIG. 8 is a cross-sectional view showing the semiconductor device described in Patent Document 1. In FIG. In the semiconductor device 200, a silicon epitaxial layer 202 doped with boron, a silicon epitaxial layer 203, a SiGe epitaxial layer 204, and a silicon epitaxial layer 205 are sequentially stacked on a silicon substrate 201. Further, source / drain regions 211 are formed over the four layers of the silicon epitaxial layer 202, the silicon epitaxial layer 203, the SiGe epitaxial layer 204, and the silicon epitaxial layer 205. The source / drain regions 211 together with the gate electrode 212 constitute an FET 210. An STI 206 is formed around the FET 210.

このように半導体装置２００においては、ＳｉＧｅエピタキシャル層２０４中にソース・ドレイン領域２１１が形成されている。これは、ＳｉＧｅ層中のホールキャリアの移動度の方が、シリコン層中のそれよりも高いという性質を利用するためである。すなわち、ＳｉＧｅ層をホールキャリアの移動経路として用いることにより、電気的特性の向上を図っている。   Thus, in the semiconductor device 200, the source / drain regions 211 are formed in the SiGe epitaxial layer 204. This is to utilize the property that the mobility of hole carriers in the SiGe layer is higher than that in the silicon layer. In other words, the electrical characteristics are improved by using the SiGe layer as a hole carrier movement path.

ここで、仮に半導体装置１において歪み付与層２０中にソース・ドレイン領域４２を形成したとすると、ソース・ドレイン領域４２を形成する際のイオン注入によって、歪み付与層２０のストレスが緩和してしまう。すると、シリコン層３０に二軸応力を与えるという歪み付与層２０の機能が低下してしまう。かかる観点から、半導体装置１においては、歪み付与層２０とソース・ドレイン領域４２とを互いに離間させているのである。   Here, if the source / drain region 42 is formed in the strain applying layer 20 in the semiconductor device 1, the stress of the strain applying layer 20 is relieved by ion implantation when forming the source / drain region 42. . Then, the function of the strain imparting layer 20 that applies biaxial stress to the silicon layer 30 is degraded. From this point of view, in the semiconductor device 1, the strain imparting layer 20 and the source / drain regions 42 are separated from each other.

図９は、特許文献２に記載の半導体装置を示す断面図である。半導体装置３００においては、シリコン基板３０１に、ソース・ドレイン領域３１１およびゲート電極３１２等により構成されたＰチャネル型ＦＥＴ３１０が設けられている。このソース・ドレイン領域３１１は、ＳｉＧｅエピタキシャル層として形成されている。また、Ｐチャネル型ＦＥＴ３１０の周囲には、ＳＴＩ３０２が形成されている。   FIG. 9 is a cross-sectional view showing the semiconductor device described in Patent Document 2. As shown in FIG. In the semiconductor device 300, a P-channel FET 310 including a source / drain region 311 and a gate electrode 312 is provided on a silicon substrate 301. The source / drain region 311 is formed as a SiGe epitaxial layer. An STI 302 is formed around the P-channel FET 310.

図１０を参照しつつ、半導体装置３００の製造方法を説明する。まず、シリコン基板３０１中にＳＴＩ３０２を形成する（図１０（ａ））。次に、シリコン基板３０１上にゲート電極３１２を形成する（図１０（ｂ））。その後、シリコン基板３０１におけるソース・ドレイン領域３１１となる領域をエッチングすることにより、凹部３１１ａを形成する（図１０（ｃ））。続いて、凹部３１１ａ中に、ＳｉＧｅ層をエピタキシャル成長させることにより、ソース・ドレイン領域３１１を形成する。これにより、図９の半導体装置３００が得られる。   A method for manufacturing the semiconductor device 300 will be described with reference to FIG. First, the STI 302 is formed in the silicon substrate 301 (FIG. 10A). Next, a gate electrode 312 is formed on the silicon substrate 301 (FIG. 10B). Thereafter, a region to be the source / drain region 311 in the silicon substrate 301 is etched to form a recess 311a (FIG. 10C). Subsequently, a source / drain region 311 is formed by epitaxially growing a SiGe layer in the recess 311a. Thereby, the semiconductor device 300 of FIG. 9 is obtained.

この半導体装置３００においては、ソース・ドレイン領域３１１からシリコン基板３０１に一軸応力が与えられている。これにより、Ｐチャネル型ＦＥＴ３１０の電気的特性を向上させることができる。しかし、その一方で、一軸応力では、Ｎチャネル型ＦＥＴの電気的特性を向上させることはできない、それどころか劣化させてしまう。そのため、半導体装置３００の製造においては、Ｎチャネル型ＦＥＴが形成される領域をマスクで覆った状態で、Ｐチャネル型ＦＥＴが形成される領域に凹部３１１ａを形成する必要がある。それゆえ、製造工程数が増加し、製造が複雑化してしまう。   In this semiconductor device 300, uniaxial stress is applied to the silicon substrate 301 from the source / drain regions 311. As a result, the electrical characteristics of the P-channel FET 310 can be improved. On the other hand, however, the uniaxial stress cannot improve the electrical characteristics of the N-channel FET, but rather deteriorates it. Therefore, in manufacturing the semiconductor device 300, it is necessary to form the recess 311a in the region where the P-channel FET is formed in a state where the region where the N-channel FET is formed is covered with a mask. Therefore, the number of manufacturing steps increases and manufacturing becomes complicated.

これに対して、本実施形態によれば、歪み付与層２０による二軸応力を利用しているため、上述のとおり、Ｎチャネル型ＦＥＴおよびＰチャネル型ＦＥＴの双方の電気的特性を向上させることができる。よって、製造工程数の増大を抑えることができる。   On the other hand, according to this embodiment, since the biaxial stress by the strain imparting layer 20 is used, as described above, the electrical characteristics of both the N-channel FET and the P-channel FET are improved. Can do. Therefore, an increase in the number of manufacturing steps can be suppressed.

（第２実施形態）
図４は、本発明による半導体装置の第２実施形態を示す断面図である。半導体装置２は、シリコン基板１０、歪み付与層２０、シリコン層３０、ＦＥＴ４０、および素子分離領域５０を備えている。シリコン基板１０、歪み付与層２０、シリコン層３０およびＦＥＴ４０の構成は、半導体装置１におけるものと同様である。 (Second Embodiment)
FIG. 4 is a sectional view showing a second embodiment of the semiconductor device according to the present invention. The semiconductor device 2 includes a silicon substrate 10, a strain imparting layer 20, a silicon layer 30, an FET 40, and an element isolation region 50. The configurations of the silicon substrate 10, the strain imparting layer 20, the silicon layer 30, and the FET 40 are the same as those in the semiconductor device 1.

半導体装置２においては、素子分離領域５０の構成が半導体装置１と相違している。すなわち、半導体装置１においては、素子分離領域５０がシリコン基板１０と歪み付与層２０との間の界面を突き抜けて、シリコン基板１０の内部まで達していた。これに対し、半導体装置２においては、素子分離領域５０の一端が上記界面に止まっている。   In the semiconductor device 2, the configuration of the element isolation region 50 is different from that of the semiconductor device 1. That is, in the semiconductor device 1, the element isolation region 50 penetrates through the interface between the silicon substrate 10 and the strain imparting layer 20 and reaches the inside of the silicon substrate 10. On the other hand, in the semiconductor device 2, one end of the element isolation region 50 is stopped at the interface.

図５を参照しつつ、本発明による半導体装置の製造方法の第２実施形態として、半導体装置２の製造方法の一例を説明する。この製造方法も、上述した第１実施形態と同様に、上記工程（ａ）〜（ｄ）を含む。   With reference to FIG. 5, an example of a method for manufacturing the semiconductor device 2 will be described as a second embodiment of the method for manufacturing a semiconductor device according to the present invention. This manufacturing method also includes the steps (a) to (d) as in the first embodiment.

より詳細に説明すると、まず、シリコン基板１０上に、絶縁膜５０ａを形成する（図５（ａ））。次に、この絶縁膜５０ａの一部（素子分離領域５０となる部分）を残して、他の部分をフォトリソグラフィ法等により除去する（図５（ｂ））。これにより、ＦＥＴ４０が形成される領域を包囲する素子分離領域５０がシリコン基板１０上に形成される。   More specifically, first, an insulating film 50a is formed on the silicon substrate 10 (FIG. 5A). Next, while leaving a part of this insulating film 50a (part to be the element isolation region 50), the other part is removed by photolithography or the like (FIG. 5B). As a result, an element isolation region 50 surrounding the region where the FET 40 is formed is formed on the silicon substrate 10.

すなわち、素子分離領域５０を形成する工程においては、シリコン基板１０上に絶縁膜５０ａを形成した後、絶縁膜５０ａをパターニングして素子分離領域５０としている。   That is, in the step of forming the element isolation region 50, after forming the insulating film 50 a on the silicon substrate 10, the insulating film 50 a is patterned to form the element isolation region 50.

続いて、シリコン基板１０上に歪み付与層２０をエピタキシャル成長させた後、歪み付与層２０上にシリコン層３０をエピタキシャル成長させる（図５（ｃ））。その後、ＦＥＴ４０を形成することにより、図４の半導体装置２が得られる。   Subsequently, after the strain imparting layer 20 is epitaxially grown on the silicon substrate 10, the silicon layer 30 is epitaxially grown on the strain imparting layer 20 (FIG. 5C). Thereafter, the FET 40 is formed to obtain the semiconductor device 2 of FIG.

本実施形態の効果を説明する。本実施形態においても、歪み付与層２０により、シリコン層３０中のＦＥＴ４０のチャネル部に格子歪みが生じる。これにより、ＦＥＴ４０におけるキャリア移動度を増大させることができる。このことは、ＦＥＴ４０ひいては半導体装置２の電気的特性の向上に寄与する。   The effect of this embodiment will be described. Also in this embodiment, the strain imparting layer 20 causes lattice distortion in the channel portion of the FET 40 in the silicon layer 30. Thereby, the carrier mobility in FET40 can be increased. This contributes to the improvement of the electrical characteristics of the FET 40 and thus the semiconductor device 2.

さらに、素子分離領域５０がシリコン層３０を貫通して歪み付与層２０まで達している。このため、半導体装置２の製造の際、シリコンウエハの湾曲は、素子分離領域５０で区画された領域毎に起こることになる。すなわち、シリコンウエハが全体として大きく湾曲するのを防ぐことができる。これにより、シリコン層３０における結晶欠陥の発生を抑制することができる。よって、電気的特性に優れた半導体装置２およびその製造方法が実現されている。   Further, the element isolation region 50 penetrates through the silicon layer 30 and reaches the strain imparting layer 20. For this reason, when the semiconductor device 2 is manufactured, the curvature of the silicon wafer occurs in each region partitioned by the element isolation region 50. That is, it is possible to prevent the silicon wafer from being greatly curved as a whole. Thereby, generation | occurrence | production of the crystal defect in the silicon layer 30 can be suppressed. Therefore, the semiconductor device 2 excellent in electrical characteristics and the manufacturing method thereof are realized.

素子分離領域５０が、シリコン層３０および歪み付与層２０を貫通してシリコン基板１０まで達している。このため、素子分離領域５０を境として、歪み付与層２０が完全に分断されている。これにより、シリコンウエハが全体として大きく湾曲するという問題を、より確実に防ぐことができる。   The element isolation region 50 passes through the silicon layer 30 and the strain imparting layer 20 and reaches the silicon substrate 10. For this reason, the strain imparting layer 20 is completely divided with the element isolation region 50 as a boundary. Thereby, the problem that the silicon wafer is largely curved as a whole can be prevented more reliably.

素子分離領域５０を形成する工程においては、シリコン基板１０上に絶縁膜５０ａを形成した後、絶縁膜５０ａをパターニングして素子分離領域５０としている。こうすることにより、素子分離領域５０がシリコン基板１０まで達した構造を、容易に実現することができる。なお、本実施形態のその他の効果は、第１実施形態と同様である。   In the step of forming the element isolation region 50, after forming the insulating film 50 a on the silicon substrate 10, the insulating film 50 a is patterned to form the element isolation region 50. By doing so, a structure in which the element isolation region 50 reaches the silicon substrate 10 can be easily realized. The remaining effects of this embodiment are the same as those of the first embodiment.

本発明による半導体装置およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。上記実施形態においては、素子分離領域５０が歪み付与層２０を貫通している例を示した。しかし、素子分離領域５０は、歪み付与層２０まで達していればよく、歪み付与層２０を貫通している必要はない。例えば、図６（ａ）に示すように、素子分離領域５０の一端が歪み付与層２０の内部に止まっていてもよい。あるいは、図６（ｂ）に示すように、素子分離領域５０の一端が歪み付与層２０とシリコン層３０との間の界面に止まっていてもよい。   The semiconductor device and the manufacturing method thereof according to the present invention are not limited to the above-described embodiment, and various modifications can be made. In the said embodiment, the example which the element isolation region 50 penetrated the distortion provision layer 20 was shown. However, the element isolation region 50 only needs to reach the strain imparting layer 20 and does not need to penetrate the strain imparting layer 20. For example, as shown in FIG. 6A, one end of the element isolation region 50 may stop inside the strain imparting layer 20. Alternatively, as illustrated in FIG. 6B, one end of the element isolation region 50 may stop at the interface between the strain imparting layer 20 and the silicon layer 30.

また、歪み付与層２０の材料は、ＳｉＧｅには限られない。ＦＥＴ４０のチャネル部に格子歪みを生じさせるものであれば、ＳｉＧｅ以外の材料を用いてもよい。   The material of the strain imparting layer 20 is not limited to SiGe. Any material other than SiGe may be used as long as it causes lattice distortion in the channel portion of the FET 40.

また、上記実施形態においては二軸応力のみを利用した例を示した。しかし、二軸応力と一軸応力とを併用してもよい。その場合、例えば、半導体装置１または半導体装置２において、ソース・ドレイン領域４２をＳｉＧｅエピタキシャル層として形成すればよい。   Moreover, in the said embodiment, the example using only biaxial stress was shown. However, biaxial stress and uniaxial stress may be used in combination. In that case, for example, in the semiconductor device 1 or the semiconductor device 2, the source / drain region 42 may be formed as a SiGe epitaxial layer.

１ 半導体装置
２ 半導体装置
１０ シリコン基板
１０ａ シリコン基板
２０ 歪み付与層
３０ シリコン層
４０ ＦＥＴ
４２ ソース・ドレイン領域
４３ ＳＤ ｅｘｔｅｎｓｉｏｎ領域
４４ ゲート電極
４６ サイドウォール
５０ 素子分離領域
５０ａ 絶縁膜 DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Semiconductor device 10 Silicon substrate 10a Silicon substrate 20 Strain imparting layer 30 Silicon layer 40 FET
42 Source / Drain Region 43 SD Extension Region 44 Gate Electrode 46 Side Wall 50 Element Isolation Region 50a Insulating Film

Claims (5)

シリコン基板と、
前記シリコン基板上に設けられた歪み付与層と、
前記歪み付与層上に設けられたシリコン層と、
前記シリコン層中に設けられた電界効果トランジスタと、
前記電界効果トランジスタの周囲に設けられ、前記シリコン層を貫通して前記歪み付与層まで達する素子分離領域と、を備え、
前記歪み付与層は、前記電界効果トランジスタのソース・ドレイン領域と離間しているとともに、前記シリコン層中の前記電界効果トランジスタのチャネル部に格子歪みを生じさせ、
前記素子分離領域は、前記シリコン層および前記歪み付与層を貫通して前記シリコン基板の内部まで達しており、
前記歪み付与層は、前記素子分離領域を形成した後、前記シリコン基板上に形成される半導体装置。 A silicon substrate;
A strain-imparting layer provided on the silicon substrate;
A silicon layer provided on the strain imparting layer;
A field effect transistor provided in the silicon layer;
An element isolation region provided around the field effect transistor and reaching the strain imparting layer through the silicon layer,
The strain imparting layer is spaced apart from the source / drain regions of the field effect transistor, and causes lattice distortion in the channel portion of the field effect transistor in the silicon layer,
The element isolation region passes through the silicon layer and the strain imparting layer and reaches the inside of the silicon substrate,
The strain imparting layer is a semiconductor device formed on the silicon substrate after forming the element isolation region. 請求項１に記載の半導体装置において、
前記歪み付与層は、ＳｉＧｅ層である半導体装置。 The semiconductor device according to claim 1,
The strain imparting layer is a semiconductor device which is a SiGe layer. 請求項１または２に記載の半導体装置において、
前記素子分離領域で囲まれた領域において、前記歪み付与層の厚みは均一である半導体装置。 The semiconductor device according to claim 1 or 2,
In the region surrounded by the element isolation region, the thickness of the strain applying layer is uniform. 請求項１乃至３いずれかに記載の半導体装置において、
前記電界効果トランジスタとして、Ｎチャネル型電界効果トランジスタおよびＰチャネル型電界効果トランジスタの双方が設けられており、
前記Ｎチャネル型電界効果トランジスタと前記Ｐチャネル型電界効果トランジスタとは、前記素子分離領域によって互いに隔離されている半導体装置。 The semiconductor device according to claim 1,
As the field effect transistor, both an N-channel field effect transistor and a P-channel field effect transistor are provided,
The N-channel field effect transistor and the P-channel field effect transistor are separated from each other by the element isolation region. 請求項１乃至４いずれかに記載の半導体装置において、
前記素子分離領域を挟んで両側に位置する前記歪み付与層は、互いに同一の組成を有している半導体装置。 The semiconductor device according to claim 1,
The strain applying layers located on both sides of the element isolation region are semiconductor devices having the same composition.
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