JP5695538B2 - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP5695538B2 JP5695538B2 JP2011222989A JP2011222989A JP5695538B2 JP 5695538 B2 JP5695538 B2 JP 5695538B2 JP 2011222989 A JP2011222989 A JP 2011222989A JP 2011222989 A JP2011222989 A JP 2011222989A JP 5695538 B2 JP5695538 B2 JP 5695538B2
- Authority
- JP
- Japan
- Prior art keywords
- value
- output
- circuit
- voltage
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Logic Circuits (AREA)
Description
本発明は、複数の異なる電圧で動作する回路を含んだ半導体装置に関し、特に、I/O(Input/Output)回路を含んだ半導体装置に関する。 The present invention relates to a semiconductor device including a circuit that operates at a plurality of different voltages, and more particularly to a semiconductor device including an I / O (Input / Output) circuit.
近年、半導体装置の高機能化、多機能化が進んでおり、それに伴って高集積化(製造方式の微細化)も進んでいる。このような半導体装置においては、外部のデバイスなどに接続されるI/O回路が搭載されている。 In recent years, semiconductor devices have become more sophisticated and multifunctional, and accordingly, higher integration (miniaturization of manufacturing methods) is also progressing. In such a semiconductor device, an I / O circuit connected to an external device or the like is mounted.
I/O回路は、入力や出力のI/O基本機能を有するだけでなく、外部端子の抵抗プルアップ機能や抵抗プルダウン機能を搭載したり、内部コア回路の電源遮断時に、コア電圧とI/O電圧との間に配置されたレベル変換回路に出力を固定する機能を加えて、コア電圧不定時の貫通電流の抑止を図ったり、内部コア回路の電源遮断時に端子状態を保持する回路を搭載したりして、高機能化が進んでいる。 The I / O circuit has not only basic I / O functions for input and output, but also a resistance pull-up function and a resistance pull-down function for external terminals, and when the internal core circuit is powered off, Adds a function to fix the output to the level conversion circuit arranged between the O voltage and suppresses the through current when the core voltage is indefinite, or has a circuit that keeps the terminal state when the internal core circuit is powered off As a result, higher functionality is progressing.
ここで、集積度の高いトランジスタを動作させる低電位の電圧をコア電圧と呼び、そのような低電位で動作する回路を内部コア回路と呼ぶことにする。また、外部インタフェースを行なうための集積度の低いトランジスタを動作させる高電位、たとえば3.3Vや5Vの電圧をI/O電圧と呼ぶことにする。 Here, a low-potential voltage that operates a highly integrated transistor is called a core voltage, and a circuit that operates at such a low potential is called an internal core circuit. In addition, a high potential for operating a low-integration transistor for performing an external interface, for example, a voltage of 3.3 V or 5 V is referred to as an I / O voltage.
コア電圧で動作する回路においては製造方式の微細化が進んでいるのに対して、I/O回路においては外部I/F(Interface)電圧である3.3Vや5Vなどの電圧に耐え得るトランジスタ特性を得る必要があるため、トランジスタのゲート酸化膜の薄膜化が進んでおらず、製造方式の微細化が遅れている。 Transistors that can withstand voltages such as 3.3 V and 5 V, which are external interface (I / F) voltages, are being used in I / O circuits, whereas circuits that operate at core voltages are becoming increasingly finer. Since it is necessary to obtain the characteristics, the gate oxide film of the transistor is not thinned, and the miniaturization of the manufacturing method is delayed.
たとえば、コア電圧で動作するトランジスタのゲート長は0.16μmなどであるのに対し、I/O回路のトランジスタのゲート長は1μmなどである。これに関連する技術として、下記の特許文献1に開示された発明がある。
For example, the gate length of a transistor operating at a core voltage is 0.16 μm, while the gate length of a transistor in an I / O circuit is 1 μm. As a technology related to this, there is an invention disclosed in
特許文献1に開示されたディスクドライブで使用するための集積回路は、コア電圧に接続されたコアロジックモジュールと、入力/出力電圧に接続された入力/出力バッファモジュールであって、コアロジックモジュールに接続された入力/出力バッファ制御線を備える入力/出力バッファモジュールと、コア電圧が安全な動作レベルより下であるときには常に、I/Oバッファが出力動作を行わないように動作し得るI/Oバッファモジュールのモードスイッチ入力とを備える。一つの実施例は、安全な動作レベルを満足しているときを判定するコアロジックモジュールを備える。もう一つの実施例は、コア電圧と入力/出力電圧とに動作接続され、安全な動作レベルを満足しているときを判定し、出力がI/Oバッファモジュールのモードスイッチ入力に接続された別個のレベル検出回路モジュールを備える。
An integrated circuit for use in a disk drive disclosed in
上述のように、I/O回路の集積度を高くすることができないため、半導体装置に占めるI/O回路の面積の比率が増えてしまい、半導体装置の小面積化、すなわち低コスト化を阻害する要因となっていた。 As described above, since the degree of integration of the I / O circuit cannot be increased, the ratio of the area of the I / O circuit in the semiconductor device increases, which hinders the reduction of the area of the semiconductor device, that is, the cost reduction. It was a factor.
本発明は、上記問題点を解決するためになされたものであり、その目的は、小面積化、低コスト化を図ることが可能な半導体装置を提供することである。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor device capable of reducing the area and cost.
本発明の一実施例によれば、VDD電圧で動作するVDD系回路と、VDD電圧よりも高いVCC電圧で動作するI/O回路とを含んだ半導体装置が提供される。VDD系回路は、外部のデバイスが接続される電極に対してプルアップ抵抗の接続を許可するか否かを設定するための第1の値が格納されるプルアップ許可レジスタと、I/O回路の入出力の方向を設定するための第2の値が格納されるI/O方向レジスタと、I/O回路が出力状態の時に電極に出力すべき第3の値が格納されるI/Oレジスタと、第2の値に応じて、第1の値と第3の値とのいずれかを選択し、第4の値として出力する制御回路とを含む。 According to an embodiment of the present invention, a semiconductor device including a VDD system circuit that operates at a VDD voltage and an I / O circuit that operates at a VCC voltage higher than the VDD voltage is provided. The VDD circuit includes a pull-up permission register storing a first value for setting whether or not to permit connection of a pull-up resistor to an electrode to which an external device is connected, and an I / O circuit An I / O direction register storing a second value for setting the input / output direction of the I / O, and an I / O storing a third value to be output to the electrode when the I / O circuit is in an output state A register and a control circuit that selects either the first value or the third value in accordance with the second value and outputs the selected value as the fourth value are included.
半導体装置はさらに、VDD電圧が遮断されたか否かを示す第5の値を出力する電源制御部を含む。 The semiconductor device further includes a power supply control unit that outputs a fifth value indicating whether or not the VDD voltage is cut off.
I/O回路は、第5の値がVDD電圧の遮断を示しているときに第2の値をマスクしてVCC電圧レベルに変換し、第5の値がVDD電圧の遮断を示していないときに第2の値をVCC電圧レベルに変換して出力する第1のレベル変換回路と、第5の値がVDD電圧の遮断を示しているときに第4の値をマスクしてVCC電圧レベルに変換し、第5の値がVDD電圧の遮断を示していないときに第4の値をVCC電圧レベルに変換して出力する第2のレベル変換回路と、第1のレベル変換回路から出力される値と第2のレベル変換回路から出力される値とに応じて、電極に接続される外部のデバイスを駆動するトライステートバッファとを含む。 The I / O circuit masks the second value and converts it to the VCC voltage level when the fifth value indicates the interruption of the VDD voltage, and when the fifth value does not indicate the interruption of the VDD voltage A first level conversion circuit that converts the second value into a VCC voltage level and outputs the same, and when the fifth value indicates the interruption of the VDD voltage, the fourth value is masked to the VCC voltage level. A second level conversion circuit that converts and outputs the fourth value to the VCC voltage level when the fifth value does not indicate the interruption of the VDD voltage, and is output from the first level conversion circuit. A tristate buffer for driving an external device connected to the electrode is included according to the value and the value output from the second level conversion circuit.
本発明の一実施例によれば、制御回路が、第2の値に応じて、第1の値と第3の値とのいずれかを選択し、第4の値として出力するので、レベル変換回路の数を削減することができ、半導体装置の小面積化、低コスト化を図ることが可能となる。 According to one embodiment of the present invention, the control circuit selects either the first value or the third value according to the second value, and outputs it as the fourth value. The number of circuits can be reduced, and the semiconductor device can be reduced in area and cost.
図1は、一般的なI/O回路を搭載した半導体装置の構成例を示す図である。この半導体装置は、集積度の高いトランジスタで構成される低電位の回路(以下、VDD系回路と呼ぶ。)1と、3.3Vや5Vなどの外部インタフェースを行なうための低集積度のトランジスタで構成された回路(以下、VCC系回路と呼ぶ。)11と、電源制御部20とを含む。
FIG. 1 is a diagram illustrating a configuration example of a semiconductor device on which a general I / O circuit is mounted. This semiconductor device is a low-potential circuit (hereinafter referred to as a VDD circuit) 1 composed of highly integrated transistors and a low-integration transistor for external interface such as 3.3V or 5V. A configured circuit (hereinafter referred to as a VCC system circuit) 11 and a power
VDD系回路1は、CPU2と、プルアップ許可レジスタ4と、I/O方向レジスタ5と、I/Oレジスタ6と、シリアルI/O7と、シリアルI/O端子選択レジスタ8と、セレクタ9および10と、AND回路12〜14およびバッファ15の一部とを含む。
The
また、VCC系回路11は、トライステートバッファ16と、NAND回路17と、PチャネルMOSトランジスタ(以下、PMOSトランジスタと略す。)18と、AND回路12〜14およびバッファ15の一部とを含む。また、トライステートバッファ16は、NAND回路22と、NOR回路23と、PMOSトランジスタ24と、NチャネルMOSトランジスタ(以下、NMOSトランジスタと略す。)25とを含む。
なお、I/O回路60は、AND回路12〜14と、バッファ15と、トライステートバッファ16と、NAND回路17と、PMOSトランジスタ18とによって構成される。また、AND回路12〜14は、VDD信号をVCC信号に変換するレベル変換機能を有しており、バッファ15は、VCC信号をVDD信号に変換するレベル変換機能を有している。
The I /
CPU2は、内部バス3を介して、プルアップ許可レジスタ4、I/O方向レジスタ5、I/Oレジスタ6、シリアルI/O7およびシリアルI/O端子選択レジスタ8に接続されており、これらのレジスタに値を書き込むことによって半導体装置全体の制御を行なう。
The CPU 2 is connected to the pull-up permission register 4, the I / O direction register 5, the I /
プルアップ許可レジスタ4は、I/O回路60内のプルアップ抵抗の接続を許可するためのレジスタであり、“0”のときにプルアップ抵抗の接続が禁止され、“1”のときにプルアップ抵抗の接続が許可される。
The pull-up enable register 4 is a register for permitting connection of a pull-up resistor in the I /
I/O方向レジスタ5は、I/O回路60の入出力の方向を設定するためのレジスタであり、“0”のときにI/O回路60が入力状態に設定され、“1”のときにI/O回路60が出力状態に設定される。
The I / O direction register 5 is a register for setting the input / output direction of the I /
I/Oレジスタ6は、I/O回路60が出力状態に設定されているときに、出力レベルを設定するためのレジスタであり、“0”のときに電極19にロウレベル(以下、Lレベルと略す。)を出力し、“1”のときに電極19にハイレベル(以下、Hレベルと略す。)を出力する。
The I /
シリアルI/O7は、CPU2から受けたパラレルデータをシリアルデータに変換して信号7bとして出力し、I/O回路60内のバッファ15から受けたシリアルデータをパラレルデータに変換してCPU2に出力する。また、シリアルI/O7は、シリアルデータの入力時に信号7aに“0”を出力し、シリアルデータの出力時に信号7aに“1”を出力する。
The serial I / O 7 converts the parallel data received from the CPU 2 into serial data and outputs it as a
シリアルI/O端子選択レジスタ8は、I/Oレジスタ6およびシリアルI/O7のいずれを選択するかを設定するためのレジスタであり、“0”のときにI/O方向レジスタ5およびI/Oレジスタ6の出力を選択し、“1”のときにシリアルI/O7の出力を選択する。
The serial I / O
セレクタ9および10は、シリアルI/O端子選択レジスタ8から出力される信号8aが“0”のときにI/O方向レジスタ5から出力される信号5aおよびI/Oレジスタ6から出力される信号6aを選択して出力する。
The
また、セレクタ9および10は、シリアルI/O端子選択レジスタ8から出力される信号8aが“1”のときにシリアルI/O7から出力される信号7aおよび7bを選択して出力する。
The
電源制御部20は、VCC電圧およびVDD電圧を制御すると共に、レベルシフタの極性を一意に固定するための信号21をAND回路12〜14に出力する。電源制御部20が信号21に“0”を出力したときにAND回路12〜14の出力信号12a〜14aが“0”に固定され、半導体装置と外部のデバイスなどとを接続する電極19がハイインピーダンス状態となる。
The power
また、電源制御部20が信号21に“1”を出力したときに、AND回路12〜14は、プルアップ許可レジスタ4、セレクタ9および10から出力されるプルアップ制御信号4a、出力許可信号9aおよび出力データ信号10aと同じ値を出力する。
When the power
NAND回路17は、AND回路12から出力される信号12aが“1”であり、AND回路13から出力される信号13aが“0”の場合、すなわちプルアップ抵抗の接続が許可されていて、I/O回路60が入力状態の場合に、信号17aに“0”を出力してPMOSトランジスタ18をオンしてプルアップ抵抗を接続する。それ以外の場合、NAND回路17は、信号17aに“1”を出力してPMOSトランジスタ18をオフしてプルアップ抵抗を切断する。
In the
NAND回路22は、AND回路13および14から出力される信号13aおよび14aがそれぞれ“1”の場合、すなわちI/Oレジスタ6またはシリアルI/O7から出力される値が“1”であり、I/O回路60が出力状態の場合に“0”を出力してPMOSトランジスタ24をオンする。その結果、電極19にHレベルが出力される。このとき、NOR回路23が“0”を出力するため、NMOSトランジスタ25はオフとなっている。
In the
NOR回路23は、AND回路13から出力される信号13aが“1”であり、AND回路14から出力される信号14aが“0”の場合、すなわちI/Oレジスタ6またはシリアルI/O7から出力される値が“0”であり、I/O回路60が出力状態の場合に“1”を出力してNMOSトランジスタ25をオンする。その結果、電極19にLレベルが出力される。このとき、NAND回路22が“1”を出力するため、PMOSトランジスタ24はオフとなっている。
In the NOR
図2は、図1に示す電源制御部20の動作を説明するためのタイミングチャートである。T1において、電源制御部20は、VCC電圧の供給を開始し、さらにVDD電圧の供給を開始すると、T2において、電源制御部20は、信号21を“0”から“1”にする。これによって、電源投入時に、VCC電圧を降圧して生成されるVDD電位が安定するまでの間、意図しないI/O出力を禁止している。
FIG. 2 is a timing chart for explaining the operation of the power
また、T3において、VDD電圧が遮断されて低消費電力モードに遷移し、T4において、VDD電圧の供給が再開されて通用モードに復帰している。このT3〜T4の間、電源制御部20は、信号21に“0”を出力して、VDD電圧不定によるレベル変換回路(AND回路)12〜14の貫通電流を防止している。
Further, at T3, the VDD voltage is cut off to shift to the low power consumption mode, and at T4, the supply of the VDD voltage is resumed to return to the normal mode. During the period from T3 to T4, the power
図3は、一般的なI/O回路を搭載した半導体装置の他の構成例を示す図である。図1に示す半導体装置の構成例と比較して、VCC系回路11にラッチ回路31〜33が追加されている点、および電源制御部20に機能が追加されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。
FIG. 3 is a diagram illustrating another configuration example of a semiconductor device on which a general I / O circuit is mounted. Compared to the configuration example of the semiconductor device shown in FIG. 1, only the point that latch
ラッチ回路31〜33は、電源制御部20から出力される信号30が“1”のときにAND回路12〜14から出力される信号12a、13aおよび14aをスルーし、信号30の立ち下がりでAND回路12〜14から出力される信号12a、13aおよび14aの値を保持する。
The
図4は、図3に示す電源制御部20の動作を説明するためのタイミングチャートである。T1において、電源制御部20は、VCC電圧の供給を開始し、さらにVDD電圧の供給を開始すると、T2において、信号21を“0”から“1”にする。
FIG. 4 is a timing chart for explaining the operation of the power
また、電源制御部20は、VDD電圧を遮断して低消費電力モードに遷移するときに、T3において、信号30を“0”にしてラッチ回路31〜33にAND回路12〜14から出力される信号12a、13aおよび14aの状態を保持させる。そして、T4において、VDD電圧の供給を遮断すると共に、信号21に“0”を出力する。
Further, when the power
また、T5において、電源制御部20は、VDD電圧の供給を再開して通常モードに復帰すると、T6において、信号30を“1”にしてラッチ回路31〜33にAND回路12〜14から出力される信号12a、13aおよび14aの値をスルーさせる。
Further, when the power
(第1の実施の形態)
図5は、本発明の第1の実施の形態におけるI/O回路を搭載した半導体装置の構成例を示す図である。図1に示す半導体装置の構成例と比較して、VDD系回路1内に制御回路50が追加され、VCC系回路11内のAND回路12が削除され、NAND回路17の接続が変更されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。
(First embodiment)
FIG. 5 is a diagram illustrating a configuration example of the semiconductor device on which the I / O circuit according to the first embodiment of the present invention is mounted. Compared to the configuration example of the semiconductor device shown in FIG. 1, a
図6は、図5に示す制御回路50の構成例を示す図である。制御回路50は、セレクタ53によって構成され、セレクタ9から出力される出力許可信号9aをそのまま信号50aとして出力する。セレクタ53は、セレクタ9から出力される出力許可信号9aが“0”のときにプルアップ許可レジスタ4から出力されるプルアップ制御信号4aを選択し、信号50bとしてAND回路13に出力する。また、セレクタ53は、セレクタ9から出力される出力許可信号9aが“1”のときにセレクタ10から出力される出力データ信号10aを選択し、信号50bとしてAND回路14に出力する。
FIG. 6 is a diagram showing a configuration example of the
図7は、図5に示す制御回路50の真理値表を示す図である。プルアップ許可レジスタ4から出力されるプルアップ制御信号4aが“0”、セレクタ9から出力される出力許可信号9aが“0”、セレクタ10から出力される出力データ信号10aが“0”または“1”の場合、制御回路50は、信号50aに“0”を出力し、信号50bに“0”を出力する。このとき、NAND回路17が信号17aに“1”を出力してPMOSトランジスタ18をオフし、NAND回路22が“1”を出力してPMOSトランジスタ24をオフし、NOR回路23が“0”を出力してNMOSトランジスタ25をオフする。その結果、電極19がハイインピーダンス状態となる。
FIG. 7 is a diagram showing a truth table of the
プルアップ許可レジスタ4から出力されるプルアップ制御信号4aが“0”、セレクタ9から出力される出力許可信号9aが“1”、セレクタ10から出力される出力データ信号10aが“0”の場合、制御回路50は、信号50aに“1”を出力し、信号50bに“0”を出力する。このとき、NAND回路17が信号17aに“1”を出力してPMOSトランジスタ18をオフし、NAND回路22が“1”を出力してPMOSトランジスタ24をオフし、NOR回路23が“1”を出力してNMOSトランジスタ25をオンする。その結果、電極19からLレベルが出力される。
When the pull-up
プルアップ許可レジスタ4から出力されるプルアップ制御信号4aが“0”、セレクタ9から出力される信号9aが“1”、セレクタ10から出力される出力データ信号10aが“1”の場合、制御回路50は、信号50aに“1”を出力し、信号50bに“1”を出力する。このとき、NAND回路17が信号17aに“1”を出力してPMOSトランジスタ18をオフし、NAND回路22が“0”を出力してPMOSトランジスタ24をオンし、NOR回路23が“0”を出力してNMOSトランジスタ25をオフする。その結果、電極19からHレベルが出力される。
Control is performed when the pull-up
プルアップ許可レジスタ4から出力されるプルアップ制御信号4aが“1”、セレクタ9から出力される出力許可信号9aが“0”、セレクタ10から出力される出力データ信号10aが“0”または“1”の場合、制御回路50は、信号50aに“0”を出力し、信号50bに“1”を出力する。このとき、NAND回路17が信号17aに“0”を出力してPMOSトランジスタ18をオンし、NAND回路22が“1”を出力してPMOSトランジスタ24をオフし、NOR回路23が“0”を出力してNMOSトランジスタ25をオフする。その結果、電極19にプルアップ抵抗が接続された状態となる。
The pull-up
プルアップ許可レジスタ4から出力されるプルアップ制御信号4aが“1”、セレクタ9から出力される出力許可信号9aが“1”、セレクタ10から出力される出力データ信号10aが“0”の場合、制御回路50は、信号50aに“1”を出力し、信号50bに“0”を出力する。このとき、NAND回路17が信号17aに“1”を出力してPMOSトランジスタ18をオフし、NAND回路22が“1”を出力してPMOSトランジスタ24をオフし、NOR回路23が“1”を出力してNMOSトランジスタ25をオンする。その結果、電極19からLレベルが出力される。
When the pull-up
プルアップ許可レジスタ4から出力されるプルアップ制御信号4aが“1”、セレクタ9から出力される出力許可信号9aが“1”、セレクタ10から出力される出力データ信号10aが“1”の場合、制御回路50は、信号50aに“1”を出力し、信号50bに“1”を出力する。このとき、NAND回路17が信号17aに“1”を出力してPMOSトランジスタ18をオフし、NAND回路22が“0”を出力してPMOSトランジスタ24をオンし、NOR回路23が“0”を出力してNMOSトランジスタ25をオフする。その結果、電極19からHレベルが出力される。
When the pull-up
図8は、図5に示す電源制御部20の動作を説明するためのタイミングチャートである。T1において、電源制御部20は、VCC電圧の供給を開始し、さらにVDD電圧の供給を開始すると、T2において、電源制御部20は、信号21を“0”から“1”にする。これによって、電源投入時に、VCC電圧を降圧して生成されるVDD電位が安定するまでの間、意図しないI/O出力を禁止している。
FIG. 8 is a timing chart for explaining the operation of the power
また、T3において、VDD電圧が遮断されて低消費電力モードに遷移し、T4において、VDD電圧の供給が再開されて通用モードに復帰している。このT3〜T4の間、電源制御部20は、信号21に“0”を出力して、VDD電圧不定によるレベル変換回路(AND回路)13〜14の貫通電流を防止している。
Further, at T3, the VDD voltage is cut off to shift to the low power consumption mode, and at T4, the supply of the VDD voltage is resumed to return to the normal mode. During the period from T3 to T4, the power
以上説明したように、本実施の形態における半導体装置によれば、制御回路50が、プルアップ許可レジスタ4から出力されるプルアップ制御信号4a、セレクタ9から出力される出力許可信号9aおよびセレクタ10から出力される出力データ信号10aの3ビットの情報を2ビットの情報にエンコードするようにした。これによって、I/O回路60内の集積度が低いトランジスタで構成されるレベル変換回路の数を削減することができ、半導体装置の小面積化、低コスト化を図ることが可能となった。
As described above, according to the semiconductor device of the present embodiment, the
(第2の実施の形態)
図9は、本発明の第2の実施の形態におけるI/O回路を搭載した半導体装置の構成例を示す図である。図5に示す第1の実施の形態における半導体装置の構成例と比較して、VCC系回路11にラッチ回路32〜33が追加されている点、および電源制御部20に機能が追加されている点のみが異なる。また、図3に示す半導体装置の構成例と比較して、VDD系回路1内に制御回路50が追加され、VCC系回路11内のAND回路12およびラッチ回路31が削除され、NAND回路17の接続が変更されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。
(Second Embodiment)
FIG. 9 is a diagram illustrating a configuration example of a semiconductor device on which an I / O circuit according to the second embodiment of the present invention is mounted. Compared to the configuration example of the semiconductor device according to the first embodiment shown in FIG. 5,
ラッチ回路32〜33は、電源制御部20から出力される信号30が“1”のときにAND回路13〜14から出力される信号13aおよび14aをスルーし、信号30の立ち下がりでAND回路13〜14から出力される信号13aおよび14aの値を保持する。
The
図10は、図9に示す電源制御部20の動作を説明するためのタイミングチャートである。T1において、電源制御部20は、VCC電圧の供給を開始し、さらにVDD電圧の供給を開始すると、T2において、信号21を“0”から“1”にする。
FIG. 10 is a timing chart for explaining the operation of the power
また、電源制御部20は、VDD電圧を遮断して低消費電力モードに遷移するときに、T3において、信号30を“0”にしてラッチ回路32〜33にAND回路13〜14から出力される信号13aおよび14aの状態を保持させる。そして、T4において、VDD電圧の供給を遮断すると共に、信号21に“0”を出力する。
Further, when the power
また、T5において、電源制御部20は、VDD電圧の供給を再開して通常モードに復帰すると、T6において、信号30を“1”にしてラッチ回路32〜33にAND回路13〜14から出力される信号13aおよび14aの値をスルーさせる。
Further, when the power
以上説明したように、本実施の形態における半導体装置によれば、制御回路50が、プルアップ許可レジスタ4から出力されるプルアップ制御信号4a、セレクタ9から出力される出力許可信号9aおよびセレクタ10から出力される出力データ信号10aの3ビットの情報を2ビットの情報にエンコードするようにした。これによって、I/O回路60内の集積度が低いトランジスタで構成されるレベル変換回路およびラッチ回路の数を削減することができ、半導体装置の小面積化、低コスト化を図ることが可能となった。
As described above, according to the semiconductor device of the present embodiment, the
(第3の実施の形態)
図11は、第1および第2の実施の形態におけるI/O回路60の出力時の遅延を説明するためのタイミングチャートである。T1において、セレクタ9から出力される出力許可信号9aが“1”になると、制御回路50は、信号50aに“1”を出力する。このとき、セレクタ10から出力される出力データ信号10aが“0”であるので、制御回路50が信号50bに“0”を出力する。その結果、トライステートバッファ16は、電極19にLレベルを出力する。
(Third embodiment)
FIG. 11 is a timing chart for explaining a delay at the time of output of the I /
T2において、セレクタ9から出力される出力許可信号9aが“0”になると、制御回路50は、信号50aに“0”を出力する。このとき、プルアップ許可レジスタ4から出力されるプルアップ制御信号4aが“0”であるので、制御回路50が信号50bに“0”を出力する。その結果、トライステートバッファ16は、電極19をハイインピーダンスにする。
When the
T3において、セレクタ9から出力される出力許可信号9aが“1”になると、制御回路50は、信号50aに“1”を出力する。このとき、セレクタ10から出力される出力データ信号10aが“1”であるので、制御回路50が信号50bに“1”を出力する。通常、出力許可信号9aによって出力を許可する前に、出力データ信号10aを確定させるが、制御回路50によって2ビット信号にエンコードされるため、出力許可信号9aが確定してから、制御回路50から出力される信号50bが確定する。
When the
このとき、信号50bに遅延があるため、遅延時間に対応して電極19にLレベルが出力されることになる。制御回路50から電極19に至るまでの回路の位置関係によっては、この遅延時間が大きくなることが考えられる。
At this time, since the
本発明の第3の実施の形態においては、この遅延時間を短くすることによって、電極19に接続される外部デバイスの誤動作などを防止するものである。
In the third embodiment of the present invention, this delay time is shortened to prevent malfunction of an external device connected to the
図12は、本発明の第3の実施の形態における半導体装置の内部回路の配置例を示す図である。領域63は、制御回路50以外のVDD系回路1の構成要素が配置される領域であり、その周辺に制御回路50を含むI/O回路60が配置される。
FIG. 12 is a diagram showing an arrangement example of internal circuits of the semiconductor device according to the third embodiment of the present invention. The
制御回路50の電源ライン51およびグランドライン52が領域63を周回するように配置され、その外周にトライステートバッファ16の電源ライン61およびグランドライン62が配置される。これによって、制御回路50、レベル変換回路13および14からトライステートバッファ16までの距離が最短となるようにI/O回路60の構成要素を配置でき、遅延時間を短くすることができる。
The
図13は、本発明の第3の実施の形態における半導体装置の内部回路の他の配置例を示す図である。CPU2やメモリなどのIP(Intellectual Property)64と、I/O回路60との境界に、半導体装置を周回するように制御回路50の電源51およびグランド52が配置される。
FIG. 13 is a diagram showing another arrangement example of the internal circuit of the semiconductor device according to the third embodiment of the present invention. A
以上説明したように、本実施の形態における半導体装置によれば、制御回路50の電源ライン51およびグランドライン52の外周にトライステートバッファ16の電源ライン61およびグランドライン62を配置するようにしたので、制御回路50からトライステートバッファ16に至るまでの遅延時間を短くすることができ、電極19に接続される外部デバイスの誤動作などを防止することが可能となった。
As described above, according to the semiconductor device of the present embodiment,
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
1 VDD系回路、2 CPU、3 内部バス、4 プルアップ許可レジスタ、5 I/O方向レジスタ、6 I/Oレジスタ、7 シリアルI/O、8 シリアルI/O端子選択レジスタ、9,10 セレクタ、11 VCC系回路、12〜14 AND回路、15 バッファ、16 トライステートバッファ、17,22 NAND回路、18,24 PMOSトランジスタ、20 電源制御部、23 NOR回路、25 NMOSトランジスタ、31〜33 ラッチ回路、50 制御回路。
1 VDD system circuit, 2 CPU, 3 internal bus, 4 pull-up enable register, 5 I / O direction register, 6 I / O register, 7 serial I / O, 8 serial I / O terminal selection register, 9, 10
Claims (5)
前記回路群は、外部のデバイスが接続される電極に対してプルアップ抵抗の接続を許可するか否かを設定するための第1の値が格納される第1の格納手段と、
前記入出力回路の入出力の方向を設定するための第2の値が格納される第2の格納手段と、
前記入出力回路が出力状態の時に前記電極に出力すべき第3の値が格納される第3の格納手段と、
前記第2の値に応じて、前記第1の値と前記第3の値とのいずれかを選択し、第4の値として出力する選択手段とを含み、
前記半導体装置はさらに、前記第1の電圧が遮断されたか否かを示す第5の値を出力する電源制御手段を含み、
前記入出力回路は、前記第5の値が前記第1の電圧の遮断を示しているときに前記第2の値をマスクして前記第2の電圧レベルに変換し、前記第5の値が前記第1の電圧の遮断を示していないときに前記第2の値を前記第2の電圧レベルに変換して出力する第1の変換手段と、
前記第5の値が前記第1の電圧の遮断を示しているときに前記第4の値をマスクして前記第2の電圧レベルに変換し、前記第5の値が前記第1の電圧の遮断を示していないときに前記第4の値を前記第2の電圧レベルに変換して出力する第2の変換手段と、
前記第1の変換手段から出力される値と前記第2の変換手段から出力される値とに応じて、前記電極に接続される前記外部のデバイスを駆動するバッファ手段とを含む、半導体装置。 A semiconductor device including a circuit group operating at a first voltage and an input / output circuit operating at a second voltage higher than the first voltage,
The circuit group includes a first storage unit that stores a first value for setting whether to permit connection of a pull-up resistor to an electrode to which an external device is connected;
Second storage means for storing a second value for setting the input / output direction of the input / output circuit;
Third storage means for storing a third value to be output to the electrode when the input / output circuit is in an output state;
Selecting means for selecting one of the first value and the third value according to the second value and outputting the selected value as a fourth value;
The semiconductor device further includes power control means for outputting a fifth value indicating whether or not the first voltage is cut off,
The input / output circuit masks the second value and converts it to the second voltage level when the fifth value indicates an interruption of the first voltage, and the fifth value is First conversion means for converting the second value into the second voltage level and outputting the second value when not indicating the interruption of the first voltage;
When the fifth value indicates an interruption of the first voltage, the fourth value is masked and converted to the second voltage level, and the fifth value is equal to the first voltage. Second conversion means for converting the fourth value to the second voltage level and outputting the second value when not indicating an interruption;
A semiconductor device comprising: buffer means for driving the external device connected to the electrode in accordance with a value output from the first conversion means and a value output from the second conversion means.
前記回路群は、外部のデバイスが接続される電極に対してプルアップ抵抗の接続を許可するか否かを設定するための第1の値が格納される第1の格納手段と、
前記入出力回路の入出力の方向を設定するための第2の値が格納される第2の格納手段と、
前記入出力回路が出力状態の時に前記電極に出力すべき第3の値が格納される第3の格納手段と、
前記第2の値に応じて、前記第1の値と前記第3の値とのいずれかを選択し、第4の値として出力する選択手段とを含み、
前記半導体装置はさらに、前記第1の電圧が遮断されたか否かを示す第5の値と、前記入出力回路が前記電極に出力している値を保持するか否かを示す第6の値とを出力する電源制御手段を含み、
前記入出力回路は、前記第5の値が前記第1の電圧の遮断を示しているときに前記第2の値をマスクして前記第2の電圧レベルに変換し、前記第5の値が前記第1の電圧の遮断を示していないときに前記第2の値を前記第2の電圧レベルに変換して出力する第1の変換手段と、
前記第5の値が前記第1の電圧の遮断を示しているときに前記第4の値をマスクして前記第2の電圧レベルに変換し、前記第5の値が前記第1の電圧の遮断を示していないときに前記第4の値を前記第2の電圧レベルに変換して出力する第2の変換手段と、
前記電源制御手段から出力される第6の値に応じて、前記第1の変換手段から出力される値を保持して出力する第1の保持手段と、
前記電源制御手段から出力される第6の値に応じて、前記第2の変換手段から出力される値を保持して出力する第2の保持手段と、
前記第1の保持手段から出力される値と前記第2の保持手段から出力される値とに応じて、前記電極に接続される前記外部のデバイスを駆動するバッファ手段とを含む、半導体装置。 A semiconductor device including a circuit group operating at a first voltage and an input / output circuit operating at a second voltage higher than the first voltage,
The circuit group includes a first storage unit that stores a first value for setting whether to permit connection of a pull-up resistor to an electrode to which an external device is connected;
Second storage means for storing a second value for setting the input / output direction of the input / output circuit;
Third storage means for storing a third value to be output to the electrode when the input / output circuit is in an output state;
Selecting means for selecting one of the first value and the third value according to the second value and outputting the selected value as a fourth value;
The semiconductor device further includes a fifth value indicating whether or not the first voltage is cut off, and a sixth value indicating whether or not the input / output circuit holds the value output to the electrode. Power supply control means for outputting
The input / output circuit masks the second value and converts it to the second voltage level when the fifth value indicates an interruption of the first voltage, and the fifth value is First conversion means for converting the second value into the second voltage level and outputting the second value when not indicating the interruption of the first voltage;
When the fifth value indicates an interruption of the first voltage, the fourth value is masked and converted to the second voltage level, and the fifth value is equal to the first voltage. Second conversion means for converting the fourth value to the second voltage level and outputting the second value when not indicating an interruption;
First holding means for holding and outputting the value output from the first conversion means according to the sixth value output from the power supply control means;
Second holding means for holding and outputting the value output from the second conversion means according to the sixth value output from the power supply control means;
A semiconductor device comprising: buffer means for driving the external device connected to the electrode according to a value output from the first holding means and a value output from the second holding means.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011222989A JP5695538B2 (en) | 2011-10-07 | 2011-10-07 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011222989A JP5695538B2 (en) | 2011-10-07 | 2011-10-07 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013085082A JP2013085082A (en) | 2013-05-09 |
JP5695538B2 true JP5695538B2 (en) | 2015-04-08 |
Family
ID=48529850
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011222989A Expired - Fee Related JP5695538B2 (en) | 2011-10-07 | 2011-10-07 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5695538B2 (en) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4384792B2 (en) * | 2000-07-07 | 2009-12-16 | Okiセミコンダクタ株式会社 | I / O circuit |
JP2008042719A (en) * | 2006-08-09 | 2008-02-21 | Matsushita Electric Ind Co Ltd | Interface circuit |
JP5172233B2 (en) * | 2007-07-27 | 2013-03-27 | ルネサスエレクトロニクス株式会社 | Semiconductor integrated circuit device |
JP2012222614A (en) * | 2011-04-08 | 2012-11-12 | Renesas Electronics Corp | Semiconductor device |
-
2011
- 2011-10-07 JP JP2011222989A patent/JP5695538B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2013085082A (en) | 2013-05-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7649393B2 (en) | Semiconductor integrated circuit having active and sleep modes and non-retention flip-flop that is initialized when switching from sleep mode to active mode | |
JP5058503B2 (en) | Electronic circuit provided with scan test circuit, integrated circuit, and power consumption reduction method used in integrated circuit | |
JP4832232B2 (en) | Semiconductor integrated circuit device and electronic device | |
JP6058714B2 (en) | High signal level compatible input / output circuit | |
JP4494390B2 (en) | Chips and systems | |
JP2008192106A (en) | Interface circuit | |
JP5203791B2 (en) | Level shift circuit | |
JP4882584B2 (en) | I / O circuit | |
JP2006279273A (en) | Interface circuit | |
JP2011530214A (en) | High signal level compatible input / output circuit | |
JP4137118B2 (en) | Semiconductor device | |
US7545171B2 (en) | Input/output device with fixed value during sleep mode or at a time of supplying initial voltage to system | |
JP2006295773A (en) | Semiconductor integrated circuit | |
US20060039206A1 (en) | Semiconductor device including voltage level conversion output circuit | |
JP2008219388A (en) | Open drain output circuit | |
JP5695538B2 (en) | Semiconductor device | |
JP4364752B2 (en) | Output circuit | |
JP4213605B2 (en) | Operation mode setting circuit | |
JP5266974B2 (en) | I / O circuit | |
US7893716B1 (en) | Hotsocket detection circuitry | |
JP4756701B2 (en) | Power supply voltage detection circuit | |
JP2009017436A (en) | Semiconductor device | |
JP2016032223A (en) | Semiconductor integrated circuit | |
JP7152681B2 (en) | Semiconductor integrated circuit device and level shifter circuit | |
JP4421791B2 (en) | Level shift circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140805 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150114 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150120 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150206 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5695538 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |