JP5691739B2 - Voltage generation circuit - Google Patents

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Description

本発明は、所定の電圧を生成する技術に関する。   The present invention relates to a technique for generating a predetermined voltage.

直流電源に接続されたトランジスタの制御で所定の電圧を生成して駆動負荷に供給する技術（ＤＣ-ＤＣコンバータ）が従来から提案されている。例えば特許文献１には、トランジスタの導通／非導通を制御する周期を低負荷時と高負荷時とで変化させる技術が提案されている。具体的には、所定の周波数の基準クロック信号と負荷に応じた可変の周波数の制御クロック信号との２系統を並列に生成し、高負荷時には基準クロック信号に応じてトランジスタを制御する一方、低負荷時には制御クロック信号に応じてトランジスタを制御する。以上の構成によれば、低負荷時に消費電力を低減することが可能である。   2. Description of the Related Art Conventionally, a technique (DC-DC converter) that generates a predetermined voltage and supplies it to a driving load by controlling a transistor connected to a DC power supply has been proposed. For example, Patent Document 1 proposes a technique for changing a cycle for controlling conduction / non-conduction of a transistor between a low load and a high load. Specifically, two systems of a reference clock signal having a predetermined frequency and a control clock signal having a variable frequency according to the load are generated in parallel, and the transistor is controlled according to the reference clock signal when the load is high. When the load is applied, the transistor is controlled in accordance with the control clock signal. According to the above configuration, it is possible to reduce power consumption when the load is low.

特開２００８−２３６８２２号公報JP 2008-236822 A

しかし、特許文献１の技術では、低負荷時には負荷が軽くなるほど、制御クロック信号の周波数が低下するので、トランジスタの動作周波数が可聴帯域に入り込むことがある。ＤＣ−ＤＣコンバータで発生した電圧を電源電圧として用いる場合、この電源電圧にはトランジスタの動作周波数に同期したリップル成分が重畳する。従来のＤＣ−ＤＣコンバータを可聴帯域の信号を処理する回路の電源電圧として用いると、ノイズが信号に重畳するといった問題があった。
以上の事情を考慮して、本発明は、負荷が軽くなっても電源ノイズを発生させないことを解決課題とする。 However, in the technique of Patent Document 1, since the frequency of the control clock signal decreases as the load becomes light at low loads, the operating frequency of the transistor may enter the audible band. When a voltage generated by the DC-DC converter is used as a power supply voltage, a ripple component synchronized with the operating frequency of the transistor is superimposed on the power supply voltage. When a conventional DC-DC converter is used as a power supply voltage for a circuit that processes an audible band signal, there is a problem that noise is superimposed on the signal.
In view of the above circumstances, an object of the present invention is not to generate power supply noise even when the load is lightened.

以上の課題を解決するために本発明が採用する手段を説明する。なお、本発明の理解を容易にするために、以下の説明では、本発明の要素と後述の実施形態の要素との対応を括弧書で付記するが、本発明の範囲を実施形態の例示に限定する趣旨ではない。   Means employed by the present invention to solve the above problems will be described. In order to facilitate the understanding of the present invention, in the following description, the correspondence between the elements of the present invention and the elements of the embodiments described later will be indicated in parentheses, but the scope of the present invention will be exemplified in the embodiments. It is not intended to be limited.

本発明の電圧生成回路は、高電位電源と低電位電源との間に直列に接続されたＰチャネルトランジスタ（ＴR1）、出力ノード（Ｎ）およびＮチャネルトランジスタ（ＴR2）と、前記出力ノードの電圧に応じた検出電圧（Ｖ１）と基準電圧（Ｖ２）との差分である誤差信号（Ｅrr）を生成する誤差信号生成部（３０）と、前記誤差信号の大きさに応じた期間だけアクティブとなる制御信号（ＣＴＬ）を生成する制御信号生成部（５０）と、前記制御信号のアクティブ期間が基準時間（Ｔref）より長い場合には、前記アクティブ期間の開始から前記基準時間が経過するまでの第１期間に前記Ｐチャネルトランジスタをオンさせ、前記制御信号のアクティブ期間が前記基準時間より短い場合には、当該アクティブ期間に前記Ｐチャネルトランジスタをオンさせる第１駆動部（８１）と、前記Ｎチャネルトランジスタをオン又はオフに制御する第２駆動部（８２〜８４）と、前記制御信号の周波数を下限周波数（ｆmin）から上限周波数（ｆmax）までの範囲で制御し、前記制御信号のアクティブ期間が前記基準時間より短い場合には、前記制御信号の周波数を下限周波数とし、前記制御信号のアクティブ期間が前記基準時間より長い場合には、当該アクティブ期間と前記基準時間との差の時間が長くなるほど前記制御信号の周波数が高くなるように制御する周波数制御部（６０）とを備える。   The voltage generation circuit of the present invention includes a P-channel transistor (TR1), an output node (N) and an N-channel transistor (TR2) connected in series between a high-potential power supply and a low-potential power supply, and the voltage of the output node. An error signal generation unit (30) that generates an error signal (Err) that is a difference between the detection voltage (V1) corresponding to the reference voltage (V2), and is active only for a period corresponding to the magnitude of the error signal. When a control signal generation unit (50) that generates a control signal (CTL) and an active period of the control signal are longer than a reference time (Tref), a first time from the start of the active period until the reference time elapses When the P channel transistor is turned on in one period and the active period of the control signal is shorter than the reference time, the P channel transistor is turned on in the active period. A first driving unit (81) for switching on, a second driving unit (82 to 84) for controlling the N-channel transistor on or off, and a frequency of the control signal from a lower limit frequency (fmin) to an upper limit frequency (fmax) When the active period of the control signal is shorter than the reference time, the frequency of the control signal is the lower limit frequency, and when the active period of the control signal is longer than the reference time, A frequency control unit (60) for controlling the frequency of the control signal to be higher as the difference between the active period and the reference time becomes longer.

この発明によれば、制御信号に同期してＰチャネルトランジスタおよびＮチャネルトランジスタが動作するところ、制御信号の周波数は、下限周波数より低下することはない。したがって、出力ノードから出力される電圧は、下限周波数より低い周波数成分を含まない。よって、出力ノードの電圧を平滑化して電源として用いる場合に、後段の回路の電源リップルの周波数成分を下限周波数以上とすることができる。   According to the present invention, when the P-channel transistor and the N-channel transistor operate in synchronization with the control signal, the frequency of the control signal does not fall below the lower limit frequency. Therefore, the voltage output from the output node does not include a frequency component lower than the lower limit frequency. Therefore, when the voltage at the output node is smoothed and used as a power supply, the frequency component of the power supply ripple of the subsequent circuit can be set to the lower limit frequency or more.

より具体的には、前記下限周波数は、可聴帯域より高い周波数であることが好ましい。この場合には、後段の回路が、可聴帯域内の信号を処理するものであっても、電源リップルによってノイズが可聴帯域に入り込むことを防止できる。   More specifically, the lower limit frequency is preferably higher than the audible band. In this case, even if the circuit in the subsequent stage processes a signal in the audible band, noise can be prevented from entering the audible band due to the power supply ripple.

上述した電圧発生回路において、前記第２駆動部は、前記Ｐチャネルトランジスタがオンからオフに切り替わると前記Ｎチャネルトランジスタをオンさせ、前記Ｐチャネルトランジスタがオンになってから前記基準時間が経過する基準時点より前に、前記出力ノードの電位が前記低電位電源を下回った場合には、前記Ｎチャネルトランジスタを前記基準時点でオフさせ、前記基準時点以降に、前記出力ノードの電位が前記低電位電源を下回った場合には、前記Ｎチャネルトランジスタを前記出力ノードの電位が前記低電位電源を下回った時点でオフさせる。   In the voltage generation circuit described above, the second drive unit turns on the N-channel transistor when the P-channel transistor is switched from on to off, and the reference time elapses after the P-channel transistor is turned on. If the potential of the output node falls below the low potential power supply before the time point, the N-channel transistor is turned off at the reference time point, and the potential of the output node is changed to the low potential power source after the reference time point. When the voltage is lower than, the N channel transistor is turned off when the potential of the output node is lower than the low potential power source.

この発明によれば、ＮチャネルトランジスタはＰチャネルトランジスタがオフになるとオンし、出力ノードの電位が低電位電源を下回るとオフさせる。但し、基準時点より前に出力ノードの電位が低電位電源を下回る場合には、出力ノードの電位が低電位電源を下回ってもＮチャネルトランジスタのオンを維持し、基準時点においてＮチャネルトランジスタをオフさせる。従って、負荷がどれだけ軽くなっても、ＮチャネルトランジスタとＰチャネルトランジスタとを必ず基準時間だけは動作させる。よって、出力ノードの電圧に重畳するリップル成分の下限周波数を設定することができる。
また、出力ノードの電位が低電位電源を下回る場合にＮチャネルトランジスタを動作させると、消費電力が増加するが、負荷が重くなるにつれて、無効な電力の消費が減少する。従って、ブリーダー抵抗を用いて、トランジスタの動作周波数に下限周波数を設定する場合と比較して消費電力を削減することができる。 According to the present invention, the N-channel transistor is turned on when the P-channel transistor is turned off, and turned off when the potential of the output node is lower than the low potential power source. However, if the potential of the output node falls below the low-potential power supply before the reference time, the N-channel transistor remains on even when the output node potential falls below the low-potential power supply, and the N-channel transistor is turned off at the reference time. Let Therefore, no matter how light the load is, the N-channel transistor and the P-channel transistor are always operated for the reference time. Therefore, the lower limit frequency of the ripple component superimposed on the voltage of the output node can be set.
In addition, when the N-channel transistor is operated when the potential of the output node is lower than the low potential power source, power consumption increases, but as the load becomes heavier, invalid power consumption decreases. Therefore, power consumption can be reduced as compared with the case where the lower limit frequency is set as the operating frequency of the transistor using the bleeder resistor.

上述した電圧発生回路において、前記周波数制御部は、容量素子（６５）と、前記容量素子の電圧と所定電圧とを比較する比較部（６８）と、前記容量素子に電流を供給する供給部（６１、６２、６４）と、前記容量素子に充電された電荷を放電させる放電部（６３）とを備え、前記供給部は、前記制御信号のアクティブ期間が前記基準時間より短い場合には、所定値の電流を前記容量素子に供給し、前記制御信号のアクティブ期間が前記基準時間より長い場合には、当該アクティブ期間と前記基準時間との差の時間は前記所定値よりも大きな電流を前記容量素子に供給し、その他の時間は前記所定値の電流を前記容量素子に供給し、前記比較部の出力信号に基づいて前記放電部を制御するリセット信号（ＲＥＳ）を生成し、当該リセット信号を前記制御信号生成部に供給し、前記制御信号生成部は、前記リセット信号と同期して前記制御信号を生成することが好ましい。
この発明によれば、容量素子の電圧が所定電圧に達すると、リセット信号が生成され、このリセット信号によって容量素子に充電された電荷が放電されるので、周波数制御部は発振回路として機能する。そして、容量素子への充電電流は、制御信号のアクティブ期間が基準時間より長い場合に、アクティブ期間と基準時間の差の時間だけ大きくなるように制御されるので、リセット信号の周期が短くなる。すなわち、負荷がある程度以上大きくなると、負荷の大きさに応じて制御信号の周波数が高くなるように制御することができる。 In the voltage generation circuit described above, the frequency control unit includes a capacitive element (65), a comparison unit (68) that compares the voltage of the capacitive element with a predetermined voltage, and a supply unit that supplies current to the capacitive element ( 61, 62, 64) and a discharge unit (63) for discharging the electric charge charged in the capacitive element, and the supply unit is predetermined when the active period of the control signal is shorter than the reference time. When a current having a value is supplied to the capacitive element and an active period of the control signal is longer than the reference time, a time difference between the active period and the reference time is larger than the predetermined value. At other times, the current of the predetermined value is supplied to the capacitive element, and a reset signal (RES) for controlling the discharge unit is generated based on the output signal of the comparison unit. It was supplied to the control signal generating unit, the control signal generating section preferably generates the control signal in synchronization with the reset signal.
According to the present invention, when the voltage of the capacitive element reaches a predetermined voltage, a reset signal is generated, and the charge charged in the capacitive element is discharged by the reset signal, so that the frequency control unit functions as an oscillation circuit. Then, when the active period of the control signal is longer than the reference time, the charging current to the capacitive element is controlled so as to be increased by the difference between the active period and the reference time, so that the cycle of the reset signal is shortened. That is, when the load increases to a certain extent, the control signal can be controlled so that the frequency of the control signal increases according to the size of the load.

上述した電圧発生回路において、前記制御信号のアクティブ期間の開始から前記基準時間が経過するまでの期間にアクティブとなる信号を反転した基準信号（７２ａ）を生成する基準信号生成部（７０）と、前記第２駆動部は、前記出力ノードの電位が前記低電位電源の電位を下回る期間を検出して検出信号（８２ａ）を生成する検出信号生成部（８２）と、前記検出信号と前記基準信号との論理積を演算する論理回路（８３）と、前記Ｐチャネルトランジスタのオン・オフを制御する信号がセット端子に供給され、前記論理回路の出力信号（８３ａ）がリセット端子に供給され、出力信号（ＤR2）を前記Ｎチャネルトランジスタのゲートに供給するＳＲフリップフロップ（８４）とを備えることが好ましい。   In the voltage generation circuit described above, a reference signal generation unit (70) that generates a reference signal (72a) obtained by inverting a signal that becomes active during a period from the start of the active period of the control signal to the passage of the reference time; The second driving unit includes a detection signal generation unit (82) that generates a detection signal (82a) by detecting a period in which the potential of the output node is lower than the potential of the low-potential power supply, and the detection signal and the reference signal And a logic circuit (83) that calculates the logical product of the P channel transistor and a signal for controlling on / off of the P-channel transistor are supplied to the set terminal, and an output signal (83a) of the logic circuit is supplied to the reset terminal and output. It is preferable to include an SR flip-flop (84) for supplying a signal (DR2) to the gate of the N-channel transistor.

この発明によれば、論理回路によって検出信号の立ち上がりが基準信号によってマスクされるので、Ｐチャネルトランジスタがオンしてから基準時間が経過するまでに検出信号の立ち上がりが発生してもこれをマスクして、Ｎチャネルトランジスタのオンを継続し、Ｐチャネルトランジスタがオンしてから基準時間が経過した時点でＮチャネルトランジスタをオフさせることができる。これによって、ＮチャネルトランジスタとＰチャネルトランジスタとを必ず基準時間だけは動作させる。よって、出力ノードの電圧に重畳するリップル成分の下限周波数を設定することができる。   According to the present invention, since the rise of the detection signal is masked by the reference signal by the logic circuit, even if the rise of the detection signal occurs before the reference time elapses after the P-channel transistor is turned on, this is masked. Thus, the N-channel transistor can be kept on, and the N-channel transistor can be turned off when the reference time has elapsed since the P-channel transistor was turned on. Thus, the N-channel transistor and the P-channel transistor are always operated only for the reference time. Therefore, the lower limit frequency of the ripple component superimposed on the voltage of the output node can be set.

本発明の実施形態に係る電圧生成回路のブロック図である。It is a block diagram of the voltage generation circuit which concerns on embodiment of this invention. 各信号のタイミングチャートである。It is a timing chart of each signal. リセット信号の周波数と負荷の関係を示すグラフである。It is a graph which shows the relationship between the frequency of a reset signal, and load. 第1領域におけるノードの電圧と各種信号との関係を示すタイミングチャートである。6 is a timing chart showing a relationship between a voltage of a node and various signals in a first region. 第1領域におけるノードの電圧とＰチャネルトランジスタおよびＮチャネルトランジスタのオン時間の関係を説明するための説明図である。It is explanatory drawing for demonstrating the relationship between the voltage of the node in a 1st area | region, and the ON time of a P channel transistor and an N channel transistor.

図１は、本発明の実施形態に係る電圧生成回路１００のブロック図であり、図２はそのタイミングチャートである。電圧生成回路１００は、直流電源が発生する入力電圧ＶINに応じた出力電圧ＶOUTを生成して出力端子１４に供給する電源回路（ＤＣ-ＤＣコンバータ）である。出力端子１４には駆動負荷（図示略）が接続される。図１に示すように、電圧生成回路１００は、ＰチャネルトランジスタＴR1とＮチャネルトランジスタＴR2とチョークコイルＬと平滑容量Ｃとを含む。   FIG. 1 is a block diagram of a voltage generation circuit 100 according to an embodiment of the present invention, and FIG. 2 is a timing chart thereof. The voltage generation circuit 100 is a power supply circuit (DC-DC converter) that generates an output voltage VOUT corresponding to an input voltage VIN generated by a DC power supply and supplies the output voltage VOUT to the output terminal 14. A driving load (not shown) is connected to the output terminal 14. As shown in FIG. 1, the voltage generation circuit 100 includes a P-channel transistor TR1, an N-channel transistor TR2, a choke coil L, and a smoothing capacitor C.

トランジスタＴR1とトランジスタＴR2とは電源間に直列に接続される。具体的には、トランジスタＴR1のドレインとトランジスタＴR2のドレインとが出力ノードＮにて相互に接続され、トランジスタＴR1のソースには入力電圧ＶINが供給されるとともにトランジスタＴR2のソースは接地される。チョークコイルＬは、トランジスタＴR1およびトランジスタＴR2の接続点Ｎと出力端子１４（駆動負荷）との間に介在する。平滑容量Ｃは、出力端子１４に接続されて出力電圧ＶOUTを平滑化する。   Transistors TR1 and TR2 are connected in series between the power supplies. Specifically, the drain of the transistor TR1 and the drain of the transistor TR2 are connected to each other at the output node N, the input voltage VIN is supplied to the source of the transistor TR1, and the source of the transistor TR2 is grounded. The choke coil L is interposed between the connection point N of the transistors TR1 and TR2 and the output terminal 14 (drive load). The smoothing capacitor C is connected to the output terminal 14 and smoothes the output voltage VOUT.

誤差信号生成回路３０は、出力端子１４に発生する出力電圧ＶOUTに応じた誤差信号Ｅrrを生成する。誤差信号生成回路３０は、図１に示すように、抵抗素子３２２と抵抗素子３２４と電圧源３４と増幅器（誤差増幅器）３６とを含んで構成される。抵抗素子３２２および抵抗素子３２４は、出力端子１４から帰還される出力電圧ＶOUTの分圧で帰還電圧Ｖ1を生成する。電圧源３４は、所定の比較電圧Ｖ2を生成する直流電源である。帰還電圧Ｖ1は増幅器３６の非反転入力端子に供給され、比較電圧Ｖ2は増幅器３６の反転入力端子に供給される。増幅器３６は、帰還電圧Ｖ1と比較電圧Ｖ2との差電圧を増幅して誤差信号Ｅrrを生成する。具体的には、出力電圧ＶOUTが比較電圧Ｖ2に対して高いほど誤差信号Ｅrrは上昇し、出力電圧ＶOUTが比較電圧Ｖ2に対して低いほど誤差信号Ｅrrは低下する。   The error signal generation circuit 30 generates an error signal Err corresponding to the output voltage VOUT generated at the output terminal 14. As shown in FIG. 1, the error signal generation circuit 30 includes a resistance element 322, a resistance element 324, a voltage source 34, and an amplifier (error amplifier) 36. The resistance element 322 and the resistance element 324 generate a feedback voltage V1 by dividing the output voltage VOUT fed back from the output terminal 14. The voltage source 34 is a DC power source that generates a predetermined comparison voltage V2. The feedback voltage V1 is supplied to the non-inverting input terminal of the amplifier 36, and the comparison voltage V2 is supplied to the inverting input terminal of the amplifier 36. The amplifier 36 amplifies the difference voltage between the feedback voltage V1 and the comparison voltage V2, and generates an error signal Err. Specifically, the error signal Err increases as the output voltage VOUT is higher than the comparison voltage V2, and the error signal Err decreases as the output voltage VOUT is lower than the comparison voltage V2.

図１の三角波信号生成回路４０は、リセット信号ＲＥＳの周期でレベルが変化する三角波信号Ｖrampを生成する（図２参照）。三角波信号生成回路４０は、電流源４２とトランジスタ４４と容量素子４６とを備える。容量素子４６の両端間の電圧が三角波信号Ｖrampとして比較回路５０に供給される。電流源４２は、所定の電流を生成して容量素子４６に供給する定電流源である。トランジスタ４４は、容量素子４６の両端間に介在するスイッチである。トランジスタ４４がオフ状態である期間は、容量素子４６が定電流で充電されるので、ノード４５の電位は直線的に上昇する。一方、トランジスタ４４のゲートには、パルス状のリセット信号ＲＥＳが供給される。リセット信号ＲＥＳのアクティブ期間にトランジスタ４４はオン状態となり、容量素子４６に充電された電荷が放電される。これによって、三角波信号Ｖrampが得られる。   The triangular wave signal generation circuit 40 in FIG. 1 generates a triangular wave signal Vramp whose level changes with the period of the reset signal RES (see FIG. 2). The triangular wave signal generation circuit 40 includes a current source 42, a transistor 44, and a capacitive element 46. The voltage across the capacitive element 46 is supplied to the comparison circuit 50 as a triangular wave signal Vramp. The current source 42 is a constant current source that generates a predetermined current and supplies it to the capacitive element 46. The transistor 44 is a switch interposed between both ends of the capacitive element 46. During the period in which the transistor 44 is off, the capacitor 46 is charged with a constant current, so that the potential of the node 45 rises linearly. On the other hand, a pulsed reset signal RES is supplied to the gate of the transistor 44. During the active period of the reset signal RES, the transistor 44 is turned on, and the charge charged in the capacitor 46 is discharged. Thereby, a triangular wave signal Vramp is obtained.

図１の比較回路５０は、反転入力端子と非反転入力端子とを含む演算増幅器で構成される。誤差信号生成回路３０が生成した誤差信号Ｅrrが比較回路５０の非反転入力端子に供給され、三角波信号Ｖrampが比較回路５０の反転入力端子に供給される。比較回路５０は、誤差信号Ｅrrと三角波信号Ｖrampとを比較して比較の結果に応じた制御信号ＣＴＬを生成する。具体的には、図２に示すように、誤差信号Ｅrrが三角波信号Ｖrampを上回る場合には制御信号ＣＴＬがハイレベルに設定され、誤差信号Ｅrrが三角波信号Ｖrampを下回る場合には制御信号ＣＴＬがローレベルに設定される。   The comparison circuit 50 in FIG. 1 is composed of an operational amplifier including an inverting input terminal and a non-inverting input terminal. The error signal Err generated by the error signal generation circuit 30 is supplied to the non-inverting input terminal of the comparison circuit 50, and the triangular wave signal Vramp is supplied to the inverting input terminal of the comparison circuit 50. The comparison circuit 50 compares the error signal Err and the triangular wave signal Vramp to generate a control signal CTL corresponding to the comparison result. Specifically, as shown in FIG. 2, when the error signal Err exceeds the triangular wave signal Vramp, the control signal CTL is set to a high level, and when the error signal Err falls below the triangular wave signal Vramp, the control signal CTL is Set to low level.

前述のように軽負荷時ほど誤差信号Ｅrrのレベルは低下するから、負荷が重くなるに従って各制御パルスＰXのパルス幅ＷXは長くなる（低負荷時ほどパルス幅ＷXは短くなる）。以上の説明から理解されるように、比較回路５０は、誤差信号Ｅrr（出力電圧ＶOUT）に応じたパルス幅ＷXのパルスＰXが配置された制御信号ＣＴＬを生成するパルス幅変調回路として機能する。   As described above, since the level of the error signal Err decreases as the load is lighter, the pulse width WX of each control pulse PX increases as the load increases (the pulse width WX decreases as the load decreases). As can be understood from the above description, the comparison circuit 50 functions as a pulse width modulation circuit that generates the control signal CTL in which the pulse PX having the pulse width WX corresponding to the error signal Err (output voltage VOUT) is arranged.

図１のリセット信号生成回路６０は、制御信号ＣＴＬのアクティブ期間（ハイレベル）が予め定められた基準時間Ｔrefより短い場合に、一定の周期のリセット信号ＲＥＳを生成し、制御信号ＣＴＬのアクティブ期間が基準時間Ｔrefより長い場合に、基準時間Ｔrefとアクティブ期間との差の時間が長くなるほど、周期が短くなるリセット信号ＲＥＳを生成する。   The reset signal generation circuit 60 in FIG. 1 generates a reset signal RES having a constant period when the active period (high level) of the control signal CTL is shorter than a predetermined reference time Tref, and the active period of the control signal CTL. Is longer than the reference time Tref, the reset signal RES having a shorter period is generated as the difference between the reference time Tref and the active period becomes longer.

リセット信号生成回路６０は、第１電流ｉ１を出力する第１電流源６１および第２電流ｉ２を出力する第２電流源６２と、トランジスタ６３および６４と、容量素子６５とを備える。差分時間信号Ｚが非アクティブ（ハイレベル）の場合にトランジスタ６４はオフしており、容量素子６５は第1電流ｉ１によって充電されるが、差分時間信号Ｚがアクティブ（ローレベル）の場合にトランジスタ６４がオンし、容量素子６５は第１電流ｉ１および第２電流ｉ２によって充電される。   The reset signal generation circuit 60 includes a first current source 61 that outputs a first current i1, a second current source 62 that outputs a second current i2, transistors 63 and 64, and a capacitive element 65. When the differential time signal Z is inactive (high level), the transistor 64 is off, and the capacitive element 65 is charged by the first current i1, but when the differential time signal Z is active (low level), the transistor 64 is turned on, and the capacitive element 65 is charged by the first current i1 and the second current i2.

コンパレータ６８の非反転入力端子はノード６６と接続される一方、その反転入力端子には電圧源６７から比較電圧Ｖ3が供給される。コンパレータ６８の出力信号はノード６６の電圧が比較電圧Ｖ3を上回るとハイレベルになる。波形整形回路６９はコンパレータ６８の出力信号の立ち上がりエッジに同期して、所定期間だけハイレベルとなるリセット信号ＲＥＳを生成する。リセット信号ＲＥＳは、トランジスタ６３のゲートに供給される。リセット信号ＲＥＳがハイレベルになると、トランジスタ６３がオン状態となり、容量素子６５に蓄積された電荷が放電される。すなわち、リセット信号ＲＥＳの周期は、容量素子６５の放電によってノード６６の電圧が接地となってから電圧源６７の電圧Ｖ3になるまでの時間となる。容量素子６５に流れ込む電流は、トランジスタ６４がオン状態になる方が大きい。このため、差分時間信号Ｚのアクティブ期間が長い程、リセット信号ＲＥＳの周期は短くなる。リセット信号ＲＥＳがトランジスタ６３のゲートに帰還されるので、リセット信号生成回路６０は発振回路として機能する。なお、本実施形態でが、第１電流ｉ１と第２電流ｉ２との大きさは等しいものとする。また、リセット信号ＲＥＳは、三角波信号生成回路４０と、差分時間信号生成回路７０に供給される。三角波信号生成回路４０と差分時間信号生成回路７０とは、リセット信号ＲＥＳに同期して動作する。このため、図２に示すように三角波信号Ｖraｍp、制御信号ＣＴＬ、及びＭａｘＰｏｎ信号７１ａはリセット信号ＲＥＳと同期する。よって、リセット信号生成回路６０は、制御信号ＣＴＬの周波数を制御する周波数制御部として機能する。   The non-inverting input terminal of the comparator 68 is connected to the node 66, while the comparison voltage V 3 is supplied from the voltage source 67 to the inverting input terminal. The output signal of the comparator 68 becomes high level when the voltage at the node 66 exceeds the comparison voltage V3. The waveform shaping circuit 69 generates a reset signal RES that becomes high level for a predetermined period in synchronization with the rising edge of the output signal of the comparator 68. The reset signal RES is supplied to the gate of the transistor 63. When the reset signal RES becomes high level, the transistor 63 is turned on, and the charge accumulated in the capacitor 65 is discharged. That is, the period of the reset signal RES is a time from when the voltage of the node 66 is grounded due to the discharge of the capacitive element 65 until the voltage V3 of the voltage source 67 is reached. The current flowing into the capacitor 65 is larger when the transistor 64 is turned on. Therefore, the longer the active period of the differential time signal Z, the shorter the cycle of the reset signal RES. Since the reset signal RES is fed back to the gate of the transistor 63, the reset signal generation circuit 60 functions as an oscillation circuit. In the present embodiment, the first current i1 and the second current i2 are assumed to have the same magnitude. The reset signal RES is supplied to the triangular wave signal generation circuit 40 and the differential time signal generation circuit 70. The triangular wave signal generation circuit 40 and the differential time signal generation circuit 70 operate in synchronization with the reset signal RES. For this reason, as shown in FIG. 2, the triangular wave signal Vramp, the control signal CTL, and the MaxPon signal 71a are synchronized with the reset signal RES. Therefore, the reset signal generation circuit 60 functions as a frequency control unit that controls the frequency of the control signal CTL.

差分時間信号生成回路７０は、リセット信号ＲＥＳがアクティブになってから基準時間ＴrefだけハイレベルとなるＭａｘＰｏｎ信号７１ａを生成するパルス生成回路７１と、インバータ７２と、ナンド回路７３とを備える。ＭａｘＰｏｎ信号７１ａのハイレベル期間は、ＰチャネルトランジスタＴR1がオン状態となる最大時間を示している。すなわち、ＰチャネルトランジスタＴR1は基準時間Ｔrefを超えてオン状態となることはない。   The differential time signal generation circuit 70 includes a pulse generation circuit 71 that generates a MaxPon signal 71a that is high for the reference time Tref after the reset signal RES becomes active, an inverter 72, and a NAND circuit 73. The high level period of the MaxPon signal 71a indicates the maximum time during which the P-channel transistor TR1 is turned on. That is, the P-channel transistor TR1 is not turned on beyond the reference time Tref.

また、ＭａｘＰｏｎ信号７１ａはインバータ７２で反転され、反転されたＭａｘＰｏｎ信号７１ａと制御信号ＣＴＬと論理積の反転がナンド回路７３で演算される。この結果、差分時間信号Ｚは、図２に示すように制御信号ＣＴＬのハイレベル期間が基準時間Ｔrefよりも長くなった場合に、差分時間信号Ｚがアクティブ（ローレベル）となる。上述したように差分時間信号Ｚがアクティブになるとトランジスタ６４がオンするので、図２に示すように、ノード６６の電圧Ｙの傾きは、差分時間信号Ｚがアクティブとなる期間Ｔｘに急峻となる。   Further, the MaxPon signal 71a is inverted by the inverter 72, and the NAND circuit 73 calculates the inverted logical product of the inverted MaxPon signal 71a and the control signal CTL. As a result, the differential time signal Z becomes active (low level) when the high level period of the control signal CTL becomes longer than the reference time Tref as shown in FIG. As described above, since the transistor 64 is turned on when the differential time signal Z becomes active, as shown in FIG. 2, the slope of the voltage Y at the node 66 becomes steep during the period Tx during which the differential time signal Z is active.

図１の駆動部８０は、制御信号ＣＴＬとＭａｘＰｏｎ信号７１ａとの論理積の反転を演算して得た駆動信号ＤR1をＰチャネルトランジスタＴR1に供給するナンド回路８１（第１駆動部）を備える。トランジスタＴR1は駆動信号ＤR1がローレベルの期間、オン状態となる。ＭａｘＰｏｎ信号７１ａはトランジスタＴR1がオンする最大時間を規定する。また、駆動部８０は、コンパレータ８２、アンド回路８３、およびＳＲフリップフロップ８４を備える。これらの構成は、Ｎチャンネル型のトランジスタＴR2のオン・オフを制御する駆動信号ＤR2を生成する第２駆動部として機能する。   The drive unit 80 of FIG. 1 includes a NAND circuit 81 (first drive unit) that supplies a drive signal DR1 obtained by calculating the inversion of the logical product of the control signal CTL and the MaxPon signal 71a to the P-channel transistor TR1. The transistor TR1 is turned on while the drive signal DR1 is at a low level. The MaxPon signal 71a defines the maximum time for which the transistor TR1 is turned on. The drive unit 80 includes a comparator 82, an AND circuit 83, and an SR flip-flop 84. These configurations function as a second drive unit that generates a drive signal DR2 for controlling on / off of the N-channel transistor TR2.

ＳＲフリップフロップ８４の出力信号が駆動信号ＤR2となる。ＳＲフリップフロップ８４のセット端子には駆動信号ＤR1が供給される。したがって、駆動信号ＤR1がローレベルからハイレベルに遷移してトランジスタＴR1がオンからオフに切り替わると、駆動信号ＤR2がローレベルからハイレベルに遷移する。
駆動信号ＤR2がハイレベルからローレベルに遷移するタイミングは、セット端子に供給されるアンド回路８３の出力信号８３ａによって定まる。アンド回路８３は、ＭａｘＰｏｎ信号７１ａを反転した信号７２ａと、コンパレータ８２の出力信号８２ａとの論理積を演算して信号８３ａを出力する。
コンパレータ８２の反転入力端子には、ノードＮ（トランジスタＴR2のドレイン）の電圧が供給される一方、その非反転入力端子にはトランジスタＴR2のソースの電圧が供給される。したがって、トランジスタＴR2のソースの電圧（接地電圧）が、トランジスタＴR2のドレインの電圧よりも高い場合に、コンパレータ８２の出力信号８２ａはハイレベルとなる。 The output signal of the SR flip-flop 84 becomes the drive signal DR2. The drive signal DR1 is supplied to the set terminal of the SR flip-flop 84. Accordingly, when the drive signal DR1 changes from low level to high level and the transistor TR1 changes from on to off, the drive signal DR2 changes from low level to high level.
The timing at which the drive signal DR2 transitions from the high level to the low level is determined by the output signal 83a of the AND circuit 83 supplied to the set terminal. The AND circuit 83 calculates a logical product of the signal 72a obtained by inverting the MaxPon signal 71a and the output signal 82a of the comparator 82, and outputs a signal 83a.
The voltage of the node N (the drain of the transistor TR2) is supplied to the inverting input terminal of the comparator 82, while the voltage of the source of the transistor TR2 is supplied to the non-inverting input terminal. Therefore, when the voltage at the source of the transistor TR2 (ground voltage) is higher than the voltage at the drain of the transistor TR2, the output signal 82a of the comparator 82 becomes high level.

ＰチャネルトランジスタＴR1がオンとなる時間は駆動信号ＤR1がアクティブ（ローレベル）となる時間であり、負荷が重くなると次第に長くなり、基準時間Ｔrefに達すると、一定になる。一方、ＮチャネルトランジスタＴR2がオンとなる時間は駆動信号ＤR2がアクティブ（ハイレベル）となる時間である。ＳＲフリップフロップのセット端子には駆動信号ＤR1が供給されるので、ＰチャネルトランジスタＴR1がオンからオフに切り替わると、ＮチャネルトランジスタＴR2はオンとなる。   The time when the P-channel transistor TR1 is turned on is the time when the drive signal DR1 becomes active (low level), and becomes longer as the load becomes heavier, and becomes constant when the reference time Tref is reached. On the other hand, the time when the N-channel transistor TR2 is turned on is the time when the drive signal DR2 is active (high level). Since the drive signal DR1 is supplied to the set terminal of the SR flip-flop, the N-channel transistor TR2 is turned on when the P-channel transistor TR1 is switched from on to off.

次に、ＮチャネルトランジスタＴR2がオンからオフに切り替わるタイミングは、リセット端子に供給される信号８３ａによって規定される。出力信号８３ａを生成するアンド回路８３は、ＭａｘＰｏｎ信号７１ａを反転した信号７２ａを用いてコンパレータ８２の出力信号８２ａをマスクするマスク手段として機能する。即ち、駆動信号ＤR1がアクティブになってから基準時間Ｔrefが経過するまでの間に発生した出力信号８３ａの立ち上がりは、信号７２ａによってマスクされる。この結果、ＮチャネルトランジスタＴR2がオンからオフに切り替わるタイミングは、駆動信号ＤR1がアクティブになってから基準時間Ｔrefが経過する時点となる。一方、駆動信号ＤR1がアクティブになってから基準時間Ｔrefが経過する時点より後にコンパレータ８２の出力信号８２ａの立ち上がりが発生した場合には、当該時点でＮチャネルトランジスタＴR2がオンからオフに切り替わる。
このように、ＮチャネルトランジスタＴR2がオンからオフに切り替わるタイミングを制御することよって、ＰチャネルトランジスタＴR1とＮチャネルトランジスタＴR2が動作する時間が基準時間Ｔrefより短くならないように制御することができる。 Next, the timing at which the N-channel transistor TR2 switches from on to off is defined by the signal 83a supplied to the reset terminal. The AND circuit 83 that generates the output signal 83a functions as a mask unit that masks the output signal 82a of the comparator 82 using a signal 72a obtained by inverting the MaxPon signal 71a. That is, the rising edge of the output signal 83a generated between the time when the drive signal DR1 becomes active and the time when the reference time Tref elapses is masked by the signal 72a. As a result, the timing at which the N-channel transistor TR2 switches from on to off is the time when the reference time Tref elapses after the drive signal DR1 becomes active. On the other hand, when the rising edge of the output signal 82a of the comparator 82 occurs after the reference time Tref elapses after the drive signal DR1 becomes active, the N-channel transistor TR2 is switched from on to off at that time.
In this way, by controlling the timing at which the N-channel transistor TR2 is switched from on to off, it is possible to control the operation time of the P-channel transistor TR1 and the N-channel transistor TR2 not to be shorter than the reference time Tref.

以上の構成において、リセット信号ＲＥＳの周波数は、図３に示すように変化する。このうち軽負荷に対応する第１領域Ｘ１および中負荷に対応する第２領域Ｘ２ではＰＦＭ制御が実行され、重負荷に対応する第３領域Ｘ３では上限周波数ｆmaxで動作するＰＷＭ制御が実行される。
まず、軽負荷に対応する第１領域Ｘ１は負荷の大きさがＲ１未満である。これは、制御信号ＣＴＬのアクティブ期間が基準時間Ｔｒより短い場合である。この場合には、差分時間信号Ｚが非アクティブとなるのでトランジスタ６４がオフしている。このため、第２電流ｉ２がノード６６に流れ込むことはない。したがって、リセット信号ＲＥＳの周波数は、第１電流ｉ１のみによって定まるので、この周波数が一定の下限周波数ｆminとなる。 In the above configuration, the frequency of the reset signal RES changes as shown in FIG. Among these, the PFM control is executed in the first region X1 corresponding to the light load and the second region X2 corresponding to the medium load, and the PWM control operating at the upper limit frequency fmax is executed in the third region X3 corresponding to the heavy load. .
First, in the first region X1 corresponding to a light load, the magnitude of the load is less than R1. This is a case where the active period of the control signal CTL is shorter than the reference time Tr. In this case, since the differential time signal Z becomes inactive, the transistor 64 is turned off. Therefore, the second current i2 does not flow into the node 66. Therefore, since the frequency of the reset signal RES is determined only by the first current i1, this frequency becomes a constant lower limit frequency fmin.

ところで、本実施形態の電圧発生回路１００は、可聴帯域の信号を処理する回路の電源として用いられる。ノードＮから出力される信号は、コイルＬや平滑容量Ｃによって積分されて出力電圧ＶOUTとなるが、ノードＮの電圧変化を完全に除去することはできない。
出力電圧ＶOUTに重畳するリップル成分が可聴帯域に入り込むと、後段の回路において電源リップルが信号ノイズとなる。そこで、本実施形態では、下限周波数ｆminを可聴帯域より高い周波数に設定している。 By the way, the voltage generation circuit 100 of this embodiment is used as a power source of a circuit that processes an audible band signal. The signal output from the node N is integrated by the coil L and the smoothing capacitor C to become the output voltage VOUT, but the voltage change at the node N cannot be completely removed.
When the ripple component superimposed on the output voltage VOUT enters the audible band, the power supply ripple becomes signal noise in the subsequent circuit. Therefore, in this embodiment, the lower limit frequency fmin is set to a frequency higher than the audible band.

図４に、第1領域Ｘ１におけるノードＮの電圧ＶNを示す。第１領域Ｘ１では、制御信号ＣＴＬのアクティブ期間において、駆動信号ＤR1がアクティブとなりＰチャネルトランジスタＴR1がオンする。ＰチャネルトランジスタＴR1のオン期間では、出力電流ＩLがノードＮから吐き出され、電圧ＶNが増加する。
次に、制御信号ＣＴＬの非アクティブ期間の開始からＭａｘＰｏｎ信号７１ａのアクティブ期間が終了まで駆動信号ＤR2がアクティブとなり、ＮチャネルトランジスタＴR2がオンする。ＮチャネルトランジスタＴR2のオン期間では、出力電流ＩLがノードＮに吸い込まれ、電圧ＶNが減少する。 FIG. 4 shows the voltage VN at the node N in the first region X1. In the first region X1, during the active period of the control signal CTL, the drive signal DR1 becomes active and the P-channel transistor TR1 is turned on. During the ON period of the P-channel transistor TR1, the output current IL is discharged from the node N, and the voltage VN increases.
Next, the drive signal DR2 becomes active from the start of the inactive period of the control signal CTL to the end of the active period of the MaxPon signal 71a, and the N channel transistor TR2 is turned on. During the ON period of the N-channel transistor TR2, the output current IL is sucked into the node N, and the voltage VN decreases.

第１領域Ｘ１では、電圧ＶNが負の値になってもＮチャネルトランジスタＴR2のオン期間が継続する。負荷に供給される実質的な電力は、正の電圧ＶNの面積Ｓ１から負の電圧ＶNの面積Ｓ２を減算したものとなる。すなわち、負の電圧ＶNの部分は、負荷に供給されない無効になる電力となってしまう。しなしながら、負荷が軽くなった場合でも、ＰチャネルトランジスタＴR1とＮチャネルトランジスタＴR2とを動作させることによって、ＰＦＭ制御における下限周波数ｆminを規定することが可能となる。   In the first region X1, the ON period of the N-channel transistor TR2 continues even when the voltage VN becomes a negative value. The substantial power supplied to the load is obtained by subtracting the area S2 of the negative voltage VN from the area S1 of the positive voltage VN. That is, the portion of the negative voltage VN becomes invalid power that is not supplied to the load. However, even when the load becomes light, the lower limit frequency fmin in the PFM control can be defined by operating the P-channel transistor TR1 and the N-channel transistor TR2.

次に、図５を参照して、第1領域Ｘ１におけるノードＮの電圧ＶNとＰチャネルトランジスタおよびＮチャネルトランジスタのオン時間の関係を説明する。同図（Ａ）が誤差信号Ｅｒｒがゼロの場合である。この場合は、面積Ｓ１と面積Ｓ２とが等しくなる。この結果、負荷には電力が供給されず、面積Ｓ２に相当する電力が無駄になる。この状態から、少し負荷が大きくなると、同図（Ｂ）に示すように、Ｓ１−Ｓ２＞０になる。この場合には、面積Ｓ１と面積Ｓ２の差分に相当する電力が負荷に供給される。さらに、負荷が大きくなるとやがて同図（Ｃ）に示すようにＳ２＝０になる。この場合には、ノードＮの電圧ＶNが負にならず、電力が無駄にならない。   Next, with reference to FIG. 5, the relationship between the voltage VN of the node N in the first region X1 and the on-time of the P-channel transistor and the N-channel transistor will be described. FIG. 6A shows the case where the error signal Err is zero. In this case, the area S1 and the area S2 are equal. As a result, power is not supplied to the load, and power corresponding to the area S2 is wasted. If the load is slightly increased from this state, S1−S2> 0 as shown in FIG. In this case, power corresponding to the difference between the area S1 and the area S2 is supplied to the load. Further, when the load increases, S2 = 0 as shown in FIG. In this case, the voltage VN at the node N is not negative, and power is not wasted.

このように本実施形態では、負荷で電力を消費しない場合にも電力を消費するが、無効な電力は負荷が重くなるにつれ減少する。従来のＰＦＭ制御を用いたＤＣ−ＤＣコンバータにおいて、下限の周波数を設定する場合には、負荷と並列にブリーダー抵抗を設けることが考えられる。ブリーダー抵抗で常時、電力を消費することによって、動作周波数が下限の周波数を下回らないようにするためである。この場合には、負荷が重くなっても、常にブリーダー抵抗によって電力が消費されてしまう。これに対して本実施形態では、負荷が重くなると、無効な電力が減少するので、効率を改善することができる。   As described above, in this embodiment, power is consumed even when power is not consumed by the load, but invalid power decreases as the load becomes heavier. In a DC-DC converter using conventional PFM control, when setting a lower limit frequency, it is conceivable to provide a bleeder resistor in parallel with the load. This is to prevent the operating frequency from falling below the lower limit frequency by constantly consuming electric power with the bleeder resistor. In this case, electric power is always consumed by the bleeder resistance even when the load becomes heavy. On the other hand, in the present embodiment, when the load becomes heavy, the invalid power decreases, so that the efficiency can be improved.

１００……電圧生成回路、１４……出力端子、ＴR1，ＴR2……トランジスタ、Ｌ……チョークコイル、Ｃ……平滑容量、３０……誤差信号生成回路、４０……三角波信号生成回路、５０……比較回路、６０……リセット信号生成回路、Ｚ……差分時間信号、６１……第１電流源、６２……第２電流源、６５……容量素子、７０……差分時間信号生成回路、７１……パルス生成回路、８０……駆動部、８２……コンパレータ、８１……ナンド回路、８２……コンパレータ、８３……アンド回路、８４……ＳＲフリップフロップ、ＤR1，ＤR2……駆動信号、Ｅrr……誤差信号、ＲＥＳ……リセット信号、Ｖramp……三角波信号、ＣＴＬ……制御信号、７１ａ……ＭａｘＰｏｎ信号。 DESCRIPTION OF SYMBOLS 100 ... Voltage generation circuit, 14 ... Output terminal, TR1, TR2 ... Transistor, L ... Choke coil, C ... Smoothing capacitor, 30 ... Error signal generation circuit, 40 ... Triangular wave signal generation circuit, 50 ... ... Comparison circuit 60 ... Reset signal generation circuit Z ... Differential time signal 61 ... First current source 62 ... Second current source 65 ... Capacitance element 70 ... Differential time signal generation circuit 71... Pulse generation circuit, 80... Drive unit, 82... Comparator, 81... NAND circuit, 82... Comparator, 83 ... AND circuit, 84 ... SR flip-flop, DR1, DR2. Err ... error signal, RES ... reset signal, Vramp ... triangular wave signal, CTL ... control signal, 71a ... MaxPon signal.

Claims (5)

高電位電源と低電位電源との間に直列に接続されたＰチャネルトランジスタ、出力ノードおよびＮチャネルトランジスタと、
前記出力ノードの電圧に応じた検出電圧と基準電圧との差分である誤差信号を生成する誤差信号生成部と、
前記誤差信号の大きさに応じた期間だけアクティブとなる制御信号を生成する制御信号生成部と、
前記制御信号のアクティブ期間が基準時間より長い場合には、前記アクティブ期間の開始から前記基準時間が経過するまでの第１期間に前記Ｐチャネルトランジスタをオンさせ、前記制御信号のアクティブ期間が前記基準時間より短い場合には、当該アクティブ期間に前記Ｐチャネルトランジスタをオンさせる第１駆動部と、
前記Ｎチャネルトランジスタをオン又はオフに制御する第２駆動部と、
前記制御信号の周波数を下限周波数から上限周波数までの範囲で制御し、前記制御信号のアクティブ期間が前記基準時間より短い場合には、前記制御信号の周波数を下限周波数とし、前記制御信号のアクティブ期間が前記基準時間より長い場合には、当該アクティブ期間と前記基準時間との差の時間が長くなるほど前記制御信号の周波数が高くなるように制御する周波数制御部と、
を備えることを特徴とする電圧発生回路。 A P-channel transistor, an output node and an N-channel transistor connected in series between a high potential power source and a low potential power source;
An error signal generation unit that generates an error signal that is a difference between a detection voltage corresponding to the voltage of the output node and a reference voltage;
A control signal generation unit that generates a control signal that is active only during a period according to the magnitude of the error signal;
When the active period of the control signal is longer than a reference time, the P-channel transistor is turned on in a first period from the start of the active period until the reference time elapses, and the active period of the control signal is the reference period A first driver that turns on the P-channel transistor during the active period if the time is shorter than the time;
A second driver for controlling the N-channel transistor on or off;
When the frequency of the control signal is controlled in a range from a lower limit frequency to an upper limit frequency, and the active period of the control signal is shorter than the reference time, the frequency of the control signal is set as the lower limit frequency, and the active period of the control signal Is longer than the reference time, a frequency control unit that controls the frequency of the control signal to be higher as the time of the difference between the active period and the reference time is longer,
A voltage generation circuit comprising: 前記下限周波数は、可聴帯域より高い周波数であることを特徴とする請求項１に記載の電圧発生回路。   The voltage generation circuit according to claim 1, wherein the lower limit frequency is a frequency higher than an audible band. 前記第２駆動部は、
前記Ｐチャネルトランジスタがオンからオフに切り替わると前記Ｎチャネルトランジスタをオンさせ、
前記Ｐチャネルトランジスタがオンになってから前記基準時間が経過する基準時点より前に、前記出力ノードの電位が前記低電位電源を下回った場合には、前記Ｎチャネルトランジスタを前記基準時点でオフさせ、
前記基準時点以降に、前記出力ノードの電位が前記低電位電源を下回った場合には、前記Ｎチャネルトランジスタを前記出力ノードの電位が前記低電位電源を下回った時点でオフさせる、
ことを特徴とする請求項１または２に記載の電圧発生回路。 The second driving unit includes:
When the P-channel transistor switches from on to off, the N-channel transistor is turned on,
If the potential of the output node falls below the low-potential power supply before the reference time when the reference time elapses after the P-channel transistor is turned on, the N-channel transistor is turned off at the reference time. ,
If the potential of the output node falls below the low potential power source after the reference time, the N-channel transistor is turned off when the potential of the output node falls below the low potential power source.
The voltage generation circuit according to claim 1, wherein: 前記周波数制御部は、
容量素子と、
前記容量素子の電圧と所定電圧とを比較する比較部と、
前記容量素子に電流を供給する供給部と、
前記容量素子に充電された電荷を放電させる放電部とを備え、
前記供給部は、
前記制御信号のアクティブ期間が前記基準時間より短い場合には、所定値の電流を前記容量素子に供給し、
前記制御信号のアクティブ期間が前記基準時間より長い場合には、当該アクティブ期間と前記基準時間との差の時間は前記所定値よりも大きな電流を前記容量素子に供給し、その他の時間は前記所定値の電流を前記容量素子に供給し、
前記比較部の出力信号に基づいて前記放電部を制御するリセット信号を生成し、当該リセット信号を前記制御信号生成部に供給し、
前記制御信号生成部は、前記リセット信号と同期して前記制御信号を生成する、
ことを特徴とする請求項１乃至３のうちいずれか１項に記載の電圧発生回路。 The frequency control unit
A capacitive element;
A comparator for comparing the voltage of the capacitive element with a predetermined voltage;
A supply unit for supplying current to the capacitive element;
A discharge unit for discharging the charge charged in the capacitive element,
The supply unit
When an active period of the control signal is shorter than the reference time, a predetermined value of current is supplied to the capacitive element,
When the active period of the control signal is longer than the reference time, the difference time between the active period and the reference time supplies a current larger than the predetermined value to the capacitor, and the other time is the predetermined time. A current of a value to the capacitive element,
Generate a reset signal for controlling the discharge unit based on the output signal of the comparison unit, supply the reset signal to the control signal generation unit,
The control signal generation unit generates the control signal in synchronization with the reset signal;
The voltage generation circuit according to claim 1, wherein the voltage generation circuit is a voltage generation circuit. 前記制御信号のアクティブ期間の開始から前記基準時間が経過するまでの期間にアクティブとなる信号を反転した基準信号を生成する基準信号生成部と、
前記第２駆動部は、
前記出力ノードの電位が前記低電位電源の電位を下回る期間を検出して検出信号を生成する検出信号生成部と、
前記検出信号と前記基準信号との論理積を演算する論理回路と、
前記Ｐチャネルトランジスタのオン・オフを制御する信号がセット端子に供給され、前記論理回路の出力信号がリセット端子に供給され、出力信号を前記Ｎチャネルトランジスタのゲートに供給するＳＲフリップフロップとを備える、
ことを特徴とする請求項１乃至４のうちいずれか１項に記載の電圧発生回路。
A reference signal generation unit that generates a reference signal obtained by inverting a signal that becomes active during a period from the start of the active period of the control signal to the passage of the reference time;
The second driving unit includes:
A detection signal generating unit that generates a detection signal by detecting a period in which the potential of the output node is lower than the potential of the low-potential power source;
A logic circuit that calculates a logical product of the detection signal and the reference signal;
An SR flip-flop that supplies a signal for controlling on / off of the P-channel transistor to a set terminal, an output signal of the logic circuit to a reset terminal, and supplies an output signal to the gate of the N-channel transistor; ,
The voltage generation circuit according to claim 1, wherein the voltage generation circuit is any one of claims 1 to 4.
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