JP5686701B2 - Positive / negative voltage logic output circuit and high-frequency switch circuit using the same - Google Patents
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Description
本発明は、ガリウム砒素などのIII−V族化合物半導体を用いた集積回路に用いられ、論理値Highに対応する出力電圧として正電圧を、論理値Lowに対応する出力電圧として負電圧を出力するよう構成された正負電圧論理出力回路およびこれを用いた高周波スイッチ回路に係り、特に、負電圧の変化に対する正常動作範囲の拡張等を図ったものに関する。 The present invention is used in an integrated circuit using a III-V group compound semiconductor such as gallium arsenide, and outputs a positive voltage as an output voltage corresponding to a logical value High and a negative voltage as an output voltage corresponding to a logical value Low. The present invention relates to a positive / negative voltage logic output circuit configured as described above and a high-frequency switch circuit using the same, and particularly relates to a circuit in which a normal operation range is expanded with respect to a change in negative voltage.
ガリウム砒素(以下「GaAs」と記載する)化合物半導体は、高周波特性に優れた素子やICが実現できることから無線通信機器に広く用いられている。主な応用例としては、低雑音増幅器、電力増幅器、スイッチ、ミキサ回路など無線通信機器の高周波フロントエンドと呼ばれる部分に用いられ、比較的単機能のICに使用されることが多い。 Gallium arsenide (hereinafter referred to as “GaAs”) compound semiconductors are widely used in wireless communication devices because they can realize elements and ICs having excellent high-frequency characteristics. As a main application example, it is used in a portion called a high frequency front end of a wireless communication device such as a low noise amplifier, a power amplifier, a switch, a mixer circuit, etc., and is often used for a relatively single function IC.
これらのICは、経路切替、電源制御などの付加機能が取り込まれることもある。組み込まれる付加機能としては、論理回路、制御回路や電圧発生回路が必要とされる場合があり、その場合、SiCMOSICと混載してICを構成する場合があるが、GaAsIC内に搭載しワンチップ化すると、小型化やコスト低減などのメリットがある。 These ICs may incorporate additional functions such as path switching and power control. As an additional function to be incorporated, a logic circuit, a control circuit, or a voltage generation circuit may be required. In such a case, an IC may be configured by being mixed with a SiCMOS IC. Then, there are advantages such as downsizing and cost reduction.
また近年、携帯電話端末などの通信機器が広く普及し、これらの通信機器では送受切替やマルチバンド化に伴う周波数帯の切替や、通信方式の切替にアンテナスイッチが広く用いられている。また、アンテナの送受信感度向上のため、複数のアンテナを切り替えるため複数のアンテナ端子が必要となる場合もあり、このような場合にも、高周波スイッチ回路を用いて複数のアンテナを選択できるように構成することが行われる。 In recent years, communication devices such as mobile phone terminals have been widely used, and in these communication devices, antenna switches are widely used for transmission / reception switching, switching of frequency bands associated with multi-band switching, and switching of communication methods. Also, in order to improve the transmission / reception sensitivity of the antenna, a plurality of antenna terminals may be required to switch between the plurality of antennas. Even in such a case, the configuration is such that a plurality of antennas can be selected using a high frequency switch circuit. To be done.
図4に、従来から知られているこの種の高周波スイッチ回路の一例が示す。図4に示す従来の高周波スイッチ回路は、GaAsFET(ガリウム砒素電界効果トランジスタ)を用いたSPDT(Single Pole Double Throw)高周波スイッチ回路の構成例である。図4に示すように、半導体スイッチ回路6とデコーダ回路7(DEC)が主な構成要素となっている。
FIG. 4 shows an example of this type of high-frequency switch circuit that has been conventionally known. The conventional high-frequency switch circuit shown in FIG. 4 is a configuration example of an SPDT (Single Pole Double Throw) high-frequency switch circuit using a GaAsFET (gallium arsenide field effect transistor). As shown in FIG. 4, a
半導体スイッチ回路6は、アンテナ103が接続される共通端子100と、第1の個別端子101と、第2の個別端子102と、FETを用いた第1のスイッチ素子61(FETSW1)および第2のスイッチ素子62(FETSW2)を有し、第1および第2のスイッチ素子61、62の導通、非導通を制御することにより、第1の個別端子101と第2の個別端子102が選択的に共通端子100に接続される構成となっている。
The
デコーダ回路7は、制御入力端子51に外部から制御電圧VCTLが入力され、その制御電圧VCTLに応じて、2つの出力電圧Vout1、Vout2が、それぞれ出力されるよう構成されている。ここでは、第1の出力電圧Vout1が論理値Highに相当するVhigh=2.7Vが、第2の出力電圧Vout2が論理値Lowに相当するVlow=0Vがそれぞれ出力される場合について説明する。
The decoder circuit 7 is configured such that a control voltage VCTL is input from the outside to the
デコーダ回路7の第1の出力電圧Vout1は、抵抗素子R1を介して第1のスイッチ素子61のゲートに印加され、第1のスイッチ素子61をオン状態とする。第1のスイッチ素子61のドレインおよびソースには、ゲートの電圧から順方向電圧Vfだけ低い電圧が出力される。ここで、Vf=0.7Vとすると、共通端子100、第1および第2の個別端子101、102に接続されているRF端子の端子電圧VRFは、2.0Vとなる。
The first output voltage Vout1 of the decoder circuit 7 is applied to the gate of the
一方、デコーダ回路7の第2の出力電圧Vout2は、抵抗素子R2を介して第2のスイッチ素子62のゲートに印加され、第2のスイッチ素子62のゲート・ソース間電位Vgsは、ソースを基準とすると−2.0Vとなり、第2のスイッチ素子62をオフ状態とする。これにより、第1の個別端子101と共通端子100が接続されることとなる。
On the other hand, the second output voltage Vout2 of the decoder circuit 7 is applied to the gate of the
第1および第2の個別端子101、102や共通端子100に他の回路を接続した場合においても、半導体スイッチ回路6が正常に機能するためには、端子電圧VRFが2.0Vに保たれるようにするため、共通端子100、第1および第2の個別端子101、102には、DCカットキャパシタC1〜C3が接続されている。
Even when other circuits are connected to the first and second
ここで、DCカットキャパシタC1〜C3は、高周波信号を十分通過させるだけの容量値が必要であり、半導体集積回路内に、このようなキャパシタを内蔵した場合、チップ面積の増大を招き、コストアップにつながってしまう。そのため、これらのDCカットキャパシタは、半導体集積回路の外部にチップ部品等を利用して実装する方法がとられる。 Here, the DC cut capacitors C1 to C3 need to have a capacitance value enough to allow high-frequency signals to pass. If such a capacitor is built in a semiconductor integrated circuit, the chip area increases and the cost increases. Will lead to. For this reason, these DC cut capacitors are mounted using chip components or the like outside the semiconductor integrated circuit.
このように、図4に示す高周波スイッチ回路において、制御電圧VCTLは、正電圧の範囲で設定される構成となっている。以下、説明の便宜上、上述のように高周波スイッチ回路の駆動を制御する制御電圧が正電圧の範囲とされて、回路動作が定まる条件を「正電圧動作」と呼ぶことにする。これに対して、FETを駆動するゲート制御電圧として負電圧を使用するほうが正電圧を用いるより以前から行われている方法である。このように制御電圧に負電圧を用いるものを、便宜上、「負電圧動作」と呼ぶことにする。例えば、特許文献1、非特許文献1、2等には、負電圧動作の高周波スイッチ回路が開示されている。
As described above, in the high-frequency switch circuit shown in FIG. 4, the control voltage VCTL is set in a positive voltage range. Hereinafter, for convenience of explanation, a condition in which the control voltage for controlling the driving of the high-frequency switch circuit is in the positive voltage range and the circuit operation is determined as described above is referred to as “positive voltage operation”. On the other hand, using a negative voltage as the gate control voltage for driving the FET is a method that has been carried out before using a positive voltage. Such a control voltage using a negative voltage is referred to as “negative voltage operation” for convenience. For example,
図5に、負電圧動作の高周波スイッチ回路の構成例を示す。なお、図4に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。この高周波スイッチ回路は、図4で説明した高周波スイッチ回路のデコーダ回路7と半導体スイッチ回路6との間に、正負電圧論理出力回路1を設けた構成となっている。
FIG. 5 shows a configuration example of a high-frequency switch circuit that operates at a negative voltage. The same components as those in the configuration example shown in FIG. 4 are denoted by the same reference numerals, detailed description thereof is omitted, and different points will be mainly described below. This high-frequency switch circuit has a configuration in which a positive / negative voltage
正負電圧論理出力回路1は、負電圧VSSを生成、出力する負電圧発生回路2(NVG)と、デコーダ回路7の出力信号から第1および第2のスイッチ素子61、62に対する制御電圧を出力する正負電圧レベルシフト回路4A(DEC(−))とを備える構成となっている。なお、正負電圧レベルシフト回路4Aは、論理値Highに相当する出力電圧が0V以下であれば、負電圧レベルシフト回路と呼ぶべきであるが、後述する本願発明の説明との都合上、論理値Highに相当する出力電圧を正電圧出力とすることから正負電圧レベルシフト回路と呼ぶことにする。
The positive / negative voltage
図4の説明同様、図5における半導体スイッチ回路6を駆動する場合、各RF端子の電位を0Vとすれば、FETを用いた第1又は第2のスイッチ素子61、62をオン状態とするために、ゲートに論理値Highに相当する電圧Vhighを印加する必要がある。具体的には、Vhigh=−0.7V〜+0.7V程度であれば良い。
As in the description of FIG. 4, when the
一方、第1又は第2のスイッチ素子61、62をオフ状態とするためは、ゲートに論理値Lowに相当する電圧Vlowを印加する必要がある。具体的には、Vlow=−0.7V以下とすれば良い。したがって、図4に示した半導体スイッチ回路6と同等の動作とするためには、Vhigh=0.7V、Vlow=−2.0Vとなる。
On the other hand, in order to turn off the first or
このように論理値Highに相当する制御電圧が正電圧で、論理値Lowに相当する制御電圧が負電圧となるような正負電圧論理出力回路1の出力形態を、説明の便宜上、「正負電圧出力」と呼ぶことにする。
For convenience of explanation, the output form of the positive / negative voltage
正負電圧出力を用いる利点は、半導体スイッチ回路6の各RF端子に、DCカットキャパシタを設ける必要がなく、外部接続部品が削減でき、コストダウンを図ることができることにある。また、図4には図示されていないが、アイソレーション向上の目的で、第1の個別端子101、第2の個別端子102および共通端子100それぞれに、シャントスイッチを設けるのが一般的で、DCカットキャパシタを設ける必要があった。これに対し、正負電圧出力を用いる場合には、このキャパシタも不要となり、チップ面積のさらなる削減が可能となるという利点もある。
The advantage of using the positive / negative voltage output is that it is not necessary to provide a DC cut capacitor at each RF terminal of the
一方、正負電圧出力を用いる場合の欠点としては、近年、外部制御電圧は正電圧論理信号のみであり、そのため、内部に負電圧発生回路、レベルシフト回路等を搭載することが必要となり、チップ面積の増大を招くことにある。 On the other hand, as a disadvantage when using positive / negative voltage output, in recent years, the external control voltage is only a positive voltage logic signal, so it is necessary to mount a negative voltage generation circuit, a level shift circuit, etc. inside, and the chip area Inviting an increase in
近年の携帯電話端末のマルチバンド化やマルチモード化に伴い、アンテナスイッチは、多ポート化の対応が必要となってきており、RF端子の数は増大の傾向にある。 As mobile phone terminals have become multiband or multimode in recent years, antenna switches are required to support multiple ports, and the number of RF terminals tends to increase.
また、高周波ひずみ、IMD特性などひずみ特性の要求が厳しくなってきている。ひずみ特性を向上させる手法として、論理値Highに相当する電圧Vhighと論理値Lowに相当する電圧Vlowの電位差を大きくすることが有効である。そのため、正負電圧動作で使用する場合には、内部に昇圧回路などの電圧発生回路を内蔵する方法がある。 In addition, demands for distortion characteristics such as high-frequency distortion and IMD characteristics have become stricter. As a technique for improving the distortion characteristics, it is effective to increase the potential difference between the voltage Vhigh corresponding to the logical value High and the voltage Vlow corresponding to the logical value Low. For this reason, there is a method in which a voltage generation circuit such as a booster circuit is built in when operating in positive and negative voltage operation.
この場合、高周波スイッチ回路を駆動する電圧は、例えば、Vhigh=7.7V、Vlow=0Vとし、また、RF端子の電圧VRFをVRF=7Vとする。同様に、負電圧駆動の場合には、Vhigh=0.7V、Vlow=−7V、VRF=0Vとすると正電圧駆動の場合と同様の動作状態を得ることができる。 In this case, the voltages for driving the high-frequency switch circuit are, for example, Vhigh = 7.7V, Vlow = 0V, and the RF terminal voltage VRF is VRF = 7V. Similarly, in the case of negative voltage driving, if Vhigh = 0.7V, Vlow = −7V, and VRF = 0V, an operation state similar to that in the case of positive voltage driving can be obtained.
ところで、高周波スイッチ回路を正負電圧論理動作させるには、電圧発生回路および論理回路を、CMOS回路で構成し、スイッチ回路をGaAsICで構成するのが最も容易な方法である。しかし、マルチチップ実装となり、特に多数の経路切替を必要とする多ポートスイッチの場合には、チップ間配線のために多数のPADが、CMOS電圧発生回路、論理回路のチップとGaAsスイッチICチップの双方に必要となるとともに、双方のチップ実装のためのチップ間隔が必要なため、占有面積が増大し、実装コストの増大を招いてしまう。そのため、GaAsICに電圧発生回路、論理回路を搭載した1チップICを実現するほうが、小型化できるという利点がある。 By the way, in order to operate the high-frequency switch circuit with a positive / negative voltage logic, the easiest method is to configure the voltage generation circuit and the logic circuit with CMOS circuits and the switch circuit with GaAsIC. However, in the case of a multi-port switch that requires multi-chip mounting and requires a large number of path switching, a large number of PADs are used for inter-chip wiring, such as a CMOS voltage generation circuit, a logic circuit chip, and a GaAs switch IC chip. In addition to being necessary for both, chip spacing for both chip mountings is required, which increases the occupied area and increases the mounting cost. Therefore, the realization of a one-chip IC in which a voltage generation circuit and a logic circuit are mounted on a GaAs IC has an advantage that the size can be reduced.
一般に、GaAsICは、CMOSICと比較してコスト高であるが、先に述べたように電圧発生回路および論理回路をCMOS回路で構成し、スイッチ回路をGaAsICで構成してマルチチップ実装とした場合の占有面積の増大を考慮すると、安価なCMOSICを用いたとしても必ずしもコストダウンできるとは限らない。 In general, GaAsIC is more expensive than CMOSIC. However, as described above, the voltage generation circuit and the logic circuit are configured by a CMOS circuit, and the switch circuit is configured by GaAsIC to achieve multichip mounting. Considering the increase in the occupied area, even if an inexpensive CMOSIC is used, the cost cannot always be reduced.
正電圧動作のための電圧発生回路及び論理回路、負電圧発生回路は、比較的容易に実現することができるが、先に述べたような正負電圧論理出力回路を実現する場合には、次述するような問題がある。 The voltage generation circuit, logic circuit, and negative voltage generation circuit for positive voltage operation can be realized relatively easily. However, when the positive / negative voltage logic output circuit as described above is realized, the following is described. There is a problem to do.
まず、図6を参照しつつ従来の正負電圧論理出力回路1Aの回路構成例について説明する。この回路例における正負電圧論理出力回路1Aは、負電圧発生回路2と、第1の負電圧レベルシフト回路4aと、第2の負電圧レベルシフト回路4b(LVS)と、第1の出力インバータ回路5aと、第2の出力インバータ回路5bと、電源回路15とを備える構成となっている。
First, a circuit configuration example of a conventional positive / negative voltage
ここで、第1の負電圧シフト回路4aと第2の負電圧シフト回路4bは、基本的に同一の回路構成となっている。また、第1の出力インバータ回路5aと第2の出力インバータ回路5bも、基本的に同一の回路構成となっている。そして、第1の負電圧レベルシフト回路4aと第1の出力インバータ回路5aにより、デコーダ回路7の出力電圧Vout1´がVout1に、第2の負電圧レベルシフト回路4bと第2の出力インバータ回路5bにより、出力電圧Vout2´がVout2に、それぞれ変換出力される様になっている。なお、ブレークダウン保護素子13は、3段直列接続のダイオードDx3で構成されており、エンハンスメント型のP型電界効果トランジスタEPFET1のゲート−ドレイン間のブレークダウンを防止する目的で設けられている。
Here, the first negative
このような回路構成において、正電源電圧VDDが+2.7V、負電源電圧VSSが−5Vとし、制御電圧Vout1´が論理値Lowに相当する電圧として0Vが入力された場合について説明する。第1の負電圧レベルシフト回路4aに制御電圧Vout1´が入力されると、エンハンスメント型P型電界効果トランジスタEPFET1はオン状態となり、3段直列接続のダイオードDx3からなるブレークダウン保護素子13と、第1の出力インバータ回路5aを介して出力端子31から出力電圧(制御電圧)Vout1が出力される。
In such a circuit configuration, a case where the positive power supply voltage VDD is +2.7 V, the negative power supply voltage VSS is −5 V, and the control voltage Vout1 ′ is input as 0 V as a voltage corresponding to the logical value Low will be described. When the control voltage Vout1 ′ is input to the first negative voltage
同様に、第2の負電圧レベルシフト回路4bに制御電圧Vout2´が入力されると、第2の負電圧レベルシフト回路4bと第2の出力インバータ回路5bを介して出力端子32から制御電圧Vout2が出力される。
Similarly, when the control voltage Vout2 ′ is input to the second negative voltage
3段直列接続のダイオードDx3は、1つのダイオードの順方向電圧VfがVf=1.0Vとすると、1.0V×3段=3.0Vシフトされ、ブレークダウン保護素子13と電流制限抵抗器RC2との接続点における電位は、−0.3Vとなる。
The diode Dx3 in the three-stage series connection is shifted by 1.0V × 3 stages = 3.0V when the forward voltage Vf of one diode is Vf = 1.0V. The
したがって、第1の出力インバータ回路5aを構成するエンハンスメント型電界効果トランジスタEFET1のゲート・ソース間電圧Vgsは+4.7Vであるため、エンハンスメント型電界効果トランジスタEFET1はオン状態となり、出力端子31から負電圧出力のVSS=−5.0Vが出力されることになる。
Therefore, since the gate-source voltage Vgs of the enhancement type field effect transistor EFET1 constituting the first
一方、負電圧VSSが−5Vとし、制御電圧Vout1´が論理値Highに相当する電圧として+2.7Vが入力された場合について説明する。第1の負電圧レベルシフト回路4aに制御電圧Vout1´が入力されると、エンハンスメント型P型電界効果トランジスタEPFET1はオフ状態となり、ブレークダウン保護素子13と、電流制限抵抗器RC2との接続点における電位は、−5.0Vとなる。
On the other hand, a case where the negative voltage VSS is −5 V and the control voltage Vout1 ′ is input with +2.7 V as a voltage corresponding to the logical value High will be described. When the control voltage Vout1 ′ is input to the first negative voltage
したがって、第1の出力インバータ回路5aを構成するエンハンスメント型電界効果トランジスタEFET1のゲート・ソース間電圧Vgsは0.0Vであるため、エンハンスメント型電界効果トランジスタEFET1はオフ状態となり、制御電圧Vout1は、電源回路15と抵抗器RC3との接続点の電圧VDD3と等しい電圧が出力される。
Therefore, the enhancement-type field effect transistor EFET1 constituting the first
電圧VDD3は、電源電圧VDDより電源回路15における電圧降下分だけ低下した電圧となる。例えば、VDD=+2.7Vとすると、電源回路15は、直列接続された2つのダイオードDx5より構成されるため、ダイオード1段の順方向電圧Vf=1.0Vとすると、VDD3=0.7Vとなる。したがって、制御電圧Vout1として0.7Vが出力されることになる。
The voltage VDD3 is a voltage that is lower than the power supply voltage VDD by a voltage drop in the
同様に、第2の負電圧レベルシフト回路4bに制御電圧Vout2´が入力されると、第2の負電圧レベルシフト回路4bと第2の出力インバータ回路5Bを介して出力端子32から制御電圧Vout2が出力される。
Similarly, when the control voltage Vout2 ′ is input to the second negative voltage
以上説明したように、この種の正負電圧論理出力回路1Aは、第1および第2の負電圧レベルシフト回路4a、4bはインバータとして機能し、その出力にさらに第1および第2の出力インバータ回路5a、5bが接続されているため、インバータ2段相当の動作となる。したがって、論理値Low入力時には、出力は論理値Lowとなり、論理値High入力時には、出力は論理値Highとなる。
As described above, in this type of positive / negative voltage
ところで、上述の正負電圧論理回路1Aが正常動作するためには、負電圧VSSとして設定できる電圧範囲には制限が存在する。以下、正負電圧論理出力回路1Aを正常に動作する負電圧VSSの電圧範囲を「動作ウィンドウ」と呼ぶ。
By the way, in order for the above-described positive / negative
図7に、上述の正負電圧論理回路1Aの入力に相当する制御電圧Vout1´として、論理値Highに相当する電圧と、論理値Lowに相当する電圧を入力した場合における出力制御電圧Vout1の負電圧VSS依存性を示す特性図を示す。図7において、横軸は負電圧VSSを、縦軸は制御電圧Vout1を示している。図中、点線は制御電圧Vout1´として論理値Highに相当する電圧を入力した場合における負電圧VSSの変化に対する制御電圧Vout1の変化を、二点破線は、制御電圧Vout1´として論理値Lowに相当する電圧を入力した場合における負電圧VSSの変化に対する制御電圧Vout1の変化を、それぞれ示している。
FIG. 7 shows a negative voltage of the output control voltage Vout1 when a voltage corresponding to the logical value High and a voltage corresponding to the logical value Low are input as the control voltage Vout1 ′ corresponding to the input of the positive / negative
まず、正負電圧論理出力回路1Aが正常に動作とならず、「常時ON」が出力される例として、負電圧出力として負電圧VSSが−2.0Vの場合について説明する。
First, as an example in which the positive / negative voltage
正負電圧論理回路1Aに制御電圧Vout1´として論理値Lowに相当する電圧0.0Vが入力された場合、エンハンスメント型P型電界効果トランジスタEPFET1のゲートには0.0Vが印加し、ON状態となる。ゲート−ソース間は、ダイオード動作となるため、ソース電位は1.0Vとなる。したがって、エンハンスメント型P型電界効果トランジスタEPFET1のドレインは、1.0Vとなる。このドレイン電位は、ブレークダウン保護素子13により−3Vレベルシフトされて、ブレークダウン保護素子13と電流制限抵抗器RC2との接続点における電位は、−2.0Vとなる。ここで、VSSは−2.0Vとなっている。
When a voltage 0.0V corresponding to the logic value Low is input as the control voltage Vout1 ′ to the positive / negative
したがって、出力インバータ回路5aを構成するエンハンスメント型電界効果トランジスタEFET1のVgsは0.0Vであるため、エンハンスメント型電界効果トランジスタ1はオフ状態となり、制御電圧Vout1は、電源回路15と抵抗器RC3との接続点の電圧VDD3と等しい電圧、即ち、論理値Highに相当する電圧として0.7Vとなる。
Therefore, since the enhancement type field effect transistor EFET1 constituting the
一方、正負電圧論理出力回路1Aに制御電圧Vout1´として論理値Highに相当する電圧2.7Vが入力された場合、エンハンスメント型P型電界効果トランジスタEPFET1はオフ状態となり、ブレークダウン保護素子13と、電源制限抵抗器RC2との接続点における電位は、−5.0Vとなる。
On the other hand, when a voltage 2.7V corresponding to the logic value High is input as the control voltage Vout1 ′ to the positive / negative voltage
したがって、出力インバータ回路5Aを構成するエンハンスメント型電界効果トランジスタEFET1のVgsは0.0Vであるため、エンハンスメント型電界効果トランジスタEFET1はOFF状態となり、制御電圧Vout1は、電源回路15と抵抗器R3との接続点の電圧VDD3と等しい電圧が出力される。
Therefore, since the enhancement type field effect transistor EFET1 constituting the output inverter circuit 5A has a Vgs of 0.0V, the enhancement type field effect transistor EFET1 is turned off, and the control voltage Vout1 is supplied between the
電圧VDD3は、電源電圧VDDより電源回路15における電圧降下分だけ低下した電圧となる。例えば、VDD=+2.7Vとすると、電源回路15は、直列接続された2つのダイオードDx5より構成されるため、ダイオード1段の順方向電圧Vf=1.0Vとすると、VDD3=0.7Vとなる。したがって、制御電圧Vout1として論理値Highに相当する電圧0.7Vが出力されることになる。
The voltage VDD3 is a voltage that is lower than the power supply voltage VDD by a voltage drop in the
このように、負電圧VSSが−2.0Vの場合、制御電圧Vout1´が、論理値Highか、論理値Lowかに関わらず、制御電圧Voutは常時論理値Highとなってしまう。 As described above, when the negative voltage VSS is −2.0 V, the control voltage Vout always becomes the logic value High regardless of whether the control voltage Vout1 ′ is the logic value High or the logic value Low.
次に、正負電圧論理出力回路1Aが正常動作とならず、「常時OFF」が出力される例として、負電圧VSSが−10.0Vの場合について説明する。
Next, as an example in which the positive / negative voltage
正負電圧論理出力回路1Aに制御電圧Vout1´として論理値Highに相当する電圧として2.7Vが入力した場合、エンハンスメント型P型電界効果トランジスタEPFET1はオフ状態となるはずであるが、負電圧VSS=−10.0Vであるので、ドレイン電位は、ブレークダウン保護素子13により−3Vレベルシフトされて、ブレークダウン保護素子13と電流制限抵抗器RC2との接続点における電位は、−7.0Vとなる。
When 2.7 V is input as the control voltage Vout1 ′ to the positive / negative voltage
ここで、エンハンスメント型P型電界効果トランジスタEPFET1のゲート電圧は+2.7Vであるので、ゲート−ドレイン間には9.7Vの逆方向電圧が印加される。本来、エンハンスメント型P型電界効果トランジスタEPFET1は、オフ状態としなければならないが、エンハンスメント型P型電界効果トランジスタEPFET1の逆方向耐圧を7.5Vとすると、オン状態となる。 Here, since the gate voltage of the enhancement type P-type field effect transistor EPFET1 is + 2.7V, a reverse voltage of 9.7V is applied between the gate and the drain. Originally, the enhancement type P-type field effect transistor EPFET1 has to be turned off, but when the reverse breakdown voltage of the enhancement type P-type field effect transistor EPFET1 is 7.5V, it is turned on.
したがって、第1の出力インバータ回路5aを構成するエンハンスメント型電界効果トランジスタEFET1はオン状態となり、制御電圧Vout1は、負電圧VSSが出力され、論理値Lowに相当する出力となる。
Therefore, the enhancement type field effect transistor EFET1 constituting the first
一方、正負電圧論理回路出力回路1Aに制御電圧Vout1´として論理値Lowに相当する電圧として0.0Vが入力した場合、エンハンスメント型P型電界効果トランジスタEPFET1はON状態となり、出力端子Vout1からは、負電圧VSSが出力され、論理値Lowに相当する出力となる。
On the other hand, when 0.0 V is input as the control voltage Vout1 ′ to the positive / negative voltage logic
このように負電圧VSSが−10Vの場合、制御電圧Vout1´が、論理値Highか、論理値Lowかに関わらず、制御電圧Voutは常時論理値Lowとなってしまう。 Thus, when the negative voltage VSS is −10 V, the control voltage Vout always becomes the logic value Low regardless of whether the control voltage Vout1 ′ is the logic value High or the logic value Low.
このように従来の正負電圧論理出力回路1Aには、動作ウィンドウの範囲内に収まるように設計する必要があったが、この動作ウィンドウの幅、即ち負電圧VSSの上限と下限との差は、5.8V程度と狭く、設計の自由度の低いものであった。
As described above, the conventional positive / negative voltage
実際には、電源電圧VDDの動作範囲には、上限、下限があることや、半導体プロセス上のばらつき、温度変動、動作状態による負荷変動考慮すると、負電圧VSSを動作ウィンドウないに維持することは、かなり困難なものである。 Actually, there are upper and lower limits in the operating range of the power supply voltage VDD, and in consideration of variations in semiconductor processes, temperature fluctuations, and load fluctuations due to operating conditions, it is not possible to maintain the negative voltage VSS within the operating window. It's pretty difficult.
本発明は、上記実状に鑑みなされるもので、負電圧を用いて駆動する論理回路において、負電圧の変化に対して正常な論理回路動作を確保できる範囲である動作ウィンドウの幅の拡張を可能とし、回路動作の確実性、安定性の向上を図った正負電圧論理出力回路を提供するものである。 The present invention has been made in view of the above circumstances, and in a logic circuit driven using a negative voltage, it is possible to expand the width of an operation window, which is a range in which normal logic circuit operation can be secured against a change in negative voltage. The present invention provides a positive / negative voltage logic output circuit that improves the reliability and stability of circuit operation.
上記課題を解決するため本願請求項1に係る正負電圧論理出力回路は、正電圧の論理入力に対して、前記論理入力が論理値Highの場合、論理値Highの出力を、前記論理入力が論理値Lowの場合、論理値Lowの出力を、それぞれ出力すると共に、前記論理値Lowの出力として負電圧を、前記論理値Highの出力として正電圧を、それぞれ出力するように構成されてなる正負電圧論理出力回路であって、前記論理入力数に応じて設けられ、前記論理入力に対して反転すると共に、外部から入力される切替信号に応じて、正常に回路動作できる範囲に切替可能とする負電圧レベルシフト回路と、外部から入力された電圧信号に応じて前記切替信号を生成、出力する基準電圧回路と、前記負電圧レベルシフト回路の数に応じて設けられ、対応する前記負電圧レベルシフト回路の出力を反転出力する出力インバータとを具備し、前記負電圧の大きさに応じて、正常な回路動作を確保できる範囲を切り替え可能とした正負電圧論理出力回路において、前記負電圧レベルシフト回路は、前記論理入力と負電圧との間に、ゲートに前記論理入力が入力するエンハンスメント型P型電界効果トランジスタとブレークダウン保護用素子とが直列に接続され、前記ブレークダウン保護用素子の少なくとも一部を短絡するようにブレークダウン保護用素子切替スイッチが、前記ブレークダウン保護用素子に並列に接続されており、前記負電圧の大きさに応じて、前記ブレークダウン保護用素子切替スイッチのオン、オフを選択することを特徴とする。
In order to solve the above-described problem, a positive / negative voltage logic output circuit according to
本願請求項2に係る正負電圧論理出力回路は、請求項1記載の正負電圧論理出力回路において、前記ブレークダウン保護用素子切替スイッチは、エンハンスメント型P型電界効果トランジスタで構成され、前記ブレークダウン保護用素子は、1又は複数の多段接続されたダイオードで構成され、前記ブレークダウン保護用素子切替スイッチを構成するエンハンスメント型P型電界効果トランジスタのソースは、前記ダイオードのアノードに接続し、ドレインは、前記ダイオードのカソードに接続し、ゲートは、前記基準電圧回路に接続していることを特徴とする。
The positive / negative voltage logic output circuit according to
本願請求項3に係る高周波スイッチ回路は、少なくとも1つの共通端子と、1又は複数の個別端子とを有し、前記共通端子と前記個別端子との間に、導通、非導通が外部から制御可能な1又は複数のスイッチ素子が、それぞれ配置され、前記共通端子と、前記個別端子のいずれか1つとを選択的に切り替えて、所望の通過経路を形成する半導体スイッチ回路と、前記スイッチ素子の導通、非導通を制御するため外部から入力される論理制御信号をデコードするデコーダ回路と、該半導体スイッチ回路に制御信号を出力する正負電圧論理出力回路と、を備えた高周波スイッチ回路において、前記正負電圧論理出力回路は、正電圧の論理入力に対して、前記論理入力が論理値Highの場合、論理値Lowの出力を、前記論理入力が論理値Lowの場合、論理値Highの出力を、それぞれ前記制御信号として出力すると共に、前記論理値Lowの出力として負電圧を、前記論理値Highの出力として正電圧を、それぞれ出力するように構成され、前記論理入力数に応じて設けられ、前記論理入力に対してレベルシフトを行うと共に、外部から入力される切替信号に応じて、正常に回路動作できる範囲に切替可能とする負電圧レベルシフト回路と、外部から入力された電圧信号に応じて前記切替信号を生成、出力する基準電圧回路と、前記負電圧レベルシフト回路の数に応じて設けられ、対応する前記負電圧レベルシフト回路の出力を反転出力する出力インバータとを具備し、前記負電圧レベルシフト回路は、前記論理入力と負電圧との間に、インバータとブレークダウン保護用素子とが直列に接続され、前記ブレークダウン保護用素子の少なくとも一部を短絡するようにブレークダウン保護用素子切替スイッチが、前記ブレークダウン保護用素子に並列に接続されており、前記負電圧の大きさに応じて、前記ブレークダウン保護用素子切替スイッチのオン、オフを選択することを特徴とする。
The high-frequency switch circuit according to
本願請求項4に係る高周波スイッチ回路は、請求項3記載の高周波スイッチ回路において、前記ブレークダウン保護用素子切替スイッチは、エンハンスメント型P型電界効果トランジスタで構成され、前記ブレークダウン保護用素子は、1又は複数の多段接続されたダイオードで構成され、前記ブレークダウン保護用素子切替スイッチを構成するエンハンスメント型P型電界効果トランジスタのソースは、前記ダイオードのアノードに接続し、ドレインは、前記ダイオードのカソードに接続し、ゲートは、前記基準電圧回路に接続していることを特徴とする。
A radio frequency switching circuit according to the claims 4, in the high-frequency switch circuit according to
本発明によれば、負電圧の大きさに応じて、回路が正常動作する範囲を切り替え可能にしたので、実質的に回路が正常動作する範囲を拡張することで、動作電圧範囲の変化、半導体製造プロセスのばらつき、温度変化、負荷変動などに対して従来に比してより確実に回路動作を正常に維持することができる。 According to the present invention, the range in which the circuit normally operates can be switched according to the magnitude of the negative voltage, so that the range in which the circuit operates normally can be substantially expanded to change the operating voltage range, the semiconductor The circuit operation can be normally maintained more reliably with respect to manufacturing process variations, temperature changes, load fluctuations, and the like.
以下、本発明の実施例について、説明する。なお、以下に説明する部材、配置等は、本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変できるものである。また、図4乃至図6で説明した従来回路の構成要素と同一の構成要素については、同一符号を付して説明する。 Examples of the present invention will be described below. The members, arrangements, and the like described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention. The same components as those of the conventional circuit described with reference to FIGS. 4 to 6 are denoted by the same reference numerals.
まず、本発明の正負電圧論理出力回路について説明する。図1に示す本発明の正負電圧論理出力回路1は、図2に示すような高周波スイッチ回路に用いられ、正論理の出力のデコーダ7からの2つの制御電圧Vout1´、Vout2´を、必要に応じて正又は負論理の制御電圧Vout1、Vout2として出力可能な構成となっている。図1では、制御電圧Vout2´を入力し、制御電圧Vout2として出力する部分については、制御電圧Vout1´を入力して制御電圧Vout1として出力する部分と、その構成が基本的に同一であるため、図示を省略している。
First, the positive / negative voltage logic output circuit of the present invention will be described. A positive / negative voltage
図1に示すように本実施例の正負電圧論理出力回路1は、負電圧発生回路2(NVG)と、基準電圧発生回路3と、第1の負電圧レベルシフト回路4a(および第2の負電圧レベルシフト回路4b)と、第1の出力インバータ回路5a(および第2の出力インバータ回路5b)と、電源回路15とを備える構成となっている。第1の負電圧レベルシフト回路4aと第1の出力インバータ回路5aは、制御電圧Vout1´を入力して制御電圧Vout1として出力する(詳細は供述)。一方、制御電圧Vout2´を入力して制御電圧Vout2を出力する部分は、第2の負電圧レベルシフト回路4bと第2の出力インバータ回路5bによって構成されている。
As shown in FIG. 1, the positive / negative voltage
負電圧発生回路2は、外部から供給される電源電圧VDDから、必要な負電圧VSSを生成、出力するもので、電源回路15は、電源電圧VDDから、第1の出力インバータ回路5a(および第2の出力インバータ回路5b)に必要な電圧を生成、出力するもので従来回路と基本的に同一の構成となっている。
The negative
基準電圧発生回路3は、ブレークダウン保護素子用切替スイッチ8aのオン状態、オフ状態を選択するための切替信号を生成、出力するもので、基準Low端子23と負電圧端子22との間に、基準Low端子23側から4段直列接続のダイオードDx1、第1の電流制限抵抗器RC1が直列接続されている。このような構成の基準電圧発生回路3は、基準Low端子23に、所定の電圧が印加された場合に、ブレークダウン保護素子用切替スイッチ8aをオン状態とする切替信号しての基準電圧VREFを、ダイオードDx1と電流制限抵抗器RC1の相互の接続点から出力する。本実施例では、ブレークダウン保護素子用切替スイッチ8aをオン状態とする基準電圧VREFを発生させる際の基準Low端子23への印加電圧VLは、入力制御電圧Vout1´の論理値Lowのレベルと一致させ、GNDレベルの0Vに設定している。なお、この基準Low端子23への印加電圧VLは、0Vに限定される必要はなく、他の電圧設定としてもよい。
The reference
第1の負電圧レベルシフト回路4aは、制御電圧Vout1´に対して所定の電圧シフトを施し、第1の出力インバータ回路5aへ出力するもので、電源回路15によって電源電圧VDDを基に第1の負電圧レベルシフト回路4aに必要な電圧VDD´が印加される電源端子21´と負電圧VSSが印加される負電圧端子22との間に、電源端子21´側からエンハンスメント型のP型電界効果トランジスタEPFET1と、3段直列接続ダイオードDx3で構成される第1のブレークダウン保護素子13と、2段直列接続のダイオードDx4で構成される第2のブレークダウン保護素子14と、第2の電流制限抵抗器RC2が直列接続されているとともに、第1のブレークダウン保護素子用切替スイッチ8aが第2のブレークダウン保護素子14のアノード、カソード間に並列に接続されている。
The first negative voltage
そして、第2のブレークダウン保護素子14と第2の電流制限抵抗器RC2の接続点から得られる電圧が、第1の負電圧レベルシフト回路4aの出力電圧として、第1の出力インバータ回路5aに出力される。
The voltage obtained from the connection point between the second
第1の出力インバータ回路5aは、電源回路15から正側電源電圧が供給される。これは、本実施例における正負電圧論理出力回路1の論理値Highに相当する所定の電圧を得るためである。なお、第1の出力インバータ回路5aは、電源回路15を用いた正側電源電圧の供給に代えて、電源端子21を介して電源電圧VDDの供給を受けるようにしても良く、第1の出力インバータ回路5a内に、必要に応じて、レベルシフタ、シリーズレギュレータ等による電圧降下、またはチャージポンプ等による昇圧を行うようにしてもよい。
The first
次に、負電圧発生回路2の負電圧VSSの値による動作の違いについて図3を用いて説明する。図3では、正負電圧論理出力回路1の入力に相当する制御電圧Vout1´として、論理値Highに相当する電圧および論理値Lowに相当する電圧を、それぞれ入力した場合の出力制御電圧Vout1の負電圧VSS依存性の特性図を示している。図3において、横軸は、負電圧VSSを、縦軸は制御電圧Vout1をそれぞれ示し、点線は、制御電圧Vout1´として論理値Highに相当する電圧を入力した場合の負電圧VSSの変化を、二点鎖線は、制御電圧Vout1´として、論理値Lowに相当する電圧を入力した場合の負電圧VSSの変化をそれぞれ示している。
Next, the difference in operation depending on the value of the negative voltage VSS of the negative
以下の説明は、基準電圧発生回路3と第1のブレークダウン保護素子用切替スイッチ8aの動作は後述することとし、ブレークダウン保護素子用切替スイッチ8aがオン状態の場合とオフ状態の場合の全体の動作状態を説明する。
In the following description, the operations of the reference
まず、ブレークダウン保護素子用切替スイッチ8aがオン状態の場合、第2のブレークダウン保護素子14は短絡状態となるため、回路構成としては、図6で説明した従来回路と等価となる。したがって、負電圧VSSに対する第1の出力インバータ回路5aの出力電圧の変化は、図7に示す変化と同様となる(図3A)。
First, when the breakdown protection
すなわち、負電圧VSSが−2.0Vを上回り、より高い電圧領域にあっては、制御電圧Vout1´が論理値Highか論理値Lowであるかにかかわらず、制御電圧Vout1は、常に論理値Highの状態となる。 That is, when the negative voltage VSS is higher than −2.0 V and in a higher voltage region, the control voltage Vout1 is always equal to the logical value High regardless of whether the control voltage Vout1 ′ is the logical value High or the logical value Low. It becomes the state of.
一方、負電圧VSSが−7.8Vを下回り、より低い電圧領域にあっては、制御電圧Vout1´が論理値Highか論理値Lowであるかにかかわらず、制御電圧Vout1は、常に論理値Lowの状態となる。 On the other hand, when the negative voltage VSS is lower than −7.8V and in a lower voltage range, the control voltage Vout1 is always the logical value Low regardless of whether the control voltage Vout1 ′ is the logical value High or the logical value Low. It becomes the state of.
負電圧VSSが−7.8〜−2.0Vの範囲では、制御電圧Vout1´のレベルに応じて、制御電圧がVout1´が論理値Highに相当する電圧レベル又は論理値Lowに相当する電圧レベルとなり、回路が正常動作する動作ウィンドウが生じることとなる。なお、動作ウィンドウの上限および下限の負電圧VSSは、図6および図7で説明した従来例と同等である。 When the negative voltage VSS is in the range of −7.8 to −2.0 V, the control voltage Vout1 ′ is a voltage level corresponding to the logical value High or a voltage level corresponding to the logical value Low depending on the level of the control voltage Vout1 ′. Thus, an operation window in which the circuit operates normally is generated. Note that the upper and lower negative voltages VSS of the operation window are the same as those of the conventional example described with reference to FIGS.
次に、第1のレベルシフト切替スイッチ8aがオフ状態の場合、第2のブレークダウン保護素子14が有効になるため、負電圧VSSに対する第1の出力インバータ回路5aの出力特性は変化し、図3Bに示すようになる。この場合、動作ウィンドウの上限と下限の幅は、従来回路と同じであるが、動作ウィンドウ全体が、負電圧VSSの高電圧側にシフトする。このシフト量は、第2のブレークダウン保護素子14のシフト電圧に等しくなる。これは、第2のブレークダウン保護素子14がエンハンスメント型P型電界効果トランジスタEPFET1のドレインに接続されることで、エンハンスメント型P型電界効果トランジスタEPFET1のブレークダウン電圧がシフトするからである。
Next, when the first level
本実施例の正負電圧論理出力回路1においては、負電圧VSSによって、第1のブレークダウン保護素子用切替スイッチ8aのオン状態、オフ状態を切り替えることによって、図3Aに示す特性と、図3Bに示す特性を合成したものと等価な図3Cに示す特性を実現することで、動作ウィンドウの拡張を図っている。すなわち、負電圧VSSが高い領域では、ブレークダウン保護素子切替スイッチをオン状態にし、動作ウィンドウを高VSS側に拡げ、VSSが低い場合には、ブレークダウン保護用切替スイッチをオフ状態にすることで、従来例でも得られている低VSS領域の動作ウィンドウを維持するものである。
In the positive / negative voltage
第1のブレークダウン保護素子用切替スイッチ8aのオン状態とオフ状態を切り替えるクリティカルポイントは、ブレークダウン保護用素子切替スイッチがオン状態(図3A)の動作ウィンドウのVSSの下限であるVSS=−7.8Vと、ブレークダウン保護用素子切替スイッチがオフ状態(図3B)の動作ウィンドウのVSSの下限であるVSS=−4.0Vの間に設定すればよい。
The critical point for switching the first breakdown protection
次に、動作についてより具体的に説明する。基準Low端子23の印加電圧VLが論理値Lowに相当する電圧として0V、電源電圧VDDが2.7V、VDD´が1.3Vで、負電圧VSSが−9.5Vの場合でも正常に動作する動作ウィンドウの範囲内にあることを説明する。
Next, the operation will be described more specifically. Normal operation even when the applied voltage V L of the reference
この場合、ダイオードの1段のVfを1.0Vとすると、ダイオードDx1のレベルシフト量は4.0Vとなる。したがって、基準電圧発生回路3からは、―4.0Vが出力される。
In this case, if the Vf of one stage of the diode is 1.0 V, the level shift amount of the diode Dx1 is 4.0 V. Therefore, −4.0 V is output from the reference
制御電圧Vout1´に論理値Lowに相当するレベルである0Vが印加されたとき、エンハンスメント型P型電界効果トランジスタEPFET1はオン状態となり、第1のブレークダウン保護素子13によって3.0V電圧降下するため、第1のブレークダウン保護用素子切替スイッチ8aのソースは、−1.7Vとなる。このとき、第1のブレークダウン保護用素子切替スイッチ8aのゲートは、前述のとおり−4.0Vが印加されているので、オン状態となる。その結果、第2のブレークダウン保護素子14が短絡され、第2のブレークダウン保護素子14と電流制限抵抗RC1の接点は、−1.7Vとなる。
When 0V, which is a level corresponding to the logic value Low, is applied to the control voltage Vout1 ′, the enhancement type P-type field effect transistor EPFET1 is turned on, and the first
したがって、出力インバータ回路5aを構成するエンハンスメント型電界効果トランジスタEFET1はオン状態となり、出力インバータ回路5aの出力制御電圧Vout1は、論理値Lowに相当する−9.5Vが出力される。このように、制御電圧Vout1´がLowレベルのとき、出力制御電圧VoutがLowレベルとなり、正常に動作することがわかる。
Therefore, the enhancement type field effect transistor EFET1 constituting the
制御電圧Vout1´に論理値Highに相当するレベルである2.7Vが印加されたときは、エンハンスメント型P型電界効果トランジスタEPFET1はオフ状態となる。この場合、第2のブレークダウン保護素子14の両端には2.0Vの電位差が生じているため、アノードの電位は−7.5Vとなる。したがって、第1のブレークダウン保護用素子切替スイッチ8aのソースは−7.5V、ゲートは−4.0Vとなり、オフ状態であるので、第2のブレークダウン保護素子14は有効となる。よって、第1のブレークダウン保護素子13のアノードには−4.5Vが印加され、エンハンスメント型P型電界効果トランジスタEPFET1のゲート−ドレイン間には7.2Vが印加される。この場合、エンハンスメント型P型電界効果トランジスタEPFET1のブレークダウン電圧は7.5Vであるため、ブレークダウンには至らず、オフ状態を保つことができる。その結果、第2のブレークダウン保護素子14と電流制限抵抗RC1の接点も−9.5Vを保つことができる。
When 2.7 V, which is a level corresponding to the logical value High, is applied to the control voltage Vout1 ′, the enhancement type P-type field effect transistor EPFET1 is turned off. In this case, since a potential difference of 2.0 V is generated at both ends of the second
したがって、出力インバータ回路5aを構成するエンハンスメント型電界効果トランジスタEFET1はオフ状態となり、出力インバータ回路5aの出力制御電圧Vout1は、論理値Highに相当する+2.7Vが出力される。このように、制御電圧Vout1´がHighレベルのとき、出力制御電圧VoutがHighレベルとなり、正常に動作することがわかる。
Therefore, the enhancement type field effect transistor EFET1 constituting the
一方、基準Low端子23の印加電圧VLが論理値Lowに相当する電圧として0V、電源電圧VDDが2.7V、VDD´が1.3Vで、負電圧VSSが−2.5Vの場合でも正常に動作する動作ウィンドウの範囲内にあることを説明する。
On the other hand, even when the applied voltage VL of the reference
この場合、ダイオードDx1のレベルシフト量は4.0Vであるが、VSSが−2.5Vであるため、基準電圧発生回路3からは、VSSに等しい―2.5Vが出力される。
In this case, the level shift amount of the diode Dx1 is 4.0V, but since VSS is −2.5V, the reference
制御電圧Vout1´に論理値Lowに相当するレベルである0Vが印加されたとき、エンハンスメント型P型電界効果トランジスタEPFET1はオン状態となり、第1のブレークダウン保護素子13によって3.0V電圧降下するため、第1のブレークダウン保護用素子切替スイッチ8aのソースは、−1.7Vとなる。このとき、第1のブレークダウン保護用素子切替スイッチ8aのゲートは、前述のとおり−2.5Vが印加されているので、オン状態となる。その結果、第2のブレークダウン保護素子14が短絡され、第2のブレークダウン保護素子14と電流制限抵抗RC1の接点は、−1.7Vとなる。
When 0V, which is a level corresponding to the logic value Low, is applied to the control voltage Vout1 ′, the enhancement type P-type field effect transistor EPFET1 is turned on, and the first
したがって、出力インバータ回路5aを構成するエンハンスメント型電界効果トランジスタEFET1はオン状態となり、出力インバータ回路5aの出力制御電圧Vout1は、論理値Lowに相当する−2.5Vが出力される。このように、制御電圧Vout1´がLowレベルのとき、出力制御電圧VoutがLowレベルとなり、正常に動作することがわかる。
Therefore, the enhancement type field effect transistor EFET1 constituting the
制御電圧Vout1´に論理値Highに相当するレベルである2.7Vが印加されたときは、エンハンスメント型P型電界効果トランジスタEPFET1はオフ状態となる。この場合、第2のブレークダウン保護素子14の両端には2.0Vの電位差生じているため、アノードの電位は−0.5Vとなる。したがって、第1のブレークダウン保護用素子切替スイッチ8aのソースは−0.5V、ゲートは−2.0Vとなり、オン状態であるので、第2のブレークダウン保護素子14は短絡となる。よって、第1のブレークダウン保護素子13のアノードには−0.5Vが印加され、エンハンスメント型P型電界効果トランジスタEPFET1のゲート−ドレイン間には3.2Vが印加される。この場合、エンハンスメント型P型電界効果トランジスタEPFET1のブレークダウン電圧は7.5Vであるため、ブレークダウンには至らず、オフ状態を保つことができる。このように、制御電圧Vout1´がHighレベルのとき、出力制御電圧VoutがHighレベルとなり、正常に動作することがわかる。
When 2.7 V, which is a level corresponding to the logical value High, is applied to the control voltage Vout1 ′, the enhancement type P-type field effect transistor EPFET1 is turned off. In this case, since a potential difference of 2.0 V is generated at both ends of the second
以上説明したように、負電圧VSSが−9.5V、−2.5Vの広範囲にわたり、制御電圧Vout1´に対して出力制御電圧Voutが正常に出力されており、本回路を用いることにより、動作ウィンドウが拡張されたことがわかる。 As described above, the output control voltage Vout is normally output with respect to the control voltage Vout1 ′ over a wide range of the negative voltage VSS of −9.5V and −2.5V. You can see that the window has been expanded.
制御電圧Vout2´の入力に対して制御電圧Vout2を出力する回路動作についても、上述の制御電圧Vout1´に対する制御電圧Vout1の出力動作と、基本的に同一となる。 The circuit operation for outputting the control voltage Vout2 with respect to the input of the control voltage Vout2 ′ is basically the same as the output operation of the control voltage Vout1 with respect to the control voltage Vout1 ′.
以上説明したように、第1のブレークダウン保護用素子切替スイッチ8aのオン状態、オフ状態の切替えによって、動作ウィンドウを切り替えることが可能となり、動作ウィンドウ幅は、従来例では5.8Vであったのに対して、図3Cに示すように、本発明では7.8Vの幅を有する動作ウィンドウが確保でき、従来に較べて、確実に動作ウィンドウの幅の拡張が可能となる。本実施例の正負論理出力回路1の動作ウィンドウの幅の改善度は、従来回路(図7)に対して、2.0Vで、約34%となっている。
As described above, the operation window can be switched by switching the first breakdown protection
次に、第1の実施例で説明した正負電圧論理出力回路1を用いた高周波スイッチ回路について説明する。図2に示す高周波スイッチ回路は、GaAsFETを用いた正負電圧動作のSPDT(Single Pole Double Throw)の高周波スイッチ回路の構成例を示している。
Next, a high-frequency switch circuit using the positive / negative voltage
図2に示すように、本実施例の高周波スイッチ回路は、正負電圧論理出力回路1と、デコーダ回路7(DEC)と、半導体スイッチ回路6から構成されている。半導体スイッチ回路6は、第1のスイッチ素子61(FETSW1)と第2のスイッチ素子62(FETSW2)の動作を制御することにより、第1の個別端子101と第2の個別端子102が、選択的に共通端子100に接続される構成となっている。
As shown in FIG. 2, the high-frequency switch circuit of this embodiment includes a positive / negative voltage
正負電圧論理出力回路1は、第1の実施例で説明した構成の正負電圧論理出力回路で、図1で図示を省略した第2の負電圧レベルシフト回路4bと第2の出力インバータ回路5bとを備える構成となっている。
The positive / negative voltage
デコーダ回路7は、制御入力端子51に外部から制御電圧VCTLが入力され、その制御電圧VCTLに応じて、2つの出力電圧Vout1´、Vout2´が出力される構成となっている。
The decoder circuit 7 is configured such that a control voltage VCTL is input to the
ここで、電源電圧VDDが2.7V、負電圧VSSが−3.5Vに設定され、第1および第2のブレークダウン保護用素子切替スイッチ8a、8bがオフ状態の場合を例にとり説明する。
Here, a case where the power supply voltage VDD is set to 2.7 V, the negative voltage VSS is set to −3.5 V, and the first and second breakdown protection element change-over
まず、デコーダ回路7の制御入力端子51から制御電圧Vout1´を論理値High、制御電圧Vout2´を論理値Lowとする所定の電圧が入力されると、デコーダ回路7からは、論理値Highの制御電圧Vout1´として、例えば2.7Vが、論理値Lowの制御電圧Vout2´として、例えば0Vが、それぞれ出力され、正負電圧論理出力回路1の端子41、42に入力される。
First, when a predetermined voltage having the control voltage Vout1 ′ as the logical value High and the control voltage Vout2 ′ as the logical value Low is input from the
正負電圧論理出力回路1では、入力した制御電圧の論理が反転して出力されるため、制御電圧Vout1として論理値Lowに相当する電圧−3.5Vが、制御電圧Vout2として論理値Highに相当する電圧2.7Vが、それぞれ出力され、半導体スイッチ回路6に印加される。
In the positive / negative voltage
その結果、第1のスイッチ素子61のゲートは、論理値Lowに相当する電圧レベルに、第2のスイッチ素子62のゲートは、論理値Highに相当する電圧レベルに、それぞれ設定されるため、第1のスイッチ素子61はオフ状態に、第2のスイッチ素子62がオン状態となり、第2の個別端子102と共通端子100とが接続されることになる。
As a result, the gate of the
一方、デコーダ回路7の制御入力端子51から制御電圧Vout1´を論理値Low、制御電圧Vout2´を論理値Highとする所定の電圧が入力されると、デコーダ回路7からは、論理値Lowの制御電圧Vout1´として0Vが、論理値Highの制御電圧Vout2´として2.7Vが、それぞれ出力され、正負電圧論理出力回路1の端子41、42に入力される。
On the other hand, when a predetermined voltage having the control voltage Vout1 ′ as the logic value Low and the control voltage Vout2 ′ as the logic value High is input from the
正負電圧論理出力回路1では、先に説明したように、入力される制御電圧は反転して出力されるので、制御電圧Vout1=2.7Vが、制御電圧Vout2=−3.5Vが出力され、それぞれ第1のスイッチ素子61、第2のスイッチ素子62のゲートに印加されることになる。
In the positive / negative voltage
第1のスイッチ素子61のゲートは、論理値Highに相当する電圧レベルに、第2のスイッチ素子62のゲートは、論理値Lowに相当する電圧レベルに、それぞれ設定されるため、第1のスイッチ素子61はオン状態に、第2のスイッチ素子62がオフ状態となり、第1の個別端子101と共通端子100とが接続されることになる。
Since the gate of the
なお、第1および第2のレベルシフト切替スイッチ8a、8bがオン状態の場合には、制御電圧Vout1および制御電圧Vout2が異なるものの、回路動作は基本的には同様であるので、その詳細な説明は省略する。 When the first and second level shift changeover switches 8a and 8b are in the on state, although the control voltage Vout1 and the control voltage Vout2 are different, the circuit operation is basically the same, and detailed description thereof will be given. Is omitted.
高周波スイッチ回路は、特に、ひずみ特性が重要な特性であり、負電圧VSSが電源電圧VDDに較べて高く設定され、負電圧発生回路2に、例えば、チャージポンプ回路を用いる場合、チャージポンプにおける倍数が増加するため、発生するVSSの電圧偏差が大きくなる傾向がある。そのため、動作ウィンドウの影響をより顕著に受けることになるが、本実施例のように動作ウィンドウの範囲を適宜変化させることで、上述のような負電圧VSSの電圧偏差による回路動作への影響を低減、抑制させることができる。
In the high-frequency switch circuit, in particular, distortion characteristics are important characteristics. When the negative voltage VSS is set higher than the power supply voltage VDD, and a charge pump circuit is used as the negative
なお、上記高周波スイッチは、半導体スイッチ回路6がSPDTを構成した場合の例を示したが、この構成に限定されるものではなく、例えば、2極双投スイッチ(DPDT)等の他の構成の半導体スイッチ回路であっても良い。本発明が適用可能な半導体スイッチ回路は、少なくとも1つの共通端子と、1又は複数の個別端子とを有し、これら共通端子と個別端子との間に、導通、非導通が外部から制御可能な1又は複数のスイッチ素子が、それぞれ配置され、個別端子の1つと共通端子との接続を選択的に切り替えて、所望の通過経路が形成可能に構成されているものが好適である。
The above-described high-frequency switch shows an example in which the
1;正負電圧論理出力回路、2;負電圧発生回路、3;基準電圧発生回路、4a;第1の負電圧レベルシフト回路、4b;第2の負電圧レベルシフト回路、5a;第1の出力インバータ回路、5b;第2の出力インバータ回路、6;半導体スイッチ回路、7;デコーダ回路、8a;第1のブレークダウン保護素子用切替スイッチ、8b;第2のブレークダウン保護素子用切替スイッチ、13;第1のブレークダウン保護素子、14;第2のブレークダウン保護素子、15;電源回路、100;共通端子、101;第1の個別端子、102;第2の個別端子、103;アンテナ
DESCRIPTION OF
Claims (4)
前記論理入力数に応じて設けられ、前記論理入力に対して反転すると共に、外部から入力される切替信号に応じて、正常に回路動作できる範囲に切替可能とする負電圧レベルシフト回路と、外部から入力された電圧信号に応じて前記切替信号を生成、出力する基準電圧回路と、前記負電圧レベルシフト回路の数に応じて設けられ、対応する前記負電圧レベルシフト回路の出力を反転出力する出力インバータとを具備し、
前記負電圧の大きさに応じて、正常な回路動作を確保できる範囲を切り替え可能とした正負電圧論理出力回路において、
前記負電圧レベルシフト回路は、前記論理入力と負電圧との間に、ゲートに前記論理入力が入力するエンハンスメント型P型電界効果トランジスタとブレークダウン保護用素子とが直列に接続され、
前記ブレークダウン保護用素子の少なくとも一部を短絡するようにブレークダウン保護用素子切替スイッチが、前記ブレークダウン保護用素子に並列に接続されており、
前記負電圧の大きさに応じて、前記ブレークダウン保護用素子切替スイッチのオン、オフを選択することを特徴とする正負電圧論理出力回路。 When the logic input is a logic value High with respect to a positive voltage logic input, a logic value High output is output. When the logic input is a logic value Low, a logic value Low output is output. A positive / negative voltage logic output circuit configured to output a negative voltage as an output of a value Low and a positive voltage as an output of the logic value High;
A negative voltage level shift circuit that is provided according to the number of logic inputs, inverts with respect to the logic inputs, and that can be switched to a range in which the circuit can operate normally according to a switching signal input from the outside; A reference voltage circuit that generates and outputs the switching signal in accordance with the voltage signal input from and a number corresponding to the number of the negative voltage level shift circuit, and inverts and outputs the output of the corresponding negative voltage level shift circuit An output inverter,
In a positive / negative voltage logic output circuit capable of switching a range in which normal circuit operation can be secured according to the magnitude of the negative voltage,
In the negative voltage level shift circuit, an enhancement type P-type field effect transistor in which the logic input is input to a gate and a breakdown protection element are connected in series between the logic input and the negative voltage.
A breakdown protection element changeover switch is connected in parallel to the breakdown protection element so as to short-circuit at least a part of the breakdown protection element;
A positive / negative voltage logic output circuit, wherein on / off of the breakdown protection element changeover switch is selected according to the magnitude of the negative voltage.
前記ブレークダウン保護用素子切替スイッチは、エンハンスメント型P型電界効果トランジスタで構成され、
前記ブレークダウン保護用素子は、1又は複数の多段接続されたダイオードで構成され、
前記ブレークダウン保護用素子切替スイッチを構成するエンハンスメント型P型電界効果トランジスタのソースは、前記ダイオードのアノードに接続し、ドレインは、前記ダイオードのカソードに接続し、ゲートは、前記基準電圧回路に接続していることを特徴とする正負電圧論理出力回路。 The positive / negative voltage logic output circuit according to claim 1.
The breakdown protection element changeover switch is composed of an enhancement type P-type field effect transistor,
The breakdown protection element is composed of one or a plurality of multi-stage connected diodes,
The enhancement type P-type field effect transistor constituting the breakdown protection element changeover switch has a source connected to the anode of the diode, a drain connected to the cathode of the diode, and a gate connected to the reference voltage circuit. A positive and negative voltage logic output circuit.
前記スイッチ素子の導通、非導通を制御するため外部から入力される論理制御信号をデコードするデコーダ回路と、
該半導体スイッチ回路に制御信号を出力する正負電圧論理出力回路と、を備えた高周波スイッチ回路において、
前記正負電圧論理出力回路は、正電圧の論理入力に対して、前記論理入力が論理値Highの場合、論理値Highの出力を、前記論理入力が論理値Lowの場合、論理値Lowの出力を、それぞれ前記制御信号として出力すると共に、前記論理値Lowの出力として負電圧を、前記論理値Highの出力として正電圧を、それぞれ出力するように構成され、
前記論理入力数に応じて設けられ、前記論理入力に対してレベルシフトを行うと共に、外部から入力される切替信号に応じて、正常に回路動作できる範囲に切替可能とする負電圧レベルシフト回路と、外部から入力された電圧信号に応じて前記切替信号を生成、出力する基準電圧回路と、前記負電圧レベルシフト回路の数に応じて設けられ、対応する前記負電圧レベルシフト回路の出力を反転出力する出力インバータとを具備し、
前記負電圧レベルシフト回路は、前記論理入力と負電圧との間に、ゲートに前記論理入力が入力するエンハンスメント型P型電界効果トランジスタとブレークダウン保護用素子とが直列に接続され、
前記ブレークダウン保護用素子の少なくとも一部を短絡するようにブレークダウン保護用素子切替スイッチが、前記ブレークダウン保護用素子に並列に接続されており、
前記負電圧の大きさに応じて、前記ブレークダウン保護用素子切替スイッチのオン、オフを選択することを特徴とする高周波スイッチ回路。 One or a plurality of switch elements having at least one common terminal and one or a plurality of individual terminals and capable of controlling conduction and non-conduction from the outside are disposed between the common terminal and the individual terminals, respectively. A semiconductor switch circuit that selectively switches between the common terminal and any one of the individual terminals to form a desired passage path;
A decoder circuit for decoding a logic control signal inputted from the outside in order to control conduction and non-conduction of the switch element;
In a high-frequency switch circuit comprising a positive / negative voltage logic output circuit that outputs a control signal to the semiconductor switch circuit,
The positive / negative voltage logic output circuit outputs a logic value High when the logic input is a logic value High, and outputs a logic value Low when the logic input is a logic value Low. , Each of which is output as the control signal, and is configured to output a negative voltage as the output of the logical value Low and a positive voltage as the output of the logical value High.
A negative voltage level shift circuit that is provided according to the number of logical inputs and that performs level shift on the logical inputs and that can be switched to a range where normal circuit operation can be performed according to a switching signal input from the outside; A reference voltage circuit that generates and outputs the switching signal according to an externally input voltage signal and a number corresponding to the number of the negative voltage level shift circuits, and inverts the output of the corresponding negative voltage level shift circuit An output inverter for outputting,
In the negative voltage level shift circuit, an enhancement type P-type field effect transistor in which the logic input is input to a gate and a breakdown protection element are connected in series between the logic input and the negative voltage.
A breakdown protection element changeover switch is connected in parallel to the breakdown protection element so as to short-circuit at least a part of the breakdown protection element;
A high frequency switch circuit, wherein on / off of the breakdown protection element changeover switch is selected according to the magnitude of the negative voltage.
前記ブレークダウン保護用素子切替スイッチは、エンハンスメント型P型電界効果トランジスタで構成され、
前記ブレークダウン保護用素子は、1又は複数の多段接続されたダイオードで構成され、
前記ブレークダウン保護用素子切替スイッチを構成するエンハンスメント型P型電界効果トランジスタのソースは、前記ダイオードのアノードに接続し、ドレインは、前記ダイオードのカソードに接続し、ゲートは、前記基準電圧回路に接続していることを特徴とする高周波スイッチ回路。 The high-frequency switch circuit according to claim 3,
Before SL breakdown protection element switching switch is constituted by an enhancement-type P-type field effect transistor,
The breakdown protection element is composed of one or a plurality of multi-stage connected diodes,
The enhancement type P-type field effect transistor constituting the breakdown protection element changeover switch has a source connected to the anode of the diode, a drain connected to the cathode of the diode, and a gate connected to the reference voltage circuit. A high-frequency switch circuit characterized by that.
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