JP5686701B2 - Positive / negative voltage logic output circuit and high-frequency switch circuit using the same - Google Patents

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Description

本発明は、ガリウム砒素などのIII−Ｖ族化合物半導体を用いた集積回路に用いられ、論理値Ｈｉｇｈに対応する出力電圧として正電圧を、論理値Ｌｏｗに対応する出力電圧として負電圧を出力するよう構成された正負電圧論理出力回路およびこれを用いた高周波スイッチ回路に係り、特に、負電圧の変化に対する正常動作範囲の拡張等を図ったものに関する。   The present invention is used in an integrated circuit using a III-V group compound semiconductor such as gallium arsenide, and outputs a positive voltage as an output voltage corresponding to a logical value High and a negative voltage as an output voltage corresponding to a logical value Low. The present invention relates to a positive / negative voltage logic output circuit configured as described above and a high-frequency switch circuit using the same, and particularly relates to a circuit in which a normal operation range is expanded with respect to a change in negative voltage.

ガリウム砒素（以下「ＧａＡｓ」と記載する）化合物半導体は、高周波特性に優れた素子やＩＣが実現できることから無線通信機器に広く用いられている。主な応用例としては、低雑音増幅器、電力増幅器、スイッチ、ミキサ回路など無線通信機器の高周波フロントエンドと呼ばれる部分に用いられ、比較的単機能のＩＣに使用されることが多い。   Gallium arsenide (hereinafter referred to as “GaAs”) compound semiconductors are widely used in wireless communication devices because they can realize elements and ICs having excellent high-frequency characteristics. As a main application example, it is used in a portion called a high frequency front end of a wireless communication device such as a low noise amplifier, a power amplifier, a switch, a mixer circuit, etc., and is often used for a relatively single function IC.

これらのＩＣは、経路切替、電源制御などの付加機能が取り込まれることもある。組み込まれる付加機能としては、論理回路、制御回路や電圧発生回路が必要とされる場合があり、その場合、ＳｉＣＭＯＳＩＣと混載してＩＣを構成する場合があるが、ＧａＡｓＩＣ内に搭載しワンチップ化すると、小型化やコスト低減などのメリットがある。   These ICs may incorporate additional functions such as path switching and power control. As an additional function to be incorporated, a logic circuit, a control circuit, or a voltage generation circuit may be required. In such a case, an IC may be configured by being mixed with a SiCMOS IC. Then, there are advantages such as downsizing and cost reduction.

また近年、携帯電話端末などの通信機器が広く普及し、これらの通信機器では送受切替やマルチバンド化に伴う周波数帯の切替や、通信方式の切替にアンテナスイッチが広く用いられている。また、アンテナの送受信感度向上のため、複数のアンテナを切り替えるため複数のアンテナ端子が必要となる場合もあり、このような場合にも、高周波スイッチ回路を用いて複数のアンテナを選択できるように構成することが行われる。   In recent years, communication devices such as mobile phone terminals have been widely used, and in these communication devices, antenna switches are widely used for transmission / reception switching, switching of frequency bands associated with multi-band switching, and switching of communication methods. Also, in order to improve the transmission / reception sensitivity of the antenna, a plurality of antenna terminals may be required to switch between the plurality of antennas. Even in such a case, the configuration is such that a plurality of antennas can be selected using a high frequency switch circuit. To be done.

図４に、従来から知られているこの種の高周波スイッチ回路の一例が示す。図４に示す従来の高周波スイッチ回路は、ＧａＡｓＦＥＴ（ガリウム砒素電界効果トランジスタ）を用いたＳＰＤＴ(Single Pole Double Throw)高周波スイッチ回路の構成例である。図４に示すように、半導体スイッチ回路６とデコーダ回路７（ＤＥＣ）が主な構成要素となっている。   FIG. 4 shows an example of this type of high-frequency switch circuit that has been conventionally known. The conventional high-frequency switch circuit shown in FIG. 4 is a configuration example of an SPDT (Single Pole Double Throw) high-frequency switch circuit using a GaAsFET (gallium arsenide field effect transistor). As shown in FIG. 4, a semiconductor switch circuit 6 and a decoder circuit 7 (DEC) are main components.

半導体スイッチ回路６は、アンテナ１０３が接続される共通端子１００と、第１の個別端子１０１と、第２の個別端子１０２と、ＦＥＴを用いた第１のスイッチ素子６１（ＦＥＴＳＷ１）および第２のスイッチ素子６２（ＦＥＴＳＷ２）を有し、第１および第２のスイッチ素子６１、６２の導通、非導通を制御することにより、第１の個別端子１０１と第２の個別端子１０２が選択的に共通端子１００に接続される構成となっている。   The semiconductor switch circuit 6 includes a common terminal 100 to which the antenna 103 is connected, a first individual terminal 101, a second individual terminal 102, a first switch element 61 (FETSW1) using a FET, and a second The first individual terminal 101 and the second individual terminal 102 are selectively shared by controlling the conduction and non-conduction of the first and second switch elements 61 and 62 having a switch element 62 (FETSW2). It is configured to be connected to the terminal 100.

デコーダ回路７は、制御入力端子５１に外部から制御電圧ＶＣＴＬが入力され、その制御電圧ＶＣＴＬに応じて、２つの出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２が、それぞれ出力されるよう構成されている。ここでは、第１の出力電圧Ｖｏｕｔ１が論理値Ｈｉｇｈに相当するＶｈｉｇｈ＝２．７Ｖが、第２の出力電圧Ｖｏｕｔ２が論理値Ｌｏｗに相当するＶｌｏｗ＝０Ｖがそれぞれ出力される場合について説明する。   The decoder circuit 7 is configured such that a control voltage VCTL is input from the outside to the control input terminal 51, and two output voltages Vout1 and Vout2 are output according to the control voltage VCTL. Here, a case where Vhigh = 2.7 V corresponding to the first output voltage Vout1 corresponding to the logic value High and Vlow = 0 V corresponding to the second output voltage Vout2 corresponding to the logic value Low will be described.

デコーダ回路７の第１の出力電圧Ｖｏｕｔ１は、抵抗素子Ｒ１を介して第１のスイッチ素子６１のゲートに印加され、第１のスイッチ素子６１をオン状態とする。第１のスイッチ素子６１のドレインおよびソースには、ゲートの電圧から順方向電圧Ｖｆだけ低い電圧が出力される。ここで、Ｖｆ＝０．７Ｖとすると、共通端子１００、第１および第２の個別端子１０１、１０２に接続されているＲＦ端子の端子電圧ＶＲＦは、２．０Ｖとなる。   The first output voltage Vout1 of the decoder circuit 7 is applied to the gate of the first switch element 61 through the resistance element R1, and the first switch element 61 is turned on. A voltage lower than the gate voltage by the forward voltage Vf is output to the drain and source of the first switch element 61. Here, when Vf = 0.7V, the terminal voltage VRF of the RF terminal connected to the common terminal 100 and the first and second individual terminals 101 and 102 is 2.0V.

一方、デコーダ回路７の第２の出力電圧Ｖｏｕｔ２は、抵抗素子Ｒ２を介して第２のスイッチ素子６２のゲートに印加され、第２のスイッチ素子６２のゲート・ソース間電位Ｖｇｓは、ソースを基準とすると−２．０Ｖとなり、第２のスイッチ素子６２をオフ状態とする。これにより、第１の個別端子１０１と共通端子１００が接続されることとなる。   On the other hand, the second output voltage Vout2 of the decoder circuit 7 is applied to the gate of the second switch element 62 via the resistance element R2, and the gate-source potential Vgs of the second switch element 62 is based on the source. Then, it becomes −2.0 V, and the second switch element 62 is turned off. As a result, the first individual terminal 101 and the common terminal 100 are connected.

第１および第２の個別端子１０１、１０２や共通端子１００に他の回路を接続した場合においても、半導体スイッチ回路６が正常に機能するためには、端子電圧ＶＲＦが２．０Ｖに保たれるようにするため、共通端子１００、第１および第２の個別端子１０１、１０２には、ＤＣカットキャパシタＣ１〜Ｃ３が接続されている。   Even when other circuits are connected to the first and second individual terminals 101 and 102 and the common terminal 100, the terminal voltage VRF is maintained at 2.0V in order for the semiconductor switch circuit 6 to function normally. In order to do so, DC cut capacitors C1 to C3 are connected to the common terminal 100 and the first and second individual terminals 101 and 102.

ここで、ＤＣカットキャパシタＣ１〜Ｃ３は、高周波信号を十分通過させるだけの容量値が必要であり、半導体集積回路内に、このようなキャパシタを内蔵した場合、チップ面積の増大を招き、コストアップにつながってしまう。そのため、これらのＤＣカットキャパシタは、半導体集積回路の外部にチップ部品等を利用して実装する方法がとられる。   Here, the DC cut capacitors C1 to C3 need to have a capacitance value enough to allow high-frequency signals to pass. If such a capacitor is built in a semiconductor integrated circuit, the chip area increases and the cost increases. Will lead to. For this reason, these DC cut capacitors are mounted using chip components or the like outside the semiconductor integrated circuit.

このように、図４に示す高周波スイッチ回路において、制御電圧ＶＣＴＬは、正電圧の範囲で設定される構成となっている。以下、説明の便宜上、上述のように高周波スイッチ回路の駆動を制御する制御電圧が正電圧の範囲とされて、回路動作が定まる条件を「正電圧動作」と呼ぶことにする。これに対して、ＦＥＴを駆動するゲート制御電圧として負電圧を使用するほうが正電圧を用いるより以前から行われている方法である。このように制御電圧に負電圧を用いるものを、便宜上、「負電圧動作」と呼ぶことにする。例えば、特許文献１、非特許文献１、２等には、負電圧動作の高周波スイッチ回路が開示されている。   As described above, in the high-frequency switch circuit shown in FIG. 4, the control voltage VCTL is set in a positive voltage range. Hereinafter, for convenience of explanation, a condition in which the control voltage for controlling the driving of the high-frequency switch circuit is in the positive voltage range and the circuit operation is determined as described above is referred to as “positive voltage operation”. On the other hand, using a negative voltage as the gate control voltage for driving the FET is a method that has been carried out before using a positive voltage. Such a control voltage using a negative voltage is referred to as “negative voltage operation” for convenience. For example, Patent Document 1, Non-Patent Documents 1, 2 and the like disclose high-frequency switch circuits that operate with negative voltage.

図５に、負電圧動作の高周波スイッチ回路の構成例を示す。なお、図４に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。この高周波スイッチ回路は、図４で説明した高周波スイッチ回路のデコーダ回路７と半導体スイッチ回路６との間に、正負電圧論理出力回路１を設けた構成となっている。   FIG. 5 shows a configuration example of a high-frequency switch circuit that operates at a negative voltage. The same components as those in the configuration example shown in FIG. 4 are denoted by the same reference numerals, detailed description thereof is omitted, and different points will be mainly described below. This high-frequency switch circuit has a configuration in which a positive / negative voltage logic output circuit 1 is provided between the decoder circuit 7 and the semiconductor switch circuit 6 of the high-frequency switch circuit described in FIG.

正負電圧論理出力回路１は、負電圧ＶＳＳを生成、出力する負電圧発生回路２（ＮＶＧ）と、デコーダ回路７の出力信号から第１および第２のスイッチ素子６１、６２に対する制御電圧を出力する正負電圧レベルシフト回路４Ａ（ＤＥＣ（−））とを備える構成となっている。なお、正負電圧レベルシフト回路４Ａは、論理値Ｈｉｇｈに相当する出力電圧が０Ｖ以下であれば、負電圧レベルシフト回路と呼ぶべきであるが、後述する本願発明の説明との都合上、論理値Ｈｉｇｈに相当する出力電圧を正電圧出力とすることから正負電圧レベルシフト回路と呼ぶことにする。   The positive / negative voltage logic output circuit 1 generates a negative voltage VSS, generates a negative voltage VSS (NVG), and outputs a control voltage for the first and second switch elements 61 and 62 from the output signal of the decoder circuit 7. A positive / negative voltage level shift circuit 4A (DEC (-)) is provided. The positive / negative voltage level shift circuit 4A should be called a negative voltage level shift circuit if the output voltage corresponding to the logical value High is 0 V or less, but for convenience of explanation of the present invention to be described later, Since the output voltage corresponding to High is a positive voltage output, it is called a positive / negative voltage level shift circuit.

図４の説明同様、図５における半導体スイッチ回路６を駆動する場合、各ＲＦ端子の電位を０Ｖとすれば、ＦＥＴを用いた第１又は第２のスイッチ素子６１、６２をオン状態とするために、ゲートに論理値Ｈｉｇｈに相当する電圧Ｖｈｉｇｈを印加する必要がある。具体的には、Ｖｈｉｇｈ＝−０．７Ｖ〜＋０．７Ｖ程度であれば良い。   As in the description of FIG. 4, when the semiconductor switch circuit 6 in FIG. 5 is driven, if the potential of each RF terminal is set to 0 V, the first or second switch elements 61 and 62 using FETs are turned on. In addition, it is necessary to apply a voltage Vhigh corresponding to the logical value High to the gate. Specifically, Vhigh may be about −0.7V to + 0.7V.

一方、第１又は第２のスイッチ素子６１、６２をオフ状態とするためは、ゲートに論理値Ｌｏｗに相当する電圧Ｖｌｏｗを印加する必要がある。具体的には、Ｖｌｏｗ＝−０．７Ｖ以下とすれば良い。したがって、図４に示した半導体スイッチ回路６と同等の動作とするためには、Ｖｈｉｇｈ＝０．７Ｖ、Ｖｌｏｗ＝−２．０Ｖとなる。   On the other hand, in order to turn off the first or second switch element 61, 62, it is necessary to apply a voltage Vlow corresponding to the logical value Low to the gate. Specifically, Vlow = −0.7 V or less may be set. Therefore, in order to achieve an operation equivalent to that of the semiconductor switch circuit 6 shown in FIG. 4, Vhigh = 0.7V and Vlow = −2.0V.

このように論理値Ｈｉｇｈに相当する制御電圧が正電圧で、論理値Ｌｏｗに相当する制御電圧が負電圧となるような正負電圧論理出力回路１の出力形態を、説明の便宜上、「正負電圧出力」と呼ぶことにする。   For convenience of explanation, the output form of the positive / negative voltage logic output circuit 1 in which the control voltage corresponding to the logic value High is a positive voltage and the control voltage corresponding to the logic value Low is a negative voltage is described as “positive / negative voltage output” for convenience of explanation. I will call it.

正負電圧出力を用いる利点は、半導体スイッチ回路６の各ＲＦ端子に、ＤＣカットキャパシタを設ける必要がなく、外部接続部品が削減でき、コストダウンを図ることができることにある。また、図４には図示されていないが、アイソレーション向上の目的で、第１の個別端子１０１、第２の個別端子１０２および共通端子１００それぞれに、シャントスイッチを設けるのが一般的で、ＤＣカットキャパシタを設ける必要があった。これに対し、正負電圧出力を用いる場合には、このキャパシタも不要となり、チップ面積のさらなる削減が可能となるという利点もある。   The advantage of using the positive / negative voltage output is that it is not necessary to provide a DC cut capacitor at each RF terminal of the semiconductor switch circuit 6, and external connection parts can be reduced, thereby reducing costs. Although not shown in FIG. 4, for the purpose of improving isolation, it is common to provide shunt switches for the first individual terminal 101, the second individual terminal 102, and the common terminal 100, respectively. It was necessary to provide a cut capacitor. On the other hand, when a positive / negative voltage output is used, this capacitor is also unnecessary, and there is an advantage that the chip area can be further reduced.

一方、正負電圧出力を用いる場合の欠点としては、近年、外部制御電圧は正電圧論理信号のみであり、そのため、内部に負電圧発生回路、レベルシフト回路等を搭載することが必要となり、チップ面積の増大を招くことにある。   On the other hand, as a disadvantage when using positive / negative voltage output, in recent years, the external control voltage is only a positive voltage logic signal, so it is necessary to mount a negative voltage generation circuit, a level shift circuit, etc. inside, and the chip area Inviting an increase in

近年の携帯電話端末のマルチバンド化やマルチモード化に伴い、アンテナスイッチは、多ポート化の対応が必要となってきており、ＲＦ端子の数は増大の傾向にある。   As mobile phone terminals have become multiband or multimode in recent years, antenna switches are required to support multiple ports, and the number of RF terminals tends to increase.

また、高周波ひずみ、ＩＭＤ特性などひずみ特性の要求が厳しくなってきている。ひずみ特性を向上させる手法として、論理値Ｈｉｇｈに相当する電圧Ｖｈｉｇｈと論理値Ｌｏｗに相当する電圧Ｖｌｏｗの電位差を大きくすることが有効である。そのため、正負電圧動作で使用する場合には、内部に昇圧回路などの電圧発生回路を内蔵する方法がある。   In addition, demands for distortion characteristics such as high-frequency distortion and IMD characteristics have become stricter. As a technique for improving the distortion characteristics, it is effective to increase the potential difference between the voltage Vhigh corresponding to the logical value High and the voltage Vlow corresponding to the logical value Low. For this reason, there is a method in which a voltage generation circuit such as a booster circuit is built in when operating in positive and negative voltage operation.

この場合、高周波スイッチ回路を駆動する電圧は、例えば、Ｖｈｉｇｈ＝７．７Ｖ、Ｖｌｏｗ＝０Ｖとし、また、ＲＦ端子の電圧ＶＲＦをＶＲＦ＝７Ｖとする。同様に、負電圧駆動の場合には、Ｖｈｉｇｈ＝０．７Ｖ、Ｖｌｏｗ＝−７Ｖ、ＶＲＦ＝０Ｖとすると正電圧駆動の場合と同様の動作状態を得ることができる。   In this case, the voltages for driving the high-frequency switch circuit are, for example, Vhigh = 7.7V, Vlow = 0V, and the RF terminal voltage VRF is VRF = 7V. Similarly, in the case of negative voltage driving, if Vhigh = 0.7V, Vlow = −7V, and VRF = 0V, an operation state similar to that in the case of positive voltage driving can be obtained.

特開平９−２０００２１号公報（第３−６頁、図１−図２）Japanese Patent Laid-Open No. 9-200021 (page 3-6, FIGS. 1-2)

R. A. Gaspri、H. H. Yee 著、「Microwave GaAs FET Switching」、IEEE MTT-SInternational Microwave Symposium Digest、（米国）、１９７８年、vol.78, issue 1、１９７８年、ｐ．５８−６０R. A. Gaspri, H. H. Yee, “Microwave GaAs FET Switching”, IEEE MTT-S International Microwave Symposium Digest, (USA), 1978, vol. 78, issue 1, 1978, p. 58-60 B. E. Bedard、A. D. Barlas、R. B. Gold 著、「A High Performance MonolithicGaAs SPDT Switch」、15th European Microwave Conference Proceedings、１９８５年、ｐ．９３６−９３９B. E. Bedard, A. D. Barlas, R. B. Gold, "A High Performance Monolithic GaAs SPDT Switch", 15th European Microwave Conference Proceedings, 1985, p. 936-939

ところで、高周波スイッチ回路を正負電圧論理動作させるには、電圧発生回路および論理回路を、ＣＭＯＳ回路で構成し、スイッチ回路をＧａＡｓＩＣで構成するのが最も容易な方法である。しかし、マルチチップ実装となり、特に多数の経路切替を必要とする多ポートスイッチの場合には、チップ間配線のために多数のＰＡＤが、ＣＭＯＳ電圧発生回路、論理回路のチップとＧａＡｓスイッチＩＣチップの双方に必要となるとともに、双方のチップ実装のためのチップ間隔が必要なため、占有面積が増大し、実装コストの増大を招いてしまう。そのため、ＧａＡｓＩＣに電圧発生回路、論理回路を搭載した１チップＩＣを実現するほうが、小型化できるという利点がある。   By the way, in order to operate the high-frequency switch circuit with a positive / negative voltage logic, the easiest method is to configure the voltage generation circuit and the logic circuit with CMOS circuits and the switch circuit with GaAsIC. However, in the case of a multi-port switch that requires multi-chip mounting and requires a large number of path switching, a large number of PADs are used for inter-chip wiring, such as a CMOS voltage generation circuit, a logic circuit chip, and a GaAs switch IC chip. In addition to being necessary for both, chip spacing for both chip mountings is required, which increases the occupied area and increases the mounting cost. Therefore, the realization of a one-chip IC in which a voltage generation circuit and a logic circuit are mounted on a GaAs IC has an advantage that the size can be reduced.

一般に、ＧａＡｓＩＣは、ＣＭＯＳＩＣと比較してコスト高であるが、先に述べたように電圧発生回路および論理回路をＣＭＯＳ回路で構成し、スイッチ回路をＧａＡｓＩＣで構成してマルチチップ実装とした場合の占有面積の増大を考慮すると、安価なＣＭＯＳＩＣを用いたとしても必ずしもコストダウンできるとは限らない。   In general, GaAsIC is more expensive than CMOSIC. However, as described above, the voltage generation circuit and the logic circuit are configured by a CMOS circuit, and the switch circuit is configured by GaAsIC to achieve multichip mounting. Considering the increase in the occupied area, even if an inexpensive CMOSIC is used, the cost cannot always be reduced.

正電圧動作のための電圧発生回路及び論理回路、負電圧発生回路は、比較的容易に実現することができるが、先に述べたような正負電圧論理出力回路を実現する場合には、次述するような問題がある。   The voltage generation circuit, logic circuit, and negative voltage generation circuit for positive voltage operation can be realized relatively easily. However, when the positive / negative voltage logic output circuit as described above is realized, the following is described. There is a problem to do.

まず、図６を参照しつつ従来の正負電圧論理出力回路１Ａの回路構成例について説明する。この回路例における正負電圧論理出力回路１Ａは、負電圧発生回路２と、第１の負電圧レベルシフト回路４ａと、第２の負電圧レベルシフト回路４ｂ（ＬＶＳ）と、第１の出力インバータ回路５ａと、第２の出力インバータ回路５ｂと、電源回路１５とを備える構成となっている。   First, a circuit configuration example of a conventional positive / negative voltage logic output circuit 1A will be described with reference to FIG. The positive / negative voltage logic output circuit 1A in this circuit example includes a negative voltage generation circuit 2, a first negative voltage level shift circuit 4a, a second negative voltage level shift circuit 4b (LVS), and a first output inverter circuit. 5a, a second output inverter circuit 5b, and a power supply circuit 15 are provided.

ここで、第１の負電圧シフト回路４ａと第２の負電圧シフト回路４ｂは、基本的に同一の回路構成となっている。また、第１の出力インバータ回路５ａと第２の出力インバータ回路５ｂも、基本的に同一の回路構成となっている。そして、第１の負電圧レベルシフト回路４ａと第１の出力インバータ回路５ａにより、デコーダ回路７の出力電圧Ｖｏｕｔ１´がＶｏｕｔ１に、第２の負電圧レベルシフト回路４ｂと第２の出力インバータ回路５ｂにより、出力電圧Ｖｏｕｔ２´がＶｏｕｔ２に、それぞれ変換出力される様になっている。なお、ブレークダウン保護素子１３は、３段直列接続のダイオードＤｘ３で構成されており、エンハンスメント型のＰ型電界効果トランジスタＥＰＦＥＴ１のゲート−ドレイン間のブレークダウンを防止する目的で設けられている。   Here, the first negative voltage shift circuit 4a and the second negative voltage shift circuit 4b have basically the same circuit configuration. The first output inverter circuit 5a and the second output inverter circuit 5b also basically have the same circuit configuration. Then, the first negative voltage level shift circuit 4a and the first output inverter circuit 5a cause the output voltage Vout1 ′ of the decoder circuit 7 to become Vout1, and the second negative voltage level shift circuit 4b and the second output inverter circuit 5b. Thus, the output voltage Vout2 ′ is converted and output to Vout2. The breakdown protection element 13 includes a three-stage series-connected diode Dx3, and is provided for the purpose of preventing breakdown between the gate and drain of the enhancement type P-type field effect transistor EPFET1.

このような回路構成において、正電源電圧ＶＤＤが＋２．７Ｖ、負電源電圧ＶＳＳが−５Ｖとし、制御電圧Ｖｏｕｔ１´が論理値Ｌｏｗに相当する電圧として０Ｖが入力された場合について説明する。第１の負電圧レベルシフト回路４ａに制御電圧Ｖｏｕｔ１´が入力されると、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１はオン状態となり、３段直列接続のダイオードＤｘ３からなるブレークダウン保護素子１３と、第１の出力インバータ回路５ａを介して出力端子３１から出力電圧（制御電圧）Ｖｏｕｔ１が出力される。   In such a circuit configuration, a case where the positive power supply voltage VDD is +2.7 V, the negative power supply voltage VSS is −5 V, and the control voltage Vout1 ′ is input as 0 V as a voltage corresponding to the logical value Low will be described. When the control voltage Vout1 ′ is input to the first negative voltage level shift circuit 4a, the enhancement type P-type field effect transistor EPFET1 is turned on, the breakdown protection element 13 including the three-stage series-connected diode Dx3, The output voltage (control voltage) Vout1 is output from the output terminal 31 via one output inverter circuit 5a.

同様に、第２の負電圧レベルシフト回路４ｂに制御電圧Ｖｏｕｔ２´が入力されると、第２の負電圧レベルシフト回路４ｂと第２の出力インバータ回路５ｂを介して出力端子３２から制御電圧Ｖｏｕｔ２が出力される。   Similarly, when the control voltage Vout2 ′ is input to the second negative voltage level shift circuit 4b, the control voltage Vout2 is output from the output terminal 32 via the second negative voltage level shift circuit 4b and the second output inverter circuit 5b. Is output.

３段直列接続のダイオードＤｘ３は、１つのダイオードの順方向電圧ＶｆがＶｆ＝１．０Ｖとすると、１．０Ｖ×３段＝３．０Ｖシフトされ、ブレークダウン保護素子１３と電流制限抵抗器ＲＣ２との接続点における電位は、−０．３Ｖとなる。   The diode Dx3 in the three-stage series connection is shifted by 1.0V × 3 stages = 3.0V when the forward voltage Vf of one diode is Vf = 1.0V. The breakdown protection element 13 and the current limiting resistor RC2 The potential at the connection point is -0.3V.

したがって、第１の出力インバータ回路５ａを構成するエンハンスメント型電界効果トランジスタＥＦＥＴ１のゲート・ソース間電圧Ｖｇｓは＋４．７Ｖであるため、エンハンスメント型電界効果トランジスタＥＦＥＴ１はオン状態となり、出力端子３１から負電圧出力のＶＳＳ＝−５．０Ｖが出力されることになる。   Therefore, since the gate-source voltage Vgs of the enhancement type field effect transistor EFET1 constituting the first output inverter circuit 5a is +4.7 V, the enhancement type field effect transistor EFET1 is turned on, and a negative voltage is applied from the output terminal 31. The output VSS = −5.0V is output.

一方、負電圧ＶＳＳが−５Ｖとし、制御電圧Ｖｏｕｔ１´が論理値Ｈｉｇｈに相当する電圧として＋２．７Ｖが入力された場合について説明する。第１の負電圧レベルシフト回路４ａに制御電圧Ｖｏｕｔ１´が入力されると、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１はオフ状態となり、ブレークダウン保護素子１３と、電流制限抵抗器ＲＣ２との接続点における電位は、−５．０Ｖとなる。   On the other hand, a case where the negative voltage VSS is −5 V and the control voltage Vout1 ′ is input with +2.7 V as a voltage corresponding to the logical value High will be described. When the control voltage Vout1 ′ is input to the first negative voltage level shift circuit 4a, the enhancement type P-type field effect transistor EPFET1 is turned off, and at the connection point between the breakdown protection element 13 and the current limiting resistor RC2. The potential is -5.0V.

したがって、第１の出力インバータ回路５ａを構成するエンハンスメント型電界効果トランジスタＥＦＥＴ１のゲート・ソース間電圧Ｖｇｓは０．０Ｖであるため、エンハンスメント型電界効果トランジスタＥＦＥＴ１はオフ状態となり、制御電圧Ｖｏｕｔ１は、電源回路１５と抵抗器ＲＣ３との接続点の電圧ＶＤＤ３と等しい電圧が出力される。   Therefore, the enhancement-type field effect transistor EFET1 constituting the first output inverter circuit 5a has a gate-source voltage Vgs of 0.0 V, so that the enhancement-type field effect transistor EFET1 is turned off and the control voltage Vout1 is A voltage equal to the voltage VDD3 at the connection point between the circuit 15 and the resistor RC3 is output.

電圧ＶＤＤ３は、電源電圧ＶＤＤより電源回路１５における電圧降下分だけ低下した電圧となる。例えば、ＶＤＤ＝＋２．７Ｖとすると、電源回路１５は、直列接続された２つのダイオードＤｘ５より構成されるため、ダイオード１段の順方向電圧Ｖｆ＝１．０Ｖとすると、ＶＤＤ３＝０．７Ｖとなる。したがって、制御電圧Ｖｏｕｔ１として０．７Ｖが出力されることになる。   The voltage VDD3 is a voltage that is lower than the power supply voltage VDD by a voltage drop in the power supply circuit 15. For example, if VDD = + 2.7V, the power supply circuit 15 is composed of two diodes Dx5 connected in series. Therefore, assuming that the forward voltage Vf = 1.0V of one diode stage, VDD3 = 0.7V. Become. Therefore, 0.7V is output as the control voltage Vout1.

同様に、第２の負電圧レベルシフト回路４ｂに制御電圧Ｖｏｕｔ２´が入力されると、第２の負電圧レベルシフト回路４ｂと第２の出力インバータ回路５Ｂを介して出力端子３２から制御電圧Ｖｏｕｔ２が出力される。   Similarly, when the control voltage Vout2 ′ is input to the second negative voltage level shift circuit 4b, the control voltage Vout2 is output from the output terminal 32 via the second negative voltage level shift circuit 4b and the second output inverter circuit 5B. Is output.

以上説明したように、この種の正負電圧論理出力回路１Ａは、第１および第２の負電圧レベルシフト回路４ａ、４ｂはインバータとして機能し、その出力にさらに第１および第２の出力インバータ回路５ａ、５ｂが接続されているため、インバータ２段相当の動作となる。したがって、論理値Ｌｏｗ入力時には、出力は論理値Ｌｏｗとなり、論理値Ｈｉｇｈ入力時には、出力は論理値Ｈｉｇｈとなる。   As described above, in this type of positive / negative voltage logic output circuit 1A, the first and second negative voltage level shift circuits 4a and 4b function as inverters, and the outputs of the first and second output inverter circuits are further provided. Since 5a and 5b are connected, the operation is equivalent to two stages of inverters. Therefore, when the logic value Low is input, the output is the logic value Low, and when the logic value High is input, the output is the logic value High.

ところで、上述の正負電圧論理回路１Ａが正常動作するためには、負電圧ＶＳＳとして設定できる電圧範囲には制限が存在する。以下、正負電圧論理出力回路１Ａを正常に動作する負電圧ＶＳＳの電圧範囲を「動作ウィンドウ」と呼ぶ。   By the way, in order for the above-described positive / negative voltage logic circuit 1A to operate normally, there is a limit to the voltage range that can be set as the negative voltage VSS. Hereinafter, the voltage range of the negative voltage VSS in which the positive / negative voltage logic output circuit 1A operates normally is referred to as an “operation window”.

図７に、上述の正負電圧論理回路１Ａの入力に相当する制御電圧Ｖｏｕｔ１´として、論理値Ｈｉｇｈに相当する電圧と、論理値Ｌｏｗに相当する電圧を入力した場合における出力制御電圧Ｖｏｕｔ１の負電圧ＶＳＳ依存性を示す特性図を示す。図７において、横軸は負電圧ＶＳＳを、縦軸は制御電圧Ｖｏｕｔ１を示している。図中、点線は制御電圧Ｖｏｕｔ１´として論理値Ｈｉｇｈに相当する電圧を入力した場合における負電圧ＶＳＳの変化に対する制御電圧Ｖｏｕｔ１の変化を、二点破線は、制御電圧Ｖｏｕｔ１´として論理値Ｌｏｗに相当する電圧を入力した場合における負電圧ＶＳＳの変化に対する制御電圧Ｖｏｕｔ１の変化を、それぞれ示している。   FIG. 7 shows a negative voltage of the output control voltage Vout1 when a voltage corresponding to the logical value High and a voltage corresponding to the logical value Low are input as the control voltage Vout1 ′ corresponding to the input of the positive / negative voltage logic circuit 1A. The characteristic view which shows VSS dependence is shown. In FIG. 7, the horizontal axis indicates the negative voltage VSS, and the vertical axis indicates the control voltage Vout1. In the figure, a dotted line corresponds to a change in the control voltage Vout1 with respect to a change in the negative voltage VSS when a voltage corresponding to the logical value High is input as the control voltage Vout1 ′, and a two-dot broken line corresponds to the logical value Low as the control voltage Vout1 ′. The change of the control voltage Vout1 with respect to the change of the negative voltage VSS when the voltage to input is input is shown, respectively.

まず、正負電圧論理出力回路１Ａが正常に動作とならず、「常時ＯＮ」が出力される例として、負電圧出力として負電圧ＶＳＳが−２．０Ｖの場合について説明する。   First, as an example in which the positive / negative voltage logic output circuit 1A does not operate normally and “always ON” is output, a case where the negative voltage VSS is −2.0 V as a negative voltage output will be described.

正負電圧論理回路１Ａに制御電圧Ｖｏｕｔ１´として論理値Ｌｏｗに相当する電圧０．０Ｖが入力された場合、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１のゲートには０．０Ｖが印加し、ＯＮ状態となる。ゲート−ソース間は、ダイオード動作となるため、ソース電位は１．０Ｖとなる。したがって、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１のドレインは、１．０Ｖとなる。このドレイン電位は、ブレークダウン保護素子１３により−３Ｖレベルシフトされて、ブレークダウン保護素子１３と電流制限抵抗器ＲＣ２との接続点における電位は、−２．０Ｖとなる。ここで、ＶＳＳは−２．０Ｖとなっている。   When a voltage 0.0V corresponding to the logic value Low is input as the control voltage Vout1 ′ to the positive / negative voltage logic circuit 1A, 0.0V is applied to the gate of the enhancement type P-type field effect transistor EPFET1, and the ON state is established. . Between the gate and the source, diode operation is performed, so that the source potential is 1.0V. Therefore, the drain of the enhancement type P-type field effect transistor EPFET1 is 1.0V. This drain potential is shifted by −3V level by the breakdown protection element 13, and the potential at the connection point between the breakdown protection element 13 and the current limiting resistor RC2 becomes −2.0V. Here, VSS is −2.0V.

したがって、出力インバータ回路５ａを構成するエンハンスメント型電界効果トランジスタＥＦＥＴ１のＶｇｓは０．０Ｖであるため、エンハンスメント型電界効果トランジスタ１はオフ状態となり、制御電圧Ｖｏｕｔ１は、電源回路１５と抵抗器ＲＣ３との接続点の電圧ＶＤＤ３と等しい電圧、即ち、論理値Ｈｉｇｈに相当する電圧として０．７Ｖとなる。   Therefore, since the enhancement type field effect transistor EFET1 constituting the output inverter circuit 5a has a Vgs of 0.0V, the enhancement type field effect transistor 1 is turned off, and the control voltage Vout1 is supplied between the power supply circuit 15 and the resistor RC3. The voltage is equal to the voltage VDD3 at the connection point, that is, 0.7V as a voltage corresponding to the logical value High.

一方、正負電圧論理出力回路１Ａに制御電圧Ｖｏｕｔ１´として論理値Ｈｉｇｈに相当する電圧２．７Ｖが入力された場合、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１はオフ状態となり、ブレークダウン保護素子１３と、電源制限抵抗器ＲＣ２との接続点における電位は、−５．０Ｖとなる。   On the other hand, when a voltage 2.7V corresponding to the logic value High is input as the control voltage Vout1 ′ to the positive / negative voltage logic output circuit 1A, the enhancement type P-type field effect transistor EPFET1 is turned off, and the breakdown protection element 13; The potential at the connection point with the power limiting resistor RC2 is −5.0V.

したがって、出力インバータ回路５Ａを構成するエンハンスメント型電界効果トランジスタＥＦＥＴ１のＶｇｓは０．０Ｖであるため、エンハンスメント型電界効果トランジスタＥＦＥＴ１はＯＦＦ状態となり、制御電圧Ｖｏｕｔ１は、電源回路１５と抵抗器Ｒ３との接続点の電圧ＶＤＤ３と等しい電圧が出力される。   Therefore, since the enhancement type field effect transistor EFET1 constituting the output inverter circuit 5A has a Vgs of 0.0V, the enhancement type field effect transistor EFET1 is turned off, and the control voltage Vout1 is supplied between the power supply circuit 15 and the resistor R3. A voltage equal to the voltage VDD3 at the connection point is output.

電圧ＶＤＤ３は、電源電圧ＶＤＤより電源回路１５における電圧降下分だけ低下した電圧となる。例えば、ＶＤＤ＝＋２．７Ｖとすると、電源回路１５は、直列接続された２つのダイオードＤｘ５より構成されるため、ダイオード１段の順方向電圧Ｖｆ＝１．０Ｖとすると、ＶＤＤ３＝０．７Ｖとなる。したがって、制御電圧Ｖｏｕｔ１として論理値Ｈｉｇｈに相当する電圧０．７Ｖが出力されることになる。   The voltage VDD3 is a voltage that is lower than the power supply voltage VDD by a voltage drop in the power supply circuit 15. For example, if VDD = + 2.7V, the power supply circuit 15 is composed of two diodes Dx5 connected in series. Therefore, assuming that the forward voltage Vf = 1.0V of one diode stage, VDD3 = 0.7V. Become. Therefore, a voltage 0.7V corresponding to the logical value High is output as the control voltage Vout1.

このように、負電圧ＶＳＳが−２．０Ｖの場合、制御電圧Ｖｏｕｔ１´が、論理値Ｈｉｇｈか、論理値Ｌｏｗかに関わらず、制御電圧Ｖｏｕｔは常時論理値Ｈｉｇｈとなってしまう。   As described above, when the negative voltage VSS is −2.0 V, the control voltage Vout always becomes the logic value High regardless of whether the control voltage Vout1 ′ is the logic value High or the logic value Low.

次に、正負電圧論理出力回路１Ａが正常動作とならず、「常時ＯＦＦ」が出力される例として、負電圧ＶＳＳが−１０．０Ｖの場合について説明する。   Next, as an example in which the positive / negative voltage logic output circuit 1A does not operate normally and “always OFF” is output, a case where the negative voltage VSS is −10.0 V will be described.

正負電圧論理出力回路１Ａに制御電圧Ｖｏｕｔ１´として論理値Ｈｉｇｈに相当する電圧として２．７Ｖが入力した場合、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１はオフ状態となるはずであるが、負電圧ＶＳＳ＝−１０．０Ｖであるので、ドレイン電位は、ブレークダウン保護素子１３により−３Ｖレベルシフトされて、ブレークダウン保護素子１３と電流制限抵抗器ＲＣ２との接続点における電位は、−７．０Ｖとなる。   When 2.7 V is input as the control voltage Vout1 ′ to the positive / negative voltage logic output circuit 1A as a voltage corresponding to the logic value High, the enhancement type P-type field effect transistor EPFET1 should be in the OFF state, but the negative voltage VSS = Since it is −10.0 V, the drain potential is shifted by −3 V level by the breakdown protection element 13, and the potential at the connection point between the breakdown protection element 13 and the current limiting resistor RC2 becomes −7.0 V. .

ここで、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１のゲート電圧は＋２．７Ｖであるので、ゲート−ドレイン間には９．７Ｖの逆方向電圧が印加される。本来、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１は、オフ状態としなければならないが、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１の逆方向耐圧を７．５Ｖとすると、オン状態となる。   Here, since the gate voltage of the enhancement type P-type field effect transistor EPFET1 is + 2.7V, a reverse voltage of 9.7V is applied between the gate and the drain. Originally, the enhancement type P-type field effect transistor EPFET1 has to be turned off, but when the reverse breakdown voltage of the enhancement type P-type field effect transistor EPFET1 is 7.5V, it is turned on.

したがって、第１の出力インバータ回路５ａを構成するエンハンスメント型電界効果トランジスタＥＦＥＴ１はオン状態となり、制御電圧Ｖｏｕｔ１は、負電圧ＶＳＳが出力され、論理値Ｌｏｗに相当する出力となる。   Therefore, the enhancement type field effect transistor EFET1 constituting the first output inverter circuit 5a is turned on, and the negative voltage VSS is output as the control voltage Vout1, and the output corresponds to the logical value Low.

一方、正負電圧論理回路出力回路１Ａに制御電圧Ｖｏｕｔ１´として論理値Ｌｏｗに相当する電圧として０．０Ｖが入力した場合、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１はＯＮ状態となり、出力端子Ｖｏｕｔ１からは、負電圧ＶＳＳが出力され、論理値Ｌｏｗに相当する出力となる。   On the other hand, when 0.0 V is input as the control voltage Vout1 ′ to the positive / negative voltage logic circuit output circuit 1A as the voltage corresponding to the logic value Low, the enhancement type P-type field effect transistor EPFET1 is turned on, and the output terminal Vout1 A negative voltage VSS is output, which is an output corresponding to the logical value Low.

このように負電圧ＶＳＳが−１０Ｖの場合、制御電圧Ｖｏｕｔ１´が、論理値Ｈｉｇｈか、論理値Ｌｏｗかに関わらず、制御電圧Ｖｏｕｔは常時論理値Ｌｏｗとなってしまう。   Thus, when the negative voltage VSS is −10 V, the control voltage Vout always becomes the logic value Low regardless of whether the control voltage Vout1 ′ is the logic value High or the logic value Low.

このように従来の正負電圧論理出力回路１Ａには、動作ウィンドウの範囲内に収まるように設計する必要があったが、この動作ウィンドウの幅、即ち負電圧ＶＳＳの上限と下限との差は、５．８Ｖ程度と狭く、設計の自由度の低いものであった。   As described above, the conventional positive / negative voltage logic output circuit 1A has to be designed to be within the range of the operation window. The width of the operation window, that is, the difference between the upper limit and the lower limit of the negative voltage VSS is as follows. It was as narrow as about 5.8 V, and the degree of freedom in design was low.

実際には、電源電圧ＶＤＤの動作範囲には、上限、下限があることや、半導体プロセス上のばらつき、温度変動、動作状態による負荷変動考慮すると、負電圧ＶＳＳを動作ウィンドウないに維持することは、かなり困難なものである。   Actually, there are upper and lower limits in the operating range of the power supply voltage VDD, and in consideration of variations in semiconductor processes, temperature fluctuations, and load fluctuations due to operating conditions, it is not possible to maintain the negative voltage VSS within the operating window. It's pretty difficult.

本発明は、上記実状に鑑みなされるもので、負電圧を用いて駆動する論理回路において、負電圧の変化に対して正常な論理回路動作を確保できる範囲である動作ウィンドウの幅の拡張を可能とし、回路動作の確実性、安定性の向上を図った正負電圧論理出力回路を提供するものである。   The present invention has been made in view of the above circumstances, and in a logic circuit driven using a negative voltage, it is possible to expand the width of an operation window, which is a range in which normal logic circuit operation can be secured against a change in negative voltage. The present invention provides a positive / negative voltage logic output circuit that improves the reliability and stability of circuit operation.

上記課題を解決するため本願請求項１に係る正負電圧論理出力回路は、正電圧の論理入力に対して、前記論理入力が論理値Ｈｉｇｈの場合、論理値Ｈｉｇｈの出力を、前記論理入力が論理値Ｌｏｗの場合、論理値Ｌｏｗの出力を、それぞれ出力すると共に、前記論理値Ｌｏｗの出力として負電圧を、前記論理値Ｈｉｇｈの出力として正電圧を、それぞれ出力するように構成されてなる正負電圧論理出力回路であって、前記論理入力数に応じて設けられ、前記論理入力に対して反転すると共に、外部から入力される切替信号に応じて、正常に回路動作できる範囲に切替可能とする負電圧レベルシフト回路と、外部から入力された電圧信号に応じて前記切替信号を生成、出力する基準電圧回路と、前記負電圧レベルシフト回路の数に応じて設けられ、対応する前記負電圧レベルシフト回路の出力を反転出力する出力インバータとを具備し、前記負電圧の大きさに応じて、正常な回路動作を確保できる範囲を切り替え可能とした正負電圧論理出力回路において、前記負電圧レベルシフト回路は、前記論理入力と負電圧との間に、ゲートに前記論理入力が入力するエンハンスメント型Ｐ型電界効果トランジスタとブレークダウン保護用素子とが直列に接続され、前記ブレークダウン保護用素子の少なくとも一部を短絡するようにブレークダウン保護用素子切替スイッチが、前記ブレークダウン保護用素子に並列に接続されており、前記負電圧の大きさに応じて、前記ブレークダウン保護用素子切替スイッチのオン、オフを選択することを特徴とする。   In order to solve the above-described problem, a positive / negative voltage logic output circuit according to claim 1 of the present application is configured to output a logic value High when the logic input is a logic value High with respect to a positive voltage logic input. In the case of the value Low, the output of the logic value Low is output, the negative voltage is output as the output of the logic value Low, and the positive voltage is output as the output of the logic value High. A logic output circuit, which is provided according to the number of logic inputs, is inverted with respect to the logic inputs, and can be switched to a range where the circuit can operate normally according to a switching signal input from the outside. A voltage level shift circuit, a reference voltage circuit that generates and outputs the switching signal according to an externally input voltage signal, and a number corresponding to the number of the negative voltage level shift circuits are provided. An output inverter that inverts and outputs the output of the corresponding negative voltage level shift circuit, and a positive / negative voltage logic output circuit capable of switching a range in which normal circuit operation can be secured according to the magnitude of the negative voltage In the negative voltage level shift circuit, an enhancement type P-type field effect transistor in which the logic input is input to a gate and a breakdown protection element are connected in series between the logic input and the negative voltage, A breakdown protection element changeover switch is connected in parallel to the breakdown protection element so as to short-circuit at least a part of the breakdown protection element, and the breakdown voltage is reduced according to the magnitude of the negative voltage. It is characterized in that on / off of the protective element selector switch is selected.

本願請求項２に係る正負電圧論理出力回路は、請求項１記載の正負電圧論理出力回路において、前記ブレークダウン保護用素子切替スイッチは、エンハンスメント型Ｐ型電界効果トランジスタで構成され、前記ブレークダウン保護用素子は、１又は複数の多段接続されたダイオードで構成され、前記ブレークダウン保護用素子切替スイッチを構成するエンハンスメント型Ｐ型電界効果トランジスタのソースは、前記ダイオードのアノードに接続し、ドレインは、前記ダイオードのカソードに接続し、ゲートは、前記基準電圧回路に接続していることを特徴とする。   The positive / negative voltage logic output circuit according to claim 2 of the present application is the positive / negative voltage logic output circuit according to claim 1, wherein the breakdown protection element changeover switch is composed of an enhancement type P-type field effect transistor, and the breakdown protection The element is composed of one or a plurality of multistage connected diodes, the source of the enhancement type P-type field effect transistor constituting the breakdown protection element changeover switch is connected to the anode of the diode, and the drain is The diode is connected to the cathode, and the gate is connected to the reference voltage circuit.

本願請求項３に係る高周波スイッチ回路は、少なくとも１つの共通端子と、１又は複数の個別端子とを有し、前記共通端子と前記個別端子との間に、導通、非導通が外部から制御可能な１又は複数のスイッチ素子が、それぞれ配置され、前記共通端子と、前記個別端子のいずれか１つとを選択的に切り替えて、所望の通過経路を形成する半導体スイッチ回路と、前記スイッチ素子の導通、非導通を制御するため外部から入力される論理制御信号をデコードするデコーダ回路と、該半導体スイッチ回路に制御信号を出力する正負電圧論理出力回路と、を備えた高周波スイッチ回路において、前記正負電圧論理出力回路は、正電圧の論理入力に対して、前記論理入力が論理値Ｈｉｇｈの場合、論理値Ｌｏｗの出力を、前記論理入力が論理値Ｌｏｗの場合、論理値Ｈｉｇｈの出力を、それぞれ前記制御信号として出力すると共に、前記論理値Ｌｏｗの出力として負電圧を、前記論理値Ｈｉｇｈの出力として正電圧を、それぞれ出力するように構成され、前記論理入力数に応じて設けられ、前記論理入力に対してレベルシフトを行うと共に、外部から入力される切替信号に応じて、正常に回路動作できる範囲に切替可能とする負電圧レベルシフト回路と、外部から入力された電圧信号に応じて前記切替信号を生成、出力する基準電圧回路と、前記負電圧レベルシフト回路の数に応じて設けられ、対応する前記負電圧レベルシフト回路の出力を反転出力する出力インバータとを具備し、前記負電圧レベルシフト回路は、前記論理入力と負電圧との間に、インバータとブレークダウン保護用素子とが直列に接続され、前記ブレークダウン保護用素子の少なくとも一部を短絡するようにブレークダウン保護用素子切替スイッチが、前記ブレークダウン保護用素子に並列に接続されており、前記負電圧の大きさに応じて、前記ブレークダウン保護用素子切替スイッチのオン、オフを選択することを特徴とする。   The high-frequency switch circuit according to claim 3 has at least one common terminal and one or a plurality of individual terminals, and conduction and non-conduction can be controlled from the outside between the common terminal and the individual terminals. 1 or a plurality of switch elements are disposed, and a semiconductor switch circuit that selectively switches between the common terminal and any one of the individual terminals to form a desired passing path, and conduction of the switch elements. In the high-frequency switch circuit comprising: a decoder circuit that decodes a logic control signal input from the outside to control non-conduction; and a positive / negative voltage logic output circuit that outputs a control signal to the semiconductor switch circuit; The logic output circuit outputs a logic value Low when the logic input is a logic value High and the logic input is a logic value Low when the logic input is a logic value High. The output of the logic value High is output as the control signal, the negative voltage is output as the output of the logic value Low, and the positive voltage is output as the output of the logic value High. A negative voltage level shift circuit which is provided according to the number of inputs and performs level shift on the logic input and which can be switched to a range in which the circuit can operate normally according to a switching signal input from the outside; A reference voltage circuit that generates and outputs the switching signal in accordance with the voltage signal input from and a number corresponding to the number of the negative voltage level shift circuit, and inverts and outputs the output of the corresponding negative voltage level shift circuit An output inverter, and the negative voltage level shift circuit includes an inverter and a breakdown protection element between the logic input and the negative voltage. Are connected in series, and a breakdown protection element selector switch is connected in parallel to the breakdown protection element so as to short-circuit at least a part of the breakdown protection element, and the magnitude of the negative voltage In accordance with the above, on / off of the breakdown protection element changeover switch is selected.

本願請求項４に係る高周波スイッチ回路は、請求項３記載の高周波スイッチ回路において、前記ブレークダウン保護用素子切替スイッチは、エンハンスメント型Ｐ型電界効果トランジスタで構成され、前記ブレークダウン保護用素子は、１又は複数の多段接続されたダイオードで構成され、前記ブレークダウン保護用素子切替スイッチを構成するエンハンスメント型Ｐ型電界効果トランジスタのソースは、前記ダイオードのアノードに接続し、ドレインは、前記ダイオードのカソードに接続し、ゲートは、前記基準電圧回路に接続していることを特徴とする。

A radio frequency switching circuit according to the claims 4, in the high-frequency switch circuit according to claim 3 wherein, prior Symbol breakdown protection device selector switch is constituted by an enhancement-type P-type field effect transistor, the breakdown protection element The enhancement type P-type field effect transistor, which is composed of one or a plurality of multi-stage connected diodes and constitutes the breakdown protection element changeover switch, is connected to the anode of the diode, and the drain is the diode It is connected to the cathode, and the gate is connected to the reference voltage circuit.

本発明によれば、負電圧の大きさに応じて、回路が正常動作する範囲を切り替え可能にしたので、実質的に回路が正常動作する範囲を拡張することで、動作電圧範囲の変化、半導体製造プロセスのばらつき、温度変化、負荷変動などに対して従来に比してより確実に回路動作を正常に維持することができる。   According to the present invention, the range in which the circuit normally operates can be switched according to the magnitude of the negative voltage, so that the range in which the circuit operates normally can be substantially expanded to change the operating voltage range, the semiconductor The circuit operation can be normally maintained more reliably with respect to manufacturing process variations, temperature changes, load fluctuations, and the like.

本発明の正負電圧論理出力回路の説明図である。It is explanatory drawing of the positive / negative voltage logic output circuit of this invention. 本発明の高周波スイッチ回路の説明図である。It is explanatory drawing of the high frequency switch circuit of this invention. 本発明の正負電圧論理出力回路の動作ウィンドウを説明する図である。It is a figure explaining the operation | movement window of the positive / negative voltage logic output circuit of this invention. 従来の高周波スイッチ回路の説明図である。It is explanatory drawing of the conventional high frequency switch circuit. 従来の負電圧動作の高周波スイッチ回路の説明図である。It is explanatory drawing of the high frequency switch circuit of the conventional negative voltage operation | movement. 従来の正負電圧論理出力回路の説明図である。It is explanatory drawing of the conventional positive / negative voltage logic output circuit. 従来の正負電圧論理出力回路の動作ウィンドウを説明する図である。It is a figure explaining the operation | movement window of the conventional positive / negative voltage logic output circuit.

以下、本発明の実施例について、説明する。なお、以下に説明する部材、配置等は、本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変できるものである。また、図４乃至図６で説明した従来回路の構成要素と同一の構成要素については、同一符号を付して説明する。   Examples of the present invention will be described below. The members, arrangements, and the like described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention. The same components as those of the conventional circuit described with reference to FIGS. 4 to 6 are denoted by the same reference numerals.

まず、本発明の正負電圧論理出力回路について説明する。図１に示す本発明の正負電圧論理出力回路１は、図２に示すような高周波スイッチ回路に用いられ、正論理の出力のデコーダ７からの２つの制御電圧Ｖｏｕｔ１´、Ｖｏｕｔ２´を、必要に応じて正又は負論理の制御電圧Ｖｏｕｔ１、Ｖｏｕｔ２として出力可能な構成となっている。図１では、制御電圧Ｖｏｕｔ２´を入力し、制御電圧Ｖｏｕｔ２として出力する部分については、制御電圧Ｖｏｕｔ１´を入力して制御電圧Ｖｏｕｔ１として出力する部分と、その構成が基本的に同一であるため、図示を省略している。   First, the positive / negative voltage logic output circuit of the present invention will be described. A positive / negative voltage logic output circuit 1 of the present invention shown in FIG. 1 is used in a high-frequency switch circuit as shown in FIG. 2, and requires two control voltages Vout1 ′ and Vout2 ′ from a decoder 7 having a positive logic output. Accordingly, it is possible to output as positive or negative logic control voltages Vout1 and Vout2. In FIG. 1, the configuration for inputting the control voltage Vout2 ′ and outputting it as the control voltage Vout2 is basically the same as the configuration for inputting the control voltage Vout1 ′ and outputting it as the control voltage Vout1, The illustration is omitted.

図１に示すように本実施例の正負電圧論理出力回路１は、負電圧発生回路２（ＮＶＧ）と、基準電圧発生回路３と、第１の負電圧レベルシフト回路４ａ（および第２の負電圧レベルシフト回路４ｂ）と、第１の出力インバータ回路５ａ（および第２の出力インバータ回路５ｂ）と、電源回路１５とを備える構成となっている。第１の負電圧レベルシフト回路４ａと第１の出力インバータ回路５ａは、制御電圧Ｖｏｕｔ１´を入力して制御電圧Ｖｏｕｔ１として出力する（詳細は供述）。一方、制御電圧Ｖｏｕｔ２´を入力して制御電圧Ｖｏｕｔ２を出力する部分は、第２の負電圧レベルシフト回路４ｂと第２の出力インバータ回路５ｂによって構成されている。   As shown in FIG. 1, the positive / negative voltage logic output circuit 1 of this embodiment includes a negative voltage generation circuit 2 (NVG), a reference voltage generation circuit 3, and a first negative voltage level shift circuit 4a (and a second negative voltage level shift circuit 4a). The voltage level shift circuit 4b), the first output inverter circuit 5a (and the second output inverter circuit 5b), and the power supply circuit 15 are provided. The first negative voltage level shift circuit 4a and the first output inverter circuit 5a receive the control voltage Vout1 ′ and output it as the control voltage Vout1 (details are described above). On the other hand, the part that receives the control voltage Vout2 ′ and outputs the control voltage Vout2 is configured by a second negative voltage level shift circuit 4b and a second output inverter circuit 5b.

負電圧発生回路２は、外部から供給される電源電圧ＶＤＤから、必要な負電圧ＶＳＳを生成、出力するもので、電源回路１５は、電源電圧ＶＤＤから、第１の出力インバータ回路５ａ（および第２の出力インバータ回路５ｂ）に必要な電圧を生成、出力するもので従来回路と基本的に同一の構成となっている。   The negative voltage generation circuit 2 generates and outputs a necessary negative voltage VSS from a power supply voltage VDD supplied from the outside. The power supply circuit 15 generates a first output inverter circuit 5a (and a first output voltage) from the power supply voltage VDD. 2 generates and outputs a voltage necessary for the second output inverter circuit 5b), and has basically the same configuration as the conventional circuit.

基準電圧発生回路３は、ブレークダウン保護素子用切替スイッチ８ａのオン状態、オフ状態を選択するための切替信号を生成、出力するもので、基準Ｌｏｗ端子２３と負電圧端子２２との間に、基準Ｌｏｗ端子２３側から４段直列接続のダイオードＤｘ１、第１の電流制限抵抗器ＲＣ１が直列接続されている。このような構成の基準電圧発生回路３は、基準Ｌｏｗ端子２３に、所定の電圧が印加された場合に、ブレークダウン保護素子用切替スイッチ８ａをオン状態とする切替信号しての基準電圧ＶＲＥＦを、ダイオードＤｘ１と電流制限抵抗器ＲＣ１の相互の接続点から出力する。本実施例では、ブレークダウン保護素子用切替スイッチ８ａをオン状態とする基準電圧ＶＲＥＦを発生させる際の基準Ｌｏｗ端子２３への印加電圧ＶLは、入力制御電圧Ｖｏｕｔ１´の論理値Ｌｏｗのレベルと一致させ、ＧＮＤレベルの０Ｖに設定している。なお、この基準Ｌｏｗ端子２３への印加電圧ＶLは、０Ｖに限定される必要はなく、他の電圧設定としてもよい。 The reference voltage generation circuit 3 generates and outputs a switching signal for selecting the on / off state of the breakdown protection element changeover switch 8a. Between the reference low terminal 23 and the negative voltage terminal 22, A four-stage series-connected diode Dx1 and a first current limiting resistor RC1 are connected in series from the reference low terminal 23 side. The reference voltage generation circuit 3 having such a configuration generates the reference voltage VREF as a switching signal for turning on the breakdown protection element selector switch 8a when a predetermined voltage is applied to the reference low terminal 23. , And output from the mutual connection point of the diode Dx1 and the current limiting resistor RC1. In this embodiment, the voltage V L applied to the reference low terminal 23 when generating the reference voltage VREF for turning on the breakdown protection element changeover switch 8a is the level of the logical value Low of the input control voltage Vout1 ′. They are matched and set to 0 V of the GND level. Note that the applied voltage V L to the reference low terminal 23 does not need to be limited to 0 V, and may be set to another voltage.

第１の負電圧レベルシフト回路４ａは、制御電圧Ｖｏｕｔ１´に対して所定の電圧シフトを施し、第１の出力インバータ回路５ａへ出力するもので、電源回路１５によって電源電圧ＶＤＤを基に第１の負電圧レベルシフト回路４ａに必要な電圧ＶＤＤ´が印加される電源端子２１´と負電圧ＶＳＳが印加される負電圧端子２２との間に、電源端子２１´側からエンハンスメント型のＰ型電界効果トランジスタＥＰＦＥＴ１と、３段直列接続ダイオードＤｘ３で構成される第１のブレークダウン保護素子１３と、２段直列接続のダイオードＤｘ４で構成される第２のブレークダウン保護素子１４と、第２の電流制限抵抗器ＲＣ２が直列接続されているとともに、第１のブレークダウン保護素子用切替スイッチ８ａが第２のブレークダウン保護素子１４のアノード、カソード間に並列に接続されている。   The first negative voltage level shift circuit 4a shifts the control voltage Vout1 ′ by a predetermined voltage and outputs the result to the first output inverter circuit 5a. The first negative voltage level shift circuit 4a is controlled by the power supply circuit 15 based on the power supply voltage VDD. An enhancement type P-type electric field from the side of the power supply terminal 21 ′ between the power supply terminal 21 ′ to which the necessary voltage VDD ′ is applied to the negative voltage level shift circuit 4 a and the negative voltage terminal 22 to which the negative voltage VSS is applied. The first breakdown protection element 13 composed of the effect transistor EPFET1, the three-stage series connection diode Dx3, the second breakdown protection element 14 composed of the two-stage series connection diode Dx4, and the second current The limiting resistor RC2 is connected in series, and the first breakdown protection element changeover switch 8a is connected to the second breakdown protection element. 4 anodes are connected in parallel between the cathode.

そして、第２のブレークダウン保護素子１４と第２の電流制限抵抗器ＲＣ２の接続点から得られる電圧が、第１の負電圧レベルシフト回路４ａの出力電圧として、第１の出力インバータ回路５ａに出力される。   The voltage obtained from the connection point between the second breakdown protection element 14 and the second current limiting resistor RC2 is output to the first output inverter circuit 5a as the output voltage of the first negative voltage level shift circuit 4a. Is output.

第１の出力インバータ回路５ａは、電源回路１５から正側電源電圧が供給される。これは、本実施例における正負電圧論理出力回路１の論理値Ｈｉｇｈに相当する所定の電圧を得るためである。なお、第１の出力インバータ回路５ａは、電源回路１５を用いた正側電源電圧の供給に代えて、電源端子２１を介して電源電圧ＶＤＤの供給を受けるようにしても良く、第１の出力インバータ回路５ａ内に、必要に応じて、レベルシフタ、シリーズレギュレータ等による電圧降下、またはチャージポンプ等による昇圧を行うようにしてもよい。   The first output inverter circuit 5 a is supplied with the positive power supply voltage from the power supply circuit 15. This is to obtain a predetermined voltage corresponding to the logical value High of the positive / negative voltage logic output circuit 1 in this embodiment. The first output inverter circuit 5a may be supplied with the power supply voltage VDD via the power supply terminal 21 instead of the supply of the positive power supply voltage using the power supply circuit 15. In the inverter circuit 5a, a voltage drop by a level shifter, a series regulator, or the like, or a boost by a charge pump or the like may be performed as necessary.

次に、負電圧発生回路２の負電圧ＶＳＳの値による動作の違いについて図３を用いて説明する。図３では、正負電圧論理出力回路１の入力に相当する制御電圧Ｖｏｕｔ１´として、論理値Ｈｉｇｈに相当する電圧および論理値Ｌｏｗに相当する電圧を、それぞれ入力した場合の出力制御電圧Ｖｏｕｔ１の負電圧ＶＳＳ依存性の特性図を示している。図３において、横軸は、負電圧ＶＳＳを、縦軸は制御電圧Ｖｏｕｔ１をそれぞれ示し、点線は、制御電圧Ｖｏｕｔ１´として論理値Ｈｉｇｈに相当する電圧を入力した場合の負電圧ＶＳＳの変化を、二点鎖線は、制御電圧Ｖｏｕｔ１´として、論理値Ｌｏｗに相当する電圧を入力した場合の負電圧ＶＳＳの変化をそれぞれ示している。   Next, the difference in operation depending on the value of the negative voltage VSS of the negative voltage generation circuit 2 will be described with reference to FIG. In FIG. 3, as the control voltage Vout1 ′ corresponding to the input of the positive / negative voltage logic output circuit 1, a voltage corresponding to the logic value High and a voltage corresponding to the logic value Low are respectively input to the negative voltage of the output control voltage Vout1. The characteristic diagram of VSS dependence is shown. In FIG. 3, the horizontal axis indicates the negative voltage VSS, the vertical axis indicates the control voltage Vout1, and the dotted line indicates the change in the negative voltage VSS when a voltage corresponding to the logical value High is input as the control voltage Vout1 ′. A two-dot chain line indicates a change in the negative voltage VSS when a voltage corresponding to the logical value Low is input as the control voltage Vout1 ′.

以下の説明は、基準電圧発生回路３と第１のブレークダウン保護素子用切替スイッチ８ａの動作は後述することとし、ブレークダウン保護素子用切替スイッチ８ａがオン状態の場合とオフ状態の場合の全体の動作状態を説明する。   In the following description, the operations of the reference voltage generating circuit 3 and the first breakdown protection element changeover switch 8a will be described later, and the entire operation when the breakdown protection element changeover switch 8a is in the on state and in the off state is described. The operation state of will be described.

まず、ブレークダウン保護素子用切替スイッチ８ａがオン状態の場合、第２のブレークダウン保護素子１４は短絡状態となるため、回路構成としては、図６で説明した従来回路と等価となる。したがって、負電圧ＶＳＳに対する第１の出力インバータ回路５ａの出力電圧の変化は、図７に示す変化と同様となる（図３Ａ）。   First, when the breakdown protection element changeover switch 8a is in the ON state, the second breakdown protection element 14 is in a short-circuited state, so that the circuit configuration is equivalent to the conventional circuit described in FIG. Therefore, the change in the output voltage of the first output inverter circuit 5a with respect to the negative voltage VSS is the same as the change shown in FIG. 7 (FIG. 3A).

すなわち、負電圧ＶＳＳが−２．０Ｖを上回り、より高い電圧領域にあっては、制御電圧Ｖｏｕｔ１´が論理値Ｈｉｇｈか論理値Ｌｏｗであるかにかかわらず、制御電圧Ｖｏｕｔ１は、常に論理値Ｈｉｇｈの状態となる。   That is, when the negative voltage VSS is higher than −2.0 V and in a higher voltage region, the control voltage Vout1 is always equal to the logical value High regardless of whether the control voltage Vout1 ′ is the logical value High or the logical value Low. It becomes the state of.

一方、負電圧ＶＳＳが−７．８Ｖを下回り、より低い電圧領域にあっては、制御電圧Ｖｏｕｔ１´が論理値Ｈｉｇｈか論理値Ｌｏｗであるかにかかわらず、制御電圧Ｖｏｕｔ１は、常に論理値Ｌｏｗの状態となる。   On the other hand, when the negative voltage VSS is lower than −7.8V and in a lower voltage range, the control voltage Vout1 is always the logical value Low regardless of whether the control voltage Vout1 ′ is the logical value High or the logical value Low. It becomes the state of.

負電圧ＶＳＳが−７．８〜−２．０Ｖの範囲では、制御電圧Ｖｏｕｔ１´のレベルに応じて、制御電圧がＶｏｕｔ１´が論理値Ｈｉｇｈに相当する電圧レベル又は論理値Ｌｏｗに相当する電圧レベルとなり、回路が正常動作する動作ウィンドウが生じることとなる。なお、動作ウィンドウの上限および下限の負電圧ＶＳＳは、図６および図７で説明した従来例と同等である。   When the negative voltage VSS is in the range of −7.8 to −2.0 V, the control voltage Vout1 ′ is a voltage level corresponding to the logical value High or a voltage level corresponding to the logical value Low depending on the level of the control voltage Vout1 ′. Thus, an operation window in which the circuit operates normally is generated. Note that the upper and lower negative voltages VSS of the operation window are the same as those of the conventional example described with reference to FIGS.

次に、第１のレベルシフト切替スイッチ８ａがオフ状態の場合、第２のブレークダウン保護素子１４が有効になるため、負電圧ＶＳＳに対する第１の出力インバータ回路５ａの出力特性は変化し、図３Ｂに示すようになる。この場合、動作ウィンドウの上限と下限の幅は、従来回路と同じであるが、動作ウィンドウ全体が、負電圧ＶＳＳの高電圧側にシフトする。このシフト量は、第２のブレークダウン保護素子１４のシフト電圧に等しくなる。これは、第２のブレークダウン保護素子１４がエンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１のドレインに接続されることで、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１のブレークダウン電圧がシフトするからである。   Next, when the first level shift changeover switch 8a is in the OFF state, the second breakdown protection element 14 is enabled, so that the output characteristics of the first output inverter circuit 5a with respect to the negative voltage VSS change. As shown in 3B. In this case, the upper and lower limits of the operation window are the same as those in the conventional circuit, but the entire operation window is shifted to the high voltage side of the negative voltage VSS. This shift amount is equal to the shift voltage of the second breakdown protection element 14. This is because the breakdown voltage of the enhancement type P-type field effect transistor EPFET1 is shifted by connecting the second breakdown protection element 14 to the drain of the enhancement type P-type field effect transistor EPFET1.

本実施例の正負電圧論理出力回路１においては、負電圧ＶＳＳによって、第１のブレークダウン保護素子用切替スイッチ８ａのオン状態、オフ状態を切り替えることによって、図３Ａに示す特性と、図３Ｂに示す特性を合成したものと等価な図３Ｃに示す特性を実現することで、動作ウィンドウの拡張を図っている。すなわち、負電圧ＶＳＳが高い領域では、ブレークダウン保護素子切替スイッチをオン状態にし、動作ウィンドウを高ＶＳＳ側に拡げ、ＶＳＳが低い場合には、ブレークダウン保護用切替スイッチをオフ状態にすることで、従来例でも得られている低ＶＳＳ領域の動作ウィンドウを維持するものである。   In the positive / negative voltage logic output circuit 1 of the present embodiment, the characteristics shown in FIG. 3A and the characteristics shown in FIG. 3B are obtained by switching the on / off state of the first breakdown protection switch 8a by the negative voltage VSS. The operation window is expanded by realizing the characteristic shown in FIG. 3C equivalent to the combination of the characteristics shown. That is, in the region where the negative voltage VSS is high, the breakdown protection element selector switch is turned on, the operation window is expanded to the high VSS side, and when the VSS is low, the breakdown protection selector switch is turned off. The operation window of the low VSS region obtained in the conventional example is maintained.

第１のブレークダウン保護素子用切替スイッチ８ａのオン状態とオフ状態を切り替えるクリティカルポイントは、ブレークダウン保護用素子切替スイッチがオン状態（図３Ａ）の動作ウィンドウのＶＳＳの下限であるＶＳＳ＝−７．８Ｖと、ブレークダウン保護用素子切替スイッチがオフ状態（図３Ｂ）の動作ウィンドウのＶＳＳの下限であるＶＳＳ＝−４．０Ｖの間に設定すればよい。   The critical point for switching the first breakdown protection element changeover switch 8a between the on state and the off state is VSS = −7, which is the lower limit of VSS in the operation window when the breakdown protection element changeover switch is in the on state (FIG. 3A). May be set between .8V and VSS = −4.0V, which is the lower limit of VSS in the operation window when the breakdown protection element changeover switch is in the OFF state (FIG. 3B).

次に、動作についてより具体的に説明する。基準Ｌｏｗ端子２３の印加電圧ＶLが論理値Ｌｏｗに相当する電圧として０Ｖ、電源電圧ＶＤＤが２．７Ｖ、ＶＤＤ´が１．３Ｖで、負電圧ＶＳＳが−９．５Ｖの場合でも正常に動作する動作ウィンドウの範囲内にあることを説明する。 Next, the operation will be described more specifically. Normal operation even when the applied voltage V L of the reference low terminal 23 is 0 V as the voltage corresponding to the logical value Low, the power supply voltage VDD is 2.7 V, VDD ′ is 1.3 V, and the negative voltage VSS is −9.5 V. It is explained that it is within the range of the operation window to be operated.

この場合、ダイオードの１段のＶｆを１．０Ｖとすると、ダイオードＤｘ１のレベルシフト量は４．０Ｖとなる。したがって、基準電圧発生回路３からは、―４．０Ｖが出力される。   In this case, if the Vf of one stage of the diode is 1.0 V, the level shift amount of the diode Dx1 is 4.0 V. Therefore, −4.0 V is output from the reference voltage generation circuit 3.

制御電圧Ｖｏｕｔ１´に論理値Ｌｏｗに相当するレベルである０Ｖが印加されたとき、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１はオン状態となり、第１のブレークダウン保護素子１３によって３．０Ｖ電圧降下するため、第１のブレークダウン保護用素子切替スイッチ８ａのソースは、−１．７Ｖとなる。このとき、第１のブレークダウン保護用素子切替スイッチ８ａのゲートは、前述のとおり−４．０Ｖが印加されているので、オン状態となる。その結果、第２のブレークダウン保護素子１４が短絡され、第２のブレークダウン保護素子１４と電流制限抵抗ＲＣ１の接点は、−１．７Ｖとなる。   When 0V, which is a level corresponding to the logic value Low, is applied to the control voltage Vout1 ′, the enhancement type P-type field effect transistor EPFET1 is turned on, and the first breakdown protection element 13 causes a voltage drop of 3.0V. The source of the first breakdown protection element changeover switch 8a is −1.7V. At this time, the gate of the first breakdown protection element changeover switch 8a is turned on because −4.0 V is applied as described above. As a result, the second breakdown protection element 14 is short-circuited, and the contact point between the second breakdown protection element 14 and the current limiting resistor RC1 becomes −1.7V.

したがって、出力インバータ回路５ａを構成するエンハンスメント型電界効果トランジスタＥＦＥＴ１はオン状態となり、出力インバータ回路５ａの出力制御電圧Ｖｏｕｔ１は、論理値Ｌｏｗに相当する−９．５Ｖが出力される。このように、制御電圧Ｖｏｕｔ１´がＬｏｗレベルのとき、出力制御電圧ＶｏｕｔがＬｏｗレベルとなり、正常に動作することがわかる。   Therefore, the enhancement type field effect transistor EFET1 constituting the output inverter circuit 5a is turned on, and the output control voltage Vout1 of the output inverter circuit 5a is output as -9.5V corresponding to the logical value Low. Thus, it can be seen that when the control voltage Vout1 ′ is at the low level, the output control voltage Vout is at the low level and operates normally.

制御電圧Ｖｏｕｔ１´に論理値Ｈｉｇｈに相当するレベルである２．７Ｖが印加されたときは、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１はオフ状態となる。この場合、第２のブレークダウン保護素子１４の両端には２．０Ｖの電位差が生じているため、アノードの電位は−７．５Ｖとなる。したがって、第１のブレークダウン保護用素子切替スイッチ８ａのソースは−７．５Ｖ、ゲートは−４．０Ｖとなり、オフ状態であるので、第２のブレークダウン保護素子１４は有効となる。よって、第１のブレークダウン保護素子１３のアノードには−４．５Ｖが印加され、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１のゲート−ドレイン間には７．２Ｖが印加される。この場合、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１のブレークダウン電圧は７．５Ｖであるため、ブレークダウンには至らず、オフ状態を保つことができる。その結果、第２のブレークダウン保護素子１４と電流制限抵抗ＲＣ１の接点も−９．５Ｖを保つことができる。   When 2.7 V, which is a level corresponding to the logical value High, is applied to the control voltage Vout1 ′, the enhancement type P-type field effect transistor EPFET1 is turned off. In this case, since a potential difference of 2.0 V is generated at both ends of the second breakdown protection element 14, the potential of the anode is −7.5 V. Accordingly, the source of the first breakdown protection element changeover switch 8a is −7.5V, the gate is −4.0V, and is in the off state, so that the second breakdown protection element 14 is effective. Therefore, −4.5 V is applied to the anode of the first breakdown protection element 13, and 7.2 V is applied between the gate and drain of the enhancement type P-type field effect transistor EPFET 1. In this case, since the breakdown voltage of the enhancement type P-type field effect transistor EPFET1 is 7.5 V, breakdown does not occur and the off state can be maintained. As a result, the contact between the second breakdown protection element 14 and the current limiting resistor RC1 can also be maintained at −9.5V.

したがって、出力インバータ回路５ａを構成するエンハンスメント型電界効果トランジスタＥＦＥＴ１はオフ状態となり、出力インバータ回路５ａの出力制御電圧Ｖｏｕｔ１は、論理値Ｈｉｇｈに相当する＋２．７Ｖが出力される。このように、制御電圧Ｖｏｕｔ１´がＨｉｇｈレベルのとき、出力制御電圧ＶｏｕｔがＨｉｇｈレベルとなり、正常に動作することがわかる。   Therefore, the enhancement type field effect transistor EFET1 constituting the output inverter circuit 5a is turned off, and the output control voltage Vout1 of the output inverter circuit 5a is output +2.7 V corresponding to the logical value High. Thus, it can be seen that when the control voltage Vout1 ′ is at the high level, the output control voltage Vout is at the high level and operates normally.

一方、基準Ｌｏｗ端子２３の印加電圧ＶLが論理値Ｌｏｗに相当する電圧として０Ｖ、電源電圧ＶＤＤが２．７Ｖ、ＶＤＤ´が１．３Ｖで、負電圧ＶＳＳが−２．５Ｖの場合でも正常に動作する動作ウィンドウの範囲内にあることを説明する。 On the other hand, even when the applied voltage VL of the reference low terminal 23 is 0 V as the voltage corresponding to the logic value Low, the power supply voltage VDD is 2.7 V, VDD ′ is 1.3 V, and the negative voltage VSS is −2.5 V, it is normal. It is explained that it is within the range of the operation window that operates.

この場合、ダイオードＤｘ１のレベルシフト量は４．０Ｖであるが、ＶＳＳが−２．５Ｖであるため、基準電圧発生回路３からは、ＶＳＳに等しい―２．５Ｖが出力される。   In this case, the level shift amount of the diode Dx1 is 4.0V, but since VSS is −2.5V, the reference voltage generation circuit 3 outputs −2.5V equal to VSS.

制御電圧Ｖｏｕｔ１´に論理値Ｌｏｗに相当するレベルである０Ｖが印加されたとき、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１はオン状態となり、第１のブレークダウン保護素子１３によって３．０Ｖ電圧降下するため、第１のブレークダウン保護用素子切替スイッチ８ａのソースは、−１．７Ｖとなる。このとき、第１のブレークダウン保護用素子切替スイッチ８ａのゲートは、前述のとおり−２．５Ｖが印加されているので、オン状態となる。その結果、第２のブレークダウン保護素子１４が短絡され、第２のブレークダウン保護素子１４と電流制限抵抗ＲＣ１の接点は、−１．７Ｖとなる。   When 0V, which is a level corresponding to the logic value Low, is applied to the control voltage Vout1 ′, the enhancement type P-type field effect transistor EPFET1 is turned on, and the first breakdown protection element 13 causes a voltage drop of 3.0V. The source of the first breakdown protection element changeover switch 8a is −1.7V. At this time, the gate of the first breakdown protection element changeover switch 8a is turned on because −2.5 V is applied as described above. As a result, the second breakdown protection element 14 is short-circuited, and the contact point between the second breakdown protection element 14 and the current limiting resistor RC1 becomes −1.7V.

したがって、出力インバータ回路５ａを構成するエンハンスメント型電界効果トランジスタＥＦＥＴ１はオン状態となり、出力インバータ回路５ａの出力制御電圧Ｖｏｕｔ１は、論理値Ｌｏｗに相当する−２．５Ｖが出力される。このように、制御電圧Ｖｏｕｔ１´がＬｏｗレベルのとき、出力制御電圧ＶｏｕｔがＬｏｗレベルとなり、正常に動作することがわかる。   Therefore, the enhancement type field effect transistor EFET1 constituting the output inverter circuit 5a is turned on, and the output control voltage Vout1 of the output inverter circuit 5a is output as -2.5V corresponding to the logical value Low. Thus, it can be seen that when the control voltage Vout1 ′ is at the low level, the output control voltage Vout is at the low level and operates normally.

制御電圧Ｖｏｕｔ１´に論理値Ｈｉｇｈに相当するレベルである２．７Ｖが印加されたときは、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１はオフ状態となる。この場合、第２のブレークダウン保護素子１４の両端には２．０Ｖの電位差生じているため、アノードの電位は−０．５Ｖとなる。したがって、第１のブレークダウン保護用素子切替スイッチ８ａのソースは−０．５Ｖ、ゲートは−２．０Ｖとなり、オン状態であるので、第２のブレークダウン保護素子１４は短絡となる。よって、第１のブレークダウン保護素子１３のアノードには−０．５Ｖが印加され、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１のゲート−ドレイン間には３．２Ｖが印加される。この場合、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１のブレークダウン電圧は７．５Ｖであるため、ブレークダウンには至らず、オフ状態を保つことができる。このように、制御電圧Ｖｏｕｔ１´がＨｉｇｈレベルのとき、出力制御電圧ＶｏｕｔがＨｉｇｈレベルとなり、正常に動作することがわかる。   When 2.7 V, which is a level corresponding to the logical value High, is applied to the control voltage Vout1 ′, the enhancement type P-type field effect transistor EPFET1 is turned off. In this case, since a potential difference of 2.0 V is generated at both ends of the second breakdown protection element 14, the anode potential is −0.5 V. Accordingly, the source of the first breakdown protection element changeover switch 8a is −0.5V, the gate is −2.0V, and the second breakdown protection element 14 is short-circuited because it is on. Therefore, −0.5 V is applied to the anode of the first breakdown protection element 13, and 3.2 V is applied between the gate and drain of the enhancement type P-type field effect transistor EPFET 1. In this case, since the breakdown voltage of the enhancement type P-type field effect transistor EPFET1 is 7.5 V, breakdown does not occur and the off state can be maintained. Thus, it can be seen that when the control voltage Vout1 ′ is at the high level, the output control voltage Vout is at the high level and operates normally.

以上説明したように、負電圧ＶＳＳが−９．５Ｖ、−２．５Ｖの広範囲にわたり、制御電圧Ｖｏｕｔ１´に対して出力制御電圧Ｖｏｕｔが正常に出力されており、本回路を用いることにより、動作ウィンドウが拡張されたことがわかる。   As described above, the output control voltage Vout is normally output with respect to the control voltage Vout1 ′ over a wide range of the negative voltage VSS of −9.5V and −2.5V. You can see that the window has been expanded.

制御電圧Ｖｏｕｔ２´の入力に対して制御電圧Ｖｏｕｔ２を出力する回路動作についても、上述の制御電圧Ｖｏｕｔ１´に対する制御電圧Ｖｏｕｔ１の出力動作と、基本的に同一となる。   The circuit operation for outputting the control voltage Vout2 with respect to the input of the control voltage Vout2 ′ is basically the same as the output operation of the control voltage Vout1 with respect to the control voltage Vout1 ′.

以上説明したように、第１のブレークダウン保護用素子切替スイッチ８ａのオン状態、オフ状態の切替えによって、動作ウィンドウを切り替えることが可能となり、動作ウィンドウ幅は、従来例では５．８Ｖであったのに対して、図３Ｃに示すように、本発明では７．８Ｖの幅を有する動作ウィンドウが確保でき、従来に較べて、確実に動作ウィンドウの幅の拡張が可能となる。本実施例の正負論理出力回路１の動作ウィンドウの幅の改善度は、従来回路（図７）に対して、２．０Ｖで、約３４％となっている。   As described above, the operation window can be switched by switching the first breakdown protection element changeover switch 8a between the on state and the off state, and the operation window width is 5.8 V in the conventional example. On the other hand, as shown in FIG. 3C, in the present invention, an operation window having a width of 7.8 V can be secured, and the width of the operation window can be reliably expanded as compared with the conventional case. The improvement of the width of the operation window of the positive / negative logic output circuit 1 of this embodiment is about 34% at 2.0 V compared to the conventional circuit (FIG. 7).

次に、第１の実施例で説明した正負電圧論理出力回路１を用いた高周波スイッチ回路について説明する。図２に示す高周波スイッチ回路は、ＧａＡｓＦＥＴを用いた正負電圧動作のＳＰＤＴ（Single Pole Double Throw）の高周波スイッチ回路の構成例を示している。   Next, a high-frequency switch circuit using the positive / negative voltage logic output circuit 1 described in the first embodiment will be described. The high-frequency switch circuit shown in FIG. 2 shows a configuration example of a positive-negative voltage operation SPDT (Single Pole Double Throw) high-frequency switch circuit using a GaAsFET.

図２に示すように、本実施例の高周波スイッチ回路は、正負電圧論理出力回路１と、デコーダ回路７（ＤＥＣ）と、半導体スイッチ回路６から構成されている。半導体スイッチ回路６は、第１のスイッチ素子６１（ＦＥＴＳＷ１）と第２のスイッチ素子６２（ＦＥＴＳＷ２）の動作を制御することにより、第１の個別端子１０１と第２の個別端子１０２が、選択的に共通端子１００に接続される構成となっている。   As shown in FIG. 2, the high-frequency switch circuit of this embodiment includes a positive / negative voltage logic output circuit 1, a decoder circuit 7 (DEC), and a semiconductor switch circuit 6. The semiconductor switch circuit 6 controls the operations of the first switch element 61 (FETSW1) and the second switch element 62 (FETSW2) so that the first individual terminal 101 and the second individual terminal 102 are selectively used. It is configured to be connected to the common terminal 100.

正負電圧論理出力回路１は、第１の実施例で説明した構成の正負電圧論理出力回路で、図１で図示を省略した第２の負電圧レベルシフト回路４ｂと第２の出力インバータ回路５ｂとを備える構成となっている。   The positive / negative voltage logic output circuit 1 is a positive / negative voltage logic output circuit having the configuration described in the first embodiment, and includes a second negative voltage level shift circuit 4b and a second output inverter circuit 5b not shown in FIG. It is the composition provided with.

デコーダ回路７は、制御入力端子５１に外部から制御電圧ＶＣＴＬが入力され、その制御電圧ＶＣＴＬに応じて、２つの出力電圧Ｖｏｕｔ１´、Ｖｏｕｔ２´が出力される構成となっている。   The decoder circuit 7 is configured such that a control voltage VCTL is input to the control input terminal 51 from the outside, and two output voltages Vout1 ′ and Vout2 ′ are output according to the control voltage VCTL.

ここで、電源電圧ＶＤＤが２．７Ｖ、負電圧ＶＳＳが−３．５Ｖに設定され、第１および第２のブレークダウン保護用素子切替スイッチ８ａ、８ｂがオフ状態の場合を例にとり説明する。   Here, a case where the power supply voltage VDD is set to 2.7 V, the negative voltage VSS is set to −3.5 V, and the first and second breakdown protection element change-over switches 8 a and 8 b are in an off state will be described as an example.

まず、デコーダ回路７の制御入力端子５１から制御電圧Ｖｏｕｔ１´を論理値Ｈｉｇｈ、制御電圧Ｖｏｕｔ２´を論理値Ｌｏｗとする所定の電圧が入力されると、デコーダ回路７からは、論理値Ｈｉｇｈの制御電圧Ｖｏｕｔ１´として、例えば２．７Ｖが、論理値Ｌｏｗの制御電圧Ｖｏｕｔ２´として、例えば０Ｖが、それぞれ出力され、正負電圧論理出力回路１の端子４１、４２に入力される。   First, when a predetermined voltage having the control voltage Vout1 ′ as the logical value High and the control voltage Vout2 ′ as the logical value Low is input from the control input terminal 51 of the decoder circuit 7, the decoder circuit 7 controls the logical value High. For example, 2.7 V is output as the voltage Vout1 ′, and 0 V is output as the control voltage Vout2 ′ having the logic value Low, for example, and is input to the terminals 41 and 42 of the positive / negative voltage logic output circuit 1.

正負電圧論理出力回路１では、入力した制御電圧の論理が反転して出力されるため、制御電圧Ｖｏｕｔ１として論理値Ｌｏｗに相当する電圧−３．５Ｖが、制御電圧Ｖｏｕｔ２として論理値Ｈｉｇｈに相当する電圧２．７Ｖが、それぞれ出力され、半導体スイッチ回路６に印加される。   In the positive / negative voltage logic output circuit 1, since the logic of the input control voltage is inverted and output, the voltage −3.5V corresponding to the logic value Low as the control voltage Vout1 corresponds to the logic value High as the control voltage Vout2. A voltage of 2.7 V is output and applied to the semiconductor switch circuit 6.

その結果、第１のスイッチ素子６１のゲートは、論理値Ｌｏｗに相当する電圧レベルに、第２のスイッチ素子６２のゲートは、論理値Ｈｉｇｈに相当する電圧レベルに、それぞれ設定されるため、第１のスイッチ素子６１はオフ状態に、第２のスイッチ素子６２がオン状態となり、第２の個別端子１０２と共通端子１００とが接続されることになる。   As a result, the gate of the first switch element 61 is set to a voltage level corresponding to the logical value Low, and the gate of the second switch element 62 is set to a voltage level corresponding to the logical value High. The first switch element 61 is turned off, the second switch element 62 is turned on, and the second individual terminal 102 and the common terminal 100 are connected.

一方、デコーダ回路７の制御入力端子５１から制御電圧Ｖｏｕｔ１´を論理値Ｌｏｗ、制御電圧Ｖｏｕｔ２´を論理値Ｈｉｇｈとする所定の電圧が入力されると、デコーダ回路７からは、論理値Ｌｏｗの制御電圧Ｖｏｕｔ１´として０Ｖが、論理値Ｈｉｇｈの制御電圧Ｖｏｕｔ２´として２．７Ｖが、それぞれ出力され、正負電圧論理出力回路１の端子４１、４２に入力される。   On the other hand, when a predetermined voltage having the control voltage Vout1 ′ as the logic value Low and the control voltage Vout2 ′ as the logic value High is input from the control input terminal 51 of the decoder circuit 7, the decoder circuit 7 controls the logic value Low. 0V is output as the voltage Vout1 ′, and 2.7V is output as the control voltage Vout2 ′ having the logic value High, and is input to the terminals 41 and 42 of the positive / negative voltage logic output circuit 1.

正負電圧論理出力回路１では、先に説明したように、入力される制御電圧は反転して出力されるので、制御電圧Ｖｏｕｔ１＝２．７Ｖが、制御電圧Ｖｏｕｔ２＝−３．５Ｖが出力され、それぞれ第１のスイッチ素子６１、第２のスイッチ素子６２のゲートに印加されることになる。   In the positive / negative voltage logic output circuit 1, as described above, since the input control voltage is inverted and output, the control voltage Vout 1 = 2.7 V and the control voltage Vout 2 = −3.5 V are output, The voltage is applied to the gates of the first switch element 61 and the second switch element 62, respectively.

第１のスイッチ素子６１のゲートは、論理値Ｈｉｇｈに相当する電圧レベルに、第２のスイッチ素子６２のゲートは、論理値Ｌｏｗに相当する電圧レベルに、それぞれ設定されるため、第１のスイッチ素子６１はオン状態に、第２のスイッチ素子６２がオフ状態となり、第１の個別端子１０１と共通端子１００とが接続されることになる。   Since the gate of the first switch element 61 is set to a voltage level corresponding to the logical value High, and the gate of the second switch element 62 is set to a voltage level corresponding to the logical value Low, the first switch The element 61 is turned on, the second switch element 62 is turned off, and the first individual terminal 101 and the common terminal 100 are connected.

なお、第１および第２のレベルシフト切替スイッチ８ａ、８ｂがオン状態の場合には、制御電圧Ｖｏｕｔ１および制御電圧Ｖｏｕｔ２が異なるものの、回路動作は基本的には同様であるので、その詳細な説明は省略する。   When the first and second level shift changeover switches 8a and 8b are in the on state, although the control voltage Vout1 and the control voltage Vout2 are different, the circuit operation is basically the same, and detailed description thereof will be given. Is omitted.

高周波スイッチ回路は、特に、ひずみ特性が重要な特性であり、負電圧ＶＳＳが電源電圧ＶＤＤに較べて高く設定され、負電圧発生回路２に、例えば、チャージポンプ回路を用いる場合、チャージポンプにおける倍数が増加するため、発生するＶＳＳの電圧偏差が大きくなる傾向がある。そのため、動作ウィンドウの影響をより顕著に受けることになるが、本実施例のように動作ウィンドウの範囲を適宜変化させることで、上述のような負電圧ＶＳＳの電圧偏差による回路動作への影響を低減、抑制させることができる。   In the high-frequency switch circuit, in particular, distortion characteristics are important characteristics. When the negative voltage VSS is set higher than the power supply voltage VDD, and a charge pump circuit is used as the negative voltage generation circuit 2, for example, a multiple of the charge pump. Therefore, the voltage deviation of the generated VSS tends to increase. Therefore, the influence of the operation window is more conspicuous. However, by appropriately changing the range of the operation window as in the present embodiment, the influence on the circuit operation due to the voltage deviation of the negative voltage VSS as described above can be obtained. It can be reduced and suppressed.

なお、上記高周波スイッチは、半導体スイッチ回路６がＳＰＤＴを構成した場合の例を示したが、この構成に限定されるものではなく、例えば、２極双投スイッチ（ＤＰＤＴ）等の他の構成の半導体スイッチ回路であっても良い。本発明が適用可能な半導体スイッチ回路は、少なくとも１つの共通端子と、１又は複数の個別端子とを有し、これら共通端子と個別端子との間に、導通、非導通が外部から制御可能な１又は複数のスイッチ素子が、それぞれ配置され、個別端子の１つと共通端子との接続を選択的に切り替えて、所望の通過経路が形成可能に構成されているものが好適である。   The above-described high-frequency switch shows an example in which the semiconductor switch circuit 6 configures SPDT, but is not limited to this configuration, and other configurations such as a double pole double throw switch (DPDT), for example. It may be a semiconductor switch circuit. A semiconductor switch circuit to which the present invention is applicable has at least one common terminal and one or a plurality of individual terminals, and conduction and non-conduction can be controlled from the outside between the common terminals and the individual terminals. It is preferable that one or a plurality of switch elements are respectively arranged and configured so that a desired passage route can be formed by selectively switching the connection between one of the individual terminals and the common terminal.

１；正負電圧論理出力回路、２；負電圧発生回路、３；基準電圧発生回路、４ａ；第１の負電圧レベルシフト回路、４ｂ；第２の負電圧レベルシフト回路、５ａ；第１の出力インバータ回路、５ｂ；第２の出力インバータ回路、６；半導体スイッチ回路、７；デコーダ回路、８ａ；第１のブレークダウン保護素子用切替スイッチ、８ｂ；第２のブレークダウン保護素子用切替スイッチ、１３；第１のブレークダウン保護素子、１４；第２のブレークダウン保護素子、１５；電源回路、１００；共通端子、１０１；第１の個別端子、１０２；第２の個別端子、１０３；アンテナ DESCRIPTION OF SYMBOLS 1; Positive / negative voltage logic output circuit, 2; Negative voltage generation circuit, 3; Reference voltage generation circuit, 4a; 1st negative voltage level shift circuit, 4b; 2nd negative voltage level shift circuit, 5a; Inverter circuit, 5b; second output inverter circuit, 6; semiconductor switch circuit, 7; decoder circuit, 8a; first breakdown protection element selector switch, 8b; second breakdown protection element selector switch, 13 First breakdown protection element, 14; second breakdown protection element, 15; power supply circuit, 100; common terminal, 101; first individual terminal, 102; second individual terminal, 103; antenna

Claims (4)

正電圧の論理入力に対して、前記論理入力が論理値Ｈｉｇｈの場合、論理値Ｈｉｇｈの出力を、前記論理入力が論理値Ｌｏｗの場合、論理値Ｌｏｗの出力を、それぞれ出力すると共に、前記論理値Ｌｏｗの出力として負電圧を、前記論理値Ｈｉｇｈの出力として正電圧を、それぞれ出力するように構成されてなる正負電圧論理出力回路であって、
前記論理入力数に応じて設けられ、前記論理入力に対して反転すると共に、外部から入力される切替信号に応じて、正常に回路動作できる範囲に切替可能とする負電圧レベルシフト回路と、外部から入力された電圧信号に応じて前記切替信号を生成、出力する基準電圧回路と、前記負電圧レベルシフト回路の数に応じて設けられ、対応する前記負電圧レベルシフト回路の出力を反転出力する出力インバータとを具備し、
前記負電圧の大きさに応じて、正常な回路動作を確保できる範囲を切り替え可能とした正負電圧論理出力回路において、
前記負電圧レベルシフト回路は、前記論理入力と負電圧との間に、ゲートに前記論理入力が入力するエンハンスメント型Ｐ型電界効果トランジスタとブレークダウン保護用素子とが直列に接続され、
前記ブレークダウン保護用素子の少なくとも一部を短絡するようにブレークダウン保護用素子切替スイッチが、前記ブレークダウン保護用素子に並列に接続されており、
前記負電圧の大きさに応じて、前記ブレークダウン保護用素子切替スイッチのオン、オフを選択することを特徴とする正負電圧論理出力回路。 When the logic input is a logic value High with respect to a positive voltage logic input, a logic value High output is output. When the logic input is a logic value Low, a logic value Low output is output. A positive / negative voltage logic output circuit configured to output a negative voltage as an output of a value Low and a positive voltage as an output of the logic value High;
A negative voltage level shift circuit that is provided according to the number of logic inputs, inverts with respect to the logic inputs, and that can be switched to a range in which the circuit can operate normally according to a switching signal input from the outside; A reference voltage circuit that generates and outputs the switching signal in accordance with the voltage signal input from and a number corresponding to the number of the negative voltage level shift circuit, and inverts and outputs the output of the corresponding negative voltage level shift circuit An output inverter,
In a positive / negative voltage logic output circuit capable of switching a range in which normal circuit operation can be secured according to the magnitude of the negative voltage,
In the negative voltage level shift circuit, an enhancement type P-type field effect transistor in which the logic input is input to a gate and a breakdown protection element are connected in series between the logic input and the negative voltage.
A breakdown protection element changeover switch is connected in parallel to the breakdown protection element so as to short-circuit at least a part of the breakdown protection element;
A positive / negative voltage logic output circuit, wherein on / off of the breakdown protection element changeover switch is selected according to the magnitude of the negative voltage. 請求項１記載の正負電圧論理出力回路において、
前記ブレークダウン保護用素子切替スイッチは、エンハンスメント型Ｐ型電界効果トランジスタで構成され、
前記ブレークダウン保護用素子は、１又は複数の多段接続されたダイオードで構成され、
前記ブレークダウン保護用素子切替スイッチを構成するエンハンスメント型Ｐ型電界効果トランジスタのソースは、前記ダイオードのアノードに接続し、ドレインは、前記ダイオードのカソードに接続し、ゲートは、前記基準電圧回路に接続していることを特徴とする正負電圧論理出力回路。 The positive / negative voltage logic output circuit according to claim 1.
The breakdown protection element changeover switch is composed of an enhancement type P-type field effect transistor,
The breakdown protection element is composed of one or a plurality of multi-stage connected diodes,
The enhancement type P-type field effect transistor constituting the breakdown protection element changeover switch has a source connected to the anode of the diode, a drain connected to the cathode of the diode, and a gate connected to the reference voltage circuit. A positive and negative voltage logic output circuit. 少なくとも１つの共通端子と、１又は複数の個別端子とを有し、前記共通端子と前記個別端子との間に、導通、非導通が外部から制御可能な１又は複数のスイッチ素子が、それぞれ配置され、前記共通端子と、前記個別端子のいずれか１つとを選択的に切り替えて、所望の通過経路を形成する半導体スイッチ回路と、
前記スイッチ素子の導通、非導通を制御するため外部から入力される論理制御信号をデコードするデコーダ回路と、
該半導体スイッチ回路に制御信号を出力する正負電圧論理出力回路と、を備えた高周波スイッチ回路において、
前記正負電圧論理出力回路は、正電圧の論理入力に対して、前記論理入力が論理値Ｈｉｇｈの場合、論理値Ｈｉｇｈの出力を、前記論理入力が論理値Ｌｏｗの場合、論理値Ｌｏｗの出力を、それぞれ前記制御信号として出力すると共に、前記論理値Ｌｏｗの出力として負電圧を、前記論理値Ｈｉｇｈの出力として正電圧を、それぞれ出力するように構成され、
前記論理入力数に応じて設けられ、前記論理入力に対してレベルシフトを行うと共に、外部から入力される切替信号に応じて、正常に回路動作できる範囲に切替可能とする負電圧レベルシフト回路と、外部から入力された電圧信号に応じて前記切替信号を生成、出力する基準電圧回路と、前記負電圧レベルシフト回路の数に応じて設けられ、対応する前記負電圧レベルシフト回路の出力を反転出力する出力インバータとを具備し、
前記負電圧レベルシフト回路は、前記論理入力と負電圧との間に、ゲートに前記論理入力が入力するエンハンスメント型Ｐ型電界効果トランジスタとブレークダウン保護用素子とが直列に接続され、
前記ブレークダウン保護用素子の少なくとも一部を短絡するようにブレークダウン保護用素子切替スイッチが、前記ブレークダウン保護用素子に並列に接続されており、
前記負電圧の大きさに応じて、前記ブレークダウン保護用素子切替スイッチのオン、オフを選択することを特徴とする高周波スイッチ回路。 One or a plurality of switch elements having at least one common terminal and one or a plurality of individual terminals and capable of controlling conduction and non-conduction from the outside are disposed between the common terminal and the individual terminals, respectively. A semiconductor switch circuit that selectively switches between the common terminal and any one of the individual terminals to form a desired passage path;
A decoder circuit for decoding a logic control signal inputted from the outside in order to control conduction and non-conduction of the switch element;
In a high-frequency switch circuit comprising a positive / negative voltage logic output circuit that outputs a control signal to the semiconductor switch circuit,
The positive / negative voltage logic output circuit outputs a logic value High when the logic input is a logic value High, and outputs a logic value Low when the logic input is a logic value Low. , Each of which is output as the control signal, and is configured to output a negative voltage as the output of the logical value Low and a positive voltage as the output of the logical value High.
A negative voltage level shift circuit that is provided according to the number of logical inputs and that performs level shift on the logical inputs and that can be switched to a range where normal circuit operation can be performed according to a switching signal input from the outside; A reference voltage circuit that generates and outputs the switching signal according to an externally input voltage signal and a number corresponding to the number of the negative voltage level shift circuits, and inverts the output of the corresponding negative voltage level shift circuit An output inverter for outputting,
In the negative voltage level shift circuit, an enhancement type P-type field effect transistor in which the logic input is input to a gate and a breakdown protection element are connected in series between the logic input and the negative voltage.
A breakdown protection element changeover switch is connected in parallel to the breakdown protection element so as to short-circuit at least a part of the breakdown protection element;
A high frequency switch circuit, wherein on / off of the breakdown protection element changeover switch is selected according to the magnitude of the negative voltage. 請求項３記載の高周波スイッチ回路において、
前記ブレークダウン保護用素子切替スイッチは、エンハンスメント型Ｐ型電界効果トランジスタで構成され、
前記ブレークダウン保護用素子は、１又は複数の多段接続されたダイオードで構成され、
前記ブレークダウン保護用素子切替スイッチを構成するエンハンスメント型Ｐ型電界効果トランジスタのソースは、前記ダイオードのアノードに接続し、ドレインは、前記ダイオードのカソードに接続し、ゲートは、前記基準電圧回路に接続していることを特徴とする高周波スイッチ回路。 The high-frequency switch circuit according to claim 3,
Before SL breakdown protection element switching switch is constituted by an enhancement-type P-type field effect transistor,
The breakdown protection element is composed of one or a plurality of multi-stage connected diodes,
The enhancement type P-type field effect transistor constituting the breakdown protection element changeover switch has a source connected to the anode of the diode, a drain connected to the cathode of the diode, and a gate connected to the reference voltage circuit. A high-frequency switch circuit characterized by that.
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