JP5682414B2

JP5682414B2 - Manufacturing method of decoupling capacitor

Info

Publication number: JP5682414B2
Application number: JP2011074801A
Authority: JP
Inventors: 今中　佳彦; 佳彦今中; 英之天田; 文明熊坂
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2011-03-30
Filing date: 2011-03-30
Publication date: 2015-03-11
Anticipated expiration: 2031-03-30
Also published as: JP2012209463A

Description

本発明は、デカップリングキャパシタの製造方法に関するものである。 The present invention relates to a method for producing a decoupling capacitor.

近年、電子機器の小型化・高性能化に向けて、実装技術に関してもさらなる高性能化が求められている。現在、パーソナルコンピュータやサーバなどに搭載されている大規模半導体集積回路装置等の素子に使用されている実装パッケージには、素子の周りにデカップリングキャパシタなどを配置して電源電圧降下時の電流供給やノイズ除去などを行っている。 In recent years, there has been a demand for higher performance in terms of mounting technology for downsizing and higher performance of electronic devices. Mounting packages currently used for elements such as large-scale semiconductor integrated circuit devices mounted on personal computers and servers, etc., have a decoupling capacitor placed around the elements to supply current when the power supply voltage drops And noise removal.

特に、素子の高速化・低電圧化に伴い、この機能は益々重要視されている。電流供給を高速で処理するためには、デカップリングキャパシタおよび電源供給系のインピーダンスを低く抑える必要がある。このために、高容量でインダクタンスの低いキャパシタおよびキャパシタ配線長の低減が求められている。 In particular, this function is gaining more and more importance as the device speed increases and the voltage decreases. In order to process the current supply at high speed, it is necessary to keep the impedance of the decoupling capacitor and power supply system low. For this reason, a capacitor having a high capacity and a low inductance and a reduction in capacitor wiring length are required.

キャパシタの配置位置は、素子直下部がもっとも有効であり、キャパシタ内蔵パッケージが求められている。また、低コスト化にも効果があり、その実現が期待されている。キャパシタとしては、大規模半導体集積回路装置の極近傍に配置して高速・高容量の電流を供給するために、キャパシタは多層・微細・貫通ビア構造であることが望ましい。 The most effective location of the capacitor is directly below the element, and a package with a built-in capacitor is required. It is also effective in reducing costs and is expected to be realized. As the capacitor, it is desirable that the capacitor has a multilayer, fine, and through via structure in order to supply a high-speed and high-capacity current by being disposed very close to the large-scale semiconductor integrated circuit device.

従来の電子機器においては、パッケージレベルでは、大規模半導体集積回路装置への電源供給のために、一般に、パッケージのグランド層と電源層間に電気的に配置するキャパシタから電流を供給することが行われている。 In conventional electronic devices, at the package level, in order to supply power to a large-scale semiconductor integrated circuit device, current is generally supplied from a capacitor that is electrically arranged between the ground layer and the power supply layer of the package. ing.

通常はグランド層と電源層間に配置するキャパシタは配線で接続されるために、その配線長分のインダクタンスが加味され、さらに、キャパシタの電源供給端子から大規模半導体集積回路装置の電源端子までの配線分のインダクタが加味される。そのため、電源供給系のインピーダンスが上昇して電源供給能力を低下させる。 Normally, capacitors placed between the ground layer and the power supply layer are connected by wiring, so that inductance corresponding to the wiring length is taken into account, and further, wiring from the power supply terminal of the capacitor to the power supply terminal of the large-scale semiconductor integrated circuit device Minute inductor is added. For this reason, the impedance of the power supply system is increased and the power supply capability is decreased.

高速・高容量の電源を大規模半導体集積回路装置に供給していくためには、不要な配線を減らし、大規模半導体集積回路装置の電源端子に直接接続された構造が望ましい。このような要請に応える方法として、セラミックスのグリーンシート工法が知られている。 In order to supply a high-speed, high-capacity power supply to a large-scale semiconductor integrated circuit device, a structure in which unnecessary wiring is reduced and the power supply terminal of the large-scale semiconductor integrated circuit device is directly connected is desirable. A ceramic green sheet method is known as a method for meeting such a demand.

グリーンシート工法においては、電源配線パターン形成済みのグリーンシートと接地配線パターン形成済みのグリーンシートを交互に積層して一体化させたのち、この積層体を焼成することによってキャパシタを形成している。 In the green sheet method, a green sheet with a power supply wiring pattern formed and a green sheet with a ground wiring pattern formed are alternately stacked and integrated, and then the stacked body is fired to form a capacitor.

特開２００９−０２７０４４号公報JP 2009-027044 A

しかし、グリーンシート工法の場合には、プロセスの制限により、誘電体膜の膜厚は５μｍ以上が一般的であり、ビア径やビアピッチの微細化に限界があった。また、プロセス温度の制約から内部導体にも比較的抵抗の大きなＮｉ等を使用する必要があり、低インピーダンス化が制限されていた。 However, in the case of the green sheet method, the thickness of the dielectric film is generally 5 μm or more due to process limitations, and there is a limit to miniaturization of the via diameter and via pitch. In addition, it is necessary to use Ni or the like having a relatively large resistance for the internal conductor due to the restriction of the process temperature, and the reduction in impedance has been limited.

また、構造としては、大規模半導体集積回路装置側のビアビッチが狭くなるに従い、ビア体積（平面内でのビア面積）が大きくなり、有効電極面積が低下してキャパシタの高容量化が困難になるという問題がある。 In addition, as a structure, as the via bitch on the large-scale semiconductor integrated circuit device side becomes narrower, the via volume (via area in the plane) increases, the effective electrode area decreases, and it becomes difficult to increase the capacity of the capacitor. There is a problem.

この様な問題を解決するために、グリーンシート工法による積層キャパシタの表面に、ビルドアップ工法で薄膜キャパシタを付加積層することが考えられる。しかし、ビルドアップ工法の場合には、下部の膜の凹凸の影響や膜応力の問題により、多層化が可能な層数が３層程度に制限され、結果的に高容量化を得ることは困難である。 In order to solve such a problem, it can be considered that a thin film capacitor is additionally laminated by a build-up method on the surface of the multilayer capacitor by the green sheet method. However, in the case of the build-up method, the number of layers that can be multi-layered is limited to about 3 due to the influence of the unevenness of the lower film and the problem of film stress. As a result, it is difficult to obtain a high capacity. It is.

また、エアロゾルデポジッション法等のナノ粒子成膜法を用いて積層キャパシタを形成することも可能ではある。しかし、通常のエアロゾルデポジッション法による誘電膜はナノ粒子の充填度が低いために、膜の強度が低く、内部におけるビア数を多くする必要があり、その結果、キャパシタ電極面積が少なくなるため、高容量化が困難であるという問題がある。なお、充填度を高めるためにナノ粒子の粒径を小さくすると、十分な膜厚を堆積することができないという問題がある。 It is also possible to form a multilayer capacitor by using a nanoparticle film forming method such as an aerosol deposition method. However, the dielectric film by the usual aerosol deposition method has a low degree of nanoparticle filling, so the film strength is low and the number of vias inside must be increased, resulting in a reduction in the capacitor electrode area. There is a problem that it is difficult to increase the capacity. Note that there is a problem in that a sufficient film thickness cannot be deposited if the particle size of the nanoparticles is reduced in order to increase the degree of filling.

したがって、本発明は、内部端子のピッチを外部端子のピッチより大きくして容量をより大きくすることを可能にする膜強度を有する粒子充填度の高い誘電体膜を得ることを目的とする。 Accordingly, an object of the present invention is to obtain a dielectric film with a high degree of particle filling that has a film strength that makes it possible to increase the capacitance by making the pitch of the internal terminals larger than the pitch of the external terminals.

開示する一観点からは、平均粒径が６００ｎｍ乃至８００ｎｍに分級した第１の母粒子群と、前記第１の母粒子群と同じ組成で且つ平均粒径が１５０ｎｍ乃至２００ｎｍに分級した第２の母粒子群と、前記第１の母粒子群と同じ組成で且つ平均粒径が５０ｎｍ以下の第３の母粒子群とを気体中に浮遊させ、前記浮遊した第１乃至第３の母粒子群をノズルにより銅箔上に吹き付けて、前記銅箔上に誘電体膜を成膜する工程と、前記銅箔上に誘電体膜を成膜する工程ののちに、前記誘電体膜にビアホールを形成した工程と、前記ビアホールを導電体で埋め込んでビアを形成する工程とを含む下層の薄膜キャパシタ要素を形成する第１の工程と、前記銅箔上に誘電体膜を成膜する工程ののちに、前記誘電体膜にビアホールを形成する工程と、前記ビアホールを導電体で埋め込んでビアを形成する工程と、前記ビアに接続するキャパシタ電極を形成する工程とを含む電源用薄膜キャパシタ片面要素或いは接地用薄膜キャパシタ片面要素を形成する第２の工程と、前記下層の薄膜キャパシタ要素上に、電源用薄膜キャパシタ片面要素或いは接地用薄膜キャパシタ片面要素の一方を、ビア同士が対向するように積層して、加圧した状態で加熱したのち、電源用薄膜キャパシタ片面要素或いは接地用薄膜キャパシタ片面要素の前記銅箔を除去する工程とを含む第３の工程と、前記第３の工程で銅箔を除去した電源用薄膜キャパシタ片面要素或いは接地用薄膜キャパシタ片面要素の一方の上に、電源用薄膜キャパシタ片面要素或いは接地用薄膜キャパシタ片面要素の他方を、ビア同士が対向するように積層して、加圧した状態で加熱したのち、電源用薄膜キャパシタ片面要素或いは接地用薄膜キャパシタ片面要素の他方の前記銅箔を除去する工程とを含む第４の工程と、前記電源用薄膜キャパシタ片面要素の積層工程と前記接地用薄膜キャパシタ片面要素の積層工程を交互に複数回繰り返すことを特徴とするデカップリングキャパシタの製造方法が提供される。 From one aspect to be disclosed, a first mother particle group classified into an average particle diameter of 600 nm to 800 nm, and a second mother particle group having the same composition as the first mother particle group and an average particle diameter classified into 150 nm to 200 nm. A mother particle group and a third mother particle group having the same composition as the first mother particle group and an average particle diameter of 50 nm or less are suspended in a gas, and the suspended first to third mother particle groups are suspended. and sprayed onto the copper foil by the nozzle, a step of forming a dielectric film on the copper foil, after the step of forming a dielectric film on the copper foil, forming a via hole in the dielectric layer A first step of forming a lower layer thin film capacitor element including a step of forming a via by filling the via hole with a conductor and forming a dielectric film on the copper foil Forming a via hole in the dielectric film; and A second step of forming a power thin film capacitor single-sided element or a grounding thin film capacitor single-sided element, including a step of filling a hole with a conductor to form a via, and a step of forming a capacitor electrode connected to the via; On the lower layer thin film capacitor element, one side of the thin film capacitor for power supply or one side of the thin film capacitor for grounding is laminated so that the vias face each other, heated in a pressurized state, and then the thin film capacitor for power supply A third step including a step of removing the copper foil of the single-sided element or the grounding thin film capacitor single-sided element, and a thin-film capacitor single-sided element for power supply or a grounding thin-film capacitor single-sided element obtained by removing the copper foil in the third step One side of the power supply thin film capacitor single-sided element or the other side of the grounding thin-film capacitor single-sided element with the vias facing each other A fourth step including a step of laminating and heating in a pressurized state and then removing the other copper foil of the thin film capacitor single-sided element for power supply or the single-sided thin film capacitor for grounding; and the thin film capacitor for power supply There is provided a method for manufacturing a decoupling capacitor, wherein a single-sided element laminating step and a grounding thin film capacitor single-sided element laminating step are alternately repeated a plurality of times .

開示のデカップリングキャパシタの製造方法によれば、内部端子のピッチを外部端子のピッチより大きくして容量をより大きくすることを可能にする膜強度を有する粒子充填度の高い誘電体膜を得ることが可能になる。 According to the disclosed method for manufacturing a decoupling capacitor, it is possible to obtain a dielectric film with a high degree of particle filling that has a film strength that makes it possible to increase the capacitance by making the pitch of the internal terminals larger than the pitch of the external terminals. Is possible.

本発明の実施の形態のデカップリングキャパシタに用いる誘電体膜の製造工程の説明図である。It is explanatory drawing of the manufacturing process of the dielectric film used for the decoupling capacitor of embodiment of this invention. 本発明の実施の形態の誘電体膜のモデル構造図である。It is a model structure figure of the dielectric film of an embodiment of the invention. 本発明の実施の形態の誘電体膜の顕微鏡写真である。It is a microscope picture of the dielectric material film of embodiment of this invention. 本発明の実施の形態に用いるナノ粒子成膜装置の概念的構成図である。It is a notional block diagram of the nanoparticle film-forming apparatus used for embodiment of this invention. 成膜ノズルの頂面図である。It is a top view of the film-forming nozzle. 本発明の実施の形態に用いる分級装置の概念的断面図である。It is a conceptual sectional view of a classification device used for an embodiment of the invention. 本発明の実施の形態に用いる他の分級装置の概念的断面図である。It is a conceptual sectional view of other classification devices used for an embodiment of the invention. 本発明の実施の形態の誘電体膜の途中までの製造工程の説明図である。It is explanatory drawing of the manufacturing process to the middle of the dielectric film of embodiment of this invention. 本発明の実施の形態の誘電体膜の図８以降の製造工程の説明図である。It is explanatory drawing of the manufacturing process after FIG. 8 of the dielectric film of embodiment of this invention. 本発明の実施の形態の多層デカップリングキャパシタとインターポーザの概略的断面図である。It is a schematic sectional drawing of the multilayer decoupling capacitor and interposer of an embodiment of the invention. 本発明の多層デカップリングキャパシタを組み込んだインターポーザを用いた実装構造の説明図である。It is explanatory drawing of the mounting structure using the interposer incorporating the multilayer decoupling capacitor of this invention. 各多層デカップリングキャパシタの特性の比較図である。It is a comparison figure of the characteristic of each multilayer decoupling capacitor. 比較例１の多層デカップリングキャパシタの概略的断面図である。6 is a schematic cross-sectional view of a multilayer decoupling capacitor of Comparative Example 1. FIG. 比較例２の多層デカップリングキャパシタの概略的断面図である。6 is a schematic cross-sectional view of a multilayer decoupling capacitor of Comparative Example 2. FIG. 比較例４の多層デカップリングキャパシタの概略的断面図である。6 is a schematic cross-sectional view of a multilayer decoupling capacitor of Comparative Example 4. FIG.

ここで、図１乃至図１１を参照して、本発明の実施の形態のデカップリングキャパシタに用いる誘電体膜の製造工程を説明する。図１（ａ）に示すように、平均粒径が６００ｎｍ乃至８００ｎｍに分級した大粒子１と、大粒子１と同じ組成で且つ平均粒径が１５０ｎｍ乃至２００ｎｍに分級した中粒子２と、大粒子１と同じ組成で且つ平均粒径が５０ｎｍ以下の小粒子３を準備する。 Here, with reference to FIGS. 1 to 11, a manufacturing process of a dielectric film used for the decoupling capacitor according to the embodiment of the present invention will be described. As shown in FIG. 1 (a), large particles 1 having an average particle size classified into 600 nm to 800 nm, medium particles 2 having the same composition as large particles 1 and an average particle size classified into 150 nm to 200 nm, and large particles A small particle 3 having the same composition as 1 and an average particle size of 50 nm or less is prepared.

次いで、図１（ｂ）に示すように、この大粒子１、中粒子２及び小粒子３を気体中に浮遊させてエアロゾル化したのち、エアロゾル４をノズル５により成膜基板６上に吹き付けるナノ粒子成膜法によって、成膜基板６上に誘電体膜７を成膜する。このとき、各粒子は一部が若干破砕されて、多少小径の粒子になる。なお、成長基板６として銅箔を用いる。 Next, as shown in FIG. 1 (b), after the large particles 1, medium particles 2 and small particles 3 are suspended in a gas to form an aerosol, the aerosol 4 is sprayed onto the film formation substrate 6 by a nozzle 5. A dielectric film 7 is formed on the film formation substrate 6 by a particle film formation method. At this time, a part of each particle is slightly crushed to become a slightly smaller particle. A copper foil is used as the growth substrate 6.

図２（ａ）は、誘電体膜７の粒子構造を示すモデル構造図であり、大粒子１の作る隙間に中粒子２が入り込み、また、中粒子２の作る隙間に小粒子３が入り込んで充填度の高い緻密な構造になっている。 FIG. 2A is a model structure diagram showing the particle structure of the dielectric film 7, in which the middle particle 2 enters the gap formed by the large particle 1, and the small particle 3 enters the gap formed by the middle particle 2. It has a dense structure with a high degree of filling.

即ち、大粒子１の粒径をＲ_Ｌ、中粒子２の粒径をＲ_Ｍ、小粒子３の粒径２をＲ_Ｓとすると、
（２^１／２−１）Ｒ_Ｌ＝Ｒ_Ｍ
であれば、大粒子１による最密充填構造の空間が中粒子２によって効率的に充填される。また、小粒子３の粒径Ｒ_ＳがＭ_Ｒより十分小さければ、大粒子１と中粒子２との間の間隙を効率的に充填することができる。因みに、大粒子１の粒径Ｒ_Ｌが５００ｎｍであれば、中粒子２の粒径Ｒ_Ｍは１００ｎｍ程度になり、小粒子３の粒径Ｒ_Ｓは１０ｎｍ以下であれば良い。 That is, when the particle size of the large particle 1 is R _L , the particle size of the medium particle 2 is R _M , and the particle size 2 of the small particle 3 is R _S ,
(2 ^1/2 -1) R _L = R _M
Then, the space of the close-packed structure with the large particles 1 is efficiently filled with the medium particles 2. Also, if sufficiently smaller than the particle size R _S is M _R of the small particles 3, it is possible to efficiently fill the gap between the middle particles 2 and the large particles 1. Incidentally, if the grain size _{R L} of the large particles 1 500 nm, the particle size _{R M} of the medium particles 2 becomes approximately 100 nm, the particle size _{R S} of the small particles 3 may be at 10nm or less.

図２（ｂ）は、比較のために単一の平均粒子径の粒子を用いたナノ粒子成膜法により成膜した誘電体膜の粒子構造を示すモデル構造図である。図に示すように、単一の平均粒子径の粒子８による最密充填構造に近い構造を示すが、粒子間には隙間ができるので粒子充填度が低く、膜強度が弱くなる。 FIG. 2B is a model structure diagram showing a particle structure of a dielectric film formed by a nanoparticle film forming method using particles having a single average particle diameter for comparison. As shown in the figure, a structure close to a close-packed structure with particles 8 having a single average particle diameter is shown. However, since gaps are formed between the particles, the degree of particle filling is low and the film strength is weakened.

図３は、本発明の実施の形態の誘電体膜の顕微鏡写真であり、平均粒径が５００ｎｍ程度の大粒子１と平均粒径が１００ｎｍ程度の中粒子２と、平均粒径が１０ｎｍ程度の小粒子３が緻密に組み込んだ構造を示している。 FIG. 3 is a photomicrograph of the dielectric film according to the embodiment of the present invention. Large particles 1 having an average particle size of about 500 nm, medium particles 2 having an average particle size of about 100 nm, and an average particle size of about 10 nm. A structure in which the small particles 3 are densely incorporated is shown.

図４は、本発明の実施の形態に用いるナノ粒子成膜装置の概念的構成図であり、成膜基板６を保持する基板保持部材１２と、成膜ノズル１３とを備えた成膜室１１を有する。成膜室１１には、エアロゾル用配管１４を介してエアロゾル状態のナノ粒子を供給するエアロゾル発生器１５と、エアロゾル発生器１５にキャリアガスを供給するキャリアガス供給手段１６とが接続され。また、成膜室１１には真空ポンプ１７が接続されており、エアロゾル発生器１５にも配管１８を介して接続されている。また、エアロゾル発生器１５には超音波振動器１９が設けられている。 FIG. 4 is a conceptual configuration diagram of the nanoparticle film forming apparatus used in the embodiment of the present invention. The film forming chamber 11 includes a substrate holding member 12 that holds the film forming substrate 6 and a film forming nozzle 13. Have Connected to the film forming chamber 11 are an aerosol generator 15 for supplying nanoparticles in an aerosol state via an aerosol pipe 14 and carrier gas supply means 16 for supplying a carrier gas to the aerosol generator 15. Further, a vacuum pump 17 is connected to the film forming chamber 11, and is also connected to the aerosol generator 15 via a pipe 18. The aerosol generator 15 is provided with an ultrasonic vibrator 19.

キャリアガス供給手段１６は、酸素ガスタンク２０と、酸素ガスタンク２０とエアロゾル発生器１５とを結ぶ配管２１と、配管２１の途中に設けられた流量計（ＭＦＣ）２２と、窒素ガスタンク２３と、窒素ガスタンク２３とエアロゾル発生器１５とを結ぶ配管２４と、配管２４の途中に設けられた流量計２５とからなる。また、基板保持部材１２には支柱２６を介してＸＹＺθステージ２７が設けられており、成膜基板６を移動させながら成膜を行う。 The carrier gas supply means 16 includes an oxygen gas tank 20, a pipe 21 connecting the oxygen gas tank 20 and the aerosol generator 15, a flow meter (MFC) 22 provided in the middle of the pipe 21, a nitrogen gas tank 23, and a nitrogen gas tank. 23 and the aerosol generator 15, and a flow meter 25 provided in the middle of the pipe 24. Further, the substrate holding member 12 is provided with an XYZθ stage 27 via a support column 26, and film formation is performed while moving the film formation substrate 6.

図５は、成膜ノズル１３の頂面図であり、先端部に例えば、１０ｍｍ×０．５ｍｍのスリット状の開口２８が設けられており、この開口から分級されたナノ粒子を含んだエアロゾル２９が噴射される。なお、成膜ノズル１３に接続されている配管径は直径１０ｍｍであり、内部では断面積がスリット開口寸法に連続的に変化している。 FIG. 5 is a top view of the film forming nozzle 13. For example, a slit-shaped opening 28 of 10 mm × 0.5 mm is provided at the tip, and an aerosol 29 containing nanoparticles classified from the opening. Is injected. The diameter of the pipe connected to the film forming nozzle 13 is 10 mm in diameter, and the cross-sectional area continuously changes to the slit opening size inside.

次に、本発明の実施の形態に用いる分級装置の一例を説明する。図６は、本発明の実施の形態に用いる分級装置の概念的断面図であり、例えば、外平面積が２０ｃｍ×２０ｃｍで、高さが３０ｃｍの分級室３１、分級室３１の内部に設けられた衝撃板３２、分級室３１にエアロゾルを流入させる直径が８ｃｍで長さが５０ｃｍの流入管３３、分級室３１からエアロゾルを流出させる直径が１２ｃｍから８ｃｍにテーパ状に変化する長さが５０ｃｍの流出管３４、流入管３３と直径が１ｃｍのエアロゾル導入部３６とを接続するテーパ部３５、流出管３４と直径が１ｃｍのエアロゾル取出部３８とを接続するテーパ部３７を有する。なお、分級室３１のコーナ部には丸みを持たせる或いは截頭状とすることによって角のない形状として角部にナノ粒子３９が滞留することを防止する。 Next, an example of the classification device used in the embodiment of the present invention will be described. FIG. 6 is a conceptual cross-sectional view of the classification device used in the embodiment of the present invention. For example, the classification chamber 31 having an outer flat area of 20 cm × 20 cm and a height of 30 cm is provided inside the classification chamber 31. The impact plate 32, the diameter of the inflow pipe 33 for flowing the aerosol into the classification chamber 31 and the length of 50 cm, and the length of the diameter for allowing the aerosol to flow out of the classification chamber 31 from 12 cm to 8 cm are tapered to 50 cm. It has an outflow pipe 34, a taper part 35 connecting the inflow pipe 33 and the aerosol introduction part 36 having a diameter of 1 cm, and a taper part 37 connecting the outflow pipe 34 and the aerosol extraction part 38 having a diameter of 1 cm. In addition, the corner part of the classification chamber 31 is rounded or has a truncated shape to prevent the nanoparticles 39 from staying in the corner part as a cornerless shape.

衝撃板３２は、右下に模式的に横断面図を示したように、例えば、幅が１０ｍｍ、高さが８ｃｍ、厚さが５ｍｍのステンレス片からなり、ナノ粒子３９の粒子進行に垂直な方向で例えば１５ｍｍのピッチでチドリ状に配列されている。この分級室３１にエアロゾル２９が入ると、キャリアガスの流量及び流速を制御することによって、６００ｎｍ〜８００ｎｍ以上の粒径のナノ粒子は容器下部の粒子回収部４０に堆積する。衝撃板３２に当たって破砕されて粒径が６００ｎｍ〜８００ｎｍ以下となったナノ粒子は、分級室３１から排出して回収する。 The impact plate 32 is made of, for example, a stainless steel piece having a width of 10 mm, a height of 8 cm, and a thickness of 5 mm, as shown schematically in a cross-sectional view at the lower right, and is perpendicular to the progress of the nanoparticles 39. It is arranged in a plover shape with a pitch of, for example, 15 mm in the direction. When the aerosol 29 enters the classification chamber 31, by controlling the flow rate and flow rate of the carrier gas, nanoparticles having a particle size of 600 nm to 800 nm or more are deposited in the particle recovery unit 40 at the lower part of the container. Nanoparticles that have been crushed by the impact plate 32 and have a particle size of 600 nm to 800 nm or less are discharged from the classification chamber 31 and collected.

次いで、回収した６００ｎｍ〜８００ｎｍ以上の粒径のナノ粒子は、再び、衝撃板３２を有さない分級室３１に導入して分級する。平均粒径が６００ｎｍのナノ粒子を分級する場合には、キャリアガスの流量及び流速を制御することによって、６００ｎｍを超える粒径のナノ粒子を容器下部の粒子回収部４０に堆積させる。一方、平均粒径が６００ｎｍのナノ粒子のみを分級室３１から排出して回収することによって平均粒径が６００ｎｍに分級された大粒子１が得られる。なお、平均粒径が８００ｎｍのナノ粒子を分級する場合には、キャリアガスの流量及び流速をより大きくする。 Next, the collected nanoparticles having a particle size of 600 nm to 800 nm or more are again introduced into the classification chamber 31 without the impact plate 32 and classified. When classifying nanoparticles having an average particle diameter of 600 nm, the nanoparticles having a particle diameter exceeding 600 nm are deposited on the particle recovery unit 40 at the bottom of the container by controlling the flow rate and flow rate of the carrier gas. On the other hand, only nanoparticles having an average particle size of 600 nm are discharged from the classification chamber 31 and collected, whereby large particles 1 having an average particle size of 600 nm are obtained. When classifying nanoparticles having an average particle size of 800 nm, the flow rate and flow rate of the carrier gas are increased.

また、回収した６００ｎｍ〜８００ｎｍ以下の粒径のナノ粒子は、再び、衝撃板３２を備えた分級室３１に導入して、キャリアガスの流量及び流速を制御することによって、１５０ｎｍ〜２００ｎｍ以上の粒径のナノ粒子は容器下部の粒子回収部４０に堆積する。衝撃板３２に当たって破砕されて粒径が１５０ｎｍ〜２００ｎｍ以下となったナノ粒子は、分級室３１から排出される。 Further, the collected nanoparticles having a particle size of 600 nm to 800 nm or less are introduced again into the classification chamber 31 provided with the impact plate 32, and the flow rate and flow velocity of the carrier gas are controlled, whereby the particles of 150 nm to 200 nm or more are controlled. The nanoparticles having a diameter are deposited on the particle recovery unit 40 at the bottom of the container. Nanoparticles that have been crushed by the impact plate 32 and have a particle size of 150 nm to 200 nm or less are discharged from the classification chamber 31.

次いで、回収した１５０ｎｍ〜２００ｎｍ以上の粒径のナノ粒子は、再び、衝撃板３２を有さない分級室３１に導入して分級する。平均粒径が１５０ｎｍのナノ粒子を分級する場合には、キャリアガスの流量及び流速を制御することによって、１５０ｎｍを超える粒径のナノ粒子を容器下部の粒子回収部４０に堆積させる。一方、平均粒径が１５０ｎｍのナノ粒子のみを分級室３１から排出して回収することによって平均粒径が１５０ｎｍに分級された中粒子２が得られる。なお、平均粒径が２００ｎｍのナノ粒子を分級する場合には、キャリアガスの流量及び流速をより大きくする。 Next, the collected nanoparticles having a particle size of 150 nm to 200 nm or more are again introduced into the classification chamber 31 without the impact plate 32 and classified. When classifying nanoparticles having an average particle size of 150 nm, the nanoparticles having a particle size exceeding 150 nm are deposited on the particle recovery unit 40 at the bottom of the container by controlling the flow rate and flow rate of the carrier gas. On the other hand, only nanoparticles having an average particle size of 150 nm are discharged from the classification chamber 31 and collected, whereby the intermediate particles 2 having an average particle size of 150 nm are obtained. When classifying nanoparticles having an average particle size of 200 nm, the flow rate and flow rate of the carrier gas are increased.

また、回収した１５０ｎｍ〜２００ｎｍ以下の粒径のナノ粒子は、再び、衝撃板３２を備えた分級室３１に導入して、キャリアガスの流量及び流速を制御することによって、５０ｎｍ以上の粒径のナノ粒子は容器下部の粒子回収部４０に堆積する。衝撃板３２に当たって破砕されて粒径が５０ｎｍ以下となったナノ粒子は、分級室３１から排出され、小粒子３として回収される。 The collected nanoparticles having a particle size of 150 nm to 200 nm or less are again introduced into the classification chamber 31 provided with the impact plate 32, and the flow rate and flow velocity of the carrier gas are controlled, so that the particle size of 50 nm or more is obtained. The nanoparticles are deposited on the particle recovery unit 40 at the bottom of the container. Nanoparticles that have been crushed by the impact plate 32 and have a particle size of 50 nm or less are discharged from the classification chamber 31 and collected as small particles 3.

このように、複数の分級工程を繰り返すことによって、平均粒径が６００ｎｍ乃至８００ｎｍに分級された大粒子１と、平均粒径が１５０ｎｍ乃至２００ｎｍに分級された中粒子２と、平均粒径が５０ｎｍ以下に分級された小粒子３が得られる。 As described above, by repeating a plurality of classification steps, large particles 1 having an average particle size of 600 nm to 800 nm, medium particles 2 having an average particle size of 150 nm to 200 nm, and an average particle size of 50 nm. Small particles 3 classified as follows are obtained.

図７は、本発明の実施の形態に用いる他の分級装置の概念的断面図であり、例えば、外平面積が２０ｃｍ×２０ｃｍで、高さが５０ｃｍの分級室３１に直径が８ｃｍで長さが５０ｃｍの流入管３３を設けるとともに、同じ側面に直径が１２ｃｍから８ｃｍにテーパ状に変化する長さが５０ｃｍの流出管３４を設ける。なお、流入管３３及び流出管３４はテーパ部３５，３７を介してエアロゾル導入部３６及びエアロゾル取出部３８とそれぞれ接続している。 FIG. 7 is a conceptual cross-sectional view of another classification device used in the embodiment of the present invention. For example, the classification chamber 31 having an outer flat area of 20 cm × 20 cm and a height of 50 cm has a diameter of 8 cm and a length. Is provided with an inflow pipe 33 having a diameter of 50 cm, and an outflow pipe 34 having a length changing from 12 cm to 8 cm in a tapered shape on the same side surface. The inflow pipe 33 and the outflow pipe 34 are connected to an aerosol introduction part 36 and an aerosol extraction part 38 via taper parts 35 and 37, respectively.

分級室３１の流入管３３及び流出管３４を設けた側面と反対の内側面は弧状に成形されており、この弧状部４１が衝撃部材になるとともに、ナノ粒子を含むエアロゾル２９を底面方向に方向転換させる。この場合も、相対的に大粒径のナノ粒子は粒子回収部４０で回収され、相対的に小粒径のナノ粒子はエアロゾル取出部３８から排出される。また、分級する粒子の平均粒径はエアロゾル中のキャリアガスの流量及び流速に依存する。 The inner surface of the classification chamber 31 opposite to the side surface on which the inflow pipe 33 and the outflow pipe 34 are provided is formed in an arc shape. The arc-shaped portion 41 serves as an impact member, and the aerosol 29 containing nanoparticles is directed toward the bottom surface. Convert. Also in this case, nanoparticles having a relatively large particle size are recovered by the particle recovery unit 40, and nanoparticles having a relatively small particle size are discharged from the aerosol extraction unit 38. The average particle size of the particles to be classified depends on the flow rate and flow rate of the carrier gas in the aerosol.

この様な分級した３種類のナノ粒子群により多層構造デカップリングキャパシタを形成する場合には、図８（ａ）に示すように、銅箔５１上に３種類のサイズの粒子を用いたナノ粒子成膜法により、誘電体膜５２を成膜し、次いで、図８（ｂ）に示すように、フォトリソプロセス工法などでビアホール５３を形成する。次いで、図８（ｃ）に示すように、スパッタ法或いはめっき法等を用いてビアホール５３を銅、金或いは銀で埋め込んでビア５４を形成して下層の薄膜キャパシタ要素５０を形成する。 When a multilayer structure decoupling capacitor is formed by such a group of three kinds of nanoparticles, as shown in FIG. 8A, nanoparticles using three kinds of particles on the copper foil 51 are used. A dielectric film 52 is formed by a film forming method, and then a via hole 53 is formed by a photolithographic process method or the like as shown in FIG. 8B. Next, as shown in FIG. 8C, the via hole 53 is formed by filling the via hole 53 with copper, gold, or silver by using a sputtering method, a plating method, or the like to form the lower layer thin film capacitor element 50.

次いで、図８（ｄ）に示すように、銅箔６１_１（６１_２）上に３種類のサイズの粒子を用いたナノ粒子成膜法により、誘電体膜６２_１（６２_２）を成膜したのち、フォトリソプロセス工法などでビアホール６３_１（６３_２）を形成する。次いで、図８（ｅ）に示すように、スパッタ法或いはめっき法等を用いてビアホール６３_１（６３_２）を銅、金或いは銀で埋め込んでビア６４_１（６４_２）を形成する。 Next, as shown in FIG. 8D, a dielectric film 62 ₁ (62 ₂ ) is formed on the copper foil 61 ₁ (61 ₂ ) by a nanoparticle film formation method using particles of three types of sizes. After that, the via hole 63 ₁ (63 ₂ ) is formed by a photolithography process method or the like. Next, as shown in FIG. 8E, the via hole 63 ₁ (63 ₂ ) is filled with copper, gold, or silver using a sputtering method, a plating method, or the like to form a via 64 ₁ (64 ₂ ).

次いで、図８（ｆ）に示すように、めっき法或いはスパッタ法によって、銅、金或いは銀からなる導体層を成膜する。次いで、導体層を所定のパターンにエッチングすることによってキャパシタ電極６５_１或いは６５_２を形成して電源用薄膜キャパシタ片面要素６０_１或いは接地用薄膜キャパシタ片面要素６０_２とする。 Next, as shown in FIG. 8F, a conductor layer made of copper, gold, or silver is formed by plating or sputtering. Then, to form the capacitor electrodes 65 ₁ or 65 ₂ and the power supply for the thin film capacitor sided elements 60 ₁ or the ground for a thin film capacitor sided element 60 ₂ by etching a conductive layer to a predetermined pattern.

次いで、図９（ｇ）に示すように、薄膜キャパシタ要素５０上に、電源用薄膜キャパシタ片面要素６０_１或いは接地用薄膜キャパシタ片面要素６０_２をビア同士が対向するように位置合わせして加熱処理を行う。ここでは、電源用薄膜キャパシタ片面要素６０_１を積層する。次いで、図９（ｈ）に示すように、電源用薄膜キャパシタ片面要素６０_１の銅箔６１_１をエッチングで除去する。 Then, as shown in FIG. 9 (g), on the thin film capacitor element 50, heating the source for a thin film capacitor sided elements 60 ₁ or the ground for a thin film capacitor sided element 60 ₂ is aligned so that a via face each other I do. Here, the laminated power thin film capacitor sided element 60 _1. Then, as shown in FIG. 9 (h), to remove the copper foil 61 ₁ power for a thin film capacitor sided element 60 ₁ by etching.

次いで、図９（ｉ）に示すように、電源用薄膜キャパシタ片面要素６０_１上に接地用薄膜キャパシタ片面要素６０_２をビア同士が対向するように位置合わせして加熱処理を行う。次いで、図９（ｊ）に示すように、接地用薄膜キャパシタ片面要素６０_２の銅箔６１_２をエッチングで除去する。 Then, as shown in FIG. 9 (i), heat treatment is performed via between the ground film capacitor sided element 60 ₂ on the power supply for the thin film capacitor sided element 60 ₁ is aligned to face. Then, as shown in FIG. 9 (j), to remove the copper foil 61 _{and second} grounding thin film capacitor sided element 60 ₂ by etching.

以降は、電源用薄膜キャパシタ片面要素６０_１の積層と接地用薄膜キャパシタ片面要素６０_２の積層を交互に必要回数繰り返すことによって多層構造デカップリングキャパシタの基本構造が完成する。 Thereafter, the basic structure of a multilayer structure decoupling capacitor is completed by repeating a necessary number of times a laminated power supply for a thin film capacitor sided element 60 ₁ laminated grounding thin film capacitor sided element 60 ₂ alternately.

図１０（ａ）は、本発明の実施の形態の多層デカップリングキャパシタの概略的断面図であり、表面側のビアピッチより内部側のビアピッチの大きな構造となる。これは、本発明の実施の形態の誘電体膜が、３種類のサイズの粒子を用いたナノ粒子成膜法を用いて成膜しているので、充填率の高い緻密な膜となり、その結果、膜強度が大きくなるため、膜の強度を補うためのビアの数を少なくできるためである。ビアの数が少なくなることで、キャパシタ電極の専有面積の比率を高めることができ、容量を従来より大きくすることができる。 FIG. 10A is a schematic cross-sectional view of the multilayer decoupling capacitor according to the embodiment of the present invention, and has a structure in which the via pitch on the inner side is larger than the via pitch on the front side. This is because the dielectric film according to the embodiment of the present invention is formed by using the nanoparticle film forming method using particles of three kinds of sizes, so that a dense film having a high filling rate is obtained. This is because the film strength increases, and the number of vias for supplementing the film strength can be reduced. By reducing the number of vias, the ratio of the area occupied by the capacitor electrode can be increased, and the capacitance can be increased as compared with the conventional case.

なお、図１０（ｂ）は、本発明の多層デカップリングキャパシタを組み込んだインターポーザであり、多層デカップリングキャパシタとともに多層膜を貫通する信号用ビア６６を設けている。 FIG. 10B shows an interposer incorporating the multilayer decoupling capacitor of the present invention, and a signal via 66 penetrating the multilayer film is provided together with the multilayer decoupling capacitor.

図１１は、本発明の多層デカップリングキャパシタを組み込んだインターポーザを用いた実装構造の説明図であり、実装基板７１上にインターポーザ７２を介して半導体集積回路装置７３を実装する。 FIG. 11 is an explanatory diagram of a mounting structure using an interposer incorporating a multilayer decoupling capacitor according to the present invention. A semiconductor integrated circuit device 73 is mounted on a mounting substrate 71 via an interposer 72.

このように、本発明の誘電体膜をキャパシタ誘電体膜として用いたデカップリングキャパシタは、支持体を用いずに積層していくため、表面の凹凸や膜応力などの影響を受けないため、多層化が容易である。 As described above, since the decoupling capacitor using the dielectric film of the present invention as the capacitor dielectric film is laminated without using the support, it is not affected by surface irregularities or film stress. Is easy.

また、従来のナノ粒子膜に比べて膜強度が２倍程度高いため内部のビアピッチを大きくすることができ、この点からも高容量化が実現でき、焼結セラミックスキャパシタ・薄膜キャパシタより良好な特性が得られる。 In addition, the internal via pitch can be increased because the film strength is about twice as high as that of the conventional nanoparticle film. From this point, the capacity can be increased and the characteristics are better than those of sintered ceramic capacitors and thin film capacitors. Is obtained.

例えば、従来の焼結セラミックスキャパシタと比較して、表面ビア径、ビアピッチは、１００μｍ，３５０μｍ →５０μｍ，１５０μｍ
へ微細化が可能である。また、リーク電流密度も
１０^−３Ａ／ｃｍ^２ → １０^−７Ａ／ｃｍ^２
へ改善することができる。また、積層数も１０層以上１００層程度まで積層が可能である。 For example, compared with the conventional sintered ceramic capacitor, the surface via diameter and via pitch are 100 μm, 350 μm → 50 μm, 150 μm
Miniaturization is possible. The leakage current density is also 10 ⁻³ A / cm ² → 10 ⁻⁷ A / cm ^2.
Can be improved. Further, the number of stacked layers can be 10 to 100.

以上を前提として、次に、本発明の実施例１の多層デカップリングキャパシタを説明する。なお、製造工程は図８乃至図９と同じであるので、図示は省略する。まず、平均粒径が７００ｎｍのチタン酸バリウム粉末をエアロゾル発生容器に入れ、容器全体に超音波を加え、１５０℃で加熱しながら、３０分真空脱気して、粉末表面に形成した水分を除去する。同じ工程を、平均粒径が１５０ｎｍのチタン酸バリウム粉末及び平均粒径が２０ｎｍのチタン酸バリウム粉末に対しても行う。 Based on the above, the multilayer decoupling capacitor according to the first embodiment of the present invention will be described next. The manufacturing process is the same as that shown in FIGS. First, put barium titanate powder with an average particle size of 700 nm into an aerosol generation container, apply ultrasonic waves to the entire container, and heat at 150 ° C for 30 minutes under vacuum to remove moisture formed on the powder surface. To do. The same process is performed for barium titanate powder having an average particle size of 150 nm and barium titanate powder having an average particle size of 20 nm.

次いで、前処理を施した各原料粉末をエアロゾル発生器に入れ、高純度酸素ガス(ガス圧：２ｋｇ／ｃｍ^２、ガス流量：４Ｌ／分) を導入し、原料をエアロゾル化し、このエアロゾルを配管を通して、製膜室のノズルに送り込む。ノズルは、内側形状が搬送用配管(断面積：円１０ｍｍφ)からスリット状（１０ｍｍ×０．５ｍｍ）に連続して変形し、排出口側にスリット部が４５ｍｍ形成されたものを使用した。 Next, each pretreated raw material powder is put into an aerosol generator, high purity oxygen gas (gas pressure: 2 kg / cm ² , gas flow rate: 4 L / min) is introduced, the raw material is aerosolized, and this aerosol is piped Through the nozzle of the deposition chamber. The nozzle used was one in which the inner shape was continuously deformed from a transfer pipe (cross-sectional area: circle 10 mmφ) into a slit shape (10 mm × 0.5 mm), and a slit part was formed 45 mm on the discharge port side.

製膜室は、予め真空に引いて製膜室の圧力を１０Ｐａ以下にする。製膜室に形成したエアロゾルを管を介して供給し、ノズルから銅箔に向けて２分間噴射を行った。この時の製膜室中の圧力は２００Ｐａと一定であった。銅箔上に形成された誘電体膜の膜厚は、２μｍであり、この時の成膜速度は１±０．５μｍ／分であった。 The film forming chamber is previously evacuated to a pressure of 10 Pa or less. The aerosol formed in the film forming chamber was supplied through a tube, and sprayed from the nozzle toward the copper foil for 2 minutes. The pressure in the film forming chamber at this time was constant at 200 Pa. The film thickness of the dielectric film formed on the copper foil was 2 μm, and the film formation speed at this time was 1 ± 0.5 μm / min.

この誘電体膜に対してレジスト形成し、露光、パターニングし、ふっ硝酸で誘電体膜を選択的にエッチングしてビアホールを形成する。次いで、銅箔をシード層として銅をめっき成長させてビア導体を形成する。次いで、窒素雰囲中において１０００℃で３０分間熱処理を行い、この層を多層構造の最下層とする。 A resist is formed on the dielectric film, exposed and patterned, and the dielectric film is selectively etched with nitric acid to form via holes. Next, copper is plated and grown using the copper foil as a seed layer to form a via conductor. Next, heat treatment is performed at 1000 ° C. for 30 minutes in a nitrogen atmosphere, and this layer is used as the lowermost layer of the multilayer structure.

次に、最下層と同様に、銅箔上に形成されたチタン酸バリウムからなる誘電体膜にレジスト形成し、露光、パターニングし、ふっ硝酸で誘電体膜を選択的にエッチングしビア孔を形成する。次いで、銅箔をシード層として、銅をめっき成長させてビア導体を形成する。次いで、その上にさらに、銅スパッタ膜を形成したのち、レジスト形成し、露光、パターニングし、銅を選択的にエッチングしてキャパシタ電極となる銅パターンを形成して第２層目とする。 Next, as with the lowermost layer, a resist is formed on a dielectric film made of barium titanate formed on a copper foil, exposed and patterned, and the dielectric film is selectively etched with nitric acid to form via holes. To do. Next, using copper foil as a seed layer, copper is plated and grown to form a via conductor. Next, after forming a copper sputtered film thereon, a resist is formed, exposed, and patterned, and copper is selectively etched to form a copper pattern that becomes a capacitor electrode to form a second layer.

次いで、第２層目を最下層の箔に対して位置合わせし、圧力をかけながら窒素雰囲気１０００℃で、３０分間熱処理を行う。次いで、第２層目に形成されている銅箔はすべてエッチングで除去する。これを、電源用と接地用とについて交互に積層して多層キャパシタを作製する。 Next, the second layer is aligned with the lowermost foil, and heat treatment is performed in a nitrogen atmosphere at 1000 ° C. for 30 minutes while applying pressure. Next, all the copper foil formed in the second layer is removed by etching. This is laminated alternately for power supply and grounding to produce a multilayer capacitor.

次いで、多層キャパシタの容量、内部電極寸法、インダクタンス、キャパシタ構造(スルービア構造の有無)及び信頼性を評価した。図１２は、評価結果を纏めた図であり、比較例１乃至比較例４を参考のために示している。 Next, the capacitance, internal electrode dimensions, inductance, capacitor structure (presence or absence of through via structure) and reliability of the multilayer capacitor were evaluated. FIG. 12 is a diagram summarizing the evaluation results, and shows Comparative Examples 1 to 4 for reference.

比較例１は、従来のグリーンシート工法による多層デカップリングキャパシタであり、図１３に示す断面構造となる。ここでは、チタン酸バリウムグリーンシートにビア孔を形成し、Ｎｉペーストを充填し、Ｎｉペーストをスクリーン印刷法により印刷して所定パターンを形成し、パターン形成済みの電源用グリーンシート及び接地用グリーンシートを作製する。 Comparative Example 1 is a multilayer decoupling capacitor by a conventional green sheet method, and has a cross-sectional structure shown in FIG. Here, via holes are formed in the barium titanate green sheet, Ni paste is filled, the Ni paste is printed by a screen printing method to form a predetermined pattern, and the patterned green sheet for power supply and grounding green sheet are formed. Is made.

これらの電源用グリーンシートと接地用グリーンシートを交互に位置合わせして積層し、一体化させたのち、この積層体の焼成を１３５０℃で３０分間行った。その後、多層キャパシタの容量、内部電極寸法、インダクタンス、キャパシタ構造(スルービア構造の有無)、信頼性を評価し、結果を図１２に示している。 These green sheets for power supply and green sheets for grounding were alternately aligned and laminated, and then the laminate was fired at 1350 ° C. for 30 minutes. Thereafter, the capacitance, internal electrode dimensions, inductance, capacitor structure (with or without through-via structure), and reliability of the multilayer capacitor were evaluated, and the results are shown in FIG.

比較例２は、比較例１の多層デカップリングキャパシタの表面側に薄膜キャパシタをビルドアップ工法で形成したもので、図１４に示す断面構造となる。ここで、比較例１のグリーンシート工法によるキャパシタの表面にチタン酸バリウム組成に調整したアルコキシド液をディップコーティングもしくはスピンコーティングを行ってゾルゲル膜を形成する。 Comparative Example 2 is a thin film capacitor formed on the surface side of the multilayer decoupling capacitor of Comparative Example 1 by a build-up method, and has a cross-sectional structure shown in FIG. Here, a sol-gel film is formed by dip-coating or spin-coating the alkoxide liquid adjusted to the barium titanate composition on the surface of the capacitor by the green sheet method of Comparative Example 1.

次いで、ゾルゲル膜の液体成分の乾燥およびアニールを６００℃で３０分間行った後、Ｐｔによるビア孔形成、ビア充填を行うとともに、スパッタによりＰｔ電極パターンを形成して薄膜キャパシタを作製する。この工程を繰り返すことによって多層構造を形成する。但し、ビルドアップ工法であるため、表面の凹凸や膜応力の影響を受けて誘電体層を３層とするのが限界であった。 Next, after drying and annealing the liquid component of the sol-gel film at 600 ° C. for 30 minutes, via holes are formed and filled with Pt, and a Pt electrode pattern is formed by sputtering to produce a thin film capacitor. By repeating this process, a multilayer structure is formed. However, since it is a build-up method, it has been the limit to have three dielectric layers under the influence of surface irregularities and film stress.

また、この場合、酸素アニール或いは大気アニールなど、酸素を含んだ雰囲気でのアニールが必須であるため、内部電極材料はＰｔを用いた。次いで、多層キャパシタの容量、内部電極寸法、インダクタンス、キャパシタ構造(スルービア構造の有無)、信頼性を評価し、結果を図１２に示している。 In this case, since annealing in an atmosphere containing oxygen such as oxygen annealing or air annealing is essential, Pt is used as the internal electrode material. Next, the capacitance, internal electrode dimensions, inductance, capacitor structure (with or without through via structure), and reliability of the multilayer capacitor were evaluated, and the results are shown in FIG.

比較例３は、比較例２の薄膜キャパシタをスパッタ法により形成したものであり、断面構造は比較例２と同様である。ここでは、比較例１のグリーンシート工法による多層デカップリングキャパシタの表面に、チタン酸バリウム組成に調整したターゲットを用いたスパッタにより、スパッタ膜を形成する。 In Comparative Example 3, the thin film capacitor of Comparative Example 2 is formed by sputtering, and the cross-sectional structure is the same as that of Comparative Example 2. Here, a sputtered film is formed on the surface of the multilayer decoupling capacitor by the green sheet method of Comparative Example 1 by sputtering using a target adjusted to the barium titanate composition.

このスパッタ膜の結晶化のためのアニールを６００℃で３０分間行って膜の外観を観察するとともに、誘電特性、リーク特性を評価した。次いで、作製した多層キャパシタの容量、内部電極寸法、インダクタンス、キャパシタ構造(スルービア構造の有無)、信頼性を評価し、結果を図１２に示している。 Annealing for crystallization of the sputtered film was performed at 600 ° C. for 30 minutes to observe the appearance of the film, and dielectric characteristics and leakage characteristics were evaluated. Next, the capacitance, internal electrode dimensions, inductance, capacitor structure (with or without through via structure), and reliability of the manufactured multilayer capacitor were evaluated, and the results are shown in FIG.

比較例４は、単一のサイズのナノ粒子を用いたナノ粒子成膜法により形成したものであり、単一サイズのナノ粒子として平均粒径が５００ｎｍのチタン酸バリウム粒子を用いた以外は、本発明の実施例１のプロセスと全く同様である。図１５は、比較例４の断面図であり、本発明の実施例１に比べて内部のビアピッチが狭くなっている。 Comparative Example 4 was formed by a nanoparticle film forming method using single-sized nanoparticles, except that barium titanate particles having an average particle size of 500 nm were used as single-sized nanoparticles. This is exactly the same as the process of the first embodiment of the present invention. FIG. 15 is a cross-sectional view of Comparative Example 4, and the internal via pitch is narrower than that of Example 1 of the present invention.

これは、比較例４のように、単一のサイズのナノ粒子を用いた場合には、上記の図２（ｂ）に示したように、誘電膜の膜強度が弱いために、強度を高めるためにビアを密に形成する必要があるためである。 This is because, as shown in FIG. 2B, when the single-sized nanoparticles are used as in Comparative Example 4, the strength of the dielectric film is weak, so that the strength is increased. This is because the vias need to be formed densely.

図１２に示したように、本発明の実施例１と比較例１乃至比較例４を対比すると、各比較例に比べて内部のビアの密度を少なくすることができるので、容量を大きくすることが可能である。また、比較例１乃至比較例３に比べると、誘電体膜の膜厚を薄くすることができるので、この点からも大容量化が可能になる。因みに、比較例１と比べると２倍の容量となり、比較例４と比べると１．２５倍の容量となる。 As shown in FIG. 12, when Example 1 of the present invention is compared with Comparative Examples 1 to 4, the density of internal vias can be reduced as compared with each Comparative Example, so that the capacity is increased. Is possible. Further, compared to Comparative Examples 1 to 3, the dielectric film can be made thinner, so that the capacity can be increased from this point. Incidentally, the capacity is twice that of Comparative Example 1, and the capacity is 1.25 times that of Comparative Example 4.

なお、上記の実施例１の説明においては、ビアを形成したのち加熱処理を行っているが、銅箔上にチタン酸バリウム層を形成・成膜した後、窒素雰囲気で１０００℃で３０分間熱処理したのち、ビアの形成を行っても良い。 In the description of Example 1 above, the heat treatment is performed after forming the via. However, after the barium titanate layer is formed and formed on the copper foil, the heat treatment is performed at 1000 ° C. for 30 minutes in a nitrogen atmosphere. Thereafter, vias may be formed.

１大粒子
２中粒子
３小粒子
４エアロゾル
５ノズル
６成膜基板
７誘電体膜
８粒子
１１成膜室
１２基板保持部材
１３成膜ノズル
１４エアロゾル用配管
１５エアロゾル発生器
１６キャリアガス供給手段
１７真空ポンプ
１８配管
１９超音波振動器
２０酸素ガスタンク
２１配管
２２流量計
２３窒素ガスタンク
２４配管
２５流量計
２６支柱
２７ＸＹＺθステージ
２８開口
２９エアロゾル
３０分級装置
３１分級室
３２衝撃板
３３流入管
３４流出管
３５テーパ部
３６エアロゾル導入部
３７テーパ部
３８エアロゾル取出部
３９ナノ粒子
４０粒子回収部
４１弧状部
５０薄膜キャパシタ要素
５１銅箔
５２誘電体膜
５３ビアホール
５４ビア
６０_１電源用薄膜キャパシタ片面要素
６０_２接地用薄膜キャパシタ片面要素
６１_１，６１_２銅箔
６２_１，６２_２誘電体膜
６３_１，６３_２ビアホール
６４_１，６４_２ビア
６５_１，６５_２キャパシタ電極
６６信号用ビア
７１実装基板
７２インターポーザ
７３半導体集積回路装置
DESCRIPTION OF SYMBOLS 1 Large particle 2 Medium particle 3 Small particle 4 Aerosol 5 Nozzle 6 Film formation substrate 7 Dielectric film 8 Particle 11 Film formation chamber 12 Substrate holding member 13 Film formation nozzle 14 Aerosol piping 15 Aerosol generator 16 Carrier gas supply means 17 Vacuum Pump 18 Piping 19 Ultrasonic vibrator 20 Oxygen gas tank 21 Piping 22 Flow meter 23 Nitrogen gas tank 24 Piping 25 Flow meter 26 Strut 27 XYZθ stage 28 Opening 29 Aerosol 30 Classifier 31 Classification chamber 32 Impact plate 33 Inflow pipe 34 Outflow pipe 35 Taper Part 36 aerosol introduction part 37 taper part 38 aerosol extraction part 39 nano particle 40 particle recovery part 41 arc-shaped part 50 thin film capacitor element 51 copper foil 52 dielectric film 53 via hole 54 via 60 ₁ thin film capacitor single-sided element 60 for power supply ₂ thin film for grounding capacitor sided elements ₆₁ 1, 61 ₂ copper 62 _1, 62 ₂ dielectric film ₆₃ 1, 63 ₂ via holes ₆₄ 1, 64 ₂ via ₆₅ 1, 65 ₂ capacitor electrode 66 signal via 71 mounting substrate 72 interposer 73 semiconductor integrated circuit device

Claims

平均粒径が６００ｎｍ乃至８００ｎｍに分級した第１の母粒子群と、
前記第１の母粒子群と同じ組成で且つ平均粒径が１５０ｎｍ乃至２００ｎｍに分級した第２の母粒子群と、
前記第１の母粒子群と同じ組成で且つ平均粒径が５０ｎｍ以下の第３の母粒子群と
を気体中に浮遊させ、
前記浮遊した第１乃至第３の母粒子群をノズルにより銅箔上に吹き付けて、前記銅箔上に誘電体膜を成膜する工程と、
前記銅箔上に誘電体膜を成膜する工程ののちに、
前記誘電体膜にビアホールを形成した工程と、
前記ビアホールを導電体で埋め込んでビアを形成する工程と
を含む下層の薄膜キャパシタ要素を形成する第１の工程と、
前記銅箔上に誘電体膜を成膜する工程ののちに、
前記誘電体膜にビアホールを形成する工程と、
前記ビアホールを導電体で埋め込んでビアを形成する工程と、
前記ビアに接続するキャパシタ電極を形成する工程と
を含む電源用薄膜キャパシタ片面要素或いは接地用薄膜キャパシタ片面要素を形成する第２の工程と、
前記下層の薄膜キャパシタ要素上に、電源用薄膜キャパシタ片面要素或いは接地用薄膜キャパシタ片面要素の一方を、ビア同士が対向するように積層して、加圧した状態で加熱したのち、電源用薄膜キャパシタ片面要素或いは接地用薄膜キャパシタ片面要素の前記銅箔を除去する工程と
を含む第３の工程と、
前記第３の工程で銅箔を除去した電源用薄膜キャパシタ片面要素或いは接地用薄膜キャパシタ片面要素の一方の上に、電源用薄膜キャパシタ片面要素或いは接地用薄膜キャパシタ片面要素の他方を、ビア同士が対向するように積層して、加圧した状態で加熱したのち、電源用薄膜キャパシタ片面要素或いは接地用薄膜キャパシタ片面要素の他方の前記銅箔を除去する工程と
を含む第４の工程と、
前記電源用薄膜キャパシタ片面要素の積層工程と前記接地用薄膜キャパシタ片面要素の積層工程を交互に複数回繰り返すことを特徴とするデカップリングキャパシタの製造方法。 A first mother particle group having an average particle size classified into 600 nm to 800 nm;
A second mother particle group having the same composition as the first mother particle group and an average particle size classified into 150 nm to 200 nm;
A third mother particle group having the same composition as the first mother particle group and an average particle size of 50 nm or less is suspended in a gas;
The floating and the first to third mother particles sprayed on a copper foil by the nozzle, a step of forming a dielectric film on the copper foil,
After the step of forming a dielectric film on the copper foil,
Forming a via hole in the dielectric film;
Forming a via by filling the via hole with a conductor; and
A first step of forming an underlying thin film capacitor element comprising:
After the step of forming a dielectric film on the copper foil,
Forming a via hole in the dielectric film;
Forming a via by filling the via hole with a conductor; and
Forming a capacitor electrode connected to the via;
A second step of forming a single-sided thin film capacitor element for power supply or a single-sided thin film capacitor element for grounding,
On the lower layer thin film capacitor element, one side of the thin film capacitor for power supply or one side of the thin film capacitor for grounding is laminated so that the vias face each other, heated in a pressurized state, and then the thin film capacitor for power supply Removing the copper foil of the single-sided element or the grounded thin-film capacitor single-sided element;
A third step including:
The power supply thin film capacitor single-sided element or grounding thin-film capacitor single-sided element on one side of the thin-film capacitor single-sided element for power supply or grounding thin-film capacitor removed from the copper foil in the third step, Laminating so as to face each other, heating in a pressurized state, and then removing the other copper foil of the thin film capacitor single-sided element for power supply or the single-sided thin film capacitor element for grounding;
A fourth step including:
A method for producing a decoupling capacitor, wherein the step of laminating the single-sided thin film capacitor for power supply and the step of laminating the single-sided thin film capacitor for grounding are alternately repeated a plurality of times .

前記表面側に積層した薄膜キャパシタ要素のビア径は３０μｍ乃至２００μｍであり、ビアピッチは８０μｍ乃至８００μｍであることを特徴とする請求項１に記載のデカップリングキャパシタの製造方法。 2. The method of manufacturing a decoupling capacitor according to claim 1 , wherein the thin film capacitor element laminated on the surface side has a via diameter of 30 μm to 200 μm and a via pitch of 80 μm to 800 μm.

前記薄膜キャパシタ要素のキャパシタ電極が、金、銀、銅、もしくは、これらの中の一つの金属を含む材料であることを特徴とする請求項１または請求項２に記載のデカップリングキャパシタの製造方法。 Capacitor electrodes of the thin film capacitor element, gold, silver, copper or method of decoupling capacitor according to claim 1 or claim 2, characterized in that a material containing one of metals among these .

前記薄膜キャパシタ要素の誘電体膜の膜厚が、０．５μｍ乃至５μｍであることを特徴とする請求項１乃至請求項３のいずれか１項に記載のデカップリングキャパシタの製造方法。 The film thickness of the dielectric film of the thin film capacitor element, a manufacturing method of the decoupling capacitor according to any one of claims 1 to 3, characterized in that a 0.5μm to 5 [mu] m.