JP5672927B2 - Storage device, host device, circuit board, liquid container and system - Google Patents

Storage device, host device, circuit board, liquid container and system Download PDF

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Description

本発明は、記憶装置、ホスト装置、回路基板、液体容器及びシステム等に関する。   The present invention relates to a storage device, a host device, a circuit board, a liquid container, a system, and the like.

インクジェット方式のプリンターで用いられるインクカートリッジ（液体容器）には、記憶装置が設けられているものがある。この記憶装置には、例えばインクの色やインク消費量などの情報が格納される。インク消費量に関するデータは、プリンター本体（ホスト装置）から記憶装置に送信され、記憶装置に含まれる不揮発性メモリーなどに書き込まれる。このようなプリンターにおいて、例えば停電やコンセントの引き抜きなどで電源が遮断されると、インク消費量などの情報を書き込めないという問題がある。   Some ink cartridges (liquid containers) used in ink jet printers are provided with a storage device. This storage device stores information such as ink color and ink consumption. Data relating to the ink consumption is transmitted from the printer main body (host device) to the storage device, and is written in a nonvolatile memory included in the storage device. In such a printer, there is a problem in that information such as ink consumption cannot be written if the power is cut off due to, for example, a power failure or an outlet being pulled out.

この問題に対して、例えば特許文献１には、電源遮断時に記憶装置に必要なデータを記憶装置に書き込む手法が開示されている。   To deal with this problem, for example, Patent Document 1 discloses a method of writing data necessary for a storage device when the power is turned off.

しかしながらこの手法では、用いられるインクカートリッジの個数が多くなると書き込み処理の全体の時間が長くなり、限られた電源保持時間内に書き込み処理を完了することが難しくなるなどの課題があった。   However, with this method, when the number of ink cartridges to be used increases, the entire writing process takes a long time, and it is difficult to complete the writing process within a limited power holding time.

特開２００１−１８７４６１号公報JP 2001-187461 A

本発明の幾つかの態様によれば、書き込み処理時間を短縮できる記憶装置、ホスト装置、回路基板、液体容器及びシステム等を提供できる。   According to some aspects of the present invention, it is possible to provide a storage device, a host device, a circuit board, a liquid container, a system, and the like that can shorten the writing processing time.

本発明の一態様は、バスを介して接続されるホスト装置との通信処理を行う制御部と、前記ホスト装置からのデータが書き込まれる記憶部と、前記記憶部のアクセス制御を行う記憶制御部とを含み、前記制御部は、動作モードとして第１のモードと第２のモードとを有し、前記第１のモードでは、前記ホスト装置からのデータ書き込みコマンド及びデータを受信した際に、前記記憶制御部に対して受信したデータの書き込みを指示すると共に、前記記憶部に対して正常にデータが書き込まれた場合に、前記ホスト装置に対してアクノリッジを返信し、前記第２のモードでは、前記ホスト装置からの前記データ書き込みコマンド及びデータを受信した際に、前記記憶制御部に対して受信したデータの書き込みを指示し、前記ホスト装置に対して前記アクノリッジを返信しない記憶装置に関係する。   One embodiment of the present invention includes a control unit that performs communication processing with a host device connected via a bus, a storage unit to which data from the host device is written, and a storage control unit that performs access control of the storage unit The control unit has a first mode and a second mode as operation modes, and when receiving a data write command and data from the host device in the first mode, Instructing the storage control unit to write the received data, and when the data is normally written to the storage unit, returns an acknowledge to the host device, and in the second mode, When the data write command and data from the host device are received, the storage control unit is instructed to write the received data, and the host device is instructed. It related to the storage device that does not return the serial acknowledge.

本発明の一態様によれば、第１のモードでは、記憶部に対して正常にデータが書き込まれた場合に、記憶装置がホスト装置に対してアクノリッジを返信することができるから、ホスト装置は各記憶装置においてデータが正常に書き込まれたか否かを判断することができる。また第２のモードでは、ホスト装置が記憶装置からのアクノリッジ返信を待たずに、すなわち記憶部へのデータ書き込みが完了するまで待たずに、次の記憶装置へのデータ送信に移行することができるから、複数の記憶装置に対するデータ書き込み処理の全体の時間を短縮することができる。   According to one aspect of the present invention, in the first mode, when data is normally written to the storage unit, the storage device can return an acknowledge to the host device. It can be determined whether or not data has been normally written in each storage device. In the second mode, the host device can shift to data transmission to the next storage device without waiting for an acknowledge response from the storage device, that is, without waiting for data writing to the storage unit to be completed. Thus, the entire time for data writing processing to a plurality of storage devices can be shortened.

また本発明の一態様では、リセット端子を含み、前記制御部は、データパケット受信後の、前記記憶制御部からの内部アクノリッジを待つ期間である内部アクノリッジ待ち期間において、前記リセット端子の電圧レベルに基づいて、前記動作モードが前記第１のモードであるか、或いは前記第２のモードであるかを判断してもよい。   In one aspect of the present invention, the control unit includes a reset terminal, and the control unit sets the voltage level of the reset terminal in an internal acknowledge waiting period that is a period of waiting for an internal acknowledgment from the storage control unit after receiving a data packet. Based on this, it may be determined whether the operation mode is the first mode or the second mode.

このようにすれば、制御部は、リセット端子の電圧レベルに基づいて、第１のモード又は第２のモードのいずれかを選択することができる。リセット端子の電圧レベルは、ホスト装置により設定されるから、制御部の動作モードはホスト装置により設定することができる。   In this way, the control unit can select either the first mode or the second mode based on the voltage level of the reset terminal. Since the voltage level of the reset terminal is set by the host device, the operation mode of the control unit can be set by the host device.

また本発明の一態様では、クロック端子と、データ端子とを含み、前記制御部は、前記内部アクノリッジ待ち期間において前記リセット端子の電圧レベルがリセット解除を指示する論理レベルである場合に、前記動作モードが前記第１のモードであると判断し、前記クロック端子の電圧レベルが第１の論理レベルであり、且つ、前記記憶部に対して正常にデータが書き込まれた場合に、前記データ端子に対して前記アクノリッジを表す論理レベルの信号を出力してもよい。   In one aspect of the present invention, the control unit includes a clock terminal and a data terminal, and the control unit operates when the voltage level of the reset terminal is a logic level instructing release of reset in the internal acknowledge waiting period. When it is determined that the mode is the first mode, the voltage level of the clock terminal is the first logic level, and data is normally written to the storage unit, the data terminal On the other hand, a logic level signal representing the acknowledge may be output.

このようにすれば、ホスト装置がリセット端子の電圧レベルを、リセット解除を指示する論理レベルに設定することで、記憶装置の動作モードを第１のモードに設定することができる。またホスト装置がクロック端子の電圧レベルを第１の論理レベルに設定することで、ホスト装置がアクノリッジを受信可能な状態であることを記憶装置に対して通知することができる。またホスト装置は、データ端子の電圧レベルに基づいてアクノリッジの有無を判断することができる。   In this way, the host device can set the operation mode of the storage device to the first mode by setting the voltage level of the reset terminal to the logic level instructing the reset release. In addition, the host device sets the voltage level of the clock terminal to the first logic level, so that the storage device can be notified that the host device is ready to receive an acknowledgement. Further, the host device can determine the presence / absence of an acknowledge based on the voltage level of the data terminal.

また本発明の一態様では、前記制御部は、前記内部アクノリッジ待ち期間において前記リセット端子の電圧レベルがリセットを指示する論理レベルになった場合に、前記動作モードが前記第２のモードであると判断してもよい。   In the aspect of the invention, the control unit may determine that the operation mode is the second mode when the voltage level of the reset terminal becomes a logic level instructing reset in the internal acknowledgment waiting period. You may judge.

このようにすれば、ホスト装置がリセット端子の電圧レベルを、リセットを指示する論理レベルに設定することで、記憶装置の動作モードを第２のモードに設定することができる。   In this way, the host device can set the operation mode of the storage device to the second mode by setting the voltage level of the reset terminal to the logic level instructing the reset.

また本発明の一態様では、前記制御部は、前記内部アクノリッジ待ち期間において、コマンド非受付状態に移行してもよい。   In the aspect of the invention, the control unit may shift to a command non-acceptance state in the internal acknowledge waiting period.

このようにすれば、記憶装置は、内部アクノリッジ待ち期間において、ホスト装置からの他の記憶装置に対するコマンドの影響を受けずに、記憶部へのデータ書き込みを行うことができる。   In this way, the storage device can write data to the storage unit without being affected by commands from the host device to other storage devices during the internal acknowledgment waiting period.

本発明の他の態様は、バスを介して接続される第１の記憶装置〜第ｎ（ｎは２以上の整数）の記憶装置との通信処理を行う通信処理部と、前記通信処理部を制御する制御部とを含み、前記通信処理部は、動作モードとして第１のモードと第２のモードとを有し、前記第１のモードでは、前記第１の記憶装置〜前記第ｎの記憶装置のうちの第ｍ（ｍは１≦ｍ≦ｎである整数）の記憶装置に対するデータ書き込みコマンド及びデータの送信後に、前記第ｍの記憶装置からのアクノリッジ返信を待つステートに移行し、前記第２のモードでは、前記第ｍの記憶装置に対する前記データ書き込みコマンド及びデータの送信後に、前記第ｍの記憶装置からの前記アクノリッジ返信を待つことなく、第ｍ＋１の記憶装置に対するデータ書き込みコマンド及びデータを送信するステートに移行するホスト装置に関係する。   According to another aspect of the present invention, there is provided a communication processing unit that performs communication processing with a first storage device to an nth storage device (n is an integer of 2 or more) connected via a bus, and the communication processing unit. The communication processing unit has a first mode and a second mode as operation modes, and in the first mode, the first storage device to the nth storage After transmitting a data write command and data to the mth storage device (m is an integer satisfying 1 ≦ m ≦ n), the device shifts to a state waiting for an acknowledge reply from the mth storage device, and In the second mode, after the data write command and data are transmitted to the m-th storage device, the data write command and data to the m + 1-th storage device are not waited for the acknowledge reply from the m-th storage device. Related to the host device to shift to state for transmitting data.

本発明の他の態様によれば、第１のモードでは、通信処理部は、第ｍの記憶装置からのアクノリッジを受け取ることができるから、ホスト装置は各記憶装置においてデータが正常に書き込まれたか否かを判断することができる。また第２のモードでは、ホスト装置が第ｍの記憶装置からのアクノリッジ返信を待たずに、すなわち記憶部へのデータ書き込みが完了するまで待たずに、第ｍ＋１の記憶装置へのデータ送信に移行することができるから、複数の記憶装置に対するデータ書き込み処理の全体の時間を短縮することができる。   According to another aspect of the present invention, in the first mode, the communication processing unit can receive an acknowledge from the mth storage device, so that the host device has successfully written data in each storage device. It can be determined whether or not. In the second mode, the host device shifts to data transmission to the (m + 1) th storage device without waiting for an acknowledge reply from the mth storage device, that is, without waiting for data writing to the storage unit to be completed. Therefore, it is possible to reduce the overall time of data writing processing for a plurality of storage devices.

また本発明の他の態様では、リセット端子を含み、前記通信処理部は、前記第２のモードでは、前記第ｍの記憶装置に対するデータパケット送信後に、前記リセット端子の電圧レベルを、リセットを指示する論理レベルに設定することで、前記動作モードが前記第２のモードであることを前記第ｍの記憶装置に対して通知してもよい。   According to another aspect of the present invention, the communication processing unit includes a reset terminal, and in the second mode, the communication processing unit instructs resetting the voltage level of the reset terminal after transmitting a data packet to the m-th storage device. By setting the logical level to be, the m-th storage device may be notified that the operation mode is the second mode.

このようにすれば、ホスト装置は、リセット端子の電圧レベルをリセットを指示する論理レベルに設定することで、第ｍの記憶装置の動作モードを第２のモードに設定することができる。   According to this configuration, the host device can set the operation mode of the m-th storage device to the second mode by setting the voltage level of the reset terminal to the logic level instructing the reset.

また本発明の他の態様では、クロック端子を含み、前記通信処理部は、前記第１のモードでは、前記第ｍの記憶装置に対するデータパケット送信後に、前記クロック端子の電圧レベルを第１の論理レベルに設定し、前記第２のモードでは、前記データパケット送信後に前記クロック端子の電圧レベルを第２の論理レベルに設定してもよい。   According to another aspect of the present invention, the communication processing unit includes a clock terminal, and in the first mode, the communication processing unit sets the voltage level of the clock terminal to a first logic level after transmitting a data packet to the m-th storage device. In the second mode, the voltage level of the clock terminal may be set to a second logic level after transmitting the data packet.

このようにすれば、クロック端子の電圧レベルを第１の論理レベルに設定することで、ホスト装置がアクノリッジを受信可能な状態であることを第ｍの記憶装置に対して通知することができる。またクロック端子の電圧レベルを第２の論理レベルに設定することで、ホスト装置がアクノリッジを受信不可能な状態であることを第ｍの記憶装置に対して通知することができる。   In this way, by setting the voltage level of the clock terminal to the first logic level, it is possible to notify the mth storage device that the host device is ready to receive an acknowledgement. In addition, by setting the voltage level of the clock terminal to the second logic level, it is possible to notify the m-th storage device that the host device cannot receive an acknowledge.

また本発明の他の態様では、前記第２のモードでは、前記第ｍの記憶装置に対してデータを書き込むための書き込み必要期間の長さをｔＴＭとし、前記第ｍの記憶装置に対するデータパケットを送信してから前記第ｍ＋１の記憶装置に対する前記データ書き込みコマンドを送信するまでの期間である送信待ち期間の長さをｔＴＷとした場合に、ｔＴＷ＜ｔＴＭであってもよい。   In another aspect of the present invention, in the second mode, the length of a write required period for writing data to the m-th storage device is tTM, and a data packet for the m-th storage device is transmitted. TTW <tTM may be satisfied, where tTW is the length of a transmission waiting period that is a period from the transmission to the transmission of the data write command to the (m + 1) th storage device.

このようにすれば、第ｍの記憶装置に対する書き込み必要期間の経過前に、第ｍ＋１の記憶装置に対するデータ書き込みコマンドを送信することができるから、複数の記憶装置に対する書き込み処理の全体の時間を短縮することができる。   In this way, since the data write command for the (m + 1) th storage device can be transmitted before the time required for writing to the mth storage device has elapsed, the overall time required for the write processing for the plurality of storage devices is reduced. can do.

本発明の他の態様は、上記いずれかに記載の記憶装置を含む回路基板に関係する。   Another aspect of the present invention relates to a circuit board including any of the memory devices described above.

本発明の他の態様は、上記いずれかに記載の記憶装置を含む液体容器に関係する。   Another aspect of the present invention relates to a liquid container including any of the storage devices described above.

本発明の他の態様は、ホスト装置と、バスを介して前記ホスト装置と接続される第１の記憶装置〜第ｎ（ｎは２以上の整数）の記憶装置とを含み、前記ホスト装置は、前記第１の記憶装置〜前記第ｎの記憶装置との通信処理を行う通信処理部と、前記通信処理部を制御するホスト制御部とを含み、前記通信処理部は、動作モードとして第１のモードと第２のモードとを有し、前記第１のモードでは、前記第１の記憶装置〜前記第ｎの記憶装置のうちの第ｍ（ｍは１≦ｍ≦ｎである整数）の記憶装置に対するデータ書き込みコマンド及びデータの送信後に、前記第ｍの記憶装置からのアクノリッジ返信を待つステートに移行し、前記第２のモードでは、前記第ｍの記憶装置に対する前記データ書き込みコマンド及びデータの送信後に、前記第ｍの記憶装置からの前記アクノリッジ返信を待つことなく、第ｍ＋１の記憶装置に対するデータ書き込みコマンド及びデータを送信するステートに移行し、前記第ｍの記憶装置は、前記ホスト装置との通信処理を行う制御部と、前記ホスト装置からのデータが書き込まれる記憶部と、前記記憶部のアクセス制御を行う記憶制御部とを含み、前記制御部は、前記第１のモードでは、前記ホスト装置からのデータ書き込みコマンド及びデータを受信した際に、前記記憶制御部に対して受信したデータの書き込みを指示すると共に、前記記憶部に対して正常にデータが書き込まれた場合に、前記ホスト装置に対してアクノリッジを返信し、前記第２のモードでは、前記ホスト装置からの前記データ書き込みコマンド及びデータを受信した際に、前記記憶制御部に対して受信したデータの書き込みを指示し、前記ホスト装置に対して前記アクノリッジを返信しないシステムに関係する。   Another aspect of the present invention includes a host device and a first storage device to an n-th storage device (n is an integer of 2 or more) connected to the host device via a bus. A communication processing unit that performs communication processing with the first storage device to the nth storage device, and a host control unit that controls the communication processing unit. Of the first storage device to the nth storage device (m is an integer satisfying 1 ≦ m ≦ n) in the first mode. After transmitting the data write command and data to the storage device, the state shifts to a state of waiting for an acknowledge reply from the mth storage device. In the second mode, the data write command and data of the mth storage device are transferred. After transmission, the mth Without waiting for the acknowledge reply from the storage device, the controller proceeds to a state of transmitting a data write command and data to the (m + 1) th storage device, and the mth storage device performs communication processing with the host device. A storage unit to which data from the host device is written, and a storage control unit that controls access to the storage unit, and the control unit is configured to execute a data write command from the host device in the first mode. When the data is received, the storage control unit is instructed to write the received data, and when the data is normally written to the storage unit, an acknowledgment is returned to the host device. In the second mode, when the data write command and data are received from the host device, the recording is performed. It instructs the writing of data received to the control unit, related to a system that does not return the acknowledgment to the host device.

また本発明の他の態様では、前記ホスト装置は、ホスト側リセット端子を含み、前記通信処理部は、前記第２のモードでは、前記第ｍの記憶装置に対するデータパケット送信後に、前記ホスト側リセット端子の電圧レベルを、リセットを指示する論理レベルに設定し、前記第ｍの記憶装置は、リセット端子を含み、前記制御部は、データパケット受信後の、前記記憶制御部からの内部アクノリッジを待つ期間である内部アクノリッジ待ち期間において、前記リセット端子の電圧レベルに基づいて、前記動作モードが前記第１のモードであるか、或いは前記第２のモードであるかを判断してもよい。   In another aspect of the present invention, the host device includes a host-side reset terminal, and the communication processing unit is configured to reset the host-side reset after transmitting a data packet to the m-th storage device in the second mode. The voltage level of the terminal is set to a logic level instructing reset, and the m-th storage device includes a reset terminal, and the control unit waits for an internal acknowledge from the storage control unit after receiving a data packet. In the internal acknowledge waiting period, which is a period, it may be determined whether the operation mode is the first mode or the second mode based on the voltage level of the reset terminal.

記憶装置及びホスト装置の基本的な構成例。2 is a basic configuration example of a storage device and a host device. 第１のモードの動作を説明するタイミングチャート。6 is a timing chart for explaining the operation in the first mode. 第１のモードによるデータ書き込み処理の全体を説明するタイミングチャート。The timing chart explaining the whole data write processing by the 1st mode. 第２のモードの動作を説明するタイミングチャート。The timing chart explaining operation | movement of a 2nd mode. 第２のモードによるデータ書き込み処理の全体を説明するタイミングチャート。The timing chart explaining the whole data writing process by 2nd mode. システムの基本的な構成例。Basic configuration example of the system. 液体容器の詳細な構成例。The detailed structural example of a liquid container. 図８（Ａ）、図８（Ｂ）は、回路基板の詳細な構成例。8A and 8B are detailed configuration examples of the circuit board.

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。   Hereinafter, preferred embodiments of the present invention will be described in detail. The present embodiment described below does not unduly limit the contents of the present invention described in the claims, and all the configurations described in the present embodiment are indispensable as means for solving the present invention. Not necessarily.

１．記憶装置及びホスト装置
図１に本実施形態の記憶装置及びホスト装置の基本的な構成例を示す。本実施形態の記憶装置１００は、制御部１１０、記憶部１２０、記憶制御部１３０、クロック端子ＴＣＫ、データ端子ＴＤＡ、リセット端子ＴＲＳＴを含む。また、本実施形態のホスト装置４００は、通信処理部４１０、制御部４２０、クロック端子ＨＣＫ、データ端子ＨＤＡ、リセット端子ＨＲＳＴを含む。なお、本実施形態の記憶装置及びホスト装置は、図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。 1. Storage Device and Host Device FIG. 1 shows a basic configuration example of a storage device and a host device according to this embodiment. The storage device 100 of this embodiment includes a control unit 110, a storage unit 120, a storage control unit 130, a clock terminal TCK, a data terminal TDA, and a reset terminal TRST. In addition, the host device 400 of the present embodiment includes a communication processing unit 410, a control unit 420, a clock terminal HCK, a data terminal HDA, and a reset terminal HRST. Note that the storage device and the host device of the present embodiment are not limited to the configuration of FIG. 1, and some of the components are omitted, replaced with other components, or other components are added. Various modifications are possible.

記憶装置１００（１００−１〜１００−ｎ（ｎは２以上の整数））は、バスＢＳを介してホスト装置４００と接続される。バスＢＳは、例えば図１に示すように、クロック信号線ＳＣＫ、データ信号線ＳＤＡ、リセット信号線ＸＲＳＴを含む。クロック信号線ＳＣＫを介して、ホスト装置４００は、複数の記憶装置１００−１〜１００−ｎに対してクロックを供給する。また、データ信号線ＳＤＡを介して、ホスト装置４００と各記憶装置１００との間でデータ等のやり取りが行われる。また、リセット信号線ＸＲＳＴを介して、ホスト装置４００は、複数の記憶装置１００−１〜１００−ｎに対してリセット信号を出力する。   The storage devices 100 (100-1 to 100-n (n is an integer of 2 or more)) are connected to the host device 400 via the bus BS. For example, as shown in FIG. 1, the bus BS includes a clock signal line SCK, a data signal line SDA, and a reset signal line XRST. The host device 400 supplies a clock to the plurality of storage devices 100-1 to 100-n via the clock signal line SCK. Further, data and the like are exchanged between the host device 400 and each storage device 100 via the data signal line SDA. Further, the host device 400 outputs a reset signal to the plurality of storage devices 100-1 to 100-n via the reset signal line XRST.

複数の記憶装置１００−１〜１００−ｎは各々ＩＤ情報を有し、ホスト装置４００は、このＩＤ情報を指定することで、複数の記憶装置１００−１〜１００−ｎのうちの１つの記憶装置に対してコマンドやデータを送信することができる。例えば図１では、第１の記憶装置１００−１のＩＤ情報はＩＤ＝１であり、第２の記憶装置１００−２のＩＤ情報はＩＤ＝２である。   Each of the plurality of storage devices 100-1 to 100-n has ID information, and the host device 400 designates this ID information, thereby storing one of the plurality of storage devices 100-1 to 100-n. Commands and data can be sent to the device. For example, in FIG. 1, the ID information of the first storage device 100-1 is ID = 1, and the ID information of the second storage device 100-2 is ID = 2.

記憶装置１００は、クロック端子ＴＣＫ（広義には第１の端子）、データ端子ＴＤＡ（広義には第２の端子）及びリセット端子ＴＲＳＴ（広義には第３の端子）を含む。クロック端子ＴＣＫにはクロック信号線ＳＣＫが接続され、データ端子ＴＤＡにはデータ信号線ＳＤＡが接続され、リセット端子ＴＲＳＴにはリセット信号線ＸＲＳＴが接続される。   The storage device 100 includes a clock terminal TCK (first terminal in a broad sense), a data terminal TDA (second terminal in a broad sense), and a reset terminal TRST (third terminal in a broad sense). The clock signal line SCK is connected to the clock terminal TCK, the data signal line SDA is connected to the data terminal TDA, and the reset signal line XRST is connected to the reset terminal TRST.

記憶装置１００の制御部１１０は、バスＢＳを介して接続されるホスト装置４００との通信処理を行う。具体的には、例えば図１に示すように、ホスト装置４００からのクロック及びリセット信号に基づいて、データ信号線ＳＤＡを介してホスト装置４００から送信されるコマンドや書き込みデータなどを受信し、またデータ信号線ＳＤＡを介してホスト装置４００に対して記憶部１２０から読み出されたデータや後述するアクノリッジ（Acknowledge）などを送信する。   The control unit 110 of the storage device 100 performs communication processing with the host device 400 connected via the bus BS. Specifically, for example, as shown in FIG. 1, based on a clock and reset signal from the host device 400, a command or write data transmitted from the host device 400 via the data signal line SDA is received, and Data read from the storage unit 120, an acknowledge described later, and the like are transmitted to the host device 400 via the data signal line SDA.

記憶部１２０は、例えばＥＥＰＲＯＭや強誘電体メモリーなどの不揮発性メモリー装置であって、ホスト装置４００からのデータが書き込まれる。記憶制御部１３０は、記憶部１２０のアクセス制御を行う。   The storage unit 120 is a non-volatile memory device such as an EEPROM or a ferroelectric memory, for example, and data from the host device 400 is written therein. The storage control unit 130 performs access control of the storage unit 120.

制御部１１０は、例えばＩＤコンパレーターＩＤ＿ＣＯＭＰ、Ｉ／ＯコントローラーＩ／Ｏ＿ＣＮＴＬ、オペレーションコードデコーダーＯＰＣＤＥＣ、アドレスカウンターＡＤＤＲ＿ＣＯＵＮＴを含む。ＩＤコンパレーターＩＤ＿ＣＯＭＰは、ホスト装置４００から送信されたＩＤ情報が自分自身のＩＤ情報と一致するか否かを比較する。一致する場合には、オペレーションコードデコーダーＯＰＣＤＥＣに対してイネーブル信号を出力し、オペレーションコードデコーダーＯＰＣＤＥＣはホスト装置４００から送信されたコマンド（オペレーションコード）をデコードする。一方、ホスト装置４００から送信されたＩＤ情報が自分自身のＩＤ情報と一致しない場合には、送信されたコマンドは無視される。   The control unit 110 includes, for example, an ID comparator ID_COMP, an I / O controller I / O_CNTL, an operation code decoder OPCDEC, and an address counter ADDR_COUNT. The ID comparator ID_COMP compares whether the ID information transmitted from the host device 400 matches its own ID information. If they match, an enable signal is output to the operation code decoder OPCDEC, and the operation code decoder OPCDEC decodes the command (operation code) transmitted from the host device 400. On the other hand, if the ID information transmitted from the host device 400 does not match the own ID information, the transmitted command is ignored.

具体的には、ホスト装置４００から送信されたコマンドが書き込みコマンドである場合には、Ｉ／ＯコントローラーＩ／Ｏ＿ＣＮＴＬは、ホスト装置４００からの書き込みデータを受信し、受信した書き込みデータｄａｔａを記憶制御部１３０に出力する。記憶制御部１３０は、オペレーションコードデコーダーＯＰＣＤＥＣからの書き込み命令ｗｒに基づいて、メモリーデータｍ＿ｄａｔａを記憶部１２０に書き込む。この書き込む際のアドレス情報ａｄｄｒは、ホスト装置４００からのクロックに基づいてアドレスカウンターＡＤＤＲ＿ＣＯＵＮＴにより生成され、書き込みデータはシーケンシャルに、すなわち送信された順番に記憶部１２０の連続するアドレスに書き込まれる。書き込みデータが記憶部１２０に正常に書き込まれた場合には、記憶制御部１３０は、内部アクノリッジ（Acknowledge）ｉ＿ａｃｋをＩ／ＯコントローラーＩ／Ｏ＿ＣＮＴＬに出力する。   Specifically, when the command transmitted from the host device 400 is a write command, the I / O controller I / O_CNTL receives the write data from the host device 400 and performs storage control on the received write data data. To the unit 130. The storage control unit 130 writes the memory data m_data to the storage unit 120 based on the write command wr from the operation code decoder OPCDEC. The address information addr at the time of writing is generated by the address counter ADDR_COUNT based on the clock from the host device 400, and the write data is written to sequential addresses of the storage unit 120 sequentially, that is, in the order of transmission. When the write data is normally written in the storage unit 120, the storage control unit 130 outputs an internal acknowledge (Acknowledge) i_ack to the I / O controller I / O_CNTL.

ホスト装置４００から送信されたコマンドが読み出しコマンドである場合には、記憶制御部１３０は、オペレーションコードデコーダーＯＰＣＤＥＣからの読み出し命令ｒｄに基づいて、記憶部１２０からメモリーデータｍ＿ｄａｔａを読み出す。この読み出す際のアドレス情報ａｄｄｒもホスト装置４００からのクロックに基づいてアドレスカウンターＡＤＤＲ＿ＣＯＵＮＴにより生成され、シーケンシャルに読み出される。   When the command transmitted from the host device 400 is a read command, the storage control unit 130 reads the memory data m_data from the storage unit 120 based on the read command rd from the operation code decoder OPCDEC. The address information addr at the time of reading is also generated by the address counter ADDR_COUNT based on the clock from the host device 400 and is read sequentially.

制御部１１０は、動作モードとして第１、第２のモード（第１、第２の動作モード）を有する。第１のモードでは、制御部１１０は、ホスト装置４００からのデータ書き込みコマンド及びデータを受信した際に、記憶制御部１３０に対して受信したデータの書き込みを指示すると共に、記憶部１２０に対して正常にデータが書き込まれた場合に、ホスト装置４００に対してアクノリッジＡＣＫを返信する。このアクノリッジＡＣＫは、データが記憶部１２０に正常に書き込まれたことをホスト装置４００に通知するためのものである。ホスト装置４００は、アクノリッジＡＣＫを受信することで、各記憶装置においてデータが正常に書き込まれたことを認識することができる。   The controller 110 has first and second modes (first and second operation modes) as operation modes. In the first mode, when the control unit 110 receives a data write command and data from the host device 400, the control unit 110 instructs the storage control unit 130 to write the received data and also instructs the storage unit 120. When data is normally written, an acknowledgment ACK is returned to the host device 400. This acknowledge ACK is used to notify the host device 400 that data has been normally written in the storage unit 120. By receiving the acknowledge ACK, the host device 400 can recognize that the data has been normally written in each storage device.

一方、第２のモードでは、ホスト装置４００からのデータ書き込みコマンド及びデータを受信した際に、記憶制御部１３０に対して受信したデータの書き込みを指示するが、ホスト装置４００に対してアクノリッジＡＣＫを返信しない。この第２のモードでは、ホスト装置４００が、各記憶装置においてデータが正常に書き込まれたか否かを知ることができないが、後述するように、バスに接続された複数の記憶装置に対するデータ書き込み処理の全体の時間を短縮することができる。   On the other hand, in the second mode, when the data write command and data from the host device 400 are received, the storage control unit 130 is instructed to write the received data, but the host device 400 receives an acknowledge ACK. Do not reply. In the second mode, the host device 400 cannot know whether or not the data has been normally written in each storage device. However, as will be described later, the data write processing to a plurality of storage devices connected to the bus The overall time can be shortened.

上記の動作モード（第１、第２のモード）は、後述するホスト装置４００の通信処理部４１０の動作モードに基づいて設定される。すなわち、制御部１１０は、データパケット受信後の、記憶制御部１３０からの内部アクノリッジｉ＿ａｃｋを待つ期間である内部アクノリッジ待ち期間ＩＡＫＷにおいて、リセット端子ＴＲＳＴの電圧レベルに基づいて、動作モードが第１のモードであるか、或いは第２のモードであるかを判断する。これについては、後で具体的に説明する。   The above operation modes (first and second modes) are set based on the operation mode of the communication processing unit 410 of the host device 400 described later. That is, the control unit 110 has the first operation mode based on the voltage level of the reset terminal TRST in the internal acknowledgment waiting period IAKW that is a period of waiting for the internal acknowledgment i_ack from the storage control unit 130 after receiving the data packet. It is determined whether the mode is the second mode. This will be specifically described later.

制御部１１０の動作モード（第１、第２のモード）は、例えばステートマシンなどで実現することができる。具体的には、このステートマシンは、書き込みコマンドや内部アクノリッジｉ＿ａｃｋやリセット端子ＴＲＳＴの電圧レベル（リセット信号）などの入力に基づいて状態（ステート）遷移し、遷移先のステートにおいて所定の命令（例えばデータ書き込み命令やアクノリッジＡＣＫ返信命令など）を出力する。   The operation mode (first and second modes) of the control unit 110 can be realized by a state machine, for example. Specifically, this state machine makes a state (state) transition based on an input such as a write command, an internal acknowledge i_ack, and a voltage level (reset signal) of the reset terminal TRST, and a predetermined command (for example, Data write command, acknowledge ACK reply command, etc.).

ホスト装置４００は、通信処理部４１０、制御部４２０、クロック端子ＨＣＫ、データ端子ＨＤＡ、リセット端子ＨＲＳＴを含む。通信処理部４１０は、バスＢＳを介して接続される複数の記憶装置１００−１〜１００−ｎとの通信処理を行う。制御部４２０は、通信処理部４１０を制御する。   The host device 400 includes a communication processing unit 410, a control unit 420, a clock terminal HCK, a data terminal HDA, and a reset terminal HRST. The communication processing unit 410 performs communication processing with the plurality of storage devices 100-1 to 100-n connected via the bus BS. The control unit 420 controls the communication processing unit 410.

通信処理部４１０は、動作モードとして第１、第２のモードを有する。第１のモードでは、通信処理部４１０は、第１〜第ｎの記憶装置１００−１〜１００−ｎのうちの第ｍ（ｍは１≦ｍ≦ｎである整数）の記憶装置１００−ｍに対するデータ書き込みコマンド及びデータの送信後に、第ｍの記憶装置１００−ｍからのアクノリッジＡＣＫ返信を待つステートに移行する。そして第ｍの記憶装置１００−ｍからのアクノリッジＡＣＫを受け取った後、第ｍ＋１の記憶装置１００−ｍ＋１に対してデータ書き込みコマンド及びデータを送信する。ホスト装置４００は、アクノリッジＡＣＫを受信することで、各記憶装置においてデータが正常に書き込まれたことを認識することができる。   The communication processing unit 410 has first and second modes as operation modes. In the first mode, the communication processing unit 410 includes the m-th storage device 100-m (m is an integer satisfying 1 ≦ m ≦ n) among the first to n-th storage devices 100-1 to 100-n. After the data write command and data are transmitted, the state shifts to a state of waiting for an acknowledge ACK response from the m-th storage device 100-m. Then, after receiving an acknowledge ACK from the m-th storage device 100-m, a data write command and data are transmitted to the m + 1-th storage device 100-m + 1. By receiving the acknowledge ACK, the host device 400 can recognize that the data has been normally written in each storage device.

一方、第２のモードでは、通信処理部４１０は、第ｍの記憶装置１００−ｍに対するデータ書き込みコマンド及びデータの送信後に、第ｍの記憶装置１００−ｍからのアクノリッジＡＣＫ返信を待つことなく、第ｍ＋１の記憶装置１００−ｍ＋１に対するデータ書き込みコマンド及びデータを送信するステートに移行する。この第２のモードでは、ホスト装置４００は、各記憶装置においてデータが正常に書き込まれたか否かを知ることができないが、後述するように、バスに接続された複数の記憶装置に対するデータ書き込み処理の全体の時間を短縮することができる。   On the other hand, in the second mode, the communication processing unit 410 does not wait for an acknowledge ACK return from the m-th storage device 100-m after transmitting the data write command and data to the m-th storage device 100-m. The state shifts to a state of transmitting a data write command and data to the (m + 1) th storage device 100-m + 1. In the second mode, the host device 400 cannot know whether or not data has been normally written in each storage device. However, as will be described later, data write processing to a plurality of storage devices connected to the bus is performed. The overall time can be shortened.

通信処理部４１０は、第２のモードでは、第ｍの記憶装置１００−ｍに対するデータパケット送信後に、リセット端子ＨＲＳＴの電圧レベルを、リセットを指示する論理レベルに設定することで、動作モードが第２のモードであることを第ｍの記憶装置１００−ｍに対して通知する。そして第ｍの記憶装置１００−ｍの制御部１１０は、内部アクノリッジ待ち期間ＩＡＫＷにおいて、リセット端子ＴＲＳＴの電圧レベルに基づいて、動作モードが第１のモードであるか、或いは第２のモードであるかを判断することができる。   In the second mode, the communication processing unit 410 sets the voltage level of the reset terminal HRST to a logical level instructing the reset after transmitting the data packet to the m-th storage device 100-m. The m-th storage device 100-m is notified of the second mode. Then, the control unit 110 of the m-th storage device 100-m determines whether the operation mode is the first mode or the second mode based on the voltage level of the reset terminal TRST in the internal acknowledge waiting period IAKW. Can be determined.

本実施形態の記憶装置及びホスト装置によれば、第１のモードでは、ホスト装置が各記憶装置からのアクノリッジを受け取ることができるから、各記憶装置においてデータが正常に書き込まれたか否かを判断することができる。また第２のモードでは、ホスト装置が各記憶装置からのアクノリッジ返信を待たずに、次の記憶装置へのデータ送信に移行することができるから、複数の記憶装置に対するデータ書き込み処理の全体の時間を短縮することができる。   According to the storage device and the host device of the present embodiment, in the first mode, since the host device can receive an acknowledge from each storage device, it is determined whether or not data has been normally written in each storage device. can do. In the second mode, since the host device can shift to data transmission to the next storage device without waiting for an acknowledge reply from each storage device, the entire time of data writing processing to a plurality of storage devices Can be shortened.

２．第１のモードによる書き込み処理
図２は、本実施形態の記憶装置における第１のモードの動作を説明するタイミングチャートである。図２には、リセット信号ＸＲＳＴ、クロック信号ＳＣＫ及びデータ信号ＳＤＡの各信号波形と、２つの記憶装置（ＩＤ＝１、２）における制御部１１０、記憶部１２０の動作状態及び内部信号ｗｒ、ｉ＿ａｃｋの信号波形とを示す。 2. Write Processing in First Mode FIG. 2 is a timing chart for explaining the operation in the first mode in the storage device of this embodiment. FIG. 2 shows signal waveforms of the reset signal XRST, the clock signal SCK, and the data signal SDA, the operation state of the control unit 110 and the storage unit 120 in the two storage devices (ID = 1, 2), and the internal signals wr and i_ack. The signal waveform is shown.

図２において、Ｉ及びＩＤＬはアイドル期間、ＩＤＣはＩＤ認識期間、Ｃ及びＣＭＤはコマンド認識期間、Ｄ及びＤＡＴはデータ受信期間、ＩＡＫＷは内部アクノリッジ待ち期間、ＭＷＲＴはメモリー書き込み期間、ＡＫＳはアクノリッジ返信期間、Ｒはリセット期間、Ｎは受信したＩＤ情報と自身のＩＤ情報とが不一致であることを認識するＩＤ不一致認識期間を示す。   In FIG. 2, I and IDL are idle periods, IDC is an ID recognition period, C and CMD are command recognition periods, D and DAT are data reception periods, IAKW is an internal acknowledge waiting period, MWRT is a memory write period, and AKS is an acknowledge reply. Period, R is a reset period, and N is an ID mismatch recognition period for recognizing that the received ID information does not match its own ID information.

リセット信号ＸＲＳＴがＨレベル（高電位レベル、広義には第１の論理レベル）である場合に、記憶装置１００はリセット解除状態であり、リセット信号ＸＲＳＴがＬレベル（低電位レベル、広義には第２の論理レベル）である場合に、記憶装置１００はリセット状態である。リセット信号ＸＲＳＴがＨレベルである期間、すなわちリセットが解除されている期間において、制御部１１０が動作状態（アクティブ状態）であり、ホスト装置４００からのコマンド及びデータを受信し、またホスト装置４００に対しアクノリッジＡＣＫを送信することができる。   When the reset signal XRST is at H level (high potential level, first logic level in a broad sense), the storage device 100 is in a reset release state, and the reset signal XRST is at L level (low potential level, broadly in the first sense). 2, the storage device 100 is in a reset state. During a period in which the reset signal XRST is at an H level, that is, a period in which the reset is released, the control unit 110 is in an operating state (active state), receives a command and data from the host device 400, and Acknowledge ACK can be transmitted.

最初に、ホスト装置４００は、リセット信号ＸＲＳＴをＬレベルからＨレベルに設定して記憶装置のリセットを解除する。そして制御部１１０は、アイドル状態になる（図２のＩで示す期間）。   First, the host device 400 sets the reset signal XRST from the L level to the H level to release the reset of the storage device. Then, the control unit 110 enters an idle state (period indicated by I in FIG. 2).

次にホスト装置４００は、第１の記憶装置（ＩＤ＝１）に対してＩＤ情報、書き込みコマンド及びデータを送信する。図２に示すように、例えばＩＤ情報はＩ０〜Ｉｉ（ｉは自然数）のｉ＋１ビットで構成され、これにパリティビットＩＰが付加される。また例えば書き込みコマンドはＣ０〜Ｃｊ（ｊは自然数）のｊ＋１で構成され、これにパリティビットＣＰが付加される。また例えばデータはＤ０〜Ｄｋのｋ＋１ビットで構成され、これにパリティビットＤＰが付加される。パリティビットＩＰ、ＣＰ、ＤＰは、パリティチェックのために付加されるビットであって、１の個数が常に偶数若しくは奇数となるように付加されるビットである。   Next, the host device 400 transmits ID information, a write command, and data to the first storage device (ID = 1). As shown in FIG. 2, for example, ID information is composed of i + 1 bits of I0 to Ii (i is a natural number), and a parity bit IP is added thereto. For example, the write command is composed of C + 1 to C + 1 (j is a natural number), and a parity bit CP is added thereto. Further, for example, the data is composed of k + 1 bits of D0 to Dk, and a parity bit DP is added thereto. Parity bits IP, CP, and DP are bits added for parity check, and are added so that the number of 1s is always even or odd.

第１の記憶装置（ＩＤ＝１）のＩＤコンパレーターＩＤ＿ＣＯＭＰは、ＩＤ認識期間ＩＤＣにおいて、受信したＩＤ情報と自身のＩＤ情報とが一致することを認識する。続くコマンド認識期間ＣＭＤにおいて、オペレーションコードデコーダーＯＰＣＤＥＣは、受信したコマンドが書き込みコマンドであることを認識する。次のデータ受信期間ＤＡＴにおいて、Ｉ／ＯコントローラーＩ／Ｏ＿ＣＮＴＬは、データを受信して記憶制御部１３０に出力する。そしてオペレーションコードデコーダーＯＰＣＤＥＣは、記憶制御部１３０に対して書き込み信号ｗｒを出力し、メモリー書き込み期間ＭＷＲＴにおいて、記憶部１２０にデータが書き込まれる。このメモリー書き込み期間ＭＷＲＴにおいて、制御部１１０は内部アクノリッジ待ち期間ＩＡＫＷとなり、記憶制御部１３０から内部アクノリッジ信号ｉ＿ａｃｋが出力されるのを待つ。データが正常に書き込まれた場合には、記憶制御部１３０は、内部アクノリッジ信号ｉ＿ａｃｋを制御部１１０に出力する。制御部１１０は、内部アクノリッジ信号ｉ＿ａｃｋを受け取ると、ホスト装置４００に対してアクノリッジＡＣＫを返信する（図２のＡＫＳで示す期間）。   The ID comparator ID_COMP of the first storage device (ID = 1) recognizes that the received ID information matches its own ID information in the ID recognition period IDC. In the subsequent command recognition period CMD, the operation code decoder OPCDEC recognizes that the received command is a write command. In the next data reception period DAT, the I / O controller I / O_CNTL receives the data and outputs it to the storage control unit 130. The operation code decoder OPCDEC outputs a write signal wr to the storage control unit 130, and data is written to the storage unit 120 in the memory write period MWRT. In the memory write period MWRT, the control unit 110 enters the internal acknowledge waiting period IAKW and waits for the output of the internal acknowledge signal i_ack from the storage control unit 130. When the data is normally written, the storage control unit 130 outputs an internal acknowledge signal i_ack to the control unit 110. When the control unit 110 receives the internal acknowledge signal i_ack, it returns an acknowledge ACK to the host device 400 (period indicated by AKS in FIG. 2).

ホスト装置４００の通信処理部４１０は、第１の記憶装置（ＩＤ＝１）に対してＩＤ情報、書き込みコマンド及びデータを送信した後、クロック信号ＳＣＫをＨレベルに保持する。こうすることで、ホスト装置４００がアクノリッジＡＣＫを受信可能な状態であることを記憶装置１００に対して通知することができる。そしてホスト装置４００がアクノリッジＡＣＫを受信すると、クロック信号ＳＣＫをＬレベルに戻し、次にリセット信号ＸＲＳＴをＬレベルに設定して記憶装置１００をリセットする（図２のＲで示す期間）。   The communication processing unit 410 of the host apparatus 400 holds the clock signal SCK at the H level after transmitting ID information, a write command, and data to the first storage device (ID = 1). By doing so, it is possible to notify the storage device 100 that the host device 400 is in a state where it can receive an acknowledge ACK. When the host device 400 receives the acknowledge ACK, the clock signal SCK is returned to the L level, and then the reset signal XRST is set to the L level to reset the storage device 100 (period indicated by R in FIG. 2).

一方、第２の記憶装置（ＩＤ＝２）の制御部１１０は、最初のＩＤ認識期間において、受信したＩＤ情報と自身のＩＤ情報とが不一致であることを認識する（図２のＮで示す期間）。そして、コマンド及びデータを受信せずに、アイドル期間ＩＤＬになる。次のＩＤ認識期間ＩＤＣにおいて、受信したＩＤ情報と自身のＩＤ情報とが一致することを認識した場合には、書き込みコマンド及びデータを受信する（図２のＣ、Ｄで示す期間）。そしてメモリー書き込み期間ＭＷＲＴにおいて、記憶部１２０にデータが書き込まれる。このメモリー書き込み期間ＭＷＲＴにおいて、制御部１１０は内部アクノリッジ待ち期間ＩＡＫＷとなり、内部アクノリッジ信号ｉ＿ａｃｋが出力されるのを待つ。データが正常に書き込まれた場合には、内部アクノリッジ信号ｉ＿ａｃｋが出力され、制御部１１０は、ホスト装置４００に対してアクノリッジＡＣＫを返信する（図２のＡＫＳで示す期間）。   On the other hand, the control unit 110 of the second storage device (ID = 2) recognizes that the received ID information does not match its own ID information in the first ID recognition period (indicated by N in FIG. 2). period). And it becomes idle period IDL, without receiving a command and data. In the next ID recognition period IDC, when it is recognized that the received ID information matches its own ID information, a write command and data are received (periods indicated by C and D in FIG. 2). Then, data is written to the storage unit 120 in the memory writing period MWRT. In the memory write period MWRT, the control unit 110 enters the internal acknowledge waiting period IAKW and waits for the internal acknowledge signal i_ack to be output. When the data is normally written, the internal acknowledge signal i_ack is output, and the control unit 110 returns an acknowledge ACK to the host device 400 (period indicated by AKS in FIG. 2).

以上に説明したように、制御部１１０は、内部アクノリッジ待ち期間ＩＡＫＷにおいてリセット端子ＴＲＳＴの電圧レベルがＨレベル（広義には、リセット解除を指示する論理レベル）である場合に、動作モードが第１のモードであると判断する。そしてクロック端子ＴＣＫの電圧レベルがＨレベル（広義には、第１の論理レベル）であり、且つ、記憶部１２０に対して正常にデータが書き込まれた場合に、データ端子ＴＤＡに対してアクノリッジＡＣＫを表す論理レベル（例えば図２ではＨレベル）の信号を出力する。   As described above, the control unit 110 operates in the first operation mode when the voltage level of the reset terminal TRST is H level (in a broad sense, a logic level instructing reset release) in the internal acknowledgment waiting period IAKW. It is determined that this is the mode. When the voltage level of the clock terminal TCK is H level (first logic level in a broad sense) and data is normally written to the storage unit 120, the acknowledge ACK to the data terminal TDA. A signal having a logic level (eg, H level in FIG. 2) is output.

またホスト装置４００の通信処理部４１０は、第１のモードでは、記憶装置１００に対するデータパケット送信後にクロック端子ＨＣＫの電圧レベルをＨレベル（広義には、第１の論理レベル）に設定する。こうすることで、ホスト装置４００がアクノリッジＡＣＫを受信可能な状態であることを記憶装置１００に対して通知することができる。   In the first mode, the communication processing unit 410 of the host device 400 sets the voltage level of the clock terminal HCK to the H level (in a broad sense, the first logic level) after transmitting the data packet to the storage device 100. By doing so, it is possible to notify the storage device 100 that the host device 400 is in a state where it can receive an acknowledge ACK.

図３は、４個の記憶装置（ＩＤ＝１〜４）がバスに接続される場合について、第１のモードによるデータ書き込み処理の全体を説明するタイミングチャートである。図３には、リセット信号ＸＲＳＴ、クロック信号ＳＣＫ及びデータ信号ＳＤＡの各信号波形と、ホスト装置４００及び各記憶装置１００の動作状態（ステート）とを示す。なお、記憶装置が４個以外の場合であっても、図３と同様に処理を行うことができる。   FIG. 3 is a timing chart for explaining the entire data writing process in the first mode when four storage devices (ID = 1 to 4) are connected to the bus. FIG. 3 shows signal waveforms of the reset signal XRST, the clock signal SCK, and the data signal SDA, and operation states (states) of the host device 400 and the storage devices 100. Even if the number of storage devices is other than four, processing can be performed in the same manner as in FIG.

図３において、ＩＣＤはＩＤ情報、コマンド及びデータの送信期間（又は受信期間）、ＡＣＫＷはアクノリッジ待ち期間、ＡＫＲはアクノリッジ受信期間、ＲＳはリセット信号ＸＲＳＴをアクティブにする期間、Ｉ及びＩＤＬはアイドル期間、ＩＡＫＷは内部アクノリッジ待ち期間、ＭＷＲＴはメモリー書き込み期間、ＡＫＳはアクノリッジ返信期間、Ｒはリセット期間、Ｎは受信したＩＤ情報と自身のＩＤ情報とが不一致であることを認識するＩＤ不一致認識期間を示す。   In FIG. 3, ICD is a transmission period (or reception period) of ID information, command and data, ACKW is an acknowledge waiting period, AKR is an acknowledge reception period, RS is a period for activating the reset signal XRST, and I and IDL are idle periods. , IAKW is an internal acknowledge waiting period, MWRT is a memory write period, AKS is an acknowledge reply period, R is a reset period, and N is an ID mismatch recognition period for recognizing that the received ID information and its own ID information do not match. Show.

図３に示すように、第１のモードでは、ホスト装置４００から第１の記憶装置（ＩＤ＝１）にデータが送信され、記憶部１２０へのデータ書き込みが正常に実行された後、第１の記憶装置１００−１からホスト装置４００に対してアクノリッジＡＣＫが返信される。そして第２〜第４の記憶装置（ＩＤ＝２〜４）についても同様に書き込み処理が行われる。   As shown in FIG. 3, in the first mode, data is transmitted from the host device 400 to the first storage device (ID = 1), and data writing to the storage unit 120 is normally executed. Acknowledge ACK is returned from the storage device 100-1 to the host device 400. The writing process is similarly performed for the second to fourth storage devices (ID = 2 to 4).

第１のモードでは、データの受信が完了してから、メモリー書き込み期間ＭＷＲＴ、すなわち書き込み必要期間ＴＭの経過後に、記憶装置からアクノリッジＡＣＫが返信される。そしてホスト装置はアクノリッジＡＣＫを受け取ってから、次の記憶装置へのデータ書き込み処理を開始する。このために、書き込み必要期間の長さをｔＴＭとした場合に、例えば図３に示すように４個の記憶装置が接続される場合では、データ等の通信に要する時間の他に、さらに４×ｔＴＭの時間が必要になる。通常の場合、記憶部にデータを書き込むための時間は、通信に要する時間よりも長い。例えば１個の記憶装置に対するデータ等の通信に要する時間は約１００μｓであるが、書き込み必要期間の長さｔＴＭは約５ｍｓである。従って、図３では、全体の書き込み必要期間の長さは約２０ｍｓになる。   In the first mode, an acknowledgment ACK is returned from the storage device after the memory write period MWRT, that is, the write required period TM has elapsed after the completion of data reception. Then, after receiving the acknowledge ACK, the host device starts a data writing process to the next storage device. For this reason, when the length of the write required period is tTM, for example, when four storage devices are connected as shown in FIG. 3, in addition to the time required for communication of data and the like, an additional 4 × tTM time is required. In a normal case, the time for writing data in the storage unit is longer than the time required for communication. For example, the time required for communication of data or the like with respect to one storage device is about 100 μs, but the length tTM of the write necessary period is about 5 ms. Therefore, in FIG. 3, the length of the entire writing required period is about 20 ms.

このように第１のモードでは、ホスト装置が各記憶装置からのアクノリッジＡＣＫを受け取ることができるから、各記憶装置についてデータが正常に書き込まれたか否かを判断することができるが、その一方で全体の書き込み処理時間が長くなる。   As described above, in the first mode, since the host device can receive the acknowledge ACK from each storage device, it can be determined whether or not the data has been normally written for each storage device. The entire write processing time becomes longer.

３．第２のモードによる書き込み処理
図４は、本実施形態の記憶装置における第２のモードの動作を説明するタイミングチャートである。図４には、リセット信号ＸＲＳＴ、クロック信号ＳＣＫ及びデータ信号ＳＤＡの各信号波形と、２つの記憶装置（ＩＤ＝１、２）における制御部１１０、記憶部１２０の動作状態及び内部信号ｗｒ、ｉ＿ａｃｋの信号波形とを示す。なお、図４における符号は、図２に示したものと同じであるから、ここでは説明を省略する。 3. Write Processing in Second Mode FIG. 4 is a timing chart for explaining the operation in the second mode in the storage device of this embodiment. FIG. 4 shows signal waveforms of the reset signal XRST, the clock signal SCK, and the data signal SDA, the operation state of the control unit 110 and the storage unit 120 in the two storage devices (ID = 1, 2), and the internal signals wr and i_ack. The signal waveform is shown. The reference numerals in FIG. 4 are the same as those shown in FIG.

最初に、ホスト装置４００は、リセット信号ＸＲＳＴをＬレベルからＨレベルに設定して記憶装置のリセットを解除する。そして制御部１１０は、アイドル状態になる。次にホスト装置４００は、第１の記憶装置（ＩＤ＝１）に対してＩＤ情報、書き込みコマンド及びデータを送信する。   First, the host device 400 sets the reset signal XRST from the L level to the H level to release the reset of the storage device. And the control part 110 will be in an idle state. Next, the host device 400 transmits ID information, a write command, and data to the first storage device (ID = 1).

第１の記憶装置（ＩＤ＝１）のＩＤコンパレーターＩＤ＿ＣＯＭＰは、ＩＤ認識期間ＩＤＣにおいて、受信したＩＤ情報と自身のＩＤ情報とが一致することを認識する。続くコマンド認識期間ＣＭＤにおいて、オペレーションコードデコーダーＯＰＣＤＥＣは、受信したコマンドが書き込みコマンドであることを認識する。次のデータ受信期間ＤＡＴにおいて、Ｉ／ＯコントローラーＩ／Ｏ＿ＣＮＴＬは、データを受信して記憶制御部１３０に出力する。そしてオペレーションコードデコーダーＯＰＣＤＥＣは、記憶制御部１３０に対して書き込み信号ｗｒを出力し、メモリー書き込み期間ＭＷＲＴにおいて、記憶部１２０にデータが書き込まれる。このメモリー書き込み期間ＭＷＲＴにおいて、制御部１１０は内部アクノリッジ待ち期間ＩＡＫＷとなり、記憶制御部１３０から内部アクノリッジ信号ｉ＿ａｃｋが出力されるのを待つ。   The ID comparator ID_COMP of the first storage device (ID = 1) recognizes that the received ID information matches its own ID information in the ID recognition period IDC. In the subsequent command recognition period CMD, the operation code decoder OPCDEC recognizes that the received command is a write command. In the next data reception period DAT, the I / O controller I / O_CNTL receives the data and outputs it to the storage control unit 130. The operation code decoder OPCDEC outputs a write signal wr to the storage control unit 130, and data is written to the storage unit 120 in the memory write period MWRT. In the memory write period MWRT, the control unit 110 enters the internal acknowledge waiting period IAKW and waits for the output of the internal acknowledge signal i_ack from the storage control unit 130.

ホスト装置４００の通信処理部４１０は、第１の記憶装置（広義には第ｍの記憶装置）に対するデータパケット送信後に、クロック端子ＨＣＫの電圧レベルをＬレベル（広義には、第２の論理レベル）に設定する。次にリセット信号ＸＲＳＴをＬレベルに設定してバスをリセットする。そしてリセット信号ＸＲＳＴをＨレベルに戻してバスのリセットを解除した後、第２の記憶装置（ＩＤ＝２）に対してＩＤ情報、書き込みコマンド及びデータの送信を開始する。   After transmitting the data packet to the first storage device (mth storage device in a broad sense), the communication processing unit 410 of the host device 400 changes the voltage level of the clock terminal HCK to the L level (second logic level in a broad sense). ). Next, the reset signal XRST is set to L level to reset the bus. Then, after resetting the reset signal XRST to the H level to cancel the bus reset, transmission of ID information, a write command, and data to the second storage device (ID = 2) is started.

ホスト装置４００の通信処理部４１０は、第１の記憶装置（広義には第ｍの記憶装置）に対するデータパケット送信後にリセット端子ＨＲＳＴの電圧レベルをＬレベル（広義には、リセットを指示する論理レベル）に設定することで、動作モードが第２のモードであることを第１の記憶装置（広義には第ｍの記憶装置）に対して通知する。   The communication processing unit 410 of the host device 400 sets the voltage level of the reset terminal HRST to an L level (in a broad sense, a logical level for instructing a reset) after transmitting a data packet to the first storage device (the mth storage device in a broad sense). ) To notify the first storage device (the m-th storage device in a broad sense) that the operation mode is the second mode.

第１の記憶装置（ＩＤ＝１）の制御部１１０は、内部アクノリッジ待ち期間ＩＡＫＷにおいてリセット端子ＴＲＳＴの電圧レベルがＬレベル（広義には、リセットを指示する論理レベル）になった場合に、動作モードが第２のモードであると判断する。そして第２のモードであると判断した制御部１１０は、記憶制御部１３０に対して受信したデータの書き込みを指示するが、ホスト装置４００に対してアクノリッジＡＣＫを返信しない。   The control unit 110 of the first storage device (ID = 1) operates when the voltage level of the reset terminal TRST becomes L level (in a broad sense, a logic level instructing reset) in the internal acknowledge waiting period IAKW. It is determined that the mode is the second mode. The control unit 110 that has determined that the mode is the second mode instructs the storage control unit 130 to write the received data, but does not return an acknowledge ACK to the host device 400.

第１の記憶装置（ＩＤ＝１）のメモリー書き込み期間ＭＷＲＴ（内部アクノリッジ待ち期間ＩＡＫＷ）において、すなわち第１の記憶装置のメモリー書き込み中に、第２の記憶装置（ＩＤ＝２）に対するデータの送信処理が並行して実行される。このようにしても、制御部１１０は、内部アクノリッジ待ち期間ＩＡＫＷにおいては、ホスト装置４００からのコマンドを受け付けないから、第２の記憶装置（ＩＤ＝２）に対するデータの送信処理によって第１の記憶装置（ＩＤ＝１）のメモリー書き込み処理が影響を受けることはない。   Data transmission to the second storage device (ID = 2) during the memory write period MWRT (internal acknowledgment waiting period IAKW) of the first storage device (ID = 1), that is, during the memory write of the first storage device Processing is performed in parallel. Even in this case, the control unit 110 does not accept a command from the host device 400 during the internal acknowledgment waiting period IAKW, and therefore the first storage is performed by the data transmission process to the second storage device (ID = 2). The memory writing process of the device (ID = 1) is not affected.

第１の記憶装置（ＩＤ＝１）のメモリー書き込みが正常に実行された場合には、記憶制御部１３０から内部アクノリッジ信号ｉ＿ａｃｋが制御部１１０に対して出力される。制御部１１０は、内部アクノリッジ信号ｉ＿ａｃｋを受け取ると、アクノリッジＡＣＫを返信することなく、リセット状態に設定される。   When the memory write of the first storage device (ID = 1) is normally executed, the internal control signal i_ack is output from the storage control unit 130 to the control unit 110. When the control unit 110 receives the internal acknowledge signal i_ack, the control unit 110 is set to the reset state without returning an acknowledge ACK.

第２の記憶装置（ＩＤ＝２）についても、第１の記憶装置と同様にして、メモリー書き込み期間ＭＷＲＴにおいて記憶部１２０への書き込み処理が実行され、正常に書き込まれた場合には記憶制御部１３０から内部アクノリッジ信号ｉ＿ａｃｋが制御部１１０に対して出力される。制御部１１０は、内部アクノリッジ信号ｉ＿ａｃｋを受け取ると、アクノリッジＡＣＫを返信することなく、リセット状態に設定される。   Similarly to the first storage device, the second storage device (ID = 2) executes the writing process to the storage unit 120 in the memory writing period MWRT, and when it is written normally, the storage control unit The internal acknowledge signal i_ack is output from 130 to the control unit 110. When the control unit 110 receives the internal acknowledge signal i_ack, the control unit 110 is set to the reset state without returning an acknowledge ACK.

以上に説明したように、制御部１１０は、内部アクノリッジ待ち期間ＩＡＫＷにおいてリセット端子ＴＲＳＴの電圧レベルがＬレベル（広義には、リセットを指示する論理レベル）になった場合に、動作モードが第２のモードであると判断する。そして記憶制御部１３０に対して受信したデータの書き込みを指示するが、ホスト装置４００に対してアクノリッジＡＣＫを返信しない。   As described above, control unit 110 operates in the second operation mode when the voltage level of reset terminal TRST becomes L level (in a broad sense, a logic level instructing reset) in internal acknowledge waiting period IAKW. It is determined that this is the mode. Then, the storage controller 130 is instructed to write the received data, but does not return an acknowledge ACK to the host device 400.

ホスト装置４００の通信処理部４１０は、第２のモードでは、第ｍの記憶装置に対するデータ書き込みコマンド及びデータの送信後に、第ｍの記憶装置からのアクノリッジ返信を待つことなく、第ｍ＋１の記憶装置に対するデータ書き込みコマンド及びデータを送信するステートに移行する。また通信処理部４１０は、第ｍの記憶装置に対するデータパケット送信後にリセット端子ＨＲＳＴの電圧レベルをＬレベル（広義には、リセットを指示する論理レベル）に設定することで、動作モードが第２のモードであることを第ｍの記憶装置に対して通知することができる。   In the second mode, the communication processing unit 410 of the host device 400 does not wait for an acknowledge reply from the mth storage device after transmitting the data write command and data to the mth storage device, and the m + 1th storage device The state shifts to a data write command and data transmission state. Further, the communication processing unit 410 sets the voltage level of the reset terminal HRST to L level (in a broad sense, a logic level instructing reset) after transmitting the data packet to the m-th storage device, so that the operation mode is the second mode. The mode can be notified to the m-th storage device.

図５は、４個の記憶装置（ＩＤ＝１〜４）がバスに接続される場合について、第２のモードによるデータ書き込み処理の全体を説明するタイミングチャートである。図５には、リセット信号ＸＲＳＴ、クロック信号ＳＣＫ及びデータ信号ＳＤＡの各信号波形と、ホスト装置４００及び各記憶装置１００の動作状態（ステート）とを示す。なお、記憶装置が４個以外の場合であっても、図５と同様に処理を行うことができる。図５における符号は、図３に示したものと同じであるから、ここでは説明を省略する。   FIG. 5 is a timing chart for explaining the entire data writing process in the second mode when four storage devices (ID = 1 to 4) are connected to the bus. FIG. 5 shows signal waveforms of the reset signal XRST, the clock signal SCK, and the data signal SDA, and operation states (states) of the host device 400 and the storage devices 100. Even when the number of storage devices is other than four, processing can be performed in the same manner as in FIG. The reference numerals in FIG. 5 are the same as those shown in FIG.

図５に示すように、第２のモードでは、ホスト装置４００による第１の記憶装置（ＩＤ＝１）への送信処理の後、送信待ち期間ＴＷの経過後に、第２の記憶装置（ＩＤ＝２）への送信処理が開始される。そして同様に、第３、第４の記憶装置（ＩＤ＝３、４）に対して送信処理が実行される。   As shown in FIG. 5, in the second mode, after the transmission processing to the first storage device (ID = 1) by the host device 400, after the elapse of the transmission waiting period TW, the second storage device (ID = The transmission process to 2) is started. Similarly, transmission processing is executed for the third and fourth storage devices (ID = 3, 4).

第１の記憶装置では、ホスト装置４００からデータを受信した後のメモリー書き込み期間ＭＷＲＴにおいて、記憶部１２０への書き込み処理が実行される。そしてこの書き込み処理と並行して、第２の記憶装置においてデータの受信処理が行われ、メモリー書き込み処理が開始される。このように第１〜第４の記憶装置の書き込み処理が並行して行われるから、全体の書き込み処理時間を短縮することができる。   In the first storage device, a write process to the storage unit 120 is executed in the memory write period MWRT after receiving data from the host device 400. In parallel with this writing process, a data receiving process is performed in the second storage device, and the memory writing process is started. As described above, since the writing processes of the first to fourth storage devices are performed in parallel, the entire writing process time can be shortened.

具体的には、データ等の通信時間をｔＣＯＭ、送信待ち期間ＴＷの長さをｔＴＷ、メモリーへの書き込み必要期間ＴＭの長さをｔＴＭとした場合に、例えば図５では全体の書き込み処理時間は、４×ｔＣＯＭ＋３×ｔＴＷ＋ｔＴＭで与えられる。通常の場合、記憶部にデータを書き込むための時間は、通信に要する時間よりも長い。例えばｔＣＯＭ及びｔＴＷは約１００μｓであり、ｔＴＭは約５ｍｓであるから、全体の書き込み処理時間は、約５．７ｍｓになる。上述したように第１のモードでは、全体の書き込み処理時間は４×ｔＴＭ＝２０ｍｓより長くなるから、第２のモードを用いることで、全体の書き込み処理時間を短縮することができる。   Specifically, when the communication time of data or the like is tCOM, the length of the transmission waiting period TW is tTW, and the length of the memory required writing period TM is tTM, for example, in FIG. 4 × tCOM + 3 × tTW + tTM. In a normal case, the time for writing data in the storage unit is longer than the time required for communication. For example, since tCOM and tTW are about 100 μs and tTM is about 5 ms, the entire write processing time is about 5.7 ms. As described above, in the first mode, the entire write processing time is longer than 4 × tTM = 20 ms. Therefore, the overall write processing time can be shortened by using the second mode.

以上に説明したように、第２のモードでは、第ｍの記憶装置に対してデータを書き込むための書き込み必要期間ＴＭの長さをｔＴＭとし、第ｍの記憶装置に対するデータパケットを送信してから第ｍ＋１の記憶装置に対するデータ書き込みコマンドを送信するまでの期間である送信待ち期間ＴＷの長さをｔＴＷとした場合に、ｔＴＷ＜ｔＴＭである。このようにすることで、第ｍの記憶装置に対する書き込み必要期間ＴＭの経過前に、第ｍ＋１の記憶装置に対するデータ書き込みコマンドを送信することができるから、バスに接続された複数の記憶装置に対する書き込み処理の全体の時間を短縮することができる。   As described above, in the second mode, the length of the write required period TM for writing data to the mth storage device is set to tTM, and a data packet is transmitted to the mth storage device. When the length of the transmission waiting period TW, which is a period until a data write command is transmitted to the (m + 1) th storage device, is tTW, tTW <tTM. In this way, since the data write command for the (m + 1) th storage device can be transmitted before the required write period TM for the mth storage device elapses, writing to a plurality of storage devices connected to the bus is possible. The overall processing time can be shortened.

４．システム、液体容器及び回路基板
図６に本実施形態のシステムの基本的な構成例を示す。本実施形態のシステムは、例えばインクジェット方式のプリンターなどであって、第１の記憶装置１００−１〜第ｎ（ｎは２以上の整数）の記憶装置１００−ｎ、記憶装置が実装されるｎ個の回路基板２００−１〜２００−ｎ、回路基板を備えるｎ個の液体容器３００−１〜３００−ｎ及びホスト装置４００を含む。なお、本実施形態のシステムは図６の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。 4). System, Liquid Container, and Circuit Board FIG. 6 shows a basic configuration example of the system of this embodiment. The system according to the present embodiment is, for example, an ink jet printer, and includes a first storage device 100-1 to an nth storage device 100-n (n is an integer of 2 or more), and a storage device is mounted. The circuit board 200-1 to 200-n, n liquid containers 300-1 to 300-n including the circuit board, and the host device 400 are included. Note that the system of the present embodiment is not limited to the configuration of FIG. 6, and various modifications may be made such as omitting some of the components, replacing them with other components, and adding other components. Is possible.

以下では、ホスト装置４００がインクジェット方式のプリンター本体であり、液体容器３００がインクカートリッジであり、回路基板２００がインクカートリッジに設けられた回路基板である場合を例に説明する。但し、本実施形態では、ホスト装置、液体容器、回路基板は、他の装置、容器、回路基板であってもよい。例えば、ホスト装置はメモリーカードのリーダー／ライターであってもよく、回路基板はメモリーカードに設けられた回路基板であってもよい。   Hereinafter, a case where the host device 400 is an ink jet printer main body, the liquid container 300 is an ink cartridge, and the circuit board 200 is a circuit board provided in the ink cartridge will be described as an example. However, in the present embodiment, the host device, the liquid container, and the circuit board may be other devices, containers, and circuit boards. For example, the host device may be a memory card reader / writer, and the circuit board may be a circuit board provided in the memory card.

第１の記憶装置１００−１〜第ｎの記憶装置１００−ｎは、それぞれリセット端子ＴＲＳＴ、クロック端子ＴＣＫ、データ端子ＴＤＡ、第１の電源端子ＶＤＤ及び第２の電源端子ＶＳＳを含む。これらｎ個の記憶装置１００−１〜１００−ｎの各々は、記憶部１２０（例えば不揮発性メモリー等）を含み、それぞれの記憶部１２０にはｎ個の液体容器（例えばインクカートリッジ等）３００−１〜３００−ｎを識別するためのＩＤ（Identification)情報（例えばＩＤ＝１、ＩＤ＝２、ＩＤ＝３など）が記憶されている。ＩＤは、液体容器が収容する液体の色などの種類毎に異なるものが付与される。また記憶部１２０には、液体容器のインク残量（又はインク消費量）などのデータが、ホスト装置４００により書き込まれる。   Each of the first storage device 100-1 to the n-th storage device 100-n includes a reset terminal TRST, a clock terminal TCK, a data terminal TDA, a first power supply terminal VDD, and a second power supply terminal VSS. Each of the n storage devices 100-1 to 100-n includes a storage unit 120 (for example, a non-volatile memory), and each storage unit 120 includes n liquid containers (for example, ink cartridges) 300-. ID (Identification) information (for example, ID = 1, ID = 2, ID = 3, etc.) for identifying 1 to 300-n is stored. Different IDs are assigned to different types such as the color of the liquid contained in the liquid container. In addition, data such as the remaining ink amount (or ink consumption amount) of the liquid container is written in the storage unit 120 by the host device 400.

ホスト装置４００は、例えばプリンター本体などであって、ホスト側リセット端子ＨＲＳＴ、ホスト側クロック端子ＨＣＫ、ホスト側データ端子ＨＤＡ、第１の電源端子ＶＤＤ及び第２の電源端子ＶＳＳを含む。   The host device 400 is, for example, a printer main body, and includes a host-side reset terminal HRST, a host-side clock terminal HCK, a host-side data terminal HDA, a first power supply terminal VDD, and a second power supply terminal VSS.

上述したように、本実施形態の記憶装置、ホスト装置及びシステムによれば、ホスト装置（プリンター本体）４００が、バスに接続された複数の記憶装置の各記憶装置１００に対してデータを書き込む処理において、２つの動作モード（第１、第２のモード）のいずれかを選択することができる。   As described above, according to the storage device, host device, and system of this embodiment, the host device (printer main body) 400 writes data to each storage device 100 of a plurality of storage devices connected to the bus. 1, one of two operation modes (first and second modes) can be selected.

第１のモードでは、ホスト装置４００が、各記憶装置１００からのアクノリッジＡＣＫを受信することができるから、各記憶装置１００においてデータが正常に書き込まれたことを認識することができる。従って、例えばプリンターが通常に使用されている場合などでは、第１のモードによる書き込み処理を行うことで、正常にデータが書き込まれなかった記憶装置に対して再書き込み処理（リトライ）を行うことができる。その結果、記憶装置に記憶されたデータ（インク残量など）の信頼性が高まるから、液体容器にインクが残っているにもかかわらず使用できないなどの不具合を低減することが可能になる。   In the first mode, since the host device 400 can receive the acknowledge ACK from each storage device 100, it can recognize that data has been normally written in each storage device 100. Therefore, for example, when the printer is normally used, the rewriting process (retry) can be performed on the storage device to which data has not been normally written by performing the writing process in the first mode. it can. As a result, the reliability of the data (such as the remaining amount of ink) stored in the storage device is increased, so that it is possible to reduce problems such as being unable to use even though ink remains in the liquid container.

一方、第２のモードでは、ホスト装置４００が、各記憶装置１００においてデータが正常に書き込まれたか否かを知ることができないが、複数の記憶装置に対するデータ書き込み処理の全体の時間を短縮することができる。従って、例えばプリンター使用中に停電した場合やユーザーが誤って電源コンセントを抜いてしまった場合などでは、第２のモードによる書き込み処理を行うことで、短い電源保持時間内に書き込み処理を完了することができる。その結果、電源保持のためのキャパシターの容量を小さくすることができるから、プリンター（システム）の製造コストを低減することなどが可能になる。   On the other hand, in the second mode, the host device 400 cannot know whether or not data has been normally written in each storage device 100, but it can reduce the overall time of data writing processing to a plurality of storage devices. Can do. Therefore, for example, when a power failure occurs while using the printer or when the user accidentally unplugs the power outlet, the writing process can be completed within a short power holding time by performing the writing process in the second mode. Can do. As a result, since the capacity of the capacitor for holding the power supply can be reduced, the manufacturing cost of the printer (system) can be reduced.

具体的には、例えば停電或いはコンセント引き抜き等による通常でない電源遮断が生じた場合には、プリンター本体（ホスト装置）の電源回路（図示せず）が通常でない電源遮断を検出し、制御部４２０はその検出結果に基づいて通信処理部４１０に対して第２のモードによるデータ書き込みを指示する。そして通信処理部４１０は、バスに接続された複数の記憶装置１００−１〜１００−ｎに対して第２のモードによるデータ書き込み処理を実行することができる。上述したように、第２のモードでは書き込み処理時間を短縮できるから、限られた電源保持時間内に全ての記憶装置に対する書き込みを完了することが可能になる。   Specifically, for example, when an abnormal power shutdown occurs due to, for example, a power failure or an outlet being pulled out, the power circuit (not shown) of the printer main body (host device) detects an abnormal power shutdown, and the control unit 420 Based on the detection result, the communication processing unit 410 is instructed to write data in the second mode. The communication processing unit 410 can execute data write processing in the second mode for the plurality of storage devices 100-1 to 100-n connected to the bus. As described above, since the write processing time can be shortened in the second mode, it is possible to complete writing to all the storage devices within a limited power holding time.

図７に、本実施形態の液体容器（インクカートリッジ）３００の詳細な構成例を示す。液体容器３００の内部には、インクを収容するための図示しないインク室が形成される。また、液体容器３００には、インク室に連通するインク供給口３４０が設けられる。このインク供給口３４０は、液体容器３００がプリンターに装着された時に、印刷ヘッドユニットにインクを供給するためのものである。   FIG. 7 shows a detailed configuration example of the liquid container (ink cartridge) 300 of the present embodiment. An ink chamber (not shown) for containing ink is formed inside the liquid container 300. The liquid container 300 is provided with an ink supply port 340 that communicates with the ink chamber. The ink supply port 340 is for supplying ink to the print head unit when the liquid container 300 is attached to the printer.

液体容器３００は、回路基板２００を含む。回路基板２００には、本実施形態の記憶装置１００が設けられ、インク消費量などのデータの記憶やホスト装置４００とのデータ送受信を行う。回路基板２００は、例えばプリント基板により実現され、液体容器３００の表面に設けられる。回路基板２００には、第１の電源端子ＶＤＤ等の端子が設けられる。そして、液体容器３００がプリンターに装着された時に、それらの端子とプリンター側の端子が接触（電気的に接続）することで、電源やデータのやり取りが行われる。   The liquid container 300 includes a circuit board 200. The circuit board 200 is provided with the storage device 100 according to the present embodiment, and stores data such as ink consumption and transmits / receives data to / from the host device 400. The circuit board 200 is realized by, for example, a printed board, and is provided on the surface of the liquid container 300. The circuit board 200 is provided with a terminal such as a first power supply terminal VDD. Then, when the liquid container 300 is mounted on the printer, the terminals and the terminals on the printer side come into contact (electrically connected) to exchange power and data.

図８（Ａ）、図８（Ｂ）に、本実施形態の記憶装置１００が設けられた回路基板２００の詳細な構成例を示す。図８（Ａ）に示すように、回路基板２００の表面（プリンターと接続される面）には、複数の端子を有する端子群が設けられる。この端子群は、第１の電源端子ＶＤＤ、第２の電源端子ＶＳＳ、リセット端子ＴＲＳＴ、クロック端子ＴＣＫ、データ端子ＴＤＡを含む。各端子は、例えば矩形状（略矩形状）に形成された金属端子により実現される。そして、各端子は、回路基板２００に設けられた図示しない配線パターン層やスルーホールを介して、記憶装置１００に接続される。   8A and 8B show a detailed configuration example of the circuit board 200 provided with the storage device 100 of this embodiment. As shown in FIG. 8A, a terminal group having a plurality of terminals is provided on the surface (surface connected to the printer) of the circuit board 200. This terminal group includes a first power supply terminal VDD, a second power supply terminal VSS, a reset terminal TRST, a clock terminal TCK, and a data terminal TDA. Each terminal is realized by, for example, a metal terminal formed in a rectangular shape (substantially rectangular shape). Each terminal is connected to the storage device 100 via a wiring pattern layer or a through hole (not shown) provided on the circuit board 200.

図８（Ｂ）に示すように、回路基板２００の裏面（プリンターと接続される面の裏側の面）には、本実施形態の記憶装置１００が設けられる。記憶装置１００は、例えば、フラッシュメモリーや強誘電体メモリー等を有する半導体記憶装置により実現できる。この記憶装置１００には、インク又は液体容器３００に関連する種々のデータが格納され、例えば、液体容器３００を識別するためのＩＤ情報やインクの消費量等のデータが格納される。インク消費量のデータは、液体容器３００内に収容されたインクについて、印刷の実行等に伴い消費されるインク量の累計を示すデータである。このインク消費量のデータは、液体容器３００内のインク量を示す情報であってもよく、消費したインク量の割合を示す情報であってもよい。   As shown in FIG. 8B, the storage device 100 of this embodiment is provided on the back surface of the circuit board 200 (the surface on the back side of the surface connected to the printer). The storage device 100 can be realized by a semiconductor storage device having a flash memory, a ferroelectric memory, or the like, for example. The storage device 100 stores various data related to the ink or liquid container 300. For example, data such as ID information for identifying the liquid container 300 and ink consumption is stored. The ink consumption data is data indicating the total amount of ink consumed by the execution of printing or the like for the ink stored in the liquid container 300. The ink consumption data may be information indicating the amount of ink in the liquid container 300 or information indicating the ratio of the consumed ink amount.

なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また記憶装置、ホスト装置、回路基板、液体容器及びシステムの構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。   Although the present embodiment has been described in detail as described above, it will be easily understood by those skilled in the art that many modifications can be made without departing from the novel matters and effects of the present invention. Accordingly, all such modifications are intended to be included in the scope of the present invention. For example, a term described with a different term having a broader meaning or the same meaning at least once in the specification or the drawings can be replaced with the different term in any part of the specification or the drawings. The configurations and operations of the storage device, the host device, the circuit board, the liquid container, and the system are not limited to those described in this embodiment, and various modifications can be made.

１００ 記憶装置、１１０ 制御部、１２０ 記憶部、１３０ 記憶制御部、
２００ 回路基板、３００ 液体容器、３４０ インク供給口、４００ ホスト装置、
４１０ 通信処理部、４２０ 制御部、
ＩＤ＿ＣＯＭＰ ＩＤコンパレーター、Ｉ／Ｏ＿ＣＮＴＬ Ｉ／Ｏコントローラー、
ＯＰＣＤＥＣ オペレーションコードデコーダー、
ＡＤＤＲ＿ＣＯＵＮＴ アドレスカウンター、
ＳＣＫ クロック信号線、ＳＤＡ データ信号線、ＸＲＳＴ リセット信号線、
ＴＣＫ クロック端子、ＴＤＡ データ端子、ＴＲＳＴ リセット端子、
ＨＣＫ クロック端子、ＨＤＡ データ端子、ＨＲＳＴ リセット端子、
ＡＣＫ アクノリッジ、ｉ＿ａｃｋ 内部アクノリッジ、
ＴＭ 書き込み必要期間、ＴＷ 送信待ち期間 100 storage device, 110 control unit, 120 storage unit, 130 storage control unit,
200 circuit board, 300 liquid container, 340 ink supply port, 400 host device,
410 communication processing unit, 420 control unit,
ID_COMP ID comparator, I / O_CNTL I / O controller,
OPCDEC operation code decoder,
ADDR_COUNT address counter,
SCK clock signal line, SDA data signal line, XRST reset signal line,
TCK clock terminal, TDA data terminal, TRST reset terminal,
HCK clock terminal, HDA data terminal, HRST reset terminal,
ACK acknowledge, i_ack internal acknowledge,
TM writing required period, TW transmission waiting period

Claims (10)

バスを介して接続されるホスト装置との通信処理を行う制御部と、
前記ホスト装置からのデータが書き込まれる記憶部と、
前記記憶部のアクセス制御を行う記憶制御部と、
リセット端子とを含み、
前記制御部は、
動作モードとして第１のモードと第２のモードとを有し、
前記第１のモードでは、前記ホスト装置からのデータ書き込みコマンド及びデータを受信した際に、前記記憶制御部に対して受信したデータの書き込みを指示すると共に、前記記憶部に対して正常にデータが書き込まれた場合に、前記ホスト装置に対してアクノリッジを返信し、
前記第２のモードでは、前記ホスト装置からの前記データ書き込みコマンド及びデータを受信した際に、前記記憶制御部に対して受信したデータの書き込みを指示し、前記ホスト装置に対して前記アクノリッジを返信せず、
データパケット受信後の、前記記憶制御部からの内部アクノリッジを待つ期間である内部アクノリッジ待ち期間において、前記リセット端子の電圧レベルに基づいて、前記動作モードが前記第１のモードであるか、或いは前記第２のモードであるかを判断することを特徴とする記憶装置。 A control unit that performs communication processing with a host device connected via a bus;
A storage unit to which data from the host device is written;
A storage control unit that performs access control of the storage unit ;
Including a reset terminal ,
The controller is
The operation mode has a first mode and a second mode,
In the first mode, when a data write command and data from the host device are received, the storage control unit is instructed to write the received data, and data is normally transmitted to the storage unit. When written, it sends back an acknowledge to the host device,
In the second mode, when the data write command and data are received from the host device, the storage controller is instructed to write the received data, and the acknowledge is returned to the host device. Without
In an internal acknowledge waiting period, which is a period of waiting for an internal acknowledge from the storage controller after receiving a data packet, the operation mode is the first mode based on the voltage level of the reset terminal, or It is judged whether it is the 2nd mode, The memory | storage device characterized by the above-mentioned. 請求項１において、
クロック端子と、
データ端子とを含み、
前記制御部は、
前記内部アクノリッジ待ち期間において前記リセット端子の電圧レベルがリセット解除を指示する論理レベルである場合に、前記動作モードが前記第１のモードであると判断し、
前記クロック端子の電圧レベルが第１の論理レベルであり、且つ、前記記憶部に対して正常にデータが書き込まれた場合に、前記データ端子に対して前記アクノリッジを表す論理レベルの信号を出力することを特徴とする記憶装置。 In claim 1 ,
A clock terminal;
Data terminal,
The controller is
Determining that the operation mode is the first mode when the voltage level of the reset terminal is a logic level instructing reset release in the internal acknowledge waiting period;
When the voltage level of the clock terminal is the first logic level and data is normally written to the storage unit, a signal of a logic level representing the acknowledge is output to the data terminal. A storage device. 請求項２において、
前記制御部は、
前記内部アクノリッジ待ち期間において前記リセット端子の電圧レベルがリセットを指示する論理レベルになった場合に、前記動作モードが前記第２のモードであると判断することを特徴とする記憶装置。 In claim 2 ,
The controller is
The storage device, wherein the operation mode is determined to be the second mode when the voltage level of the reset terminal becomes a logic level for instructing reset during the internal acknowledge waiting period. 請求項１乃至３のいずれかにおいて、
前記制御部は、
前記内部アクノリッジ待ち期間において、コマンド非受付状態に移行することを特徴とする記憶装置。 In any one of Claims 1 thru | or 3 ,
The controller is
A storage device that shifts to a command non-acceptance state during the internal acknowledge waiting period. バスを介して接続される第１の記憶装置〜第ｎ（ｎは２以上の整数）の記憶装置との通信処理を行う通信処理部と、
前記通信処理部を制御する制御部と、
リセット端子とを含み、
前記通信処理部は、
動作モードとして第１のモードと第２のモードとを有し、
前記第１のモードでは、前記第１の記憶装置〜前記第ｎの記憶装置のうちの第ｍ（ｍは１≦ｍ≦ｎである整数）の記憶装置に対するデータ書き込みコマンド及びデータの送信後に、前記第ｍの記憶装置からのアクノリッジ返信を待つステートに移行し、
前記第２のモードでは、前記第ｍの記憶装置に対する前記データ書き込みコマンド及びデータの送信後に、前記第ｍの記憶装置からの前記アクノリッジ返信を待つことなく、第ｍ＋１の記憶装置に対するデータ書き込みコマンド及びデータを送信するステートに移行し、
前記第２のモードでは、前記第ｍの記憶装置に対するデータパケット送信後に、前記リセット端子の電圧レベルを、リセットを指示する論理レベルに設定することで、前記動作モードが前記第２のモードであることを前記第ｍの記憶装置に対して通知することを特徴とするホスト装置。 A communication processing unit that performs communication processing with a first storage device to an n-th storage device (n is an integer of 2 or more) connected via a bus;
A control unit for controlling the communication processing unit ;
Including a reset terminal ,
The communication processing unit
The operation mode has a first mode and a second mode,
In the first mode, after transmitting a data write command and data to the mth storage device (m is an integer satisfying 1 ≦ m ≦ n) among the first storage device to the nth storage device, Transition to a state waiting for an acknowledge reply from the mth storage device;
In the second mode, after the data write command and data are transmitted to the mth storage device, the data write command to the (m + 1) th storage device and without waiting for the acknowledge reply from the mth storage device Go to the state to send data ,
In the second mode, after the data packet is transmitted to the m-th storage device, the operation mode is the second mode by setting the voltage level of the reset terminal to a logic level instructing reset. To the m-th storage device. 請求項５において、
クロック端子を含み、
前記通信処理部は、
前記第１のモードでは、前記第ｍの記憶装置に対するデータパケット送信後に、前記クロック端子の電圧レベルを第１の論理レベルに設定し、
前記第２のモードでは、前記データパケット送信後に前記クロック端子の電圧レベルを第２の論理レベルに設定することを特徴とするホスト装置。 In claim 5 ,
Including clock terminals,
The communication processing unit
In the first mode, after transmitting a data packet to the mth storage device, the voltage level of the clock terminal is set to a first logic level;
In the second mode, the voltage level of the clock terminal is set to a second logic level after the data packet is transmitted. 請求項５又は６において、
前記第２のモードでは、
前記第ｍの記憶装置に対してデータを書き込むための書き込み必要期間の長さをｔＴＭとし、前記第ｍの記憶装置に対するデータパケットを送信してから前記第ｍ＋１の記憶装置に対する前記データ書き込みコマンドを送信するまでの期間である送信待ち期間の長さをｔＴＷとした場合に、ｔＴＷ＜ｔＴＭであることを特徴とするホスト装置。 In claim 5 or 6 ,
In the second mode,
The length of a write required period for writing data to the m-th storage device is set to tTM, and the data write command to the m + 1-th storage device is transmitted after transmitting a data packet to the m-th storage device. A host device, wherein tTW <tTM, where tTW is a length of a transmission waiting period that is a period until transmission. 請求項１乃至４のいずれかに記載の記憶装置を含むことを特徴とする回路基板。 Circuit board comprising the memory device according to any one of claims 1 to 4. 請求項１乃至４のいずれかに記載の記憶装置を含むことを特徴とする液体容器。 Liquid container, characterized in that it comprises a storage device according to any one of claims 1 to 4. ホスト装置と、
バスを介して前記ホスト装置と接続される第１の記憶装置〜第ｎ（ｎは２以上の整数）の記憶装置とを含み、
前記ホスト装置は、
前記第１の記憶装置〜前記第ｎの記憶装置との通信処理を行う通信処理部と、
前記通信処理部を制御するホスト制御部と、
ホスト側リセット端子とを含み、
前記通信処理部は、
動作モードとして第１のモードと第２のモードとを有し、
前記第１のモードでは、前記第１の記憶装置〜前記第ｎの記憶装置のうちの第ｍ（ｍは１≦ｍ≦ｎである整数）の記憶装置に対するデータ書き込みコマンド及びデータの送信後に、前記第ｍの記憶装置からのアクノリッジ返信を待つステートに移行し、
前記第２のモードでは、前記第ｍの記憶装置に対する前記データ書き込みコマンド及びデータの送信後に、前記第ｍの記憶装置からの前記アクノリッジ返信を待つことなく、第ｍ＋１の記憶装置に対するデータ書き込みコマンド及びデータを送信するステートに移行し、
前記第ｍの記憶装置は、
前記ホスト装置との通信処理を行う制御部と、
前記ホスト装置からのデータが書き込まれる記憶部と、
前記記憶部のアクセス制御を行う記憶制御部と、
リセット端子とを含み、
前記制御部は、
前記第１のモードでは、前記ホスト装置からのデータ書き込みコマンド及びデータを受信した際に、前記記憶制御部に対して受信したデータの書き込みを指示すると共に、前記記憶部に対して正常にデータが書き込まれた場合に、前記ホスト装置に対してアクノリッジを返信し、
前記第２のモードでは、前記ホスト装置からの前記データ書き込みコマンド及びデータを受信した際に、前記記憶制御部に対して受信したデータの書き込みを指示し、前記ホスト装置に対して前記アクノリッジを返信せず、
前記通信処理部は、
前記第２のモードでは、前記第ｍの記憶装置に対するデータパケット送信後に、前記ホスト側リセット端子の電圧レベルを、リセットを指示する論理レベルに設定し、
前記制御部は、
データパケット受信後の、前記記憶制御部からの内部アクノリッジを待つ期間である内部アクノリッジ待ち期間において、前記リセット端子の電圧レベルに基づいて、前記動作モードが前記第１のモードであるか、或いは前記第２のモードであるかを判断することを特徴とするシステム。 A host device;
A first storage device to an nth storage device (n is an integer of 2 or more) connected to the host device via a bus,
The host device is
A communication processing unit for performing communication processing with the first storage device to the nth storage device;
A host control unit for controlling the communication processing unit ;
Including host side reset terminal,
The communication processing unit
The operation mode has a first mode and a second mode,
In the first mode, after transmitting a data write command and data to the mth storage device (m is an integer satisfying 1 ≦ m ≦ n) among the first storage device to the nth storage device, Transition to a state waiting for an acknowledge reply from the mth storage device;
In the second mode, after the data write command and data are transmitted to the mth storage device, the data write command to the (m + 1) th storage device and without waiting for the acknowledge reply from the mth storage device Go to the state to send data,
The m-th storage device is
A control unit that performs communication processing with the host device;
A storage unit to which data from the host device is written;
A storage control unit that performs access control of the storage unit ;
Including a reset terminal,
The controller is
In the first mode, when a data write command and data from the host device are received, the storage control unit is instructed to write the received data, and data is normally transmitted to the storage unit. When written, it sends back an acknowledge to the host device,
In the second mode, when the data write command and data are received from the host device, the storage controller is instructed to write the received data, and the acknowledge is returned to the host device. Without
The communication processing unit
In the second mode, after transmitting a data packet to the m-th storage device, the voltage level of the host-side reset terminal is set to a logical level that instructs resetting.
The controller is
In an internal acknowledge waiting period, which is a period of waiting for an internal acknowledge from the storage controller after receiving a data packet, the operation mode is the first mode based on the voltage level of the reset terminal, or It is judged whether it is the 2nd mode, The system characterized by the above-mentioned.
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