JP5670005B2 - 半導体装置及びその製造方法 - Google Patents
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Description
図4は、本実施の形態に係る半導体装置10の構成を示す断面図である。本実施の形態では、p型半導体母体基板(シリコン基板)1上にDRAMが形成された半導体装置10について説明する。図4は、DRAMのメモリセル部での断面図を示している。但し、実際にはメモリセル部の周辺に通常の周辺回路が設けられている。
p型半導体母体基板1上に、深いn型ウエル層2、浅いp型ウエル層3、及びトランジスタが形成され、更に配線が形成される。このような半導体回路は、シリコン窒化膜やシリコン酸化膜を設けてパターニングしたり、イオン注入などの方法を用いて形成することができる。本工程において、p型半導体母体基板上1に回路が形成されたウエハ状の半導体装置が得られる。
続いて、半導体ウエハの状態で、特性検査が行われる。その特性検査としては、通常は導通検査が実施されるが、本実施の形態ではこの導通検査の前にバイアスを印加する工程が追加されている(ステップS61)。
バイアス印加工程(S61)において、浅いp型ウエル層3と深いn型ウエル層2との間に順方向バイアスを印加する。バイアスの印加は、外部入力端子から別途入力してもよいし、回路の工夫により達成されてもよい。
再び図1に戻り、半導体装置の製造方法についての説明を続ける。ウエハ状態での特性検査を終えた半導体装置10は、ウエハを所定の厚さにするために裏面の研磨が行われる。
次ぎに、ダイシングが行われ、半導体チップ21が得られる。
ダイシングによって得られた半導体チップ21を、接着テープ23を介して、BGA基板22に貼り付ける。
半導体チップ21の電極パッドとBGA基板22の電極パッドとの間が、ワイヤ24によって接続される。
続いて、樹脂27でモールドした後に、ベーキングを行う。このベーキング時において、バイアス印加工程(S71)が実施される。ベーキング時のバイアスは、BGA基板22の半田ボール取りつけ端子25等から印加することができる。このバイアス印加工程(S71)で印加されるバイアスは、既述したバイアス印加工程(S21)と同様である。即ち、p型ウエル層3とn型ウエル層2との間にのみ順方向バイアスを印加してもいいし、更にn型ソース・ドレイン拡散層4とp型ウエル層3との間や、n型ウエル層2とp型半導体基板1との間には逆方向バイアスを印加してもいい。但し、ベーキング時には高温状態となるので、大きな印加を長時間行うとトランジスタ特性変動要因となる場合がある。よって、ベーキングの温度や時間によっては、n型ソース・ドレイン拡散層4とp型ウエル層3との間や、n型ウエル層2とp型半導体基板1との間の逆方向バイアスの印加は避けた方が好ましい場合もある。即ち、順方向バイアスのみの印加が好ましい場合もある。
続いて、BGA基板22の半田ボール取りつけ端子25に、半田ボール26が取りつけられて、リフローされる。
続いて、パッケージ組み立て工程(ステップS30〜80)後の特性検査が実施される。この時、第2検査工程と同様に、通常試験を行う前にバイアス印加工程(ステップS91)が実施される。バイアス印加工程(S91)におけるバイアスの印加条件は、バイアス印加工程(S21)と同様であり、説明を省略する。バイアス印加工程(S91)が終了した後で、特性の検査が行われる。この特性検査においてもバイアスが印加されるが、この時の条件は、第1検査工程(S20)の時の条件と同様、各層間に逆方向バイアスが印加される。
続いて、第2の実施の形態について説明する。本実施の形態に係る半導体装置10の構造は、第1の実施形態に対して、重金属捕獲領域(11、31)が追加されている。尚、第1の実施の形態と同様の構造を有する部分は、説明が省略される場合がある。
回路形成工程(S10)は、深いn型ウエル層2を形成するために、リンイオンを注入する工程を含んでいる。即ち、リンイオンがp型半導体母体基板1に注入される。
続いて、リンイオンが注入された後に、重金属捕獲領域を形成するために酸素イオンが注入される。酸素イオンは、深いn型ウエル層2より深い部分に注入される。
続いて、リンイオン注入時の損傷回復のために、熱処理が行われる。
まず、図4で説明したDRAM素子を作成した。そして、図8に示すように、ウエハの状態における特性検査(第1検査工程)実施の前に、n型ソース・ドレイン拡散層に2V、浅いp型ウエル層に0V、深いn型ウエル層に−1V、p型半導体母体基板に−2Vを印加した。即ち、n型ソース・ドレイン拡散層4とp型ウエル層3との間は逆方向、p型ウエル層3とn型ウエル層2との間は順方向、n型ウエル層2とp型半導体母体基板1との間には逆方向、のバイアスを印加した。バイアス印加時における温度は、通常の動作試験で用いられる80〜100℃の範囲とした。バイアス印加を終了した後に、通常の動作試験を実施して歩留まりを確認した結果、0.2%の不良率であった。
実施例2では、第2検査工程の通常実施試験を実施する前に、DRAM素子のバイアス条件が以下になるような設定工程を設けた。ビット線にプラグを介して接続されたn型ソース・ドレイン拡散層に2V、ゲート電極に3.5Vの電圧を印加してトランジスタをONにした。キャパシタに複数のプラグを介して接続されたn型拡散層も2Vとした。浅いp型ウエル層に0V、深いn型ウエル層にマイナス1V、p型半導体母体基板に−2Vを印加した。即ち、図8に示すように、n型ソース・ドレイン拡散層4とp型ウエル層3との間は逆方向、p型ウエル層3とn型ウエル層2との間は順方向、n型ウエル層2とp型半導体母体基板1との間には逆方向、のバイアスを印加した。また、バイアス印加時における温度は、通常の動作試験で用いられる80〜100℃の範囲とした。尚、上記以外は、実施例1と同様の条件である。その後、通常の動作試験を実施して、歩留まりを確認した結果、第2検査工程での不良率は0.5%であった。
実施例2の条件に対して、更に、重金属捕獲領域を形成させた。尚、重金属捕獲領域は、p型半導体母体基板1中における、n型ウエル層に近接した位置に設けた。重金属捕獲領域は、深いn型ウエル層を注入するためにリンイオンを注入した後に、1×1015/cm2の酸素イオンを注入し、その後損傷回復熱処理を行うことにより形成した。実施例1、2同様に第1検査工程及び第2検査工程での歩留まりを確認したところ、第1検査工程での不良率は0.1%、第2検査工程での歩留まりは0.1%であった。
比較例として、上述のバイアス印加の工夫も、重金属捕獲領域の形成も実施しなかった場合について、第1検査工程及び第2検査工程での歩留まりを確認した。その結果、第1検査工程での不良率は1%であり、第2検査工程での不良率は5%であった。
2 深いn型ウエル層
3 浅いp型ウエル層
4 n型ソース・ドレイン拡散層
5 ゲート絶縁膜
6 ゲート電極
7 ビット線
8 浅溝素子分離
9 シリコン窒化膜
12 熱酸化膜
13 サイドスペーサ
14 シリコン酸化膜
15 プラグ
16 キャパシタ
17 プラグ
18 シリコン酸化膜
19 シリコン窒化膜
20 シリコン窒化膜
21 半導体チップ
22 BGA基板
23 接着テープ
24 ワイヤ
25 半田ボール取りつけ端子
26 半田ボール
27 樹脂
28 空乏層
29 空乏層
Claims (11)
- p型半導体母体基板と、
前記p型半導体母体基板上に形成された深いn型ウエル層と、
前記深いn型ウエル層の上に形成された浅いp型ウエル層と、
前記浅いp型ウエル層上に設けられ、n型ソース・ドレイン拡散層、ゲート酸化膜、及びゲート電極とを有するトランジスタと、
を備える半導体装置の製造方法であって、
前記深いn型ウエル層、前記浅いp型ウエル層、及び前記トランジスタを形成する回路形成工程と、
前記回路形成工程より後に、前記浅いp型ウエル層と前記深いn型ウエル層との間に順方向バイアスを印加して、重金属イオンを移動させるバイアス印加工程と、
を具備する
半導体装置の製造方法。 - 請求項1に記載された半導体装置の製造方法であって、
前記バイアス印加工程において、
更に、
前記浅いp型ウエル層と前記n型ソース・ドレイン拡散層との間に、逆方向バイアスを印加する
半導体装置の製造方法。 - 請求項1又は2に記載された半導体装置の製造方法であって、
前記バイアス印加工程において、
更に、
前記p型半導体母体基板と前記深いn型ウエル層との間に、逆方向バイアスを印加する半導体装置の製造方法。 - 請求項1乃至3のいずれかに記載された半導体装置の製造方法であって、
更に、
前記回路形成工程の後に、ウエハの状態で特性を検査する第1検査工程と、
前記第1検査工程の後に、前記半導体ウエハをダイシングしてチップとし、前記チップをパッケージングするパッケージ組み立て工程と、
前記パッケージ組み立て工程の後に、パッケージングされた前記チップの特性を検査する第2検査工程と、
を具備し、
前記バイアス印加工程は、前記第1検査工程、前記パッケージング組み立て工程、及び前記第3検査工程のうちの少なくとも一工程において実施される
半導体装置の製造方法。 - 請求項1乃至4のいずれかに記載された半導体装置の製造方法であって、
前記回路形成工程は、重金属イオンを捕獲するための重金属捕獲領域を形成する重金属捕獲領域形成工程を有し、
前記重金属捕獲領域は、前記p型半導体母体基板において前記深いn型ウエル層に近接した部分と、前記浅いp型ウエル層において前記深いn型ウエル層に近接した部分と、のうちの少なくとも一方に設けられる
半導体装置の製造方法。 - p型半導体母体基板と、
前記p型半導体母体基板上に形成された深いn型ウエル層と、
前記深いn型ウエル層の上に形成された浅いp型ウエル層と、
前記浅いp型ウエル層上に設けられ、n型ソース・ドレイン拡散層、ゲート酸化膜、及びゲート電極とを有するトランジスタと、
重金属イオンを捕獲するための重金属捕獲領域と、
を具備した半導体装置であって、
前記重金属捕獲領域は、前記p型半導体母体基板において前記深いn型ウエル層に近接した部分および前記浅いp型ウエル層において前記深いn型ウエル層に近接した部分に設けられている
半導体装置。 - 請求項6に記載された半導体装置であって、
前記重金属捕獲領域は、酸素が析出した酸素析出領域を含む
半導体装置。 - 請求項6に記載された半導体装置であって、
前記重金属捕獲領域は、結晶格子が歪んだ格子歪み部を含む
半導体装置。 - 請求項8に記載された半導体装置であって、
前記格子歪み部は、ホウ素濃度が周囲よりも高濃度化していることによって、格子が歪んでいる
半導体装置。 - 請求項8に記載された半導体装置であって、
前記格子歪み部は、チタンシリサイドを含むことによって格子が歪んでいる
半導体装置。 - 請求項8に記載された半導体装置であって、
前記格子歪み部は、炭素が導入されることによって、格子が歪んでいる
半導体装置。
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