JP5666567B2 - 半導体装置およびそれを用いたｒｆｉｄタグならびに表示装置 - Google Patents
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Description
本発明は、半導体装置およびそれを用いたＲＦＩＤタグ、表示装置などの電子装置に関し、特に、酸化物半導体をチャネル層に用いた薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を有する半導体装置に適用して有効な技術に関するものである。
薄膜トランジスタ（ＴＦＴ）は、素子面積が小さく、省スペースであることから、携帯電話、ノートパソコン、ＰＤＡなどのような携帯装置の表示装置駆動用トランジスタとして使用されている。
従来、薄膜トランジスタの大部分は、アモルファスシリコンや多結晶シリコンに代表されるシリコン系半導体材料により作製されていた。しかしながら、シリコン系半導体材料を用いた薄膜トランジスタは、サブスレッショルド係数が２００ｍＶ／ｄｅｃａｄｅ程度と大きく、この薄膜トランジスタで回路を形成した場合、通常の大規模集積回路のような１〜３Ｖ程度の低電圧での駆動が難しいという問題がある。また、オフ電流が大きいことから、待機消費電流を小さくすることが難しいという問題もある。
これらの問題を解決するためには、薄膜トランジスタのオフ状態において、完全空乏化状態を実現すればよいが、シリコン系半導体材料を用いた薄膜トランジスタの場合は、作製プロセス上、完全空乏化状態を実現することが容易でない。
このような理由から、近年、バンドギャップの広い酸化物半導体をチャネル層に用いた薄膜トランジスタの研究開発が活発に行われている。
例えば非特許文献１（ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，(2008))の７７頁〜８０頁には、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（ＩＧＺＯ）をチャネル層に用いた薄膜トランジスタにおいて、チャネル層の厚さを１０ｎｍ程度まで薄くすると、サブスレッショルド係数が１００ｍＶ／ｄｅｃａｄｅ以下になることが報告されている。
また、上記非特許文献１の７３頁〜７６頁、および特許文献１（特開２００９−１７０９０５号公報）には、酸化物半導体層を２層以上積層することによって、単層チャネル構造の薄膜トランジスタに比べて２倍以上高いオン電流と電界効果移動度を実現できることが報告されている。
この他にも、酸化物半導体をチャネル層に用いた薄膜トランジスタは、低温での作製が可能であることから、ガラス基板上やフレキシブル基板上にデバイスを形成することが容易であり、従来にない新デバイスを安価に作製できる利点がある。また、酸化物半導体の特徴である透明性を利用することにより、表示装置は勿論のこと、ＲＦＩＤタグなど、各種電子装置への適用も可能となる。
ＩＥＤＭ Ｔｅｃｈ．Ｄｉｇ．，(2008)
酸化物半導体をチャネル層に用いた薄膜トランジスタで回路を形成する場合、低消費電力駆動の観点からは、小さいサブスレッショルド係数が要求され、高速動作の観点からは、高いオン電流および高い電界効果移動度が要求される。また、回路の安定動作のためには、しきい電位の制御が要求される。
前述したように、非特許文献１には、酸化物半導体からなるチャネル層の膜厚を薄くすることによって、１００ｍＶ／ｄｅｃａｄｅ以下のサブスレッショルド係数を実現できることが報告されている。しかし、この場合は、チャネル層の薄膜化に伴って、オン電流や電界効果移動度の低下を引き起こすことが問題となる。
また、非特許文献１および特許文献１には、酸化物半導体層を２層以上積層することによって、高いオン電流および高い電界効果移動度を実現できることが報告されている。しかし、このような構造を持つ薄膜トランジスタにおいても、１００ｍＶ／ｄｅｃａｄｅ以下のサブスレッショルド係数を実現することは困難であることが、本発明者の検討によって明らかとなった。
このように、酸化物半導体をチャネル層に用いた薄膜トランジスタは、サブスレッショルド係数の低減と、オン電流および電界効果移動度の向上を両立させることが困難であるという問題がある。
本発明の目的は、酸化物半導体をチャネル層に用いた薄膜トランジスタにおいて、１００ｍＶ／ｄｅｃａｄｅ以下のサブスレッショルド係数と、単層チャネル構造に比べて２倍以上高いオン電流および電界効果移動度を共に実現する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願の一発明は、基板の主面上に形成されたゲート絶縁膜、ゲート電極、チャネル層、ソース電極、およびドレイン電極を有する薄膜トランジスタを備えた半導体装置であって、前記薄膜トランジスタの前記チャネル層は、少なくともＩｎと酸素とを含み、さらにＺｎ、Ｃｄ、Ａｌ、Ｇａ、Ｓｉ、Ｓｎ、Ｃｅ、Ｇｅのうち、いずれか一種以上の元素を含む酸化物半導体からなり、前記チャネル層の一部には、前記チャネル層の他の領域に比べて前記Ｉｎの濃度が３０原子％以上高い極大値を持つ高濃度領域が設けられているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
１００ｍＶ／ｄｅｃａｄｅ以下のサブスレッショルド係数と、高いオン電流および電界効果移動度とを備えた薄膜トランジスタを有する半導体装置を実現することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合や、断面図であってもハッチングを省略する場合がある。
（実施の形態１）
本実施の形態１は、ボトムゲート／トップコンタクト型薄膜トランジスタに適用したものである。ここで、ボトムゲートとは、ゲート電極がチャネル層よりも下層に配置される構造を示し、トップコンタクトとは、ソース電極およびドレイン電極がチャネル層よりも上層に配置される構造を示している。以下、ボトムゲート／トップコンタクト型薄膜トランジスタの製造方法を工程順に説明する。
本実施の形態１は、ボトムゲート／トップコンタクト型薄膜トランジスタに適用したものである。ここで、ボトムゲートとは、ゲート電極がチャネル層よりも下層に配置される構造を示し、トップコンタクトとは、ソース電極およびドレイン電極がチャネル層よりも上層に配置される構造を示している。以下、ボトムゲート／トップコンタクト型薄膜トランジスタの製造方法を工程順に説明する。
まず、図１に示すように、絶縁性の基板１０を用意する。基板１０の材料としては、例えばシリコン（Ｓｉ）、サファイア、石英、ガラス、フレキシブルな樹脂シート（いわゆるプラスチックフィルム）などを例示することができる。上記樹脂シートの材料としては、例えばポリエチレンテレフタレート、ポリエチレンナフタレート、ポリエーテルイミド、ポリアクリレート、ポリイミド、ポリカーボネート、セルローストリアセテート、セルロースアセテートプロピオネートなどを例示することができる。さらに、必要に応じて上記した基板材料の表面に絶縁コーティングを施したものを使用することもできる。
次に、図２に示すように、基板１０上に導電膜を形成した後、この導電膜をパターニングすることによりゲート電極１１を形成する。ゲート電極１１を構成する導電膜としては、例えばモリブデン（Ｍｏ）、クロム（Ｃｒ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、銀（Ａｇ）、コバルト（Ｃｏ）、亜鉛（Ｚｎ）、金（Ａｕ）、白金（Ｐｔ）のような金属の単層膜、これらの金属の合金膜、これらの金属の積層膜を例示することができる。また、ＩＴＯ（Ｉｎ−Ｓｎ−Ｏ：インジウム錫酸化物）、Ａｌ、ガリウム（Ｇａ）、Ｉｎまたはボロン（Ｂ）などを添加した酸化亜鉛（ＺｎＯ）のような導電性金属酸化物膜や、これらと上記金属との積層膜を使用することもできる。さらに、窒化チタン（ＴｉＮ）のような導電性金属窒化物膜、これらと上記金属との積層膜、キャリアを高濃度にドーピングした半導体膜などを使用することもできる。
上記導電膜の形成は、ＣＶＤ法、スパッタリング法、蒸着法などにより行う。また、上記導電膜のパターニングは、フォトレジスト膜をマスクに用いたドライエッチングまたはウェットエッチングにより行う。
次に、図３に示すように、ゲート電極１１が形成された基板１０上にゲート絶縁膜１２を形成する。
ゲート絶縁膜１２を構成する絶縁膜としては、例えば酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、Ｙ２Ｏ３（酸化イットリウム）膜、ＨｆＯ２（酸化ハフニウム）膜、イットリア安定化ジルコニア（ＹＳＺ）膜、有機系高分子絶縁膜などを例示することができる。上記有機系高分子絶縁膜の材料としては、ポリイミド誘導体、ベンゾシクロブテン誘導体、フォトアクリル誘導体、ポリスチレン誘導体、ポリビニルフェノール誘導体、ポリエステル誘導体、ポリカーボネート誘導体、ポリエステル誘導体、ポリ酢酸ビニル誘導体、ポリウレタン誘導体、ポリスルフォン誘導体、アクリレート樹脂、アクリル樹脂、エポキシ樹脂、パリレンなどを例示することができる。
上記絶縁膜の形成は、ＣＶＤ法、スパッタリング法、蒸着法、塗布法などにより行う。また、上記絶縁膜のパターニングは、フォトレジスト膜をマスクに用いたドライエッチングまたはウェットエッチングにより行う。本実施の形態では、ＣＶＤ法を用いて膜厚１００ｎｍの酸化シリコン膜からなるゲート絶縁膜１２を堆積する。
次に、図４に示すように、ゲート絶縁膜１２上に酸化物半導体層１３を形成した後、フォトレジスト膜をマスクに用いたウェットエッチングで酸化物半導体層１３をパターニングすることにより、ゲート電極１１の上部とその近傍の領域に酸化物半導体層１３を残す。
上記酸化物半導体層１３は、薄膜トランジスタのチャネル層を構成する半導体層であり、少なくともＩｎと酸素（Ｏ）とを含み、さらにＺｎ、カドミウム（Ｃｄ）、Ａｌ、Ｇａ、Ｓｉ、Ｓｎ、セリウム（Ｃｅ）、ゲルマニウム（Ｇｅ）のうち、いずれか一種以上の元素を含む化合物である。酸化物半導体層１３の形成は、スパッタリング法、ＣＶＤ法、パルスレーザーデポジション（Pulsed Laser Deposition：ＰＬＤ）法、塗布法、印刷法、共蒸着法などにより行なう。また、酸化物半導体層１３を形成した後、薄膜トランジスタの性能を向上させるために、基板１０にアニール処理を施してもよい。
上記酸化物半導体層１３を形成する際は、酸化物半導体層１３に含まれるＩｎ元素の濃度が膜厚方向に沿って一様になるように成膜するのではなく、酸化物半導体層１３内の一部にＩｎ濃度の高い領域（図４に示す高濃度領域１３ｄ）が生じるように、Ｉｎ濃度プロファイルを制御しながら成膜する。このとき、酸化物半導体層１３内において、Ｉｎ濃度の高い領域（高濃度領域１３ｄ）と他の領域のＩｎ濃度差は、酸素元素以外の構成元素で算出した場合、最大で３０原子％以上とする。すなわち、酸化物半導体層１３内において、Ｉｎ濃度の高い領域（高濃度領域１３ｄ）は、酸素元素以外の構成元素で算出した場合、他の領域に比べてＩｎ濃度が３０原子％以上高い極大値を持つように成膜される。
酸化物半導体層１３の全体の膜厚は、１００ｎｍ以下とする。また、高濃度領域１３ｄの膜厚は２０ｎｍ以下とし、好ましくは６ｎｍ以下とする。本実施の形態では、Ｉｎ-Ｓｎ-Ｇａ-Ｚｎ-Ａｌ-Ｏを同時に成膜できる多元スパッタリング装置を用い、ゲート絶縁膜１２上に膜厚２５ｎｍの酸化物半導体層１３を堆積する。また、このとき、ゲート電極１１に最も近接した領域、すなわちゲート絶縁膜１２と接する領域に膜厚６ｎｍの高濃度領域１３ｄを形成する。なお、酸化物半導体層１３内におけるＩｎ濃度プロファイルの制御は、スパッタ条件を制御することによって行うが、共蒸着法によっても、目的の濃度に制御することが可能である。
次に、図５に示すように、酸化物半導体層１３上に導電膜を形成した後、この導電膜をパターニングすることによりソース電極１４ｓおよびドレイン電極１４ｄを形成する。ソース電極１４ｓおよびドレイン電極１４ｄを構成する導電膜としては、前述したゲート電極１１を構成する各種導電膜を例示することができる。導電膜の形成は、ＣＶＤ法、スパッタリング法、蒸着法などにより行い、導電膜のパターニングは、フォトレジスト膜をマスクに用いたドライエッチングまたはウェットエッチングにより行う。
その後、ドライエアー雰囲気中において１２５℃、３時間のアニールを実施することにより、本実施の形態１の薄膜トランジスタが完成する。この薄膜トランジスタのチャネル長は０．１ｍｍであり、チャネル幅は２ｍｍである。
図６は、上記の方法で作製した薄膜トランジスタのゲート絶縁膜１２と酸化物半導体層１３との界面近傍における構成元素の組成分布を、エネルギー分散型Ｘ線スペクトロスコピー（ＥＤＸ）法により分析した結果を示したものである。
分析した元素は、酸化物半導体層１３中の酸素を除いた構成元素（Ｉｎ、Ｓｎ、Ｇａ、Ｚｎ、Ａｌ）と、ゲート絶縁膜１２中の酸素を除いた構成元素（Ｓｉ）である。分析に使用したビーム径は１ｎｍ以下とし、１．５ｎｍピッチで分析が可能となる。図６の横軸の原点（０）は、ゲート絶縁膜１２と酸化物半導体層１３との界面とした。
図６に示すように、ゲート絶縁膜１２との界面から６ｎｍまでの領域にＩｎ濃度の高い領域（高濃度領域１３ｄ）が形成されていることが確認できる。このとき、高濃度領域１３ｄ内におけるＩｎ濃度のピーク値と、酸化物半導体層１３内の他の領域におけるＩｎ濃度との差は、３０原子％以上であった。
図７は、上記の方法で作製した薄膜トランジスタのゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。図７に示すように、この薄膜トランジスタのサブスレッショルド係数は、６８ｍＶ／ｄｅｃａｄｅであった。また、電界効果移動度は５０ｃｍ２／Ｖｓ以上を示し、オン電流は２×１０−４Ａを示した。
（比較例１）
酸化物半導体層１３内において、高濃度領域１３ｄのＩｎ濃度のピーク値と、他の領域のＩｎ濃度との差を３０原子％未満とした以外は、上記実施の形態１と同一の条件で薄膜トランジスタを作製した。
酸化物半導体層１３内において、高濃度領域１３ｄのＩｎ濃度のピーク値と、他の領域のＩｎ濃度との差を３０原子％未満とした以外は、上記実施の形態１と同一の条件で薄膜トランジスタを作製した。
図８は、比較例１の薄膜トランジスタのゲート絶縁膜１２と酸化物半導体層１３との界面近傍における構成元素の組成分布を、エネルギー分散型Ｘ線スペクトロスコピー（ＥＤＸ）法により分析した結果を示したものである。
分析した元素は、酸化物半導体層１３中の酸素を除いた構成元素（Ｉｎ、Ｓｎ、Ｇａ、Ｚｎ、Ａｌ）と、ゲート絶縁膜１２中の酸素を除いた構成元素（Ｓｉ）である。分析に使用したビーム径は１ｎｍ以下とした。図８の横軸の原点（０）は、ゲート絶縁膜１２と酸化物半導体層１３との界面とした。
図８に示すように、ゲート絶縁膜１２との界面から６ｎｍまでの領域にＩｎ濃度の高い領域（高濃度領域１３ｄ）が形成されていることが確認できる。このとき、高濃度領域１３ｄ内におけるＩｎ濃度の極大値と、他の領域のＩｎ濃度との差は、３０原子％未満であった。また、この薄膜トランジスタのサブスレッショルド係数は、１５０ｍＶ／ｄｅｃａｄｅであった。電界効果移動度は５０ｃｍ２／Ｖｓ以上を示し、オン電流は２×１０−４Ａを示した。
この結果から、酸化物半導体層１３内において、高濃度領域１３ｄと他の領域のＩｎ濃度差が小さくなると、電界効果移動度やオン電流には変化がないものの、サブスレッショルド係数が著しく増加することが分かった。その理由として、酸化物半導体層１３内の他の領域（高濃度領域１３ｄ以外の領域）でもＩｎ濃度が比較的高くなるため、キャリア伝導に起因するＩｎ元素の５ｓ電子が上記他の領域でもキャリアのネットワークを形成できるようになる。その結果、見掛け上、酸化物半導体層１３全体が膜厚の大きい単層のチャネル層として機能するためと推測される。
このように、酸化物半導体層１３内の高濃度領域１３ｄにおけるＩｎ濃度の極大値と、他の領域のＩｎ濃度との差を３０原子％以上とすることにより、１００ｍＶ／ｄｅｃａｄｅ以下のサブスレッショルド係数と、５０ｃｍ２／Ｖｓ以上の高い電界効果移動度と、２×１０−４Ａ以上のオン電流とを示す薄膜トランジスタを実現することができる。従って、実施の形態１の薄膜トランジスタを使って回路を形成することにより、低電圧で高速動作が可能な高性能薄膜トランジスタ回路を実現することが可能となる。
（実施の形態２）
前記実施の形態１と同様の材料、プロセスを用い、高濃度領域（１３ｄ）の膜厚が（１）６ｎｍ以下、（２）２０ｎｍ、（３）５０ｎｍである３種の薄膜トランジスタを作製し、高濃度領域の膜厚とサブスレッショルド係数との関係を調べた。ここでは、高濃度領域におけるＩｎ濃度の極大値と、他の領域のＩｎ濃度との差を４０原子％以上とした。図９にその結果を示す。また、比較のために、Ｉｎ-Ｇａ-Ｚｎ-Ｏ（ＩＧＺＯ）からなる酸化物半導体層の膜厚とサブスレッショルド係数との関係も図９に示した。
前記実施の形態１と同様の材料、プロセスを用い、高濃度領域（１３ｄ）の膜厚が（１）６ｎｍ以下、（２）２０ｎｍ、（３）５０ｎｍである３種の薄膜トランジスタを作製し、高濃度領域の膜厚とサブスレッショルド係数との関係を調べた。ここでは、高濃度領域におけるＩｎ濃度の極大値と、他の領域のＩｎ濃度との差を４０原子％以上とした。図９にその結果を示す。また、比較のために、Ｉｎ-Ｇａ-Ｚｎ-Ｏ（ＩＧＺＯ）からなる酸化物半導体層の膜厚とサブスレッショルド係数との関係も図９に示した。
図９に示すように、高濃度領域の膜厚が６ｎｍ以下のとき、サブスレッショルド係数は７０ｍＶ／ｄｅｃａｄｅ程度を示し、膜厚が２０ｎｍのときは、１００ｍＶ／ｄｅｃａｄｅ以下を示した。高濃度領域の膜厚が増加するにつれてサブスレッショルド係数が増加し、膜厚が５０ｎｍのときは、約２００ｍＶ／ｄｅｃａｄｅを示した。また、Ｉｎ-Ｇａ-Ｚｎ-Ｏ（ＩＧＺＯ）からなる単層の酸化物半導体層の場合は、その膜厚が２５ｎｍのとき、サブスレッショルド係数が２００ｍＶ／ｄｅｃａｄｅ以上となった。
これらの結果から、１００ｍＶ／ｄｅｃａｄｅのサブスレッショルド係数を実現するためには、高濃度領域の膜厚を２０ｎｍ以下にしなければならないことが分かる。また、高濃度領域の膜厚を６ｎｍ以下にすることで、より小さいサブスレッショルド係数を実現できることが分かる。なお、高濃度領域の膜厚を薄くし過ぎると上記の効果が小さくなるので、高濃度領域の膜厚は、少なくとも３ｎｍ以上とすることが望ましい。
このように、膜厚が２０ｎｍ以下の高濃度領域におけるＩｎ濃度の極大値と、他の領域のＩｎ濃度との差を４０原子％以上とすることにより、１００ｍＶ／ｄｅｃａｄｅ以下のサブスレッショルド係数と、５０ｃｍ２／Ｖｓ以上の高い電界効果移動度と、２×１０−４Ａ以上のオン電流とを示す薄膜トランジスタを実現することができる。従って、この薄膜トランジスタを使って回路を形成することにより、低電圧で高速動作が可能な高性能薄膜トランジスタ回路を実現することが可能となる。
（実施の形態３）
高濃度領域（１３ｄ）の有無による効果の比較検討を行うため、酸化物半導体層（１３）内に高濃度領域を有する薄膜トランジスタ（サンプルＡ）、および酸化物半導体層内に高濃度領域を有しない薄膜トランジスタ（サンプルＢ）を作製した。サンプルＡの酸化物半導体層はＩｎ−Ｓｎ−Ｚｎ−Ｏで構成し、サンプルＢの酸化物半導体層はＩｎ−Ｇａ−Ｚｎ−Ｏで構成した。また、酸化物半導体層以外は、前記実施の形態１と同様の材料、プロセスを用いた。
高濃度領域（１３ｄ）の有無による効果の比較検討を行うため、酸化物半導体層（１３）内に高濃度領域を有する薄膜トランジスタ（サンプルＡ）、および酸化物半導体層内に高濃度領域を有しない薄膜トランジスタ（サンプルＢ）を作製した。サンプルＡの酸化物半導体層はＩｎ−Ｓｎ−Ｚｎ−Ｏで構成し、サンプルＢの酸化物半導体層はＩｎ−Ｇａ−Ｚｎ−Ｏで構成した。また、酸化物半導体層以外は、前記実施の形態１と同様の材料、プロセスを用いた。
図１０は、サンプルＡの酸化物半導体層表面からゲート絶縁膜（１２）表面までの構成元素の組成分布を、二次イオン質量分析計（ＳＩＭＳ）により分析した結果を示したものである。この図から分かるように、サンプルＡの酸化物半導体層は、膜厚が６ｎｍ程度の高濃度領域を有しており、この高濃度領域におけるＩｎ濃度の極大値と他の領域のＩｎ濃度との差は、３０原子％以上を示している。また、サンプルＡのサブスレッショルド係数は６９ｍＶ／ｄｅｃａｄｅを示し、電界効果移動度は５０ｃｍ２／Ｖｓ以上、オン電流は２×１０−４Ａをそれぞれ示した（図１２）。
図１１は、サンプルＢの酸化物半導体層表面からゲート絶縁膜（１２）表面までの構成元素の組成分布を、二次イオン質量分析計（ＳＩＭＳ）により分析した結果を示したものである。この図から分かるように、サンプルＢの酸化物半導体層中には高濃度領域が見られず、Ｉｎ濃度はほぼ一定値を示した。また、サンプルＢのサブスレッショルド係数は２５０ｍＶ／ｄｅｃａｄｅを示し、電界効果移動度は２５ｃｍ２／Ｖｓ以上、オン電流は０．９×１０−４Ａをそれぞれ示した（図１２）。
以上の結果から、酸化物半導体層内の他の領域におけるＩｎ濃度との差が３０％以上の極大値を有する高濃度領域を設けることにより、１００ｍＶ／ｄｅｃａｄｅ以下のサブスレッショルド係数と、５０ｃｍ２／Ｖｓ以上の高い電界効果移動度と、２×１０−４Ａ以上のオン電流とを示す薄膜トランジスタが得られることが分かった。
（実施の形態４）
本実施の形態４は、トップゲート／ボトムコンタクト型薄膜トランジスタに適用したものである。ここで、トップゲートとは、ゲート電極がチャネル層よりも上層に配置される構造を示し、ボトムコンタクトとは、ソース電極およびドレイン電極がチャネル層よりも下層に配置される構造を示している。以下、トップゲート／ボトムコンタクト型薄膜トランジスタの製造方法を工程順に説明する。
本実施の形態４は、トップゲート／ボトムコンタクト型薄膜トランジスタに適用したものである。ここで、トップゲートとは、ゲート電極がチャネル層よりも上層に配置される構造を示し、ボトムコンタクトとは、ソース電極およびドレイン電極がチャネル層よりも下層に配置される構造を示している。以下、トップゲート／ボトムコンタクト型薄膜トランジスタの製造方法を工程順に説明する。
まず、図１３に示すように、絶縁性の基板１０上に形成した導電膜をパターニングすることにより、ソース電極１４ｓおよびドレイン電極１４ｄを形成する。ソース電極１４ｓおよびドレイン電極１４ｄを構成する導電膜およびそのパターニング方法は、前記実施の形態１で例示したものを使用することができる。
次に、図１４に示すように、ソース電極１４ｓおよびドレイン電極１４ｄが形成された基板１０上に酸化物半導体層１３を形成した後、この酸化物半導体層１３をパターニングすることにより、ソース電極１４ｓとドレイン電極１４ｄの間の領域に酸化物半導体層１３を残す。
本実施の形態４では、まず、基板１０上にＩｎ-Ｓｉ−Ｇｅ−Ｚｎ−Ｏからなる酸化物半導体層１３を形成する。酸化物半導体層１３は、前述したスパッタリング法、ＣＶＤ法、ＰＬＤ法、塗布法、印刷法、共蒸着法などにより形成し、膜厚は１００ｎｍ以下とする。
続いて、基板１０を３００℃程度で熱処理し、酸化物半導体層１３中の元素を拡散させることにより、酸化物半導体層１３内に元素の濃度勾配を形成する。これにより、酸化物半導体層１３の一部に、酸化物半導体層１３内の他の領域に比べてＩｎ濃度が３０原子％以上高い極大値を持った高濃度領域１３ｄを後の工程で形成するゲート電極１１側に形成する。高濃度領域１３ｄの膜厚は２０ｎｍ以下とし、好ましくは６ｎｍ以下とする。
その後、フォトレジスト膜をマスクに用いたドライエッチングまたはウェットエッチングで酸化物半導体層１３をパターニングする。
次に、図１５に示すように、酸化物半導体層１３の上部にゲート絶縁膜１２を形成し、続いて、ゲート絶縁膜１２の上部にゲート電極１１を形成する。ゲート絶縁膜１２を構成する絶縁膜およびゲート電極１１を構成する導電膜とそれらのパターニング方法は、前記実施の形態１と同じでよい。ここまでの工程で、本実施の形態４の薄膜トランジスタが完成する。この薄膜トランジスタのチャネル長は０．１ｍｍであり、チャネル幅は２ｍｍである。
この薄膜トランジスタの特性を調べたところ、サブスレッショルド係数は、７３ｍＶ／ｄｅｃａｄｅであった。また、電界効果移動度は５０ｃｍ２／Ｖｓ以上を示し、オン電流は２×１０−４Ａを示した。
（実施の形態５）
酸化物半導体層１３を構成する元素のうち、ＩｎをＣｄ、ＳｎおよびＣｅに代えた他は、前記実施の形態４と同一の材料、プロセスで薄膜トランジスタを作製した。この薄膜トランジスタの特性を調べたところ、サブスレッショルド係数は、１００ｍＶ／ｄｅｃａｄｅ程度であった。また、電界効果移動度は３０〜５０ｃｍ２／Ｖｓ程度を示し、オン電流は２×１０−４Ａを示した。
酸化物半導体層１３を構成する元素のうち、ＩｎをＣｄ、ＳｎおよびＣｅに代えた他は、前記実施の形態４と同一の材料、プロセスで薄膜トランジスタを作製した。この薄膜トランジスタの特性を調べたところ、サブスレッショルド係数は、１００ｍＶ／ｄｅｃａｄｅ程度であった。また、電界効果移動度は３０〜５０ｃｍ２／Ｖｓ程度を示し、オン電流は２×１０−４Ａを示した。
この結果は、酸化物半導体層１３の伝導メカニズムが電子のｓ軌道に強く依存することを示しており、Ｉｎ以外であっても、ｓ軌道を用いることのできる元素であれば、Ｉｎと同様の効果が得られることが分かった。
（実施の形態６）
本実施の形態６は、ボトムゲート／ボトムコンタクト型薄膜トランジスタに適用したものである。ここで、ボトムゲートとは、ゲート電極がチャネル層よりも下層に配置される構造を示し、ボトムコンタクトとは、ソース電極およびドレイン電極がチャネル層よりも下層に配置される構造を示している。
本実施の形態６は、ボトムゲート／ボトムコンタクト型薄膜トランジスタに適用したものである。ここで、ボトムゲートとは、ゲート電極がチャネル層よりも下層に配置される構造を示し、ボトムコンタクトとは、ソース電極およびドレイン電極がチャネル層よりも下層に配置される構造を示している。
ボトムゲート／ボトムコンタクト型薄膜トランジスタを製造するには、まず、図１６に示すように、基板１０上にゲート電極１１、ゲート絶縁膜１２、ソース電極１４ｓおよびドレイン電極１４ｄをこの順で形成する。使用する材料およびプロセスは、前記実施の形態１と同じである。
次に、図１７に示すように、前記実施の形態１のプロセスを用いてソース電極１４ｓおよびドレイン電極１４ｄの上部に酸化物半導体層１３を形成する。本実施の形態６の酸化物半導体層１３は、Ｉｎ−Ｃｅ−Ｚｎ−Ｓｎ−Ｏからなり、その膜厚は５０ｎｍである。また、前記実施の形態１〜５の薄膜トランジスタは、いずれもゲート電極１１側の酸化物半導体層１３内に高濃度領域１３ｄを形成しているが、本実施の形態６では、ゲート電極１１から離れた側の酸化物半導体層１３内に高濃度領域１３ｄを形成する。この高濃度領域１３ｄの膜厚は、１０ｎｍである。
ここまでの工程で、本実施の形態６の薄膜トランジスタが完成する。この薄膜トランジスタのチャネル長は０．１ｍｍであり、チャネル幅は２ｍｍである。
図１８は、上記の方法で作製した薄膜トランジスタのゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）との関係を示すグラフである。図１８に示すように、この薄膜トランジスタのサブスレッショルド係数は、実施の形態１の薄膜トランジスタと同様、１００ｍＶ／ｄｅｃａｄｅ以下のサブスレッショルド係数、５０ｃｍ２／Ｖｓ以上の電界効果移動度、および２×１０−４Ａ程度のオン電流を示した。
また、しきい電位は−２０Ｖにシフトしたが、このシフト量は、酸化物半導体層１３の膜厚および高濃度領域１３ｄの膜厚に依存することが分かった。これは、酸化物半導体層１３と高濃度領域１３ｄの膜厚を制御することによって、薄膜トランジスタのしきい電位値を制御できることを示している。従って、前記実施の形態１の薄膜トランジスタと本実施の形態６の薄膜トランジスタのように、しきい電位が互いに異なる２種類の薄膜トランジスタを組み合わせて使うことにより、安定に動作する機能性回路を実現することが可能となる。
（実施の形態７）
本実施の形態７は、トップゲート／トップコンタクト型薄膜トランジスタに適用したものである。ここで、トップゲートとは、ゲート電極がチャネル層よりも上層に配置される構造を示し、トップコンタクトとは、ソース電極およびドレイン電極がチャネル層よりも上層に配置される構造を示している。
本実施の形態７は、トップゲート／トップコンタクト型薄膜トランジスタに適用したものである。ここで、トップゲートとは、ゲート電極がチャネル層よりも上層に配置される構造を示し、トップコンタクトとは、ソース電極およびドレイン電極がチャネル層よりも上層に配置される構造を示している。
トップゲート／トップコンタクト型薄膜トランジスタを製造するには、まず、図１９に示すように、基板１０上に酸化物半導体層１３を形成する。本実施の形態７の酸化物半導体層１３は、共蒸着法で堆積したＩｎ−Ｚｎ−Ｓｎ−Ｏからなり、その膜厚は５０ｎｍである。また、高濃度領域１３ｄは、後の工程で形成するゲート電極１１から離れた側（基板１０に近い側）に形成し、その膜厚は５ｎｍである。
次に、図２０に示すように、酸化物半導体層１３の上部にソース電極１４ｓおよびドレイン電極１４ｄ、ゲート絶縁膜１２、ゲート電極１１をこの順で形成する。使用する材料およびプロセスは、前記実施の形態１と同じである。
ここまでの工程で、本実施の形態７の薄膜トランジスタが完成する。この薄膜トランジスタのチャネル長は０．１ｍｍであり、チャネル幅は２ｍｍである。
上記の方法で作製した薄膜トランジスタのサブスレッショルド係数、電界効果移動度、オン電流は、いずれも前記実施の形態６の薄膜トランジスタと同等であった。また、しきい電位は−１０Ｖにシフトした。
（実施の形態８）
図２１は、前記実施の形態１〜７のいずれかの薄膜トランジスタを使用してアンテナ共振回路２１、整流器２２、変調器２３、デジタル回路２４などを構成したＲＦＩＤタグ２０の概略構成を示している。
図２１は、前記実施の形態１〜７のいずれかの薄膜トランジスタを使用してアンテナ共振回路２１、整流器２２、変調器２３、デジタル回路２４などを構成したＲＦＩＤタグ２０の概略構成を示している。
ＲＦＩＤタグ２０は、例えば１３．５６ＭＨｚの高周波を使って外部のリーダ／ライタ２５と無線で通信を行うことができるようになっている。また、薄膜トランジスタのチャネル層を構成する酸化物半導体層（１３）は、透明材料であることから、ＩＣチップ内にほとんど透明な回路を形成することができる。
例えば、ＩＣチップの電極および配線をＩＴＯなどの透明導電膜で構成し、回路素子を本発明の薄膜トランジスタで構成することにより、例えば１３．５６ＭＨｚの高周波（ＲＦ）で送受信を行う透明な無線ＩＣタグを作製することができる。このような無線ＩＣタグは、従来のＲＦＩＤタグとは異なり、ＩＣチップやアンテナがほぼ透明であることから、フィルムやカードに取り付けた場合、フィルムやカードにあらかじめ印刷された意匠を損なうことがない。
（実施の形態９）
図２２は、本実施の形態９の半導体装置の構成を示す回路ブロック図である。本実施の形態９の半導体装置は、前記実施の形態１〜７のいずれかの薄膜トランジスタを含む素子を基板３０上にアレイ状に配置した構成になっている。上記薄膜トランジスタをアレイ内の各素子のスイッチングトランジスタや駆動用トランジスタに用いることはもちろん、この薄膜トランジスタのゲート電極（１１）と接続されるゲート配線３１に信号を送るゲート線駆動回路３２や、この薄膜トランジスタのソース電極（１４ｓ）およびドレイン電極（１４ｄ）と接続されるデータ配線３３に信号を送るデータ線駆動回路３４を構成するトランジスタに用いてもよい。この場合、各素子の薄膜トランジスタとゲート線駆動回路３２あるいはデータ線駆動回路３４内の薄膜トランジスタを並行して形成することができる。
図２２は、本実施の形態９の半導体装置の構成を示す回路ブロック図である。本実施の形態９の半導体装置は、前記実施の形態１〜７のいずれかの薄膜トランジスタを含む素子を基板３０上にアレイ状に配置した構成になっている。上記薄膜トランジスタをアレイ内の各素子のスイッチングトランジスタや駆動用トランジスタに用いることはもちろん、この薄膜トランジスタのゲート電極（１１）と接続されるゲート配線３１に信号を送るゲート線駆動回路３２や、この薄膜トランジスタのソース電極（１４ｓ）およびドレイン電極（１４ｄ）と接続されるデータ配線３３に信号を送るデータ線駆動回路３４を構成するトランジスタに用いてもよい。この場合、各素子の薄膜トランジスタとゲート線駆動回路３２あるいはデータ線駆動回路３４内の薄膜トランジスタを並行して形成することができる。
アクティブマトリクス型液晶表示装置に上述したアレイを適用する場合、各素子は、例えば、図２３に示すような構成になる。図中のｘ方向に延在するゲート配線３１に走査信号が供給されると、薄膜トランジスタ３５がオンし、このオンされた薄膜トランジスタ３５を通して、図中のｙ方向に延在するデータ配線３３からの映像信号が画素電極３６に供給される。
なお、ゲート配線３１は、図中のｙ方向に並設され、データ配線３３は、図中のｘ方向に並設され、隣接する一対のゲート配線３１と隣接する一対のデータ配線３３とで囲まれた領域（画素領域）に画素電極３６が配置されている。この場合、例えば、データ配線３３がソース電極（１４ｓ）と電気的に接続され、画素電極３６がドレイン電極（１４ｄ）と電気的に接続される。あるいは、データ配線３３がソース電極（１４ｓ）を兼ねてもよい。また、液晶表示装置に限らず、有機ＥＬ表示装置などに上述したアレイを適用してもよい。この場合、画素回路を構成するトランジスタに薄膜トランジスタを適用する。さらには、上述したアレイを記憶素子に適用し、選択トランジスタに薄膜トランジスタを適用してもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、酸化物半導体をチャネル層に用いた薄膜トランジスタ（ＴＦＴ）を有する半導体装置に適用することができる。
Claims (3)
- 基板の主面上に形成されたゲート絶縁膜、ゲート電極、チャネル層、ソース電極、およびドレイン電極をそれぞれ有する第１および第２薄膜トランジスタを備えた半導体装置であって、
前記第１および第２薄膜トランジスタのそれぞれの前記チャネル層は、少なくともＩｎと酸素とを含み、さらにＺｎ、Ｃｄ、Ａｌ、Ｇａ、Ｓｉ、Ｓｎ、Ｃｅ、Ｇｅのうち、いずれか一種以上の元素を含む酸化物半導体からなり、
前記第１薄膜トランジスタの前記チャネル層のうち、前記ゲート電極に最も近接した領域には、酸素元素以外の構成元素で算出した場合において前記チャネル層の他の領域に比べて前記Ｉｎの濃度が３０原子％以上高い極大値を持つ第１高濃度領域が２０ｎｍ以下の膜厚にて設けられており、
前記第２薄膜トランジスタの前記チャネル層のうち、前記ゲート電極から最も離れた領域には、酸素元素以外の構成元素で算出した場合において前記チャネル層の他の領域に比べて前記Ｉｎの濃度が３０原子％以上高い極大値を持つ第２高濃度領域が２０ｎｍ以下の膜厚にて設けられていることを特徴とする半導体装置。 - 前記第１および第２薄膜トランジスタのそれぞれの前記チャネル層の膜厚は、１００ｎｍ以下であることを特徴とする請求項１記載の半導体装置。
- 前記第１および第２高濃度領域の膜厚は、６ｎｍ以下であることを特徴とする請求項２記載の半導体装置。
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