JP5662184B2 - Epitaxial substrate for semiconductor device and method for manufacturing epitaxial substrate for semiconductor device - Google Patents

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Description

本発明は、半導体素子用のエピタキシャル基板に関し、特にIII族窒化物を用いて構成されるエピタキシャル基板に関する。   The present invention relates to an epitaxial substrate for a semiconductor device, and more particularly to an epitaxial substrate configured using a group III nitride.

窒化物半導体は、直接遷移型の広いバンドギャップを有し、高い絶縁破壊電界および高い飽和電子速度を有することから、ＬＥＤやＬＤなどの発光デバイスや、ＨＥＭＴなど高周波／ハイパワーの電子デバイス用半導体材料として注目されている。例えば、ＡｌＧａＮからなる障壁層とＧａＮからなるチャネル層とを積層してなるＨＥＭＴ（高電子移動度トランジスタ）素子は、窒化物材料特有の大きな分極効果（自発分極効果とピエゾ分極効果）により積層界面（ヘテロ界面）に高濃度の二次元電子ガス（２ＤＥＧ）が生成するという特徴を活かしたものである（例えば、非特許文献１参照）。   Nitride semiconductors have a wide band gap of direct transition type, a high breakdown electric field, and a high saturation electron velocity. Therefore, semiconductors for light emitting devices such as LEDs and LDs, and high frequency / high power electronic devices such as HEMTs. It is attracting attention as a material. For example, a HEMT (High Electron Mobility Transistor) element formed by laminating a barrier layer made of AlGaN and a channel layer made of GaN has a laminated interface due to a large polarization effect (spontaneous polarization effect and piezoelectric polarization effect) peculiar to nitride materials. This utilizes the feature that a high-concentration two-dimensional electron gas (2DEG) is generated at the (heterointerface) (see, for example, Non-Patent Document 1).

ＨＥＭＴ素子用エピタキシャル基板に用いる下地基板として、シリコンカーバイド（ＳｉＣ）のような、III族窒化物とは異なる組成の単結晶（異種単結晶）を用いる場合がある（例えば、特許文献１参照）。この場合、歪み超格子層や低温成長緩衝層などの緩衝層が、初期成長層として下地基板の上に形成されるのが一般的である。よって、下地基板の上に障壁層、チャネル層、および緩衝層をエピタキシャル形成してなるのが、異種単結晶からなる下地基板を用いたＨＥＭＴ素子用基板の最も基本的な構成態様となる。これに加えて、障壁層とチャネル層の間に、二次元電子ガスの空間的な閉じ込めを促進することを目的として、厚さ１ｎｍ前後のスペーサ層が設けられることもある。スペーサ層は、例えばＡｌＮなどで構成される。さらには、ＨＥＭＴ素子用基板の最表面におけるエネルギー準位の制御や、電極とのコンタクト特性の改善を目的として、例えばｎ型ＧａＮ層や超格子層からなるキャップ層が、障壁層の上に形成される場合もある。   In some cases, a single crystal (heterogeneous single crystal) having a composition different from that of group III nitride, such as silicon carbide (SiC), is used as a base substrate used for an epitaxial substrate for HEMT elements (see, for example, Patent Document 1). In this case, a buffer layer such as a strained superlattice layer or a low temperature growth buffer layer is generally formed on the base substrate as an initial growth layer. Therefore, epitaxially forming the barrier layer, the channel layer, and the buffer layer on the base substrate is the most basic configuration of the HEMT element substrate using the base substrate made of different single crystals. In addition, a spacer layer having a thickness of about 1 nm may be provided between the barrier layer and the channel layer for the purpose of promoting spatial confinement of the two-dimensional electron gas. The spacer layer is made of, for example, AlN. Furthermore, a cap layer made of, for example, an n-type GaN layer or a superlattice layer is formed on the barrier layer for the purpose of controlling the energy level at the outermost surface of the substrate for HEMT elements and improving the contact characteristics with the electrode. Sometimes it is done.

ＨＥＭＴ素子およびＨＥＭＴ素子用の基板に対しては、電力密度の増大、高効率化などの性能向上に関する課題、ノーマリーオフ動作化などの機能性向上に関する課題、高信頼性や低コスト化などの基本的な課題など、様々な課題があり、各々について活発な取り組みが行われている。   For HEMT devices and substrates for HEMT devices, there are issues related to performance improvements such as increased power density and higher efficiency, issues related to improved functionality such as normally-off operation, higher reliability and lower costs, etc. There are various issues such as basic issues, and active efforts are being made for each.

一方、エピタキシャル基板の低コスト化、さらにはシリコン系回路デバイスとの集積化などを目的として、上記のような窒化物デバイスを作製するにあたって単結晶シリコン（Ｓｉ）を下地基板として用いる研究・開発が行われている（例えば、非特許文献２参照）。ＨＥＭＴ素子用エピタキシャル基板の下地基板にシリコンのような導電性の材料を選んだ場合には、下地基板の裏面からフィールドプレート効果が付与されるので、高耐電圧や高速スイッチングが可能なＨＥＭＴ素子の設計が可能となる。   On the other hand, research and development using single crystal silicon (Si) as a base substrate for the fabrication of nitride devices as described above has been conducted for the purpose of reducing the cost of epitaxial substrates and further integrating with silicon-based circuit devices. (For example, refer nonpatent literature 2). When a conductive material such as silicon is selected for the base substrate of the epitaxial substrate for the HEMT device, a field plate effect is imparted from the back surface of the base substrate, so that a HEMT device capable of high withstand voltage and high-speed switching is provided. Design becomes possible.

また、緩衝層の抵抗が低くなると、素子の耐電圧性の向上や高速動作性の向上を阻害する場合があることが知られている。緩衝層にＭｇなどのｐ型不純物を導入することで素子の耐電圧を向上させる手法がすでに公知である（例えば特許文献２および特許文献３参照）。   Further, it is known that when the resistance of the buffer layer is lowered, improvement of the voltage resistance of the element and improvement of the high-speed operation may be hindered. A technique for improving the withstand voltage of the element by introducing a p-type impurity such as Mg into the buffer layer is already known (see, for example, Patent Document 2 and Patent Document 3).

特表２００２−５２０８８０号公報Japanese translation of PCT publication No. 2002-520880 特開２００６−３０３４７５号公報JP 2006-303475 A 特開２０１０−１７１０３２号公報JP 2010-171032 A

"Highly Reliable 250W GaN High Electron Mobility Transistor Power Amplifier" Toshihide Kikkawa, Jpn. J. Appl. Phys. 44, (2005), 4896."Highly Reliable 250W GaN High Electron Mobility Transistor Power Amplifier" Toshihide Kikkawa, Jpn. J. Appl. Phys. 44, (2005), 4896. "High power AlGaN/GaN HFET with a high breakdown voltage of over 1.8kV on 4 inch Si substrates and the suppresion of current collapse", Nariaki Ikeda, Syuusuke Kaya, Jiang Li, Yoshihiro Sato, Sadahiro Kato, Seikoh Yoshida, Proceedings of the 20th International Symposium on Power Semicoductor Devices & IC's May 18-22,2008 Oralando, FL", pp.287-290"High power AlGaN / GaN HFET with a high breakdown voltage of over 1.8kV on 4 inch Si substrates and the suppresion of current collapse", Nariaki Ikeda, Syuusuke Kaya, Jiang Li, Yoshihiro Sato, Sadahiro Kato, Seikoh Yoshida, Proceedings of the 20th International Symposium on Power Semicoductor Devices & IC's May 18-22,2008 Oralando, FL ", pp.287-290

特許文献２に開示されているのは、下地基板上にＭｇなどのｐ型不純物を導入しつつ低温成長のＧａＮからなる緩衝層を形成した後、その直上にＧａＮからなる半導体層（チャネル層）を形成する際に緩衝層から該ｐ型不純物を拡散させるようにすることで、半導体層にｐ型不純物が適度な濃度で分布する状態を実現し、これによって素子におけるリーク電流の低減と耐電圧の向上とを図る手法である。   Patent Document 2 discloses a semiconductor layer (channel layer) made of GaN immediately above a buffer layer made of GaN grown at a low temperature while introducing a p-type impurity such as Mg on a base substrate. The p-type impurity is diffused from the buffer layer when forming the p-type impurity, thereby realizing a state in which the p-type impurity is distributed at an appropriate concentration in the semiconductor layer, thereby reducing leakage current and withstand voltage in the device. This is a method for improving the quality.

係る手法の場合、下地基板の上に形成された結晶性の良くない緩衝層へのｐ型不純物の導入を前提としているので、構造上の制約が大きいという問題がある。特に、半導体層の厚みが大きくなるほど、効果を得るのが難しくなる。すなわち、半導体層の上方にまでｐ型不純物を拡散させようとすると、緩衝層に多量のｐ型不純物を導入する必要が生じるが、これは緩衝層の近傍における半導体層の結晶性の劣化を引き起こし、結果として耐電圧を向上させることが難しくなる。   In the case of such a method, since it is premised on the introduction of p-type impurities into a buffer layer having poor crystallinity formed on the base substrate, there is a problem that structural restrictions are large. In particular, as the thickness of the semiconductor layer increases, it becomes difficult to obtain the effect. That is, if it is attempted to diffuse the p-type impurity above the semiconductor layer, it is necessary to introduce a large amount of the p-type impurity into the buffer layer, which causes deterioration of the crystallinity of the semiconductor layer near the buffer layer. As a result, it is difficult to improve the withstand voltage.

一方、特許文献３に開示されているのは、多層膜緩衝層にＭｇなどのｐ型不純物を導入することで該緩衝層中のＡｌＮ／ＧａＮ界面における二次元電子ガスの発生を抑制して、素子の耐電圧を向上させる手法である。   On the other hand, Patent Document 3 discloses that a p-type impurity such as Mg is introduced into the multilayer buffer layer to suppress the generation of two-dimensional electron gas at the AlN / GaN interface in the buffer layer. This is a technique for improving the withstand voltage of the element.

しかしながら特許文献３に開示された手法を用いた場合、緩衝層中におけるＭｇ濃度が高くなり過ぎることによって緩衝層の結晶性が悪化し、リーク電流が増加してしまうという問題がある。   However, when the method disclosed in Patent Document 3 is used, there is a problem that the crystallinity of the buffer layer is deteriorated and the leakage current is increased due to the Mg concentration in the buffer layer becoming too high.

本発明は、上記課題に鑑みてなされたものであり、高耐電圧性を有するとともにｐ型不純物の拡散による結晶品質の劣化が好適に抑制された、半導体素子用のエピタキシャル基板を提供することを目的とする。   The present invention has been made in view of the above problems, and provides an epitaxial substrate for a semiconductor device that has high withstand voltage and is suitably suppressed from deterioration of crystal quality due to diffusion of p-type impurities. Objective.

上記課題を解決するため、請求項１の発明は、（１１１）方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し（０００１）結晶面が略平行となるようにIII族窒化物層群を形成してなる半導体素子用のエピタキシャル基板であって、第１の積層単位と第２の積層単位とを交互に積層してなり、かつ、最上部と最下部がいずれも前記第１の積層単位にて構成されてなるバッファ層と、前記バッファ層の直上に形成されたチャネル層と、前記チャネル層の上に形成されたバリア層と、を備え、前記第１の積層単位が、組成の相異なるIII族窒化物からなる第１単位層と第２単位層とを前記下地基板の側からこの順に繰り返し交互に積層してなる組成変調層と、前記組成変調層の上に形成され、Ａｌを含むIII族窒化物からなる第１中間層と、を含み、前記第１単位層を構成する第１のIII族窒化物よりも前記第２単位層を構成する第２のIII族窒化物の方が無歪状態における面内格子定数が大きく、それぞれの前記第２単位層は前記第１単位層に対してコヒーレントな状態に形成されてなり、前記バッファ層に含まれる複数の前記第１中間層のうちの少なくとも１つがＡｌを含むIII族窒化物からなる第１の層であり、前記第１の層のみにｐ型不純物が意図的に導入されてなり、前記バッファ層に含まれる層および前記チャネル層のうち、前記第１の層に隣接する層である第２の層に前記第１の層から拡散したｐ型不純物が存在する、ことを特徴とする。 In order to solve the above-mentioned problems, the invention of claim 1 is such that the (0001) crystal plane is substantially parallel to the substrate surface of the base substrate on the base substrate that is single crystal silicon of (111) orientation. An epitaxial substrate for a semiconductor element formed with a group III nitride layer group, wherein first and second stacked units are alternately stacked, and the uppermost part and the lowermost part are A buffer layer formed of the first stack unit, a channel layer formed immediately above the buffer layer, and a barrier layer formed on the channel layer, A composition modulation layer in which a lamination unit is formed by alternately and alternately laminating a first unit layer and a second unit layer made of a group III nitride having different compositions from the base substrate side in this order ; A first layer formed of a group III nitride containing Al and formed thereon. Wherein an intermediate layer, wherein the first plane lattice constant in the strain-free state towards the second group III nitride constituting the second unit layer than Group III nitride constituting the first unit layer Each of the second unit layers is formed in a coherent state with respect to the first unit layer, and at least one of the plurality of first intermediate layers included in the buffer layer includes Al. A first layer made of a group III nitride, wherein a p-type impurity is intentionally introduced only in the first layer, and the first layer is included in the buffer layer and the channel layer . A p-type impurity diffused from the first layer is present in a second layer which is a layer adjacent to the layer .

請求項２の発明は、請求項１に記載のエピタキシャル基板であって、前記複数の前記第１中間層のうち、少なくとも前記チャネル層に隣接する前記第１中間層が前記第１の層である、ことを特徴とする。 The invention according to claim 2 is the epitaxial substrate according to claim 1 , wherein at least the first intermediate layer adjacent to the channel layer among the plurality of first intermediate layers is the first layer. It is characterized by that.

請求項３の発明は、請求項１に記載のエピタキシャル基板であって、前記複数の前記第１中間層の全てが前記第１の層である、ことを特徴とする。 A third aspect of the present invention, an epitaxial substrate according to claim 1, all of the plurality of the first intermediate layer is the first layer, characterized in that.

請求項４の発明は、請求項１ないし請求項３のいずれかに記載のエピタキシャル基板であって、前記第１中間層がＡｌｙＧａ１−ｙＮ（０＜ｙ≦０．２５）なる組成のIII族窒化物からなり、前記チャネル層がＧａＮからなる、ことを特徴とする。 A fourth aspect of the present invention, an epitaxial substrate according to any one of claims 1 to 3, wherein the first intermediate layer is Al y Ga 1-y N ( 0 <y ≦ 0.25) having a composition And the channel layer is made of GaN.

請求項５の発明は、請求項１ないし請求項４のいずれかに記載のエピタキシャル基板であって、前記第１の層における前記ｐ型不純物の濃度が１×１０ １７ ｃｍ −３ 〜２×１０ １８ ｃｍ −３ である、ことを特徴とする。 The invention of claim 5, claim 1 to an epitaxial substrate according to claim 4, wherein the first concentration of the p-type impurity in a layer of 1 × 10 17 cm -3 ~2 × 10 It is characterized by being 18 cm −3 .

請求項６の発明は、請求項１ないし請求項５のいずれかに記載のエピタキシャル基板であって、前記第１中間層が、前記組成変調層に対してコヒーレントな状態に形成されてなることを特徴とする。 A sixth aspect of the present invention is the epitaxial substrate according to any one of the first to fifth aspects, wherein the first intermediate layer is formed in a coherent state with respect to the composition modulation layer. Features.

請求項７の発明は、請求項１ないし請求項６のいずれかに記載のエピタキシャル基板であって、前記第１単位層がＡｌＮからなり、前記第２単位層がＡｌｘＧａ１−ｘＮ（０≦ｘ≦０．２５）なる組成のIII族窒化物からなることを特徴とする。 A seventh aspect of the present invention is the epitaxial substrate according to any one of the first to sixth aspects, wherein the first unit layer is made of AlN, and the second unit layer is made of Al x Ga 1-x N ( It is characterized by being made of a group III nitride having a composition of 0 ≦ x ≦ 0.25).

請求項８の発明は、請求項１ないし請求項７のいずれかに記載のエピタキシャル基板であって、前記組成変調層の最上部に前記第１単位層と同じ組成を有する終端層が設けられてなることを特徴とする。 An eighth aspect of the present invention is the epitaxial substrate according to any one of the first to seventh aspects, wherein a termination layer having the same composition as the first unit layer is provided on an uppermost portion of the composition modulation layer. It is characterized by becoming.

請求項９の発明は、請求項１ないし請求項８のいずれかに記載のエピタキシャル基板であって、前記第２の積層単位が、前記第１中間層を構成するIII族窒化物よりも無歪状態における面内格子定数が小さいIII族窒化物からなる第２中間層である、ことを特徴とする。 A ninth aspect of the present invention is the epitaxial substrate according to any one of the first to eighth aspects, wherein the second stacked unit is more strain-free than the group III nitride constituting the first intermediate layer. It is a second intermediate layer made of a group III nitride having a small in-plane lattice constant in the state.

請求項１０の発明は、請求項９に記載のエピタキシャル基板であって、前記第２中間層がＡｌＮにて１５ｎｍ以上１５０ｎｍ以下の厚みに形成されてなることを特徴とする。 A tenth aspect of the present invention is the epitaxial substrate according to the ninth aspect , wherein the second intermediate layer is formed of AlN to a thickness of 15 nm or more and 150 nm or less.

請求項１１の発明は、請求項９または請求項１０に記載のエピタキシャル基板であって、前記第１単位層の組成と前記第２中間層の組成が実質的に同じであることを特徴とする。 The invention of claim 11 is the epitaxial substrate according to claim 9 or 10 , wherein the composition of the first unit layer and the composition of the second intermediate layer are substantially the same. .

請求項１２の発明は、請求項１ないし請求項１１のいずれかに記載のエピタキシャル基板であって、前記下地基板の上に形成された、ＡｌＮからなる第１の下地層と、前記第１の下地層の上に形成され、ＡｌｐＧａ１−ｐＮ（０≦ｐ＜１）からなる第２の下地層と、をさらに備え、前記第１の下地層が、柱状あるいは粒状の結晶もしくはドメインの少なくとも一種から構成される多結晶欠陥含有性層であり、前記第１の下地層と前記第２の下地層との界面が３次元的凹凸面であり、前記第２の下地層の直上に前記バッファ層が形成されてなる、ことを特徴とする。 A twelfth aspect of the invention is the epitaxial substrate according to any one of the first to eleventh aspects, wherein the first underlayer made of AlN, formed on the undersubstrate, and the first substrate A second underlayer formed on the underlayer and made of Al p Ga 1-p N (0 ≦ p <1), wherein the first underlayer is a columnar or granular crystal or domain A defect-containing layer composed of at least one of the following: the interface between the first underlayer and the second underlayer is a three-dimensional uneven surface, and is directly above the second underlayer. The buffer layer is formed.

請求項１３の発明は、請求項１ないし請求項１２のいずれかに記載のエピタキシャル基板であって、前記ｐ型不純物がＭｇである、ことを特徴とする。 A thirteenth aspect of the invention is the epitaxial substrate according to any one of the first to twelfth aspects, wherein the p-type impurity is Mg.

請求項１４の発明は、（１１１）方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し（０００１）結晶面が略平行なIII族窒化物層群を形成してなる半導体素子用エピタキシャル基板の製造方法であって、第１の積層単位と第２の積層単位とを最上部と最下部がいずれも前記第１の積層単位となるように交互に積層することによってバッファ層を形成するバッファ層形成工程と、前記バッファ層の直上にチャネル層をエピタキシャル形成するチャネル層形成工程と、前記チャネル層の上にバリア層をエピタキシャル形成するバリア層形成工程と、を備え、前記バッファ層形成工程が、前記第１の積層単位を形成する工程として、組成の相異なるIII族窒化物からなる第１単位層と第２単位層とを前記下地基板の側からこの順に繰り返し交互に積層することにより組成変調層をエピタキシャル形成する組成変調層形成工程と、前記組成変調層の上に第１中間層をエピタキシャル形成する第１中間層形成工程と、を含み、前記組成変調層形成工程においては、前記第１単位層を構成するIII族窒化物よりも前記第２単位層を構成するIII族窒化物の方が無歪状態における面内格子定数が大きくなるように、かつ、それぞれの前記第２単位層は前記第１単位層に対してコヒーレントな状態になるように、前記組成変調層を形成し、前記バッファ層に含まれる複数の前記第１中間層のうちの少なくとも１つをエピタキシャル形成する際にのみ、ｐ型不純物を導入する、ことを特徴とする。 According to a fourteenth aspect of the present invention, a group III nitride layer group whose (0001) crystal plane is substantially parallel to the substrate surface of the base substrate is formed on the base substrate which is single crystal silicon of (111) orientation. A method for manufacturing an epitaxial substrate for a semiconductor device, comprising: alternately stacking a first stack unit and a second stack unit so that the uppermost part and the lowermost part are the first stack unit. A buffer layer forming step for forming a buffer layer, a channel layer forming step for epitaxially forming a channel layer directly on the buffer layer, and a barrier layer forming step for epitaxially forming a barrier layer on the channel layer, the buffer layer forming step, a step of forming the first stack unit, the a first unit layer and a second unit layer composed of different group III nitride having a composition from a side of the base substrate To include repeating the composition modulation layer forming step of epitaxially forming a composition modulation layer by alternately stacking, and a first intermediate layer forming step of epitaxially forming a first intermediate layer on the composition modulated layer, the composition In the modulation layer forming step, the in-plane lattice constant in the unstrained state of the group III nitride constituting the second unit layer is larger than the group III nitride constituting the first unit layer. And each said 2nd unit layer forms the said composition modulation layer so that it may become a coherent state with respect to the said 1st unit layer, Of several said 1st intermediate | middle layers contained in the said buffer layer A p-type impurity is introduced only when at least one is epitaxially formed.

請求項１５の発明は、請求項１４に記載のエピタキシャル基板の製造方法であって、前記複数の前記第１中間層のうち、少なくとも前記チャネル層に隣接する前記第１中間層に、前記ｐ型不純物を導入する、ことを特徴とする。 A fifteenth aspect of the present invention is the epitaxial substrate manufacturing method according to the fourteenth aspect of the present invention, wherein at least the first intermediate layer adjacent to the channel layer among the plurality of first intermediate layers has the p-type. Impurities are introduced.

請求項１６の発明は、請求項１４に記載のエピタキシャル基板の製造方法であって、前記複数の前記第１中間層の全てに前記ｐ型不純物を導入する、ことを特徴とする。 A sixteenth aspect of the invention is the epitaxial substrate manufacturing method according to the fourteenth aspect , wherein the p-type impurity is introduced into all of the plurality of first intermediate layers.

請求項１７の発明は、請求項１４ないし請求項１６のいずれかに記載のエピタキシャル基板の製造方法であって、前記第１中間層をＡｌｙＧａ１−ｙＮ（０＜ｙ≦０．２５）なる組成のIII族窒化物にて形成し、前記チャネル層をＧａＮにて形成する、ことを特徴とする。 The invention according to claim 17 is the method for manufacturing an epitaxial substrate according to any one of claims 14 to 16 , wherein the first intermediate layer is formed of Al y Ga 1-y N (0 <y ≦ 0.25). And the channel layer is formed of GaN.

請求項１８の発明は、請求項１４ないし請求項１７のいずれかに記載のエピタキシャル基板の製造方法であって、前記ｐ型不純物の濃度が１×１０１７ｃｍ−３〜２×１０１８ｃｍ−３となるように前記ｐ型不純物を導入する、ことを特徴とする。 The invention according to claim 18 is the method for manufacturing an epitaxial substrate according to any one of claims 14 to 17 , wherein the concentration of the p-type impurity is 1 × 10 17 cm −3 to 2 × 10 18 cm −. The p-type impurity is introduced so as to be 3 .

請求項１９の発明は、請求項１４ないし請求項１８のいずれかに記載のエピタキシャル基板の製造方法であって、前記第１中間層形成工程においては、前記組成変調層に対してコヒーレントな状態になるように前記第１中間層を形成する、ことを特徴とする。 The invention according to claim 19 is the method for manufacturing an epitaxial substrate according to any one of claims 14 to 18 , wherein the first intermediate layer forming step is in a coherent state with respect to the composition modulation layer. The first intermediate layer is formed in such a manner.

請求項２０の発明は、請求項１４ないし請求項１９のいずれかに記載のエピタキシャル基板の製造方法であって、前記組成変調層形成工程においては、前記第１単位層をＡｌＮにて形成し、前記第２単位層をＡｌｘＧａ１−ｘＮ（０≦ｘ≦０．２５）なる組成のIII族窒化物にて形成する、ことを特徴とする。 Invention of Claim 20 is the manufacturing method of the epitaxial substrate in any one of Claim 14 thru | or 19 , Comprising: In the said composition modulation layer formation process, said 1st unit layer is formed with AlN, The second unit layer is formed of a group III nitride having a composition of Al x Ga 1-x N (0 ≦ x ≦ 0.25).

請求項２１の発明は、請求項１４ないし請求項２０のいずれかに記載のエピタキシャル基板の製造方法であって、前記組成変調層の最上部に前記第１単位層と同じ組成を有する終端層を設ける終端層形成工程、をさらに備えることを特徴とする。 The invention according to claim 21 is the method for manufacturing an epitaxial substrate according to any one of claims 14 to 20 , wherein a termination layer having the same composition as the first unit layer is formed on the top of the composition modulation layer. And a termination layer forming step to be provided.

請求項２２の発明は、請求項１４ないし請求項２１のいずれかに記載のエピタキシャル基板の製造方法であって、前記第２の積層単位を形成する工程として、前記第１中間層を構成するIII族窒化物よりも無歪状態における面内格子定数が小さいIII族窒化物からなる第２中間層を形成する第２中間層形成工程、を備えることを特徴とする。 The invention of claim 22 is the method of manufacturing an epitaxial substrate according to any one of claims 14 to 21 , wherein the step of forming the second stacked unit comprises forming the first intermediate layer III And a second intermediate layer forming step of forming a second intermediate layer made of a group III nitride having a smaller in-plane lattice constant in a strain-free state than that of the group nitride.

請求項２３の発明は、請求項２２に記載のエピタキシャル基板の製造方法であって、前記第２中間層をＡｌＮにて１５ｎｍ以上１５０ｎｍ以下の厚みに形成することを特徴とする。 The invention of claim 23 is the method for manufacturing an epitaxial substrate according to claim 22 , wherein the second intermediate layer is formed of AlN to a thickness of 15 nm or more and 150 nm or less.

請求項２４の発明は、請求項１４ないし請求項２３のいずれかに記載のエピタキシャル基板の製造方法であって、前記下地基板の上に、ＡｌＮからなる第１の下地層を形成する第１下地層形成工程と、前記第１の下地層の上に、ＡｌｐＧａ１−ｐＮ（０≦ｐ＜１）からなる第２の下地層を形成する第２下地層形成工程と、をさらに備え、前記第１下地層形成工程においては、前記第１の下地層を、柱状あるいは粒状の結晶もしくはドメインの少なくとも一種から構成され、表面が三次元的凹凸面である多結晶欠陥含有性層として形成し、前記バッファ層形成工程においては、前記第２の下地層の直上に前記バッファ層を形成する、ことを特徴とする。 A twenty-fourth aspect of the invention is a method for manufacturing an epitaxial substrate according to any one of the fourteenth to twenty- third aspects, wherein a first underlayer comprising a first underlayer made of AlN is formed on the undersubstrate. A base layer forming step; and a second base layer forming step of forming a second base layer made of Al p Ga 1-p N (0 ≦ p <1) on the first base layer. In the first underlayer forming step, the first underlayer is formed as a polycrystalline defect-containing layer composed of at least one of columnar or granular crystals or domains, and the surface is a three-dimensional uneven surface. In the buffer layer forming step, the buffer layer is formed immediately above the second underlayer.

請求項２５の発明は、請求項１４ないし請求項２４のいずれかに記載のエピタキシャル基板の製造方法であって、前記ｐ型不純物がＭｇである、ことを特徴とする。 A twenty-fifth aspect of the invention is a method for manufacturing an epitaxial substrate according to any one of the fourteenth to twenty-fourth aspects, wherein the p-type impurity is Mg.

請求項１ないし請求項２５の発明によれば、安価で大口径のものを入手容易なシリコン基板を下地基板とし、かつ、クラックフリーで結晶品質が優れ、しかも耐電圧の高いエピタキシャル基板を、得ることができる。
According to the invention of claim 1 to claim 25 , an inexpensive and easily available silicon substrate is used as a base substrate, and an epitaxial substrate having a crack-free crystal quality and a high withstand voltage is obtained. be able to.

本発明の実施の形態に係るエピタキシャル基板１０の構成を概略的に示す模式断面図である。1 is a schematic cross-sectional view schematically showing a configuration of an epitaxial substrate 10 according to an embodiment of the present invention. 組成変調層３において第１単位層３１の上に第２単位層３２が形成されるときの結晶格子の様子を示すモデル図である。FIG. 4 is a model diagram illustrating a state of a crystal lattice when a second unit layer 32 is formed on a first unit layer 31 in the composition modulation layer 3. 第１中間層５の形成までを行ったエピタキシャル基板の反り量と、第１中間層５の厚みとの関係を示す図である。FIG. 4 is a diagram showing the relationship between the amount of warpage of the epitaxial substrate that has been performed up to the formation of the first intermediate layer 5 and the thickness of the first intermediate layer 5. チャネル隣接中間層とチャネル層９ａとにおけるｐ型不純物の濃度プロファイルをＳＩＭＳにより測定した結果を例示する図である。It is a figure which illustrates the result of having measured the concentration profile of the p-type impurity in a channel adjacent intermediate | middle layer and the channel layer 9a by SIMS.

＜エピタキシャル基板の概略構成＞
図１は、本発明の実施の形態に係るエピタキシャル基板１０の構成を概略的に示す模式断面図である。 <Schematic configuration of epitaxial substrate>
FIG. 1 is a schematic cross-sectional view schematically showing a configuration of an epitaxial substrate 10 according to an embodiment of the present invention.

エピタキシャル基板１０は、下地基板１と、下地層２と、それぞれ複数の組成変調層３と、終端層４と、第１中間層５と、第２中間層７とを備えるバッファ層８と、機能層９とを主として備える。なお、以降においては、下地基板１の上に形成した各層を、エピタキシャル膜と総称することがある。また、III族元素中のＡｌの存在比率のことを、便宜上、Ａｌモル分率とも称する場合がある。   The epitaxial substrate 10 includes a base substrate 1, a base layer 2, a plurality of composition modulation layers 3, a termination layer 4, a first intermediate layer 5, and a second intermediate layer 7, and a buffer layer 8. The layer 9 is mainly provided. Hereinafter, each layer formed on the base substrate 1 may be collectively referred to as an epitaxial film. Moreover, the abundance ratio of Al in the group III element may be referred to as an Al mole fraction for convenience.

下地基板１は、（１１１）面の単結晶シリコンウェハーである。下地基板１の厚みに特段の制限はないが、取り扱いの便宜上、数百μｍから数ｍｍの厚みを有する下地基板１を用いるのが好ましい。また下地基板１の導電型に関しても特に制限はなく、ｐ型及びｎ型等を適宜選択が可能である。   The base substrate 1 is a (111) plane single crystal silicon wafer. Although there is no special restriction | limiting in the thickness of the base substrate 1, For convenience of handling, it is preferable to use the base substrate 1 which has a thickness of several hundred micrometers to several mm. The conductivity type of the base substrate 1 is not particularly limited, and p-type and n-type can be selected as appropriate.

下地層２と、組成変調層３と、終端層４と、第１中間層５と、第２中間層７と、機能層９とは、それぞれ、ウルツ鉱型のIII族窒化物を（０００１）結晶面が下地基板１の基板面に対し略平行となるように、エピタキシャル成長手法によって形成した層である。これらの層の形成は、有機金属化学気相成長法（ＭＯＣＶＤ法）により行うのが好適な一例である。   The underlayer 2, the composition modulation layer 3, the termination layer 4, the first intermediate layer 5, the second intermediate layer 7, and the functional layer 9 are each made of wurtzite group III nitride (0001). This is a layer formed by an epitaxial growth technique so that the crystal plane is substantially parallel to the substrate surface of the base substrate 1. These layers are preferably formed by metal organic chemical vapor deposition (MOCVD).

下地層２は、その上に上述の各層を良好な結晶品質で形成することを可能とするべく設けられる層である。具体的には、下地層２は、少なくともその表面近傍において（組成変調層３との界面近傍において）、転位密度が好適に低減されてなるとともに良好な結晶品質を有するように設けられる。これにより、組成変調層３さらにはその上に形成される各層においても、良好な結晶品質が得られる。   The underlayer 2 is a layer provided so as to enable the above-described layers to be formed with good crystal quality thereon. Specifically, the underlayer 2 is provided so that the dislocation density is suitably reduced and the crystal quality is good at least near the surface (in the vicinity of the interface with the composition modulation layer 3). Thereby, good crystal quality can be obtained also in the composition modulation layer 3 and in each layer formed thereon.

本実施の形態においては、係る目的をみたすべく、以下に示すように、下地層２が、第１下地層２ａと第２下地層２ｂとからなるものとする。   In the present embodiment, in order to satisfy such a purpose, the base layer 2 is composed of a first base layer 2a and a second base layer 2b as shown below.

第１下地層２ａは、ＡｌＮからなる層である。第１下地層２ａは、下地基板１の基板面に略垂直な方向（成膜方向）に成長した多数の微細な柱状結晶等（柱状結晶、粒状結晶、柱状ドメインあるいは粒状ドメインの少なくとも一種）から構成される層である。換言すれば、第１下地層２ａは、エピタキシャル基板１０の積層方向への一軸配向はしてなるものの、積層方向に沿った多数の結晶粒界もしくは転位を含有する、結晶性の劣った多欠陥含有性層である。なお、本実施の形態においては、便宜上、ドメイン粒界あるいは転位も含めて、結晶粒界と称することがある。第１下地層２ａにおける結晶粒界の間隔は大きくても数十ｎｍ程度である。   The first underlayer 2a is a layer made of AlN. The first underlayer 2a is made up of a number of fine columnar crystals and the like (at least one of columnar crystals, granular crystals, columnar domains, or granular domains) grown in a direction substantially perpendicular to the substrate surface of the underlying substrate 1 (film formation direction). It is a composed layer. In other words, the first underlayer 2a is uniaxially oriented in the stacking direction of the epitaxial substrate 10, but contains a large number of crystal grain boundaries or dislocations along the stacking direction and has multiple crystal defects with poor crystallinity. It is a content layer. In the present embodiment, for convenience, the term “crystal grain boundary” including domain grain boundaries or dislocations may be used. The distance between crystal grain boundaries in the first underlayer 2a is about several tens of nm at most.

係る構成を有する第１下地層２ａは、ｃ軸傾き成分についてのモザイク性の大小もしくはらせん転位の多少の指標となる（０００２）面のＸ線ロッキングカーブ半値幅が、０．５度以上１．１度以下となるように、かつ、ｃ軸を回転軸とした結晶の回転成分についてのモザイク性の大小もしくは刃状転位の多少の指標となる（１０−１０）面のＸ線ロッキングカーブ半値幅が０．８度以上１．１度以下となるように、形成される。   The first underlayer 2a having such a configuration has an X-ray rocking curve half-value width of (0002) plane that is a large or small mosaic property with respect to the c-axis tilt component or a slight index of screw dislocation, of 0.5 degrees or more. X-ray rocking curve half-value width of (10-10) plane that is less than 1 degree and is a measure of mosaicity or some degree of edge dislocation with respect to the rotational component of the crystal with c-axis as the rotation axis Is formed to be 0.8 degrees or more and 1.1 degrees or less.

一方、第２下地層２ｂは、第１下地層２ａの上に形成された、ＡｌpＧａ1-pＮ（０≦ｐ＜１）なる組成のIII族窒化物からなる層である。 On the other hand, the second underlayer 2b is a layer made of a group III nitride having a composition of Al p Ga 1-p N (0 ≦ p <1) formed on the first underlayer 2a.

また、第１下地層２ａと第２下地層２ｂとの界面Ｉ１（第１下地層２ａの表面）は、第１下地層２ａを構成する柱状結晶等の外形形状を反映した三次元的凹凸面となっている。界面Ｉ１がこのような形状を有することは、例えば、エピタキシャル基板１０のＨＡＡＤＦ（高角散乱電子）像において、明瞭に確認される。なお、ＨＡＡＤＦ像とは、走査透過電子顕微鏡（ＳＴＥＭ）によって得られる、高角度に非弾性散乱された電子の積分強度のマッピング像である。ＨＡＡＤＦ像においては、像強度は原子番号の二乗に比例し、原子番号が大きい原子が存在する箇所ほど明るく（白く）観察されるので、Ｇａを含む第２下地層２ｂが相対的に明るく、Ｇａを含まない第１下地層２ａが相対的に暗く観察される。これにより、両者の界面Ｉ１が、三次元的凹凸面となっていることが容易に認識される。   Further, the interface I1 (the surface of the first ground layer 2a) between the first ground layer 2a and the second ground layer 2b is a three-dimensional uneven surface reflecting the external shape such as a columnar crystal constituting the first ground layer 2a. It has become. It is clearly confirmed in the HAADF (high angle scattered electron) image of the epitaxial substrate 10 that the interface I1 has such a shape. The HAADF image is a mapping image of the integrated intensity of electrons inelastically scattered at a high angle, obtained by a scanning transmission electron microscope (STEM). In the HAADF image, the image intensity is proportional to the square of the atomic number, and the portion where an atom with a large atomic number is present is observed brighter (whiter). Therefore, the second underlayer 2b containing Ga is relatively brighter, and Ga The first underlayer 2a that does not contain is observed relatively dark. Thereby, it is easily recognized that the interface I1 between the two is a three-dimensional uneven surface.

なお、図１の模式断面においては、第１下地層２ａの凸部２ｃが略等間隔に位置するように示されているが、これは図示の都合にすぎず、実際には必ずしも等間隔に凸部２ｃが位置するわけではない。好ましくは、第１下地層２ａは、凸部２ｃの密度が５×１０9／ｃｍ2以上５×１０10／ｃｍ2以下であり、凸部２ｃの平均間隔が４５ｎｍ以上１４０ｎｍ以下であるように形成される。これらの範囲をみたす場合、特に結晶品質の優れた機能層９の形成が可能となる。なお、本実施の形態において、第１下地層２ａの凸部２ｃとは、表面（界面Ｉ１）において上に凸の箇所の略頂点位置のことを指し示すものとする。なお、本発明の発明者の実験および観察の結果、凸部２ｃの側壁を形成しているのは、ＡｌＮの（１０−１１）面もしくは（１０−１２）面であることが確認されている。 In the schematic cross section of FIG. 1, the protrusions 2c of the first base layer 2a are shown to be positioned at approximately equal intervals. However, this is merely for convenience of illustration, and actually, it is not necessarily at equal intervals. The convex part 2c is not necessarily located. Preferably, in the first base layer 2a, the density of the protrusions 2c is 5 × 10 9 / cm 2 or more and 5 × 10 10 / cm 2 or less, and the average interval between the protrusions 2c is 45 nm or more and 140 nm or less. It is formed. When these ranges are satisfied, it is possible to form the functional layer 9 having particularly excellent crystal quality. In the present embodiment, the convex portion 2c of the first base layer 2a indicates a substantially apex position of an upward convex portion on the surface (interface I1). As a result of experiments and observations by the inventors of the present invention, it is confirmed that the side wall of the convex portion 2c is formed by the (10-11) plane or the (10-12) plane of AlN. .

第１下地層２ａの表面に上記の密度および平均間隔を満たす凸部２ｃが形成されるには、平均膜厚が４０ｎｍ以上２００ｎｍ以下となるように第１下地層２ａを形成することが好ましい。平均膜厚が４０ｎｍより小さい場合には、上述のような凸部２ｃを形成しつつＡｌＮが基板表面を覆い尽くす状態を実現することが難しくなる。一方、平均膜厚を２００ｎｍより大きくしようとすると、ＡｌＮ表面の平坦化が進行し始めるために上述のような凸部２ｃを形成することが難しくなる。   In order to form the convex portions 2c satisfying the above-described density and average interval on the surface of the first underlayer 2a, it is preferable to form the first underlayer 2a so that the average film thickness is 40 nm or more and 200 nm or less. When the average film thickness is smaller than 40 nm, it is difficult to realize a state in which AlN completely covers the substrate surface while forming the convex portions 2c as described above. On the other hand, if the average film thickness is to be made larger than 200 nm, planarization of the AlN surface starts to progress, and it becomes difficult to form the convex portions 2c as described above.

なお、第１下地層２ａの形成は、所定のエピタキシャル成長条件のもとで実現されるが、第１下地層２ａをＡｌＮにて形成することは、シリコンと液相化合物を形成するＧａを含まないという点、および、横方向成長が比較的進みにくいので界面Ｉ１が三次元的凹凸面として形成されやすいという点において好適である。   The formation of the first underlayer 2a is realized under predetermined epitaxial growth conditions, but the formation of the first underlayer 2a with AlN does not include Ga that forms a liquid phase compound with silicon. This is preferable in that the interface I1 is easily formed as a three-dimensional uneven surface because the lateral growth is relatively difficult to proceed.

エピタキシャル基板１０においては、下地基板１と第２下地層２ｂとの間に、上述のような態様にて結晶粒界を内在する多欠陥含有性層である第１下地層２ａを介在させることにより、下地基板１と第２下地層２ｂとの間の格子ミスフィットが緩和され、係る格子ミスフィットに起因する歪みエネルギーの蓄積が抑制されている。上述した第１下地層２ａについての（０００２）面および（１０−１０）面のＸ線ロッキングカーブ半値幅の範囲は、この結晶粒界による歪みエネルギーの蓄積が好適に抑制される範囲として定まるものである。   In epitaxial substrate 10, first base layer 2 a, which is a multi-defect-containing layer having crystal grain boundaries, is interposed between base substrate 1 and second base layer 2 b in the manner described above. The lattice misfit between the base substrate 1 and the second base layer 2b is relaxed, and the accumulation of strain energy due to the lattice misfit is suppressed. The range of the X-ray rocking curve half-value width of the (0002) plane and the (10-10) plane of the first underlayer 2a described above is determined as a range in which the accumulation of strain energy due to the crystal grain boundary is suitably suppressed. It is.

ただし、係る第１下地層２ａが介在することで、第２下地層２ｂには、第１下地層２ａの柱状結晶等の結晶粒界が起点となった非常に多数の転位が伝播する。本実施の形態においては、第１下地層２ａと第２下地層２ｂとの界面Ｉ１を上述のように三次元的凹凸面とすることで、係る転位を効果的に低減させてなる。   However, since the first underlayer 2a is interposed, a large number of dislocations originating from crystal grain boundaries such as columnar crystals of the first underlayer 2a propagate to the second underlayer 2b. In the present embodiment, the dislocations are effectively reduced by making the interface I1 between the first base layer 2a and the second base layer 2b a three-dimensional uneven surface as described above.

第１下地層２ａと第２下地層２ｂとの界面Ｉ１が三次元的凹凸面として形成されていることにより、第１下地層２ａで発生した転位のほとんどは、第１下地層２ａから第２下地層２ｂへと伝播する（貫通する）際に、界面Ｉ１で屈曲され、第２下地層２ｂの内部において合体消失する。結果として、第１下地層２ａを起点とする転位のうち、第２下地層２ｂを貫通する転位はごく一部となる。   Since the interface I1 between the first underlayer 2a and the second underlayer 2b is formed as a three-dimensional uneven surface, most of the dislocations generated in the first underlayer 2a are second to second from the first underlayer 2a. When propagating (penetrating) to the underlying layer 2b, the bent portion is bent at the interface I1 and disappears in the second underlying layer 2b. As a result, among the dislocations starting from the first underlayer 2a, only a few dislocations penetrate the second underlayer 2b.

また、第２下地層２ｂは、好ましくは、その成長初期こそ第１下地層２ａの表面形状（界面Ｉ１の形状）に沿って形成されるものの、成長が進むにつれて徐々にその表面が平坦化されていき、最終的には、１０ｎｍ以下の表面粗さを有するように形成される。なお、本実施の形態において、表面粗さは、ＡＦＭ（原子間力顕微鏡）により計測した５μｍ×５μｍ領域についての平均粗さｒａで表すものとする。ちなみに、第２下地層２ｂが、横方向成長が比較的進みやすい、少なくともＧａを含む組成のIII族窒化物にて形成されることは、第２下地層２ｂの表面平坦性を良好なものとするうえで好適である。   The second underlayer 2b is preferably formed along the surface shape (the shape of the interface I1) of the first underlayer 2a at the initial stage of growth, but the surface is gradually flattened as the growth proceeds. Finally, it is formed to have a surface roughness of 10 nm or less. In the present embodiment, the surface roughness is represented by an average roughness ra for a 5 μm × 5 μm region measured by an AFM (atomic force microscope). Incidentally, the fact that the second underlayer 2b is formed of a group III nitride having a composition containing at least Ga, in which the lateral growth is relatively easy, improves the surface flatness of the second underlayer 2b. This is preferable.

また、第２下地層２ｂの平均厚みは、４０ｎｍ以上とするのが好適である。これは、４０ｎｍより薄く形成した場合には、第１下地層２ａに由来する凹凸が十分に平坦化しきれないことや、第２下地層２ｂに伝播した転位の相互合体による消失が十分に起こらない、などの問題が生じるからである。尚、平均厚みが４０ｎｍ以上となるように形成した場合には、転位密度の低減や表面の平坦化が効果的になされるので、第２下地層２ｂの厚みの上限については特に技術上の制限はないが、生産性の観点からは数μｍ以下程度の厚みに形成するのが好ましい。   The average thickness of the second base layer 2b is preferably 40 nm or more. This is because when it is formed thinner than 40 nm, the unevenness derived from the first underlayer 2a cannot be sufficiently flattened, and the disappearance due to the mutual combination of dislocations propagated to the second underlayer 2b does not occur sufficiently. This is because problems such as. Note that when the average thickness is 40 nm or more, the dislocation density is reduced and the surface is flattened effectively. Therefore, the upper limit of the thickness of the second underlayer 2b is particularly limited in terms of technology. However, it is preferably formed to a thickness of about several μm or less from the viewpoint of productivity.

以上のように、第２下地層２ｂの表面は、低転位でかつ優れた平坦性を有するものとなっているので、その上に形成される各層は、良好な結晶品質を有するものとなる。   As described above, since the surface of the second underlayer 2b has low dislocations and excellent flatness, each layer formed thereon has good crystal quality.

バッファ層８は、それぞれが組成変調層３と終端層４と第１中間層５をこの順に積層してなる複数の単位構造体６の間に、第２中間層７を介在させた構成を有する。換言すれば、第２中間層７は個々の単位構造体６の間に境界層として設けられているともいえる。あるいはまた、バッファ層８は、最下部と最上部を単位構造体６とする態様にて、第１の積層単位である単位構造体６と第２の積層単位である第２中間層７とが繰り返し交互に積層された構成を有するともいえる。図１においては、４つの単位構造体６（６ａ、６ｂ、６ｃ、６ｄ）と３つの第２中間層７（７ａ、７ｂ、７ｃ）を備える場合を例示しているが、単位構造体６と第２中間層７の数はこれに限られない。   The buffer layer 8 has a configuration in which a second intermediate layer 7 is interposed between a plurality of unit structures 6 each formed by laminating a composition modulation layer 3, a termination layer 4, and a first intermediate layer 5 in this order. . In other words, it can be said that the second intermediate layer 7 is provided as a boundary layer between the individual unit structures 6. Alternatively, the buffer layer 8 includes a unit structure 6 that is a first stacked unit and a second intermediate layer 7 that is a second stacked unit in a mode in which the lowermost part and the uppermost part are unit structures 6. It can also be said that it has a structure in which layers are alternately and repeatedly stacked. FIG. 1 illustrates a case where four unit structures 6 (6a, 6b, 6c, 6d) and three second intermediate layers 7 (7a, 7b, 7c) are provided. The number of second intermediate layers 7 is not limited to this.

組成変調層３は、それぞれが相異なる組成の２種類のIII族窒化物層である第１単位層３１と第２単位層３２とを繰り返し交互に積層することにより形成されてなる、超格子構造を有する部位である。なお、１つの第１単位層３１と１つの第２単位層３２との組をペア層と称する。   The composition modulation layer 3 has a superlattice structure formed by repeatedly laminating first unit layers 31 and second unit layers 32 which are two types of group III nitride layers each having a different composition. It is a site | part which has. A set of one first unit layer 31 and one second unit layer 32 is referred to as a pair layer.

第１単位層３１と第２単位層３２とは、前者を構成するIII族窒化物よりも後者を構成するIII族窒化物の方が無歪の状態（バルク状態）における面内格子定数（格子長）が大きい、という関係をみたすように形成されてなる。   The first unit layer 31 and the second unit layer 32 are composed of an in-plane lattice constant (lattice state) in a non-strained state (bulk state) of the group III nitride constituting the latter rather than the group III nitride constituting the former. It is formed so as to satisfy the relationship of “long”.

また、組成変調層３においては、第２単位層３２が、第１単位層３１に対してコヒーレントな状態に形成されてなる。また、第１単位層３１の厚みよりも第２単位層３２の厚みの方が大きくなっている。   In the composition modulation layer 3, the second unit layer 32 is formed in a coherent state with respect to the first unit layer 31. Further, the thickness of the second unit layer 32 is larger than the thickness of the first unit layer 31.

第１単位層３１は、３ｎｍ〜２０ｎｍ程度の厚みに形成されるのが好ましい。典型的には５ｎｍ〜１０ｎｍの厚みに形成される。一方、第２単位層３２は、１０ｎｍ〜２５ｎｍ程度であるのが好適である。また、ペア層の繰り返し数は、５〜数十程度である。   The first unit layer 31 is preferably formed to a thickness of about 3 nm to 20 nm. Typically, it is formed to a thickness of 5 nm to 10 nm. On the other hand, the second unit layer 32 is preferably about 10 nm to 25 nm. Moreover, the repetition number of a pair layer is about 5 to several tens.

好ましくは、第１単位層３１はＡｌＮにて構成され、第２単位層３２はＡｌxＧａ1-xＮ（０≦ｘ≦０．２５）なる組成のIII族窒化物にて構成される。 Preferably, the first unit layer 31 is made of AlN, and the second unit layer 32 is made of a group III nitride having a composition of Al x Ga 1-x N (0 ≦ x ≦ 0.25).

終端層４は、組成変調層３の最上部に（終端部に）、第１単位層３１と同じ組成及び厚みでIII族窒化物にて形成される層である。ペア層こそ構成はしないが、終端層４は、実質的には超格子層３の一部であるともいえる。以降においては、特に断らない限り、組成変調層３は終端層４を含むものとする。   The termination layer 4 is a layer formed of a group III nitride at the uppermost part (at the termination part) of the composition modulation layer 3 with the same composition and thickness as the first unit layer 31. Although the pair layers are not configured, it can be said that the termination layer 4 is substantially a part of the superlattice layer 3. Hereinafter, the composition modulation layer 3 includes the termination layer 4 unless otherwise specified.

第１中間層５はIII族窒化物からなる層である。第１中間層５は、第１単位層３１を構成するIII族窒化物よりも無歪の状態における面内格子定数が大きいIII族窒化物にて構成される。例えば、第１中間層５は、ＡｌyＧａ1-yＮ（０≦ｙ≦０．２５）なる組成のIII族窒化物にて構成される。第１中間層５は、終端層４に対してコヒーレントな状態に形成されてなる。第１中間層５は、概ね１００ｎｍ以上５００ｎｍ以下の厚みを有するのが好適である。なお、それぞれの単位構造体６に備わる第１中間層５の組成は同じである必要はない。 The first intermediate layer 5 is a layer made of group III nitride. The first intermediate layer 5 is made of a group III nitride having a larger in-plane lattice constant in a strain-free state than the group III nitride constituting the first unit layer 31. For example, the first intermediate layer 5 is composed of a group III nitride having a composition of Al y Ga 1-y N (0 ≦ y ≦ 0.25). The first intermediate layer 5 is formed in a coherent state with respect to the termination layer 4. The first intermediate layer 5 preferably has a thickness of approximately 100 nm to 500 nm. In addition, the composition of the 1st intermediate | middle layer 5 with which each unit structure 6 is equipped does not need to be the same.

なお、バッファ層８に備わる複数の第１中間層５のうちの少なくとも１つには、ｐ型不純物が意図的に導入されてなる。これは、エピタキシャル基板１０の耐電圧性を高める目的で行われている。このように第１中間層５がｐ型不純物を含むことの詳細については後述する。   Note that p-type impurities are intentionally introduced into at least one of the plurality of first intermediate layers 5 provided in the buffer layer 8. This is performed for the purpose of increasing the voltage resistance of the epitaxial substrate 10. Details of the first intermediate layer 5 including the p-type impurity will be described later.

第２中間層７は、第１中間層５を構成するIII族窒化物よりも無歪の状態における面内格子定数が小さいIII族窒化物にて構成される層である。第２中間層７は、概ね１５ｎｍ以上１５０ｎｍ以下の厚みに形成されるのが好適である。好ましくは、第２中間層７は、組成変調層３の第１単位層３１と同じ組成を有するIII族窒化物にて構成される。より好ましくは、第２中間層７は、ＡｌＮからなる。   The second intermediate layer 7 is a layer made of a group III nitride having a smaller in-plane lattice constant in a strain-free state than the group III nitride constituting the first intermediate layer 5. The second intermediate layer 7 is preferably formed to a thickness of about 15 nm to 150 nm. Preferably, the second intermediate layer 7 is made of a group III nitride having the same composition as the first unit layer 31 of the composition modulation layer 3. More preferably, the second intermediate layer 7 is made of AlN.

単位構造体６を構成する組成変調層３におけるペア層の数や、第１中間層５の実際の組成および厚みなどは、バッファ層８全体の形成態様に応じて定められる。   The number of pair layers in the composition modulation layer 3 constituting the unit structure 6, the actual composition and thickness of the first intermediate layer 5, and the like are determined according to the formation mode of the entire buffer layer 8.

機能層９は、バッファ層８の上に形成された、III族窒化物により形成される層であり、エピタキシャル基板１０の上にさらに所定の半導体層や電極などを形成することで半導体素子を構成する場合において、所定の機能を発現する層である。それゆえ、機能層９は、当該機能に応じた組成および厚みを有する１または複数の層にて形成される。図１においては、機能層９がチャネル層９ａとバリア層９ｂからなる場合を例示しているが、機能層９の構成はこれに限られるものではない。   The functional layer 9 is a layer formed of a group III nitride formed on the buffer layer 8, and constitutes a semiconductor element by further forming a predetermined semiconductor layer, electrode, or the like on the epitaxial substrate 10. In this case, the layer exhibits a predetermined function. Therefore, the functional layer 9 is formed of one or more layers having a composition and thickness corresponding to the function. Although FIG. 1 illustrates the case where the functional layer 9 includes a channel layer 9a and a barrier layer 9b, the configuration of the functional layer 9 is not limited to this.

チャネル層９ａとバリア層９ｂとは、エピタキシャル基板１０をＨＥＭＴ素子用の基板とするべく設けられる機能層である。チャネル層９ａは、高抵抗のＧａＮからなり、数十ｎｍから数μｍ程度の厚みを有する。また、バリア層９ｂは、ＡｌＧａＮやＩｎＡｌＮなどからなり、数十ｎｍ程度の厚みを有する。バリア層９ｂの上に、図示を省略するゲート電極、ソース電極、およびドレイン電極を形成することで、ＨＥＭＴ素子が得られる。これらの電極形成には、フォトリソグラフィープロセスなどの公知の技術を適用可能である。また、係る場合において、チャネル層９ａとバリア層９ｂとの間にＡｌＮからなる１ｎｍ程度の厚みのスペーサ層を設ける態様であってもよい。   The channel layer 9a and the barrier layer 9b are functional layers provided to make the epitaxial substrate 10 a substrate for a HEMT element. The channel layer 9a is made of high-resistance GaN and has a thickness of about several tens of nm to several μm. The barrier layer 9b is made of AlGaN, InAlN, or the like and has a thickness of about several tens of nm. A HEMT element is obtained by forming a gate electrode, a source electrode, and a drain electrode (not shown) on the barrier layer 9b. A known technique such as a photolithography process can be applied to the formation of these electrodes. In this case, a spacer layer made of AlN and having a thickness of about 1 nm may be provided between the channel layer 9a and the barrier layer 9b.

＜エピタキシャル基板の製造方法＞
次に、ＭＯＣＶＤ法を用いる場合を例として、エピタキシャル基板１０を製造する方法について概説する。 <Epitaxial substrate manufacturing method>
Next, an outline of a method for manufacturing the epitaxial substrate 10 will be described by taking the case of using the MOCVD method as an example.

まず、下地基板１として（１１１）面の単結晶シリコンウェハーを用意し、希フッ酸洗浄により自然酸化膜を除去し、さらにその後、ＳＰＭ洗浄を施してウェハー表面に厚さ数Å程度の酸化膜が形成された状態とする。これをＭＯＣＶＤ装置のリアクタ内にセットする。   First, a (111) plane single crystal silicon wafer is prepared as the base substrate 1, and the natural oxide film is removed by dilute hydrofluoric acid cleaning. After that, SPM cleaning is performed, and an oxide film having a thickness of about several mm is formed on the wafer surface. Is formed. This is set in the reactor of the MOCVD apparatus.

そして所定の加熱条件とガス雰囲気のもとで各層を形成する。まず、ＡｌＮからなる第１下地層２ａは、基板温度を８００℃以上、１２００℃以下の所定の初期層形成温度に保ち、リアクタ内圧力を０．１ｋＰａ〜３０ｋＰａ程度とした状態で、アルミニウム原料であるＴＭＡ（トリメチルアルミニウム）バブリングガスとＮＨ3ガスとを適宜のモル流量比にてリアクタ内に導入し、成膜速度を２０ｎｍ／ｍｉｎ以上、目標膜厚を２００ｎｍ以下、とすることによって、形成させることができる。 Then, each layer is formed under a predetermined heating condition and gas atmosphere. First, the first underlayer 2a made of AlN is made of an aluminum raw material while maintaining a substrate temperature at a predetermined initial layer formation temperature of 800 ° C. or higher and 1200 ° C. or lower and a reactor internal pressure of about 0.1 kPa to 30 kPa. A TMA (trimethylaluminum) bubbling gas and NH 3 gas are introduced into the reactor at an appropriate molar flow ratio, and the film formation rate is set to 20 nm / min or more and the target film thickness is set to 200 nm or less. be able to.

第２下地層２ｂの形成は、第１下地層２ａの形成後、基板温度を８００℃以上１２００℃以下の所定の第２下地層形成温度に保ち、リアクタ内圧力を０．１ｋＰａ〜１００ｋＰａとした状態で、ガリウム原料であるＴＭＧ（トリメチルガリウム）バブリングガスとＴＭＡバブリングガスとＮＨ3ガスとを、作製しようとする第２下地層２ｂの組成に応じた所定の流量比にてリアクタ内に導入し、ＮＨ3とＴＭＡおよびＴＭＧとを反応させることにより実現される。 In the formation of the second underlayer 2b, after the formation of the first underlayer 2a, the substrate temperature is maintained at a predetermined second underlayer formation temperature of 800 ° C. or higher and 1200 ° C. or lower, and the reactor internal pressure is set to 0.1 kPa to 100 kPa. In this state, TMG (trimethylgallium) bubbling gas, TMA bubbling gas, and NH 3 gas, which are gallium raw materials, are introduced into the reactor at a predetermined flow rate ratio according to the composition of the second underlayer 2b to be produced. This is realized by reacting NH 3 with TMA and TMG.

バッファ層８を構成する各層、すなわち、組成変調層３を構成する第１単位層３１および第２単位層３２、終端層４、第１中間層５、第２中間層７の形成は、第２下地層２ｂの形成に続いて、基板温度を８００℃以上１２００℃以下の各層に応じた所定の形成温度に保ち、リアクタ内圧力を０．１ｋＰａ〜１００ｋＰａの各層に応じた所定の値に保った状態で、ＮＨ3ガスとIII族窒化物原料ガス（ＴＭＡ、ＴＭＧのバブリングガス）とを、各層において実現しようとする組成に応じた流量比でリアクタ内に導入することによって実現される。その際、設定膜厚に応じたタイミングで流量比を切り替えることで、それぞれの層が連続的にかつ所望の膜厚で形成される。また、第１中間層５を形成するに際してｐ型不純物を導入するには、上述の原料ガスに加えて、ｐ型不純物用の原料ガスを、第１中間層５において実現しようとするｐ型不純物濃度に応じた流量でリアクタに供給すればよい。例えばＭｇを第１中間層５に導入する場合であれば、Ｃｐ2Ｍｇ（シクロペンタジエニルマグネシウム；Ｍｇ（Ｃ5Ｈ5）2）を原料ガスとして用いればよい。 The formation of each layer constituting the buffer layer 8, that is, the first unit layer 31 and the second unit layer 32 constituting the composition modulation layer 3, the termination layer 4, the first intermediate layer 5, and the second intermediate layer 7, Subsequent to the formation of the base layer 2b, the substrate temperature is maintained at a predetermined formation temperature corresponding to each layer of 800 ° C. or higher and 1200 ° C. or lower, and the reactor internal pressure is maintained at a predetermined value corresponding to each layer of 0.1 kPa to 100 kPa. In this state, NH 3 gas and Group III nitride source gas (TMA, TMG bubbling gas) are introduced into the reactor at a flow ratio according to the composition to be realized in each layer. At that time, each layer is formed continuously and with a desired film thickness by switching the flow rate ratio at a timing corresponding to the set film thickness. In addition, in order to introduce p-type impurities when forming the first intermediate layer 5, in addition to the above-described source gas, a p-type impurity to be realized in the first intermediate layer 5 is used as a source gas for p-type impurities. What is necessary is just to supply a reactor with the flow volume according to the density | concentration. For example, when introducing Mg into the first intermediate layer 5, Cp 2 Mg (cyclopentadienyl magnesium; Mg (C 5 H 5 ) 2 ) may be used as the source gas.

機能層９の形成は、バッファ層８の形成後、基板温度を８００℃以上１２００℃以下の所定の機能層形成温度に保ち、リアクタ内圧力を０．１ｋＰａ〜１００ｋＰａとした状態で、ＴＭＩバブリングガス、ＴＭＡバブリングガス、あるいはＴＭＧバブリングガスの少なくとも１つとＮＨ3ガスとを、作製しようとする機能層９の組成に応じた流量比にてリアクタ内に導入し、ＮＨ3とＴＭＩ、ＴＭＡ、およびＴＭＧの少なくとも１つとを反応させることにより実現される。 After the buffer layer 8 is formed, the functional layer 9 is formed by keeping the substrate temperature at a predetermined functional layer forming temperature of 800 ° C. or higher and 1200 ° C. or lower, and setting the reactor internal pressure to 0.1 kPa to 100 kPa. , TMA bubbling gas, or at least one of TMG bubbling gas and NH 3 gas are introduced into the reactor at a flow ratio according to the composition of the functional layer 9 to be produced, and NH 3 and TMI, TMA, and TMG are introduced. It is realized by reacting with at least one of the following.

機能層９が形成された後、エピタキシャル基板１０は、リアクタ内で常温まで降温される。その後、リアクタから取り出されたエピタキシャル基板１０は、適宜、後段の処理（電極層のパターニングなど）に供される。   After the functional layer 9 is formed, the epitaxial substrate 10 is cooled to room temperature in the reactor. Thereafter, the epitaxial substrate 10 taken out from the reactor is appropriately subjected to subsequent processing (patterning of the electrode layer, etc.).

＜バッファ層の作用効果＞
本実施の形態もそうであるように、一般に、単結晶シリコンウェハーの上にIII族窒化物からなる結晶層を所定の形成温度でエピタキシャル成長させてエピタキシャル基板を得ようとする場合、III族窒化物の方がシリコンよりも熱膨張係数が大きい（例えば、シリコン：３．４×１０-6／Ｋ、ＧａＮ：５．５×１０-6／Ｋ）ことから、結晶成長後、常温にまで降温される過程において、結晶層には面内方向に引張応力が生じる。この引張応力は、エピタキシャル基板におけるクラック発生や、反りの要因となる。本実施の形態においては、係る引張応力を低減させ、クラック発生や反りを抑制する目的で、エピタキシャル基板１０にバッファ層８が設けられている。より具体的には、バッファ層８を構成する各層がそれぞれに奏する作用効果によって、エピタキシャル基板１０におけるクラックの発生と反りとが抑制されてなる。以下、詳細に説明する。 <Effect of buffer layer>
As is the case with the present embodiment, in general, when a crystal layer made of a group III nitride is epitaxially grown on a single crystal silicon wafer at a predetermined formation temperature to obtain an epitaxial substrate, a group III nitride is used. thermal expansion coefficient is larger than that of silicon towards: from (e.g., silicon 3.4 × 10 -6 /K,GaN:5.5×10 -6 / K ) that, after the crystal growth, it is cooled to ambient temperature In the process, tensile stress is generated in the crystal layer in the in-plane direction. This tensile stress causes cracks and warpage in the epitaxial substrate. In the present embodiment, the buffer layer 8 is provided on the epitaxial substrate 10 for the purpose of reducing the tensile stress and suppressing the occurrence of cracks and warpage. More specifically, the occurrence of cracks and warpage in the epitaxial substrate 10 are suppressed by the operational effects exhibited by the layers constituting the buffer layer 8. Details will be described below.

（組成変調層）
図２は、組成変調層３において第１単位層３１の上に第２単位層３２が形成されるときの結晶格子の様子を示すモデル図である。いま、第２単位層３２を構成するIII族窒化物の無歪状態における面内方向の格子長をａ0、実際の格子長をａとする。本実施の形態においては、図２（ａ）、（ｂ）に示すように、第２単位層３２は第１単位層３１の結晶格子に対して整合を保ちつつ結晶成長していく。このことは、結晶成長時に、第２単位層３２の面内方向にｓ＝ａ0−ａだけの圧縮歪が生じることを意味している。すなわち、第２単位層３２の結晶成長は歪みエネルギーを保持した状態で進行する。 (Composition modulation layer)
FIG. 2 is a model diagram showing the state of the crystal lattice when the second unit layer 32 is formed on the first unit layer 31 in the composition modulation layer 3. Now, let the lattice length in the in-plane direction of the group III nitride constituting the second unit layer 32 in an unstrained state be a 0 and the actual lattice length be a. In the present embodiment, as shown in FIGS. 2A and 2B, the second unit layer 32 grows while maintaining alignment with the crystal lattice of the first unit layer 31. This means that a compressive strain of s = a 0 −a is generated in the in-plane direction of the second unit layer 32 during crystal growth. That is, the crystal growth of the second unit layer 32 proceeds while maintaining strain energy.

ただし、成長が進むにつれて、エネルギー的な不安定さが増していくため、第２単位層３２には歪みエネルギーを解放するべく徐々にミスフィット転位が導入されていく。やがて、ある臨界状態に達すると、第２単位層３２に保持されていた歪みエネルギーは全て解放されてしまうことになる。このとき、図２（ｃ）に示すようにａ＝ａ0となる。 However, since the energy instability increases as the growth proceeds, misfit dislocations are gradually introduced into the second unit layer 32 in order to release strain energy. When a certain critical state is reached, all the strain energy held in the second unit layer 32 is released. At this time, a = a 0 as shown in FIG.

ところが、この図２（ｃ）に示す状態に達するまでの、図２（ｂ）に示すようなａ0＞ａの状態で第２単位層３２の形成を終了させてしまえば、第２単位層３２は歪みエネルギーを保持したまま（圧縮歪を含んだまま）となる。本実施の形態においては、このような歪みエネルギーを含んだままの結晶成長を、コヒーレントな状態での結晶成長と称する。換言すれば、歪みエネルギーが完全に解放されてしまう臨界膜厚よりも小さい厚みに第２単位層３２を形成する限りにおいては、第２単位層３２は第１単位層３１に対してコヒーレントな状態にあるといえる。あるいは、第２単位層３２の最上面（直上の第１単位層３１と接する面）の格子長ａについてａ0＞ａが成り立つ限りにおいては、第２単位層３２は第１単位層３１に対してコヒーレントな状態にあるということもできる。なお、第２単位層３２が上述した態様にて歪みエネルギーを含んでいる限りにおいては、第２単位層３２において部分的にａ0＝ａになっていたとしても、第２単位層３２は第１単位層３１に対してコヒーレントな状態にあるといえる。 However, if the formation of the second unit layer 32 is completed in the state of a 0 > a as shown in FIG. 2B until the state shown in FIG. 32 retains strain energy (including compression strain). In the present embodiment, crystal growth that includes such strain energy is referred to as crystal growth in a coherent state. In other words, the second unit layer 32 is in a coherent state with respect to the first unit layer 31 as long as the second unit layer 32 is formed to a thickness smaller than the critical film thickness at which strain energy is completely released. It can be said that. Alternatively, as long as a 0 > a holds for the lattice length a of the uppermost surface of the second unit layer 32 (the surface in contact with the first unit layer 31 immediately above), the second unit layer 32 is in relation to the first unit layer 31. It can also be said that it is in a coherent state. As long as the second unit layer 32 includes strain energy in the above-described manner, even if a 0 = a is partly in the second unit layer 32, the second unit layer 32 is It can be said that it is in a coherent state with respect to one unit layer 31.

第１単位層３１を構成するIII族窒化物の面内格子定数は第２単位層３２を構成するIII族窒化物の面内格子定数よりも小さいので、この歪みエネルギーを保持したままの第２単位層３２の上に第１単位層３１を形成させたとしても、コヒーレントな状態は保たれ、直下の第２単位層３２に保持された歪みエネルギーが解放されることもない。そして、この第１単位層３１の上に再び、第２単位層３２をコヒーレントな状態に成長させれば、係る第２単位層３２においても、上述と同様の圧縮歪が生じることとなる。   Since the in-plane lattice constant of the group III nitride composing the first unit layer 31 is smaller than the in-plane lattice constant of the group III nitride composing the second unit layer 32, the second energy is maintained while maintaining this strain energy. Even if the first unit layer 31 is formed on the unit layer 32, the coherent state is maintained, and the strain energy held in the second unit layer 32 directly below is not released. Then, if the second unit layer 32 is grown again on the first unit layer 31 in a coherent state, the same compressive strain as described above will also occur in the second unit layer 32.

以降、同様に、コヒーレントな状態での成長を維持したままで第１単位層３１と第２単位層３２の形成（ペア層の形成）を繰り返すと、それぞれのペア層の第２単位層３２に歪みエネルギーが保持されるので、組成変調層３は全体として、圧縮歪を含んだ部位として形成されることになる。   Thereafter, similarly, when the formation of the first unit layer 31 and the second unit layer 32 (formation of the pair layer) is repeated while maintaining the growth in the coherent state, the second unit layer 32 of each pair layer is formed. Since the strain energy is maintained, the composition modulation layer 3 is formed as a part including a compressive strain as a whole.

組成変調層３に導入された圧縮歪は、熱膨張係数差に起因して生じる引張応力とは正反対の向きに作用するので、降温時において、該引張応力を相殺する作用がある。概略的にいえば、１つのペア層における圧縮歪の大きさと、組成変調層３におけるペア層の繰り返し数との積に比例する力で、引張応力が相殺されることになる。すなわち、組成変調層３は、エピタキシャル基板１０に圧縮歪を導入してなる部位であるともいえる。   Since the compressive strain introduced into the composition modulation layer 3 acts in the opposite direction to the tensile stress generated due to the difference in thermal expansion coefficient, it has the effect of offsetting the tensile stress when the temperature is lowered. Generally speaking, the tensile stress is canceled by a force proportional to the product of the magnitude of the compressive strain in one pair layer and the number of repetitions of the pair layer in the composition modulation layer 3. That is, it can be said that the composition modulation layer 3 is a portion formed by introducing compressive strain into the epitaxial substrate 10.

なお、第１単位層３１は、２つの第２単位層３２の間に介在することになるが、その厚みが小さすぎる場合は、第２単位層３２に生じる圧縮歪が小さくなって逆に第１単位層３１自体に引張応力を内在しやすくなり好ましくない。一方、厚みが大きすぎる場合は、第２単位層３２自体が引張方向の力を受けやすくなってやはり好ましくない。上述した、３ｎｍ〜２０ｎｍ程度の厚みという要件は、このような不具合が生じないという点から好適なものである。   The first unit layer 31 is interposed between the two second unit layers 32. However, when the thickness is too small, the compressive strain generated in the second unit layer 32 is reduced and the first unit layer 31 is conversely arranged. One unit layer 31 itself tends to contain tensile stress, which is not preferable. On the other hand, when the thickness is too large, the second unit layer 32 itself tends to receive a force in the tensile direction, which is not preferable. The above-mentioned requirement of a thickness of about 3 nm to 20 nm is preferable from the viewpoint that such a problem does not occur.

また、上述した、第１単位層３１がＡｌＮにて構成され、第２単位層３２がＡｌxＧａ1-xＮ（０≦ｘ≦０．２５）なる組成のIII族窒化物にて構成されるという要件は、個々のペア層において十分な大きさの圧縮歪を得ることができるという点で好適なものである。 The first unit layer 31 is made of AlN, and the second unit layer 32 is made of a group III nitride having a composition of Al x Ga 1-x N (0 ≦ x ≦ 0.25). This requirement is suitable in that a sufficiently large compressive strain can be obtained in each pair layer.

（終端層）
終端層４は、組成変調層３の最上部に、第１単位層３１と同じ組成のIII族窒化物にて、つまりは、第２単位層３２を形成するIII族窒化物よりも面内格子定数が小さいIII族窒化物にて、第１単位層３１と同じ厚みで形成されてなる。係る態様にて終端層４が存在することで、組成変調層３に導入された圧縮歪は、後述する態様にて第１中間層５を設ける場合においても好適に維持される。 (Termination layer)
The termination layer 4 is made of a group III nitride having the same composition as the first unit layer 31 at the top of the composition modulation layer 3, that is, an in-plane lattice than the group III nitride forming the second unit layer 32. A group III nitride having a small constant is formed with the same thickness as the first unit layer 31. Due to the presence of the termination layer 4 in such an aspect, the compressive strain introduced into the composition modulation layer 3 is suitably maintained even when the first intermediate layer 5 is provided in an aspect described later.

（第１中間層）
図３は、第１中間層５の形成までを行ったエピタキシャル基板の反り量と、第１中間層５の厚みとの関係を示す図である。なお、図３は、エピタキシャル膜の総膜厚を横軸として表している。また、本実施の形態において、エピタキシャル基板の反り量は、レーザー変位計によって測定するものとする。 (First intermediate layer)
FIG. 3 is a diagram showing the relationship between the amount of warpage of the epitaxial substrate after the first intermediate layer 5 is formed and the thickness of the first intermediate layer 5. FIG. 3 represents the total film thickness of the epitaxial film on the horizontal axis. In this embodiment, the amount of warpage of the epitaxial substrate is measured with a laser displacement meter.

図３に示した５つの例において、第１中間層５の厚み以外の条件は全て同じである。下地基板１としては、ｐ型の導電型を有する直径４インチの（１１１）単結晶シリコンウェハー（５２５μｍ厚）を用いている。その上に、ＡｌＮからなり平均膜厚１００ｎｍの第１下地層２ａと、Ａｌ0.1Ｇａ0.9Ｎからなり平均膜厚４０ｎｍの第２下地層２ｂと、５ｎｍ厚のＡｌＮからなる第１単位層３１と１５ｎｍ厚のＡｌ0.1Ｇａ0.9Ｎからなる第２単位層３２とのペア層が２０回繰り返し積層された組成変調層３と図示しない終端層４と、ＧａＮからなる第１中間層５とが積層されてなる。 In the five examples shown in FIG. 3, the conditions other than the thickness of the first intermediate layer 5 are all the same. As the base substrate 1, a (111) single crystal silicon wafer (525 μm thick) having a p-type conductivity and a diameter of 4 inches is used. Furthermore, a first underlayer 2a made of AlN and having an average thickness of 100 nm, a second underlayer 2b made of Al 0.1 Ga 0.9 N and having an average thickness of 40 nm, and a first unit layer 31 made of AlN having a thickness of 5 nm, A composition modulation layer 3 in which a pair layer with a second unit layer 32 made of Al 0.1 Ga 0.9 N having a thickness of 15 nm is repeatedly laminated 20 times, a termination layer 4 (not shown), and a first intermediate layer 5 made of GaN are laminated. It becomes.

図３においては、第１中間層５の厚みが２００ｎｍのときに、エピタキシャル基板の反り量が極小となっている。上述のように、第１中間層５は、終端層４に対してコヒーレントな状態に形成されるので、図３に示す結果は、２００ｎｍ程度の厚みに形成された第１中間層５が、バッファ層８によってエピタキシャル基板１０に導入された圧縮歪をより強める作用効果を奏することを示唆している。係る結果を踏まえ、本実施形態においては、第１中間層５を１００ｎｍ以上５００ｎｍ以下程度の厚みに設け、組成変調層３において導入された圧縮歪を強めるようにしている。これにより、エピタキシャル基板１０においては、引張応力がより効果的に相殺されるようになっている。すなわち、エピタキシャル基板１０において、第１中間層５は、歪強化層として機能する。   In FIG. 3, when the thickness of the first intermediate layer 5 is 200 nm, the amount of warpage of the epitaxial substrate is minimal. As described above, since the first intermediate layer 5 is formed in a coherent state with respect to the termination layer 4, the result shown in FIG. 3 is that the first intermediate layer 5 formed with a thickness of about 200 nm is a buffer. This suggests that the effect of further strengthening the compressive strain introduced into the epitaxial substrate 10 by the layer 8 is exhibited. Based on this result, in the present embodiment, the first intermediate layer 5 is provided with a thickness of about 100 nm to 500 nm so as to increase the compressive strain introduced in the composition modulation layer 3. Thereby, in the epitaxial substrate 10, the tensile stress is more effectively offset. That is, in the epitaxial substrate 10, the first intermediate layer 5 functions as a strain strengthening layer.

なお、図３に示すように、第１中間層５の厚みが大きくなりすぎると、エピタキシャル基板１０の反り量は増大する。これは、結晶が成長するにつれて歪みエネルギーの蓄積に限界が生じて圧縮歪が弱まってくとともに、格子がコヒーレントな状態を保って成長するのが困難となっていき、やがては臨界膜厚を越えて歪みエネルギーが開放されてしまうためである。係る反り量の増加はクラック発生の要因となる。ちなみに、図３においては第１中間層５の厚みが５００ｎｍのときの反り量は第１中間層５を設けない場合よりも大きいが、単位構造体６が複数積層される実際のエピタキシャル基板１０において、第１中間層５の厚みが５００ｎｍ以下の範囲であればバッファ層８における圧縮歪が好適に強められることは、本発明の発明者によって確認されている。   As shown in FIG. 3, when the thickness of the first intermediate layer 5 becomes too large, the amount of warpage of the epitaxial substrate 10 increases. This is because, as the crystal grows, the strain energy storage is limited and the compressive strain becomes weaker, and it becomes difficult for the lattice to grow in a coherent state, eventually exceeding the critical film thickness. This is because the strain energy is released. Such an increase in the amount of warpage causes cracks. Incidentally, in FIG. 3, the amount of warping when the thickness of the first intermediate layer 5 is 500 nm is larger than that when the first intermediate layer 5 is not provided, but in the actual epitaxial substrate 10 in which a plurality of unit structures 6 are stacked. It has been confirmed by the inventor of the present invention that the compressive strain in the buffer layer 8 is suitably enhanced when the thickness of the first intermediate layer 5 is in the range of 500 nm or less.

（第２中間層）
組成変調層３と第１中間層５とが上述した態様にて形成されることで、単位構造体６は全体として圧縮歪を内在することになる。それゆえ、複数の単位構造体６を積層すれば、クラック発生防止に十分な、大きな圧縮歪が得られることになるはずである。しかしながら、実際には、ある単位構造体６の直上に別の単位構造体６を形成したとしても、上側の単位構造体６においては十分な圧縮歪が得られない。これは、下側の単位構造体６の最上層である第１中間層５を構成するIII族窒化物の方が、上側の単位構造体６の最下層である第１単位層３１を構成するIII族窒化物よりも無歪の状態における面内格子定数が大きく、かつ、第１単位層３１がせいぜい３ｎｍ〜２０ｎｍ程度の厚みに形成されるに過ぎないために、第１中間層５の上に直接、第１単位層３１を形成すると、第１単位層３１が引張歪を内在してしまい、組成変調層３に十分な圧縮歪が導入されなくなるためである。 (Second intermediate layer)
By forming the composition modulation layer 3 and the first intermediate layer 5 in the above-described manner, the unit structure 6 inherently has compressive strain. Therefore, if a plurality of unit structures 6 are laminated, a large compressive strain sufficient to prevent the occurrence of cracks should be obtained. However, actually, even if another unit structure 6 is formed immediately above a certain unit structure 6, sufficient compression strain cannot be obtained in the upper unit structure 6. This is because the group III nitride constituting the first intermediate layer 5 that is the uppermost layer of the lower unit structure 6 constitutes the first unit layer 31 that is the lowermost layer of the upper unit structure 6. Since the in-plane lattice constant in the unstrained state is larger than that of the group III nitride and the first unit layer 31 is only formed to a thickness of about 3 nm to 20 nm at most, If the first unit layer 31 is directly formed, the first unit layer 31 inherently has tensile strain, and sufficient compressive strain is not introduced into the composition modulation layer 3.

そこで、本実施の形態においては、単位構造体６の間に第２中間層７を設けることによって、上述のような引張歪の導入に伴う不具合を生じさせないようにするとともに、個々の単位構造体６に十分な圧縮歪が内在されるようにしている。   Therefore, in the present embodiment, by providing the second intermediate layer 7 between the unit structures 6, it is possible to prevent the problems associated with the introduction of the tensile strain as described above and the individual unit structures. 6 has a sufficient compressive strain.

具体的には、単位構造体６の最上層である第１中間層５の上に、該第１中間層５を構成するIII族窒化物よりも無歪の状態における面内格子定数が小さいIII族窒化物にて、第２中間層７が形成されてなる。係る態様にて設けられる第２中間層７は、第１中間層５との界面近傍に第１中間層５との格子定数差に起因したミスフィット転位を内在するが、少なくともその表面近傍においては、格子緩和して、引張応力が作用することのない実質的に無歪状態が実現されてなる。ここで、実質的に無歪であるとは、少なくとも直下の第１中間層５との界面近傍以外のところにおいてはバルク状態における格子定数と実質的に同一の格子定数を有することを意味している。   Specifically, the in-plane lattice constant in the unstrained state is smaller than the group III nitride constituting the first intermediate layer 5 on the first intermediate layer 5 that is the uppermost layer of the unit structure 6. The second intermediate layer 7 is formed of a group nitride. The second intermediate layer 7 provided in such a manner has misfit dislocations due to a difference in lattice constant from the first intermediate layer 5 in the vicinity of the interface with the first intermediate layer 5, but at least in the vicinity of the surface thereof. The lattice is relaxed, and a substantially unstrained state in which no tensile stress acts is realized. Here, “substantially unstrained” means having a lattice constant substantially the same as the lattice constant in the bulk state at least in the vicinity of the interface with the first intermediate layer 5 immediately below. Yes.

このような実質的に無歪の第２中間層７の上に形成した単位構造体６においては、その最下層となる第１単位層３１に引張応力が作用することはないので、該単位構造体６も、第２中間層７の直下の単位構造体６と同様に、圧縮歪を好適に内在する態様にて形成されてなる。   In such a unit structure 6 formed on the substantially unstrained second intermediate layer 7, tensile stress does not act on the first unit layer 31 that is the lowermost layer. Similarly to the unit structure 6 directly below the second intermediate layer 7, the body 6 is also formed in a mode that preferably includes compression strain.

好ましくは、第１単位層３１と第２中間層７とがともにＡｌＮにて形成される。係る場合、第２中間層７と第１単位層３１とを連続的に形成することで、両者が実質的に１つの層を構成することになるので、第１単位層３１に引張応力が作用することがより確実に防止される。   Preferably, both the first unit layer 31 and the second intermediate layer 7 are made of AlN. In such a case, since the second intermediate layer 7 and the first unit layer 31 are continuously formed, they substantially constitute one layer, so that tensile stress acts on the first unit layer 31. Is more reliably prevented.

ただし、第２中間層７の厚みが小さすぎる場合、第１中間層５の上に直接に第１単位層３１を形成する場合と同様に、第２中間層７に引張応力が作用してしまい、その影響のもとで組成変調層３を形成することになるため、組成変調層３に好適に圧縮歪が内在されなくなり好ましくない。一方、第２中間層７の厚みが大きすぎる場合、第２中間層７自体の、下地基板１であるシリコンとの間の熱膨張係数差の影響を無視できなくなって、第２中間層７に係る熱膨張係数差に起因した引張応力が作用してしまうことになり、好ましくない。上述したように、第２中間層７が概ね１５ｎｍ以上１５０ｎｍ以下の厚みに形成されることは、第２中間層７が実質的に無歪の状態で形成され、その直上の第１単位層３１に引張応力が作用しない要件として好適なものである。   However, if the thickness of the second intermediate layer 7 is too small, a tensile stress acts on the second intermediate layer 7 as in the case where the first unit layer 31 is formed directly on the first intermediate layer 5. Since the composition modulation layer 3 is formed under the influence, the composition modulation layer 3 is not preferable because the compressive strain is suitably not included in the composition modulation layer 3. On the other hand, if the thickness of the second intermediate layer 7 is too large, the influence of the difference in thermal expansion coefficient between the second intermediate layer 7 itself and the silicon that is the base substrate 1 cannot be ignored. The tensile stress resulting from such a difference in thermal expansion coefficient will act, which is not preferable. As described above, when the second intermediate layer 7 is formed to have a thickness of approximately 15 nm to 150 nm, the second intermediate layer 7 is formed in a substantially unstrained state, and the first unit layer 31 immediately above the second intermediate layer 7 is formed. This is suitable as a requirement that tensile stress does not act on.

さらに多くの単位構造体６を設ける場合も、上述と同様の態様にてそれぞれの単位構造体６の間に第２中間層７を介在させることで、全ての単位構造体６に圧縮歪が好適に内在された状態が実現されてなる。なお、単位構造体６の構成が同じであれば、単位構造体６の繰り返し積層数が多いほど、バッファ層８に内在される圧縮歪は大きくなる。   Even when a larger number of unit structures 6 are provided, compressive strain is suitable for all the unit structures 6 by interposing the second intermediate layer 7 between the unit structures 6 in the same manner as described above. The state inherent in is realized. In addition, if the structure of the unit structure 6 is the same, the greater the number of unit structures 6 that are repeatedly stacked, the greater the compressive strain inherent in the buffer layer 8.

以上のような態様にて構成されたバッファ層８を備えるエピタキシャル基板１０においては、該バッファ層８が大きな圧縮歪を内在していることで、シリコンとIII族窒化物との熱膨張係数差に起因して生じる引張応力が、好適に相殺された状態が実現されている。これにより、エピタキシャル基板１０においては、クラックフリーが実現されてなる。また、このような態様にて引張応力が相殺されてなることで、エピタキシャル基板１０は、反りが１００μｍ以下にまで抑制されたものとなっている。   In the epitaxial substrate 10 provided with the buffer layer 8 configured as described above, the buffer layer 8 inherently has a large compressive strain, thereby causing a difference in thermal expansion coefficient between silicon and the group III nitride. A state in which the resulting tensile stress is suitably offset is realized. Thereby, in the epitaxial substrate 10, crack free is realized. In addition, since the tensile stress is offset in such a manner, the epitaxial substrate 10 is warped to 100 μm or less.

すなわち、本実施の形態に係るエピタキシャル基板１０においては、歪導入層である組成変調層３の上に終端層４と歪強化層としての第１中間層５を形成した単位構造体６と、実質的に無歪の第２中間層７とを交互に積層する態様にてバッファ層８を設けることで、バッファ層８に大きな圧縮歪を内在させ、シリコンとIII族窒化物との熱膨張係数差に起因してエピタキシャル基板１０に生じる引張応力を、好適に低減させてなる。これにより、エピタキシャル基板１０においては、クラックフリーが実現され、反りも低減されてなる。   That is, in epitaxial substrate 10 according to the present embodiment, unit structure 6 in which termination layer 4 and first intermediate layer 5 as a strain enhancement layer are formed on composition modulation layer 3 as a strain introduction layer, By providing the buffer layers 8 in such a manner that the unstrained second intermediate layers 7 are alternately stacked, a large compressive strain is inherent in the buffer layers 8 and the difference in thermal expansion coefficient between silicon and group III nitride The tensile stress generated in the epitaxial substrate 10 due to the above is suitably reduced. Thereby, in the epitaxial substrate 10, a crack free is implement | achieved and curvature is also reduced.

なお、バッファ層８は、上述したように歪みエネルギーの蓄積が抑制された状態の第２下地層２ｂの上に形成されることから、引張応力の相殺効果が、第２下地層２ｂに蓄積された歪みエネルギーを原因として阻害されることはない。   Since the buffer layer 8 is formed on the second underlayer 2b in a state where the accumulation of strain energy is suppressed as described above, the tensile stress canceling effect is accumulated in the second underlayer 2b. It is not disturbed by the strain energy.

また、単位構造体６と第２中間層７とを繰り返し積層することは、エピタキシャル膜自体の総膜厚を増大させることになる。一般に、エピタキシャル基板１０を用いてＨＥＭＴ素子を作製する場合、その総膜厚が大きいほど該ＨＥＭＴ素子の絶縁破壊電圧が大きくなるので、本実施の形態に係るエピタキシャル基板１０の構成は、係る絶縁破壊電圧の増大にも資するものである。   Moreover, repeatedly laminating the unit structure 6 and the second intermediate layer 7 increases the total film thickness of the epitaxial film itself. In general, when a HEMT element is manufactured using the epitaxial substrate 10, the breakdown voltage of the HEMT element increases as the total film thickness increases. Therefore, the configuration of the epitaxial substrate 10 according to the present embodiment is such a breakdown. It also contributes to an increase in voltage.

＜第１中間層へのｐ型不純物の導入＞
次に、第１中間層５にｐ型不純物を意図的に導入することに関する詳細を説明する。 <Introduction of p-type impurities into the first intermediate layer>
Next, details regarding intentional introduction of p-type impurities into the first intermediate layer 5 will be described.

上述したように、本実施の形態に係るエピタキシャル基板１０においては、積層された複数の単位構造体６のそれぞれに、ＡｌyＧａ1-yＮ（０＜ｙ≦０．２５）なる組成のIII族窒化物にて構成される第１中間層５が設けられている。そして、エピタキシャル基板１０の耐電圧性を高める目的で、係る第１中間層５のうちの少なくとも１つにｐ型不純物が意図的に導入されてなる。なお、本実施の形態において、意図的に導入されているとは、人為的な導入を行っていないにも関わらずｐ型不純物が混入した場合を除外することの意である。ｐ型不純物は、例えばＭｇ、Ｚｎなどである。好ましくは、ｐ型不純物はＭｇである。なお、以降においては、チャネル層９ａに隣接する第１中間層５（以下、チャネル隣接中間層）のみにｐ型不純物が導入されてなる場合を（ｐ型不純物の導入の）第１の態様と称し、全ての第１中間層５にｐ型不純物が導入されてなる場合を（ｐ型不純物の導入の）第２の態様と称することとする。 As described above, in epitaxial substrate 10 according to the present embodiment, each of a plurality of stacked unit structures 6 has a composition III of Al y Ga 1-y N (0 <y ≦ 0.25). A first intermediate layer 5 made of a group nitride is provided. For the purpose of increasing the voltage resistance of the epitaxial substrate 10, p-type impurities are intentionally introduced into at least one of the first intermediate layers 5. In the present embodiment, intentionally introduced means to exclude the case where p-type impurities are mixed even though artificial introduction is not performed. The p-type impurity is, for example, Mg, Zn or the like. Preferably, the p-type impurity is Mg. In the following, the case where the p-type impurity is introduced only into the first intermediate layer 5 (hereinafter referred to as the channel adjacent intermediate layer) adjacent to the channel layer 9a is referred to as the first mode (introduction of the p-type impurity). The case where p-type impurities are introduced into all the first intermediate layers 5 is referred to as a second mode (introduction of p-type impurities).

第１中間層５におけるｐ型不純物の濃度は、１×１０17／ｃｍ3〜２×１０18／ｃｍ3程度であるのが好ましい。係る濃度範囲をみたすことで、エピタキシャル基板１０においては、ｐ型不純物を含まない以外は同じ組成からなるエピタキシャル基板に比して、高い耐電圧が実現される。例えば、ｐ型不純物が第１の態様にて導入されてなるエピタキシャル基板１０の場合で、耐電圧の値は２割〜３割程度大きくなる。なお、本実施の形態において、耐電圧とは、エピタキシャル基板１０に対し、０Ｖから値を増大させつつ電圧を印加したときに、１ｍＡ／ｃｍ2の漏れ電流が生じた電圧値であるとする。また、ｐ型不純物を導入する第１中間層５の数が多いほど、耐電圧の値も大きくなる。例えば、ｐ型不純物が第２の態様にて導入されてなるエピタキシャル基板１０の耐電圧の値は、ｐ型不純物が導入されていないエピタキシャル基板の耐電圧よりも５割程度大きくなる。 The concentration of the p-type impurity in the first intermediate layer 5 is preferably about 1 × 10 17 / cm 3 to 2 × 10 18 / cm 3 . By viewing such a concentration range, the epitaxial substrate 10 can achieve a higher withstand voltage than an epitaxial substrate having the same composition except that it does not contain p-type impurities. For example, in the case of the epitaxial substrate 10 in which the p-type impurity is introduced in the first mode, the withstand voltage value is increased by about 20% to 30%. In the present embodiment, the withstand voltage is a voltage value at which a leakage current of 1 mA / cm 2 is generated when a voltage is applied to epitaxial substrate 10 while increasing the value from 0V. Further, the greater the number of first intermediate layers 5 into which p-type impurities are introduced, the greater the value of withstand voltage. For example, the withstand voltage value of the epitaxial substrate 10 into which the p-type impurity is introduced in the second mode is about 50% larger than the withstand voltage of the epitaxial substrate into which the p-type impurity is not introduced.

なお、厳密にいえば、上述のようなプロセスによってエピタキシャル基板１０を作製する過程において、特に、作製途中のエピタキシャル基板１０が加熱を受ける際に、第１中間層５に導入されたｐ型不純物はその隣接層へと拡散する。従って、ｐ型不純物層は当該隣接層にも微量存在する。   Strictly speaking, in the process of manufacturing the epitaxial substrate 10 by the process as described above, particularly when the epitaxial substrate 10 being manufactured is heated, the p-type impurity introduced into the first intermediate layer 5 is It diffuses into its adjacent layer. Therefore, a small amount of the p-type impurity layer is also present in the adjacent layer.

第１の態様の場合であれば、チャネル層９ａにも微量のｐ型不純物が存在することになるので、これによってチャネル層９ａが高抵抗化されることが、エピタキシャル基板１０の耐電圧の向上に寄与するものと考えられる。   In the case of the first mode, since a small amount of p-type impurities are also present in the channel layer 9a, the resistance of the channel layer 9a is increased by this, which improves the withstand voltage of the epitaxial substrate 10. It is thought that it contributes to.

ただし、その一方で、チャネル層９ａへのｐ型不純物の拡散が過剰になると、チャネル層９ａの結晶性は劣化してしまい、結果として、十分な耐電圧は得られなくなる。よって、チャネル層９ａへのｐ型不純物の拡散は、耐電圧性を向上させるに十分な程度であればよいことになる。   However, if the p-type impurity is excessively diffused into the channel layer 9a, the crystallinity of the channel layer 9a is deteriorated, and as a result, a sufficient withstand voltage cannot be obtained. Therefore, the diffusion of the p-type impurity into the channel layer 9a only needs to be sufficient to improve the voltage resistance.

本実施の形態においては、係る点を鑑み、上述のように、ｐ型不純物を導入するマトリックス層をＡｌyＧａ1-yＮ（０＜ｙ≦０．２５）なる組成のＡｌを含むIII族窒化物からなる第１中間層５のみとすることによって、チャネル層９ａをはじめとする、第１中間層５の隣接層への拡散を好適に抑制しつつ、高い耐電圧が実現されてなる。 In the present embodiment, in view of such a point, as described above, the matrix layer into which p-type impurities are introduced includes a group III containing Al having a composition of Al y Ga 1-y N (0 <y ≦ 0.25). By using only the first intermediate layer 5 made of nitride, high withstand voltage is realized while suitably suppressing diffusion of the first intermediate layer 5 including the channel layer 9a into adjacent layers.

図４は、第１の態様にて構成したエピタキシャル基板１０と、第１中間層５をＧａＮにて構成し、第１の態様と同様にチャネル隣接中間層のみにｐ型不純物を導入したエピタキシャル基板１０とについて、チャネル隣接中間層とチャネル層９ａとにおけるｐ型不純物の濃度プロファイルをＳＩＭＳ（二次イオン質量分析法）により測定した結果を例示する図である（詳細は実施例参照）。図中、符号Ａを付しているのが前者のプロファイルであり、符号Ｂを付しているのが後者のプロファイルである。ｐ型不純物としてはＭｇを用い、第１中間層５におけるＭｇ元素の濃度を２×１０18／ｃｍ3と設定している。 FIG. 4 shows the epitaxial substrate 10 configured in the first mode, and the epitaxial substrate in which the first intermediate layer 5 is configured by GaN, and p-type impurities are introduced only into the channel adjacent intermediate layer as in the first mode. 10 is a diagram illustrating the result of measuring the concentration profile of the p-type impurity in the channel adjacent intermediate layer and the channel layer 9a by SIMS (secondary ion mass spectrometry) for 10 (see the examples for details). In the figure, the former profile is indicated by the symbol A, and the latter profile is indicated by the symbol B. Mg is used as the p-type impurity, and the Mg element concentration in the first intermediate layer 5 is set to 2 × 10 18 / cm 3 .

図４に示された２つのプロファイルを比較すると、第１中間層５においてはＡ、Ｂのプロファイルともに濃度は２×１０18／ｃｍ3で略一定となっている。しかしながら、チャネル層９ａにおいては、Ａのプロファイルではチャネル隣接中間層との界面からおよそ０．２μｍのところでＭｇ元素の濃度が検出限界以下である１×１０16／ｃｍ3以下にまで減少しているのに対して、Ｂのプロファイルでは、チャネル隣接中間層との界面からおよそ０．３μｍのところまでＭｇ元素の濃度が１×１０16／ｃｍ3以上となっている。係るプロファイルの差異は、本実施の形態のようにＡｌを含むIII族窒化物からなる第１中間層５をマトリックス層としてｐ型不純物を導入する方が、ｐ型不純物の拡散が起こりにくいことを示している。 Comparing the two profiles shown in FIG. 4, in the first intermediate layer 5, the concentrations of both the A and B profiles are 2 × 10 18 / cm 3 and are substantially constant. However, in the channel layer 9a, in the profile A, the Mg element concentration is reduced to 1 × 10 16 / cm 3 or less, which is below the detection limit, at approximately 0.2 μm from the interface with the adjacent channel intermediate layer. On the other hand, in the profile of B, the Mg element concentration is 1 × 10 16 / cm 3 or more from the interface with the channel adjacent intermediate layer to about 0.3 μm. The difference in the profiles is that the diffusion of the p-type impurity is less likely to occur when the p-type impurity is introduced using the first intermediate layer 5 made of Group III nitride containing Al as the matrix layer as in the present embodiment. Show.

しかも、Ａのプロファイルを得たエピタキシャル基板の耐電圧が８００Ｖ弱程度であるのに対して、Ｂのプロファイルを得たエピタキシャル基板の耐電圧は５００Ｖ弱程度である。このことは、前者のエピタキシャル基板のように、ｐ型不純物の拡散を限定的なものとする方が、高い耐電圧が得られることを示している。さらにいえば、このことは、チャネル層９ａへのｐ型不純物の拡散を促進させるべく、第１中間層５に対しｐ型不純物を過剰に導入する必要がないことをも意味している。   Moreover, the withstand voltage of the epitaxial substrate having the A profile is about 800V, whereas the withstand voltage of the epitaxial substrate having the B profile is about 500V. This indicates that a higher withstand voltage can be obtained by limiting the diffusion of the p-type impurity as in the former epitaxial substrate. Furthermore, this also means that it is not necessary to introduce excessive p-type impurities into the first intermediate layer 5 in order to promote the diffusion of p-type impurities into the channel layer 9a.

一方、第２の態様の場合、チャネル隣接中間層だけではなく、組成変調層３の間に位置する第１中間層５にもｐ型不純物が導入される。これにより、バッファ層８全体のエネルギーポテンシャルが高められ、個々の組成変調層３の第１単位層３１と第２単位層３２との界面における二次元電子ガスの発生が抑制されることで、エピタキシャル基板１０の耐電圧がさらに向上するものと考えられる。   On the other hand, in the case of the second embodiment, the p-type impurity is introduced not only into the channel adjacent intermediate layer but also into the first intermediate layer 5 located between the composition modulation layers 3. As a result, the energy potential of the entire buffer layer 8 is increased, and generation of two-dimensional electron gas at the interface between the first unit layer 31 and the second unit layer 32 of each composition modulation layer 3 is suppressed. It is considered that the withstand voltage of the substrate 10 is further improved.

もちろん、この第２の態様の場合も、第１中間層５に対する必要以上のｐ型不純物の導入、および、第１中間層５から隣接層へのｐ型不純物層の過剰な拡散は、耐電圧の向上には寄与せず、エピタキシャル膜の結晶性の劣化を引き起こすため、必要がない。極端な例として、バッファ層８の全体に均一にｐ型不純物を導入したとした場合、エピタキシャル基板１０の耐電圧は、ｐ型不純物を導入しない場合よりもむしろ低下する。   Of course, also in the case of this second mode, the introduction of more p-type impurities than necessary into the first intermediate layer 5 and the excessive diffusion of the p-type impurity layer from the first intermediate layer 5 to the adjacent layer may cause a breakdown voltage. This is unnecessary because it does not contribute to the improvement of crystallinity and causes deterioration of the crystallinity of the epitaxial film. As an extreme example, if the p-type impurity is uniformly introduced into the entire buffer layer 8, the withstand voltage of the epitaxial substrate 10 is lowered rather than not introducing the p-type impurity.

なお、バッファ層８にＡｌを含む層が多いほど、エピタキシャル基板１０の耐電圧は高くなる。特に、第２単位層３２をＡｌxＧａ1-xＮ（０．１≦ｘ≦０．２５）なる組成のIII族窒化物にて形成し、かつ第１中間層をＡｌyＧａ1-yＮ（０．１≦ｙ≦０．２５）なる組成のIII族窒化物にて形成することが好適である。本実施の形態のようにｐ型不純物を導入することは、係る耐電圧をより高める効果を有しているともいえる。 It should be noted that the withstand voltage of epitaxial substrate 10 increases as the number of layers containing Al in buffer layer 8 increases. In particular, the second unit layer 32 is formed of a group III nitride having a composition of Al x Ga 1-x N (0.1 ≦ x ≦ 0.25), and the first intermediate layer is formed of Al y Ga 1-y. It is preferable to form a group III nitride having a composition of N (0.1 ≦ y ≦ 0.25). It can be said that introduction of p-type impurities as in the present embodiment has an effect of further increasing the withstand voltage.

以上、説明したように、本実施の形態によれば、下地基板と機能層との間に、組成変調層と終端層と第１中間層とからなり圧縮歪を内在する単位構造体を複数積層してなるバッファ層を設けるようにし、かつ、第１中間層をＡｌを含むIII族窒化物にて構成するとともに該第１中間層の少なくとも１つにｐ型不純物を導入することで、安価で大口径のものを入手容易なシリコン基板を下地基板とし、かつ、クラックフリーで結晶品質が優れ、しかも耐電圧の高いたエピタキシャル基板を、得ることができる。   As described above, according to the present embodiment, a plurality of unit structures each including a composition modulation layer, a termination layer, and a first intermediate layer and including compression strain are stacked between the base substrate and the functional layer. The buffer layer is formed, and the first intermediate layer is made of a group III nitride containing Al, and at least one of the first intermediate layers is introduced with a p-type impurity, thereby reducing the cost. It is possible to obtain an epitaxial substrate having a large-diameter silicon substrate that is readily available as a base substrate, crack-free, excellent crystal quality, and high withstand voltage.

特に、低結晶性層にｐ型不純物を導入せずとも、耐電圧が高く、かつ結晶品質が保たれたエピタキシャル基板を得ることができる。また、チャネル層に隣接する第１中間層にｐ型不純物を導入した場合であっても、耐電圧が高く、かつ結晶品質が保たれたエピタキシャル基板を得ることができる。   In particular, an epitaxial substrate having a high withstand voltage and having a maintained crystal quality can be obtained without introducing a p-type impurity into the low crystalline layer. In addition, even when a p-type impurity is introduced into the first intermediate layer adjacent to the channel layer, an epitaxial substrate having a high withstand voltage and a maintained crystal quality can be obtained.

また、エピタキシャル基板１０は、下地基板１と第１下地層２ａの間に図示しない界面層を備える態様であってもよい。界面層は、数ｎｍ程度の厚みを有し、アモルファスのＳｉＡｌuＯvＮwからなるのが好適な一例である。 In addition, the epitaxial substrate 10 may include an interface layer (not shown) between the base substrate 1 and the first base layer 2a. The interface layer has a thickness of about several nm and is preferably made of amorphous SiAl u O v N w .

下地基板１と第１下地層２ａとの間に界面層を備える場合、下地基板１と第２下地層２ｂなどとの格子ミスフィットがより効果的に緩和され、その上に形成される各層の結晶品質がさらに向上する。すなわち、界面層を備える場合には、第１下地層２ａであるＡｌＮ層が、界面層を備えない場合と同様の凹凸形状を有しかつ界面層を備えない場合よりも内在する結晶粒界が少なくなるように形成される。特に（０００２）面でのＸ線ロッキングカーブ半値幅の値が改善された第１下地層２ａが得られる。これは、下地基板１の上に直接に第１下地層２ａを形成する場合に比して、界面層の上に第１下地層２ａを形成する場合の方が第１下地層２ａとなるＡｌＮの核形成が進みにくく、結果的に、界面層が無い場合に比べて横方向成長が促進されることによる。なお、界面層の膜厚は５ｎｍを超えない程度で形成される。このような界面層を備えた場合、第１下地層２ａを、（０００２）面のＸ線ロッキングカーブ半値幅が、０．５度以上０．８度以下の範囲となるように形成することができる。この場合、（０００２）面のＸ線ロッキングカーブ半値幅が８００ｓｅｃ以下であり、らせん転位密度が１×１０9／ｃｍ2以下であるという、さらに結晶品質の優れた機能層を形成することができる。 When an interface layer is provided between the base substrate 1 and the first base layer 2a, the lattice misfit between the base substrate 1 and the second base layer 2b is more effectively mitigated, and each layer formed thereon The crystal quality is further improved. That is, when the interface layer is provided, the AlN layer that is the first underlayer 2a has the same uneven shape as the case where the interface layer is not provided, and there is an inherent grain boundary as compared with the case where the interface layer is not provided. It is formed so as to decrease. In particular, the first underlayer 2a having an improved X-ray rocking curve half-width value on the (0002) plane is obtained. This is because AlN, which forms the first underlayer 2a when the first underlayer 2a is formed on the interface layer, as compared with the case where the first underlayer 2a is formed directly on the undersubstrate 1. As a result, it is difficult to proceed with nucleation, and as a result, lateral growth is promoted as compared with the case where there is no interface layer. The interface layer is formed with a thickness not exceeding 5 nm. When such an interface layer is provided, the first underlayer 2a may be formed so that the half width of the X-ray rocking curve of the (0002) plane is in the range of 0.5 degrees or more and 0.8 degrees or less. it can. In this case, it is possible to form a functional layer with further excellent crystal quality, in which the (0002) plane X-ray rocking curve half-width is 800 sec or less and the screw dislocation density is 1 × 10 9 / cm 2 or less. .

なお、界面層の形成は、シリコンウェハーが第１下地層形成温度に達した後、第１下地層２ａの形成に先立って、ＴＭＡバブリングガスのみをリアクタ内に導入し、ウェハーをＴＭＡバブリングガス雰囲気に晒すようすることによって実現される。   In the formation of the interface layer, after the silicon wafer reaches the first underlayer formation temperature, prior to the formation of the first underlayer 2a, only the TMA bubbling gas is introduced into the reactor, and the wafer is placed in the TMA bubbling gas atmosphere. It is realized by exposing to.

また、第１下地層２ａの形成時に、Ｓｉ原子とＯ原子の少なくとも一方が第１下地層２ａに拡散固溶してなる態様や、Ｎ原子とＯ原子の少なくとも一方が下地基板１に拡散固溶してなる態様であってもよい。   In addition, when the first underlayer 2a is formed, at least one of Si atoms and O atoms is diffused and dissolved in the first underlayer 2a, or at least one of N atoms and O atoms is diffused and solidified in the undersubstrate 1. It may be an embodiment formed by melting.

実施例として、バッファ層８の層構成が異なる複数種のエピタキシャル基板１０を作製した。実施例に係るエピタキシャル基板１０の基本構成を、表１に示している。   As an example, a plurality of types of epitaxial substrates 10 with different layer configurations of the buffer layer 8 were produced. Table 1 shows the basic configuration of the epitaxial substrate 10 according to the example.

Figure 0005662184
Figure 0005662184

以下の実施例においては、表１に示すように、３つの単位構造体６が積層された複数種類のエピタキシャル基板１０を作製した。ただし、チャネル層９ａに隣接する第１中間層５の組成と、ｐ型不純物としてのＭｇの導入態様（作製時の設定濃度）とを除いては、全てのエピタキシャル基板１０について同じとした。   In the following examples, as shown in Table 1, a plurality of types of epitaxial substrates 10 in which three unit structures 6 were laminated were produced. However, all the epitaxial substrates 10 were the same except for the composition of the first intermediate layer 5 adjacent to the channel layer 9a and the mode of introduction of Mg as a p-type impurity (set concentration at the time of fabrication).

チャネル層９ａに隣接する第１中間層５の組成と、Ｍｇ濃度と、耐電圧とを、表２に示している。   Table 2 shows the composition, Mg concentration, and withstand voltage of the first intermediate layer 5 adjacent to the channel layer 9a.

Figure 0005662184
Figure 0005662184

なお、表１および表２においては、チャネル層９ａに隣接する第１中間層５におけるＭｇ濃度をα（／ｃｍ3）、それ以外の第１中間層５におけるＭｇ濃度をβ（／ｃｍ3）、単位構造体６の第１中間層５以外の層におけるＭｇ濃度をγと示している。 In Tables 1 and 2, the Mg concentration in the first intermediate layer 5 adjacent to the channel layer 9a is α (/ cm 3 ), and the Mg concentration in the other first intermediate layers 5 is β (/ cm 3 ). The Mg concentration in the layers other than the first intermediate layer 5 of the unit structure 6 is denoted by γ.

（実施例１）
本実施例では、チャネル隣接中間層の組成（具体的には、ＡｌyＧａ1-yＮのｙの値）と、そのＭｇ濃度αとを種々に違える他は、同じ条件で、１１種のエピタキシャル基板１０（試料ａ−１〜ａ−１１）を作製し、耐電圧を測定した。なお、いずれの試料においても、β＝γ＝０とした。すなわち、Ｍｇを導入するのはチャネル隣接中間層のみとした。なお、試料ａ−５〜ａ−７、ａ−９〜ａ−１１が、上述の第１の態様に相当する。 Example 1
In the present example, the composition of the intermediate layer adjacent to the channel (specifically, the value of y of Al y Ga 1-y N) and its Mg concentration α are variously different from each other under the same conditions. Epitaxial substrate 10 (samples a-1 to a-11) was produced, and the withstand voltage was measured. In all samples, β = γ = 0. That is, Mg is introduced only in the channel adjacent intermediate layer. Samples a-5 to a-7 and a-9 to a-11 correspond to the first aspect described above.

まず、下地基板１として基板厚みが５２５μｍのｐ型の導電型を有する４インチ（１１１）面単結晶シリコンウェハー（以下、シリコンウェハー）を用意した。用意したシリコンウェハーに、フッ化水素酸／純水＝１／１０（体積比）なる組成の希フッ酸による希フッ酸洗浄と硫酸／過酸化水素水＝１／１（体積比）なる組成の洗浄液によるＳＰＭ洗浄とを施して、ウェハー表面に厚さ数Åの酸化膜が形成された状態とし、これをＭＯＣＶＤ装置のリアクタ内にセットした。次いで、リアクタ内を水素・窒素混合雰囲気とし、リアクタ内圧力を１５ｋＰａとして、基板温度が第１下地層形成温度である１１００℃となるまで加熱した。   First, as the base substrate 1, a 4-inch (111) plane single crystal silicon wafer (hereinafter, silicon wafer) having a p-type conductivity type with a substrate thickness of 525 μm was prepared. The prepared silicon wafer was washed with dilute hydrofluoric acid with a composition of hydrofluoric acid / pure water = 1/10 (volume ratio) and sulfuric acid / hydrogen peroxide solution = 1/1 (volume ratio). An SPM cleaning with a cleaning liquid was performed to form an oxide film having a thickness of several millimeters on the wafer surface, which was set in the reactor of the MOCVD apparatus. Next, the reactor was heated to a hydrogen / nitrogen mixed atmosphere, the reactor pressure was set to 15 kPa, and the substrate temperature was heated to 1100 ° C., which is the first underlayer formation temperature.

基板温度が１１００℃に達すると、リアクタ内にＮＨ3ガスを導入し、１分間、基板表面をＮＨ3ガス雰囲気に晒した。 When the substrate temperature reached 1100 ° C., NH 3 gas was introduced into the reactor, and the substrate surface was exposed to an NH 3 gas atmosphere for 1 minute.

その後、ＴＭＡバブリングガスを所定の流量比にてリアクタ内に導入し、ＮＨ3とＴＭＡを反応させることによって表面が三次元的凹凸形状を有する第１下地層２ａを形成した。その際、第１下地層２ａの成長速度（成膜速度）は２０ｎｍ／ｍｉｎとし、第１下地層２ａの目標平均膜厚は１００ｎｍとした。 Thereafter, TMA bubbling gas was introduced into the reactor at a predetermined flow ratio, and NH 3 and TMA were reacted to form the first underlayer 2a having a three-dimensional uneven shape on the surface. At that time, the growth rate (deposition rate) of the first underlayer 2a was 20 nm / min, and the target average film thickness of the first underlayer 2a was 100 nm.

第１下地層２ａが形成されると、続いて、基板温度を１１００℃とし、リアクタ内圧力を１５ｋＰａとして、ＴＭＧバブリングガスをリアクタ内にさらに導入し、ＮＨ3とＴＭＡならびにＴＭＧとの反応により、第１下地層２ｂとしてのＡｌ0.1Ｇａ0.9Ｎ層を平均膜厚が４０ｎｍ程度となるように形成した。 When the first underlayer 2a is formed, subsequently, the substrate temperature is set to 1100 ° C., the pressure in the reactor is set to 15 kPa, TMG bubbling gas is further introduced into the reactor, and the reaction of NH 3 with TMA and TMG An Al 0.1 Ga 0.9 N layer as the first underlayer 2b was formed so as to have an average film thickness of about 40 nm.

第２下地層２ｂの形成に続いて、バッファ層８を形成した。本実施例では、表１に示したように、いずれの試料も、第１単位層３１と終端層４と第２中間層７とは全てＡｌＮにて形成した。また、第２単位層３２は全てＡｌ0.15Ｇａ0.85Ｎにて形成した。また、チャネル層９ａに隣接しない第１中間層５は、全て、Ａｌ0.2Ｇａ0.8Ｎにて形成した。そして、チャネル隣接中間層のみ、表１に示した組成にて形成するとともに、表２に示したＭｇ濃度でｐ型不純物としてのＭｇを導入した。具体的には、チャネル隣接中間層について、ｙの値を、０、０．１、０．１５、０．２の４水準に違えた。また、Ｍｇ濃度αは、１．０×１０17／ｃｍ3、５．０×１０17／ｃｍ3、２．０×１０18／ｃｍ3、２．０×１０19／ｃｍ3の４水準に違えた。なお、基板温度は１１００℃とし、リアクタ内圧力を１５ｋＰａとした。また、Ｍｇの導入に用いたＣｐ2Ｍｇ以外の原料ガスは、下地層２の形成に用いたものと同じである。 Subsequent to the formation of the second underlayer 2b, the buffer layer 8 was formed. In this example, as shown in Table 1, in all samples, the first unit layer 31, the termination layer 4, and the second intermediate layer 7 were all formed of AlN. All the second unit layers 32 were formed of Al 0.15 Ga 0.85 N. Further, the first intermediate layer 5 not adjacent to the channel layer 9a was all formed of Al 0.2 Ga 0.8 N. Then, only the channel adjacent intermediate layer was formed with the composition shown in Table 1, and Mg as a p-type impurity was introduced at the Mg concentration shown in Table 2. Specifically, for the channel adjacent intermediate layer, the value of y was changed to four levels of 0, 0.1, 0.15, and 0.2. Moreover, Mg density | concentration (alpha) is four levels, 1.0 * 10 < 17 > / cm < 3 >, 5.0 * 10 < 17 > / cm < 3 >, 2.0 * 10 < 18 > / cm < 3 >, 2.0 * 10 < 19 > / cm < 3 >. I made a mistake. The substrate temperature was 1100 ° C., and the reactor internal pressure was 15 kPa. The source gas other than Cp 2 Mg used for introducing Mg is the same as that used for forming the underlayer 2.

いずれの試料においても、バッファ層８の形成後、ＧａＮからなるチャネル層９ａを７００ｎｍの厚みに形成し、続いて、Ａｌ0.2Ｇａ0.8Ｎからなるバリア層９ｂを２５ｎｍの厚みに形成した。チャネル層９ａおよびバリア層９ｂの形成においては、基板温度を１１００℃とし、リアクタ内圧力を１５ｋＰａとした。いずれも、用いた原料ガスは下地層２の形成に用いたものと同じである。 In any sample, after the buffer layer 8 was formed, a channel layer 9a made of GaN was formed to a thickness of 700 nm, and subsequently, a barrier layer 9b made of Al 0.2 Ga 0.8 N was formed to a thickness of 25 nm. In the formation of the channel layer 9a and the barrier layer 9b, the substrate temperature was 1100 ° C., and the reactor internal pressure was 15 kPa. In either case, the source gas used is the same as that used for forming the underlayer 2.

以上により、エピタキシャル基板１０が得られた。いずれのエピタキシャル基板１０においても、クラックは確認されなかった。得られたエピタキシャル基板１０について、０Ｖから値を増大させつつ電圧を印加し、１ｍＡ／ｃｍ2の漏れ電流が生じた電圧値を耐電圧として特定した。 Thus, the epitaxial substrate 10 was obtained. In any epitaxial substrate 10, no crack was confirmed. A voltage was applied to the obtained epitaxial substrate 10 while increasing the value from 0 V, and a voltage value at which a leakage current of 1 mA / cm 2 was generated was specified as a withstand voltage.

表２に示したように、まず、チャネル隣接中間層をＡｌを含まないＧａＮにて構成してなる試料ａ−１〜ａ−３の耐電圧はいずれも５００Ｖ以下であり、Ｍｇ濃度が高くなるほど耐電圧が低下する傾向があった。係る結果より、チャネル隣接中間層がＡｌを含まない場合、チャネル隣接中間層に対しＭｇを導入したとしても耐電圧向上の効果が得られないことが、確認される。   As shown in Table 2, first, the withstand voltages of the samples a-1 to a-3 in which the channel adjacent intermediate layer is made of GaN not containing Al are all 500V or less, and the higher the Mg concentration, the higher the Mg concentration becomes. There was a tendency for the withstand voltage to decrease. From these results, it is confirmed that when the channel adjacent intermediate layer does not contain Al, the effect of improving the withstand voltage cannot be obtained even if Mg is introduced into the channel adjacent intermediate layer.

一方、試料ａ−４、ａ−８の耐電圧はいずれも５８０Ｖ強であった。係る結果より、チャネル隣接中間層をＡｌを含むIII族窒化物にて構成することで、Ａｌを含まない上述のａ−１〜ａ−３の場合よりも耐電圧が高くなることが確認される。   On the other hand, the withstand voltages of Samples a-4 and a-8 were both over 580V. From these results, it is confirmed that the withstand voltage is higher than that of the above-described a-1 to a-3 not containing Al by configuring the channel adjacent intermediate layer with the group III nitride containing Al. .

そして、ａ−５〜ａ−７、ａ−９〜ａ−１１の耐電圧は７６２Ｖ〜８０６Ｖの範囲となった。係る結果より、Ａｌを含むIII族窒化物から構成されるチャネル隣接中間層にｐ型不純物としてＭｇを導入することで、さらに耐電圧が高くなることが確認される。   And the withstand voltages of a-5 to a-7 and a-9 to a-11 were in the range of 762V to 806V. From these results, it is confirmed that the withstand voltage is further increased by introducing Mg as a p-type impurity into the channel adjacent intermediate layer made of Group III nitride containing Al.

以上の結果は、Ａｌを含むIII族窒化物にて第１中間層５を形成し、かつ、上述した第１の態様にてエピタキシャル基板１０を構成することが、高耐電圧化にとって有効であることを示している。   From the above results, it is effective for increasing the withstand voltage that the first intermediate layer 5 is formed of group III nitride containing Al and the epitaxial substrate 10 is configured in the above-described first mode. It is shown that.

（実施例２）
本実施例では、全ての第１中間層５についてその組成（具体的にはｙの値）とＭｇ濃度とを同じとする一方、単位構造体６の第１中間層５以外の層におけるＭｇ濃度を違えた２種のエピタキシャル基板１０（試料ｂ−１〜ｂ−２）を実施例１と同様の手順で作製し、耐電圧の測定を行った。なお、いずれの試料においても、ｙ＝０．２、α＝２．０×１０18／ｃｍ3とした。そして、試料ｂ−１においては、β＝２．０×１０18／ｃｍ3（＝α）、γ＝０とした。また、試料ｂ−２においては、β＝γ＝２．０×１０18／ｃｍ3（＝α）とした。すなわち、試料ｂ−１は上述の第２の態様に相当する。また、試料ｂ−２においては、バッファ層８全体に均一にＭｇが導入されていることになる。 (Example 2)
In this embodiment, the composition (specifically, the value of y) and the Mg concentration are the same for all the first intermediate layers 5, while the Mg concentration in the layers other than the first intermediate layer 5 of the unit structure 6. Two types of epitaxial substrates 10 (samples b-1 to b-2) with different values were prepared in the same procedure as in Example 1, and the withstand voltage was measured. In any sample, y = 0.2 and α = 2.0 × 10 18 / cm 3 . In sample b-1, β = 2.0 × 10 18 / cm 3 (= α) and γ = 0. In sample b-2, β = γ = 2.0 × 10 18 / cm 3 (= α). That is, the sample b-1 corresponds to the second aspect described above. In the sample b-2, Mg is uniformly introduced into the entire buffer layer 8.

得られたいずれのエピタキシャル基板１０においても、クラックは確認されなかった。   In any of the obtained epitaxial substrates 10, no crack was confirmed.

表２に示した耐電圧の評価結果をみると、試料ｂ−１では、βの値のみが異なる試料ａ−１１の８０６Ｖという値に比してさらに高い、９０５Ｖという耐電圧が得られていることが確認される。係る結果は、ｐ型不純物を導入する第１中間層５が多いほど耐電圧が高くなることを示している。一方で、試料ｂ−２では、Ｍｇを導入していないａ−８よりも低い５５８Ｖという耐電圧しか得られていない。係る結果は、バッファ層８全体に均一にｐ型不純物を導入しても、耐電圧向上の効果が得られないことを示している。すなわち、試料ｂ−１、ｂ−２の結果を併せ考えると、第１中間層５にのみｐ型不純物を導入することによって隣接層にｐ型不純物が微量拡散した状態を実現することがエピタキシャル基板１０の耐電圧向上に有効であると判断される。なお、バッファ層８全体に均一にｐ型不純物を導入した場合に、ｐ型不純物を導入しない場合よりもさらに低い耐電圧しか得られないのは、ｐ型不純物が過剰に存在することで結晶性の劣化が生じたためであると考えられる。   Looking at the evaluation results of the withstand voltage shown in Table 2, the sample b-1 has a higher withstand voltage of 905 V, which is higher than the value of 806 V of the sample a-11 that differs only in the value of β. That is confirmed. This result indicates that the withstand voltage increases as the first intermediate layer 5 into which the p-type impurity is introduced increases. On the other hand, sample b-2 has only a withstand voltage of 558 V, which is lower than a-8 in which Mg is not introduced. This result shows that the effect of improving the withstand voltage cannot be obtained even if the p-type impurity is uniformly introduced into the entire buffer layer 8. That is, considering the results of samples b-1 and b-2 together, it is possible to realize a state in which a small amount of p-type impurities are diffused into the adjacent layer by introducing p-type impurities only into the first intermediate layer 5. Therefore, it is judged to be effective in improving the withstand voltage of 10. Note that when the p-type impurity is uniformly introduced into the entire buffer layer 8, a lower withstand voltage can be obtained than when the p-type impurity is not introduced. This is thought to be due to the deterioration of the material.

１ 下地基板
２ 下地層
２ａ 第１下地層
２ｂ 第２下地層
３ 組成変調層
４ 終端層
５ 第１中間層
６ 単位構造体
７ 第２中間層
８ バッファ層
９ａ チャネル層
９ｂ バリア層
１０ エピタキシャル基板
３１ 第１単位層
３２ 第２単位層 DESCRIPTION OF SYMBOLS 1 Ground substrate 2 Ground layer 2a 1st ground layer 2b 2nd ground layer 3 Composition modulation layer 4 Termination layer 5 1st intermediate layer 6 Unit structure 7 2nd intermediate layer 8 Buffer layer 9a Channel layer 9b Barrier layer 10 Epitaxial substrate 31 First unit layer 32 Second unit layer

Claims (25)

（１１１）方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し（０００１）結晶面が略平行となるようにIII族窒化物層群を形成してなる半導体素子用のエピタキシャル基板であって、
第１の積層単位と第２の積層単位とを交互に積層してなり、かつ、最上部と最下部がいずれも前記第１の積層単位にて構成されてなるバッファ層と、
前記バッファ層の直上に形成されたチャネル層と、
前記チャネル層の上に形成されたバリア層と、
を備え、
前記第１の積層単位が、
組成の相異なるIII族窒化物からなる第１単位層と第２単位層とを前記下地基板の側からこの順に繰り返し交互に積層してなる組成変調層と、
前記組成変調層の上に形成され、Ａｌを含むIII族窒化物からなる第１中間層と、
を含み、
前記第１単位層を構成する第１のIII族窒化物よりも前記第２単位層を構成する第２のIII族窒化物の方が無歪状態における面内格子定数が大きく、
それぞれの前記第２単位層は前記第１単位層に対してコヒーレントな状態に形成されてなり、
前記バッファ層に含まれる複数の前記第１中間層のうちの少なくとも１つがＡｌを含むIII族窒化物からなる第１の層であり、
前記第１の層のみにｐ型不純物が意図的に導入されてなり、前記バッファ層に含まれる層および前記チャネル層のうち、前記第１の層に隣接する層である第２の層に前記第１の層から拡散したｐ型不純物が存在する、
ことを特徴とする半導体素子用のエピタキシャル基板。 For a semiconductor device in which a group III nitride layer group is formed on a base substrate that is single crystal silicon of (111) orientation so that the (0001) crystal plane is substantially parallel to the substrate surface of the base substrate An epitaxial substrate of
A buffer layer in which the first stack unit and the second stack unit are alternately stacked, and the uppermost part and the lowermost part are both configured by the first stack unit;
A channel layer formed immediately above the buffer layer;
A barrier layer formed on the channel layer;
With
The first stack unit is
A composition modulation layer formed by alternately and alternately laminating a first unit layer and a second unit layer made of a group III nitride having different compositions from the base substrate side in this order ;
A first intermediate layer formed on the composition modulation layer and made of a group III nitride containing Al;
Including
The in-plane lattice constant in the unstrained state of the second group III nitride constituting the second unit layer is larger than that of the first group III nitride constituting the first unit layer,
Each of the second unit layers is formed in a coherent state with respect to the first unit layer,
At least one of the plurality of first intermediate layers included in the buffer layer is a first layer made of a group III nitride containing Al;
A p-type impurity is intentionally introduced only in the first layer, and the layer included in the buffer layer and the channel layer are adjacent to the first layer, and the second layer is adjacent to the first layer. P-type impurities diffused from the first layer are present,
An epitaxial substrate for a semiconductor device characterized by the above. 請求項１に記載のエピタキシャル基板であって、
前記複数の前記第１中間層のうち、少なくとも前記チャネル層に隣接する前記第１中間層が前記第１の層である、
ことを特徴とする半導体素子用のエピタキシャル基板。 The epitaxial substrate according to claim 1,
Of the plurality of first intermediate layers, at least the first intermediate layer adjacent to the channel layer is the first layer.
An epitaxial substrate for a semiconductor device characterized by the above. 請求項１に記載のエピタキシャル基板であって、
前記複数の前記第１中間層の全てが前記第１の層である、
ことを特徴とする半導体素子用のエピタキシャル基板。 The epitaxial substrate according to claim 1,
All of the plurality of first intermediate layers are the first layers;
An epitaxial substrate for a semiconductor device characterized by the above. 請求項１ないし請求項３のいずれかに記載のエピタキシャル基板であって、
前記第１中間層がＡｌｙＧａ１−ｙＮ（０＜ｙ≦０．２５）なる組成のIII族窒化物からなり、
前記チャネル層がＧａＮからなる、
ことを特徴とする半導体素子用のエピタキシャル基板。 The epitaxial substrate according to any one of claims 1 to 3, wherein
The first intermediate layer is made of a group III nitride having a composition of Al y Ga 1-y N (0 <y ≦ 0.25);
The channel layer is made of GaN;
An epitaxial substrate for a semiconductor device characterized by the above. 請求項１ないし請求項４のいずれかに記載のエピタキシャル基板であって、
前記第１の層における前記ｐ型不純物の濃度が１×１０１７ｃｍ−３〜２×１０１８ｃｍ−３である、
ことを特徴とする半導体素子用のエピタキシャル基板。 The epitaxial substrate according to any one of claims 1 to 4, wherein
The concentration of the p-type impurity in the first layer is 1 × 10 17 cm −3 to 2 × 10 18 cm −3 .
An epitaxial substrate for a semiconductor device characterized by the above. 請求項１ないし請求項５のいずれかに記載のエピタキシャル基板であって、
前記第１中間層が、前記組成変調層に対してコヒーレントな状態に形成されてなることを特徴とする半導体素子用のエピタキシャル基板。 An epitaxial substrate according to any one of claims 1 to 5,
An epitaxial substrate for a semiconductor device, wherein the first intermediate layer is formed in a coherent state with respect to the composition modulation layer . 請求項１ないし請求項６のいずれかに記載のエピタキシャル基板であって、
前記第１単位層がＡｌＮからなり、前記第２単位層がＡｌ ｘ Ｇａ １−ｘ Ｎ（０≦ｘ≦０．２５）なる組成のIII族窒化物からなることを特徴とする半導体素子用のエピタキシャル基板。 The epitaxial substrate according to any one of claims 1 to 6,
The first unit layer is made of AlN, and the second unit layer is made of a group III nitride having a composition of Al x Ga 1-x N (0 ≦ x ≦ 0.25) . Epitaxial substrate. 請求項１ないし請求項７のいずれかに記載のエピタキシャル基板であって、
前記組成変調層の最上部に前記第１単位層と同じ組成を有する終端層が設けられてなることを特徴とする半導体素子用のエピタキシャル基板。 The epitaxial substrate according to any one of claims 1 to 7,
An epitaxial substrate for a semiconductor device , wherein a termination layer having the same composition as that of the first unit layer is provided on the top of the composition modulation layer . 請求項１ないし請求項８のいずれかに記載のエピタキシャル基板であって、
前記第２の積層単位が、前記第１中間層を構成するIII族窒化物よりも無歪状態における面内格子定数が小さいIII族窒化物からなる第２中間層である、
ことを特徴とする半導体素子用のエピタキシャル基板。 The epitaxial substrate according to any one of claims 1 to 8, wherein
The second stacked unit is a second intermediate layer made of a group III nitride having a smaller in-plane lattice constant in a strain-free state than the group III nitride constituting the first intermediate layer.
An epitaxial substrate for a semiconductor device characterized by the above. 請求項９に記載のエピタキシャル基板であって、
前記第２中間層がＡｌＮにて１５ｎｍ以上１５０ｎｍ以下の厚みに形成されてなることを特徴とする半導体素子用のエピタキシャル基板。 An epitaxial substrate according to claim 9 , wherein
An epitaxial substrate for a semiconductor device, wherein the second intermediate layer is formed of AlN to a thickness of 15 nm or more and 150 nm or less . 請求項９または請求項１０に記載のエピタキシャル基板であって、
前記第１単位層の組成と前記第２中間層の組成が実質的に同じであることを特徴とする半導体素子用のエピタキシャル基板。 The epitaxial substrate according to claim 9 or 10, wherein
An epitaxial substrate for a semiconductor device , wherein the composition of the first unit layer and the composition of the second intermediate layer are substantially the same . 請求項１ないし請求項１１のいずれかに記載のエピタキシャル基板であって、
前記下地基板の上に形成された、ＡｌＮからなる第１の下地層と、
前記第１の下地層の上に形成され、Ａｌ ｐ Ｇａ １−ｐ Ｎ（０≦ｐ＜１）からなる第２の下地層と、
をさらに備え、
前記第１の下地層が、柱状あるいは粒状の結晶もしくはドメインの少なくとも一種から構成される多結晶欠陥含有性層であり、
前記第１の下地層と前記第２の下地層との界面が３次元的凹凸面であり、
前記第２の下地層の直上に前記バッファ層が形成されてなる、
ことを特徴とする半導体素子用のエピタキシャル基板。 Claims 1 an epitaxial substrate according to claim 11,
A first base layer made of AlN formed on the base substrate;
A second underlayer formed on the first underlayer and made of Al p Ga 1-p N (0 ≦ p <1);
Further comprising
The first underlayer is a polycrystalline defect-containing layer composed of at least one of columnar or granular crystals or domains,
The interface between the first underlayer and the second underlayer is a three-dimensional uneven surface;
The buffer layer is formed immediately above the second underlayer.
An epitaxial substrate for a semiconductor device characterized by the above. 請求項１ないし請求項１２のいずれかに記載のエピタキシャル基板であって、
前記ｐ型不純物がＭｇである、
ことを特徴とする半導体素子用のエピタキシャル基板。 The epitaxial substrate according to any one of claims 1 to 12,
The p-type impurity is Mg;
An epitaxial substrate for a semiconductor device characterized by the above. （１１１）方位の単結晶シリコンである下地基板の上に、前記下地基板の基板面に対し（０００１）結晶面が略平行なIII族窒化物層群を形成してなる半導体素子用エピタキシャル基板の製造方法であって、
第１の積層単位と第２の積層単位とを最上部と最下部がいずれも前記第１の積層単位となるように交互に積層することによってバッファ層を形成するバッファ層形成工程と、
前記バッファ層の直上にチャネル層をエピタキシャル形成するチャネル層形成工程と、
前記チャネル層の上にバリア層をエピタキシャル形成するバリア層形成工程と、
を備え、
前記バッファ層形成工程が、前記第１の積層単位を形成する工程として、
組成の相異なるIII族窒化物からなる第１単位層と第２単位層とを前記下地基板の側からこの順に繰り返し交互に積層することにより組成変調層をエピタキシャル形成する組成変調層形成工程と、
前記組成変調層の上に第１中間層をエピタキシャル形成する第１中間層形成工程と、
を含み、
前記組成変調層形成工程においては、前記第１単位層を構成するIII族窒化物よりも前記第２単位層を構成するIII族窒化物の方が無歪状態における面内格子定数が大きくなるように、かつ、それぞれの前記第２単位層は前記第１単位層に対してコヒーレントな状態になるように、前記組成変調層を形成し、
前記バッファ層に含まれる複数の前記第１中間層のうちの少なくとも１つをエピタキシャル形成する際にのみ、ｐ型不純物を導入する、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。 (111) on the underlying substrate is a single crystal silicon of orientation, the substrate surface of the base substrate with respect to (0001) crystal plane of a semiconductor device epitaxial substrate formed by forming a substantially parallel III nitride layer group A manufacturing method comprising :
A buffer layer forming step of forming a buffer layer by alternately stacking the first stack unit and the second stack unit so that the uppermost part and the lowermost part are the first stack unit;
A channel layer forming step of epitaxially forming a channel layer directly on the buffer layer;
A barrier layer forming step of epitaxially forming a barrier layer on the channel layer;
With
As the step of forming the first stacked unit in the buffer layer forming step,
A composition modulation layer forming step for epitaxially forming a composition modulation layer by alternately and alternately laminating a first unit layer and a second unit layer made of a group III nitride having different compositions from the base substrate side in this order;
A first intermediate layer forming step of epitaxially forming a first intermediate layer on the composition modulation layer;
Including
In the composition modulation layer forming step, the in-plane lattice constant in the unstrained state of the group III nitride constituting the second unit layer is larger than the group III nitride constituting the first unit layer. And forming the composition modulation layer such that each of the second unit layers is in a coherent state with respect to the first unit layer,
A p-type impurity is introduced only when at least one of the plurality of first intermediate layers included in the buffer layer is epitaxially formed;
Method of manufacturing epitaxial substrate for semiconductor device, characterized in that. 請求項１４に記載のエピタキシャル基板の製造方法であって、
前記複数の前記第１中間層のうち、少なくとも前記チャネル層に隣接する前記第１中間層に、前記ｐ型不純物を導入する、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。 A method for producing an epitaxial substrate according to claim 14 ,
The p-type impurity is introduced into at least the first intermediate layer adjacent to the channel layer among the plurality of first intermediate layers.
A method for producing an epitaxial substrate for a semiconductor device, comprising: 請求項１４に記載のエピタキシャル基板の製造方法であって、
前記複数の前記第１中間層の全てに前記ｐ型不純物を導入する、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。 A method for producing an epitaxial substrate according to claim 14 ,
Introducing the p-type impurity into all of the plurality of first intermediate layers;
A method for producing an epitaxial substrate for a semiconductor device, comprising: 請求項１４ないし請求項１６のいずれかに記載のエピタキシャル基板の製造方法であって、
前記第１中間層をＡｌ ｙ Ｇａ １−ｙ Ｎ（０＜ｙ≦０．２５）なる組成のIII族窒化物にて形成し、
前記チャネル層をＧａＮにて形成する、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。 A method for manufacturing an epitaxial substrate according to any one of claims 14 to 16 , comprising:
The first intermediate layer is formed of a group III nitride having a composition of Al y Ga 1-y N (0 <y ≦ 0.25),
Forming the channel layer from GaN;
A method for producing an epitaxial substrate for a semiconductor device, comprising: 請求項１４ないし請求項１７のいずれかに記載のエピタキシャル基板の製造方法であって、
前記ｐ型不純物の濃度が１×１０ １７ ｃｍ −３ 〜２×１０ １８ ｃｍ −３ となるように前記ｐ型不純物を導入する、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。 A method for manufacturing an epitaxial substrate according to any one of claims 14 to 17,
Introducing the p-type impurity so that the concentration of the p-type impurity is 1 × 10 17 cm −3 to 2 × 10 18 cm −3 ;
A method for producing an epitaxial substrate for a semiconductor device, comprising: 請求項１４ないし請求項１８のいずれかに記載のエピタキシャル基板の製造方法であって、
前記第１中間層形成工程においては、前記組成変調層に対してコヒーレントな状態になるように前記第１中間層を形成する、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。 A method for manufacturing an epitaxial substrate according to any one of claims 14 to 18, comprising:
In the first intermediate layer forming step, the first intermediate layer is formed so as to be coherent with the composition modulation layer.
A method for producing an epitaxial substrate for a semiconductor device, comprising: 請求項１４ないし請求項１９のいずれかに記載のエピタキシャル基板の製造方法であって、
前記組成変調層形成工程においては、前記第１単位層をＡｌＮにて形成し、前記第２単位層をＡｌ ｘ Ｇａ １−ｘ Ｎ（０≦ｘ≦０．２５）なる組成のIII族窒化物にて形成する、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。 A method for manufacturing an epitaxial substrate according to any one of claims 14 to 19, comprising:
In the composition modulation layer forming step, the first unit layer is formed of AlN, and the second unit layer is a group III nitride having a composition of Al x Ga 1-x N (0 ≦ x ≦ 0.25). is formed by,
A method for producing an epitaxial substrate for a semiconductor device, comprising: 請求項１４ないし請求項２０のいずれかに記載のエピタキシャル基板の製造方法であって、
前記組成変調層の最上部に前記第１単位層と同じ組成を有する終端層を設ける終端層形成工程、
をさらに備えることを特徴とする半導体素子用エピタキシャル基板の製造方法。 A method for manufacturing an epitaxial substrate according to any one of claims 14 to 20, comprising:
A termination layer forming step of providing a termination layer having the same composition as the first unit layer on the top of the composition modulation layer;
Further method for producing an epitaxial substrate for semiconductor device, characterized in that it comprises a. 請求項１４ないし請求項２１のいずれかに記載のエピタキシャル基板の製造方法であって、
前記第２の積層単位を形成する工程として、
前記第１中間層を構成するIII族窒化物よりも無歪状態における面内格子定数が小さいIII族窒化物からなる第２中間層を形成する第２中間層形成工程、
を備えることを特徴とする半導体素子用エピタキシャル基板の製造方法。 A method for manufacturing an epitaxial substrate according to any one of claims 14 to 21, comprising:
As the step of forming the second stacked unit,
A second intermediate layer forming step of forming a second intermediate layer made of a group III nitride having an in-plane lattice constant in an unstrained state smaller than that of the group III nitride constituting the first intermediate layer;
Method for manufacturing an epitaxial substrate for semiconductor device, characterized in that it comprises a. 請求項２２に記載のエピタキシャル基板の製造方法であって、
前記第２中間層をＡｌＮにて１５ｎｍ以上１５０ｎｍ以下の厚みに形成することを特徴とする半導体素子用エピタキシャル基板の製造方法。 The method for manufacturing an epitaxial substrate according to claim 22 ,
A method for producing an epitaxial substrate for a semiconductor device, wherein the second intermediate layer is formed of AlN to a thickness of 15 nm to 150 nm . 請求項１４ないし請求項２３のいずれかに記載のエピタキシャル基板の製造方法であって、
前記下地基板の上に、ＡｌＮからなる第１の下地層を形成する第１下地層形成工程と、
前記第１の下地層の上に、Ａｌ ｐ Ｇａ １−ｐ Ｎ（０≦ｐ＜１）からなる第２の下地層を形成する第２下地層形成工程と、
をさらに備え、
前記第１下地層形成工程においては、前記第１の下地層を、柱状あるいは粒状の結晶もしくはドメインの少なくとも一種から構成され、表面が三次元的凹凸面である多結晶欠陥含有性層として形成し、
前記バッファ層形成工程においては、前記第２の下地層の直上に前記バッファ層を形成する、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。 24. The method of manufacturing an epitaxial substrate according to claim 14 , wherein
A first foundation layer forming step of forming a first foundation layer made of AlN on the foundation substrate;
A second underlayer forming step of forming a second underlayer made of Al p Ga 1-p N (0 ≦ p <1) on the first underlayer;
Further comprising
In the first underlayer forming step, the first underlayer is formed as a polycrystalline defect-containing layer composed of at least one of columnar or granular crystals or domains and having a three-dimensional uneven surface. ,
In the buffer layer forming step, the buffer layer is formed immediately above the second underlayer.
A method for producing an epitaxial substrate for a semiconductor device, comprising: 請求項１４ないし請求項２４のいずれかに記載のエピタキシャル基板の製造方法であって、
前記ｐ型不純物がＭｇである、
ことを特徴とする半導体素子用エピタキシャル基板の製造方法。 25. A method of manufacturing an epitaxial substrate according to any one of claims 14 to 24, comprising:
The p-type impurity is Mg;
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