JP5660150B2 - Method for manufacturing compound semiconductor device - Google Patents
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Description
本発明は、化合物半導体装置の製造方法に関する。 The present invention relates to a method of manufacturing a compound semiconductor equipment.
半導体層にGaN層を用いた化合物半導体装置は、高耐圧や高速動作等の利点により、活発に研究されている。そのような化合物半導体装置の一つに、高電子移動度トランジスタ（HEMT: High Electron Mobility Transistor）がある。 Compound semiconductor devices using a GaN layer as a semiconductor layer have been actively researched due to advantages such as high breakdown voltage and high-speed operation. One such compound semiconductor device is a high electron mobility transistor (HEMT).
図１及び図２は、電子供給層と電子走行層にGaN系の化合物半導体層を用いるHEMTの製造途中の断面図である。このHEMTは次のようにして製造される。 FIG. 1 and FIG. 2 are cross-sectional views during the manufacture of HEMTs using GaN-based compound semiconductor layers for the electron supply layer and the electron transit layer. This HEMT is manufactured as follows.
まず、図１（ａ）に示すように、SiC基板１の上に、GaNよりなる電子走行層２、n型AlGaNよりなる電子供給層３、n型GaNよりなるキャップ層４をこの順に形成する。
First, as shown in FIG. 1A, an
そして、キャップ層４をパターニングして電子供給層３の表面を露出させた後、電子供給層３の上にチタン層とアルミニウム層とをこの順に形成し、これらの膜をソース電極５ａ、ドレイン電極５ｂとする。
Then, after patterning the
更に、キャップ層４と各電極５ａ、５ｂのそれぞれの上に、保護絶縁膜６としてCVD法により窒化シリコン膜を形成する。
Further, a silicon nitride film is formed as a protective
次いで、図１（ｂ）に示すように、保護絶縁膜６の上にレジストパターン７を形成する。そして、レジストパターン７の窓７ａを通じて保護絶縁膜６をドライエッチングすることにより、キャップ層４の上の保護絶縁膜６に開口６ａを形成する。
Next, a resist pattern 7 is formed on the protective
次に、図２に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、レジストパターン７の上に不図示の別のレジストパターンを形成し、その上に蒸着法でニッケル層と金層とをこの順に形成する。そして、各レジストパターンをリフトオフすることにより、ニッケル層と金属層とで構成されるゲート電極１１を形成する。このゲート電極１１と電子供給層３との間のリーク電流は、キャップ層４により防止される。
First, another resist pattern (not shown) is formed on the resist pattern 7, and a nickel layer and a gold layer are formed thereon in this order by vapor deposition. Then, by lifting off each resist pattern, the
以上により、従来例に係るHEMTの基本構造が完成する。 As described above, the basic structure of the HEMT according to the conventional example is completed.
このようなHEMTの製造方法では、図１（ｂ）に示したように、ゲート電極１１が形成される開口６ａを、保護絶縁膜６をドライエッチングすることにより形成した。
In such a HEMT manufacturing method, as shown in FIG. 1B, the
しかしながら、このようにドライエッチングを用いると、開口６ａから露出するキャップ層４の表面がドライエッチングの雰囲気に曝され、キャップ層４を構成するn型GaNに窒素空孔が発生したり、オーバーエッチングに伴う表面荒れが発生したりする。このような窒素空孔や表面荒れは、ゲート電極１１とキャップ層４との間のリーク電流を増大させる一因となり、好ましくない。
However, when dry etching is used in this way, the surface of the
この点に鑑み、特許文献１では、キャップ層４に対して窒素プラズマ処理を行うことにより、キャップ層４を構成するn型GaNの窒素空孔を補償している。
In view of this point,
但し、オーバーエッチングにより荒れたキャップ層４の表面は、このような窒素プラズマ処理でも回復するのは困難である。
However, it is difficult to recover the surface of the
このような表面荒れを防止するため、図１（ｂ）の工程において、ウエットエッチングにより保護絶縁膜６をエッチングすることも考えられる。
In order to prevent such surface roughness, it may be considered that the protective
図３は、このようなウエットエッチングにより形成された開口６ａ付近の拡大断面図である。 FIG. 3 is an enlarged cross-sectional view of the vicinity of the opening 6a formed by such wet etching.
図示のように、ウエットエッチングで開口６ａを形成すると、保護絶縁膜６の薄厚部Aが開口６ａの底面付近に形成される。その薄厚部Aにはゲート電極１１からの電界が集中するため、薄厚部Aにおける保護絶縁膜６に絶縁破壊が発生し、HEMTの耐圧が低下するという新たな問題が発生する。
As shown in the figure, when the opening 6a is formed by wet etching, a thin portion A of the protective
その他に、本発明に関連する技術が次の特許文献２〜５にも開示されている。
In addition, techniques related to the present invention are also disclosed in the following
本発明の目的は、ゲート電極の近傍での耐圧が高められた化合物半導体装置の製造方法を提供することにある。 An object of the present invention is to provide a manufacturing method of a compound semiconductor equipment breakdown voltage is increased in the vicinity of the gate electrode.
本発明の一観点によれば、基板の上に、化合物半導体よりなる電子走行層と、前記電子走行層上に化合物半導体よりなる電子供給層とを形成する工程と、前記電子供給層の上に感光性ポリシラザンの第１の塗布膜を形成する工程と、前記第１の塗布膜の一部領域を除く他領域に光を当てることにより、該一部領域の前記第１の塗布膜を未露光にしつつ、前記他領域の前記第１の塗布膜を露光する工程と、前記露光の後、前記第１の塗布膜を吸湿させることにより、前記一部領域と前記他領域のそれぞれに対応した高誘電率部と低誘電率部とを備えたゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を形成した後に、前記電子供給層の上に、ソース電極とドレイン電極を互いに間隔をおいて形成する工程と、前記ゲート絶縁膜の上に感光性ポリシラザンの第２の塗布膜を形成する工程と、前記第２の塗布膜をジャスト露光時間よりも長い露光時間、露光し、現像することにより、前記ゲート絶縁膜の上に開口を備えた保護絶縁膜を形成する工程と、前記開口内の前記ゲート絶縁膜上にゲート電極を形成する工程とを有する化合物半導体装置の製造方法が提供される。 According to one aspect of the present invention, a step of forming an electron transit layer made of a compound semiconductor on a substrate, an electron supply layer made of a compound semiconductor on the electron transit layer, and on the electron supply layer Forming a first coating film of photosensitive polysilazane, and exposing the first coating film in the partial area to an unexposed area by irradiating light to other areas except the partial area of the first coating film; In addition, the step of exposing the first coating film in the other region and, after the exposure, by absorbing moisture in the first coating film, a height corresponding to each of the partial region and the other region. Forming a gate insulating film having a dielectric constant portion and a low dielectric constant portion, and forming a source electrode and a drain electrode spaced apart from each other on the electron supply layer after forming the gate insulating film ; a step of, photosensitive port on the gate insulating film Forming a second coating film of a silazane, the second coating film exposure time longer than just the exposure time, and exposure, by developing protective insulating having an opening on the gate insulating film A method of manufacturing a compound semiconductor device is provided, which includes a step of forming a film and a step of forming a gate electrode on the gate insulating film in the opening.
これによれば、感光性ポリシラザンの塗布膜を露光、現像することにより保護絶縁膜に開口を形成するので、ドライエッチングで開口を形成する場合のようなダメージが開口の下の化合物半導体層、例えば電子供給層に入り難い。 According to this, since the opening is formed in the protective insulating film by exposing and developing the coating film of the photosensitive polysilazane, the compound semiconductor layer under the opening, for example, when the opening is formed by dry etching, for example, Difficult to enter the electron supply layer.
更に、露光、現像により形成された開口は、その側面の傾斜角が基板に近づくにつれて増大する傾向があるので、ウエットエッチングで開口を形成する場合に発生するような薄厚部が保護絶縁膜の下面付近に形成されない。これにより、保護絶縁膜の薄厚部にゲート電圧が集中するのが防止されるので、保護絶縁膜に絶縁破壊が発生するのが抑制され、化合物半導体装置の耐圧を高めることが可能となる。 Furthermore, since the opening formed by exposure and development tends to increase as the inclination angle of the side surface approaches the substrate, the thin portion that occurs when the opening is formed by wet etching is the lower surface of the protective insulating film. Not formed in the vicinity. As a result, the gate voltage is prevented from concentrating on the thin portion of the protective insulating film, so that the occurrence of dielectric breakdown in the protective insulating film is suppressed, and the breakdown voltage of the compound semiconductor device can be increased.
なお、上記の化合物半導体装置の製造方法においては、前記ゲート電極は、前記ゲート絶縁膜の前記高誘電率部上に形成されて、前記ゲート電極の下面の面積が、前記ゲート絶縁膜の前記高誘電率部の面積よりも広くてもよい。 In the method of manufacturing the compound semiconductor device, before Symbol gate electrode, the formed on the high dielectric constant portion on the gate insulating film, the area of the lower surface of the gate electrode, the said gate insulating film It may be larger than the area of the high dielectric constant portion.
このように感光性ポリシラザンを露光することで得られたゲート絶縁膜の実効膜厚は、高誘電率部で薄く、低誘電率部で厚くなる。そのため、ゲート電極の端部近傍の電界が低誘電率部において分散されるようになり、電界が集中することで発生するゲート絶縁膜の絶縁破壊を防止することができ、ひいては化合物半導体装置の耐圧を高めることができる。 Thus, the effective film thickness of the gate insulating film obtained by exposing the photosensitive polysilazane is thin at the high dielectric constant portion and thick at the low dielectric constant portion. As a result, the electric field in the vicinity of the end of the gate electrode is dispersed in the low dielectric constant portion, so that the breakdown of the gate insulating film caused by the concentration of the electric field can be prevented. Can be increased.
本発明によれば、感光性ポリシラザンにより保護絶縁膜やゲート絶縁膜を形成するので、ゲート電極の近傍において耐圧が高められた化合物半導体装置を提供することが可能になる。 According to the present invention, since the protective insulating film and the gate insulating film are formed of photosensitive polysilazane, it is possible to provide a compound semiconductor device having an increased breakdown voltage in the vicinity of the gate electrode.
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。 Next, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
（１）第１実施形態
図４〜図７は、本実施形態に係る化合物半導体装置の製造途中の断面図である。その化合物半導体装置は、MES-FET(Metal Semiconductor Field Effect Transistor)構造のHEMTであり、以下のようにして作製される。
(1) 1st Embodiment FIGS. 4-7 is sectional drawing in the middle of manufacture of the compound semiconductor device which concerns on this embodiment. The compound semiconductor device is a HEMT having a MES-FET (Metal Semiconductor Field Effect Transistor) structure, and is manufactured as follows.
最初に、図４（ａ）に示す断面構造を得るまでの工程について説明する。 First, steps required until a sectional structure shown in FIG.
まず、SiC基板２０の上に、MOVPE(Metal Organic Vapor Phase Epitaxy)法により電子走行層２１としてアンドープGaN層を厚さ約３μmに形成する。電子走行層２１の上面付近にはキャリアとなる二次元電子ガスが形成されるが、不純物によるキャリアの散乱を防止するために、電子走行層２１はアンドープの化合物半導体層から構成されるのが好ましい。
First, an undoped GaN layer having a thickness of about 3 μm is formed on the
次いで、その電子走行層２１の上に、MOVPE法でアンドープAlGaN層を厚さ約５nmに形成し、そのAlGaN層をスペーサ層２２とする。
Next, an undoped AlGaN layer having a thickness of about 5 nm is formed on the
更に、スペーサ層２２の上に、電子供給層２３として厚さが約３０nmのn型AlGaN層をMOVPE法で形成する。その電子供給層２３の成膜時には、n型不純物としてSiが約５×１０18cm-3の濃度でドープされる。
Further, an n-type AlGaN layer having a thickness of about 30 nm is formed on the
電子供給層２３中のn型不純物（Si）の電子走行層２１への拡散は、アンドープAlGaNよりなるスペーサ層２２によって防止される。これにより、電子走行層２１中のキャリアが不純物によって散乱されるのを抑制でき、キャリアの移動度を高めてデバイスの高出力化を図ることが可能となる。
Diffusion of n-type impurities (Si) in the
但し、そのようなキャリアの散乱が問題にならない場合には、スペーサ層２２を省いて、電子走行層２１上に電子供給層２３を直接形成するようにしてもよい。
However, when such carrier scattering does not matter, the
その後に、この電子供給層２２の上に、n型不純物としてSiが約５×１０18cm-3の濃度でドープされたn型GaN層をMOVPE法で厚さ約１０nmに形成し、そのn型GaN層をキャップ層２４とする。
Thereafter, an n-type GaN layer doped with Si as an n-type impurity at a concentration of about 5 × 10 18 cm −3 is formed on the
なお、上記の各層２１〜２４の成膜方法はMOVPE法に限定されず、MOCVD(Metal Organic Chemical Vapor Deposition)法でこれらの層を形成してもよい。 In addition, the film-forming method of each said layers 21-24 is not limited to the MOVPE method, You may form these layers by MOCVD (Metal Organic Chemical Vapor Deposition) method.
次に、図４（ｂ）に示すように、不図示のレジストパターンをマスクにするドライエッチングにより、後でソース電極とドレイン電極が形成される領域のキャップ層２４をエッチングして除去し、キャップ層２４に第１、第２孔２４ａ、２４ｂを間隔をおいて形成する。そのドライエッチングでは、例えば、塩素ガスを含むガスがエッチングガスとして使用される。
Next, as shown in FIG. 4B, the
ここで、各孔２４ａ、２４ｂの底面は、n型化合物半導体層である電子供給層２３とキャップ層２４のいずれかの途中の深さにあればよく、図示のように各層２３、２４の界面に一致している必要は必ずしもない。
Here, the bottom surfaces of the
このエッチングを終了後、マスクに使用したレジストパターンは除去される。 After this etching is finished, the resist pattern used for the mask is removed.
続いて、図５（ａ）に示すように、各孔２４ａ、２４ｂのそれぞれに、チタン層とアルミニウム層を順に形成し、これらの層よりなるソース電極２７ａとドレイン電極２７ｂとを形成する。
Subsequently, as shown in FIG. 5A, a titanium layer and an aluminum layer are sequentially formed in each of the
これらの電極２７ａ、２７ｂは、キャップ層２４の上にレジストパターンを形成し、そのレジストパターンで覆われていない領域にチタン層とアルミニウム層とを蒸着法により形成した後、レジストパターンをリフトオフすることにより形成され得る。
The
このように形成された各電極２７ａ、２７ｂは、そのままでは電子供給層２３やキャップ層２４との接合がショットキー接合となっており、これらの層２３、２４に各電極２７ａ、２７ｂからキャリアを効果的に注入するのが困難である。
Each of the
そのため、ソース電極２７ａとドレイン電極２７ｂを形成した後に熱処理を行い、各電極２７ａ、２７ｂと各層２３、２４との間で相互拡散を僅かに生じせしめ、上記のショットキー接合をオーミック接合にするのが好ましい。本実施形態では、その熱処理を、窒素雰囲気中で基板温度を６００℃として行う。
Therefore, after the
次に、図５（ｂ）に示すように、各電極２７ａ、２７ｂとキャップ層２４のそれぞれの上に、スピンコート等の塗布法を用いて感光性ポリシラザンの塗布膜２９を厚さ約０．２μmに形成する。
Next, as shown in FIG. 5B, a photosensitive
感光性ポリシラザンは、溶媒中にポリシラザン化合物と光酸発生剤とを溶解してなる。本実施形態で使用されるポリシラザン化合物は、次の一般式で表される。 Photosensitive polysilazane is obtained by dissolving a polysilazane compound and a photoacid generator in a solvent. The polysilazane compound used in the present embodiment is represented by the following general formula.
この中で、R1、R2、及びR3の全てが水素原子であるペルヒドロポリポリシラザン、或いはペルヒドロポリポリシラザンのR1、R2、及びR3の少なくとも一つをアルキル基で置換したポリメチルポリシラザンは、安定化後の膜質が緻密であるため、本実施形態において特に好適である。 In this, perhydropolypolysilazane in which all of R 1 , R 2 , and R 3 are hydrogen atoms, or at least one of R 1 , R 2 , and R 3 of perhydropolypolysilazane was substituted with an alkyl group Polymethylpolysilazane is particularly suitable in this embodiment because the film quality after stabilization is dense.
次いで、図６（ａ）に示すように、フォトマスク５２を用いて塗布膜２９を露光することにより、塗布膜２９に感光部２９ａを形成する。その感光部２９ａでは、励起状態となった光酸発生剤によりポリシラザン化合物のSi-N結合が切断される。
Next, as shown in FIG. 6A, the
その後、室温において塗布膜２９を吸湿させる。このような吸湿処理の結果、雰囲気中の水分と塗布膜２９とが反応し、感光部２９ａ中においてSi-N結合が切断された部分のポリシラザン化合物に次のようなSi-OH結合が生じる。
Thereafter, the
そのため、図６（ｂ）に示すように、現像液、例えばNMD-3で塗布膜２９を現像することで、感光部２９ａのみが選択的に溶解して除去され、電子供給層２３の上方に開口２９ｂが形成される。
Therefore, as shown in FIG. 6B, by developing the
その開口２９ｂの断面形状は、図６（ａ）における露光時間を調節することにより、図示のように順テーパー状とするのが好ましい。
The cross-sectional shape of the
図８は、露光時間による開口２９ｂの断面形状の制御の仕方を説明するための拡大断面図である。
FIG. 8 is an enlarged cross-sectional view for explaining how to control the cross-sectional shape of the
開口２９ｂの側面は、露光時間が長くなるほど横方向に傾斜する傾向がある。
The side surface of the
例えば、現像後の開口２９ｂの深さが塗布膜２９の膜厚に丁度等しくなるような露光時間（ジャスト露光時間）だと、点線で示されるように、開口２９ｂの側面は基板の略垂直方向となる。
For example, when the exposure time (just exposure time) is such that the depth of the
一方、ジャスト露光時間よりも長い時間だけ露光を行うと、塗布膜２９の上面付近において開口２９ｂの側面が横方向に広がり、基板２０に向かって狭径となる開口２９ｂが得られる。
On the other hand, when the exposure is performed for a time longer than the just exposure time, the side surface of the
本実施形態では、ジャスト露光時間よりも２０〜３０％だけオーバー露光とすることにより、このようなテーパー状の開口２９ｂを形成する。
In the present embodiment, such a
また、このように露光、現像により得られた開口２９ｂでは、ウエットエッチングで形成したものと異なり、その側面の傾斜角θが、基板１０に近づくにつれ増大し易い傾向がある。なお、本明細書における傾斜角θとは、開口２９ｂの側面と、塗布膜２９の下面とのなす角を言う。
In addition, in the
このようにして開口２９ｂを形成した後に、図７（ａ）に示すように、水蒸気雰囲気中において３００℃〜８００℃、好適には４００℃の基板温度で塗布膜２９をアニールする。これにより、塗布膜２９を構成するポリシラザン化合物が二酸化シリコンを主成分とするシリカ質に安定化し、シリカ質の保護絶縁膜３０が得られる。
After forming the
塗布膜２９の安定化処理はこれに限定されない。例えば、このように水蒸気雰囲気中で塗布膜２９の吸湿処理と熱処理とを同時に行うのではなく、水蒸気雰囲気中で塗布膜２９を吸湿させる工程と、その後に塗布膜２９を熱処理する工程とを別々に行ってもよい。
The stabilization process of the
次に、図７（ｂ）に示すように、蒸着法とリフトオフとを用いて、開口２９ｂ内にゲート電極３２としてニッケル層と金層とをこの順に形成する。なお、ゲート電極３２の幅W1は特に限定されないが、本実施形態では例えば０．８μmとする。
Next, as shown in FIG. 7B, a nickel layer and a gold layer are formed in this order as the
そのゲート電極３２とキャップ層２４との界面にはショットキー接合が形成され、該ショットキー接合のバリア高さを制御することでソース−ドレイン間の電流が制御される。
A Schottky junction is formed at the interface between the
また、ゲート電極３２と電子供給層２３との間のリーク電流は、キャップ層２４により防止される。
Further, the leak current between the
キャップ層２４として絶縁層を形成することも考えられるが、その場合にはn型AlGaNよりなる電子供給層２３において、アルミニウムに起因する表面トラップの影響によりソース−ドレイン間のキャリアの流れが阻害されて出力が低下する恐れがある。
It is conceivable to form an insulating layer as the
これに対し、本実施形態のようにキャップ層２４としてn型GaN層を形成すれば、上記のような表面トラップが形成され難くなるので、ソース−ドレイン間の出力を高めることができる。
On the other hand, when an n-type GaN layer is formed as the
但し、ゲート電極３２と電子供給層２３との間のリーク電流が問題にならない場合には、キャップ層２４を省き、保護絶縁膜３０とゲート電極３２とを電子供給層２３の上に直接形成してもよい。その場合は、ゲート電極３２と電子供給層２３との界面にショットキー接合が形成されることになる。
However, when the leakage current between the
以上により、本実施形態に係るHEMTの基本構造が完成した。 As described above, the basic structure of the HEMT according to the present embodiment is completed.
上記した本実施形態では、図６（ａ）〜図７（ａ）を参照して説明したように、感光性ポリシラザンの塗布膜２９を露光、現像することにより、開口２９ｂを備えた保護絶縁膜３０を形成した。
In the above-described embodiment, as described with reference to FIGS. 6A to 7A, the protective insulating film provided with the
これによれば、開口２９ｂを形成する際にドライエッチングを用いないので、開口２９ｂの下のキャップ層２４に窒素空孔が発生するのを防止できると共に、そのキャップ層２４の表面が荒れるのを抑制できる。
According to this, since dry etching is not used when forming the
更に、図８を参照して説明したように、塗布膜２９に対してオーバー露光を行うことで、SiC基板２０に近づくにつれて側面の傾斜角θが増大する順テーパー状の開口２９ｂを形成することができる。
Further, as described with reference to FIG. 8, by performing overexposure on the
従って、ウエットエッチングで開口２９ｂを形成する場合のような薄厚部A（図２参照）が保護絶縁膜３０の下面付近に形成されない。そのため、保護絶縁膜３０の薄厚部にゲート電圧が集中するのが防止され、保護絶縁膜３０に絶縁破壊が発生するのを抑制でき、HEMTの耐圧を高めることが可能となる。
Therefore, the thin portion A (see FIG. 2) as in the case where the
（２）第２実施形態
次に、本発明の第２実施形態に係る化合物半導体装置について、図９〜図１３を参照して説明する。なお、これらの図において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、その説明については省略する。
(2) Second Embodiment Next, a compound semiconductor device according to a second embodiment of the present invention will be described with reference to FIGS. In these drawings, the same elements as those described in the first embodiment are denoted by the same reference numerals as those in the first embodiment, and the description thereof is omitted.
この化合物半導体装置は、MIS-FET(Metal Insulator Semiconductor FET)構造のHEMTであり、以下のようにして作製される。 This compound semiconductor device is a HEMT having a MIS-FET (Metal Insulator Semiconductor FET) structure, and is manufactured as follows.
まず、図９（ａ）に示すように、第１実施形態で説明した図４（ａ）の工程を行うことにより、SiC基板２０の上に各化合物半導体層２１〜２４を形成する。
First, as shown in FIG. 9A, the compound semiconductor layers 21 to 24 are formed on the
次いで、n型GaNよりなるキャップ層２４の上に、感光性ポリシラザンの塗布膜４０を約０．１μmの厚さに形成する。その感光性ポリシラザンは、第１実施形態の一般式（１）で表されるポリシラザン化合物と光酸発生剤とを溶媒中に溶解してなる。特に、ペルヒドロポリポリシラザンやポリメチルポリシラザンは安定化後の膜質が緻密であるため、塗布膜４０に好適である。
Next, a photosensitive
次に、図９（ｂ）に示すように、フォトマスク５１を用いて塗布膜４０を露光する。これにより、フォトマスク５１の像に相当する一部領域において塗布膜４０を未露光にしつつ、これ以外の領域の塗布膜４０に感光部４０ａが形成される。
Next, as shown in FIG. 9B, the
第１実施形態で説明したように、感光部４０ａでは、光によって励起状態となった光酸発生剤により塗布膜４０中のポリシラザン化合物のSi-N結合が切断される。
As described in the first embodiment, in the
続いて、図１０（ａ）に示すように、基板温度を室温に維持しながら、水蒸気雰囲気において塗布膜４０を約１時間吸湿させる。
Subsequently, as shown in FIG. 10A, the
これにより、Si-N結合が切断された感光部４０ａのポリシラザン化合物に第１実施形態の式（２）のようなSi-OH結合が生じる。
As a result, a Si—OH bond represented by the formula (2) of the first embodiment is generated in the polysilazane compound of the
これに対し、感光部４０ａ以外の未露光の塗布膜４０では、ポリシラザン化合物のSi-N結合がそのまま残存した状態となっている。
On the other hand, in the
次に、図１０（ｂ）に示すように、窒素雰囲気中において基板温度を７００℃〜１２００℃、より好ましくは１０００℃とする熱処理を塗布膜４０に対して行うことにより、該塗布膜４０を安定化させ、シリコン含有絶縁膜よりなるゲート絶縁膜５０を得る。
Next, as shown in FIG. 10B, the
そのゲート絶縁膜５０において、Si-OH結合を含む感光部４０ａに相当する部分は、このような安定化処理によって二酸化シリコンを主成分とするシリカ質よりなる低誘電率部５０ｂとなる。
In the
一方、未露光の塗布膜４０に相当する部分は、ポリシラザン化合物のSi-N結合の窒素原子により、低誘電率部５０ｂと比較して多くの窒素原子が含まれる高誘電率部５０ａとなる。
On the other hand, the portion corresponding to the
その高誘電率部５０ａの幅W2は特に限定されないが、本実施形態では約０．５μmとする。
The width W 2 of the high dielectric
このように、感光性ポリシラザンを用いることで、高誘電率部５０ａの両脇にそれよりも誘電率が低い低誘電率部５０ｂを備えてなるゲート絶縁膜５０を形成することができる。
As described above, by using photosensitive polysilazane, the
続いて、図１１（ａ）に示すように、後でソース電極とドレイン電極が形成される領域のゲート絶縁膜５０とキャップ層２４とをエッチングして除去し、これらの層２４、５０に第１、第２孔２４ａ、２４ｂを間隔をおいて形成する。そのドライエッチングでは、例えば、塩素ガスを含むガスがエッチングガスとして使用される。
Subsequently, as shown in FIG. 11A, the
次に、図１１（ｂ）に示すように、第１実施形態で説明した蒸着法とリフトオフにより、チタン層とアルミニウム層を順に形成してなるソース電極２４ａとドレイン電極２４ｂとを第１、第２孔２４ａ、２４ｂのそれぞれに形成する。
Next, as shown in FIG. 11B, a
その後に、窒素雰囲気中で基板温度を６００℃とする熱処理を各電極２４ａ、２４ｂに対して行い、これらの電極２４ａ、２４ｂと各化合物半導体層２３、２４との間の接合をオーミック接合とする。
Thereafter, a heat treatment is performed on the
続いて、図１２（ａ）に示すように、ゲート絶縁膜５０と電極２７ａ、２７ｂのそれぞれの上に、感光性ポリシラザンの塗布膜２９をスピンコート法等により約０．２μmの厚さに形成する。
Subsequently, as shown in FIG. 12A, a photosensitive
そして、第１実施形態で説明した図６（ａ）〜図７（ａ）の工程を行うことにより、図１２（ｂ）に示すように、塗布膜２９を保護絶縁膜３０に変質させる。
Then, by performing the steps of FIG. 6A to FIG. 7A described in the first embodiment, the
このような工程を経た保護絶縁膜３０において、後でゲート電極が形成される部分には、高誘電率部５０ａよりも広い開口２９ｂが形成される。
In the protective insulating
また、第１実施形態において図８を参照して説明したように、感光性ポリシラザンを露光、現像して得られた開口２９ｂは、SiC基板２０に向かって狭径になると共に、その側面の傾斜角θが基板２０に近づくにつれ増大する。
In addition, as described with reference to FIG. 8 in the first embodiment, the
なお、本実施形態では、キャップ層２４上にゲート絶縁膜５０が形成されているため、開口２９ｂの下にキャップ層２４等の化合物半導体層が露出しない。したがって、ドライエッチングにより開口２９ｂを形成しても、エッチングによりキャップ層２４等がダメージを受ける懸念が無いので、CVD法等により保護絶縁膜３０として窒化シリコン膜を形成し、ドライエッチングによりその窒化シリコン膜に開口２９ｂを形成するようにしてもよい。
In the present embodiment, since the
その後に、図１３に示すように、蒸着法とリフトオフとを用いて、開口２９ｂ内にゲート電極３２としてニッケル層と金層とをこの順に形成する。そのゲート電極３２の幅W1は、例えば０．８μmである。
After that, as shown in FIG. 13, a nickel layer and a gold layer are formed in this order as the
以上により、本実施形態に係るHEMTの基本構造が完成した。 As described above, the basic structure of the HEMT according to the present embodiment is completed.
このようなHEMTの製造方法によれば、高誘電率部５０ａや低誘電率部５０ｂのように誘電率が異なる部分が共存したゲート絶縁膜５０が得られると共に、高誘電率部５０ａよりも下面の面積が広いゲート電極３２が形成される。
According to such a HEMT manufacturing method, the
図１４は、そのようなゲート絶縁膜５０の実効膜厚Teffについて模式的に示すグラフである。なお、実効膜厚Teffとは、基準となるゲート絶縁膜（例えば酸化シリコン膜）の厚さと比誘電率をそれぞれT0、ε0、ゲート絶縁膜５０の比誘電率をεr、としたとき、Teff＝(ε0／εr)・T0で定義される。
FIG. 14 is a graph schematically showing the effective film thickness T eff of such a
図１４に示されるように、ゲート絶縁膜５０の実効膜厚Teffは、高誘電率部５０ａで薄く、低誘電率部５０ｂで厚くなる。そのため、ゲート電極３２の端部３２ａ近傍の電界が低誘電率部５０ｂにおいて分散されるようになり、電界が集中することで発生するゲート絶縁膜５０の絶縁破壊を防止することができる。その結果、ゲート電極３２とキャップ層２４との間のリーク電流を抑制でき、耐圧の高いHEMTを提供することができるようになる。
As shown in FIG. 14, the effective film thickness T eff of the
しかも、第１実施形態と同様に、感光性ポリシラザンの塗布膜２９を露光、現像して保護絶縁膜３０に開口２９ｂを形成したので、開口２９ｂの底面付近に保護絶縁膜３０の薄厚部が形成されず、その薄厚部にゲート電圧が集中することで発生する保護絶縁膜３０の絶縁破壊を防止できる。
In addition, as in the first embodiment, the photosensitive
以下に、本発明の特徴を付記する。 The features of the present invention are added below.
（付記１） 基板と、
前記基板の上に形成され、化合物半導体よりなる電子走行層と、
前記電子走行層の上に形成され、化合物半導体よりなる電子供給層と、
前記電子供給層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極の間の前記電子供給層上に形成され、前記基板に向かって狭径となる開口を備えた保護絶縁膜と、
前記開口内の前記電子供給層上に形成されたゲート電極と、
を有することを特徴とする化合物半導体装置。
(Appendix 1) a substrate,
An electron transit layer formed on the substrate and made of a compound semiconductor;
An electron supply layer formed on the electron transit layer and made of a compound semiconductor;
A source electrode and a drain electrode formed on the electron supply layer at a distance from each other;
A protective insulating film formed on the electron supply layer between the source electrode and the drain electrode, and having an opening having a narrow diameter toward the substrate;
A gate electrode formed on the electron supply layer in the opening;
A compound semiconductor device comprising:
（付記２） 前記開口の側面の傾斜角は、前記基板に近づくにつれ増大することを特徴とする付記１に記載の化合物半導体装置。
(Additional remark 2) The compound semiconductor device of
（付記３） 前記保護絶縁膜の主成分は酸化シリコンであることを特徴とする付記１に記載の化合物半導体装置。
(Supplementary note 3) The compound semiconductor device according to
（付記４） 前記電子供給層の上に化合物半導体よりなるキャップ層が形成され、該キャップ層の上に前記保護絶縁膜と前記ゲート電極とが形成されたことを特徴とする付記１に記載の化合物半導体装置。
(Supplementary note 4) The
（付記５） 基板と、
前記基板の上に形成され、化合物半導体よりなる電子走行層と、
前記電子走行層の上に形成され、化合物半導体よりなる電子供給層と、
前記電子供給層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極の間の前記電子供給層上に形成され、高誘電率部の両脇に該高誘電率部よりも誘電率が低い低誘電率部を備えてなるゲート絶縁膜と、
前記高誘電率部上に形成され、かつ該高誘電率部よりも下面の面積が広いゲート電極と、
を有することを特徴とする化合物半導体装置。
(Appendix 5) a substrate,
An electron transit layer formed on the substrate and made of a compound semiconductor;
An electron supply layer formed on the electron transit layer and made of a compound semiconductor;
A source electrode and a drain electrode formed on the electron supply layer at a distance from each other;
A gate insulating film formed on the electron supply layer between the source electrode and the drain electrode, and having a low dielectric constant portion having a dielectric constant lower than that of the high dielectric constant portion on both sides of the high dielectric constant portion; ,
A gate electrode formed on the high dielectric constant portion and having a lower surface area than the high dielectric constant portion;
A compound semiconductor device comprising:
（付記６） 前記ゲート絶縁膜は、シリコン含有絶縁膜であり、且つ、前記高誘電率部において前記低誘電率領域よりも窒素を多く含むことを特徴とする付記５に記載の化合物半導体装置。 (Supplementary note 6) The compound semiconductor device according to supplementary note 5, wherein the gate insulating film is a silicon-containing insulating film and contains more nitrogen in the high dielectric constant portion than in the low dielectric constant region.
（付記７） 前記ゲート絶縁膜の上に、前記高誘電率部よりも広い開口を備えた保護絶縁膜が形成され、
前記ゲート電極が、前記開口内に形成されたことを特徴とする付記５に記載の化合物半導体装置。
(Appendix 7) A protective insulating film having an opening wider than the high dielectric constant portion is formed on the gate insulating film,
6. The compound semiconductor device according to appendix 5, wherein the gate electrode is formed in the opening.
（付記８） 前記開口は、前記基板に向かって狭径となることを特徴とする付記８に記載の化合物半導体装置。 (Supplementary note 8) The compound semiconductor device according to supplementary note 8, wherein the opening has a narrower diameter toward the substrate.
（付記９） 前記開口の側面の傾斜角は、前記基板に近づくにつれ増大することを特徴とする付記９に記載の化合物半導体装置。 (Additional remark 9) The compound semiconductor device of Additional remark 9 characterized by the inclination angle of the side surface of the said opening increasing as it approaches the said board | substrate.
（付記１０） 前記電子供給層の上に化合物半導体よりなるキャップ層が形成され、該キャップ層の上に前記ゲート絶縁膜が形成されたことを特徴とする付記５に記載の化合物半導体装置。 (Supplementary note 10) The compound semiconductor device according to supplementary note 5, wherein a cap layer made of a compound semiconductor is formed on the electron supply layer, and the gate insulating film is formed on the cap layer.
（付記１１） 基板の上に、化合物半導体よりなる電子走行層と化合物半導体よりなる電子供給層とを順に形成する工程と、
前記電子供給層の上に、ソース電極とドレイン電極を互いに間隔をおいて形成する工程と、
前記電子供給層の上に感光性ポリシラザンの塗布膜を形成する工程と、
前記塗布膜を露光、現像することにより、前記電子供給層の上に開口を備えた保護絶縁膜を形成する工程と、
前記開口内の前記電子供給層上にゲート電極を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
(Appendix 11) A step of sequentially forming an electron transit layer made of a compound semiconductor and an electron supply layer made of a compound semiconductor on a substrate;
Forming a source electrode and a drain electrode spaced apart from each other on the electron supply layer;
Forming a photosensitive polysilazane coating film on the electron supply layer;
Forming a protective insulating film having an opening on the electron supply layer by exposing and developing the coating film; and
Forming a gate electrode on the electron supply layer in the opening;
A method for producing a compound semiconductor device, comprising:
（付記１２） 前記保護絶縁膜を形成する工程は、前記現像の後に、前記塗布膜を吸湿させる工程と、前記吸湿の後、前記塗布膜を熱処理する工程とを有することを特徴とする付記１１に記載の化合物半導体装置の製造方法。 (Supplementary Note 12) The step of forming the protective insulating film includes a step of absorbing the coating film after the development, and a step of heat-treating the coating film after the moisture absorption. The manufacturing method of the compound semiconductor device as described in any one of.
（付記１３） 水蒸気雰囲気中において前記塗布膜をアニールすることにより、該塗布膜に対する前記吸湿と前記熱処理とを同時に行うことを特徴とする付記１２に記載の化合物半導体装置の製造方法。 (Additional remark 13) The manufacturing method of the compound semiconductor device of Additional remark 12 characterized by performing the said moisture absorption with respect to this coating film, and the said heat processing simultaneously by annealing the said coating film in water vapor | steam atmosphere.
（付記１４） 前記塗布膜として、ペルヒドロポリポリシラザン又はポリメチルポリシラザンを含む膜を形成することを特徴とする付記１１に記載の化合物半導体装置の製造方法。
(Additional remark 14) The manufacturing method of the compound semiconductor device of
（付記１５） 前記保護絶縁膜を形成する工程において、前記露光の露光時間を、前記塗布膜に対するジャスト露光時間よりも長くすることを特徴とする付記１１に記載の化合物半導体装置の製造方法。
(Additional remark 15) The manufacturing method of the compound semiconductor device of
（付記１６） 前記露光時間を、前記ジャスト露光時間の２０〜３０％に設定することを特徴とする付記１５に記載の化合物半導体装置の製造方法。 (Additional remark 16) The said exposure time is set to 20 to 30% of the said just exposure time, The manufacturing method of the compound semiconductor device of Additional remark 15 characterized by the above-mentioned.
（付記１７） 基板の上に、化合物半導体よりなる電子走行層と化合物半導体よりなる電子供給層とを順に形成する工程と、
前記電子供給層の上に感光性ポリシラザンの塗布膜を形成する工程と、
前記塗布膜の一部領域を除く他領域に光を当てることにより、該一部領域の前記塗布膜を未露光にしつつ、前記他領域の前記塗布膜を露光する工程と、
前記露光の後、前記塗布膜を吸湿させることにより、前記一部領域と前記他領域のそれぞれに対応した高誘電率部と低誘電率部とを備えたゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に、第１、第２孔を間隔をおいて形成する工程と、
前記第１、第２孔のそれぞれに、ソース電極とドレイン電極とを形成する工程と、
前記ゲート絶縁膜の前記高誘電率部の上に、該高誘電率部よりも下面の面積が広いゲート電極を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
(Supplementary Note 17) A step of sequentially forming an electron transit layer made of a compound semiconductor and an electron supply layer made of a compound semiconductor on a substrate;
Forming a photosensitive polysilazane coating film on the electron supply layer;
Exposing the coating film in the other region while exposing the coating film in the partial region to unexposed by applying light to the other region except the partial region of the coating film;
Forming a gate insulating film having a high dielectric constant portion and a low dielectric constant portion corresponding to each of the partial region and the other region by absorbing the coating film after the exposure;
Forming first and second holes at an interval in the gate insulating film;
Forming a source electrode and a drain electrode in each of the first and second holes;
Forming a gate electrode having a lower surface area than the high dielectric constant portion on the high dielectric constant portion of the gate insulating film;
A method for producing a compound semiconductor device, comprising:
（付記１８） 前記ゲート絶縁膜を形成する工程において、前記吸湿の後に、前記塗布膜を熱処理することを特徴とする付記１７に記載の化合物半導体装置の製造方法。 (Supplementary note 18) The method of manufacturing a compound semiconductor device according to supplementary note 17, wherein, in the step of forming the gate insulating film, the coating film is heat-treated after the moisture absorption.
（付記１９） 前記ゲート電極を形成する工程の前に、前記高誘電率部よりも広い開口を備えた保護絶縁膜を形成する工程を更に有し、
前記ゲート電極を形成する工程において、該ゲート電極を前記開口内に形成することを特徴とする付記１７に記載の化合物半導体装置の製造方法。
(Supplementary Note 19) Before the step of forming the gate electrode, the method further includes a step of forming a protective insulating film having an opening wider than the high dielectric constant portion.
18. The method of manufacturing a compound semiconductor device according to appendix 17, wherein in the step of forming the gate electrode, the gate electrode is formed in the opening.
（付記２０） 前記保護絶縁膜を形成する工程は、
前記ゲート絶縁膜の上に、感光性ポリシラザンを含む保護絶縁膜用塗布膜を形成する工程と、
前記保護絶縁膜用塗布膜を露光、現像することにより、前記開口を備えた保護絶縁膜を形成する工程とを有することを特徴とする付記１９に記載の半導体装置の製造方法。
(Appendix 20) The step of forming the protective insulating film includes
Forming a protective insulating film coating film containing photosensitive polysilazane on the gate insulating film;
20. The method for manufacturing a semiconductor device according to appendix 19, further comprising: forming a protective insulating film having the opening by exposing and developing the coating film for the protective insulating film.
１、２０…SiC基板、２、２１…電子走行層、３、２３…電子供給層、４、２４…キャップ層、５ａ、５ｂ…ソース電極、ドレイン電極、６…保護絶縁膜、６ａ…開口、７…レジストパターン、７ａ…窓、１１…ゲート電極、２２…スペーサ層、２４ａ、２４ｂ…第１、第２孔、２７ａ、２７ｂ…ソース電極、ドレイン電極、２９…塗布膜、２９ａ…感光部、２９ｂ…開口、３０…保護絶縁膜、４０…塗布膜、４０ａ…感光部、５０ａ…高誘電率部、５０ｂ…低誘電率部、５１、５２…フォトマスク。
DESCRIPTION OF
Claims (3)
前記電子供給層の上に感光性ポリシラザンの第１の塗布膜を形成する工程と、
前記第１の塗布膜の一部領域を除く他領域に光を当てることにより、該一部領域の前記第１の塗布膜を未露光にしつつ、前記他領域の前記第１の塗布膜を露光する工程と、
前記露光の後、前記第１の塗布膜を吸湿させることにより、前記一部領域と前記他領域のそれぞれに対応した高誘電率部と低誘電率部とを備えたゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を形成した後に、前記電子供給層の上に、ソース電極とドレイン電極を互いに間隔をおいて形成する工程と、
前記ゲート絶縁膜の上に感光性ポリシラザンの第２の塗布膜を形成する工程と、
前記第２の塗布膜をジャスト露光時間よりも長い露光時間、露光し、現像することにより、前記ゲート絶縁膜の上に開口を備えた保護絶縁膜を形成する工程と、
前記開口内の前記ゲート絶縁膜上にゲート電極を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。 Forming an electron transit layer made of a compound semiconductor on the substrate, and an electron supply layer made of a compound semiconductor on the electron transit layer;
Forming a photosensitive polysilazane first coating film on the electron supply layer;
Exposing the first coating film in the other region while exposing the first coating film in the partial region to be unexposed by irradiating light to other regions except the partial region of the first coating film And a process of
Step of forming a gate insulating film having a high dielectric constant portion and a low dielectric constant portion corresponding to each of the partial region and the other region by absorbing the first coating film after the exposure. When,
Forming a source electrode and a drain electrode spaced apart from each other on the electron supply layer after forming the gate insulating film ;
Forming a second coating film of photosensitive polysilazane on the gate insulating film ;
Forming a protective insulating film having an opening on the gate insulating film by exposing and developing the second coating film for an exposure time longer than a just exposure time; and
Forming a gate electrode on the gate insulating film in the opening;
A method for producing a compound semiconductor device, comprising:
前記ゲート電極の下面の面積が、前記ゲート絶縁膜の前記高誘電率部の面積よりも広いことを特徴とする請求項１に記載の化合物半導体装置の製造方法。 The gate electrode is formed on the high dielectric constant portion of the gate insulating film,
2. The method of manufacturing a compound semiconductor device according to claim 1 , wherein an area of the lower surface of the gate electrode is larger than an area of the high dielectric constant portion of the gate insulating film.
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