JP5656693B2

JP5656693B2 - Semiconductor switch circuit

Info

Publication number: JP5656693B2
Application number: JP2011049100A
Authority: JP
Inventors: 大介栗原
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2011-03-07
Filing date: 2011-03-07
Publication date: 2015-01-21
Anticipated expiration: 2031-03-07
Also published as: JP2012186702A

Description

本発明は、高周波信号の切り替えを行う半導体スイッチ回路に係り、特に、アイソレーション特性の向上等を図ったものに関する。 The present invention relates to a semiconductor switch circuit that switches high-frequency signals, and more particularly to a circuit that improves isolation characteristics and the like.

この種の半導体スイッチ回路の構成例として、例えば、図２に示されたような構成を有するものが知られている。
以下、図２を参照しつつ、かかる従来回路について説明することとする。
この半導体スイッチ回路は、２つの電界効果トランジスタが直列接続されてなる第１の単位スイッチＳＷ１と、同じく２つの電界効果トランジスタが直列接続されてなる第２の単位スイッチＳＷ２とが直列接続され、その相互の接続点に第１の入出力端子５１Ａが設けられると共に、第１の単位スイッチＳＷ１の他方の端部には、第２の入出力端子５２Ａが、第２の単位スイッチＳＷ２の他方の端部には、第３の入出力端子５３Ａが、それぞれ接続されて設けられたものとなっている。 As a configuration example of this type of semiconductor switch circuit, for example, one having a configuration as shown in FIG. 2 is known.
Hereinafter, such a conventional circuit will be described with reference to FIG.
In this semiconductor switch circuit, a first unit switch SW1 in which two field effect transistors are connected in series and a second unit switch SW2 in which two field effect transistors are connected in series are connected in series. A first input / output terminal 51A is provided at a connection point between the two, and a second input / output terminal 52A is connected to the other end of the second unit switch SW2 at the other end of the first unit switch SW1. Each part is provided with a third input / output terminal 53A connected thereto.

さらに、第２の入出力端子５２Ａとグランドとの間には、第１のシャントスイッチＳＷ３が、第３の入出力端子５３Ａとグランドとの間には、第２のシャントスイッチＳＷ４が、それぞれ設けられたものとなっている。
かかる構成においては、第１、第２の制御端子５５Ａ，５６Ａの電圧によって、第１の入出力端子５１Ａと第２の入出力端子５２Ａとの間、又は、第１の入出力端子５１Ａと第３の入出力端子５３Ａとの間のいずれか一方を選択的に導通状態とすることができるようになっている。 Further, a first shunt switch SW3 is provided between the second input / output terminal 52A and the ground, and a second shunt switch SW4 is provided between the third input / output terminal 53A and the ground. It has been made.
In such a configuration, the voltage between the first input / output terminal 51A and the second input / output terminal 52A, or between the first input / output terminal 51A and the second input terminal 52A, depending on the voltage of the first and second control terminals 55A and 56A. One of the three input / output terminals 53A can be selectively brought into a conductive state.

このような従来回路においては、回路動作の線形性向上のために、各電界効果トランジスタのゲート・ドレイン間、ゲート・ソース間に容量が付加されたものとなっているが、その影響のため、例えば、第１の単位スイッチＳＷ１がオン、第２の単位スイッチＳＷ２がオフ状態にあって、第２の入出力端子５２Ａに入力される高周波信号の電力が大きくなるにしたがって、オフ状態にある第２の単位スイッチＳＷ２のアイソレーション、すなわち、第２の単位スイッチＳＷの第３の入出力端子５３Ａ側の箇所（図２において、符号Ｂが付された箇所）におけるアイソレーション特性が劣化することがあった。 In such a conventional circuit, a capacitance is added between the gate and the drain of each field effect transistor and between the gate and the source in order to improve the linearity of the circuit operation. For example, the first unit switch SW1 is on, the second unit switch SW2 is off, and the power of the high-frequency signal input to the second input / output terminal 52A increases. In other words, the isolation characteristics of the second unit switch SW2, that is, the portion of the second unit switch SW on the third input / output terminal 53A side (the portion labeled B in FIG. 2) may deteriorate. there were.

この原因は、符号Ｂが付された箇所における電圧が、入力高周波信号のレベル上昇に伴い定常状態より上昇し、本来はオン状態であるべき第２のシャントスイッチＳＷ４がオフ状態となることがあるためである。
このような問題に対しては、例えば、第１及び第２の入出力端子５１Ａ，５２Ａに、外部からのバイアス電圧を抵抗器を介して印加して、第１及び第２の入出力端子５１Ａ，５２Ａをバイアスし（図３参照）、また、第１及び第２の入出力端子５１Ａ，５２Ａとグランドとの間に、それぞれ抵抗器を設けて、第１及び第２の入出力端子５１Ａ，５２Ａをバイアス（図４参照）することにより、上述のような必要以上の電圧上昇を抑制し、アイソレーションの劣化を抑制していた。
なお、上述のような半導体スイッチ回路としては、例えば、特許文献１、特許文献２、特許文献３等に開示されたものがある。 The cause of this is that the voltage at the location marked B may increase from the steady state as the level of the input high-frequency signal increases, and the second shunt switch SW4, which should be in the on state, may be in the off state. Because.
In order to deal with such a problem, for example, an external bias voltage is applied to the first and second input / output terminals 51A and 52A via a resistor to thereby provide the first and second input / output terminals 51A. , 52A (see FIG. 3), and resistors are provided between the first and second input / output terminals 51A, 52A and the ground, respectively, so that the first and second input / output terminals 51A, 51A, By biasing 52A (see FIG. 4), an unnecessarily high voltage increase as described above was suppressed, and deterioration of isolation was suppressed.
Examples of the semiconductor switch circuit as described above include those disclosed in Patent Document 1, Patent Document 2, Patent Document 3, and the like.

特開平９−８６２１号公報（第３−４頁、図１−図５）Japanese Patent Laid-Open No. 9-8621 (page 3-4, FIGS. 1 to 5) 特開２００５−３２３０３０号公報（第５−８頁、図１−図７）Japanese Patent Laying-Open No. 2005-323030 (page 5-8, FIGS. 1 to 7) 特開２００３−１８８６９５号公報（第９−１３頁、図１−図１３）JP2003-188695A (page 9-13, FIG. 1 to FIG. 13)

しかしながら、図３に示す方法では、専用のバイアス端子５６Ａが新たに必要となり、集積化の際のデメリットとなる。また、図４に示す方法では、第１及び第２の入出力端子５１Ａ、５２Ａとグランドとの間に設けた抵抗器は、その抵抗値が小さくなるほど電圧上昇を抑制できることになるが、抵抗値を小さくすると線形性の劣化や消費電流増加といったデメリットが生じてしまう。そのため、実用上は、電圧上昇を十分に抑制することはできない。 However, in the method shown in FIG. 3, a dedicated bias terminal 56A is newly required, which is a disadvantage in integration. In the method shown in FIG. 4, the resistor provided between the first and second input / output terminals 51A and 52A and the ground can suppress the voltage rise as the resistance value decreases. If the value is reduced, demerits such as deterioration of linearity and increase in current consumption occur. Therefore, practically, the voltage rise cannot be sufficiently suppressed.

本発明は、上記実状に鑑みてなされたもので、大信号入力時の入出力端子における必要以上の電圧上昇を抑制するためのバイアス手段を設けることなく、入出力端子における電圧上昇とアイソレーション劣化を抑制可能とする半導体スイッチ回路を提供するものである。 The present invention has been made in view of the above circumstances, and voltage increase and isolation degradation at an input / output terminal without providing a bias means for suppressing an unnecessarily high voltage increase at the input / output terminal when a large signal is input. The present invention provides a semiconductor switch circuit that can suppress the above.

上記本発明の目的を達成するため、本発明に係る半導体スイッチ回路は、
第１の入出力端子と第２の入出力端子間に、複数の電界効果トランジスタが直列接続されてなる第１の単位スイッチが設けられ、
前記第１の入出力端子と第３の入出力端子間に、複数の電界効果トランジスタが直列接続されてなる第２の単位スイッチが設けられ、
前記第２の入出力端子とグランドとの間には、前記第２の入出力端子側から、前記第２の単位スイッチと共に導通状態とされる第１のシャントスイッチ及び第１のＤＣカットコンデンサが直列接続されて設けられ、
前記第３の入出力端子とグランドとの間には、前記第３の入出力端子側から、前記第１の単位スイッチと共に導通状態とされる第２のシャントスイッチ及び第２のＤＣカットコンデンサが直列接続されて設けられ、
前記第１乃至第３の入出力端子に接続する電界効果トランジスタのゲートと前記第１乃至第３の入出力端子のそれぞれとの間に、コンデンサが接続されてなる半導体スイッチ回路であって、
前記第１の単位スイッチに対して第１の端子間連絡用抵抗器が、前記第２の単位スイッチに対して第２の端子間連絡用抵抗器が、それぞれ並列接続される一方、
前記第１及び第２の単位スイッチは、それぞれ複数の電界効果トランジスタの直列接続により構成されると共に、各々の電界効果トランジスタのドレイン・ソース間には、ドレイン・ソース間抵抗器がそれぞれ接続されてなるものである。 In order to achieve the above object of the present invention, a semiconductor switch circuit according to the present invention includes:
A first unit switch in which a plurality of field effect transistors are connected in series is provided between the first input / output terminal and the second input / output terminal.
A second unit switch comprising a plurality of field effect transistors connected in series is provided between the first input / output terminal and the third input / output terminal;
Between the second input / output terminal and the ground, there are a first shunt switch and a first DC cut capacitor which are brought into conduction with the second unit switch from the second input / output terminal side. Provided in series,
Between the third input / output terminal and the ground, there is a second shunt switch and a second DC cut capacitor which are brought into conduction with the first unit switch from the third input / output terminal side. Provided in series,
A semiconductor switch circuit in which a capacitor is connected between a gate of a field effect transistor connected to the first to third input / output terminals and each of the first to third input / output terminals;
While the first inter-terminal connection resistor with respect to the first unit switch, a second inter-terminal connection resistor with respect to the second unit switch, Ru is connected in parallel, respectively,
Each of the first and second unit switches is constituted by a series connection of a plurality of field effect transistors, and a drain-source resistor is connected between the drain and source of each field effect transistor. It will be.

本発明によれば、バイアス手段を設けることなく、大信号入力時に、オフ状態の入出力端子における電圧上昇が従来に比して格段に抑制されるため、大信号入力時におけるアイソレーションの劣化を防止し、従来に比してさらなるアイソレーション特性の改善を図ることができるという効果を奏するものである。 According to the present invention, without providing a bias means, when a large signal is input, a voltage increase at an input / output terminal in an off state is significantly suppressed as compared with the conventional case. This is advantageous in that the isolation characteristics can be further improved as compared with the prior art.

本発明の実施の形態における半導体スイッチ回路の構成例を示す回路である。1 is a circuit diagram illustrating a configuration example of a semiconductor switch circuit in an embodiment of the present invention. 従来の半導体スイッチの第１の回路構成例を示す回路図である。It is a circuit diagram which shows the 1st circuit structural example of the conventional semiconductor switch. 従来の半導体スイッチの第２の回路構成例を示す回路図である。It is a circuit diagram which shows the 2nd circuit structural example of the conventional semiconductor switch. 従来の半導体スイッチの第３の回路構成例を示す回路図である。It is a circuit diagram which shows the 3rd circuit structural example of the conventional semiconductor switch. 本発明の実施の形態における半導体スイッチ回路の入力電力に対する端子電圧の変化例を、従来回路の同様の変化例と共に示す特性線図である。It is a characteristic diagram which shows the example of a change of the terminal voltage with respect to the input power of the semiconductor switch circuit in embodiment of this invention with the same example of a change of a conventional circuit. 本発明の実施の形態における半導体スイッチ回路の入力電力に対するアイソレーションの変化例を、従来回路の同様の変化例と共に示す特性線図である。It is a characteristic diagram which shows the example of a change of the isolation with respect to the input power of the semiconductor switch circuit in embodiment of this invention with the same example of a change of the conventional circuit.

以下、本発明の実施の形態について、図１、図５及び図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ回路の構成について、図１を参照しつつ説明する。
本発明の実施の形態における半導体スイッチ回路は、２つの単位スイッチ１０１，１０２の組合せによるＳＰＤＴ(Single Pole Dual Throw)スイッチが構成されてなるもので、第１の入出力端子５１と第２の入出力端子５２との間、又は、第１の入出力端子５１と第３の入出力端子５３との間のいずれか一方を、選択的に導通状態として、高周波信号を通過せしめることができるよう構成されたものである。 Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1, 5 and 6.
The members and arrangements described below do not limit the present invention and can be variously modified within the scope of the gist of the present invention.
First, the configuration of the semiconductor switch circuit according to the embodiment of the present invention will be described with reference to FIG.
The semiconductor switch circuit according to the embodiment of the present invention includes an SPDT (Single Pole Dual Throw) switch formed by a combination of two unit switches 101 and 102, and includes a first input / output terminal 51 and a second input switch. A configuration in which either one of the output terminal 52 or the first input / output terminal 51 and the third input / output terminal 53 is selectively turned on to allow a high-frequency signal to pass therethrough. It has been done.

以下、具体的にその構成を説明すれば、まず、第１及び第２の単位スイッチ１０１，１０２は、直列接続されており、その相互の接続点に第１の入出力端子５１が接続されて設けられる一方、第１の単位スイッチ１０１の他方の端部には、第２の入出力端子５２が、また、第２の単位スイッチ１０２の他方の端部には、第３の入出力端子５３が、それぞれ接続されて設けられたものとなっている。 Hereinafter, the configuration will be specifically described. First, the first and second unit switches 101 and 102 are connected in series, and the first input / output terminal 51 is connected to the connection point between them. On the other hand, a second input / output terminal 52 is provided at the other end of the first unit switch 101, and a third input / output terminal 53 is provided at the other end of the second unit switch 102. Are connected to each other.

そして、第２の入出力端子５２とグランドとの間には、第１のシャントスイッチ１０３が、また、第３の入出力端子５３とグランドとの間には、第２のシャントスイッチ１０４が、それぞれ設けられたものとなっている。
第１の単位スイッチ１０１は、第１及び第２の電界効果トランジスタ（以下、「ＦＥＴ」と称する）１，２（図１においては、それぞれ「Ｑ１」、「Ｑ２」と表記）の直列接続により構成され、また、第２の単位スイッチ１０２は、第３及び第４の電界効果トランジスタ（以下、「ＦＥＴ」と称する）３，４（図１においては、それぞれ「Ｑ３」、「Ｑ４」と表記）の直列接続により構成されている。 A first shunt switch 103 is provided between the second input / output terminal 52 and the ground, and a second shunt switch 104 is provided between the third input / output terminal 53 and the ground. Each is provided.
The first unit switch 101 has a series connection of first and second field effect transistors (hereinafter referred to as “FETs”) 1 and 2 (indicated as “Q1” and “Q2” in FIG. 1 respectively). The second unit switch 102 includes third and fourth field effect transistors (hereinafter referred to as “FETs”) 3 and 4 (in FIG. 1, denoted as “Q3” and “Q4”, respectively). ) In series connection.

第１の単位スイッチ１０１においては、第１のＦＥＴ１のソース（又はドレイン）と第２のＦＥＴ２のドレイン（又はソース）が相互に接続され、また、同様に、第２の単位スイッチ１０２においては、第３のＦＥＴ３のソース（又はドレイン）と第４のＦＥＴ４のドレイン（又はソース）が相互に接続されたものとなっている。
そして、第１のＦＥＴ１の他端、すなわち、ドレイン（又はソース）は、第３のＦＥＴ３のドレイン（又はソース）と共に、第１の入出力端子５１と接続されている。
また、第２のＦＥＴ２の他端であるソース（又はドレイン）は、第２の入出力端子５２に、第４のＦＥＴ４の他端であるソース（又はドレイン）は、第３の入出力端子５３に、それぞれ接続されている。 In the first unit switch 101, the source (or drain) of the first FET 1 and the drain (or source) of the second FET 2 are connected to each other. Similarly, in the second unit switch 102, The source (or drain) of the third FET 3 and the drain (or source) of the fourth FET 4 are connected to each other.
The other end of the first FET 1, that is, the drain (or source) is connected to the first input / output terminal 51 together with the drain (or source) of the third FET 3.
The source (or drain) which is the other end of the second FET 2 is connected to the second input / output terminal 52, and the source (or drain) which is the other end of the fourth FET 4 is connected to the third input / output terminal 53. Are connected to each other.

また、第１のＦＥＴ１のゲートは、第１のゲート抵抗器（図１においては「Ｒ２１」と表記）２１を介して、第２のＦＥＴ２のゲートは、第２のゲート抵抗器（図１においては「Ｒ２２」と表記）２２を介して、共に第１の制御端子５５に接続されている。
同様に、第３のＦＥＴ３のゲートは、第３のゲート抵抗器（図１においては「Ｒ２３」と表記）２３を介して、また、第４のＦＥＴ４のゲートは、第４のゲート抵抗器（図１においては「Ｒ２４」と表記）２４を介して、共に第２の制御端子５６に接続されている。 The gate of the first FET 1 is connected to the first gate resistor (indicated as “R21” in FIG. 1) 21 and the gate of the second FET 2 is connected to the second gate resistor (in FIG. 1). Are both connected to the first control terminal 55 via 22).
Similarly, the gate of the third FET 3 is connected to a third gate resistor (indicated as “R23” in FIG. 1) 23, and the gate of the fourth FET 4 is connected to a fourth gate resistor ( Both are connected to the second control terminal 56 via 24) (denoted as “R24” in FIG. 1).

また、第１のＦＥＴ１のドレイン・ソース間には、第１のドレイン・ソース間抵抗器（図１においては「Ｒ１１」と表記）１１が、第２のＦＥＴ２のドレイン・ソース間には、第２のドレイン・ソース間抵抗器（図１においては「Ｒ１２」と表記）１２が、第３のＦＥＴ３のドレイン・ソース間には、第３のドレイン・ソース間抵抗器（図１においては「Ｒ１３」と表記）１３が、第４のＦＥＴ４のドレイン・ソース間には、第４のドレイン・ソース間抵抗器（図１においては「Ｒ１４」と表記）１４が、それぞれ接続されている。 In addition, a first drain-source resistor (indicated as “R11” in FIG. 1) 11 is provided between the drain and source of the first FET 1, and a first drain-source resistor is provided between the drain and source of the second FET 2. 2 drain-source resistor (indicated as “R12” in FIG. 1) 12, and a third drain-source resistor (in FIG. 1, “R13”) between the drain and source of the third FET 3. Between the drain and source of the fourth FET 4 is connected to a fourth drain-source resistor (denoted as “R14” in FIG. 1).

さらに、直列接続された第１及び第２のＦＥＴ１，２に対して、第１の端子間連絡用抵抗器（図１においては「Ｒ３１」と表記）３１が、同様に、直列接続された第３及び第４のＦＥＴ３，４に対して、第２の端子間連絡用抵抗器（図１においては「Ｒ３２」と表記）３２が、それぞれ並列接続されている。
また、第１のＦＥＴ１のゲート・ドレイン（又はソース）間には、第１の付加容量（図１においては「Ｃ１」と表記）４１が、第２のＦＥＴ２のゲート・ソース（又はドレイン）間には、第２の付加容量（図１においては「Ｃ２」と表記）４２が、第３のＦＥＴ３のゲート・ドレイン（又はソース）間には、第３の付加容量（図１においては「Ｃ３」と表記）４３が、第４のＦＥＴ４のゲート・ソース（又はドレイン）間には、第４の付加容量（図１においては「Ｃ４」と表記）４４が、それぞれ接続されている。 Further, for the first and second FETs 1 and 2 connected in series, a first inter-terminal connection resistor (indicated as “R31” in FIG. 1) 31 is similarly connected in series. A second inter-terminal communication resistor 32 (denoted as “R32” in FIG. 1) 32 is connected in parallel to each of the third and fourth FETs 3 and 4.
Further, between the gate and drain (or source) of the first FET 1, a first additional capacitor 41 (denoted as “C1” in FIG. 1) is connected between the gate and source (or drain) of the second FET 2. Includes a second additional capacitor (denoted as “C2” in FIG. 1) 42 and a third additional capacitor (“C3 in FIG. 1) between the gate and drain (or source) of the third FET 3. Between the gate and source (or drain) of the fourth FET 4 is connected to a fourth additional capacitor 44 (denoted as “C4” in FIG. 1).

一方、第１のシャントスイッチ１０３は、第５及び第６のＦＥＴ（図１においては、それぞれ「Ｑ５」、「Ｑ６」と表記）５，６の直列接続により構成され、また、第２のシャントスイッチ１０４は、第７及び第８のＦＥＴ（図１においては、それぞれ「Ｑ７」、「Ｑ８」と表記）７，８の直列接続により構成されている。
第１のシャントスイッチ１０３においては、第５のＦＥＴ５のソース（又はドレイン）と第６のＦＥＴ６のドレイン（又はソース）が相互に接続され、また、同様に、第２のシャントスイッチ１０４においては、第７のＦＥＴ７のソース（又はドレイン）と第８のＦＥＴ８のドレイン（又はソース）が相互に接続されたものとなっている。 On the other hand, the first shunt switch 103 is constituted by a series connection of fifth and sixth FETs (indicated as “Q5” and “Q6” in FIG. 1 respectively) 5 and 6, and the second shunt switch 103. The switch 104 is configured by serial connection of seventh and eighth FETs 7 and 8 (indicated as “Q7” and “Q8” in FIG. 1 respectively).
In the first shunt switch 103, the source (or drain) of the fifth FET 5 and the drain (or source) of the sixth FET 6 are connected to each other. Similarly, in the second shunt switch 104, The source (or drain) of the seventh FET 7 and the drain (or source) of the eighth FET 8 are connected to each other.

そして、第５のＦＥＴ５の他端であるドレイン（又はソース）は、第２の入出力端子５２に、第７のＦＥＴ７の他端であるドレイン（又はソース）は、第３の入出力端子５３に、それぞれ接続されている。
また、第６のＦＥＴ５の他端であるソース（又はドレイン）は、第１のＤＣカットコンデンサ（図１においては「Ｃ９」と表記）４９を介して、また、第８のＦＥＴ８の他端であるソース（又はドレイン）は、第２のＤＣカットコンデンサ（図１においては「Ｃ１０」と表記）５０を介して、共にグランドに接続されている。 The drain (or source) which is the other end of the fifth FET 5 is connected to the second input / output terminal 52, and the drain (or source) which is the other end of the seventh FET 7 is connected to the third input / output terminal 53. Are connected to each other.
The source (or drain) which is the other end of the sixth FET 5 is connected to the other end of the eighth FET 8 via a first DC cut capacitor (indicated as “C9” in FIG. 1) 49. Some sources (or drains) are both connected to the ground via a second DC cut capacitor (denoted as “C10” in FIG. 1) 50.

また、第５のＦＥＴ５のゲートは、第５のゲート抵抗器（図１においては「Ｒ２５」と表記）２５を介して、第６のＦＥＴ６のゲートは、第６のゲート抵抗器（図１においては「Ｒ２６」と表記）２６を介して、共に第２の制御端子５６に接続されている。
同様に、第７のＦＥＴ７のゲートは、第７のゲート抵抗器（図１においては「Ｒ２７」と表記）２７を介して、第８のＦＥＴ８のゲートは、第８のゲート抵抗器（図１においては「Ｒ２８」と表記）２８を介して、共に第１の制御端子５５に接続されている。 The gate of the fifth FET 5 is connected to a fifth gate resistor (indicated as “R25” in FIG. 1) 25, and the gate of the sixth FET 6 is connected to a sixth gate resistor (in FIG. 1). Are both connected to the second control terminal 56 via 26.
Similarly, the gate of the seventh FET 7 is connected to the gate of the eighth FET 8 via the seventh gate resistor (shown as “R27” in FIG. 1) and the eighth gate resistor (FIG. 1). In this case, both are connected to the first control terminal 55 via 28).

さらに、第５のＦＥＴ５のドレイン・ソース間には、第５のドレイン・ソース間抵抗器（図１においては「Ｒ１５」と表記）１５が、第６のＦＥＴ６のドレイン・ソース間には、第６のドレイン・ソース間抵抗器（図１においては「Ｒ１６」と表記）１６が、第７のＦＥＴ７のドレイン・ソース間には、第７のドレイン・ソース間抵抗器（図１においては「Ｒ１７」と表記）１７が、第８のＦＥＴ８のドレイン・ソース間には、第８のドレイン・ソース間抵抗器（図１においては「Ｒ１８」と表記）１８が、それぞれ接続されている。
そして、第５のＦＥＴ５のゲート・ドレイン（又はソース）間には、第５の付加容量（図１においては「Ｃ５」と表記）４５が、第６のＦＥＴ６のゲート・ソース（又はドレイン）間には、第６の付加容量（図１においては「Ｃ６」と表記）４６が、第７のＦＥＴ７のゲート・ドレイン（又はソース）間には、第７の付加容量（図１においては「Ｃ７」と表記）４７が、第８のＦＥＴ８のゲート・ソース（又はドレイン）間には、第８の付加容量（図１においては「Ｃ８」と表記）４８が、それぞれ接続されている。 Further, a fifth drain-source resistor (indicated as “R15” in FIG. 1) 15 is provided between the drain and source of the fifth FET 5, and a fifth drain-source resistor is provided between the drain and source of the sixth FET 6. 6, a drain-source resistor 16 (indicated as “R16” in FIG. 1) 16 is connected between the drain and source of the seventh FET 7, and a seventh drain-source resistor (in FIG. ) 17 is connected between the drain and source of the eighth FET 8, and an eighth drain-source resistor (denoted as “R18” in FIG. 1) 18 is connected thereto.
A fifth additional capacitor 45 (denoted as “C5” in FIG. 1) 45 is provided between the gate and source (or drain) of the sixth FET 6 between the gate and drain (or source) of the fifth FET 5. Includes a sixth additional capacitor (indicated as “C6” in FIG. 1) 46 and a seventh additional capacitor (“C7 in FIG. 1) between the gate and drain (or source) of the seventh FET 7. ) 47 and an eighth additional capacitor (denoted as “C8” in FIG. 1) 48 are connected between the gate and source (or drain) of the eighth FET 8.

次に、上記構成における回路動作について説明する。
まず、スイッチ回路としての基本的な動作は、この種の従来回路と同一であるので、概括的に説明することとする。
例えば、第１の入出力端子５１と第２の入出力端子５２間を導通状態とする場合には、第１の単位スイッチ１０１をオン、第２の単位スイッチ１０２をオフとすると共に、第１のシャントスイッチ１０３をオフ、第２のシャントスイッチ１０４をオンとすべく第１及び第２の制御端子５５，５６へそれぞれ所定の制御電圧を印加する。
その結果、第１の単位スイッチ１０１を介して第１の入出力端子５１と第２の入出力端子５２間が導通状態とされる一方、第２のシャントスイッチ１０４のオンにより第３の入出力端子５３におけるアイソレーションが確保される。 Next, the circuit operation in the above configuration will be described.
First, since the basic operation as a switch circuit is the same as that of this type of conventional circuit, a general description will be given.
For example, when the first input / output terminal 51 and the second input / output terminal 52 are in a conductive state, the first unit switch 101 is turned on, the second unit switch 102 is turned off, and the first unit switch 101 is turned off. A predetermined control voltage is applied to the first and second control terminals 55 and 56 to turn off the shunt switch 103 and turn on the second shunt switch 104.
As a result, the first input / output terminal 51 and the second input / output terminal 52 are brought into conduction through the first unit switch 101, while the second shunt switch 104 is turned on to turn on the third input / output. Isolation at the terminal 53 is ensured.

一方、第１の入出力端子５１と第３の入出力端子５３間を導通状態とする場合には、第１の単位スイッチ１０１をオフ、第２の単位スイッチ１０２をオンとすると共に、第１のシャントスイッチ１０３をオン、第２のシャントスイッチ１０４をオフとすべく第１及び第２の制御端子５５，５６へそれぞれ所定の制御電圧を印加する。
その結果、第２の単位スイッチ１０２を介して第１の入出力端子５１と第３の入出力端子５３間が導通状態とされる一方、第１のシャントスイッチ１０３のオンにより第２の入出力端子５２におけるアイソレーションが確保される。 On the other hand, when the first input / output terminal 51 and the third input / output terminal 53 are in a conductive state, the first unit switch 101 is turned off, the second unit switch 102 is turned on, and the first unit switch 101 is turned on. A predetermined control voltage is applied to each of the first and second control terminals 55 and 56 to turn on the shunt switch 103 and turn off the second shunt switch 104.
As a result, the first input / output terminal 51 and the third input / output terminal 53 are brought into conduction through the second unit switch 102, while the second shunt switch 103 is turned on to turn on the second input / output. Isolation at the terminal 52 is ensured.

本発明の実施の形態における半導体スイッチ回路においては、従来と異なり、第１の単位スイッチ１０１と並列に第１の端子間連絡用抵抗器３１が、第２の単位スイッチ１０２と並列に第２の端子間連絡用抵抗器３２が、それぞれ設けられているため、上述のような動作の際に、従来と異なり、次述するような作用となる。 In the semiconductor switch circuit according to the embodiment of the present invention, unlike the prior art, the first inter-terminal connecting resistor 31 is connected in parallel with the first unit switch 101, and the second unit switch 102 is connected in parallel with the second unit switch 102. Since the inter-terminal communication resistors 32 are respectively provided, the operation as described above is different from the conventional one in the operation as described above.

すなわち、例えば、第１の入出力端子５１と第２の入出力端子５２間が導通状態とされる場合、図１のＢ点、すなわち、第３の入出力端子５３における電圧上昇が抑制され、第１及び第２の入出力端子５１，５２間の通過信号のレベルが大となった場合に、第２のシャントスイッチ１０４が本来オン状態を維持すべきところオフ状態となるような従来回路と同様な不都合な動作が確実に回避されるものとなっている。
なお、第１の入出力端子５１と第３の入出力端子５３間が導通状態とされる場合も同様に、第２の入出力端子５２における電圧上昇が抑制され、第１のシャントスイッチ１０３が本来オン状態を維持すべきところオフ状態となるような従来回路と同様な不都合な動作が確実に回避されるものとなっている。
第１の端子間連絡用抵抗器３１、第２の端子間連絡用抵抗器３２の抵抗値は、例えば、双方、同一の値に設定しても好適である。 That is, for example, when the first input / output terminal 51 and the second input / output terminal 52 are in a conductive state, the voltage rise at the point B in FIG. 1, that is, the third input / output terminal 53 is suppressed, A conventional circuit in which, when the level of a passing signal between the first and second input / output terminals 51 and 52 becomes large, the second shunt switch 104 is originally in an off state where the on state should be maintained; Similar inconvenient operations are reliably avoided.
Similarly, when the first input / output terminal 51 and the third input / output terminal 53 are in a conductive state, the voltage increase at the second input / output terminal 52 is suppressed, and the first shunt switch 103 is turned on. Inconvenient operation similar to that of the conventional circuit that would be in the off state where the on state should be maintained should be avoided reliably.
For example, the resistance values of the first inter-terminal communication resistor 31 and the second inter-terminal communication resistor 32 may be set to the same value.

なお、第１のドレイン・ソース間抵抗器１１、第２のドレイン・ソース間抵抗器１２、第３のドレイン・ソース間抵抗器１３、及び、第４のドレイン・ソース間抵抗器１４については、上述の第１の端子間連絡用抵抗器３１、第２の端子間連絡用抵抗器３２による電圧上昇を抑制する作用は果たさない。これは、例えば、第１及び第２のＦＥＴ１，２の相互の接続点、また、第３及び第４のＦＥＴ３，４の相互の接続点（図１においては符号Ｃが付された点）の電圧自体がゲート・ドレイン間容量により上昇するためである。
また、第１及び第２のシャントスイッチ１０３，１０４については、第１の端子間連絡用抵抗器３１、第２の端子間連絡用抵抗器３２に相当する抵抗器を設ける必要は無い。これは、高周波信号の入力レベルが大となって、第６のＦＥＴ６のソース（又はドレイン）と第１のＤＣカットコンデンサ４９との接続点（図１の符号Ｅが付された点）の電圧、及び、第８のＦＥＴ８のソース（又はドレイン）と第２のＤＣカットコンデンサ５０との接続点（図１の符号Ｆが付された点）の電圧が上昇しても、回路動作に何ら悪影響を及ぼすことは無いためである。 For the first drain-source resistor 11, the second drain-source resistor 12, the third drain-source resistor 13, and the fourth drain-source resistor 14, The function of suppressing the voltage rise by the first inter-terminal connecting resistor 31 and the second inter-terminal connecting resistor 32 is not achieved. This is because, for example, the mutual connection point between the first and second FETs 1 and 2 and the mutual connection point between the third and fourth FETs 3 and 4 (points marked with C in FIG. 1). This is because the voltage itself increases due to the gate-drain capacitance.
The first and second shunt switches 103 and 104 do not need to be provided with resistors corresponding to the first inter-terminal communication resistor 31 and the second inter-terminal communication resistor 32. This is because the input level of the high-frequency signal becomes large, and the voltage at the connection point (point marked with E in FIG. 1) between the source (or drain) of the sixth FET 6 and the first DC cut capacitor 49. Even if the voltage at the connection point (the point marked with F in FIG. 1) between the source (or drain) of the eighth FET 8 and the second DC cut capacitor 50 rises, there is no adverse effect on the circuit operation. This is because there is no effect.

図５には、本発明の実施の形態における半導体スイッチ回路の入力電力に対する端子電圧の変化のシミュレーション結果の一例を示す特性線が、従来回路の同様の特性線と共に示されており、また、図６には、本発明の実施の形態における半導体スイッチ回路の入力電力に対するアイソレーションの変化のシミュレーション結果の一例を示す特性線が、従来回路の同様の特性線と共に示されており、以下、これらの特性線図について説明する。 FIG. 5 shows a characteristic line showing an example of a simulation result of a change in the terminal voltage with respect to the input power of the semiconductor switch circuit according to the embodiment of the present invention, together with a similar characteristic line of the conventional circuit. 6 shows characteristic lines showing an example of the simulation result of the change in isolation with respect to the input power of the semiconductor switch circuit according to the embodiment of the present invention, along with similar characteristic lines of the conventional circuit. A characteristic diagram will be described.

最初に、図５は、第１及び第２の入出力端子５１，５２間が導通状態の場合において、通過する高周波信号の入力電力（図５の横軸）の変化に対する第３の入出力端子５３における端子電圧（図５の縦軸）の変化（図５の縦軸）のシミュレーション結果を示すものである。同図において、本発明の実施の形態における半導体スイッチ回路の特性線は点線により、従来回路の特性線は実線により、それぞれ示されており、本発明の実施の形態における半導体スイッチ回路の入出力端子における電圧上昇が、従来回路に比して格段に抑制されたものとなっていることが確認できる。 First, FIG. 5 shows a third input / output terminal with respect to a change in input power (horizontal axis in FIG. 5) of a high-frequency signal passing therethrough when the first and second input / output terminals 51 and 52 are conductive. 5 shows a simulation result of a change in the terminal voltage (vertical axis in FIG. 5) at 53 (vertical axis in FIG. 5). In the figure, the characteristic line of the semiconductor switch circuit in the embodiment of the present invention is indicated by a dotted line, and the characteristic line of the conventional circuit is indicated by a solid line, respectively. The input / output terminals of the semiconductor switch circuit in the embodiment of the present invention It can be confirmed that the voltage rise at is significantly suppressed as compared with the conventional circuit.

次に、図６は、第１及び第２の入出力端子５１，５２間が導通状態の場合において、通過する高周波信号の入力電力（図６の横軸）の変化に対する第３の入出力端子５３におけるアイソレーション（図６の縦軸）の変化のシミュレーション結果を示すものである。
同図において、本発明の実施の形態における半導体スイッチ回路の特性線は点線により、従来回路の特性線は実線により、それぞれ示されており、本発明の実施の形態における半導体スイッチ回路の入出力端子におけるアイソレーションの劣化が、電圧上昇の抑制に伴い従来回路に比して格段に向上されたものとなっていることが確認できる。 Next, FIG. 6 shows a third input / output terminal with respect to a change in input power (horizontal axis in FIG. 6) of a high-frequency signal passing therethrough when the first and second input / output terminals 51 and 52 are conductive. 5 shows a simulation result of a change in isolation at 53 (vertical axis in FIG. 6).
In the figure, the characteristic line of the semiconductor switch circuit according to the embodiment of the present invention is indicated by a dotted line, and the characteristic line of the conventional circuit is indicated by a solid line. It can be confirmed that the deterioration of the isolation in FIG. 2 is markedly improved as compared with the conventional circuit as the voltage rise is suppressed.

アイソレーション特性のさらなる向上が所望される半導体スイッチ回路に適用できる。 The present invention can be applied to a semiconductor switch circuit where further improvement in isolation characteristics is desired.

３１…第１の端子間連絡用抵抗器
３２…第２の端子間連絡用抵抗器
１０１…第１の単位スイッチ
１０２…第２の単位スイッチ
１０３…第１のシャントスイッチ
１０４…第２のシャントスイッチ 31 ... First inter-terminal resistor 32 ... Second inter-terminal resistor 101 ... First unit switch 102 ... Second unit switch 103 ... First shunt switch 104 ... Second shunt switch

Claims

第１の入出力端子と第２の入出力端子間に、複数の電界効果トランジスタが直列接続されてなる第１の単位スイッチが設けられ、
前記第１の入出力端子と第３の入出力端子間に、複数の電界効果トランジスタが直列接続されてなる第２の単位スイッチが設けられ、
前記第２の入出力端子とグランドとの間には、前記第２の入出力端子側から、前記第２の単位スイッチと共に導通状態とされる第１のシャントスイッチ及び第１のＤＣカットコンデンサが直列接続されて設けられ、
前記第３の入出力端子とグランドとの間には、前記第３の入出力端子側から、前記第１の単位スイッチと共に導通状態とされる第２のシャントスイッチ及び第２のＤＣカットコンデンサが直列接続されて設けられ、
前記第１乃至第３の入出力端子に接続する電界効果トランジスタのゲートと前記第１乃至第３の入出力端子のそれぞれとの間に、コンデンサが接続されてなる半導体スイッチ回路であって、
前記第１の単位スイッチに対して第１の端子間連絡用抵抗器が、前記第２の単位スイッチに対して第２の端子間連絡用抵抗器が、それぞれ並列接続される一方、
前記第１及び第２の単位スイッチは、それぞれ複数の電界効果トランジスタの直列接続により構成されると共に、各々の電界効果トランジスタのドレイン・ソース間には、ドレイン・ソース間抵抗器がそれぞれ接続されてなることを特徴とする半導体スイッチ回路。 A first unit switch in which a plurality of field effect transistors are connected in series is provided between the first input / output terminal and the second input / output terminal.
A second unit switch comprising a plurality of field effect transistors connected in series is provided between the first input / output terminal and the third input / output terminal;
Between the second input / output terminal and the ground, there are a first shunt switch and a first DC cut capacitor which are brought into conduction with the second unit switch from the second input / output terminal side. Provided in series,
Between the third input / output terminal and the ground, there is a second shunt switch and a second DC cut capacitor which are brought into conduction with the first unit switch from the third input / output terminal side. Provided in series,
A semiconductor switch circuit in which a capacitor is connected between a gate of a field effect transistor connected to the first to third input / output terminals and each of the first to third input / output terminals;
While the first inter-terminal connection resistor with respect to the first unit switch, a second inter-terminal connection resistor with respect to the second unit switch, Ru is connected in parallel, respectively,
Each of the first and second unit switches is constituted by a series connection of a plurality of field effect transistors, and a drain-source resistor is connected between the drain and source of each field effect transistor. A semiconductor switch circuit comprising: