JP5648222B2 - 電荷増倍を有する画像センサー - Google Patents

Description

（関連出願への相互参照）
本出願は、２０１０年１２月１４日に出願された米国特許出願第１２／９６７，４２８号、および２０１０年１２月１４日に出願された米国特許出願第１２／９６７，２９９号の利益および優先権を主張する。それらの開示の全体を、これによって本明細書中で参考として援用する。
（技術分野）
本発明は、デジタルカメラおよび他のタイプの画像キャプチャデバイスにおける使用のための画像センサーに関し、より詳しくは電荷結合素子（ＣＣＤ）画像センサーに関する。さらにより詳しくは、本発明はＣＣＤ画像センサーにおける電荷増倍に関する。

（背景）
図１は、先行技術に従って電荷増倍を行なう第一のＣＣＤ画像センサーの簡略ブロック図を描写する。画素配列１００は垂直電荷結合素子（ＣＣＤ）シフトレジスタ（示さず）を含み、それは、画素の行１０２から電荷パケットを一度に一行ごとに低電圧水平ＣＣＤ（ＨＣＣＤ）シフトレジスタ１０５へとシフトする。低電圧ＨＣＣＤシフトレジスタ１０５は、電荷パケットを順々に高電圧電荷増倍ＨＣＣＤシフトレジスタ１１０へとシフトする。電荷増倍は、電荷転送中、ＨＣＣＤシフトレジスタ１１０を覆うゲート電極（示さず）に対する大きい電界の印加を通して、電荷増倍ＨＣＣＤシフトレジスタ１１０において生じる。大きい電界は、画素配列１００内の画素内に元々集められていた信号よりも大きい信号を作成する。大きい電界は、拡張されたＨＣＣＤシフトレジスタ１１０上のゲート電極を、十分により大きな電圧を用いてオーバードライブすることにより作られる。典型的に、電荷増倍ＨＣＣＤシフトレジスタ１１０は、各電荷パケット内の電荷担体の数を２倍から１０００倍にし得る。電荷増倍ＨＣＣＤシフトレジスタ１１０の端において出力される増倍された電荷パケットは、出力増幅器１２０により感知され、かつ電圧信号へと変換される。

従来の出力増幅器は、８個の電荷担体の最小雑音レベルを有し得る。それは、電荷パケットが８個より少ない電荷担体を含む場合に、出力増幅器が信号を検出することができないことを意味する。増倍ＨＣＣＤシフトレジスタ１１０の一利点は、通常は出力増幅器により検出されない電荷パケットを増幅または増倍させる能力である。例えば、電荷増倍ＨＣＣＤシフトレジスタはただ１つの検出不可能電荷担体（例えば、電子）の入力を取り得、そしてそれを１０００個の電荷担体のより大きな検出可能な群へと変換し得る。出力増幅器はここで電荷パケットを検出することが可能となり、そして電荷パケットを電圧信号へと変換する。

電荷増倍ＨＣＣＤシフトレジスタの一欠点は、そのダイナミックレンジである。増倍ＨＣＣＤシフトレジスタに入る電荷パケットが、２００個の電荷担体を有し、かつ利得が１０００であれば、２００個の電荷担体は２００，０００個の電荷担体に増倍する。多くの電荷増倍ＨＣＣＤシフトレジスタは、２００，０００個以上の電荷担体を保持することができず、電荷担体はＨＣＣＤシフトレジスタと隣接する画素内へとブルームする（広がる）。電荷増倍ＨＣＣＤシフトレジスタの容量が２００，０００個の電荷担体であり、かつ利得が１０００である場合、電荷増倍ＨＣＣＤシフトレジスタにより測定され得る最大信号は２００個の電荷担体であり、ノイズフロアは１個の電荷担体である。これは２００対１のダイナミックレンジである。このダイナミックレンジがどれ程乏しいかの例証として、最小雑音レベルが８個の電子である出力増幅器は、４０００対１のダイナミックレンジに対する、３２，０００個の電荷担体を含む電荷パケットを容易に測定し得る。

この制限を克服するために、先行技術ＣＣＤ画像センサー（図２を参照されたい）は、ＨＣＣＤシフトレジスタ１０５に対して第二の出力増幅器２００を付け加えた。画像が、電荷増倍ＨＣＣＤシフトレジスタ１１０にとって大きすぎる電荷パケットを含むことが知られる場合、電荷パケットは、電荷増倍ＨＣＣＤシフトレジスタ１１０へと向かうのではなく、ＨＣＣＤシフトレジスタ１０５を通り出力増幅器２００へと順々にシフトされる。この実装の一不利点は、画像全体が、出力増幅器２００または出力増幅器１２０のいずれかから読み取られなければならないということである。画像が明るい領域および暗い領域両方を含む場合、画像は、明るい領域が電荷増倍ＨＣＣＤシフトレジスタ１１０をブルームさせない（溢れさせない）ように、出力増幅器２００から読み取られなければならない。しかし、画像全体が出力増幅器２００から読み取られるとき、画像内の暗い領域は、電荷増倍ＨＣＣＤシフトレジスタを通ってシフトされず、電荷増倍ＨＣＣＤシフトレジスタ１１０の利益を受けない。

画像センサーは、画素配列から電荷パケットを受け取るために画素配列に電気的に接続される水平シフトレジスタを備える。非破壊センスノードが、水平シフトレジスタの出力に接続される。電荷方向スイッチが、非破壊センスノードに電気的に接続される。電荷方向スイッチは、２つの出力を備える。電荷増倍水平シフトレジスタが、電荷方向スイッチの１つの出力に電気的に接続される。バイパス水平シフトレジスタまたは増幅器が、電荷方向スイッチの他の出力に接続され得る。

パイプライン遅延水平シフトレジスタが、非破壊センスノードと電荷方向スイッチとの間に接続され得る。拡張された水平シフトレジスタが、電荷方向スイッチと、電荷増倍水平シフトレジスタの入力との間に接続され得る。増幅器が、非破壊センスノード、バイパス水平シフトレジスタの出力、電荷増倍シフトレジスタの出力に接続され得る。

画像センサーは、画像キャプチャデバイスに備えられ得る。画像キャプチャデバイスは、増幅器の出力に接続される相関二重サンプリング（ＣＤＳ）ユニットを備えることができる。ＣＤＳユニットは、各々アナログデジタルコンバータを備えることができる。コンピューティングデバイスは、水平シフトレジスタから出力される各電荷パケットに対して、非破壊センスノードにより作成されるデジタル画素信号を受信する。コンピューティングデバイスは、電荷方向スイッチにより受信されるスイッチ信号を作成し、電荷パケット内の電荷担体の数が電荷増倍水平シフトレジスタを飽和させないとき、電荷方向スイッチに、電荷パケットを電荷増倍水平シフトレジスタへと向けさせる。電荷パケットが電荷増倍水平シフトレジスタを飽和させるとき、電荷方向スイッチは、電荷パケットをバイパス水平シフトレジスタ、または電荷方向スイッチの他の出力に接続される増幅器へと向ける。

非破壊センスノードに接続される増幅器および増幅器に接続されるＣＤＳユニットは、共同で、組み合わせ電荷電圧変換利得値Ｇ１を有する電荷感知出力チャネルを形成する。電荷方向スイッチの１つの出力に電気的に接続される増幅器および増幅器に接続されるＣＤＳユニットは、共同で、組み合わせ電荷電圧変換利得値Ｇ２を有する電荷バイパス出力チャネルを形成する。電荷増倍水平シフトレジスタの出力に接続される増幅器および増幅器に接続されるＣＤＳユニットは、共同で、組み合わせ電荷電圧変換利得値Ｇ３を有する電荷増倍出力チャネルを形成する。画像を作成するための方法は、電荷感知出力チャネル、電荷増倍出力チャネル、または電荷バイパス出力チャネルのいずれかにより作成される画素信号を選択することを包含する。電荷感知出力チャネルにより作成される画素信号が選択される場合、電荷バイパス出力チャネルから選択された各画素信号に利得係数（Ｇ３／Ｇ１）を適用する。電荷バイパス出力チャネルにより作成される画素信号が選択される場合、電荷バイパス出力チャネルから選択された各画素信号に利得係数（Ｇ３／Ｇ２）を適用する。画像は、選択された画素信号を組み合わすことにより作成される。

画像センサーを作成するための方法は、画素配列から電荷パケットを受け取るために画素配列に電気的に接続される水平シフトレジスタを提供することを包含する。非破壊センスノードが、水平シフトレジスタの出力に接続され、提供される。電荷方向スイッチが、非破壊センスノードに電気的に接続され、提供される。電荷方向スイッチは、第一および第二の出力を備える。電荷増倍水平シフトレジスタが、電荷方向スイッチの第一の出力に電気的に接続され、提供される。バイパス水平シフトレジスタまたは増幅器が、電荷方向スイッチの第二の出力に接続され提供される。画像キャプチャデバイスを作成するための方法は、電荷方向スイッチに電気的に接続されるコンピューティングデバイスを提供することをさらに包含する。コンピューティングデバイスは、非破壊センスノードから受信される信号に応じて、スイッチ信号を電荷方向スイッチへと伝送するように動作可能である。
本願明細書は、例えば、以下の項目も提供する。
（項目１）
画像センサーであって、該画像センサーは、
画素配列から直接電荷パケットを受け取るために該画素配列に電気的に接続されている水平シフトレジスタと、
該水平シフトレジスタの出力に接続されている非破壊センスノードと、
該非破壊センスノードに電気的に接続されている電荷方向スイッチであって、該電荷方向スイッチは、第一および第二の出力を備えている、電荷方向スイッチと、
該電荷方向スイッチの該第一の出力に電気的に接続されている電荷増倍水平シフトレジスタと、
該電荷方向スイッチの該第二の出力に接続されている第一の増幅器と
を備えている、画像センサー。
（項目２）
前記非破壊センスノードに接続されている第二の増幅器をさらに備えている、項目１に記載の画像センサー。
（項目３）
前記非破壊センスノードと前記電荷方向スイッチとの間に接続されているパイプライン遅延水平シフトレジスタをさらに備えている、項目１に記載の画像センサー。
（項目４）
前記電荷方向スイッチの前記第一の出力と、前記電荷増倍水平シフトレジスタの入力との間に接続されている拡張された水平シフトレジスタをさらに備えている、項目１に記載の画像センサー。
（項目５）
前記電荷増倍水平シフトレジスタの出力に接続されている第三の増幅器をさらに備えている、項目１に記載の画像センサー。
（項目６）
画像キャプチャデバイスであって、該画像キャプチャデバイスは、
画像センサーであって、該画像センサーは、
画素配列から電荷パケットを受け取るために該画素配列に電気的に接続されている水平シフトレジスタと、
該水平シフトレジスタの出力に接続されている非破壊センスノードと、
該非破壊センスノードに電気的に接続されている電荷方向スイッチであって、該電荷方向スイッチは、第一および第二の出力を備えている、電荷方向スイッチと、
該電荷方向スイッチの該第一の出力に電気的に接続されている電荷増倍水平シフトレジスタと、
該電荷方向スイッチの該第二の出力に接続されている第一の増幅器と
を備えている、画像センサーと、
該電荷方向スイッチに電気的に接続されているコンピューティングデバイスであって、該コンピューティングデバイスは、該非破壊センスノードから受信される信号に応答して、スイッチ信号を該電荷方向スイッチへ伝送する、コンピューティングデバイスと
を備えている、画像キャプチャデバイス。
（項目７）
前記非破壊センスノードに接続されている第二の増幅器と、
前記電荷増倍水平シフトレジスタの出力に接続されている第三の増幅器と
をさらに備えている、項目６に記載の画像キャプチャデバイス。
（項目８）
前記第一の増幅器の出力に接続されている第一の出力回路と、
前記第二の増幅器の出力に接続されている第二の出力回路と、
前記第三の増幅器の出力に接続されている第三の出力回路と
をさらに備え、
該第一、第二、および第三の出力回路は各々、それぞれ、該第一、第二、および第三の増幅器の該出力に電気的に接続されているアナログデジタルコンバータを備えている、項目７に記載の画像キャプチャデバイス。
（項目９）
前記非破壊センスノードと前記電荷方向スイッチとの間に接続されているパイプライン遅延水平シフトレジスタをさらに備えている、項目６に記載の画像キャプチャデバイス。
（項目１０）
前記パイプライン遅延水平シフトレジスタの長さは、前記第二の増幅器および前記第二の出力回路のパイプライン遅延時間に基づく、項目９に記載の画像キャプチャデバイス。
（項目１１）
前記電荷方向スイッチの前記第一の出力と、前記電荷増倍水平シフトレジスタの入力との間に接続されている拡張された水平シフトレジスタをさらに備えている、項目６に記載の画像キャプチャデバイス。
（項目１２）
画像センサーであって、該画像センサーは、
画素配列から電荷パケットを受け取るために該画素配列に電気的に接続されている水平シフトレジスタと、
該水平シフトレジスタの出力に接続されている非破壊センスノードと、
該非破壊センスノードに電気的に接続されている電荷方向スイッチであって、該電荷方向スイッチは、第一および第二の出力を備えている、電荷方向スイッチと、
該電荷方向スイッチの該第一の出力に電気的に接続されている電荷増倍水平シフトレジスタと、
該電荷方向スイッチの該第二の出力に接続されているバイパス水平シフトレジスタと
を備えている、画像センサー。
（項目１３）
前記非破壊センスノードに接続されている第一の増幅器をさらに備えている、項目１２に記載の画像センサー。
（項目１４）
前記バイパス水平シフトレジスタの出力に接続されている第二の増幅器をさらに備えている、項目１２に記載の画像センサー。
（項目１５）
前記非破壊センスノードと前記電荷方向スイッチとの間に接続されているパイプライン遅延水平シフトレジスタをさらに備えている、項目１２に記載の画像センサー。
（項目１６）
前記電荷方向スイッチの前記第一の出力と、前記電荷増倍水平シフトレジスタの入力との間に接続されている拡張された水平シフトレジスタをさらに備えている、項目１２に記載の画像センサー。
（項目１７）
前記電荷増倍水平シフトレジスタの出力に接続されている第三の増幅器をさらに備えている、項目１２に記載の画像センサー。
（項目１８）
画像キャプチャデバイスであって、該画像キャプチャデバイスは、
画像センサーであって、該画像センサーは、
画素配列から電荷パケットを受け取るために該画素配列に電気的に接続されている水平シフトレジスタと、
該水平シフトレジスタの出力に接続されている非破壊センスノードと、
該非破壊センスノードに電気的に接続されている電荷方向スイッチであって、該電荷方向スイッチは、第一および第二の出力を備えている、電荷方向スイッチと、
該電荷方向スイッチの該第一の出力に電気的に接続されている電荷増倍水平シフトレジスタと、
該電荷方向スイッチの該第二の出力に接続されているバイパス水平シフトレジスタと
を備えている、画像センサーと、
該電荷方向スイッチに電気的に接続されているコンピューティングデバイスであって、該コンピューティングデバイスは、該非破壊センスノードから受信される信号に応答してスイッチ信号を該電荷方向スイッチへ伝送する、コンピューティングデバイスと
を備えている、画像キャプチャデバイス。
（項目１９）
前記非破壊センスノードに接続されている第一の増幅器と、
前記電荷増倍水平シフトレジスタの出力に接続されている第二の増幅器と、
前記バイパス水平シフトレジスタの出力に接続されている第三の増幅器と
をさらに備えている、項目１８に記載の画像キャプチャデバイス。
（項目２０）
前記第一の増幅器の出力に接続されている第一の出力回路と、
前記第二の増幅器の出力に接続されている第二の出力回路と、
前記第三の増幅器の出力に接続されている第三の出力回路と
をさらに備え、
該第一、第二、および第三の出力回路は各々、それぞれ、該第一、第二、および第三の増幅器の該出力に電気的に接続されているアナログデジタルコンバータを備えている、項目１９に記載の画像キャプチャデバイス。
（項目２１）
前記バイパス水平シフトレジスタの長さと、前記電荷増倍水平シフトレジスタの長さとが実質的に等しい、項目１８に記載の画像キャプチャデバイス。
（項目２２）
前記非破壊センスノードと前記電荷方向スイッチとの間に接続されているパイプライン遅延水平シフトレジスタをさらに備えている、項目１８に記載の画像キャプチャデバイス。
（項目２３）
前記パイプライン遅延水平シフトレジスタの長さは、前記第一の増幅器および前記第一の出力回路のパイプライン遅延時間に基づく、項目２２に記載の画像キャプチャデバイス。
（項目２４）
前記電荷方向スイッチの前記第一の出力と、前記電荷増倍水平シフトレジスタの入力との間に接続されている拡張された水平シフトレジスタをさらに備えている、項目１８に記載の画像キャプチャデバイス。

本発明の実施形態は下記の図面を参照してより容易に理解される。図面の要素は、互いに関して必ずしも一定の縮小比ではない。

図１は、先行技術に従って電荷増倍を行なう第一のＣＣＤ画像センサーの簡略ブロック図を描写する。 図２は、先行技術に従って電荷増倍を行なう第二のＣＣＤ画像センサーの簡略ブロック図を描写する。 図３は、本発明に従った一実施形態における画像キャプチャデバイスの簡略ブロック図である。 図４は、本発明に従った一実施形態における、図３で示される画像センサー３０６としての使用に適切な第一のＣＣＤ画像センサーの簡略ブロック図である。 図５は、本発明に従った一実施形態における、図３で示される画像センサー３０６としての使用に適切な第二のＣＣＤ画像センサーの簡略ブロック図である。 図６は、本発明に従った一実施形態における、図４で示される電荷方向スイッチ４１４の簡略平面図を描写する。 図７は、図４および図５で示される電荷方向スイッチ４１４のための一例示的なタイミング図を描写する。 図８は、図４および図５で示される電荷方向スイッチ４１４のための一例示的なタイミング図を示す。 図９は、本発明に従った一実施形態において画像センサーを動作させるためのフローチャートである。 図１０は、図４および図５で示される実施形態と共に使用され得る画像を作成するための方法のフローチャートである。 図１１は、本発明に従った一実施形態において画像を作成するために、３つの出力チャネルからの信号出力がどのように組み合わせられるかを示すために使用される、一例示的な図である。 図１２は、本発明に従った一実施形態において画像センサーを作成するための方法のフローチャートである。

（詳細な説明）
本明細書および特許請求の範囲に渡って以下の用語は、文脈が異なる意味を明確に要求しない限り、本明細書中で明瞭に関連付けられた意味を持つ。「ａ」、「ａｎ」、および「ｔｈｅ」は、複数の言及を含み、「内（ｉｎ）」の意味は、「内（ｉｎ）」および「上（ｏｎ）」を含む。用語「接続される（ｃｏｎｎｅｃｔｅｄ）」は、接続されるアイテム間の直接電気接続、もしくは１つまたは複数の受動または能動中間デバイスを通した間接接続のいずれかを意味する。用語「回路（ｃｉｒｃｕｉｔ）」は、所望の機能を提供するために接続される単一のコンポーネントまたは複数の中間デバイス（能動または受動のいずれか）いずれかを意味する。用語「信号（ｓｉｇｎａｌ）」は、少なくとも１つの電流、電圧、電荷、またはデータ信号を意味する。

加えて、用語「基板（ｓｕｂｓｔｒａｔｅ）」は半導体ベースの材料であることが理解され、それは限定するものではないが、シリコン、ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）技術、ＳＯＳ（ｓｉｌｉｃｏｎ−ｏｎ−ｓａｐｐｈｉｒｅ）技術、ドープおよび非ドープ半導体、半導体基板上に形成されたエピタキシャル層またはウェル領域、および他の半導体構造を含む。

図面に言及すると、図全体に渡り、同じ番号は同じパーツを指し示す。

図３は、本発明に従った一実施形態における画像キャプチャデバイスの簡略ブロック図である。画像キャプチャデバイス３００は、図３においてデジタルカメラとして実装される。当業者は、デジタルカメラが、本発明を組み込む画像センサーを利用し得る画像キャプチャデバイスの単なる一例に過ぎないことを認識する。他のタイプの画像キャプチャデバイス（例えば、携帯電話カメラおよびデジタルビデオカムコーダーのような）が、本発明と共に使用され得る。

デジタルカメラ３００において、対象シーンからの光３０２は撮像ステ―ジ３０４に入力される。撮像ステージ３０４は、レンズ、光量加減フィルター、アイリス絞り、およびシャッターのような通常要素を含み得る。光３０２は、画像センサー３０６上に画像を形成するために撮像ステージ３０４により集束される。画像センサー３０６は、入射光を電気信号へと変換することにより１つまたは複数の画像を捕捉する。デジタルカメラ３００は、プロセッサ３０８、メモリ３１０、ディスプレイ３１２、および１つまたは複数の追加の入力／出力（Ｉ／Ｏ）要素３１４をさらに含む。図３の実施形態において別個の要素として示されているが、撮像ステージ３０４は小型カメラモジュールを形成するために画像センサー３０６、および可能性としてデジタルカメラ３００の１つまたは複数の追加の要素と統合され得る。

プロセッサ３０８は例えば、マイクロプロセッサ、中央処理装置（ＣＰＵ）、特定用途向け集積回路（ＡＳＩＣ）、デジタル信号処理装置（ＤＳＰ）、または他の処理デバイス、または複数のこれらのようなデバイスの組み合わせとして実装され得る。撮像ステージ３０４および画像センサー３０６の種々の要素は、プロセッサ３０８から供給されるタイミング信号または他の信号により制御され得る。

メモリ３１０は、例えば、ランダムアクセスメモリ（ＲＡＭ）、読取り専用メモリー（ＲＯＭ）、フラッシュメモリ、ディスクベースメモリ、リムーバブルメモリ、または他のタイプの記憶要素のような任意のタイプのメモリの任意の組み合わせとして構成され得る。画像センサー３０６により捕捉された所与の画像は、メモリ３１０内にプロセッサ３０８により記憶され得、そしてディスプレイ３１２上に示され得る。ディスプレイ３１２は、他のタイプのディスプレイが使用され得るが、典型的にアクティブマトリックス方式カラー液晶ディスプレイ（ＬＣＤ）である。追加のＩ／Ｏ要素３１４は、例えば、種々の画面上のコントロール、ボタンまたは他のユーザーインタフェース、ネットワークインタフェース、またはメモリカードインタフェースを含み得る。

図３において示されるデジタルカメラは、当業者に公知のタイプの、追加のまたは代替的な要素を含み得ることが理解される。本明細書中で具体的に示されないまたは説明されない要素が、当業者から選択され得る。既に言及されたように、本発明は、幅広い種類の画像キャプチャデバイスとして実装され得る。また、本明細書中で説明される実施形態の特定の局面は、画像キャプチャデバイスの１つまたは複数の処理要素により実行されるソフトウェアの形態で少なくとも部分的に実装され得る。そのようなソフトウェアは、当業者により理解されるように、本明細書中で提供される教示を与えられた簡単な方法で実装され得る。

ここで図４を参照すると、本発明に従った一実施形態において、図３で示される画像センサー３０６としての使用に適切な第一のＣＣＤ画像センサーの簡略ブロック図が示される。画像センサー４００は、限定するものではないが、インターライン型ＣＣＤ画像センサーおよびフルフレーム型画像センサーを含む、任意のタイプのＣＣＤ画像センサーとして実装され得る。

画像センサー４００は、画素の各行から電荷パケットを水平シフトレジスタ４０４の中へとシフトする垂直シフトレジスタ（示さず）を有する画素配列４０２を含む。水平シフトレジスタ４０４は、本発明に従った一実施形態において、低電圧水平電荷結合素子（ＣＣＤ）シフトレジスタとして実装される。水平シフトレジスタ４０４は、各電荷パケットを非破壊センスノード４０６に向けて順々にシフトする。非破壊センスノード４０６は、本発明に従った一実施形態において、非破壊浮遊ゲートセンスノードとして実装される。

非破壊センスノード４０６上の電圧は、増幅器４０８内へと入力される。出力増幅器４０８の出力は、出力回路４１０に接続される。出力増幅器４０８および出力回路４１０は、一緒に「電荷感知出力チャネル」を形成する。出力回路４１０は、本発明に従った一実施形態において、相関二重サンプリング（ＣＤＳ）ユニットとして実装される。ＣＤＳユニットは、種々の回路実装のうちの任意のもので構成され得る。単なる例として、ＣＤＳユニットは、アナログドメイン内の二重サンプル（例えば、リセットおよび画像サンプル）を減算し、その結果をアナログデジタルコンバータへと渡すように構成され得る。もう一つの例として、Ａｎａｌｏｇ Ｄｅｖｉｃｅｓから、部品番号ＡＤ９８２４で入手可能であるＣＤＳユニットが、ＣＤＳユニットとして使用され得る。ＣＤＳユニットはまた、米国特許第５，０８６，３４４号の中でのように、両方のサンプルをデジタル方式で変換し、かつデジタルドメイン内の二重サンプルを減算するように構成され得る。

典型的に、アナログデジタルコンバータを含む出力回路は、パイプライン処理遅延を有する。出力回路が、出力増幅器４０８から出力されるアナログ画素信号を受信するとき、対応するデジタル画素信号は、所定の数のクロックサイクルが過ぎるまで出力回路４１０から出力されない。パイプライン遅延水平シフトレジスタが、本発明に従った一部の実施形態において、出力回路４１０のパイプライン処理遅延を補うために使用される。示される実施形態において、パイプライン遅延水平シフトレジスタ４１２は、出力回路４１０のパイプライン処理遅延と対応する長さを有する。パイプライン遅延水平シフトレジスタ４１２の長さは、非破壊センスノード４０６により感知されパイプライン遅延水平シフトレジスタ４１２へと渡される電荷パケットが、パイプライン遅延水平シフトレジスタ４１２から出力され、ＣＤＳユニット４１０からデジタル化された画素信号が出力されるのと実質的に同時またはそれより遅くに電荷方向スイッチ４１４に到達するように決定される。パイプライン遅延水平シフトレジスタ４１２は、本発明に従った他の実施形態において、異なる長さを有し得、または使用されない可能性もある。

コンピューティングデバイス（例えば、図３におけるプロセッサ３０８）は、出力回路４１０から出力されるデジタル画素信号を分析し、かつ信号線４１３上のスイッチ信号を電荷方向スイッチ４１４へと伝送する。コンピューティングデバイスは、本発明に従った一実施形態において、画像センサーダイまたはチップの外部に組み立てられる。コンピューティングデバイスは、本発明に従ったもう一つの実施形態において、画像センサーダイまたはチップ上に組み立てられ得る。

出力回路４１０から出力されるデジタル画素信号が、少ない量または数の電荷担体を表す場合、信号線４１３上のスイッチ信号は、電荷方向スイッチ４１４に、電荷パケットを電荷増倍水平シフトレジスタ４１６へと渡させる。電荷パケットはその後、電荷増倍水平シフトレジスタ４１６を通りシフトされ、出力増幅器４１８内へと入力される。出力増幅器４１８は、電荷パケット内の電荷担体の量を表し、アナログ画素信号を出力する。

出力回路４２０は、出力増幅器４１８の出力に接続される。出力増幅器４１８および出力回路４２０は、一緒に「電荷増倍出力チャネル」を形成する。出力回路４２０は、アナログ画素信号をデジタル画素信号へと変換する。出力回路４２０は、本発明に従った一部の実施形態において、画素信号について追加の処理を実行し得る。出力回路４２０は、本発明に従った一実施形態において、ＣＤＳユニットとして実装される。ＣＤＳユニットは、複数の実装のうちの任意のもので構成され得る。

出力回路４１０から出力されるデジタル画素信号が、増倍水平シフトレジスタ４１６を飽和させ得る数の電荷担体を表す場合、信号線４１３上のスイッチ信号は、電荷方向スイッチ４１４に、電荷パケットを非電荷増倍バイパス水平シフトレジスタ４２２へと向けさせる。電荷パケットはその後、バイパス水平シフトレジスタ４２２を通りシフトされ、出力増幅器４２４内へと入力される。出力増幅器４２４は、電荷パケット内の電荷担体の量を表す、アナログ電圧信号を出力する。

出力回路４２６は、出力増幅器４２４の出力に接続される。出力増幅器４２４および出力回路４２６は、一緒に「電荷増倍出力チャネル」を形成する。出力回路４２６は、アナログ画素信号をデジタル画素信号へと変換する。出力回路４２６は、本発明に従った一部の実施形態において、画素信号について追加の処理を実行し得る。出力回路４２６は、本発明に従った一実施形態において、ＣＤＳユニットとして実装される。ＣＤＳユニットは、複数の実装のうちの任意のもので構成され得る。

拡張された水平シフトレジスタ４２８は、電荷方向スイッチ４１４と電荷増倍水平シフトレジスタ４１６との間の接続水平シフトレジスタとして働く。拡張された水平シフトレジスタ４２８は、本発明に従った一実施形態において低電圧レベルで動作する。拡張された水平シフトレジスタ４２８は、本発明に従った他の実施形態において省略され得る。

画像センサー４００は、画素配列４０２から読み取られる各電荷パケットに対して、２つの画素信号を作成する。１つの画素信号は、各電荷パケットに対して、電荷感知出力チャネルにより作成される。電荷パケットが電荷バイパス出力チャネルへと向けられるとき、第二の画素信号が、電荷バイパス出力チャネルにより作成される。電荷パケットが電荷増倍出力チャネルへと向けられるとき、第二の画素信号は、電荷増倍出力チャネルにより作成される。

バイパス水平シフトレジスタおよび電荷増倍水平シフトレジスタの長さは、本発明に従った一実施形態において、電荷パケットが、同一の水平クロックサイクルにおいて出力増幅器４２４または出力増幅器４１８に到達するように設計および実装される。コンピューティングデバイスは、コンピューティングデバイスが電荷方向スイッチにおいて各電荷パケットをどのように向けるかに基づき、出力増幅器４２４の出力または出力増幅器４１８の出力を取り入れることにより最終画像を組み立てる。

バイパス水平シフトレジスタは、本発明に従った他の実施形態において、電荷増倍水平シフトレジスタより長くも短くもあり得る。これらの実施形態において、出力回路４２６および４２０から出力されるデジタル画素信号は、コンピューティングデバイス（例えば、図３におけるプロセッサ３０８）により同期または再順序付けされ得る。コンピューティングデバイスは、各電荷パケットに対するスイッチ信号の状態を記憶し、そのデータを使用してデジタル画素信号を再順序付けすることで画像を再生することが可能である。

出力回路４１０、４２０、４２６は、本発明に従った一実施形態において、画像センサーダイまたはチップの外部に組み立てられる。出力回路４１０、出力回路４２０、または出力回路４２６内の一部またはすべての構成要素は、本発明に従った他の実施形態において、画像センサーダイまたはチップ上に組み立てられ得る。

図５は、本発明に従った一実施形態における、図３で示される画像センサー３０６としての使用に適切な第二のＣＣＤ画像センサーの簡略ブロック図である。画像センサー５００は、バイパス水平シフトレジスタ４２２を例外として、図４で示される画像センサー４００と多くの同一の要素を含む。バイパス水平シフトレジスタ４２２は画像センサー５００から省略されて、増幅器４２４への入力は電荷方向スイッチ４１４に接続される。

図５の実施形態の一利点は、バイパス水平シフトレジスタを動作させるために、電力が必要でなくなるということである。画像センサー５００において、電力消費量は、図４で示される画像センサー４００と比べて低減される。

ここで図６を参照すると、本発明に従った一実施形態における、図４で示される電荷方向スイッチ４１４の簡略平面図が示される。パイプライン遅延水平シフトレジスタ４１２、バイパス水平シフトレジスタ４２２、および拡張された水平シフトレジスタ４２８が、電荷方向スイッチ４１４に接続されて示される。本発明に従った一実施形態において、電荷方向スイッチ４１４は、電荷シフト要素の上に配置されるゲート６００、６０２、６０４を含む。電荷方向スイッチ４１４は２つの出力を含み、１つの出力はゲート６０２と関連し、かつもう一方の出力はゲート６０４と関連する。

パイプライン遅延水平シフトレジスタ４１２、バイパス水平シフトレジスタ４２２、および拡張された水平シフトレジスタ４２８は、示される実施形態において、各々２相ＣＣＤシフトレジスタとして描写される。本発明に従った他の実施形態は、２相ＣＣＤシフトレジスタに限定されない。３またはそれ以上の相を有するＣＣＤシフトレジスタが、他の実施形態において実装され得る。

図７で示される例示的なタイミング図は、本発明に従った一実施形態において、電荷をパイプライン遅延水平シフトレジスタ４１２からバイパス水平シフトレジスタ４２２へと向けるように使用される。パイプライン遅延水平シフトレジスタ４１２を省略する実施形態において、タイミング図は、電荷を非破壊センスノード４０６からバイパス水平シフトレジスタ４２２へと向けるように使用され得る。ゲート６００が、時間Ｔ_０において所定のレベル（例えば、低レベル）にクロックされるとき、ゲート６０２上の信号は低レベルで保持され、かつゲート６０４上の信号のクロックは高レベルにクロックされる。ゲート６００および６０２上の信号が低レベルにあり、かつゲート６０４上の信号が高レベルにあるとき、電荷は、ゲート６００の下に配置される電荷シフト要素から流出し、ゲート６０４の下の電荷シフト要素へと流入する。バイパス水平シフトレジスタ４２２／５０２のゲート６０６、６０８に印加される信号は、図７で示されるようにクロックされ、それによって電荷パケットをバイパス水平シフトレジスタ４２２を通してシフトする。

図８で描写される例示的なタイミング図は、電荷を、パイプライン遅延水平シフトレジスタ４１２から拡張された水平シフトレジスタ４２８へと向けるように使用される。拡張された水平シフトレジスタ４２８を省略する実施形態において、タイミング図は、電荷をパイプライン遅延水平シフトレジスタ４１２から電荷増倍水平シフトレジスタ４１６へと向けるように使用され得る。最後に、パイプライン遅延水平シフトレジスタ４１２を省略する実施形態において、タイミング図は、電荷を非破壊センスノード４０６から、拡張された水平シフトレジスタ４２８または電荷増倍水平シフトレジスタ４１６のいずれかへと向けるように使用され得る。

時間Ｔ_００において、ゲート６００は低レベルにクロックされ、一方でゲート６０４上の信号は低レベルに保持され、かつゲート６０２上の信号は高レベルにクロックされる。ゲート６００および６０４上の信号が低レベルにあり、かつゲート６０２上の信号が高レベルにあるとき、電荷は、ゲート６００の下に配置される電荷シフト要素から流出し、ゲート６０２の下の電荷シフト要素へと流入する。拡張された水平シフトレジスタ４２８のゲート６０６、６０８に印加される信号は、図８で示されるようにクロックされ、それによって電荷パケットを拡張された水平シフトレジスタを通してシフトする。

図６で示される電荷方向スイッチがまた、図５で示される実施形態において使用され得る。増幅器４２４は、ゲート６０４の下の電荷シフト要素に接続される。図７および図８で描写されるタイミング図が、電荷パケットを、増幅器４２４または電荷増倍水平シフトレジスタ４１６、それぞれに向けるように使用され得る。

ここで図９を参照すると、本発明に従った一実施形態において、電荷パケットの流れを制御するための方法のフローチャートが示される。最初に、ブロック９００において、電荷パケットは非破壊センスノードへとシフトされる。電荷パケットは、電荷パケット内の電荷担体の量または数を表すデジタル画素信号へと変換され、一方で電荷パケットが電荷方向スイッチへと送信される（ブロック９０２）。本発明に従った一実施形態において、電荷パケットは、電荷パケットを電荷方向スイッチへと送信するために、パイプライン遅延水平シフトレジスタを通してシフトされる。

ブロック９０４において、電荷パケット内の電荷担体の数が、電荷増倍水平シフトレジスタを飽和させるかどうかの決定が行われる。電荷パケットが電荷増倍水平シフトレジスタを飽和させる場合、処理はブロック９０６へと渡り、そこで電荷パケットは、バイパス水平シフトレジスタ（図４）または放出要素（図５）のいずれかへと向けられる。電荷担体が電荷増倍水平シフトレジスタを飽和させない場合、電荷パケットは電荷増倍水平シフトレジスタへと向けられて、電荷増倍水平シフトレジスタを通してシフトされる（ブロック９０８）。

図９で描写される方法は、画素配列から読み取られる各画素に対して繰り返される。ブルーミングを生じさせない電荷パケットのみが、入力されて、電荷増倍水平シフトレジスタを通してシフトされる。ブルーミングを生じさせるより大きな電荷パケットは、バイパス水平シフトレジスタ（図４）または放出要素（図５）へと向けられる。本発明に従った一実施形態における、電荷バイパス出力チャネルを含む画像センサーにおいて、バイパス水平シフトレジスタに接続される出力増幅器（すなわち、出力増幅器４２４）は、電荷増倍水平シフトレジスタに接続される出力増幅器（すなわち、出力増幅器４１８）のノイズフロアよりも高いノイズフロアを有する。より高いノイズフロアは、大きな画素値の中に含まれる光子ショット雑音より少ないため重要でない。単なる例として、出力増幅器４２４は、可能な限り高い電荷電圧変換利得を有し得、それによって出力増幅器４２４は、Ｎ２より少ない電子雑音を有する小さい信号を読み取ることが可能である。Ｎ２電子雑音で、Ｎ２^２電子以上の任意の信号（光子ショット雑音は信号の平方根である）は、Ｎ２電子より多い光子ショット雑音を有する。電荷パケットをバイパス水平シフトレジスタ４２２へと向けさせる信号レベルは、Ｎ２^２電子の２〜３倍であり得る。この例において、電荷増倍水平シフトレジスタ４１６は使用されず、電荷方向スイッチは、３×Ｎ２^２より多い電子を有するすべての電荷パケットを出力増幅器４２４へと向ける。出力増幅器４２４は大きい電荷変換利得を有し得るため、信号があまりにも多くの信号を含む場合、出力増幅器４２４は飽和する可能性がある。その場合、出力増幅器４０８は出力増幅器４２４の利得よりも少ない利得を有するため、出力増幅器４０８が使用される。

図１０は、図４および図５で示される実施形態と共に使用され得る画像を作成するための方法のフローチャートである。値Ｇ１は、増幅器４０８および出力回路４１０の、組み合わせ電荷電圧変換利得を表す。値Ｇ２は、出力増幅器４２４および出力回路４２６の、組み合わせ電荷電圧変換利得を表す。最後に、値Ｇ３は、出力増幅器４１８および出力回路４２０の、組み合わせ電荷電圧変換利得を表す。

最初に、ブロック１０００において、電荷パケット内の電荷担体の数が電荷増倍水平シフトレジスタを飽和させるかどうかの決定が行われる。飽和させない場合、電荷パケットは、電荷増倍水平シフトレジスタへと向けられて、電荷増倍水平シフトレジスタを通してシフトされて、電荷増倍水平シフトレジスタに接続される出力増幅器および出力回路により作成されるデジタル画素信号が、デジタル画素信号として選択される（ブロック１００２）。ブロック１００４で示されるように、デジタル画素信号は記憶される。単なる例として、デジタル画素信号は、図３で示されるメモリ３１０内に記憶され得る。

次に、ブロック１００６で示されるように、画像センサーによりもう一つの電荷パケットが作成されるかどうかの決定が行われる。作成される場合、方法はブロック１０００へと戻る。電荷パケット内の電荷担体の数が、電荷増倍水平シフトレジスタを飽和させるとき（ブロック１０００）、処理はブロック１００８へと渡り、そこで、電荷担体の数がバイパス水平シフトレジスタに接続される出力増幅器を飽和させるかどうかの決定が行われる。飽和させない場合、電荷パケットはバイパス水平シフトレジスタに向けられて、バイパス水平シフトレジスタを通してシフトされて、バイパス水平シフトレジスタに接続される出力増幅器および出力回路により作成されるデジタル画素信号が、デジタル画素信号として選択される（ブロック１０１０）。選択されたデジタル画素信号はその後、ブロック１０１２において、利得比（Ｇ３／Ｇ２）を掛けられて、ブロック１００４において修正されたデジタル画素信号が記憶される。

ブロック１００６において、電荷担体の数が、バイパス水平シフトレジスタに接続される出力増幅器を飽和させる場合、非破壊センスノードに接続される増幅器により作成されるデジタル画素信号が、デジタル画素信号として選択される（ブロック１０１４）。選択されたデジタル画素信号はその後、ブロック１０１６において利得比（Ｇ３／Ｇ１）を掛けられて、ブロック１００４において修正されたデジタル画素信号が記憶される。単なる例として、利得比（Ｇ３／Ｇ２）および（Ｇ３／Ｇ１）は、図３で示されるプロセッサ３０８のようなコンピューティングデバイスにより、選択されたデジタル画素信号へと適用され得る。

ブロック１００６において、画像センサーによりすべての電荷パケットが作成されたとき、方法はブロック１０１８へと渡り、そこで、記憶された画素信号または修正された画素信号は、画像を作成するために組み合わされる。本発明に従った実施形態は、画素信号が、画像内の画素の位置に対応する位置に記憶されるように、ブロック１００４およびブロック１０１８を組み合わすことが可能である。それゆえ、メモリまたは記憶装置は、画像センサーによりすべての電荷パケットが作成されたとき、完成された画像を記憶する。

図１０で示される方法において使用される利得比Ｇ３／Ｇ２およびＧ３／Ｇ１を決定するための一工程が、ここで説明される。Ｇ３／Ｇ１利得比は、電荷増倍水平シフトレジスタ４１８および出力回路４２０に向けられる電荷パケットから決定され得る。それらの電荷パケットは、出力回路４１０および４２０の両方により処理される。本発明に従った一実施形態において、（出力回路４２０により作成されるデジタル画素信号）／（出力回路４１０により作成されるデジタル画素信号）の移動平均が決定される。この移動平均は、利得比Ｇ３／Ｇ１と等しい。カメラ温度が変化するにつれて、利得比Ｇ３／Ｇ１もまた変化する可能性があるため、一実施形態において移動平均が使用される。

Ｇ３／Ｇ２利得比は、第一に利得比Ｇ１／Ｇ２を測定して、次にＧ３／Ｇ２＝Ｇ３／Ｇ１×Ｇ１／Ｇ２を計算することにより決定される。Ｇ１／Ｇ２利得比は、バイパス水平シフトレジスタ４２２および出力回路４２６に向けられる電荷パケットから決定され得る。それらの電荷パケットは、出力回路４１０および４２６の両方により処理される。（出力回路４１０により作成されるデジタル画素信号）／（出力回路４２６により作成されるデジタル画素信号）の移動平均が決定される。

本発明に従った実施形態は、移動平均の使用に限定されない。移動最小二乗適合平均（ｒｕｎｎｉｎｇ ｌｅａｓｔ ｓｑｕａｒｅｓ ｆｉｔ ａｖｅｒａｇｅ）が、本発明に従ったもう一つの実施形態において使用され得る。当業者は、移動最小二乗適合平均がまたオフセットエラーを補正することを理解する。

図１１は、本発明に従った一実施形態において、３つの出力からの信号出力が、画像を作成するためにどのように組み合わされるかを示すために使用される例示的な図である。線１１００は、０〜Ｓ１の数の電荷担体を有する電荷パケットに対する、電荷増倍出力チャネルの出力を表す。線１１０２は、０〜Ｓ２の数の電荷担体を有する電荷パケットに対する、電荷バイパス出力チャネルの出力を表す。最後に、線１１０４は、０〜Ｓ３の数の電荷担体を有する電荷パケットに対する、電荷感知出力チャネルの出力を表す。各線１１００、１１０２、１１０４の傾斜は、それぞれ、出力利得Ｇ３、Ｇ２、およびＧ１である。

線１１０６は、異なる出力チャネルの中の増幅器（例えば、増幅器４０８、４１８、４２６）に対する飽和レベルを表す。すべての出力チャネルに対する画素強度は、この飽和レベルを超えることはない。それゆえ、画像に対する最大画素強度は、線１１０６により表される強度レベルに限定される。

示される実施形態において、出力増幅器４１８は最も低い電荷担体の数Ｓ１で飽和し、出力増幅器４２４は電荷担体の数Ｓ２で飽和し、出力増幅器４０８は最も高い電荷担体の数Ｓ３で飽和する。電荷担体の数がＳ１とＳ２との間である場合、電荷バイパス出力チャネルの出力は、出力線１１００，１１０２の傾斜の比（すなわち、利得比）を掛けられる。電荷担体の数がＳ２よりも大きい場合、電荷感知出力チャネルの出力は、線１１０４および１１００の傾斜の比を掛けられる。

一部の出力チャネルから出力される画素信号は、より大きな範囲の強度値を有する画像を作成するために利得比を掛けられる。利得比は、利得比がＳ１とＳ３との間の数の電荷担体を有する電荷パケットに適用されるとき、画素強度値を、強度値が線１１０８および１１１０に沿った範囲に入るように修正する。線１１０８は、Ｓ１とＳ２との間であり、線１１１０は、Ｓ２とＳ３との間である。

単なる例として、電荷パケットは、線１１０２に沿った点１１１２に対応する電荷担体の数を有する電荷バイパス出力チャネルから出力される。電荷パケットが利得比（Ｇ３／Ｇ２）を掛けられるとき、修正された画素強度値は、線１１０８に沿った点１１１２’に対応する。電荷感知出力チャネルから出力される電荷パケットは、線１１０４に沿った点１１１４に対応する電荷担体の数を有する。電荷パケットが利得比（Ｇ３／Ｇ１）を掛けられるとき、修正された画素強度値は、線１１１０に沿った点１１１４’に対応する。それゆえ、利得比は、線１１０８および線１１１０に沿った範囲に入るまたは実質的に入る修正された画素強度を作成し、それによってより大きな範囲の画素強度値を有する画像を作成する。

ここで図１２を参照すると、本発明に従った一実施形態において、画像センサーを作成するための方法のフローチャートが示される。最初に、ブロック１２００において示されるように、画素配列が作成される。光検出器の画素配列は、当該分野で公知の技術を使用して作成され得る。例えば、マスキング層が、基板の上に堆積され得、各画素内のそれぞれの構成要素（例えば、光検出器）が形成される位置において開口部を提供するように各々パターン化され得る。特定の伝導性タイプを有するドーパントが、構成要素を作成するために基板の中へと注入される。

次に、ブロック１２０２において示されるように、画素配列の片側に水平ＣＣＤシフトレジスタが作成される。水平ＣＣＤシフトレジスタは、当該分野で公知の技術を使用して作成され得る。例えば、マスキング層が、基板の上に堆積され得、各々のシフトレジスタ要素、または各々のシフトレジスタ要素内の相が形成される位置において開口部を提供するようにパターン化され得る。特定の伝導率タイプを有するドーパントが、シフトレジスタ要素または相を作成するために基板の中へと注入される。障壁インプラントがまた、シフトレジスタ要素または相の間に形成され得る。また、電極が、各々のシフトレジスタ要素または相の上に作成され、電荷パケットを水平ＣＣＤシフトレジスタを通してシフトするように使用されるそれぞれの電圧クロッキング信号に電気的に接続される。典型的に、電極は電極層の中に形成される。２相ＣＣＤシフトレジスタにおいて、交互の電極（１つおきの電極）が１つの電極層を形成し、残りの電極が第二の電極層を形成する。４相ＣＣＤシフトレジスタにおいて、第一および第三の相（または第二および第四の相）の上に置かれる電極が１つの電極層を形成し、残りの電極が第二の電極層を形成する。

次に、ブロック１２０４、１２０６、および１２０８において示されるように、電荷感知出力チャネル、電荷バイパス出力チャネル、電荷増倍出力チャネルが作成される。出力チャネルは、当該分野で公知の技術を使用して作成され得る。例えば、マスキング層が、基板の上に堆積され得、各々のシフトレジスタ要素、または各々のシフトレジスタ要素内の相が形成される位置において開口部を提供するようにパターン化され得る。特定の伝導性タイプを有するドーパントが、シフトレジスタ要素または相を作成するために基板の中へと注入される。障壁インプラントがまた、シフトレジスタ要素または相の間に形成され得る。また、電極またはゲートが、各々のシフトレジスタ要素または相の上に作成され、電荷パケットを水平シフトレジスタを通してシフトするように使用されるそれぞれの電圧クロッキング信号に電気的に接続される。典型的に、ゲートは層の中に形成される。２相シフトレジスタにおいて、交互のゲート（１つおきのゲート）が１つの層を形成し、残りのゲートが第二の電極層を形成する。４相シフトレジスタにおいて、第一および第三の相（または第二および第四の相）の上に置かれるゲートが１つの層を形成して、残りのゲートが第二の電極層を形成する。

最後に、ブロック１２１０において、電荷方向スイッチが作成される。電荷方向スイッチは、当該分野で公知の技術を使用して作成され得る。例えば、マスキング層が基板の上に堆積され得、各々のシフトレジスタ要素、または各々のシフトレジスタ要素内の相が形成される位置において開口部を提供するようにパターン化され得る。特定の伝導性タイプを有するドーパントが、シフトレジスタ要素または相を作成するために基板の中へと注入される。障壁インプラントがまた、シフトレジスタ要素または相の間に形成され得る。また、ゲートが、各々のシフトレジスタ要素または相の上に作成され、電荷パケットを電荷方向スイッチのそれぞれの出力を通して向けるように使用されるそれぞれの電圧クロッキング信号に電気的に接続される。

当業者は、本発明に従った他の実施形態が、図１２で示されるブロックの順番を変更できることを認識する。例えば、電荷バイパス出力チャネルを含まない実施形態において、放出要素が当該分野で公知の技術を使用して作成され得る。画素配列の中に含まれる複数の構成要素、水平シフトレジスタ、電荷バイパス出力チャネル、電荷感知出力チャネル、または電荷増倍出力チャネルが、マスキング層を適切にパターン化することにより同時に作成され得る。パイプライン遅延水平シフトレジスタまたは拡張された水平シフトレジスタを含む実施形態は、所望の出力チャネルを作成するときにこれらの要素を作成し得る。加えて、画像センサーの中の他の構成要素が、図１２で示される工程の間に作成され得る。

本発明は、その特定の実施形態の詳しい参照を伴って詳細に説明されるが、本発明の精神および範囲内で、変形および改変がもたらされ得ることが理解される。例えば、図７、図８、および図１０で示される信号レベル以外の信号レベルが使用され得る。電荷方向スイッチは、本発明に従った他の実施形態において、異なって実装され得る。画像キャプチャデバイスは、図３で示される構成要素と比べて、追加の構成要素を含むことができる。

本発明の具体的な実施形態が本明細書中で説明されるが、用途はこれらの実施形態に限定されないことが感知される。より詳しくは、一実施形態に関して説明されるいずれの特徴も、互換性のあるところで、他の実施形態においてまた使用され得る。異なる実施形態の特徴は、互換性のあるところで、交換され得る。

（パーツリスト）
１００ 画素配列
１０２ 画素
１０５ 水平ＣＣＤシフトレジスタ
１１０ 電荷増倍水平ＣＣＤシフトレジスタ
１２０ 出力増幅器
２００ 出力増幅器
３００ 画像キャプチャデバイス
３０２ 光
３０４ 撮像ステージ
３０６ 画像センサー
３０８ プロセッサ
３１０ メモリ
３１２ ディスプレイ
３１４ 他の入力／出力（Ｉ／Ｏ）
４００ 画像センサー
４０２ 画素配列
４０４ 水平シフトレジスタ
４０６ 非破壊センスノード
４０８ 増幅器
４１０ 相関二重サンプルユニット
４１２ パイプライン遅延水平シフトレジスタ
４１３ 信号線
４１４ 電荷方向スイッチ
４１６ 電荷増倍水平シフトレジスタ
４１８ 増幅器
４２０ 相関二重サンプルユニット
４２２ バイパス水平シフトレジスタ
４２４ 増幅器
４２６ 相関二重サンプルユニット
４２８ 拡張された水平ＣＣＤシフトレジスタ
６００ ゲート
６０２ ゲート
６０４ ゲート
６０６ ゲート
６０８ ゲート
１１００ 電荷増倍出力チャネルの出力を表す線
１１０２ 電荷バイパス出力チャネルの出力を表す線
１１０４ 電荷感知出力チャネルの出力を表す線
１１０６ 飽和レベルを表す線
１１０８ 画素強度値を表す線
１１１０ 画素強度値を表す線
１１１２ 画素強度値
１１１２’ 修正された画素強度値
１１１４ 画素強度値
１１１４’ 修正された画素強度値
Ｓ１ 電荷担体の数を表す値
Ｓ２ 電荷担体の数を表す値
Ｓ３ 電荷担体の数を表す値

Claims (13)

1. 画像センサーであって、該画像センサーは、
   画素配列から複数の電荷パケットを受け取るために該画素配列に電気的に接続されている水平シフトレジスタと、
   該水平シフトレジスタの出力に接続されている非破壊センスノードと、
   該非破壊センスノードに電気的に接続されている電荷方向スイッチであって、該電荷方向スイッチは、第一の出力と第二の出力とを備えている、電荷方向スイッチと、
   該電荷方向スイッチの該第一の出力に電気的に接続されている電荷増倍水平シフトレジスタと、
   該電荷方向スイッチの該第二の出力に接続されているバイパス水平シフトレジスタと
   を備え、
   該電荷方向スイッチは、該複数の電荷パケットのうちの他の電荷パケットとは無関係に、該複数の電荷パケットの各電荷パケットを、該電荷増倍水平シフトレジスタまたは該バイパス水平シフトレジスタのいずれかに向けるように構成されており、
   該電荷パケットが該電荷増倍水平シフトレジスタを飽和させない数の電荷担体を含んでいると該電荷パケットが該非破壊センスノードによって感知される場合には、該電荷方向スイッチは、該電荷パケットを該電荷増倍水平シフトレジスタに向けるように構成されており、該電荷パケットが該電荷増倍水平シフトレジスタを飽和させる数の電荷担体を含んでいると該電荷パケットが該非破壊センスノードによって感知される場合には、該電荷方向スイッチは、該電荷パケットを該バイパス水平シフトレジスタに向けるように構成されている、画像センサー。
2. 前記非破壊センスノードに接続されている第一の増幅器をさらに備えている、請求項１に記載の画像センサー。
3. 前記バイパス水平シフトレジスタの出力に接続されている第二の増幅器をさらに備えている、請求項１に記載の画像センサー。
4. 前記非破壊センスノードと前記電荷方向スイッチとの間に接続されているパイプライン遅延水平シフトレジスタをさらに備えている、請求項１に記載の画像センサー。
5. 前記電荷方向スイッチの前記第一の出力と前記電荷増倍水平シフトレジスタの入力との間に接続されている拡張された水平シフトレジスタをさらに備えている、請求項１に記載の画像センサー。
6. 前記電荷増倍水平シフトレジスタの出力に接続されている第三の増幅器をさらに備えている、請求項１に記載の画像センサー。
7. 画像キャプチャデバイスであって、該画像キャプチャデバイスは、
   画像センサーであって、該画像センサーは、
   画素配列から複数の電荷パケットを受け取るために該画素配列に電気的に接続されている水平シフトレジスタと、
   該水平シフトレジスタの出力に接続されている非破壊センスノードと、
   該非破壊センスノードに電気的に接続されている電荷方向スイッチであって、該電荷方向スイッチは、第一の出力と第二の出力とを備えている、電荷方向スイッチと、
   該電荷方向スイッチの該第一の出力に電気的に接続されている電荷増倍水平シフトレジスタと、
   該電荷方向スイッチの該第二の出力に接続されているバイパス水平シフトレジスタと
   を備えている、画像センサーと、
   該電荷方向スイッチに電気的に接続されているコンピューティングデバイスであって、該コンピューティングデバイスは、該非破壊センスノードから受信される信号に応答してスイッチ信号を該電荷方向スイッチに伝送する、コンピューティングデバイスと
   を備え、
   該電荷方向スイッチは、該複数の電荷パケットのうちの他の電荷パケットとは無関係に、該複数の電荷パケットの各電荷パケットを、該電荷増倍水平シフトレジスタまたは該バイパス水平シフトレジスタのいずれかに向けるように構成されており、
   電荷パケットに対して該非破壊センスノードから受信される該信号が、該電荷パケットが該電荷増倍水平シフトレジスタを飽和させない数の電荷担体を含むことを示す場合には、該スイッチ信号は、該電荷パケットを該電荷増倍水平シフトレジスタに向けることを該電荷方向スイッチに行わせ、電荷パケットに対して該非破壊センスノードから受信される該信号が、該電荷パケットが該電荷増倍水平シフトレジスタを飽和させる数の電荷担体を含むことを示す場合には、該スイッチ信号は、該電荷パケットを該バイパス水平シフトレジスタに向けることを該電荷方向スイッチに行わせる、画像キャプチャデバイス。
8. 前記非破壊センスノードに接続されている第一の増幅器と、
   前記電荷増倍水平シフトレジスタの出力に接続されている第二の増幅器と、
   前記バイパス水平シフトレジスタの出力に接続されている第三の増幅器と
   をさらに備えている、請求項７に記載の画像キャプチャデバイス。
9. 前記第一の増幅器の出力に接続されている第一の出力回路と、
   前記第二の増幅器の出力に接続されている第二の出力回路と、
   前記第三の増幅器の出力に接続されている第三の出力回路と
   をさらに備え、
   該第一の出力回路、該第二の出力回路、該第三の出力回路は、それぞれ、該第一の増幅器、該第二の増幅器、該第三の増幅器の該出力に電気的に接続されているアナログデジタルコンバータを備えている、請求項８に記載の画像キャプチャデバイス。
10. 前記バイパス水平シフトレジスタの長さと前記電荷増倍水平シフトレジスタの長さとが実質的に等しい、請求項７に記載の画像キャプチャデバイス。
11. 前記非破壊センスノードと前記電荷方向スイッチとの間に接続されているパイプライン遅延水平シフトレジスタをさらに備えている、請求項７に記載の画像キャプチャデバイス。
12. 前記パイプライン遅延水平シフトレジスタの長さは、前記第一の増幅器および前記第一の出力回路のパイプライン遅延時間に基づく、請求項１１に記載の画像キャプチャデバイス。
13. 前記電荷方向スイッチの前記第一の出力と前記電荷増倍水平シフトレジスタの入力との間に接続されている拡張された水平シフトレジスタをさらに備えている、請求項７に記載の画像キャプチャデバイス。