JP5646764B2 - 動作中に再構成可能な制御システム及びその方法 - Google Patents

Description

本発明は、制御システム及びその方法に関し、より詳細には、動作中に再構成可能な制御システム及びその方法に関する。

ロボット等のような装置は、動作のためにサーボ（ｓｅｒｖｏ）モータを使用する。サーボモータの制御により装置の動作を制御することができる。

一般的にマスタ制御機とスレーブ制御機を用いて動作制御を行う。マスタ制御機は、各スレーブ制御機に制御信号を伝送し、スレーブ制御機は、制御信号により、対応するサーボモータを制御する。マスタ制御機は、複数のスレーブ制御機に連結可能であり、各スレーブ制御機は、対応するサーボモータを制御する。

スレーブ制御機は、一般的にサーボモータの動作に合う機能基板パッケージ（ｆｕｎｃｔｉｏｎａｌ ｂｏａｒｄ ｐａｃｋａｇｅ）を搭載する。しかし、スレーブ制御機は、対応するサーボモータのみを制御できるという制約がある。すなわち、サーボモータを他の機種に変更する場合はスレーブ制御機を取り替えなければならないという問題点があった。

本発明は、装置の制御を維持しながらゲートアレイ（ＦＰＧＡ：Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）の構造を再構成して装置の制御方式を変更できる、動作中に再構成可能な制御システム及びその方法を提供することを目的とする。

本発明の一側面によれば、使用者の命令に従って、再構成情報を含むビットストリームを生成するマスタ制御機と、第１スレーブ制御機とを含み、上記第１スレーブ制御機は、上記再構成情報により再構成されて制御値を算出するゲートアレイ（ＦＰＧＡ：Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）である第１動的再構成モジュールと、上記制御値により対象装置の動作を制御するゲートアレイである静的再構成モジュールと、上記第１動的再構成モジュール及び上記静的再構成モジュールのうちの一つ以上を上記再構成情報により再構成する制御部とを含むことを特徴とする、動作中に再構成可能な制御システムが提供される。

また、上記制御部は、上記静的再構成モジュールの動作と独立して上記動的再構成モジュールのゲートアレイ構造を再構成することができる。

また、上記スレーブ制御機は、上記再構成情報により再構成されて制御値を算出するゲートアレイである第２動的再構成モジュールをさらに含み、上記制御部は、上記再構成情報の容量が指定された値以上である場合、上記再構成情報により上記第２動的再構成モジュールを再構成するよう制御し、上記第２動的再構成モジュールの再構成が完了するまで上記第１動的再構成モジュールの作動を維持することができる。

また、上記制御部は、上記第２動的再構成モジュールの再構成が完了すると、上記第１動的再構成モジュールの動作を中止させることができる。

また、上記マスタ制御機は、上記第１動的再構成モジュールまたは上記静的再構成モジュールの各ゲートの間の連結関係を示す関数情報を格納する再構成ライブラリ格納部と、上記命令に従って上記関数情報を抽出し、抽出した上記関数情報を組み合わせて上記再構成情報を生成する再構成情報組み合わせ部と、上記再構成情報を含むビットストリームを生成するエントリ管理部と、を含むことができる。

また、上記ビットストリームを上記第１スレーブ制御機に伝送するスレーブ通信部をさらに含み、上記エントリ管理部が上記命令に従う上記ビットストリームを伝送する時点である再構成時間情報を生成した場合、上記スレーブ通信部は、上記再構成時間情報により、予め定められた周期が到来した時点または上記ビットストリームが生成された時点に、上記ビットストリームを上記第１スレーブ制御機に伝送することができる。

また、上記第１スレーブ制御機と同様の構成の制御機である第２スレーブ制御機をさらに含み、上記マスタ制御機は、上記第１スレーブ制御機及び上記第２スレーブ制御機のそれぞれに対応する再構成情報を含む上記ビットストリームを生成することができる。

また、上記マスタ制御機、上記第１スレーブ制御機及び上記第２スレーブ制御機は、二重リング構造のネットワークで連結できる。

また、上記対象装置が変更される場合、上記静的再構成モジュールは、上記再構成情報により再構成されるゲートアレイであることができる。

本発明の他の側面によれば、再構成可能な制御システムが対象装置の動作を制御する方法において、使用者の命令に従って、再構成情報を含むビットストリームを生成するステップと、上記再構成情報により再構成されて制御値を算出する第１ゲートアレイ（ＦＰＧＡ：Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）を再構成するステップと、再構成された上記ゲートアレイを用いて制御値を算出するステップと、上記対象装置の動作を制御する第２ゲートアレイに上記制御値を伝送するステップと、を含む動作中に再構成可能な制御方法が提供される。

また、上記第１ゲートアレイを再構成するステップは、上記第２ゲートアレイの動作と独立して行ってもよい。

また、上記再構成情報の容量が指定された値以上である場合は、上記再構成情報により再構成されて制御値を算出する第３ゲートアレイを再構成するステップを含み、上記第３ゲートアレイの再構成が完了するまで上記第１ゲートアレイの作動は維持されることができる。

また、上記第３ゲートアレイの再構成が完了すると、上記第１ゲートアレイの動作を中止させるステップをさらに含むことができる。

また、上記ビットストリームを生成するステップは、上記命令に従って、上記第１ゲートアレイまたは上記第２ゲートアレイの各ゲートの間の連結関係を示す関数情報を格納する上記制御システムの格納空間から上記関数情報を抽出するステップと、抽出された上記関数情報を組み合わせて上記再構成情報を生成するステップと、上記再構成情報を含むビットストリームを生成するステップと、を含むことができる。

制御システムを示す図面である。 制御システムのマスタ制御機が生成するビットストリームの構造を示す図面である。 マスタ制御機の構成を概念的に示すブロック図である。 マスタ制御機が再構成情報を生成する過程を示す図面である。 第１スレーブ制御機を構成する機能部を簡単に示すブロック図である。 制御システムがサーボモータを動作制御する過程を示すフローチャートである。

図１は、本発明の実施例に係る動作中に再構成可能な制御システムを示す図面である。

図１を参照すると、本発明の一実施例に係る制御システムは、マスタ制御機１０１、第１スレーブ制御機１０２、第２スレーブ制御機１０３を含む。図１には、２つのスレーブ制御機が示されているが、本発明の実施例に係る制御システムは、本発明が適用される環境により様々な個数のスレーブ制御機を含むことができる。また、各スレーブ制御機は、それぞれのサーボモータ及び当該サーボモータの加速度、発熱などを感知する一つ以上のセンサに連結できる。

マスタ制御機１０１は、入力装置、例えばＰＣ（図示せず）から制御する動作に関する命令を受信する。このとき、入力装置から受信した命令は、サーボモータの動作パターン中のいずれかに従う動作の命令を示す信号である。受信した命令に対応するパターンに応じてサーボモータが動作するように、マスタ制御機１０１は、各スレーブ制御機に備えられたＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）の再構成を指示する一つ以上の再構成情報を受信した命令にマッチングして格納することができる。例えば、マスタ制御機１０１は、入力装置から受信した命令及び上記命令にマッチングする再構成情報を含んでビットストリームを生成することができる。

例えば、図１に示すように、スレーブ制御機１０２、１０３が２つである場合、マスタ制御機１０１は、第１スレーブ制御機１０２に対応する第１再構成情報及び第２スレーブ制御機１０３に対応する第２再構成情報のうちの一つ以上を含んでビットストリームを生成することができる。

以下に、図２を参照してビットストリームの構造について詳細に説明する。

図２は、本発明の実施例により、制御システムのマスタ制御機が生成するビットストリームの構造を示す図面である。

マスタ制御機１０１は、入力装置から受信した命令に従って、第１スレーブ制御機１０２及び第２スレーブ制御機１０３のそれぞれに連結されているサーボモータを制御するために、第１スレーブ制御機１０２及び第２スレーブ制御機１０３に備えられたＦＰＧＡの再構成を指示する再構成情報を含むビットストリームを生成する。

このとき、マスタ制御機１０１は、ビットストリームにおいて各スレーブ制御機を識別できる情報であるスレーブ識別情報の後に再構成情報が位置するようにして、各スレーブ制御機が当該再構成情報の抽出を容易にすることができる。

例えば、図２に示された第１スレーブ識別情報２１０及び第１再構成情報２２０は、第１スレーブ制御機１０２に対応するスレーブ識別情報及び再構成情報であり、第２スレーブ識別情報２３０及び第２再構成情報２４０は、第２スレーブ制御機１０３に対応するスレーブ識別情報及び再構成情報である。第１スレーブ制御機１０２は、ビットストリームに含まれた第１スレーブ識別情報２１０を検索して、第１スレーブ識別情報２１０の後から次のスレーブ識別情報の前までのデータを第１再構成情報２２０として認識し、第１再構成情報２２０をビットストリームから抽出することができる。

再び図１を参照すると、マスタ制御機１０１は、入力装置から受信される命令について複数のビットストリームを周期的に生成することができる。

例えば、入力装置から受信した命令が、サーボモータの動作及び停止の過程を予め定められた周期ごとに交互に行うことを指示する命令である場合を仮定する。この場合、マスタ制御機１０１は、サーボモータの動作を行うための再構成情報を含むビットストリームと、サーボモータの停止を行うための再構成情を含むビットストリームとを予め定められた周期ごとに交互に生成することができる。以下では、図３を参照してマスタ制御機１０１の構成について詳細に説明する。

図３は、マスタ制御機の構成を概念的に示すブロック図である。図３を参照すると、マスタ制御機１０１は、ホスト通信部３１０、再構成情報組み合わせ部３２０、再構成ライブラリ格納部３３０、エントリ管理部３４０及びスレーブ通信部３５０を含む。

ホスト通信部３１０は、入力装置から使用者の命令を、ネットワークを介して受信する。 ホスト通信部３１０は、受信した命令を再構成情報組み合わせ部３２０に伝送する。

再構成情報組み合わせ部３２０は、ホスト通信部３１０から受信した命令に従って再構成ライブラリ格納部に格納されている一つ以上の関数情報を抽出し、抽出した関数情報を組み合わせて再構成情報を生成する。

ここで、本発明の実施例に係る関数情報は、スレーブ制御機のＦＰＧＡの各ゲートの間の連結関係に関する情報を含むことができ、ビット列などの様々な方式により表現できる。そして、本発明の実施例に係るＦＰＧＡは、関数情報により再構成されると特定機能を行うことができる。再構成情報を生成する過程は、後の図４を参照して詳細に説明する。このとき、再構成情報組み合わせ部３２０は、生成した再構成情報をエントリ管理部３４０に伝送する。

エントリ管理部３４０は、再構成情報組み合わせ部３２０から受信した再構成情報に基づいて、再構成時間情報及び再構成モード情報を生成する。

ここで、再構成時間情報とは、再構成情報を含むビットストリームを伝送する時点が、直ちに伝送するか、またはスレーブ通信部３５０がビットストリームを周期的に伝送する時点に伝送するかを示す情報である。

ここで、再構成モード情報とは、当該ビットストリームを受信した各スレーブ制御機が ＦＰＧＡを再構成するか否かを示す情報である。

エントリ管理部３４０は、再構成情報に再構成モード情報を挿入し、各再構成情報及びスレーブ識別情報を含むビットストリームを生成して、再構成時間情報と共にスレーブ通信部３５０に伝送する。

スレーブ通信部３５０は、再構成時間情報に応じてビットストリームを第１スレーブ制御機１０２または第２スレーブ制御機１０３に伝送する。すなわち、スレーブ通信部３５０は、再構成時間情報がビットストリームを直ちに伝送することを示す場合には、ビットストリームを直ちにスレーブ制御機に伝送し、再構成時間情報がビットストリームを伝送周期に応じて伝送することを示す場合には、スレーブ通信部３５０に指定された伝送周期が到来した時にビットストリームを伝送する。

再び図１を参照すると、マスタ制御機１０１は、生成したビットストリームを第１スレーブ制御機１０２に伝送する。このとき、マスタ制御機１０１は、第１スレーブ制御機１０２及び第２スレーブ制御機１０３と二重リング構造で連結できる。すなわち、マスタ制御機１０１が第１スレーブ制御機１０２に伝送したビットストリームを第２スレーブ制御機１０３が受信できない場合が生じ得る。この場合、二重リング構造を用いてマスタ制御機１０１は、生成したビットストリームを第２スレーブ制御機１０３に伝送することができる。したがって、本発明の実施例によれば、マスタ制御機１０１、第１スレーブ制御機１０２及び第２スレーブ制御機１０３の間のネットワークのうちの一部が断絶しても正常に動作することができる。

第１スレーブ制御機１０２は、マスタ制御機１０１から受信したビットストリームから再構成情報を抽出し、再構成情報によりＦＰＧＡを再構成し、再構成されたＦＰＧＡを用いてサーボモータを制御する。第１スレーブ制御機１０２の構造については、図５を参照して後述する。

図４は、マスタ制御機の再構成情報を生成する過程を示す図面である。

図４を参照すると、マスタ制御機１０１の再構成情報組み合わせ部３２０は、入力装置から命令を受信する。再構成情報組み合わせ部３２０は、受信した命令に従って、必要な関数情報を再構成ライブラリ格納部３３０から抽出する。再構成ライブラリ格納部３３０は、一つ以上の関数情報を格納しており、再構成情報組み合わせ部３２０は、使用者から受信できる各命令によるＦＰＧＡの再構成に必要な関数情報のリストを予め格納することができる。したがって、再構成情報組み合わせ部３２０は、命令を受信すると命令にマッチングする関数情報のリストを検索し、検索されたリストに含まれている関数情報を再構成ライブラリ格納部３３０から抽出し、関数情報を組み合わせて再構成情報を生成する。

例えば、再構成ライブラリ格納部３３０には、スレーブ制御機で行われるアルゴリズムに関する関数情報、サーボモータに関する感知機能を行うセンサからデータを受信する機能を示す関数情報、実際にモータ駆動を制御する機能を示す関数情報を格納することができる。再構成情報組み合わせ部３２０は、入力装置４１０から命令１を受信し、命令１にマッチングして格納された関数情報のリストを検索する。再構成情報組み合わせ部３２０は、関数情報のリストに含まれた関数情報がアルゴリズム１、センサ入力１、モータ駆動２であることを確認し、各関数情報を再構成ライブラリ格納部３３０から抽出する。再構成情報組み合わせ部３２０は、抽出した関数情報を組み合わせて命令１に対応する再構成情報４２０を生成する。再構成情報組み合わせ部３２０は、再構成情報４２０をエントリ管理部３４０に伝送できる。

上述したマスタ制御機１０１は、再構成情報組み合わせ部３２０から関数情報を抽出し、組み合わせることにより再構成情報を生成すると説明したが、再構成情報組み合わせ部３２０に、予め各命令に対応する再構成情報そのものを格納することができ、再構成情報組み合わせ部３２０が命令を受信する場合、当該命令に対応する再構成情報をエントリ管理部３４０に伝送することができる。したがって、マスタ制御機１０１は、別途の関数情報を組み合わせる過程を行わずに、再構成情報を抽出してエントリ管理部３４０に伝送することができる。

図５は、第１スレーブ制御機を構成する機能部を簡単に示すブロック図である。図５を参照すると、第１スレーブ制御機１０２は、制御部５１０及び再構成部５２０を含む。

制御部５１０は、マスタ制御機１０１からビットストリームを受信し、ビットストリームから再構成情報を抽出する。制御部５１０は、再構成情報に含まれている再構成モード情報がＦＰＧＡの再構成を示しているのかを確認する。再構成モード情報がＦＰＧＡの再構成を示していないと、制御部５１０は、ＦＰＧＡの再構成過程を行わない。再構成モード情報がＦＰＧＡの再構成を示す場合、制御部５１０は、再構成情報により再構成部５２０のゲートアレイ構造を再構成する。例えば、再構成情報が、センサからサーボモータに関するセンシングによるデータを受信し、受信したデータを予め指定されたアルゴリズムにより計算し、計算した結果に応じてサーボモータを制御する過程を行うＦＰＧＡ構造を示す場合、制御部５１０は、再構成情報に従ってＦＰＧＡを再構成するように再構成部５２０を制御する。

このとき、上述した制御部５１０は、再構成モード情報により再構成過程を行うことを決定したが、本発明の他の実施例によれば、制御部５１０は、ビットストリームに当該スレーブ制御機に対応する再構成情報が含まれているか否かに基づいて、ＦＰＧＡ再構成を行うか否かを判断することができる。

再構成部５２０は、ＦＰＧＡで構成された静的再構成モジュール５２３、第１動的再構成モジュール５２６及び第２動的再構成モジュール５２９を含む。静的再構成モジュール５２３は、サーボモータの動作を制御するモジュールであって、動的再構成モジュール、すなわち、第１動的再構成モジュール５２６または第２動的再構成モジュール５２９から受信した信号により、サーボモータが回転加速、逆回転加速、停止などを行うように制御することができる。静的再構成モジュール５２３は、サーボモータの動作を直接制御するため、第１スレーブ制御機１０２がサーボモータを制御する途中には再構成が行われない。しかし、静的再構成モジュール５２３は、サーボモータが他の機種の装置に取り替えられた場合には、再構成を行うことができる。より詳細には、使用者が入力装置を介して、取り替えられた他の機種の装置の制御を命令する場合、マスタ制御機１０１は、当該命令に対応するように静的再構成部５２３の再構成を示す再構成情報を含むビットストリームを、例えば第１スレーブ制御機１０２の制御部５１０に伝送することができる。そして、取り替えられた他の機種の装置を制御できるように、制御部５１０は、ビットストリームに含まれた再構成情報により静的再構成部５２３のゲートアレイ構造を再構成させる。

また、第１動的再構成モジュール５２６は、制御部５１０の制御により、静的再構成モジュール５２３と独立してＦＰＧＡが再構成される。すなわち、第１動的再構成モジュール５２６は、静的再構成モジュール５２３が現在サーボモータを制御していることや、再構成されている状態に関係なく再構成される。

例えば、動的再構成モジュール５２６は。サーボモータの回転速度を感知するセンサからサーボモータの回転速度を受信して、回転速度が指定された速度以上である場合は、サーボモータの回転速度に対し、定められたアルゴリズムに応じて演算を行うことができる。 動的再構成モジュール３２３は、演算の結果である制御値を静的再構成モジュール５２３に伝送することができる。そして、静的再構成モジュール３２３は、受信された制御値による速度で回転速度を調整することができる。

第１動的再構成モジュール５２６の再構成過程に対する他の例を挙げると、サーボモータの制御のために、第１センサ、第２センサ及び第３センサから順次にデータを受信して第１アルゴリズムを介して演算する必要があり、これに関するビットストリームをマスタ制御機１０１で生成すると仮定する。この場合、制御部５１０は、第１ビットストリームをマスタ制御機１０１から受信することができる。このとき、第１ビットストリームは、第１センサからデータを受信して予め指定された第１アルゴリズムを介して演算を行うＦＰＧＡ構造を示す再構成情報を含む。次いで、制御部５１０は。再構成情報によりＦＰＧＡ構造を再構成するように第１動的再構成モジュール５２６を制御する。このとき、第１静的再構成モジュール５２３は、サーボモータの制御過程を続けて行うことができる。動的再構成モジュール５２６は、再構成を完了した後に、ＦＰＧＡ構造に応じて第１センサからデータを受信し、第１アルゴリズムを介して演算された値である制御値を算出する。動的再構成モジュール５２６は、静的再構成モジュール５２３に制御値を伝送する。静的再構成モジュール５２３は制御値によりサーボモータの制御を続けて行う。

以後、制御部５１０は、第２ビットストリームをマスタ制御機１０１から受信することができる。このとき、第２ビットストリームは、第２センサからデータを受信して第１アルゴリズムを介して演算を行うＦＰＧＡ構造を示す再構成情報を含む。次いで、第１動的再構成モジュール５２６は、上述した過程を経て、第２センサからデータを受信するようにするＦＰＧＡ構造に再構成されて、動作を行う。また、静的再構成モジュール５２３は制御値によりサーボモータの制御を続けて行う。

以後、制御部５１０は、第３ビットストリームをマスタ制御機１０１から受信することができる。このとき、第３ビットストリームは、第３センサからデータを受信して第１アルゴリズムを介して演算を行うＦＰＧＡ構造を示す再構成情報を含む。次いで、第１動的再構成モジュール５２６は、上述した過程を経て、第３センサからデータを受信するようにするＦＰＧＡ構造に再構成されて、動作を行う。また、静的再構成モジュール５２３は制御値によりサーボモータの制御を続けて行う。

したがって、第１センサ、第２センサ及び第３センサから順次にデータを受信する機能を行うことができる。

従来の動作制御機は、各センサからデータを順次に受信する過程を行う必要がある場合、各センサからデータを受信するモジュールを全て具備しなければならなく、これにより、動作制御機の回路の大きさは大きくなるしかなかった。第１スレーブ制御機５１０は、静的再構成モジュール５２３を用いてサーボモータの制御を維持しながら、動的再構成モジュール５２６の一つを用いて、サーボモータを制御するための各センサからのデータを順次に受信することが可能である。よって、上述した制御システムは、従来の動作制御機に比べてその大きさを相対的に小さく実現できる。

このとき、上述した静的再構成モジュール５２３と第１動的再構成モジュール５２６の機能は、実施例に過ぎず、上述した機能に限定されない。すなわち、静的再構成モジュール５２３及び第１動的再構成モジュール５２６の機能は、制御部５１０が受信したビットストリームの再構成情報により変わることができる。

第２動的再構成モジュール５２９は、第１動的再構成モジュール５２６と同様の構成のモジュールであって、上述した第１動的再構成モジュール５２６の再構成過程と同様に再構成されることができる。

本発明の他の実施例によれば、制御部５１０は、ビットストリームから抽出した再構成情報の容量に応じて第１動的再構成モジュール５２６または第２動的再構成モジュール５２９のＦＰＧＡ構造を再構成することができる。

例えば、現在第１動的再構成モジュール５２６が動作していると仮定すると、制御部５１０は、再構成情報の容量が指定された容量以上である場合、現在動作していない第２動的再構成モジュール５２９のＦＰＧＡを再構成情報により再構成する。第２動的再構成モジュール５２９は、再構成が完了した後、再構成が完了したことを知らせる再構成完了信号を制御部５１０に伝送する。制御部５１０は、再構成完了信号を受信する場合、現在動作中の第１動的再構成モジュール５２６に動作の中止を要請する動作中止要請を伝送する。第１動的再構成モジュール５２６は、動作中止要請により動作を中止する。このとき、再構成情報によりＦＰＧＡの構造が再構成された第２動的再構成モジュール５２９が演算を行い、静的再構成モジュール５２３に演算結果を伝送することになる。そして、静的再構成モジュール４２３は、第２動的再構成モジュール５２６から演算結果の入力を受けてサーボモータを制御することができる。

上述した制御部５１０は、マスタ制御機１０１から受信したビットストリームの再構成情報の容量が指定された値以上であることを判断すると説明したが、実現方法に応じてマスタ制御機１０１のエントリ管理部３４０で再構成情報の容量が指定された値以上であることを判断し、これによる情報を再構成情報のヘッダに挿入することができる。このとき、制御部５１０は、再構成情報のヘッダから当該情報を確認して、第１動的再構成モジュール５２６または第２動的再構成モジュール５２９の再構成過程を行うことができる。

図６は、制御システムがサーボモータを動作制御する過程を示すフローチャートである。

図６を参照すると、ステップ６１０で、マスタ制御機１０１は入力装置から命令を受信する。

ステップ６２０で、マスタ制御機１０１は、ステップ６１０から受信した命令に従って、サーボモータを制御するためのビットストリームを生成する。このとき、マスタ制御機１０１は、命令に従ってサーボモータを制御するために必要とされるスレーブ制御機のＦＰＧＡ構造を示す再構成情報を含んだビットストリームを生成する。マスタ制御機１０１は、生成されたビットストリームを第１スレーブ制御機に伝送する。

ステップ６３０で、第１スレーブ制御機１０２は、受信したビットストリームから再構成情報を抽出する。このとき、第１スレーブ制御機は、再構成情報の抽出後に、ビットストリームを第２スレーブ制御機１０３に伝送することができる。ビットストリームを受信した第２スレーブ制御機１０３は、ステップ６３０以後の第１スレーブ制御機１０２が動作する過程と同様に行うことができる。

ステップ６４０で、第１スレーブ制御機１０２は、再構成情報によりＦＰＧＡモジュールである再構成部の構造を再構成する。このとき、第１スレーブ制御機１０２は、再構成情報により複数の動的再構成モジュールのうちの現在サーボモータを制御している第１動的再構成モジュール５２６を再構成したとき、第１スレーブ制御機１０２がサーボモータの制御を中断しなければならない場合に、第２動的再構成モジュール５２９の構成を再構成するようにする。第１スレーブ制御機１０２は、第２動的再構成モジュール５２９の再構成が完了すると第１動的再構成モジュール５２６の動作を中断させ、第２動的再構成モジュール５２９及び静的再構成モジュール５２３を用いてサーボモータを制御することができる。また、第１スレーブ制御機１０２は、再構成情報により静的再構成モジュール５２３、第１動的再構成モジュール５２６及び第２動的再構成モジュール５２９の再構成を独立して行うことができる。すなわち、第１スレーブ制御機１０２は、再構成情報に第１動的再構成モジュール５２６または第２動的再構成モジュール５２９に対する構造だけが示されている場合、静的再構成モジュール５２３がサーボモータを制御する間に、第１動的再構成モジュール５２６または第２動的再構成モジュール５２９を再構成することができる。

ステップ６５０で、第１スレーブ制御機１０２は、ステップ６４０から再構成された再構成部を用いてサーボモータの動作を制御する。

上述した制御システムは、サーボモータを制御するものとして説明したが、再構成情報を他の装置に適するように構成し、サーボモータ以外の装置を制御できることは明らかである。

以上では、本発明の実施例を中心に説明した。上述した実施例の以外の多くの実施例が本発明の特許請求範囲内に存在する。本発明が属する技術分野で通常の知識を有する者であれば、本発明が本発明の本質的な特性から逸脱しない範囲で変形された形態に実現できることを理解できよう。したがって、開示された実施例は限定的な観点ではなく説明的な観点で考慮されるべきである。本発明の範囲は、上述した説明ではなく特許請求範囲に示されており、それと同等な範囲内にあるあらゆる差異は本発明に含まれるものとして解釈されるべきである。

本発明の実施例に係る制御システム及びその方法は、使用者の入力によりゲートアレイ構造を再構成して、多様な機器を柔軟的に制御することができる。

本発明の実施例に係る制御システム及びその方法は、ゲートアレイの構造を再構成し、再構成されたゲートアレイを用いて装置を制御することにより、制御装置の大きさを小型化することができる。

Claims (8)

1. 使用者の命令に従って、再構成情報を含むビットストリームを生成するマスタ制御機と、
   第１スレーブ制御機と、を含み、
   前記第１スレーブ制御機は、
   前記再構成情報により再構成されて制御値を算出するゲートアレイ（ＦＰＧＡ：Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）である第１動的再構成モジュールと、
   前記制御値により対象装置の動作を制御するゲートアレイである静的再構成モジュールと、
   前記第１動的再構成モジュール及び前記静的再構成モジュールのうちの一つ以上を前記再構成情報により再構成する制御部と、
   を含み、
   前記第１スレーブ制御機は、
   前記再構成情報により再構成されて制御値を算出するゲートアレイである第２動的再構成モジュールをさらに含み、
   前記制御部は、
   前記再構成情報の容量が指定された値以上である場合、前記再構成情報により前記第２動的再構成モジュールを再構成するように制御し、前記第２動的再構成モジュールの再構成が完了するまで前記第１動的再構成モジュールの作動を維持することを特徴とする動作中に再構成可能な制御システム。
2. 前記制御部は、前記静的再構成モジュールの動作と独立して前記第１及び第２動的再構成モジュールのゲートアレイ構造を再構成することを特徴とする請求項１に記載の動作中に再構成可能な制御システム。
3. 前記制御部は、
   前記第２動的再構成モジュールの再構成が完了した場合、前記第１動的再構成モジュールの動作を中止させることを特徴とする請求項２に記載の動作中に再構成可能な制御システム。
4. 使用者の命令に従って、再構成情報を含むビットストリームを生成するマスタ制御機と、
   第１スレーブ制御機と、を含み、
   前記第１スレーブ制御機は、
   前記再構成情報により再構成されて制御値を算出するゲートアレイ（ＦＰＧＡ：Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）である第１動的再構成モジュールと、
   前記制御値により対象装置の動作を制御するゲートアレイである静的再構成モジュールと、
   前記第１動的再構成モジュール及び前記静的再構成モジュールのうちの一つ以上を前記再構成情報により再構成する制御部と、
   を含み、
   前記マスタ制御機は、
   前記第１動的再構成モジュールまたは前記静的再構成モジュールの各ゲートの間の連結関係を示す関数情報を格納する再構成ライブラリ格納部と、
   前記命令に従って前記関数情報を抽出し、抽出した前記関数情報を組み合わせて前記再構成情報を生成する再構成情報組み合わせ部と、
   前記再構成情報を含むビットストリームを生成するエントリ管理部と、
   を含むことを特徴とする動作中に再構成可能な制御システム。
5. 前記ビットストリームを前記第１スレーブ制御機に伝送するスレーブ通信部をさらに含み、
   前記エントリ管理部が前記命令による前記ビットストリームを伝送する時点である再構成時間情報を生成した場合、前記スレーブ通信部は、前記再構成時間情報により予め定められた周期が到来した時点または前記ビットストリームが生成された時点に、前記ビットストリームを前記第１スレーブ制御機に伝送することを特徴とする請求項４に記載の動作中に再構成可能な制御システム。
6. 使用者の命令に従って、再構成情報を含むビットストリームを生成するマスタ制御機と、
   第１スレーブ制御機と、を含み、
   前記第１スレーブ制御機は、
   前記再構成情報により再構成されて制御値を算出するゲートアレイ（ＦＰＧＡ：Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）である第１動的再構成モジュールと、
   前記制御値により対象装置の動作を制御するゲートアレイである静的再構成モジュールと、
   前記第１動的再構成モジュール及び前記静的再構成モジュールのうちの一つ以上を前記再構成情報により再構成する制御部と、
   前記第１スレーブ制御機と同様の構成の制御機である第２スレーブ制御機と、
   を含み、
   前記マスタ制御機は、前記第１スレーブ制御機及び前記第２スレーブ制御機のそれぞれに対応する再構成情報を含む前記ビットストリームを生成することを特徴とする動作中に再構成可能な制御システム。
7. 前記マスタ制御機、前記第１スレーブ制御機及び前記第２スレーブ制御機は、二重リング構造のネットワークで連結されたことを特徴とする請求項６に記載の動作中に再構成可能な制御システム。
8. 前記対象装置が変更される場合、
   前記静的再構成モジュールは、前記再構成情報により再構成されるゲートアレイであることを特徴とする請求項１に記載の動作中に再構成可能な制御システム。
   

Images