JP5646764B2 - 動作中に再構成可能な制御システム及びその方法 - Google Patents
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Description
Claims (8)
- 使用者の命令に従って、再構成情報を含むビットストリームを生成するマスタ制御機と、
第1スレーブ制御機と、を含み、
前記第1スレーブ制御機は、
前記再構成情報により再構成されて制御値を算出するゲートアレイ(FPGA:Field Programmable Gate Array)である第1動的再構成モジュールと、
前記制御値により対象装置の動作を制御するゲートアレイである静的再構成モジュールと、
前記第1動的再構成モジュール及び前記静的再構成モジュールのうちの一つ以上を前記再構成情報により再構成する制御部と、
を含み、
前記第1スレーブ制御機は、
前記再構成情報により再構成されて制御値を算出するゲートアレイである第2動的再構成モジュールをさらに含み、
前記制御部は、
前記再構成情報の容量が指定された値以上である場合、前記再構成情報により前記第2動的再構成モジュールを再構成するように制御し、前記第2動的再構成モジュールの再構成が完了するまで前記第1動的再構成モジュールの作動を維持することを特徴とする動作中に再構成可能な制御システム。 - 前記制御部は、前記静的再構成モジュールの動作と独立して前記第1及び第2動的再構成モジュールのゲートアレイ構造を再構成することを特徴とする請求項1に記載の動作中に再構成可能な制御システム。
- 前記制御部は、
前記第2動的再構成モジュールの再構成が完了した場合、前記第1動的再構成モジュールの動作を中止させることを特徴とする請求項2に記載の動作中に再構成可能な制御システム。 - 使用者の命令に従って、再構成情報を含むビットストリームを生成するマスタ制御機と、
第1スレーブ制御機と、を含み、
前記第1スレーブ制御機は、
前記再構成情報により再構成されて制御値を算出するゲートアレイ(FPGA:Field Programmable Gate Array)である第1動的再構成モジュールと、
前記制御値により対象装置の動作を制御するゲートアレイである静的再構成モジュールと、
前記第1動的再構成モジュール及び前記静的再構成モジュールのうちの一つ以上を前記再構成情報により再構成する制御部と、
を含み、
前記マスタ制御機は、
前記第1動的再構成モジュールまたは前記静的再構成モジュールの各ゲートの間の連結関係を示す関数情報を格納する再構成ライブラリ格納部と、
前記命令に従って前記関数情報を抽出し、抽出した前記関数情報を組み合わせて前記再構成情報を生成する再構成情報組み合わせ部と、
前記再構成情報を含むビットストリームを生成するエントリ管理部と、
を含むことを特徴とする動作中に再構成可能な制御システム。 - 前記ビットストリームを前記第1スレーブ制御機に伝送するスレーブ通信部をさらに含み、
前記エントリ管理部が前記命令による前記ビットストリームを伝送する時点である再構成時間情報を生成した場合、前記スレーブ通信部は、前記再構成時間情報により予め定められた周期が到来した時点または前記ビットストリームが生成された時点に、前記ビットストリームを前記第1スレーブ制御機に伝送することを特徴とする請求項4に記載の動作中に再構成可能な制御システム。 - 使用者の命令に従って、再構成情報を含むビットストリームを生成するマスタ制御機と、
第1スレーブ制御機と、を含み、
前記第1スレーブ制御機は、
前記再構成情報により再構成されて制御値を算出するゲートアレイ(FPGA:Field Programmable Gate Array)である第1動的再構成モジュールと、
前記制御値により対象装置の動作を制御するゲートアレイである静的再構成モジュールと、
前記第1動的再構成モジュール及び前記静的再構成モジュールのうちの一つ以上を前記再構成情報により再構成する制御部と、
前記第1スレーブ制御機と同様の構成の制御機である第2スレーブ制御機と、
を含み、
前記マスタ制御機は、前記第1スレーブ制御機及び前記第2スレーブ制御機のそれぞれに対応する再構成情報を含む前記ビットストリームを生成することを特徴とする動作中に再構成可能な制御システム。 - 前記マスタ制御機、前記第1スレーブ制御機及び前記第2スレーブ制御機は、二重リング構造のネットワークで連結されたことを特徴とする請求項6に記載の動作中に再構成可能な制御システム。
- 前記対象装置が変更される場合、
前記静的再構成モジュールは、前記再構成情報により再構成されるゲートアレイであることを特徴とする請求項1に記載の動作中に再構成可能な制御システム。
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