JP5644337B2 - Display device, drive control method thereof, and electronic apparatus - Google Patents

Description

本発明は、表示装置及びその駆動制御方法、並びに、該表示装置を備えた電子機器に関する。 The present invention, the display device and a drive control method thereof, and an electronic apparatus including the display device.

表示装置がインターレース方式の画像データの奇数フィールド期間と偶数フィールド期間との画像データを一旦フレームメモリに記憶し、フレームメモリに記憶された画像データを線順次方式で表示する技術が提案されている（例えば、特許文献１を参照。）。
偶数フィールド期間は、奇数フィールド期間に対して時間的に遅れた画像である。このため、フレームメモリに記憶された画像データを線順次方式で表示すると、表示パネルの偶数行に表示される画像と奇数行に表示される画像との間に偶数フィールド期間と奇数フィールド期間との時間差に基づくずれを生じる。また、このような線順次方式の表示周波数は、インターレース方式の表示周波数の１／２となり、フリッカが発生しやすくなる。 There has been proposed a technique in which a display device temporarily stores image data of an odd field period and an even field period of interlaced image data in a frame memory, and displays the image data stored in the frame memory by a line sequential method ( For example, see Patent Document 1.)
The even field period is an image delayed in time with respect to the odd field period. For this reason, when the image data stored in the frame memory is displayed in a line sequential manner, an even field period and an odd field period are between the image displayed on the even line and the image displayed on the odd line of the display panel. Deviation based on time difference occurs. Further, the display frequency of such a line sequential method is ½ of the display frequency of the interlace method, and flicker is likely to occur.

このような不都合を解消するため、この種の表示装置は、表示パネルの奇数行に表示する画像と偶数行に表示する画像との間の時間差を補正したり、フレーム間に新たなフレームを追加したりする。   In order to eliminate such inconvenience, this type of display device corrects the time difference between the image displayed on the odd-numbered lines and the image displayed on the even-numbered lines of the display panel, or adds a new frame between the frames. To do.

特開２００３−３６０５６号公報JP 2003-36056 A

しかし、表示パネルの奇数行に表示する画像と偶数行に表示する画像との間の時間差を補正したり、フレーム間に新たなフレームを追加したりするためには、高速に画像処理をすることができる回路が必要であり、その分コストが高くなるという問題があった。   However, in order to correct the time difference between the image displayed on the odd-numbered lines and the image displayed on the even-numbered lines of the display panel, or to add a new frame between the frames, high-speed image processing is required. Therefore, there is a problem that a circuit capable of performing the above-described operation is required, and the cost is increased accordingly.

本発明は、上記実情に鑑みてなされたものであり、表示品位が良好であり、且つ、コストを抑えることができる表示装置及びその駆動制御方法、並びに、該表示装置を備えた電子機器を提供することを目的とする。 The present invention has been made in view of the above circumstances, a good display quality, and, the display device and a driving control method thereof Ru can suppress the cost, as well as, an electronic apparatus having the display device The purpose is to provide.

上記目的を達成するため、本発明の第１の観点に係る表示装置は、
画像データに応じた画像情報を表示する表示装置であって、
複数の行及び複数の列に沿って発光素子を有する画素が２次元配列された表示パネルと、
前記画像データに応じて前記表示パネルを駆動して、該表示パネルに前記画像情報を表示させる表示駆動装置と、
を有し、
前記画像データは複数のフィールド期間を有するインターレース信号であり、
前記表示駆動装置は、前記画像データの前記各フィールド期間に対応する期間において、前記表示パネルの隣接する二以上の所定数の行の内の特定の一つの行に配設された第１画素を、当該第１画素に対応した画像データにより、前記画像データの階調値に応じた表示輝度階調とするように動作させ、前記画像データの階調値が、前記発光素子が非発光となる第１階調値であるとき及び前記発光素子が発光している状態で最も低い発光輝度となる第２階調値であるときを除いて、前記画像データの階調値を低下させるように補正した補正画像データを生成して、前記所定数の行の内の前記特定の行を除く行に配設された第２画素を、前記補正画像データにより、前記第１画素の表示輝度階調より低い補正表示輝度階調とするように動作させる制御回路を備えることを特徴とする。 In order to achieve the above object, a display device according to the first aspect of the present invention provides:
A display device that displays image information according to image data,
A display panel in which pixels having light emitting elements along a plurality of rows and columns are two-dimensionally arranged;
A display driving device for driving the display panel according to the image data and displaying the image information on the display panel;
Have
The image data is an interlaced signal having a plurality of field periods;
The display driving device includes: a first pixel disposed in a specific row among a predetermined number of two or more adjacent rows of the display panel in a period corresponding to each field period of the image data. by images data corresponding to the first pixel, is operated so as to display the luminance gradation corresponding to the gradation value of the image data, the gradation value of the previous outs image data, the light emitting element The gradation value of the image data is reduced except when the first gradation value is non-light emitting and when the second gradation value is the lowest light emitting luminance when the light emitting element is emitting light. The corrected image data corrected so as to be generated is generated, and the second pixels arranged in the rows excluding the specific row among the predetermined number of rows are displayed on the first pixel by the corrected image data. Operate so that the corrected display brightness gradation is lower than the brightness gradation. Characterized in that to obtain Bei the control circuit.

前記画像データは奇数フィールド期間と偶数フィールド期間とを有し、
前記制御回路は、
前記奇数フィールド期間に対応する期間において、
前記表示パネルの第（２ｋ−１）行（ｋ：自然数）に配設された前記画素の表示輝度階調を、前記表示パネルの第（２ｋ−１）行に対応する第１画像データにより、該第１画像データの階調値に応じた第１の輝度階調とするように動作させ、
前記表示パネルの第２ｋ行又は第（２ｋ−２）行の一方に配設された前記画素の表示輝度階調を、前記表示パネルの第（２ｋ−１）行に対応する前記第１画像データの階調値を低下させるように補正した第３画像データにより、該第３画像データの階調値に応じた、該第１の輝度階調より低い第３の輝度階調とするように動作させ、
前記偶数フィールド期間に対応する期間において、
前記表示パネルの第２ｋ行に配設された前記画素の表示輝度階調を、前記表示パネルの第２ｋ行に対応する第２画像データにより、該第２画像データの階調値に応じた第２の輝度階調とするように動作させ、
前記表示パネルの第（２ｋ−１）行又は第（２ｋ＋１）行の一方に配設された前記画素の表示輝度階調を、前記表示パネルの第２ｋ行に対応する前記第２画像データの階調値を低下させるように補正した第４画像データにより、該第４画像データの階調値に応じた、前記第２の輝度階調より低い第４の輝度階調とするように動作させてもよい。 The image data has an odd field period and an even field period,
The control circuit includes:
In a period corresponding to the odd field period,
The display luminance gradation of the pixels arranged in the (2k-1) th row (k: natural number) of the display panel is determined by the first image data corresponding to the (2k-1) th row of the display panel. operated to the first luminance gradation corresponding to the gradation value of the first image data,
The first image data corresponding to the (2k-1) th row of the display panel, with the display luminance gradation of the pixels arranged in one of the 2kth row or the (2k-2) th row of the display panel. the third image data corrected to decrease the tone values corresponding to the gradation value of the third image data, operates to lower than the luminance gradation of the first third luminance gradation Let
In a period corresponding to the even field period,
The display luminance gradation of the pixels arranged in the 2k rows of the display panel, the second image data corresponding to the 2k rows of the display panel, first according to the tone value of the second image data 2 brightness gradations,
The display luminance gradation of the pixels arranged in one of the (2k−1) th row or the (2k + 1) th row of the display panel is set to a level of the second image data corresponding to the 2k row of the display panel. the fourth image data corrected to reduce the tone value, corresponding to the gray scale value of the fourth image data, by operating so as to lower than said second luminance gradation fourth luminance gradation Also good.

前記表示装置は、前記画素を駆動する駆動信号を生成して、前記画素に供給するデータドライバを備え、
前記画像データは複数ビットのデジタル信号からなり、
前記第３の輝度階調及び前記第４の輝度階調は、それぞれ、前記第１の輝度階調及び前記第２の輝度階調に対して１／２の輝度に設定され、
前記データドライバは、前記画像データを１ビット下位にシフトさせた１／２画像データを生成する演算回路を有してもよい。 The display device includes a data driver that generates a driving signal for driving the pixel and supplies the driving signal to the pixel,
The image data comprises a multi-bit digital signal,
The third luminance gradation and the fourth luminance gradation are respectively set to half the luminance with respect to the first luminance gradation and the second luminance gradation,
The data driver may include an arithmetic circuit that generates ½ image data obtained by shifting the image data to one bit lower.

前記データドライバは、前記画像データをラッチするラッチ回路と、デジタル信号に対応したアナログ電圧を生成するデジタル・アナログ変換回路と、を有し、
前記演算回路は、前記ラッチ回路と前記デジタル・アナログ変換回路との間に設けられていてもよい。 The data driver includes a latch circuit that latches the image data, and a digital / analog conversion circuit that generates an analog voltage corresponding to a digital signal,
The arithmetic circuit may be provided between the latch circuit and the digital / analog conversion circuit.

前記データドライバは、前記画像データを取り込むデータレジスタ回路を有し、
前記演算回路は、前記データレジスタ回路の入力側に接続され、前記画像データが供給されてもよい。 The data driver has a data register circuit that captures the image data,
The arithmetic circuit may be connected to an input side of the data register circuit and supplied with the image data.

前記データドライバは、前記画像データの階調値に応じた電圧値を有する階調電圧に対し、前記画素を前記第３の輝度階調及び前記第４の輝度階調で動作させるように前記電圧値を低下させた補正階調電圧を生成する電圧調整回路を有してもよい。   The data driver is configured to operate the pixel at the third luminance gradation and the fourth luminance gradation with respect to a gradation voltage having a voltage value corresponding to a gradation value of the image data. You may have a voltage adjustment circuit which produces | generates the correction | amendment gradation voltage which reduced the value.

上記目的を達成するため、本発明の第２の観点に係る電子機器は、前記表示装置が実装されてなることを特徴とする。 In order to achieve the above object, an electronic apparatus according to a second aspect of the present invention is characterized in that the display device is mounted.

上記目的を達成するため、本発明の第３の観点に係る表示装置の駆動制御方法は、
複数の行及び複数の列に沿って発光素子を有する画素が２次元配列された表示パネルを、複数フィールド期間を有するインターレース信号である画像データに応じて駆動して、前記表示パネルに前記画像データに応じた画像情報を表示する表示装置の駆動制御方法であって、
前記画像データの前記各フィールド期間に対応する期間において、前記表示パネルの隣接する二以上の所定数の行の内の特定の一つの行に配設された第１画素を、当該第１画素に対応した画像データにより、前記画像データの階調値に応じた表示輝度階調とするように動作させる第１表示ステップと、
前記画像データの階調値が、前記発光素子が非発光となる第１階調値であるとき及び前記発光素子が発光している状態で最も低い発光輝度となる第２階調値であるときを除いて、前記画像データの階調値を低下させるように補正した補正画像データを生成して、前記所定数の行の内の前記特定の行を除く行に配設された第２画素を、前記補正画像データにより、前記第１画素の表示輝度階調より低い補正表示輝度階調とするように動作させる第２表示ステップと、
を含むことを特徴とする。 In order to achieve the above object, a display device drive control method according to a third aspect of the present invention includes:
A display panel in which pixels having light-emitting elements are two-dimensionally arranged along a plurality of rows and a plurality of columns is driven according to image data that is an interlace signal having a plurality of field periods, and the display panel receives the image data A display device drive control method for displaying image information according to
In a period corresponding to each field period of the image data, a first pixel disposed in a specific one of a predetermined number of two or more adjacent rows of the display panel is used as the first pixel. by the corresponding images data, a first display step of operating such a display luminance gradation corresponding to the gradation value of the image data,
In previous gradation value of outs image data, the second gradation value becomes the lowest light emission luminance in the state in which the light emitting element non when emission to become a first gradation value and the light emitting element emits light Except for a certain time, corrected image data corrected so as to reduce the gradation value of the image data is generated, and a second of the predetermined number of rows , excluding the specific row, is disposed in the second row . pixels, by the corrected image data, and a second display step of operating so as to lower correction display luminance gradation than the display luminance gradation of the first pixel,
It is characterized by including.

前記画像データは奇数フィールド期間と偶数フィールド期間とを有し、
前記第１表示ステップは、
前記奇数フィールド期間に対応する期間において、
前記表示パネルの第（２ｋ−１）行（ｋ：自然数）に配設された前記画素の表示輝度階調を、前記表示パネルの第（２ｋ−１）行に対応する第１画像データにより、該第１画像データの階調値に応じた第１の輝度階調とするように動作させる第１輝度階調表示ステップと、
前記偶数フィールド期間に対応する期間において、前記表示パネルの第２ｋ行に配設された前記画素の表示輝度階調を、前記表示パネルの第２ｋ行に対応する第２画像データにより、該第２画像データの階調値に応じた第２の輝度階調とするように動作させる第２輝度階調表示ステップと、を含み、
前記第２表示ステップは、
前記奇数フィールド期間に対応する期間において、前記表示パネルの第２ｋ行又は第（２ｋ−２）行の一方に配設された前記画素の表示輝度階調を、前記表示パネルの第（２ｋ−１）行に対応する前記第１画像データの階調値を低下させるように補正した第３画像データにより、該第３画像データの階調値に応じた、前記第１の輝度階調より低い第３の輝度階調とするように動作させる第３輝度階調表示ステップと、
前記偶数フィールド期間に対応する期間において、前記表示パネルの第（２ｋ−１）行又は第（２ｋ＋１）行の一方に配設された前記画素の表示輝度階調を、前記表示パネルの第２ｋ行に対応する前記第２画像データの階調値を低下させるように補正した第４画像データにより、該第４画像データの階調値に応じた、前記第２の輝度階調より低い第４の輝度階調とするように動作させる第４輝度階調表示ステップと、を含んでもよい。 The image data has an odd field period and an even field period,
The first display step includes
In a period corresponding to the odd field period,
The display luminance gradation of the pixels arranged in the (2k-1) th row (k: natural number) of the display panel is determined by the first image data corresponding to the (2k-1) th row of the display panel. a first luminance gradation display step of operating to the first luminance gradation corresponding to the gradation value of the first image data,
During the period corresponding to the even field period, the display luminance gradation of the pixels arranged in the 2k rows of the display panel, the second image data corresponding to the 2k rows of the display panel, the second A second luminance gradation display step that operates to obtain a second luminance gradation according to the gradation value of the image data,
The second display step includes
In a period corresponding to the odd-numbered field period, the display luminance gradation of the pixel arranged in one of the 2k-th row or the (2k-2) -th row of the display panel is set to the (2k-1) -th display pixel. ) by the third image data corrected to reduce the tone value of the first image data corresponding to the row, according to the gradation value of the third image data, lower than the first luminance gradation first A third luminance gradation display step which is operated to obtain a luminance gradation of 3,
In a period corresponding to the even field period, the display luminance gradation of the pixel arranged in one of the (2k−1) th row or the (2k + 1) th row of the display panel is set to the second kth row of the display panel. corresponding to the fourth image data corrected to reduce the tone value of the second image data, corresponding to the gradation value of the fourth image data, the second fourth lower than the luminance gradation And a fourth luminance gradation display step that operates to obtain luminance gradation.

本発明によれば、ユーザは低い階調で表示された画像を１つ前に表示されたフィールド期間の画像の残像として知覚する。このため、表示装置の垂直解像度は良好となり、表示品位が良好となる。
また、本願発明によれば、奇数フィールド期間の画像の輝度階調を低下させて偶数行の画素に表示させ、偶数フィールド期間の画像の輝度階調を低下させて奇数行の画素に表示させるという簡単な処理で対応できる。このため、簡単な構成を採用でき、コストを抑えることができる。 According to the present invention, the user perceives an image displayed with a low gradation as an afterimage of the image of the field period displayed immediately before. For this reason, the vertical resolution of the display device is good, and the display quality is good.
Further, according to the present invention, the luminance gradation of the image in the odd field period is reduced and displayed on the pixels in the even rows, and the luminance gradation of the image in the even field period is reduced and displayed on the pixels in the odd rows. It can be handled with simple processing. For this reason, a simple configuration can be adopted, and the cost can be suppressed.

本発明の実施形態に係る表示装置の構成を示すブロック図である。It is a block diagram which shows the structure of the display apparatus which concerns on embodiment of this invention. 図１に示す画素の回路図である。FIG. 2 is a circuit diagram of the pixel shown in FIG. 1. （ａ）は、図１に示すデータドライバの構成の一例を示す図、（ｂ）は演算回路の構成の一例を示す図である。(A) is a figure which shows an example of a structure of the data driver shown in FIG. 1, (b) is a figure which shows an example of a structure of an arithmetic circuit. （ａ−１）及び（ａ−２）は、奇数フィールド表示処理を説明するための図であり、（ｂ−１）及び（ｂ−２）は、偶数フィールド表示処理を説明するための図である。(A-1) and (a-2) are diagrams for explaining odd field display processing, and (b-1) and (b-2) are diagrams for explaining even field display processing. is there. 奇数フィールド表示処理のタイミングチャートである。It is a timing chart of odd field display processing. 偶数フィールド表示処理のタイミングチャートである。It is a timing chart of even field display processing. ゲートラインＧＬ１にハイレベル電圧ＶＧＨを印加した際の、奇数フィールド表示処理を説明するための図である。It is a figure for demonstrating the odd number field display process at the time of applying the high level voltage VGH to the gate line GL1. ゲートラインＧＬ２にハイレベル電圧ＶＧＨを印加した際の、奇数フィールド表示処理を説明するための図である。It is a figure for demonstrating the odd number field display process at the time of applying the high level voltage VGH to the gate line GL2. ゲートラインＧＬ１にハイレベル電圧ＶＧＨを印加した際の、偶数フィールド表示処理を説明するための図である。It is a figure for demonstrating the even field display process at the time of applying the high level voltage VGH to the gate line GL1. ゲートラインＧＬ２にハイレベル電圧ＶＧＨを印加した際の、偶数フィールド表示処理を説明するための図である。It is a figure for demonstrating the even-numbered field display process at the time of applying the high level voltage VGH to the gate line GL2. Ｄ／Ａコンバータから供給された電圧信号を１／２するように構成したデータドライバの一例を示す図である。It is a figure which shows an example of the data driver comprised so that the voltage signal supplied from the D / A converter might be halved. データレジスタに入力する前の画像データを１／２するように構成したデータドライバの一例を示す図である。It is a figure which shows an example of the data driver comprised so that the image data before inputting into a data register may be halved. 図１に示す表示装置を適用したデジタルカメラの構成を示す図である。It is a figure which shows the structure of the digital camera to which the display apparatus shown in FIG. 1 is applied. 図１に示す表示装置を適用した薄型テレビジョンの構成を示す図である。It is a figure which shows the structure of the thin-type television to which the display apparatus shown in FIG. 1 is applied. 図１に示す表示装置を適用したモバイル型のパーソナルコンピュータの構成を示す図である。It is a figure which shows the structure of the mobile type personal computer to which the display apparatus shown in FIG. 1 is applied. 図１に示す表示装置を適用した携帯電話の構成を示す図である。It is a figure which shows the structure of the mobile telephone to which the display apparatus shown in FIG. 1 is applied.

本発明の実施形態に係る表示装置１０を、以下図面を参照して説明する。   A display device 10 according to an embodiment of the present invention will be described below with reference to the drawings.

表示装置１０は、画像を表示する装置であって、図１に示すように、パネル部１０１と、制御回路１０２と、から構成される。   The display device 10 is a device that displays an image, and includes a panel unit 101 and a control circuit 102 as shown in FIG.

パネル部１０１はアクティブ駆動型の有機ＥＬ表示パネルであり、ゲートドライバ（セレクトドライバ）１０１１と、データドライバ１０１２と、行方向に配置される複数のゲートラインＧＬｉ（ｉ＝１、２，…、ｎ）と、列方向に配置される複数のデータラインＤＬｊ（ｊ＝１、２，…、ｍ）と、ｎ行ｍ列に配列された複数の画素Ｐ（ｉ，ｊ）（ｉ＝１、２，…、ｎ；ｊ＝１、２，…、ｍ）と、から構成される。   The panel unit 101 is an active drive type organic EL display panel, which includes a gate driver (select driver) 1011, a data driver 1012, and a plurality of gate lines GLi (i = 1, 2,..., N) arranged in the row direction. ), A plurality of data lines DLj (j = 1, 2,..., M) arranged in the column direction, and a plurality of pixels P (i, j) (i = 1, 2) arranged in n rows and m columns. , ..., n; j = 1, 2, ..., m).

画素Ｐ（ｉ，ｊ）は、図２に示すように、トランジスタＴ１と、トランジスタＴ２と、補助容量ＣＳと、有機ＥＬ（Organic Electro-Luminescence）素子ＯＥＬと、から構成される。画素Ｐ（ｉ，ｊ）は、ゲートラインＧＬｉとデータラインＤＬｊとの交点の近傍に配置される。   As shown in FIG. 2, the pixel P (i, j) includes a transistor T1, a transistor T2, an auxiliary capacitor CS, and an organic EL (Organic Electro-Luminescence) element OEL. The pixel P (i, j) is disposed in the vicinity of the intersection of the gate line GLi and the data line DLj.

画素Ｐ（ｉ，ｊ）のトランジスタＴ１は、ＮＭＯＳ（Negative channel Metal Oxide Semiconductor）から構成される。トランジスタＴ１のゲートはゲートラインＧＬｉに接続される。また、トランジスタＴ１のドレインは、データラインＤＬｊに接続される。更に、トランジスタＴ１のソースは、トランジスタＴ２のゲートに接続される。
トランジスタＴ１は、ゲートラインＧＬｉにハイレベルの信号（ＶＧＨ）が印加されると、オンし、データラインＤＬｉ上の電圧信号をトランジスタＴ２のゲートに印加するトランスファゲートとして機能する。 The transistor T1 of the pixel P (i, j) is configured by NMOS (Negative channel Metal Oxide Semiconductor). The gate of the transistor T1 is connected to the gate line GLi. The drain of the transistor T1 is connected to the data line DLj. Further, the source of the transistor T1 is connected to the gate of the transistor T2.
The transistor T1 is turned on when a high level signal (VGH) is applied to the gate line GLi, and functions as a transfer gate that applies a voltage signal on the data line DLi to the gate of the transistor T2.

画素Ｐ（ｉ，ｊ）のトランジスタＴ２は、ＰＭＯＳ（Positive channel Metal Oxide Semiconductor）から構成される。トランジスタＴ２のゲートは、トランジスタＴ１のソースに接続される。また、トランジスタＴ２のソースは、アノードとしての電源供給回路に接続される。更に、トランジスタＴ２のドレインは、有機ＥＬ素子ＯＥＬのアノードに接続される。ここで、電源供給回路は所定の電圧Ｖ＿ＡＮＯＤＥ（Ｖ）をトランジスタＴ２のソースに印加する。   The transistor T2 of the pixel P (i, j) is configured by a PMOS (Positive channel Metal Oxide Semiconductor). The gate of the transistor T2 is connected to the source of the transistor T1. The source of the transistor T2 is connected to a power supply circuit as an anode. Further, the drain of the transistor T2 is connected to the anode of the organic EL element OEL. Here, the power supply circuit applies a predetermined voltage V_ANODE (V) to the source of the transistor T2.

ゲートラインＧＬｉにＶＧＨが印加され、トランジスタＴ１がオンの場合に、データドライバ１０１２は、データラインＤＬｊに画像データに対応する電圧信号Ｖｄ（ｉ，ｊ）（ｉ＝１、２，…、ｎ；ｊ＝１、２，…、ｍ）を印加する。これにより、トランジスタＴ２のゲート及びに補助容量ＣＳに電圧信号Ｖｄ（ｉ，ｊ）が印加される（書き込まれる）。そして、トランジスタＴ２のゲートに印加された電圧信号Ｖｄ（ｉ，ｊ）に対応する電流ＩＥＬ（ｉ，ｊ）がアノード、トランジスタＴ２、有機ＥＬ素子ＯＥＬ、カソードに流れ、有機ＥＬ素子ＯＥＬが発光する。このため、トランジスタＴ２は、有機ＥＬ素子ＯＥＬの駆動用トランジスタとして機能する。   When VGH is applied to the gate line GLi and the transistor T1 is turned on, the data driver 1012 sends a voltage signal Vd (i, j) (i = 1, 2,..., N) corresponding to the image data to the data line DLj. j = 1, 2,..., m) is applied. As a result, the voltage signal Vd (i, j) is applied (written) to the gate of the transistor T2 and the auxiliary capacitor CS. A current IEL (i, j) corresponding to the voltage signal Vd (i, j) applied to the gate of the transistor T2 flows to the anode, the transistor T2, the organic EL element OEL, and the cathode, and the organic EL element OEL emits light. . Therefore, the transistor T2 functions as a driving transistor for the organic EL element OEL.

画素Ｐ（ｉ，ｊ）の補助容量ＣＳは、コンデンサーから構成される。補助容量ＣＳの一方の端子は、トランジスタＴ２のゲートに接続され、他方の端子は、トランジスタＴ２のソースに接続される。
補助容量ＣＳに電圧信号Ｖｄ（ｉ，ｊ）が印加されると、補助容量ＣＳは電圧信号Ｖｄ（ｉ，ｊ）を保持する。このため、この電圧信号Ｖｄ（ｉ，ｊ）に対応する電流ＩＥＬ（ｉ，ｊ）がアノード、トランジスタＴ２、有機ＥＬ素子ＯＥＬ、カソードに流れ続ける。 The auxiliary capacitor CS of the pixel P (i, j) is composed of a capacitor. One terminal of the auxiliary capacitor CS is connected to the gate of the transistor T2, and the other terminal is connected to the source of the transistor T2.
When the voltage signal Vd (i, j) is applied to the auxiliary capacitor CS, the auxiliary capacitor CS holds the voltage signal Vd (i, j). Therefore, the current IEL (i, j) corresponding to this voltage signal Vd (i, j) continues to flow to the anode, the transistor T2, the organic EL element OEL, and the cathode.

有機ＥＬ素子ＯＥＬは、有機化合物に注入された電子と正孔との再結合によって生じた励起子によって発光する自発光型の表示素子であり、供給された電流の電流値に対応する輝度で発光する。
有機ＥＬ素子ＯＥＬのアノードは、トランジスタＴ２のドレインに接続される。また、有機ＥＬ素子ＯＥＬのカソードは、接地される。 The organic EL element OEL is a self-luminous display element that emits light by excitons generated by recombination of electrons and holes injected into an organic compound, and emits light at a luminance corresponding to the current value of the supplied current. To do.
The anode of the organic EL element OEL is connected to the drain of the transistor T2. The cathode of the organic EL element OEL is grounded.

図１に示すゲートドライバ１０１１は、シフトレジスタ等から構成され、制御回路１０２の制御下に、ゲートラインＧＬ１〜ＧＬｎを駆動する。なお、表示装置１０には、インターレース方式の画像データが供給されるが、ゲートドライバ１０１１は、線順次方式の表示装置と同様に、図５（ａ）、図６（ａ）に示すように、ゲートラインＧＬ１〜ＧＬｍに、選択期間ｔｓの間には、高電位のハイレベル電圧ＶＧＨ（選択レベル）となり、それ以外の期間（非選択期間：発光期間）には低電位のローレベル電圧ＶＧＬ（非選択レベル）となる走査信号を順次出力する。   A gate driver 1011 shown in FIG. 1 includes a shift register and the like, and drives the gate lines GL1 to GLn under the control of the control circuit 102. The display device 10 is supplied with interlaced image data, but the gate driver 1011 is similar to the line-sequential display device as shown in FIGS. 5A and 6A. The gate lines GL1 to GLm have a high potential high level voltage VGH (selection level) during the selection period ts, and a low potential low level voltage VGL (non-selection period: light emission period) during the other period (non-selection period: light emission period). The scanning signals at the non-select level are sequentially output.

一方、データドライバ１０１２は、制御回路１０２の制御下、各画素を直流駆動するものであり、各画素用にｍ（ｂｉｔ）のデジタル信号からなる画像データが供給され、各画像データをアナログの電圧信号に変換し、変換した電圧信号をデータラインＤＬ１〜ＤＬｍに出力する。なお、データドライバ１０１２に供給される画像データは、インターレース方式のものであるが、データドライバ１０１２は、飛び越し対象の行の画素が選択されたときにも、電圧信号を生成して出力する。   On the other hand, the data driver 1012 drives each pixel in direct current under the control of the control circuit 102, and image data composed of m (bit) digital signals is supplied to each pixel, and each image data is converted to an analog voltage. The signal is converted into a signal, and the converted voltage signal is output to the data lines DL1 to DLm. Note that the image data supplied to the data driver 1012 is of an interlace method, but the data driver 1012 generates and outputs a voltage signal even when a pixel in a row to be skipped is selected.

このような処理をおこなうため、データドライバ１０１２は、図３（ａ）に示すように、シフトレジスタ回路５０と、データレジスタ回路５１と、データラッチ回路５２と、演算回路５３と、デジタル電圧／アナログ電圧変換回路（ＤＡＣ）５４と、出力回路５５とを有している。   In order to perform such processing, the data driver 1012 includes a shift register circuit 50, a data register circuit 51, a data latch circuit 52, an arithmetic circuit 53, a digital voltage / analog, as shown in FIG. A voltage conversion circuit (DAC) 54 and an output circuit 55 are included.

シフトレジスタ回路５０は、各水平走査期間毎に制御回路１０２から供給されるサンプリングスタート信号ＳＴＲをシフトクロック信号ＣＬＫに基づいて順次シフトして、シフト信号をデータレジスタ回路５１に供給する。   The shift register circuit 50 sequentially shifts the sampling start signal STR supplied from the control circuit 102 for each horizontal scanning period based on the shift clock signal CLK, and supplies the shift signal to the data register circuit 51.

データレジスタ回路５１は、シフトレジスタ回路５０から供給されるシフト信号に応じたタイミングで、第ｉ行用の画像データＤ（ｉ，１）〜Ｄ（ｉ，ｍ）（ｉは１〜ｎ）を順次取り込む。   The data register circuit 51 receives the image data D (i, 1) to D (i, m) (i is 1 to n) for the i-th row at a timing according to the shift signal supplied from the shift register circuit 50. Capture sequentially.

データラッチ回路５２は、データラッチ信号ＳＴＢが供給されると、データレジスタ回路５１に取り込まれている１行分の画像データＤ（ｉ，１）〜Ｄ（ｉ，ｍ）をラッチして、保持する。   When the data latch signal STB is supplied, the data latch circuit 52 latches and holds the image data D (i, 1) to D (i, m) for one row captured in the data register circuit 51. To do.

演算回路５３は、データラッチ回路５２に保持されている画像データＤ（ｉ，１）〜Ｄ（ｉ，ｍ）を読み出して、制御回路１０２から供給される表示制御信号に従って、そのままデ−タラインＤＬ１〜ＤＬｍに印加すべき電圧を示す電圧データとして出力し、又は、各画像データを１ビット下位方向にシフトして、即ち、１／２して、デ−タラインＤＬ１〜ＤＬｍに印加すべき電圧を示す電圧データとして出力する。
演算回路５３の構成の一例を図３（ｂ）示す。図３（ｂ）示す回路は一つのデータラインＤＬｊに対応した回路である。演算回路５３は、一つのデータラインＤＬｊに対し、例えば、トランジスタＴＰとビットシフト回路６０とが並列接続され、表示制御信号がトランジスタＴＰとビットシフト回路６０には共通に印加される構成を有する。トランジスタＴＰは表示制御信号がインアクティブレベルのときオンして導通し、表示制御信号がアクティブレベルのときオフとなり非導通となる。ビットシフト回路６０は、例えばシフトレジスタ回路により構成され、表示制御信号がインアクティブレベルのとき動作せず、表示制御信号がアクティブレベルのとき動作して、画像データが２階調以上であるときに、画像データを１ビット下位方向にシフトした信号（以下、これを１／２画像データとする）を出力する。すなわち、１／２画像データは１階調以上の値となる。１階調は画像データがデジタル信号であるときの、画素Ｐの最低輝度階調である。この構成では、表示制御信号がインアクティブレベルのとき、トランジスタＴＰがオンすることにより、画像データをそのままＤＡＣ５４に出力し、表示制御信号がアクティブレベルのとき、トランジスタＴＰがオフし、ビットシフト回路６０が動作することにより、画像データを１ビット下位にシフトした（ＬＳＢをカットし、ＭＳＢに０を追加した）１／２画像データをＤＡＣ５４に出力する。即ち、演算回路５３は、表示制御信号に従って、時分割動作で、画像データを１／２して出力する装置とそのまま出力する装置として動作する。トランジスタＴＰは例えばＰchトランジスタであり、この場合、表示制御信号のアクティブレベルはハイレベル、インアクティブレベルはローレベルとなる。なお、ビットシフト回路６０において、画像データが２階調より低い、ゼロ階調または１階調であるときは第２ビットから最上位ビットが全て０になるため、画像データを１ビット下位にシフトさせることができない。このときは、ビットシフト回路６０は、シフト動作を行わず、画像データをそのまま出力する。 The arithmetic circuit 53 reads the image data D (i, 1) to D (i, m) held in the data latch circuit 52 and directly follows the data control line 102 in accordance with the display control signal supplied from the control circuit 102. Is output as voltage data indicating a voltage to be applied to DLm, or each image data is shifted by 1 bit lower direction, that is, halved, and the voltage to be applied to data lines DL1 to DLm is Output as voltage data.
An example of the configuration of the arithmetic circuit 53 is shown in FIG. The circuit shown in FIG. 3B is a circuit corresponding to one data line DLj. The arithmetic circuit 53 has a configuration in which, for example, a transistor TP and a bit shift circuit 60 are connected in parallel to one data line DLj, and a display control signal is applied to the transistor TP and the bit shift circuit 60 in common. The transistor TP is turned on and conductive when the display control signal is at the inactive level, and is turned off and non-conductive when the display control signal is at the active level. The bit shift circuit 60 is constituted by, for example, a shift register circuit, and does not operate when the display control signal is at the inactive level, operates when the display control signal is at the active level, and when the image data has two or more gradations. , A signal obtained by shifting the image data in the lower direction by 1 bit (hereinafter referred to as 1/2 image data) is output. That is, 1/2 image data has a value of one gradation or more. One gradation is the lowest luminance gradation of the pixel P when the image data is a digital signal. In this configuration, when the display control signal is at the inactive level, the transistor TP is turned on to output the image data as it is to the DAC 54. When the display control signal is at the active level, the transistor TP is turned off and the bit shift circuit 60 is turned on. As a result, the image data is shifted down by 1 bit (LSB is cut and 0 is added to the MSB), and 1/2 image data is output to the DAC 54. That is, the arithmetic circuit 53 operates as a device that outputs the image data by halving in a time division operation according to the display control signal and a device that outputs the image data as it is. The transistor TP is, for example, a Pch transistor. In this case, the active level of the display control signal is high and the inactive level is low. In the bit shift circuit 60, when the image data is lower than 2 gradations, zero gradation or 1 gradation, the most significant bit is all 0 from the second bit, so the image data is shifted down by 1 bit. I can't let you. At this time, the bit shift circuit 60 does not perform the shift operation and outputs the image data as it is.

ＤＡＣ５４は、演算回路５３が算出した電圧デ−タをアナログ電圧信号に変換する。   The DAC 54 converts the voltage data calculated by the arithmetic circuit 53 into an analog voltage signal.

出力回路５５は、ＤＡＣ５４から供給されたアナログ電圧信号を駆動系の電圧信号に変換して、データラインＤＬ１〜ＤＬｍに出力する。   The output circuit 55 converts the analog voltage signal supplied from the DAC 54 into a drive system voltage signal and outputs the voltage signal to the data lines DL1 to DLm.

制御回路１０２は、例えば、プロセッサから構成され、垂直同期信号、水平同期信号等を含む画像データを受け、ゲートドライバ１０１１、データドライバ１０１２に、後述する各種制御信号を供給することにより、これらの動作タイミングを制御し、表示装置１０の表示動作を制御する。   The control circuit 102 includes, for example, a processor, receives image data including a vertical synchronization signal, a horizontal synchronization signal, and the like, and supplies various control signals to be described later to the gate driver 1011 and the data driver 1012 to perform these operations. The timing is controlled and the display operation of the display device 10 is controlled.

次に、本実施形態に係る表示装置１０の動作を説明する。   Next, the operation of the display device 10 according to the present embodiment will be described.

なお、ここでは、理解を容易にするため、図４（ａ−１）に示す奇数フィールド期間の画像データと、図４（ｂ−１）に示す偶数フィールド期間の画像データとからなる１フレームの画像データに基づく画像を有機ＥＬパネル、即ち、パネル部１０１に表示する場合を例にして、表示装置１０が実行する画素駆動処理（奇数フィールド表示処理及び偶数フィールド表示処理）を説明する。   Here, for easy understanding, one frame consisting of the image data of the odd field period shown in FIG. 4A-1 and the image data of the even field period shown in FIG. 4B-1 is shown. The pixel driving process (odd field display process and even field display process) executed by the display device 10 will be described by taking as an example a case where an image based on image data is displayed on the organic EL panel, that is, the panel unit 101.

なお、この例では、理解を容易にするため、パネル部１０１のゲートラインＧＬｉの数を４８０として画素Ｐ（ｉ，ｊ）が４８０行に配設され、各行を画素行ＰＬ_１〜ＰＬ_４８０とする。これに対応して、奇数フィールド期間の画像データは、図４（ａ−１）に示すように、画素行ＰＬ_１〜ＰＬ_４８０のうちの奇数行に対応する２４０行（ＯＬ_１〜ＯＬ_２４０）分の画像データから構成される。偶数フィールド期間の画像データは、図４（ｂ−１）に示すように、画素行ＰＬ_１〜ＰＬ_４８０のうちの偶数行に対応する２４０行（ＥＬ_１〜ＥＬ_２４０）分の画像データから構成される。ここで、図４（ａ−１）及び図４（ｂ−１）は、パネル部１０１に、奇数フィールド期間の画像データ及び偶数フィールド期間の画像データに基づく画像をそのまま表示した場合の表示状態を示すものであり、図４（ａ−２）及び図４（ｂ−２）は、以下に説明する奇数フィールド表示処理及び偶数フィールド表示処理を実行したときの表示状態を示すものである。なお、図４（ａ−１）及び図４（ｂ−１）においては図示を省略したが、アクティブ駆動型の有機ＥＬ表示パネルであるパネル部１０１の画素Ｐ（ｉ，ｊ）においては、補助容量ＣＳに保持された電圧が次に書き込みが行われるまで保持されるため、図４（ａ−１）における偶数行、図４（ｂ−１）における奇数行には、それぞれ、その前のフィールド期間の画像データに基づく画像が表示されている。このため、背景技術において述べたように、偶数フィールド期間と奇数フィールド期間との時間差に基づく画像のずれを生じる。 In this example, for easy understanding, the number of gate lines GLi of the panel unit 101 is set to 480, the pixels P (i, j) are arranged in 480 rows, and each row is designated as pixel rows PL _{1 to} PL ₄₈₀ . To do. Correspondingly, the image data in the odd field period is 240 rows (OL _{1 to} OL ₂₄₀ ) corresponding to the odd rows of the pixel rows PL _{1 to} PL ₄₈₀ as shown in FIG. Minute image data. The image data in the even field period is composed of 240 rows (EL _{1 to} EL ₂₄₀ ) of image data corresponding to the even rows of the pixel rows PL _{1 to} PL ₄₈₀ as shown in FIG. Is done. Here, FIGS. 4A-1 and 4B-1 show the display states when the panel unit 101 displays the image based on the image data in the odd field period and the image data in the even field period as they are. FIGS. 4A-2 and 4B-2 show display states when an odd field display process and an even field display process described below are executed. Although not shown in FIGS. 4 (a-1) and 4 (b-1), the pixel P (i, j) of the panel unit 101, which is an active drive type organic EL display panel, has an auxiliary function. Since the voltage held in the capacitor CS is held until the next writing is performed, the even-numbered row in FIG. 4A-1 and the odd-numbered row in FIG. An image based on the image data of the period is displayed. For this reason, as described in the background art, an image shift based on the time difference between the even field period and the odd field period occurs.

（奇数フィールド表示処理）
制御回路１０２は、奇数フィールド期間開始後の所定のタイミングｔ_ー１で、即ち、第１行（ＯＬ_１）の画像データの供給が開始される直前のタイミングで、シフトレジスタ回路５０に、サンプリングスタート信号ＳＴＲを供給する。シフトレジスタ回路５０は、このサンプリングスタート信号ＳＴＲを取りこみ、シフトクロック信号ＣＬＫに応答して順次シフトして、シフト信号をデータレジスタ回路５１に供給する。 (Odd field display processing)
The control circuit 102 starts sampling to the shift register circuit 50 at a predetermined timing t ₋₁ after the start of the odd field period, that is, immediately before the supply of the image data of the first row (OL ₁ ) is started. A signal STR is supplied. The shift register circuit 50 takes in the sampling start signal STR, sequentially shifts in response to the shift clock signal CLK, and supplies the shift signal to the data register circuit 51.

一方、データレジスタ回路５１には、第１行（ＯＬ_１）の画像データＤ（１，１）〜Ｄ（１，ｍ）が、図５（ｂ）に示すように、画素単位でシリアルに供給される。データレジスタ回路５１は、シフトレジスタ回路５０から供給されるシフト信号に応じたタイミングで、供給される第１行の各画素Ｐ（１，１）〜Ｐ（１，ｍ）用の画像データＤ（１，１）〜Ｄ（１，ｍ）を順次取り込む。 On the other hand, the image register D (1,1) to D (1, m) of the first row (OL ₁ ) is serially supplied to the data register circuit 51 in units of pixels as shown in FIG. 5B. Is done. The data register circuit 51 is supplied with image data D (for the pixels P (1,1) to P (1, m) in the first row supplied at a timing corresponding to the shift signal supplied from the shift register circuit 50. 1,1) to D (1, m) are taken in sequentially.

データレジスタ回路５１に、第１行（ＯＬ_１）の画像データが全て格納されたタイミングｔ１で、制御回路１０２は、データラッチ回路５２にデータラッチ信号ＳＴＢを供給する。このデータラッチ信号ＳＴＢに応答して、データラッチ回路５２は、データレジスタ回路５１に取り込まれた画像データＤ（１、１）〜Ｄ（１，ｍ）を図５（ｃ）に示すようにラッチして保持し、パラレルに出力する。 The control circuit 102 supplies a data latch signal STB to the data latch circuit 52 at a timing t1 when all the image data of the first row (OL ₁ ) is stored in the data register circuit 51. In response to the data latch signal STB, the data latch circuit 52 latches the image data D (1, 1) to D (1, m) taken into the data register circuit 51 as shown in FIG. Hold and output in parallel.

ここで、制御回路１０２は、図５（ｄ）に示すように、インアクティブレベルの表示制御信号を出力する。このため、演算回路５３は、ビットシフト回路６０が動作せず、トランジスタＴＰがオンして、データラッチ回路５２から出力された画像データをそのまま出力する。   Here, as shown in FIG. 5D, the control circuit 102 outputs an inactive level display control signal. Therefore, in the arithmetic circuit 53, the bit shift circuit 60 does not operate, the transistor TP is turned on, and the image data output from the data latch circuit 52 is output as it is.

Ｄ／Ａコンバータ５４は、演算回路５３が出力している画像データ（＝データラッチ回路５２が出力している画像データＤ（１、１）〜Ｄ（１，ｍ））を、アナログ電圧信号に変換して、パラレルに出力する。   The D / A converter 54 converts the image data output from the arithmetic circuit 53 (= the image data D (1, 1) to D (1, m) output from the data latch circuit 52) into an analog voltage signal. Convert and output in parallel.

出力回路５５は、Ｄ／Ａコンバータ５４から供給された各アナログ電圧信号にレベルシフト等の処理を施して、駆動系の電圧信号Ｖｄ（１，１）〜Ｖｄ（１，ｍ）に変換して、図７に示すように、データラインＤＬ１〜ＤＬｍを介して第１行の画素Ｐ（１，１）〜Ｐ（１，ｍ）に印加する。図５（ｅ）に、第１列のデータラインＤＬ１を介して第１行第１列の画素Ｐ（１，１）〜Ｐ（１，ｍ）に印加する電圧信号の波形の一例を示す。   The output circuit 55 performs processing such as level shifting on each analog voltage signal supplied from the D / A converter 54 and converts it into voltage signals Vd (1,1) to Vd (1, m) of the drive system. As shown in FIG. 7, it is applied to the pixels P (1,1) to P (1, m) in the first row via the data lines DL1 to DLm. FIG. 5E shows an example of a waveform of a voltage signal applied to the pixels P (1,1) to P (1, m) in the first row and first column via the data line DL1 in the first column.

一方、制御回路１０２の制御に従って、ゲートドライバ１０１１は、タイミングｔ１において、第１行のゲートラインＧＬ１にハイレベルの選択信号ＶＧＨを印加する。このため、第１行の画素Ｐ（１，１）〜Ｐ（１，ｍ）のトランジスタＴ１がオンし、電圧信号Ｖｄ（１，１）〜Ｖｄ（１，ｍ）は、トランジスタＴ２のゲートに印加され、トランジスタＴ２がオンする。これにより、第１行の画素Ｐ（１，１）〜Ｐ（１，ｍ）の有機ＥＬ素子ＯＥＬには、電圧信号Ｖｄ（１，１）〜Ｖｄ（１，ｍ）に対応する電流ＩＥＬ（１，１）〜ＩＥＬ（１，ｍ）が流れる。図５（ｆ）に、第１行１列の画素Ｐ（１，１）の有機ＥＬ素子ＯＥＬに流れる電流の波形の一例を示す。   On the other hand, according to the control of the control circuit 102, the gate driver 1011 applies the high-level selection signal VGH to the gate line GL1 of the first row at the timing t1. Therefore, the transistors T1 of the pixels P (1,1) to P (1, m) in the first row are turned on, and the voltage signals Vd (1,1) to Vd (1, m) are applied to the gate of the transistor T2. When applied, transistor T2 is turned on. As a result, the current IEL (corresponding to the voltage signals Vd (1,1) to Vd (1, m) is applied to the organic EL elements OEL of the pixels P (1,1) to P (1, m) in the first row. 1,1) to IEL (1, m) flow. FIG. 5F shows an example of a waveform of a current flowing through the organic EL element OEL of the pixel P (1,1) in the first row and the first column.

続いて、画像データの１水平走査期間Ｈの１／２の期間、即ち、ゲートラインＧＬ１の選択期間ｔｓが経過し、タイミングｔ２になると、ゲートドライバ１０１１は、ゲートラインＧＬ１に印加する電圧をローレベル電圧ＶＧＬとし、第２行のゲートラインＧＬ２にハイレベル電圧ＶＧＨを印加する。
これにより、第１行の画素Ｐ（１，１）〜Ｐ（１，ｍ）のトランジスタＴ１がオフする。ただし、直前まで印加されていた電圧信号Ｖｄ（１，１）〜Ｖｄ（１，ｍ）は、補助容量Ｃｓに保持されており、各有機ＥＬ素子ＯＥＬの電流ＩＥＬ（１，１）〜ＩＥＬ（１，ｍ）は、図８に示すように、流れ続ける。 Subsequently, when a period ½ of one horizontal scanning period H of the image data, that is, the selection period ts of the gate line GL1 has elapsed and the timing t2, the gate driver 1011 reduces the voltage applied to the gate line GL1 to a low level. The level voltage VGL is applied, and the high level voltage VGH is applied to the gate line GL2 in the second row.
Thereby, the transistors T1 of the pixels P (1,1) to P (1, m) in the first row are turned off. However, the voltage signals Vd (1,1) to Vd (1, m) applied until immediately before are held in the auxiliary capacitor Cs, and the currents IEL (1,1) to IEL ( 1, m) continues to flow as shown in FIG.

また、第２行の画素Ｐ（２，１）〜Ｐ（２，ｍ）のトランジスタＴ１がオンする。
このとき、制御回路１０２は、図５（ｄ）に示すように、表示制御信号をアクティブレベルとする。
アクティブレベルの表示制御信号に応答して、演算回路５３は、トランジスタＴＰがオフし、ビットシフト回路６０が動作して、データラッチ回路５２が出力している各画像データＤ（１，１）〜Ｄ（１，ｍ）を、１ビットだけ下位にシフトして、即ち、１／２した１／２画像データをパラレルに出力する。
Ｄ／Ａコンバータ回路５４は、この１／２画像データをアナログ電圧信号に変換して、出力回路５５を介して、図８に示すように、データラインＤＬ１〜ＤＬｍに印加する。
データラッチ回路５２が出力している画像データを、演算回路５３で１／２しているため、データラインＤＬ１〜ＤＬｍに印加される電圧信号Ｖｄ（２，１）〜Ｖｄ（２，ｍ）は、直前にデータラインＤＬ１〜ＤＬｍに印加されていた電圧のほぼ１／２、即ち、信号Ｖｄ（１，１）／２〜Ｖｄ（１，ｍ）／２となる。このため、図５（ｆ）及び図８に示すように、第２行の画素Ｐ（２，１）〜Ｐ（２，ｍ）のＥＬ素子ＯＥＬに流れる電流ＩＥＬ（２，１）〜ＩＥＬ（２，ｍ）は、第１行の画素Ｐ（１，１）〜Ｐ（１，ｍ）のＥＬ素子ＯＥＬに流れる電流ＩＥＬ（１，１）〜ＩＥＬ（１，ｍ）のほぼ１／２、即ち、ＩＥＬ（１，１）／２〜ＩＥＬ（１，ｍ）／２となる。 Further, the transistors T1 of the pixels P (2,1) to P (2, m) in the second row are turned on.
At this time, the control circuit 102 sets the display control signal to an active level as shown in FIG.
In response to the active level display control signal, the arithmetic circuit 53 turns off the transistor TP, operates the bit shift circuit 60, and outputs the image data D (1, 1) to D output from the data latch circuit 52. D (1, m) is shifted downward by 1 bit, that is, ½ image data halved is output in parallel.
The D / A converter circuit 54 converts the 1/2 image data into an analog voltage signal and applies it to the data lines DL1 to DLm via the output circuit 55 as shown in FIG.
Since the image data output from the data latch circuit 52 is halved by the arithmetic circuit 53, the voltage signals Vd (2,1) to Vd (2, m) applied to the data lines DL1 to DLm are , Approximately half of the voltage applied to the data lines DL1 to DLm immediately before, that is, the signal Vd (1,1) / 2 to Vd (1, m) / 2. For this reason, as shown in FIGS. 5F and 8, the currents IEL (2,1) to IEL () flowing in the EL elements OEL of the pixels P (2,1) to P (2, m) in the second row. 2, m) is approximately half of the currents IEL (1,1) to IEL (1, m) flowing through the EL elements OEL of the pixels P (1,1) to P (1, m) in the first row, That is, IEL (1,1) / 2 to IEL (1, m) / 2.

一方、タイミングｔ１で、奇数フィールド期間の第２行（ＯＬ_２）の画像データがデータレジスタ５１に供給され、上述と同様に、データレジスタ回路５１は、シフトレジスタ回路５０から供給されるシフト信号に応じたタイミングで、供給される奇数フィールド期間の第２行の、即ち、画素Ｐ（３，１）〜Ｐ（３，ｍ）の表示階調を指示する画像データＤ（３，１）〜Ｄ（３，ｍ）を順次取り込む。 On the other hand, the image data of the second row (OL ₂ ) in the odd field period is supplied to the data register 51 at the timing t1, and the data register circuit 51 receives the shift signal supplied from the shift register circuit 50 in the same manner as described above. The image data D (3, 1) to D indicating the display gradation of the second row in the supplied odd field period, that is, the pixels P (3, 1) to P (3, m), at the corresponding timing. (3, m) are taken in sequentially.

データレジスタ回路５１に、画像データＤ（３，１）〜Ｄ（３，ｍ）が全て格納され、タイミングｔ３になると、データラッチ回路５２にデータラッチ信号ＳＴＢが供給される。このデータラッチ信号ＳＴＢに応答して、データラッチ回路５２は、データレジスタ回路５１に取り込まれている画像データＤ（３，１）〜Ｄ（３，ｍ）を図５（ｃ）に示すようにラッチして、出力する。   All the image data D (3, 1) to D (3, m) are stored in the data register circuit 51, and the data latch signal STB is supplied to the data latch circuit 52 at the timing t3. In response to the data latch signal STB, the data latch circuit 52 receives the image data D (3, 1) to D (3, m) taken in the data register circuit 51 as shown in FIG. Latch and output.

ここで、制御回路１０２は、インアクティブレベルの表示制御信号を出力している。このため、演算回路５３は、ビットシフト回路６０が動作せず、トランジスタＴＰがオンして、データラッチ回路５２から出力された画像データをそのまま出力する、
Ｄ／Ａコンバータ５４は、演算回路５３が出力している画像データをアナログ電圧信号に変換して、出力し、出力回路５５は、供給された各アナログ電圧信号にレベルシフト等の変換処理を施して、データラインＤＬ１〜ＤＬｍに印加する。 Here, the control circuit 102 outputs an inactive level display control signal. Therefore, in the arithmetic circuit 53, the bit shift circuit 60 does not operate, the transistor TP is turned on, and the image data output from the data latch circuit 52 is output as it is.
The D / A converter 54 converts the image data output from the arithmetic circuit 53 into an analog voltage signal and outputs the analog voltage signal, and the output circuit 55 performs a conversion process such as level shift on the supplied analog voltage signal. And applied to the data lines DL1 to DLm.

また、タイミングｔ３で、ゲートドライバ１０１１が、ゲートラインＧＬ２に印加する電圧を、ローレベル電圧ＶＧＬとし、第３行のゲートラインＧＬ３にハイレベル電圧ＶＧＨを印加する。
これにより、第２行の画素Ｐ（２，１）〜Ｐ（２，ｍ）のトランジスタＴ１がオフする。ただし、直前まで印加されていた電圧信号Ｖｄ（１，１）／２〜Ｖｄ（１，ｍ）／２は、補助容量Ｃｓに保持されており、各有機ＥＬ素子ＯＥＬへの電流ＩＥＬ（１，１）／２〜ＩＥＬ（１，ｍ）／２は、流れ続ける。
また、第３行の画素Ｐ（３，１）〜Ｐ（３，ｍ）のトランジスタＴ１がオンする。
このため、出力回路５５がデータラインＤＬ１〜ＤＬｍに印加する電圧信号Ｖｄ（３，１）〜Ｖｄ（３，ｍ）がトランジスタＴ１を介してトランジスタＴ２のゲートに印加される。
このため、図５（ｆ）に例示するように、第３行の画素のＥＬ素子ＯＥＬには、ＩＥＬ（３，１）〜ＩＥＬ（３，ｍ）が流れる。 At timing t3, the gate driver 1011 sets the voltage applied to the gate line GL2 to the low level voltage VGL, and applies the high level voltage VGH to the gate line GL3 in the third row.
As a result, the transistors T1 of the pixels P (2,1) to P (2, m) in the second row are turned off. However, the voltage signals Vd (1,1) / 2 to Vd (1, m) / 2 applied until immediately before are held in the auxiliary capacitor Cs, and the current IEL (1,1) to each organic EL element OEL is retained. 1) / 2 to IEL (1, m) / 2 continue to flow.
In addition, the transistors T1 of the pixels P (3, 1) to P (3, m) in the third row are turned on.
For this reason, the voltage signals Vd (3,1) to Vd (3, m) applied by the output circuit 55 to the data lines DL1 to DLm are applied to the gate of the transistor T2 via the transistor T1.
Therefore, as illustrated in FIG. 5F, IEL (3, 1) to IEL (3, m) flow through the EL elements OEL of the pixels in the third row.

続いて、画像データの１水平走査期間Ｈの１／２の期間、即ち、ゲートラインＧＬ１の選択期間ｔｓが経過し、タイミングｔ４になると、ゲートドライバ１０１１は、ゲートラインＧＬ３に印加する電圧をローレベル電圧ＶＧＬとし、第４行のゲートラインＧＬ４にハイレベル電圧ＶＧＨを印加する。
これにより、第３行の画素Ｐ（３，１）〜Ｐ（３，ｍ）のトランジスタＴ１がオフする。ただし、直前まで印加されていた電圧信号Ｖｄ（３，１）〜Ｖｄ（３，ｍ）は、補助容量Ｃｓに保持されており、各有機ＥＬ素子ＯＥＬの電流ＩＥＬ（３，１）〜ＩＥＬ（３，ｍ）は流れ続ける。
また、第４行の画素Ｐ（４，１）〜Ｐ（４，ｍ）のトランジスタＴ１がオンする。
また、制御回路１０２は、図５（ｄ）に示すように、表示制御信号をアクティブレベルとする。
従って、演算回路５３は、トランジスタＴＰがオフし、ビットシフト回路６０が動作して、データラッチ回路５２が出力している各画像データＤ（１，１）〜Ｄ（１，ｍ）を１／２した１／２画像データを生成し、Ｄ／Ａコンバータ回路５４は、この１／２画像データをアナログ電圧信号に変換して、出力回路５５を介して、データラインＤＬ１〜ＤＬｍに印加する。
データラッチ回路５２が出力している画像データを、演算回路５３で１／２しているため、データラインＤＬ１〜ＤＬｍに印加される電圧信号Ｖｄ（４，１）〜Ｖｄ（４，ｍ）は、直前にデータラインＤＬ１〜ＤＬｍに印加されていた電圧のほぼ１／２、即ち、信号Ｖｄ（３，１）／２〜Ｖｄ（３，ｍ）／２となる。このため、図５（ｆ）例示すように、第４行の画素Ｐ（４，１）〜Ｐ（４，ｍ）のＥＬ素子ＯＥＬに流れる電流ＩＥＬ（４，１）〜ＩＥＬ（４，ｍ）は、第３行の画素Ｐ（３，１）〜Ｐ（３，ｍ）のＥＬ素子ＯＥＬに流れる電流ＩＥＬ（３，１）〜ＩＥＬ（３，ｍ）のほぼ１／２、即ち、ＩＥＬ（３，１）／２〜ＩＥＬ（３，ｍ）／２となる。
このような動作を繰り返すことにより、１奇数フィールド期間の画像データに基づく画像が表示される。
即ち奇数フィールド期間では、画素Ｐ（２ｉ−１，ｊ）の有機ＥＬ素子ＯＥＬには、画像データに対応する電流ＩＥＬ（２ｉ−１，ｊ）が流れ、画素Ｐ（２ｉ，ｊ）の有機ＥＬ素子ＯＥＬには、電流ＩＥＬ（２ｉ−１，ｊ）／２が流れる。 Subsequently, when a period ½ of one horizontal scanning period H of the image data, that is, the selection period ts of the gate line GL1 has passed and the timing t4 is reached, the gate driver 1011 reduces the voltage applied to the gate line GL3 to a low level. The level voltage VGL is applied, and the high level voltage VGH is applied to the gate line GL4 in the fourth row.
As a result, the transistors T1 of the pixels P (3, 1) to P (3, m) in the third row are turned off. However, the voltage signals Vd (3,1) to Vd (3, m) applied until immediately before are held in the auxiliary capacitor Cs, and the currents IEL (3,1) to IEL ( 3, m) continues to flow.
In addition, the transistors T1 of the pixels P (4, 1) to P (4, m) in the fourth row are turned on.
Further, as shown in FIG. 5D, the control circuit 102 sets the display control signal to an active level.
Therefore, the arithmetic circuit 53 turns off the transistor TP, operates the bit shift circuit 60, and outputs the image data D (1,1) to D (1, m) output from the data latch circuit 52 to 1 / Then, the D / A converter circuit 54 converts the 1/2 image data into an analog voltage signal and applies it to the data lines DL1 to DLm via the output circuit 55.
Since the image data output from the data latch circuit 52 is halved by the arithmetic circuit 53, the voltage signals Vd (4,1) to Vd (4, m) applied to the data lines DL1 to DLm are , Approximately half of the voltage applied to the data lines DL1 to DLm immediately before, that is, the signal Vd (3,1) / 2 to Vd (3, m) / 2. Therefore, as shown in the example of FIG. 5F, currents IEL (4,1) to IEL (4, m) flowing through the EL elements OEL of the pixels P (4,1) to P (4, m) in the fourth row. ) Is approximately half of the currents IEL (3,1) to IEL (3, m) flowing through the EL elements OEL of the pixels P (3,1) to P (3, m) in the third row, that is, IEL (3, 1) / 2 to IEL (3, m) / 2.
By repeating such an operation, an image based on the image data in one odd field period is displayed.
That is, in the odd field period, the current IEL (2i-1, j) corresponding to the image data flows through the organic EL element OEL of the pixel P (2i-1, j), and the organic EL of the pixel P (2i, j). A current IEL (2i−1, j) / 2 flows through the element OEL.

これにより、例えば、図４（ａ−２）に示すように、奇数フィールド期間の画像データに基づく画像が、パネル部１０１の奇数番目の画素行ＰＬ_１、ＰＬ_３、・・・に、画像データに対応した発光輝度（表示輝度階調、第１の輝度階調）で表示され、一方、同一の画像が、５０％の発光輝度（補正輝度階調、第３の輝度階調）でパネル部１０１の偶数番目の画素行ＰＬ_２、ＰＬ_４、・・・に表示される。 Accordingly, for example, as shown in FIG. 4A-2, an image based on the image data in the odd field period is transferred to the odd-numbered pixel rows PL ₁ , PL ₃ ,. Is displayed with a light emission luminance (display luminance gradation, first luminance gradation) corresponding to the above, while the same image has a panel luminance of 50% emission luminance (corrected luminance gradation, third luminance gradation). 101 are displayed in even-numbered pixel rows PL ₂ , PL ₄ ,.

（偶数フィールド表示処理）
偶数フィールド期間においても、基本的には、奇数フィールド期間と同様の動作が実行される。
即ち、偶数フィールド期間の第１行（ＥＬ_１）の画像データの供給に同期して、シフトレジスタ回路５０には、サンプリングスタート信号ＳＴＲが供給され、シフトレジスタ回路５０は、このサンプリングスタート信号を、シフトクロック信号ＣＬＫに基づいて順次シフトしてシフト信号をデータレジスタ回路５１に供給する。 (Even field display processing)
In the even field period, basically, the same operation as that in the odd field period is performed.
That is, in synchronization with the supply of the image data of the first row (EL ₁ ) in the even field period, the shift register circuit 50 is supplied with the sampling start signal STR, and the shift register circuit 50 converts the sampling start signal into The shift signal is sequentially shifted based on the shift clock signal CLK, and the shift signal is supplied to the data register circuit 51.

データレジスタ回路５１は、図６（ｂ）に示すように、シフトレジスタ回路５０から供給されるシフト信号に応じたタイミングで、供給される偶数行の各画素Ｐ（２ｉ，１）〜Ｐ（２ｉ，ｍ）の表示階調を指示する画像データＤ（２ｉ，１）〜Ｄ（２ｉ，ｍ）を順次取り込む。   As shown in FIG. 6B, the data register circuit 51 receives the pixels P (2i, 1) to P (2i) in the even-numbered rows supplied at a timing corresponding to the shift signal supplied from the shift register circuit 50. , M) sequentially captures image data D (2i, 1) to D (2i, m) instructing the display gradation.

データレジスタ回路５１に、１列分の画像データが格納されると、データラッチ回路５２にデータラッチ信号ＳＴＢが供給され、データラッチ回路５２は、図６（ｃ）に示すように、データレジスタ回路５１に取り込まれている１行分の画像データＤ（２ｉ，１）〜Ｄ（２ｉ，ｍ）をラッチして保持し、パラレルに出力する。   When the image data for one column is stored in the data register circuit 51, the data latch signal STB is supplied to the data latch circuit 52. As shown in FIG. The image data D (2i, 1) to D (2i, m) for one row captured in 51 are latched and held, and output in parallel.

ここで、制御回路１０２は、図６（ｄ）に示すように、アクティブレベルの表示制御信号を供給する。これに応じて、演算回路５３はデータラッチ回路５２から出力された画像データを１／２した１／２画像データを出力する、
Ｄ／Ａコンバータ５４は、演算回路５３が出力している１／２画像データをアナログ電圧信号に変換して、出力する。
出力回路５５は、供給された各アナログ電圧信号にレベルシフト等の変換処理を施して、図９に示すように、データラインＤＬ１〜ＤＬｍに印加する。演算回路５３が画像データを１／２しているため、このとき各データラインＤＬ１〜ＤＬｍに印加される電圧信号Ｖｄ（１，１）〜Ｖｄ（１，ｍ）は、後述する第２行の画素Ｐ（２，１）〜Ｐ（２，ｍ）を駆動する際の電圧信号Ｖｄ（２，１）〜Ｖｄ（２，ｍ）の１／２、即ち、Ｖｄ（２，１）／２〜Ｖｄ（２，ｍ）／２となる。図６（ｅ）に、第１列のデータラインＤＬ１を介して第１行第１列の画素Ｐ（１，１）〜Ｐ（１，ｎ）に印加する電圧信号の波形の一例を示す。 Here, as shown in FIG. 6D, the control circuit 102 supplies an active level display control signal. In response to this, the arithmetic circuit 53 outputs 1/2 image data obtained by halving the image data output from the data latch circuit 52.
The D / A converter 54 converts the half image data output from the arithmetic circuit 53 into an analog voltage signal and outputs the analog voltage signal.
The output circuit 55 performs conversion processing such as level shift on the supplied analog voltage signals and applies them to the data lines DL1 to DLm as shown in FIG. Since the arithmetic circuit 53 halves the image data, the voltage signals Vd (1,1) to Vd (1, m) applied to the data lines DL1 to DLm at this time are in the second row to be described later. 1/2 of voltage signals Vd (2,1) to Vd (2, m) when driving the pixels P (2,1) to P (2, m), that is, Vd (2,1) / 2. Vd (2, m) / 2. FIG. 6E shows an example of the waveform of a voltage signal applied to the pixels P (1,1) to P (1, n) in the first row and the first column via the data line DL1 in the first column.

一方、制御回路の制御に従って、ゲートドライバ１０１１は、タイミングｔ１において、第１行のゲートラインＧＬ１に選択信号ＶＧＨを印加する。このため、第１行の画素Ｐ（１，１）〜Ｐ（１，ｍ）のトランジスタＴ１がオンし、データラインＤＬ１〜ＤＬｍ上の電圧信号Ｖｄ（１，１）〜Ｖｄ（１，ｍ）が、対応するトランジスタＴ２に印加され、第１行の画素Ｐ（１，１）〜Ｐ（１，ｍ）の有機ＥＬ素子ＯＥＬには、電流ＩＥＬ（１，１）〜ＩＥＬ（１，ｍ）が流れる。演算回路５３が画像データを１／２しているため、このとき流れる電流は、後述する第２行の画素Ｐ（２，１）〜Ｐ（２，ｍ）の有機ＥＬ素子ＯＥＬを流れる電流ＩＥＬ（２，１）〜ＩＥＬ（２，ｍ）の１／２、即ち、ＩＥＬ（２，１）／２〜ＩＥＬ（２，ｍ）／２となる。図６（ｆ）に第１行１列の画素Ｐ（１，１）の有機ＥＬ素子ＯＥＬに流れる電流の波形の一例を示す。   On the other hand, according to the control of the control circuit, the gate driver 1011 applies the selection signal VGH to the gate line GL1 of the first row at the timing t1. Therefore, the transistors T1 of the pixels P (1,1) to P (1, m) in the first row are turned on, and the voltage signals Vd (1,1) to Vd (1, m) on the data lines DL1 to DLm are turned on. Is applied to the corresponding transistor T2, and the currents IEL (1,1) to IEL (1, m) are applied to the organic EL elements OEL of the pixels P (1,1) to P (1, m) in the first row. Flows. Since the arithmetic circuit 53 halves the image data, the current that flows at this time is a current IEL that flows through the organic EL elements OEL of the pixels P (2,1) to P (2, m) in the second row described later. 1/2 of (2,1) to IEL (2, m), that is, IEL (2,1) / 2 to IEL (2, m) / 2. FIG. 6F shows an example of a waveform of a current flowing through the organic EL element OEL of the pixel P (1,1) in the first row and the first column.

ここで、画像データの１水平期間Ｈの１／２の期間、即ち、ゲートラインＧＬ１の選択期間ｔｓが経過し、タイミングｔ２になると、制御回路１０２は、図６（ｄ）に示すように、表示制御信号をインアクティブレベルとする。
インアクティブレベルの表示制御信号に応答して、演算回路５３は、データラッチ回路５２が出力している各画像データを、そのまま出力する。
Ｄ／Ａコンバータ回路５４は、このデータをアナログ電圧信号に変換して、出力回路５５を介して、図１０に示すように、データラインＤＬ１〜ＤＬｍに印加する。
画像データが、そのまま出力されているため、データラインＤＬ１〜ＤＬｍに印加される電圧信号Ｖｄ（２，１）〜Ｖｄ（２，ｍ）は、直前にデータラインＤＬ１〜ＤＬｍに印加されていた電圧Ｖｄ（１，１）〜Ｖｄ（１，ｍ）のほぼ２倍となる。
タイミングｔ２で、第２行のゲートラインＧＬ２の印加電圧がハイレベルＶＧＨとなるため、第２行の画素Ｐ（２，１）〜Ｐ（２，ｍ）のトランジスタＴ１がオンしており、データラインＤＬ１〜ＤＬｍ上の電圧信号Ｖｄ（２，１）〜Ｖｄ（２，ｍ）が、対応するトランジスタＴ２に印加され、第２行の画素Ｐ（２，１）〜Ｐ（２，ｍ）の有機ＥＬ素子ＯＥＬには、電流ＩＥＬ（２，１）〜ＩＥＬ（２，ｍ）が流れる。このとき電流は、図１０に示すように、前述の第１行の画素Ｐ（１，１）〜Ｐ（１，ｍ）の有機ＥＬ素子ＯＥＬを流れる電流のほぼ２倍となる。
このような動作を繰り返すことにより、１偶数フィールド期間分の画像が表示される。
即ち偶数フィールド期間では、画素Ｐ（２ｉ，ｊ）の有機ＥＬ素子ＯＥＬには、画像データに対応する電流ＩＥＬ（２ｉ，ｊ）が流れ、画素Ｐ（２ｉ−１，ｊ）の有機ＥＬ素子ＯＥＬには、電流ＩＥＬ（２ｉ，ｊ）／２が流れる。 Here, when a half period of one horizontal period H of the image data, that is, when the selection period ts of the gate line GL1 has passed and the timing t2, the control circuit 102, as shown in FIG. The display control signal is set to the inactive level.
In response to the inactive level display control signal, the arithmetic circuit 53 outputs each image data output from the data latch circuit 52 as it is.
The D / A converter circuit 54 converts this data into an analog voltage signal and applies it to the data lines DL1 to DLm via the output circuit 55 as shown in FIG.
Since the image data is output as it is, the voltage signals Vd (2,1) to Vd (2, m) applied to the data lines DL1 to DLm are voltages applied to the data lines DL1 to DLm immediately before. Vd (1,1) to Vd (1, m) is almost twice as large.
At timing t2, the voltage applied to the gate line GL2 of the second row becomes the high level VGH, so that the transistors T1 of the pixels P (2,1) to P (2, m) of the second row are turned on, and the data The voltage signals Vd (2,1) to Vd (2, m) on the lines DL1 to DLm are applied to the corresponding transistor T2, and the pixels P (2,1) to P (2, m) in the second row Currents IEL (2, 1) to IEL (2, m) flow through the organic EL element OEL. At this time, as shown in FIG. 10, the current is almost twice the current flowing through the organic EL elements OEL of the pixels P (1,1) to P (1, m) in the first row.
By repeating such an operation, an image for one even field period is displayed.
That is, in the even field period, the current IEL (2i, j) corresponding to the image data flows through the organic EL element OEL of the pixel P (2i, j), and the organic EL element OEL of the pixel P (2i-1, j). Current IEL (2i, j) / 2 flows.

これにより、例えば、図４（ｂ−２）に示すように、偶数フィールド期間の画像データに基づく画像が、パネル部１０１の偶数番目の画素行ＰＬ_２、ＰＬ_４、・・・に、画像データに対応した発光輝度（表示輝度階調、第２の輝度階調）で表示され、一方、同一の画像が、５０％の発光輝度（補正輝度階調、第４の輝度階調）でパネル部１０１の奇数番目の画素行ＰＬ_１、ＰＬ_３、・・・に表示される。 Thereby, for example, as shown in FIG. 4B-2, an image based on the image data in the even field period is transferred to the even-numbered pixel rows PL ₂ , PL ₄ ,. Is displayed with the light emission luminance (display luminance gradation, second luminance gradation) corresponding to the above, while the same image has a panel luminance of 50% emission luminance (corrected luminance gradation, fourth luminance gradation). 101 are displayed in odd-numbered pixel rows PL ₁ , PL ₃ ,.

以上、説明したように、本実施形態によれば、ユーザは低い階調（輝度）で表示された画像を１つ前に表示されたフィールド期間の画像の残像として知覚する。このため、表示装置の垂直解像度は良好となり、表示品位が良好となる。
また、奇数フィールド期間の画像の輝度階調を低下させて偶数行の画素に表示させ、偶数フィールド期間の画像の輝度階調を低下させて奇数行の画素に表示させるという簡単な処理で対応でき、簡単な構成を採用でき、コストを抑えることができる。 As described above, according to the present embodiment, the user perceives an image displayed with a low gradation (luminance) as an afterimage of an image displayed in the previous field period. For this reason, the vertical resolution of the display device is good, and the display quality is good.
In addition, it is possible to cope with a simple process in which the luminance gradation of the image in the odd field period is reduced and displayed on the pixels in the even rows, and the luminance gradation of the image in the even field period is reduced and displayed on the pixels in the odd rows. A simple configuration can be adopted, and the cost can be reduced.

この発明は上記の実施形態に限定されず、種々の変形及び応用が可能である。例えば、上記説明において示したハードウェアの構成及び動作は一例でありこれらに限定されるものではなく、適宜変更及び応用が可能である。
例えば、図１１に示すように、ＤＡ変換後のアナログ電圧を、表示制御信号に応じて、そのままの電圧と１／２にした電圧とに切り替える電圧調整回路５６を備える構成でもよい。或いは、出力回路５５で、表示制御信号に応じて、出力電圧をそのままの電圧と１／２にした電圧とに切り替える構成を備えるものであってもよい。なお、これらの場合に、１／２にした電圧の電圧値が電圧調整回路５６あるいは出力回路５５で出力可能な電圧値の下限値より小さい値になるような場合には、電圧調整回路５６あるいは出力回路５５において、電圧を１／２にする動作を行わないようにする。ここで、電圧調整回路５６あるいは出力回路５５で出力可能な電圧値の下限値に応じて画素Ｐに設定される輝度階調は画素Ｐにおける最低輝度階調であり、無発光ではなく僅かに発光した状態である。
また、図１２に示すように、データレジスタ回路５１の入力段に演算回路５３を配置して、表示制御信号に応じて、データレジスタ回路５１に供給する画像データをそのままとするか元の画像データを１ビット下位にシフトして１／２とした画像データにするかを切り替えるようにしてもよい。ただし、この場合には、画像データをフィールド期間毎に、データレジスタ回路５１に供給する必要がある。 The present invention is not limited to the above embodiments, and various modifications and applications are possible. For example, the configuration and operation of the hardware shown in the above description are examples, and the present invention is not limited to these, and can be changed and applied as appropriate.
For example, as illustrated in FIG. 11, a configuration may be provided that includes a voltage adjustment circuit 56 that switches the analog voltage after DA conversion to the voltage as it is and to the voltage that is halved according to the display control signal. Alternatively, the output circuit 55 may be configured to switch the output voltage between the voltage as it is and the voltage that is halved according to the display control signal. In these cases, if the voltage value of the halved voltage is smaller than the lower limit value of the voltage value that can be output by the voltage adjustment circuit 56 or the output circuit 55, the voltage adjustment circuit 56 or In the output circuit 55, the operation of reducing the voltage to ½ is not performed. Here, the luminance gradation set in the pixel P in accordance with the lower limit value of the voltage value that can be output by the voltage adjustment circuit 56 or the output circuit 55 is the lowest luminance gradation in the pixel P, and it emits light slightly rather than no light emission. It is in the state.
Also, as shown in FIG. 12, an arithmetic circuit 53 is arranged at the input stage of the data register circuit 51, and the image data supplied to the data register circuit 51 is left as it is or in accordance with the display control signal. It may be switched whether the image data is shifted to 1 bit lower to be halved. However, in this case, it is necessary to supply image data to the data register circuit 51 for each field period.

また、例えば、奇数フィールド期間の第ｋ行（ｋ：自然数）の画像を表示装置の第（２ｋ−１）行の画素行にそのままの輝度階調（第１の輝度階調）で表示し、該奇数フィールド期間の第ｋ行の画像を表示装置の第２ｋ行の画素行に第１の輝度階調より低い輝度階調（第３の輝度階調）で表示する例を示したが、例えば、奇数フィールド期間の第ｋ行（ｋ：自然数）の画像を表示装置の第（２ｋ−２）行の画素行に第１の輝度階調より低い階調で表示するようにしてもよい。また、第１の輝度階調も、画像データが示す輝度階調そのものではなく、例えば、任意の倍数で増減したり、所定のバイアス値を加算したりして補正したものでもよい。同様に、偶数フィールド期間の第ｉ行（ｉ：自然数）の画像を表示装置の第２ｉ行の画素行に第２の輝度階調で表示し、該偶数フィールド期間の第ｉ行（ｉ：自然数）の画像を表示装置の第（２ｉ−１）行の画素行に第２の階調より低い輝度階調（第４の輝度階調）で表示する例を示したが、偶数フィールド期間の第ｉ行（ｉ：自然数）の画像を表示装置の第（２ｉ＋１）行の画素行に第２の輝度階調より低い階調で表示するようにしてもよい。また、第２の輝度階調も、画像データが示す輝度階調そのものではなく、例えば、任意の倍数で増減したり、所定のバイアス値を加算したりして補正したものでもよい。
また、第１の輝度階調、第２の輝度階調を低減する程度や手法も任意であり、１／２（１ビット下位シフト）に限定されず、７０％、２５％（２ビットシフト）等でもよい。
また、上記の実施形態においては、表示装置１０に、画像データとして、奇数フィールド期間と偶数フィールド期間の２つのフィールド期間を有するインターレース方式の画像データが供給され、それに基づいてパネル部１０１を駆動する構成としたが、例えば、画像データが３つ以上の複数のフィールド期間を有し、各フィールド期間において、上記と同等の動作をするものであってもよい。
また、上記の実施形態では、各フィールド期間において、パネル部１０１の隣接する２行の一方の行の画素を画像データに応じた輝度階調とし、他方の行の画素をそれより低い輝度階調とするように駆動する構成としたが、例えば、パネル部１０１の隣接する３行以上の所定数の行の画素に対し、所定数の行の内の１つの行の画素を画像データに応じた輝度階調とし、残りの他の行の画素をそれより低い輝度階調とするように駆動する構成であってもよい。
＜電子機器の適用例＞
次に、本発明に関わる表示装置１０を適用した電子機器について図面を参照して説明する。
上述したような表示装置１０は、例えばデジタルカメラや薄型テレビジョン、モバイル型のパーソナルコンピュータ、携帯電話等、種々の電子機器の表示デバイスとして良好に適用できるものである。
図１３は、本発明に係る表示装置を適用したデジタルカメラの構成例を示す斜視図であり、図１４は、本発明に係る表示装置を適用した薄型テレビジョンの構成例を示す斜視図であり、図１５は、本発明に係る表示装置を適用したモバイル型のパーソナルコンピュータの構成例を示す斜視図であり、図１６は、本発明に係る表示装置を適用した携帯電話の構成例を示す図である。
図１３において、デジタルカメラ２１０は、大別して、本体部２１１と、レンズ部２１２と、操作部２１３と、上述した表示装置１０を適用した表示部２１４と、シャッターボタン２１５とを備えている。これによれば、デジタルカメラ２１０の表示部２１４において比較的良好な表示品位を得ることができるとともに、デジタルカメラ２１０のコストを抑えることができる。
また、図１４において、薄型テレビジョン２２０は、大別して、本体部２２１と、上述した表示装置１０を適用した表示部２２２と、操作用コントローラ（リモコン）２２３と、を備えている。これによれば、薄型テレビジョン２２０の表示部２２２において比較的良好な表示品位を得ることができるとともに、薄型テレビジョン２２０のコストを抑えることができる。
また、図１５において、パーソナルコンピュータ２３０は、大別して、本体部２３１と、キーボード２３２と、上述した表示装置１０を適用した表示部２３３とを備えている。この場合においても、パーソナルコンピュータ２３０の表示部２３３において比較的良好な表示品位を得ることができるとともに、パーソナルコンピュータ２３０のコストを抑えることができる。
また、図１６において、携帯電話２４０は、大別して、操作部２４１と、受話口２４２と、送話口２４３と、上述した表示装置１０を適用した表示部２４４とを備えている。この場合においても、携帯電話２４０の表示部２４４において比較的良好な表示品位を得ることができるとともに、携帯電話２４０のコストを抑えることができる。 Further, for example, an image of the k-th row (k: natural number) in the odd-numbered field period is displayed in the luminance gradation (first luminance gradation) as it is on the (2k-1) -th pixel row of the display device, The example in which the image in the k-th row in the odd field period is displayed on the second k pixel row of the display device with a lower luminance gradation (third luminance gradation) than the first luminance gradation has been shown. The image of the k-th row (k: natural number) in the odd field period may be displayed on the pixel row of the (2k-2) -th row of the display device with a gradation lower than the first luminance gradation. Further, the first luminance gradation is not the luminance gradation itself indicated by the image data, and may be corrected by increasing / decreasing by an arbitrary multiple or adding a predetermined bias value, for example. Similarly, the i-th row (i: natural number) image in the even-numbered field period is displayed at the second luminance gradation on the second i-th pixel row of the display device, and the i-th row (i: natural number) in the even-numbered field period. ) Is displayed on the pixel row of the (2i-1) th row of the display device with a luminance gradation lower than the second gradation (fourth luminance gradation). The image of i rows (i: natural number) may be displayed on the (2i + 1) th pixel row of the display device at a gradation lower than the second luminance gradation. Further, the second luminance gradation is not the luminance gradation itself indicated by the image data, but may be corrected by increasing / decreasing by an arbitrary multiple or adding a predetermined bias value.
The degree and method of reducing the first luminance gradation and the second luminance gradation are also arbitrary, and are not limited to ½ (1-bit lower shift), but are 70% and 25% (2-bit shift). Etc.
In the above-described embodiment, interlaced image data having two field periods of an odd field period and an even field period is supplied to the display device 10 as image data, and the panel unit 101 is driven based on the image data. For example, the image data may have three or more field periods, and the same operation as described above may be performed in each field period.
In the above-described embodiment, in each field period, pixels in one of the two adjacent rows of the panel unit 101 have luminance gradations corresponding to image data, and pixels in the other row have lower luminance gradations. However, for example, with respect to pixels in a predetermined number of three or more adjacent rows of the panel unit 101, pixels in one row out of the predetermined number of rows correspond to the image data. The configuration may be such that the luminance gradation is set and the remaining pixels in the other rows are driven to have a lower luminance gradation.
<Application examples of electronic devices>
Next, an electronic apparatus to which the display device 10 according to the present invention is applied will be described with reference to the drawings.
The display device 10 as described above can be favorably applied as a display device of various electronic devices such as a digital camera, a thin television, a mobile personal computer, and a mobile phone.
FIG. 13 is a perspective view illustrating a configuration example of a digital camera to which the display device according to the present invention is applied, and FIG. 14 is a perspective view illustrating a configuration example of a thin television to which the display device according to the present invention is applied. 15 is a perspective view showing a configuration example of a mobile personal computer to which the display device according to the present invention is applied. FIG. 16 is a diagram showing a configuration example of a mobile phone to which the display device according to the present invention is applied. It is.
In FIG. 13, the digital camera 210 roughly includes a main body portion 211, a lens portion 212, an operation portion 213, a display portion 214 to which the display device 10 described above is applied, and a shutter button 215. According to this, relatively good display quality can be obtained in the display unit 214 of the digital camera 210, and the cost of the digital camera 210 can be suppressed.
In FIG. 14, the thin television 220 includes a main body 221, a display unit 222 to which the display device 10 described above is applied, and an operation controller (remote controller) 223. According to this, a relatively good display quality can be obtained in the display unit 222 of the thin television 220, and the cost of the thin television 220 can be suppressed.
In FIG. 15, the personal computer 230 roughly includes a main body 231, a keyboard 232, and a display unit 233 to which the display device 10 described above is applied. Even in this case, relatively good display quality can be obtained in the display unit 233 of the personal computer 230, and the cost of the personal computer 230 can be reduced.
In FIG. 16, the mobile phone 240 roughly includes an operation unit 241, an earpiece 242, a mouthpiece 243, and a display unit 244 to which the above-described display device 10 is applied. Even in this case, relatively good display quality can be obtained in the display unit 244 of the mobile phone 240, and the cost of the mobile phone 240 can be reduced.

１０…表示装置、５０…シフトレジスタ回路、５１…データレジスタ回路、５２…データラッチ回路、５３…演算回路、５４…Ｄ／Ａコンバータ（DAC）、５５…出力回路、５６…電圧調整回路、６０…ビットシフト回路、ＰＬ…パネル部の画素行、１０１…パネル部、１０２…制御回路、２１０…デジタルカメラ、２１１…本体部、２１２…レンズ部、２１３…操作部、２１４…表示部、２１５…シャッターボタン、２２０…薄型テレビジョン、２２１…本体部、２２２…表示部、２２３…操作用コントローラ（リモコン）、２３０…パーソナルコンピュータ、２３１…本体部、２３２…キーボード、２３３…表示部、２４０…携帯電話、２４１…操作部、２４２…受話口、２４３…送話口、２４４…表示部、１０１１…ゲートドライバ、１０１２…データドライバ DESCRIPTION OF SYMBOLS 10 ... Display apparatus, 50 ... Shift register circuit, 51 ... Data register circuit, 52 ... Data latch circuit, 53 ... Operation circuit, 54 ... D / A converter (DAC), 55 ... Output circuit, 56 ... Voltage adjustment circuit, 60 DESCRIPTION OF SYMBOLS ... Bit shift circuit, PL ... Pixel row of panel part, 101 ... Panel part, 102 ... Control circuit, 210 ... Digital camera, 211 ... Main body part, 212 ... Lens part, 213 ... Operation part, 214 ... Display part, 215 ... Shutter button, 220 ... thin television, 221 ... main body, 222 ... display, 223 ... operation controller (remote controller), 230 ... personal computer, 231 ... main body, 232 ... keyboard, 233 ... display, 240 ... mobile Telephone, 241 ... operation section, 242 ... earpiece, 243 ... mouthpiece, 244 ... display section, 1011 ... gate driver, 1 12 ... data driver

Claims (9)

画像データに応じた画像情報を表示する表示装置であって、
複数の行及び複数の列に沿って発光素子を有する画素が２次元配列された表示パネルと、
前記画像データに応じて前記表示パネルを駆動して、該表示パネルに前記画像情報を表示させる表示駆動装置と、
を有し、
前記画像データは複数のフィールド期間を有するインターレース信号であり、
前記表示駆動装置は、前記画像データの前記各フィールド期間に対応する期間において、前記表示パネルの隣接する二以上の所定数の行の内の特定の一つの行に配設された第１画素を、当該第１画素に対応した画像データにより、前記画像データの階調値に応じた表示輝度階調とするように動作させ、前記画像データの階調値が、前記発光素子が非発光となる第１階調値であるとき及び前記発光素子が発光している状態で最も低い発光輝度となる第２階調値であるときを除いて、前記画像データの階調値を低下させるように補正した補正画像データを生成して、前記所定数の行の内の前記特定の行を除く行に配設された第２画素を、前記補正画像データにより、前記第１画素の表示輝度階調より低い補正表示輝度階調とするように動作させる制御回路を備えることを特徴とする表示装置。 A display device that displays image information according to image data,
A display panel in which pixels having light emitting elements along a plurality of rows and columns are two-dimensionally arranged;
A display driving device for driving the display panel according to the image data and displaying the image information on the display panel;
Have
The image data is an interlaced signal having a plurality of field periods;
The display driving device includes: a first pixel disposed in a specific row among a predetermined number of two or more adjacent rows of the display panel in a period corresponding to each field period of the image data. by images data corresponding to the first pixel, is operated so as to display the luminance gradation corresponding to the gradation value of the image data, the gradation value of the previous outs image data, the light emitting element The gradation value of the image data is reduced except when the first gradation value is non-light emitting and when the second gradation value is the lowest light emitting luminance when the light emitting element is emitting light. The corrected image data corrected so as to be generated is generated, and the second pixels arranged in the rows excluding the specific row among the predetermined number of rows are displayed on the first pixel by the corrected image data. Operate so that the corrected display brightness gradation is lower than the brightness gradation. Display device characterized by obtaining Bei the control circuit. 前記画像データは奇数フィールド期間と偶数フィールド期間とを有し、
前記制御回路は、
前記奇数フィールド期間に対応する期間において、
前記表示パネルの第（２ｋ−１）行（ｋ：自然数）に配設された前記画素の表示輝度階調を、前記表示パネルの第（２ｋ−１）行に対応する第１画像データにより、該第１画像データの階調値に応じた第１の輝度階調とするように動作させ、
前記表示パネルの第２ｋ行又は第（２ｋ−２）行の一方に配設された前記画素の表示輝度階調を、前記表示パネルの第（２ｋ−１）行に対応する前記第１画像データの階調値を低下させるように補正した第３画像データにより、該第３画像データの階調値に応じた、該第１の輝度階調より低い第３の輝度階調とするように動作させ、
前記偶数フィールド期間に対応する期間において、
前記表示パネルの第２ｋ行に配設された前記画素の表示輝度階調を、前記表示パネルの第２ｋ行に対応する第２画像データにより、該第２画像データの階調値に応じた第２の輝度階調とするように動作させ、
前記表示パネルの第（２ｋ−１）行又は第（２ｋ＋１）行の一方に配設された前記画素の表示輝度階調を、前記表示パネルの第２ｋ行に対応する前記第２画像データの階調値を低下させるように補正した第４画像データにより、該第４画像データの階調値に応じた、前記第２の輝度階調より低い第４の輝度階調とするように動作させることを特徴とする請求項１に記載の表示装置。 The image data has an odd field period and an even field period,
The control circuit includes:
In a period corresponding to the odd field period,
The display luminance gradation of the pixels arranged in the (2k-1) th row (k: natural number) of the display panel is determined by the first image data corresponding to the (2k-1) th row of the display panel. operated to the first luminance gradation corresponding to the gradation value of the first image data,
The first image data corresponding to the (2k-1) th row of the display panel, with the display luminance gradation of the pixels arranged in one of the 2kth row or the (2k-2) th row of the display panel. the third image data corrected to decrease the tone values corresponding to the gradation value of the third image data, operates to lower than the luminance gradation of the first third luminance gradation Let
In a period corresponding to the even field period,
The display luminance gradation of the pixels arranged in the 2k rows of the display panel, the second image data corresponding to the 2k rows of the display panel, first according to the tone value of the second image data 2 brightness gradations,
The display luminance gradation of the pixels arranged in one of the (2k−1) th row or the (2k + 1) th row of the display panel is set to a level of the second image data corresponding to the 2k row of the display panel. the fourth image data corrected to reduce the tone value, corresponding to the gray scale value of the fourth image data, be operated so as to lower than said second luminance gradation fourth luminance gradation The display device according to claim 1 . 前記画素を駆動する駆動信号を生成して、前記画素に供給するデータドライバを備え、
前記画像データは複数ビットのデジタル信号からなり、
前記第３の輝度階調及び前記第４の輝度階調は、それぞれ、前記第１の輝度階調及び前記第２の輝度階調に対して１／２の輝度に設定され、
前記データドライバは、前記画像データを１ビット下位にシフトさせた１／２画像データを生成する演算回路を有することを特徴とする請求項２に記載の表示装置。 A data driver that generates a driving signal for driving the pixel and supplies the driving signal to the pixel;
The image data comprises a multi-bit digital signal,
The third luminance gradation and the fourth luminance gradation are respectively set to half the luminance with respect to the first luminance gradation and the second luminance gradation,
The display device according to claim 2 , wherein the data driver includes an arithmetic circuit that generates ½ image data obtained by shifting the image data to one bit lower. 前記データドライバは、前記画像データをラッチするラッチ回路と、デジタル信号に対応したアナログ電圧を生成するデジタル・アナログ変換回路と、を有し、
前記演算回路は、前記ラッチ回路と前記デジタル・アナログ変換回路との間に設けられていることを特徴とする請求項３に記載の表示装置。 The data driver includes a latch circuit that latches the image data, and a digital / analog conversion circuit that generates an analog voltage corresponding to a digital signal,
The display device according to claim 3 , wherein the arithmetic circuit is provided between the latch circuit and the digital-analog converter circuit. 前記データドライバは、前記画像データを取り込むデータレジスタ回路を有し、
前記演算回路は、前記データレジスタ回路の入力側に接続され、前記画像データが供給されることを特徴とする請求項３に記載の表示装置。 The data driver has a data register circuit that captures the image data,
4. The display device according to claim 3 , wherein the arithmetic circuit is connected to an input side of the data register circuit and is supplied with the image data. 前記データドライバは、前記画像データの階調値に応じた電圧値を有する階調電圧に対し、前記画素を前記第３の輝度階調及び前記第４の輝度階調で動作させるように前記電圧値を低下させた補正階調電圧を生成する電圧調整回路を有することを特徴とする請求項３に記載の表示装置。 The data driver is configured to operate the pixel at the third luminance gradation and the fourth luminance gradation with respect to a gradation voltage having a voltage value corresponding to a gradation value of the image data. The display device according to claim 3 , further comprising a voltage adjustment circuit that generates a corrected gradation voltage having a reduced value. 請求項１乃至６のいずれか１項に記載の表示装置が実装されてなることを特徴とする電子機器。 Electronic apparatus, characterized in that the display device according is implemented in any one of claims 1 to 6. 複数の行及び複数の列に沿って発光素子を有する画素が２次元配列された表示パネルを、複数フィールド期間を有するインターレース信号である画像データに応じて駆動して、前記表示パネルに前記画像データに応じた画像情報を表示する表示装置の駆動制御方法であって、
前記画像データの前記各フィールド期間に対応する期間において、前記表示パネルの隣接する二以上の所定数の行の内の特定の一つの行に配設された第１画素を、当該第１画素に対応した画像データにより、前記画像データの階調値に応じた表示輝度階調とするように動作させる第１表示ステップと、
前記画像データの階調値が、前記発光素子が非発光となる第１階調値であるとき及び前記発光素子が発光している状態で最も低い発光輝度となる第２階調値であるときを除いて、前記画像データの階調値を低下させるように補正した補正画像データを生成して、前記所定数の行の内の前記特定の行を除く行に配設された第２画素を、前記補正画像データにより、前記第１画素の表示輝度階調より低い補正表示輝度階調とするように動作させる第２表示ステップと、
を含むことを特徴とする表示装置の駆動制御方法。 A display panel in which pixels having light-emitting elements are two-dimensionally arranged along a plurality of rows and a plurality of columns is driven according to image data that is an interlace signal having a plurality of field periods, and the display panel receives the image data A display device drive control method for displaying image information according to
In a period corresponding to each field period of the image data, a first pixel disposed in a specific one of a predetermined number of two or more adjacent rows of the display panel is used as the first pixel. by the corresponding images data, a first display step of operating such a display luminance gradation corresponding to the gradation value of the image data,
In previous gradation value of outs image data, the second gradation value becomes the lowest light emission luminance in the state in which the light emitting element non when emission to become a first gradation value and the light emitting element emits light Except for a certain time, corrected image data corrected so as to reduce the gradation value of the image data is generated, and a second of the predetermined number of rows , excluding the specific row, is disposed in the second row . pixels, by the corrected image data, and a second display step of operating so as to lower correction display luminance gradation than the display luminance gradation of the first pixel,
A drive control method for a display device, comprising: 前記画像データは奇数フィールド期間と偶数フィールド期間とを有し、
前記第１表示ステップは、
前記奇数フィールド期間に対応する期間において、
前記表示パネルの第（２ｋ−１）行（ｋ：自然数）に配設された前記画素の表示輝度階調を、前記表示パネルの第（２ｋ−１）行に対応する第１画像データにより、該第１画像データの階調値に応じた第１の輝度階調とするように動作させる第１輝度階調表示ステップと、
前記偶数フィールド期間に対応する期間において、前記表示パネルの第２ｋ行に配設された前記画素の表示輝度階調を、前記表示パネルの第２ｋ行に対応する第２画像データにより、該第２画像データの階調値に応じた第２の輝度階調とするように動作させる第２輝度階調表示ステップと、を含み、
前記第２表示ステップは、
前記奇数フィールド期間に対応する期間において、前記表示パネルの第２ｋ行又は第（２ｋ−２）行の一方に配設された前記画素の表示輝度階調を、前記表示パネルの第（２ｋ−１）行に対応する前記第１画像データの階調値を低下させるように補正した第３画像データにより、該第３画像データの階調値に応じた、前記第１の輝度階調より低い第３の輝度階調とするように動作させる第３輝度階調表示ステップと、
前記偶数フィールド期間に対応する期間において、前記表示パネルの第（２ｋ−１）行又は第（２ｋ＋１）行の一方に配設された前記画素の表示輝度階調を、前記表示パネルの第２ｋ行に対応する前記第２画像データの階調値を低下させるように補正した第４画像データにより、該第４画像データの階調値に応じた、前記第２の輝度階調より低い第４の輝度階調とするように動作させる第４輝度階調表示ステップと、を含むことを特徴とする請求項８に記載の表示装置の駆動制御方法。 The image data has an odd field period and an even field period,
The first display step includes
In a period corresponding to the odd field period,
The display luminance gradation of the pixels arranged in the (2k-1) th row (k: natural number) of the display panel is determined by the first image data corresponding to the (2k-1) th row of the display panel. a first luminance gradation display step of operating to the first luminance gradation corresponding to the gradation value of the first image data,
During the period corresponding to the even field period, the display luminance gradation of the pixels arranged in the 2k rows of the display panel, the second image data corresponding to the 2k rows of the display panel, the second A second luminance gradation display step that operates to obtain a second luminance gradation according to the gradation value of the image data,
The second display step includes
In a period corresponding to the odd-numbered field period, the display luminance gradation of the pixel arranged in one of the 2k-th row or the (2k-2) -th row of the display panel is set to the (2k-1) -th display pixel. ) by the third image data corrected to reduce the tone value of the first image data corresponding to the row, according to the gradation value of the third image data, lower than the first luminance gradation first A third luminance gradation display step which is operated to obtain a luminance gradation of 3,
In a period corresponding to the even field period, the display luminance gradation of the pixel arranged in one of the (2k−1) th row or the (2k + 1) th row of the display panel is set to the second kth row of the display panel. corresponding to the fourth image data corrected to reduce the tone value of the second image data, corresponding to the gradation value of the fourth image data, the second fourth lower than the luminance gradation The display device drive control method according to claim 8 , further comprising: a fourth luminance gradation display step that operates to obtain luminance gradation.

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