JP5643635B2 - 半導体装置の製造方法 - Google Patents
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Description
そこで、この発明は、このような事情に鑑みてなされたものであって、バイポーラトランジスタの動作速度を高速化できるようにした半導体装置の製造方法の提供を目的とする。
この容量CBCと、バイポーラトランジスタの動作速度の指標となる、遮断周波数fT及び最大発振周波数fmaxとの間には、それぞれ下記の(1)式、(2)式の関係が成り立つ。(1)式から明らかなように、CBCが小さいほどfTは大きくなる。また、(2)式から明らかなように、CBCが小さいほど(また、fTが大きいほど)fmaxは大きくなる。
また、上記の半導体装置の製造方法において、前記ベース層を形成する工程では、前記SiGe膜をエピタキシャル成長法で形成することにより、前記コレクタ層上に単結晶構造のSiGe膜を形成し、続いて、前記Si膜をエピタキシャル成長法で形成することにより、前記単結晶SiGe膜上に単結晶Si膜を形成し、前記ベース層にエッチング処理を施す工程では、ClF3(三フッ化塩素)を用いたドライエッチングにより前記コレクタ層の周辺部上から前記単結晶SiGe膜を除去することを特徴としてもよい。このような方法であれば、Si膜の削れを抑えつつ、SiGe膜を選択性高くエッチングすることができる。
図1(a)は、本発明の実施形態に係る半導体装置100の構成例を示す断面図である。また、図1(b)は、図1(a)に示すバイポーラトランジスタ50の要部を拡大した図である。
これらの中で、DTI層10は、例えばトレンチと、トレンチの内壁及び底面を覆うように形成されたSiO2膜(シリコン酸化膜)11と、このSiO2膜11内に埋め込まれた多結晶Si膜13と、を有する。
また、このバイポーラトランジスタ50において、エピタキシャルSi層5の表面近くにはシャロートレンチアイソレーション(STI層)15が部分的に形成されている。このSTI層15の上にはベース層30を層間絶縁膜51上に引き出すための(即ち、外部ベースとなる)多結晶Si膜34bが形成されている。また、このSTI層15を挟んでコレクタ層20の反対側の領域には、コレクタ層20に接続するためのn型不純物拡散層(n層)25が形成されている。
これら多結晶Si膜34b、n層25及び、エミッタ層40の表面はそれぞれシリサイド化されており、シリサイド層45を介して、ベース電極46と、コレクタ電極47と、エミッタ電極48とがそれぞれ形成されている。
次に、図3に示すように、単結晶Si基板上にSiO2膜61を形成する。SiO2膜61の形成方法は例えばCVD(Chemical Vapor Deposition)であり、その厚さは例えば1000Åである。次に、図4に示すように、フォトリソグラフィ技術及びイオン注入技術により、エピタキシャルSi層5にn型不純物を部分的にイオン注入して、n型のコレクタ層20を形成する。このコレクタ層20を形成するためのイオン注入の条件は、例えば、不純物種がリン(P)、注入エネルギーが330keV、ドーズ量が1.0E+13/cm2である。
ここで、エピタキシャル成長法で成膜される膜は下地の結晶構造を引き継ぐ。このため、SiGe膜31は、エピタキシャルSi層5上ではエピタキシャル成長して単結晶SiGe膜31aに形成され、STI層15上や多結晶Si膜上では多結晶SiGe膜31bに形成される。同様に、Si膜33は、単結晶SiGe膜31a上では単結晶Si膜33aに形成され、多結晶SiGe膜31b上では多結晶Si膜33bに形成される。単結晶SiGe膜31aの厚さは例えば300Åであり、多結晶SiGe膜31bの厚さは例えば300Åである。また、単結晶Si膜33aの厚さは例えば500Åであり、多結晶Si膜33bの厚さは例えば500Åである。なお、Si膜33にドープされているボロンは、後の熱処理を伴う工程で、単結晶SiGe膜31aに拡散する。
例えば、真空チャンバ内でのClF3の圧力が0.02mbarであるときのエッチレートについて、Si膜に対するエッチレートは0.16Å/secであるのに対し、SiGe膜に対するエッチレートは333Å/secである。
次に、このSiO2膜21の上方全面に対して、例えばRIE(Reactive Ion Etching)等の異方性ドライエッチング処理を施す。即ち、SiO2膜21をエッチバックする。これにより、図12に示すように、単結晶Si膜33a下(即ち、コレクタ層20の周辺部上)にSiO2膜21を残しつつ、それ以外の領域からSiO2膜21を除去する。
なお、下地の単結晶Si膜33aと、当該工程で形成される単結晶Si膜34aは同じ結晶構造であり、単結晶Si膜34aは下地の単結晶Si膜33aと一体の膜となる。このため、以降の説明では、これらを合わせて、単結晶Si膜35aと称する。単結晶Si膜35aの厚さは例えば400Å(=100Å+300Å)である。
次に、例えばCVD法により、単結晶Si基板の上方全面にSiO2膜(図示せず)を形成する。そして、このSiO2膜をエッチバックする。これにより、図22に示すように、ベース層30の側面やエミッタ層40の側面、及び、外部ベースとなる多結晶Si膜34bの側面にSiO2膜からなるサイドウォール39をそれぞれ形成する。
3 高濃度n型埋込層(n+層)
5 エピタキシャルSi層
6 特開平
7 n型ディープウェル層(n−層)
10 DTI層
11、21、36、38、61 SiO2膜
13、37 多結晶Si膜
15 STI層
20 コレクタ層
25 n型不純物拡散層(n層)
30 ベース層
31 SiGe膜
31a 単結晶SiGe膜
31b 多結晶SiGe膜
33、34 Si膜
33a、34a、35a 単結晶Si膜
33b、34b、40´、63 多結晶Si膜
39 サイドウォール
40 エミッタ層
45 シリサイド層
46 ベース電極
47 コレクタ電極
48 エミッタ電極
50 バイポーラトランジスタ
51 層間絶縁膜
60 接合領域
65 空隙
67 開口部
69 レジストパターン
73 コンタクトホール
100 半導体装置
Claims (3)
- バイポーラトランジスタを備えた半導体装置の製造方法であって、
基板に第1導電型のコレクタ層を形成する工程と、
前記コレクタ層上にSiGe膜とSi膜とを順次形成して、前記SiGe膜と前記Si膜とが積層された構造のベース層を形成する工程と、
前記Si膜よりも前記SiGe膜の方がエッチングされ易い条件で、前記ベース層にエッチング処理を施すことにより、前記コレクタ層の中央部上に前記SiGe膜を残しつつ、前記コレクタ層の周辺部上から前記SiGe膜を除去する工程と、
前記コレクタ層の周辺部と前記Si膜との間を埋め込むように前記基板上に絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。 - 前記ベース層にエッチング処理を施す工程では、ClF3を用いたドライエッチングにより前記コレクタ層の周辺部上から前記SiGe膜を除去することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記ベース層にエッチング処理を施す工程では、
TMAHを用いたウェットエッチングにより前記Si膜を除去し、続いて、
前記ClF3を用いたドライエッチングにより前記SiGe膜を除去することを特徴とする請求項2に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010287374A JP5643635B2 (ja) | 2010-12-24 | 2010-12-24 | 半導体装置の製造方法 |
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Publications (2)
Publication Number | Publication Date |
---|---|
JP2012134423A JP2012134423A (ja) | 2012-07-12 |
JP5643635B2 true JP5643635B2 (ja) | 2014-12-17 |
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Country | Link |
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JP (1) | JP5643635B2 (ja) |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9032A (en) * | 1852-06-15 | mooee | ||
US7012A (en) * | 1850-01-15 | Improvement in mowing-machines | ||
US9005A (en) * | 1852-06-08 | Improvement in harvesters | ||
JP2924770B2 (ja) * | 1996-03-18 | 1999-07-26 | 日本電気株式会社 | 半導体装置の製造方法 |
DE102004036803A1 (de) * | 2004-07-29 | 2006-03-23 | Robert Bosch Gmbh | Verfahren zum Ätzen einer Schicht auf einem Substrat |
TW200809980A (en) * | 2006-03-10 | 2008-02-16 | Koninkl Philips Electronics Nv | Method of manufacturing a bipolar transistor |
US7816221B2 (en) * | 2008-06-26 | 2010-10-19 | Freescale Semiconductor, Inc. | Dielectric ledge for high frequency devices |
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2010
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A131 | Notification of reasons for refusal |
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