JP5639910B2 - 半導体装置 - Google Patents
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13454—Drivers integrated on the active matrix substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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Description
現できる半導体装置及び表示装置に関する。
ansistor、TFT)を形成し、これをスイッチング素子として画素部に設けた表
示装置や、画素部の周縁部に画素を駆動する回路を形成したアクティブマトリクス型表示
装置の研究開発が盛んに行なわれている。
しか作製できなかった大規模集積回路(Large Scale Integrated
circuit、LSI)に代表される機能回路を、絶縁基板上に作製する研究開発が
始められている。なお、機能回路として、中央処理装置(Central Proces
sing Unit、CPU)、メモリ、画像処理回路、ディジタル信号処理プロセッサ
などが挙げられる。TFTを用いることで、低価格・薄型・軽量・低消費電力の機能回路
を作製できることが期待されている。従って、TFTにより構成される機能回路を有する
半導体装置や、TFTにより構成される機能回路を同一基板上に搭載した表示装置は、将
来的に商品として非常に有望である。
多層配線技術による動作周波数を向上させることでCPUの処理能力向上を推し進めてき
た。多層配線技術では、基本セル内での配線、機能回路内の各ブロック内における配線、
ブロック間配線、電源配線、接地配線などについて独立な配線層を用いる。このように多
層配線を形成することで、チップ面積縮小が図れ、動作速度向上が可能である。またメモ
リでは、一般に高記憶容量・高読出速度が求められる。このような目的にも、多層配線技
術は非常に有効である。
さないことが重要である。つまり、CPUやメモリを、少ないマスク枚数で作製する必要
がある。ところが、従来のLSI開発で用いられてきた多層配線技術は、配線層を1層増
す毎に最低2枚のマスク増加をもたらす。従って、TFTにより構成される機能回路を作
製する場合には従来用いられてきた多層配線技術は必ずしも有効な手段とは限らない。
れる配線層(1st配線層)と、TFT間の引き回し配線及び電源配線及び接地配線とし
て使われる配線層(2nd配線層)と、両者を電気的に接続するコンタクトと、により配
線を形成する。従って、マスク枚数を増加させることなく、機能回路を同一基板上に搭載
するためには、機能回路もこれらの2つの配線層とコンタクトとで配線を行わなければな
らない。
め、TFT間の引き回し配線の配置面積が膨大になる。このため、機能回路全体の面積縮
小を果たすには、電源配線や接地配線の幅を細くし、これらの配置面積を極力狭くする必
要がある。しかし、電源配線及び接地配線の電気抵抗は配線幅に反比例するので、幅が細
いと電気抵抗が増大する。そのため局所的な高電流消費回路において電源電圧の極端な電
圧降下が生じる。電圧降下した部分のTFTでは、印加される正味の電源電圧が大幅に低
下することになり、期待されるTFT性能が得られない。従って、回路の誤動作や設計通
りの動作周波数が得られないなどの不具合が発生する可能性がある。
れないなどの不具合を生じる。以下、本明細書中では特に明示しない限り、TFTに印加
される正味の電源電圧の降下及び正味の接地電圧の上昇をまとめて、電源電圧の降下と記
述する。
FT間の引き回し配線と共に、電源配線と接地配線とを行い、同時に電源配線と接地配線
との配置面積を少なく抑えながら、且つ電源電圧と接地電圧とを機能回路各部で均等に保
つ工夫が必要である。
路を少ないマスク枚数で作製し、また機能回路の配線に要する配置面積を少なく抑えなが
ら、且つ動作時の電源電圧及び接地電圧を機能回路各部で均等に保つことで、軽量・薄型
・高性能な機能回路を有する半導体装置及び表示装置を提供する。
て、電源配線及び接地配線を2nd配線で櫛状に配置し、それらの櫛の先端を1st配線
及び1st配線−2nd配線間コンタクトで電気的に接続する。1st配線及び1st配
線−2nd配線間コンタクト及び2nd配線によって、格子状に配置された電源配線及び
接地配線を形成する。格子状にすることで、格子状にしない場合に比べて、電源電圧降下
及び接地電圧上昇は大幅に低減できる。また、配線幅を細くしても、格子状にしない場合
と同程度の電源電圧降下及び接地電圧上昇に抑えられるので、電源配線及び接地配線の配
置面積を大幅に低減できる。さらに、同時に電源配線と接地配線間に静電容量を構成する
ことができる。静電容量は瞬間的な電位変動に対して、電位変化分の絶対値を抑える働き
をするため、静電容量を設けることは、回路動作上好ましい。
ないマスク枚数で作製し、また機能回路の配線に要する配置面積を少なく抑えながら、且
つ動作時の電源電圧及び接地電圧を機能回路各部で均等に保つことができる機能回路を有
する半導体装置及び表示装置を提供する。従って、高機能化が容易で、より高機能で、付
加価値が高い半導体装置及び表示装置を低価格で提供することが可能となる。
る半導体装置であって、前記機能回路に電源電圧を供給する電源配線及び接地電圧を供給
する接地配線が格子状に配置されていることを特徴とする。
装置であって、前記機能回路に電源電圧を供給する電源配線または接地電圧を供給する接
地配線の少なくとも一方が格子状に配置されていることを特徴とする。
も良い。
ても良い。
。
れた半導体薄膜を活性層として用いても良い。
良い。
の導電性薄膜と、第二の導電性薄膜と、第三の導電性薄膜と、前記第一の導電性薄膜と前
記第二の導電性薄膜とを電気的に接続する第一のコンタクトと、前記第一の導電性薄膜と
前記第三の導電性薄膜とを電気的に接続する第二のコンタクトと、前記第二の導電性薄膜
と前記第三の導電性薄膜とを電気的に接続する第三のコンタクトと、から構成しても良い
。
の導電性薄膜と、第二の導電性薄膜と、前記第一の導電性薄膜と前記第二の導電性薄膜と
を電気的に接続する第一のコンタクトと、から構成しても良い。
置であって、前記機能回路に電源電圧を供給する電源配線及び接地電圧を供給する接地配
線が格子状に配置されていることを特徴とする。
置であって、前記機能回路に電源電圧を供給する電源配線または接地電源を供給する接地
配線の少なくとも一方が格子状に配置されていることを特徴とする。
も良い。
ても良い。
。
。
されていても良い。
れた半導体薄膜を活性層として用いても良い。
。
も良い。
。
の導電性薄膜と、第二の導電性薄膜と、第三の導電性薄膜と、前記第一の導電性薄膜と前
記第二の導電性薄膜とを電気的に接続する第一のコンタクトと、前記第一の導電性薄膜と
前記第三の導電性薄膜とを電気的に接続する第二のコンタクトと、前記第二の導電性薄膜
と前記第三の導電性薄膜とを電気的に接続する第三のコンタクトと、から構成しても良い
。
の導電性薄膜と、第二の導電性薄膜と、前記第一の導電性薄膜と前記第二の導電性薄膜と
を電気的に接続する第一のコンタクトと、から構成しても良い。
み込むことが有効である。
源配線及び接地配線を格子状に配置することで、電源電圧降下を低減できる。従って、機
能回路の高速動作、高機能化に対し有効である。また、機能回路の電源配線及び接地配線
を格子状としない場合と同程度の電源電圧降下及び接地電圧上昇に保ちながら、電源配線
及び接地配線に要する配置面積を削減でき、機能回路の面積縮小が可能である。さらに、
高機能な機能回路においても、TFT間の引き回し配線に利用できる領域を確保しやすく
なり、設計面での自由度が上がる。以上のことから、軽量・薄型・高機能な半導体装置及
び表示装置を安価で提供できる。
本実施の形態では、本発明に係わる半導体装置及び表示装置における機能回路のマスク
レイアウトについて説明する。図1は本実施の形態におけるマスクレイアウトを示した図
である。
1、ゲート配線1005とTFT間配線1006と格子状の電源配線又は設置配線を形成
する1st配線(以下、格子形成1st配線と呼ぶ)1007とを形成する1st配線層
、1st配線−2nd配線間または活性層−2nd配線間を電気的に接続するためのコン
タクト1003、TFT間配線1008と電源配線1009と接地配線1010と格子状
の電源配線又は接地配線を形成する2nd配線(以下、格子配線2nd配線と呼ぶ)10
11とを形成する2nd配線層、が形成されている。1個以上のTFT1012から電気
回路1013が構成される。
タクト1003により櫛状の電源配線1009の先端を、また櫛状の接地配線1010の
先端を各々電気的に接続している点が本実施の形態の特徴である。なお、格子形成2nd
配線1011は、図1に示した様に、電気的に接続する目的で新たに設けても良いし、そ
の他の回路に電源電圧または接地電圧を供給するために設けてある配線を流用しても良い
。
本質的では無いので割愛する。
配線及び接地配線の等価回路を示したものである。また、図2(B)は図1で櫛状の電源
配線1009の先端及び接地配線1010の先端を各々電気的に接続しない場合における
等価回路を示したものである。抵抗01(2011)〜抵抗07(2017)は電源配線
の電気抵抗を示し、抵抗11(2021)〜抵抗17(2027)は接地配線の電気抵抗
を示す。また、抵抗21(2031)〜抵抗23(2033)は櫛状の接地配線の先端を
格子形成配線とコンタクトとにより電気的に短絡した時の等価電気抵抗である。また、抵
抗31(2041)〜抵抗33(2043)は櫛状の電源配線の先端を格子形成配線とコ
ンタクトとにより電気的に短絡した時の等価電気抵抗である。供給電源2000の電位は
これらの抵抗を介して回路1(2001)〜回路8(2008)に供給される。従って、
回路1(2001)〜回路8(2008)に供給される正味の電位は、供給電源2000
の出力値より下がる。
の電位について、電源電圧降下及び接地電圧上昇を見積もると、表1のようになる。ここ
で簡単のため、抵抗01(2011)〜抵抗07(2017)、抵抗11(2021)〜
抵抗17(2027)、抵抗21(2031)〜抵抗23(2033)、抵抗31(20
41)〜抵抗33(2043)の抵抗値を全てRとし、回路1(2001)〜回路8(2
008)における消費電流を全てIとする。回路n(n=1〜8)における正味の電源電
圧をVDDn、正味の接地電圧をGNDnとしている。
大値は4割程度軽減されていることが分かる。すなわち、機能回路の動作上安定な電源供
給が行われることになる。また、従来例と同程度の電圧降下まで許される場合は、全体の
抵抗が4割程度増加しても良いので、電源配線及び接地配線幅を4割程度細くできる。従
って、電源配線及び接地配線の配置面積を4割程度削減できる。
2nd配線とによって、半導体装置及び表示装置における機能回路の電源配線及び接地配
線を格子状に形成する。格子状にすることで、格子状にしない場合に比べて、電源電圧降
下が大幅に低減できる。また、配線幅を細くしても、格子状にしない場合と同程度の電源
電圧降下及び接地電圧上昇に抑えられるので、電源配線及び接地配線の配置面積を大幅に
低減できる。従って、軽量・薄型・高機能・低価格の半導体装置及び表示装置を提供でき
る。
本実施の形態では、実施の形態1とは異なる、本発明に係わる半導体装置及び表示装置
における機能回路のマスクレイアウトについて説明する。図3は本実施の形態におけるマ
スクレイアウトを示した図である。なお、図1と同じ部分は同じ符号を用いて示している
。
1、ゲート配線1005とTFT間配線1006と格子状の電源配線又は接地配線を形成
する1st配線(以下、格子形成1st配線と呼ぶ)1007とを形成する1st配線層
、1st配線−2nd配線間または活性層−2nd配線間を電気的に接続するためのコン
タクト1003、TFT間配線1008と電源配線1009と接地配線1010とを形成
する2nd配線層、が形成されている。1個以上のTFT1012から電気回路1013
が構成される。
011を用いずに、接地配線1010または電源配線1009と重なった格子形成1st
配線1007とコンタクト1003とで、櫛状の電源配線1009の先端を、または櫛状
の接地配線1010の先端を各々電気的に接続している点が本実施の形態の特徴である。
このような構成とすることで、電源配線1009と接地配線1010との間に静電容量を
形成することができる。これは、瞬間的な電源電圧降下に対して、電源電圧降下量の絶対
値を抑える働きをする。従って、特に機能回路を高速動作させる場合などに好ましい。
明では本質的では無いので割愛する。
示した電源配線及び接地配線と比べ、電気的には櫛状配線の先端の接続方法が異なるのみ
である。従って、代表的な電源配線及び接地配線の等価回路は、図2(A)をそのまま適
用することにする。また、図2(A)の等価回路における、回路1(2001)〜回路8
(2008)に供給される正味の電位について、電源電圧降下及び接地電圧上昇を見積も
った表1の結果をそのまま適用することができる。
程度軽減される。すなわち、機能回路の動作上安定な電源供給が行われることになる。ま
た、従来例と同程度の電圧降下まで許される場合は、全体の抵抗が4割程度増加しても良
いので、電源配線及び接地配線幅を4割程度細くできる。従って、電源配線及び接地配線
の配置面積を4割程度削減できる。
によって、半導体装置及び表示装置における機能回路の電源配線及び接地配線を格子状に
形成する。格子状にすることで、格子状にしない場合に比べて、電源電圧降下が大幅に低
減できる。また、配線幅を細くしても、格子状にしない場合と同程度の電源電圧降下及び
接地電圧上昇に抑えられるので、電源配線及び接地配線の配置面積を大幅に低減できる。
さらに、電源配線と接地配線との間に静電容量を形成しやすくなり、特に高速動作時に安
定した電源供給が保てる。従って、軽量・薄型・高機能・低価格の半導体装置及び表示装
置を提供できる。
に形成された表示装置を説明する。
を有する基板500上に形成されたTFTを用いて構成される、表示部551と機能回路
部552とを有する。表示部551は、画素部501と、走査線駆動回路502、信号線
駆動回路503を有する。また、機能回路部552は、CPU507、SRAM(記憶回
路)504を有する。表示部551において、画素部501は画像の表示を行う。また、
走査線駆動回路502及び信号線駆動回路503によって、画素部501の各画素への映
像信号の入力が制御される。SRAM504は、複数のマトリクス状に配置された記憶セ
ル(図示せず)によって構成される。各記憶セルは、CPU507において入出力される
信号を記憶する等の機能を有する。また、CPU507は、走査線駆動回路502、信号
線駆動回路503への制御信号を出力する等の機能を有する。
の構成を図5に示す。なお、図4と同じ部分は同じ符号を用いて示し説明は省略する。G
PU567によって、基板500の外部より入力された信号は表示部551に入力するた
めの信号に変換される。
示装置などを用いることができる。
な高度な機能回路部552を実現しようとすると、TFT間の引き回し配線が非常に複雑
になるため、TFT間の引き回し配線の配置面積が膨大になる。このため、機能回路全体
の面積縮小を果たすには、電源配線や接地配線の配置面積を極力狭くし、且つ安定した電
源電圧及び接地電圧を供給する必要がある。従って、実施の形態1または実施の形態2に
示した方法が有効である。これにより、機能回路部の電源電圧降下が大幅に低減でき、高
速動作に適した機能回路を作製できる。また、電源配線及び接地配線の配置面積を大幅に
低減できる。従って、軽量・薄型・低価格の表示装置を提供できる。
可能である。
Tの作製方法の一例を、図6(A)〜(H)を用いて説明する。なお、機能回路部のTF
T作製方法は、本発明における半導体装置の作製方法にそのまま適用できる。
ス基板の表面に絶縁膜を形成したものを用いる。また本作製工程の処理温度に耐えうる耐
熱性を有するプラスチック基板を用いても良い。本実施例ではバリウムホウケイ酸ガラス
、アルミノホウケイ酸ガラス等のガラスからなる基板101を用いる。
成る下地膜(図示せず)を形成する。下地膜は、前記絶縁膜の単層構造でも前記絶縁膜を
2層以上積層させた構造であっても良い。
びN2Oを反応ガスとして成膜される窒化酸化珪素膜を10〜200nm(好ましくは50
〜100nm)の厚さに形成する。本実施例では、窒化酸化珪素膜を50nmの厚さに形成す
る。次いで下地膜の2層目として、プラズマCVD法を用いてSiH4及びN2Oを反応ガ
スとして成膜される酸化窒化珪素膜を50〜200nm(好ましくは100〜150nm)の
厚さに形成する。本実施例では、酸化窒化珪素膜を100nmの厚さに形成する。
D法、プラズマCVD法等)により25〜80nm(好ましくは30〜60nm)の厚さで成
膜する。次いで前記半導体膜を公知の結晶化法(レーザ結晶化法、RTA又はファーネス
アニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等)を用
いて結晶化させる。なお、結晶化を助長する金属元素を用いる熱結晶化法とレーザ結晶化
法とを組み合わせてもよい。例えば、結晶化を助長する金属元素を用いる熱結晶化法を行
った後、レーザ結晶化法を行っても良い。
性層)102a〜102dを形成する。なお前記半導体層として、非晶質半導体膜、微結
晶半導体膜、結晶質半導体膜、又は非晶質珪素ゲルマニウム膜などの非晶質構造を有する
化合物半導体膜等を用いることができる。
して、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化(
500℃、1時間)を行った後、熱結晶化(550℃、4時間)を行って結晶質珪素膜を
形成する。その後、フォトリソグラフィ法を用いたパターニング処理によって島状の半導
体層102a〜102dを形成する。
ス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシ
マレーザ、YAGレーザ、YVO4レーザ、YLFレーザ、YAlO3レーザ、ガラスレー
ザ、ルビーレーザ、Ti:サファイアレーザ等を用いることができる。また後者の固体レ
ーザとしては、Cr、Nd、Er、Ho、Ce、Co、Ti又はTmがドーピングされた
YAG、YVO4、YLF、YAlO3などの結晶を使ったレーザを用いることができる。
当該レーザの基本波はドーピングする材料によって異なり、1μm前後の基本波を有する
レーザ光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ること
ができる。なお非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振
が可能な固体レーザを用い、基本波の第2高調波〜第4高調波を適用するのが好ましい。
代表的には、Nd:YVO4レーザー(基本波1064nm)の第2高調波(532nm)や第
3高調波(355nm)を適用する。
子により高調波に変換する。さらに、共振器の中にYVO4結晶と非線形光学素子を入れ
て、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状ま
たは楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は
0.01〜100MW/cm2程度(好ましくは0.1〜10MW/cm2)が必要である。そして
、10〜2000cm/s程度の速度でレーザ光に対して相対的に半導体膜を移動させて照
射する。
系で線状に集光して半導体膜に照射すると良い。結晶化の条件は適宜設定されるが、エキ
シマレーザを用いる場合はパルス発振周波数300Hzとし、レーザーエネルギー密度を
100〜700mJ/cm2(代表的には200〜300mJ/cm2)とすると良い。またYAGレー
ザを用いる場合には、その第2高調波を用いてパルス発振周波数1〜300Hzとし、レー
ザーエネルギー密度を300〜1000mJ/cm2(代表的には350〜500mJ/cm2)とする
と良い。そして幅100〜1000μm(好ましくは幅400μm)で線状に集光したレ
ーザ光を基板全面に渡って照射し、このときの線状ビームの重ね合わせ率(オーバーラッ
プ率)を50〜98%としても良い。
を行ったため、前記金属元素が結晶質珪素膜中に残留している。そのため、前記結晶質珪
素膜上に50〜100nmの非晶質珪素膜を形成し、加熱処理(RTA法やファーネスアニ
ール炉を用いた熱アニール等)を行って、該非晶質珪素膜中に前記金属元素を拡散させ、
前記非晶質珪素膜は加熱処理後にエッチングを行って除去する。その結果、前記結晶質珪
素膜中の金属元素の含有量を低減または除去することができる。
はリン)のドーピングを行ってもよい。こうして、チャネル領域となる領域にも微量な不
純物元素を添加して、TFTのしきい値を制御することが可能である。
縁膜103はプラズマCVD法やスパッタ法を用いて、膜厚を40〜150nmとして珪素
を含む絶縁膜で形成する。本実施例では、ゲート絶縁膜103としてプラズマCVD法に
より酸化窒化珪素膜を115nmの厚さに形成する。勿論、ゲート絶縁膜103は酸化窒化
珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用い
ても良い。なおゲート絶縁膜103として酸化珪素膜を用いる場合には、プラズマCVD
法でTEOS(Tetraethyl Orthosilicate)とO2とを混合し、反応圧力40Pa、基板温
度300〜400℃とし、高周波(13.56MHz)、電力密度0.5〜0.8W/cm2で放
電させて形成しても良い。上記の工程により作製される酸化珪素膜は、その後400〜5
00℃の熱アニールによって、ゲート絶縁膜103として良好な特性を得ることができる
。
元素をドーピングしておいても良い。この際形成された不純物領域と重ねてゲート配線を
形成することによって、Lov領域等を形成することが可能である。なお、半導体層10
2a〜102dに不純物元素をドーピングする際は、ゲート絶縁膜103とは別の絶縁膜
(ドープ用絶縁膜と表記)を形成しておいてもよい。この場合、上記ドーピング処理が終
了した後、ドープ用絶縁膜は除去する。
膜104bをWで100〜400nmの厚さに形成する。こうして、2層の積層構造を有す
る1st配線層を形成する。本実施の形態では、膜厚30nmのTaN膜からなる第1の導
電膜104aと、膜厚370nmのW膜からなる第2の導電膜104bを積層形成する。
窒素を含む雰囲気内においてスパッタ法で形成する。また第2の導電膜104bであるW
膜は、Wのターゲットを用いたスパッタ法で形成する。その他に6フッ化タングステン(
WF6)を用いる熱CVD法で形成することもできる。いずれにしてもゲート配線として
使用するためには低抵抗率化を図る必要があり、W膜の抵抗率は20μΩcm以下にするこ
とが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、W膜
中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗率化する。従って、本
実施の形態では、高純度のW(純度99.9999%)のターゲットを用いたスパッタ法
で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成する
ことにより、抵抗率9〜20μΩcmを有するW膜を実現する。
するが、第1の導電膜104a及び第2の導電膜104bを構成する材料は特に限定され
ない。第1の導電膜104a及び第2の導電膜104bは、Ta、W、Ti、Mo、Al
、Cu、Cr、Ndから選択された元素、または前記元素を主成分とする合金材料若しく
は化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素
膜に代表される半導体膜やAgPdCu合金で形成してもよい。
施の形態1及び実施の形態2に示した1st配線層に対応する。
ことができる。なお、塗布法には、スピンコータやロールコータを用いればよい。レジス
ト105は、ポジ型、ネガ型の何れも使用可能であり、露光の際に用いる光源に応じて選
択できる。
マスク108、109及び185を形成し、ゲート配線を作製するための第1のエッチン
グ処理(1st配線層エッチング1)を行う。本実施例では、第1のエッチング処理にお
けるエッチングの手法として、ICP(Inductively Coupled Plasma:誘導結合型プラズ
マ)エッチング法を用い、エッチング用ガスにCF4とCl2の混合ガスを用い、1Paの圧
力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成し
て行う。基板側(試料ステージ)にも100WのRF(13.56MHz)電力を投入し、実
質的に負の自己バイアス電圧を印加する。CF4とCl2の混合ガスを用いた場合にはW膜
及びTaN膜とも同程度にエッチングされる。
電膜104bの部分は、レジストマスク185で覆われているため、エッチングされない
。
側に印加するバイアス電圧の効果によって第1の導電層106a、107a及び第2の導
電層106b、107bの端部がテーパー形状となる。ここで、テーパー形状を有する部
分(テーパー部)の角度(テーパー角)とは、基板101表面(水平面)とテーパー部の
傾斜部とのなす角度として定義する。エッチング条件を適宜選択することによって、第1
の導電層及び第2の導電層においてテーパー部の角度を15〜45°とすることができる
。ゲート絶縁膜103上に残渣を残すことなくエッチングするためには、10〜20%程
度の割合でエッチング時間を増加させると良い。W膜に対する酸化窒化珪素膜の選択比は
2〜4(代表的には3)であるので、オーバーエッチング処理により、酸化窒化珪素膜が
露出した面は20〜50nm程度エッチングされることになる。こうして、第1のエッチン
グ処理により第1の形状の導電層106、107(第1の導電層106a、107aと第
2の導電層106b、107b)を形成する。このとき、ゲート絶縁膜103においては
、露出した領域が20〜50nm程度エッチングされ、薄くなった領域が形成される。
添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオ
ンドープ法の条件はドーズ量を1×1013〜5×1014atoms/cm2とし、加速電圧を60
〜100kVとして行う。N型を付与する不純物元素として15族に属する元素、典型的に
はリン(P)または砒素(As)を用いるが、本実施例ではリン(P)を用いる。この場
合、第1の形状の導電層106、107(第1の導電層106a、107aと第2の導電
層106b、107b)をN型を付与する不純物元素の添加に対するマスクとして用い、
自己整合的に第1の不純物領域110a、110b、111a、111bが形成される。
第1の不純物領域110a、110b、111a、111bには1×1020〜1×1021
atoms/cm3の濃度範囲でN型を付与する不純物元素を添加する。
処理(1st配線層エッチング2)を行う。エッチングガスにCF4とCl2とO2とを用
い、W膜を選択的にエッチングする。こうして、第2のエッチング処理により第2の形状
の導電層412、413(第1の導電層412a、413aと第2の導電層412b、4
13b)を形成する。このとき、ゲート絶縁膜103においては、露出した領域はさらに
20〜50nm程度エッチングされ薄くなる。
ルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。WとTaのフッ化物
と塩化物の蒸気圧を比較すると、Wのフッ化物であるWF6が極端に高く、その他のWC
l5、TaF5、TaCl5は同程度である。従って、CF4とCl2の混合ガスではW膜及
びTaN膜共にエッチングされる。しかし、この混合ガスに適量のO2を添加するとCF4
とO2が反応してCOとFになり、FラジカルまたはFイオンが多量に発生する。その結
果、フッ化物の蒸気圧が高いW膜のエッチング速度が増大する。一方、TaはFが増大し
ても相対的にエッチング速度の増加は少ない。また、TaはWに比較して酸化されやすい
ので、O2を添加することでTaの表面が酸化される。Taの酸化物はフッ素や塩素と反
応しないためさらにTa膜のエッチング速度は低下する。従って、W膜とTa膜とのエッ
チング速度に差を作ることが可能となり、W膜のエッチング速度をTa膜よりも大きくす
ることが可能となる。
処理よりもドーズ量を下げて、高い加速電圧の条件としてN型を付与する不純物元素、本
実施例ではリン(P)をドーピングする。例えば、加速電圧を70〜120kVとし、1×
1013atoms/cm2のドーズ量で行い、図6(B)で島状半導体層に形成された第1の不純
物領域110a、110b、111a、111bの内側に新たな不純物の添加領域を形成
する。ドーピングは、第2の導電層412b、413bを不純物元素に対するマスクとし
て用い、第1の導電層412a、413aの下側の領域における半導体層にも不純物元素
が添加されるようにドーピングする。こうして、第2の不純物領域416a、416b、
418a、418bが形成される。この第2の不純物領域416a、416b、418a
、418bに添加されたリン(P)の濃度は、第1の導電層412a、413aのテーパ
ー部の膜厚に従って緩やかな濃度勾配を有している。なお、第1の導電層412a、41
3aのテーパー部と重なる半導体層において、第1の導電層412a、413aのテーパ
ー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の
濃度である。
を行う。エッチングガスにCHF6を用い、反応性イオンエッチング法(RIE法)を用
いて行う。第3のエッチング処理により、第1の導電層412a、413aのテーパー部
を部分的にエッチングして、第1の導電層と半導体層との重なる領域を縮小する。第3の
エッチング処理によって、第3の形状の導電層112、113(第1の導電層112a、
113aと第2の導電層112b、113b)を形成する。このとき、ゲート絶縁膜10
3においては、露出した領域がさらに20〜50nm程度エッチングされ薄くなる。第3の
エッチング処理によって、第2の不純物領域416a、416b、418a、418bか
ら、第1の導電層112a、113aと重なる第2の不純物領域117a、117b、1
19a、119bと、第1の不純物領域と第2の不純物領域との間の第3の不純物領域1
16a、116b、118a、118bとが形成される。
、新たにレジスト186を成膜する。レジスト186の成膜法としては、塗布法を用いる
ことができる。なお、塗布法にはスピンコータやロールコータを用いればよい。レジスト
186は、ポジ型、ネガ型の何れも使用可能であり、露光の際に用いる光源に応じて選択
できる。なお、レジスト186は、第1の露光の際に用いたレジスト105と同じ材料で
あっても良いし、異なっていても良い。
87を形成する(図6(F))。なお、第2の露光における露光手段は、第1の露光と同
じであっても良いし、異なっていてもよい。次いで、第4のエッチング処理(1st配線
層エッチング4)を行う。こうして、ほぼ垂直な端部を有する第4の形状の導電層121
、122(第1の導電層121a、122a、第2の導電層121b、122b)が形成
される。なお、半導体層102a、102b上に形成された第3の形状の導電層112、
113(第1の導電層112a、113a、第2の導電層112b、113b)の部分は
、レジストマスク187で覆われているため、エッチングされない。
N型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオ
ン注入法で行えば良い。イオンドープ法の条件はドーズ量を1×1013〜5×1014atom
s/cm2とし、加速電圧を60〜100kVとして行う。N型を付与する不純物元素として1
5族に属する元素、典型的にはリン(P)または砒素(As)を用いるが、本実施例では
リン(P)を用いる。この場合、レジストマスク123、124及び187を、N型を付
与する不純物元素の添加に対するマスクとして用い、第4の不純物領域125a、125
b、126a、126bを形成する。第4の不純物領域125a、125b、126a、
126bには1×1020〜1×1021atoms/cm3の濃度範囲でN型を付与する不純物元素
が添加される。なお、半導体層102a、102bは、レジストマスク187で覆われて
いるため、第3のドーピング処理において、不純物元素は添加されない。
不純物元素のドーピング(第3のドーピング処理)の条件を、第1の不純物領域110a
、110b、111a、111bへの不純物元素のドーピング(第1のドーピング処理)
の条件と同じにする。しかしこれに限定されない。第1のドーピング処理と、第3のドー
ピング処理とでは、条件が異なっていてもよい。
後、新たにレジストマスク127及び128を形成し、第4のドーピング処理(ドーピン
グ4)を行う。第4のドーピング処理では、P型を付与する不純物元素を添加する。ドー
ピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。Pチャネル型TFT
を形成する島状半導体層102b及び102dに、P型の不純物元素が添加された第4の
不純物領域190a、190b、191a、191b、129a、129bを形成する。
この際、第3の形状の導電層113b及び第4の形状の導電層122を不純物元素に対す
るマスクとして用い、自己整合的に不純物領域を形成する。なお、Nチャネル型TFTを
形成する島状半導体層102a、102cはレジストマスク127及び128で全面を被
覆しておく。
、第4の不純物領域190a、190b、191a、191b、129a、129bには
それぞれ異なる濃度でリンが添加されている。しかし、ジボラン(B2H6)を用いたイオ
ンドープ法により、そのいずれの領域においてもP型を付与する不純物元素を添加する。
この際、第4の不純物領域190a、190b、191a、191bのP型を付与する不
純物元素の濃度が2×1020〜2×1021atoms/cm3となるようにする。こうして、第4
の不純物領域190a、190b、191a、191bは、Pチャネル型TFTのソース
領域およびドレイン領域として問題なく機能する。また、第4の不純物領域129a、1
29bは、Pチャネル型TFTのLov領域として問題なく機能する。
。島状半導体層と重なる第3の形状の導電層112、113及び、第4の形状の導電層1
21、122がゲート配線として機能する。
、第3の形状の導電層112、113及び、第4の形状の導電層121、122のいずれ
か1つと同様に形成すれば良い。
、Nチャネル型TFT73、Pチャネル型TFT74が形成される。
する高濃度不純物領域110a、110b、ゲート配線と重なる低濃度不純物領域(Lo
v領域)117a、117b、ゲート配線と重ならない低濃度不純物領域(Loff領域
)116a、116bを有する。一方、Pチャネル型TFT72は、チャネル領域193
、ソース領域及びドレイン領域に相当する高濃度不純物領域190a、190b、ゲート
配線と重なる低濃度不純物領域(Lov領域)129a、129bを有する。なお、Lo
ff領域は有さない構造である。Nチャネル型TFT71及びPチャネル型TFT72の
ゲート配線は、テーパー形状の端部を有する。そのため、ゲート配線を小さくするには、
不適当な形状のTFTである。しかし、Lov領域や、Loff領域を、ゲート配線の作
製工程において、自己整合的に作製することが可能であるため、TFT作製における工程
数を抑えることができる。こうして、工程数を低減して耐圧性の高いTFTを形成するこ
とが可能である。
に相当する高濃度不純物領域125a、125bを有する。また、Pチャネル型TFT7
4は、チャネル領域195、ソース領域及びドレイン領域に相当する高濃度不純物領域1
91a、191bを有する。Nチャネル型TFT73及びPチャネル型TFT74は、シ
ングルドレイン構造である。Nチャネル型TFT73、Pチャネル型TFT74を、Lo
v領域やLoff領域を有するTFTとする場合は、新たなマスクが必要となり、工程数
が増えるといった問題がある。しかし、ゲート配線の端部を垂直にエッチングするため、
微細化が可能である。
が要求される回路の作製に、Nチャネル型TFT73、Pチャネル型TFT74は、機能
回路部のように微細化が要求される回路の作製に適している。
光手段とは、同じとすることもできるし、異ならせることも可能である。ここで、一般に
、露光に用いる放射エネルギー源の波長が短いほど、露光の際の解像度は高くなる。そこ
で例えば、Nチャネル型TFT71、Pチャネル型TFT72に対して、Nチャネル型T
FT73、Pチャネル型TFT74の方が微細化を求められる場合、第1の露光の工程に
用いる光の波長に対して、第2の露光の工程に用いる光の波長は、短いものにする。
同じにすることもできるし、異ならせることも可能である。
73、Pチャネル型TFT74の方が微細化を求められる場合、第1の露光の工程では、
ミラープロジェクション方式の露光装置(以下、MPAと呼ぶ)を用いて露光を行い、第
2の露光の工程では、縮小投影露光装置(以下、ステッパーと呼ぶ)を用いて露光を行う
。ここで一般に、MPAでは、一度に大きな範囲を露光することが可能であるため、半導
体装置の生産性において有利である。一方ステッパーでは、レクチル上のパターンを光学
系でレジストに投影し、基板側ステージを動作及び停止(ステップ・アンド・リピート)
することによって、レジストにパターンを露光する。MPAと比較して、一度に大きな範
囲を露光することができないが、ライン・アンド・スペース(L&S)の解像度(以下、
解像度はL&Sの解像度をいう)を高くすることが可能である。
ネル型TFT73、Pチャネル型TFT74の方が微細化を求められる場合、第1の露光
の工程では、レクチル上のパターンを光学系でレジストに投影する際の縮小率の小さなス
テッパーを用い、第2の露光の工程では、レクチル上のパターンを光学系でレジストに投
影する際の縮小率の大きなステッパーを用いて露光を行う。なお、ステッパーの縮小率と
は、レクチル上のパターンを、1/N(Nは整数)倍してレジスト上に投影した際のNを
示すものとする。ここで一般に、レクチル上のパターンを光学系でレジストに投影する際
の縮小率の大きなステッパーは、一度に露光可能な範囲は狭いが解像度が高い。一方、レ
クチル上のパターンを光学系でレジストに投影する際の縮小率の小さなステッパーは、一
度に露光可能な範囲は広いが解像度が低い。
て、高い生産性を有し、且つ、特性の良いTFTを有する半導体装置を作製することが可
能である。なお、第1の露光及び第2の露光工程において用いる露光手段(露光条件及び
露光装置)は、上記に限定されない。公知の露光手段を自由に用いることが可能である。
また、第1の露光工程、第2の露光工程それぞれは、複数の露光手段を用いて行っても良
い。
造や、それ以上のゲート数を有するマルチゲート構造でも構わない。
本実施例の方法は、デュアルゲート型のTFTに対しても適用することが可能である。な
お、デュアルゲート型のTFTとは、チャネル領域の上に絶縁膜を介して重なるゲート配
線と、当該チャネル領域の下に絶縁膜を介して重なるゲート配線とを有するTFTである
。
の素子の電極や配線等の形状の自由度も増やすことが可能である。
て、液晶表示装置を作製する例を示す。なお、表示部及び機能回路の構成と、それらの回
路に用いるTFTは、実施例1及び実施例2と同じとすることができる。
、Nチャネル型TFT361を代表で示す。また、画素駆動回路部を構成する素子として
、Nチャネル型TFT362とPチャネル型TFT363を代表で示す。機能回路部を構
成する素子として、Nチャネル型TFT364とPチャネル型TFT365を代表で示す
。Nチャネル型TFT361、Nチャネル型TFT362、Pチャネル型TFT363、
Nチャネル型TFT364、Pチャネル型TFT365の作製方法は、実施例1において
、図6で示した作製方法と同様であるので、ここでは説明は省略する。すなわち、図7の
Nチャネル型TFT361、Nチャネル型TFT362、Pチャネル型TFT363、N
チャネル型TFT364、Pチャネル型TFT365には、図6のNチャネル型TFT7
1、Pチャネル型TFT72、Nチャネル型TFT73、Pチャネル型TFT74を各々
用いることができる。
36としては、プラズマCVD法またはスパッタ法を用い厚さを100〜200nmとして
珪素を含む絶縁膜で形成する。本実施例では、プラズマCVD法により膜厚100nmの酸
化窒化珪素膜を形成する。勿論、第1の層間絶縁膜6036は酸化窒化珪素膜に限定され
るものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
活性化を行う。この熱処理はファーネスアニール炉を用いる熱アニール法で行う。熱アニ
ール法としては、酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中におい
て400〜700℃で行えばよく、本実施例では410℃、1時間の熱処理で活性化を行
う。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法
(RTA法)を適用することができる。また、第1の層間絶縁膜6036を形成する前に
熱処理を行っても良い。ただし、Nチャネル型TFT361、Nチャネル型TFT362
、Pチャネル型TFT363、Nチャネル型TFT364及びPチャネル型TFT365
のゲート配線が熱に弱い場合には、本実施例のように配線等を保護するため第1の層間絶
縁膜6036(珪素を主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で熱処理を
行うことが好ましい。
)を形成した後に熱処理することにより、活性化と同時に半導体層の水素化も行うことが
できる。水素化の工程では、第1の層間絶縁膜6036に含まれる水素により半導体層の
ダングリングボンドが終端される。なお、活性化のための熱処理とは別に、水素化のため
の熱処理を行っても良い。ここで、第1の層間絶縁膜6036の存在に関係なく、半導体
層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水素
を用いる手段(プラズマ水素化)や、3〜100%の水素を含む雰囲気中において、30
0〜450℃で1〜12時間の熱処理を行う手段でも良い。
37を形成する。第2の層間絶縁膜6037としては、無機絶縁膜を用いることができる
。例えば、CVD法によって形成された酸化珪素膜や、SOG(Spin On Glass)法によ
って塗布された酸化珪素膜等を用いることができる。また、第2の層間絶縁膜6037と
して、有機絶縁膜を用いることができる。例えば、ポリイミド、ポリアミド、BCB(ベ
ンゾシクロブテン)、アクリル等の膜を用いることができる。また、アクリル膜と酸化珪
素膜の積層構造を用いても良い。また、アクリル膜と、スパッタ法で形成した窒化珪素膜
または窒化酸化珪素膜との積層構造を用いても良い。本実施例では、膜厚1.6μmのアク
リル膜を形成する。第2の層間絶縁膜6037によって、TFT(Nチャネル型TFT3
61、Nチャネル型TFT362、Pチャネル型TFT363、Nチャネル型TFT36
4及びPチャネル型TFT365)による凹凸を緩和し、平坦化することができる。特に
、第2の層間絶縁膜6037は平坦化の意味合いが強いので、平坦性に優れた膜が好まし
い。
、第1の層間絶縁膜6036及びゲート絶縁膜203をエッチングし、Nチャネル型TF
T361、Nチャネル型TFT362、Pチャネル型TFT363、Nチャネル型TFT
364及びPチャネル型TFT365それぞれのソース領域及びドレイン領域に達するコ
ンタクトホールを形成する。次いで、各TFTのソース領域及びドレイン領域とそれぞれ
電気的に接続される配線6040〜6046及び画素電極6039を形成する。なお本実
施例では、配線6040〜6046及び画素電極6039は、膜厚50nmのTi膜と、膜
厚500nmのAlとTiの合金膜との積層膜をスパッタ法で連続形成し、所望の形状にパ
ターニングして形成する。もちろん、二層構造に限らず、単層構造でもよいし、三層以上
の積層構造にしてもよい。また配線の材料としては、AlとTiに限らず、他の導電膜を
用いても良い。例えば、TaN膜上にAl膜やCu膜を形成し、さらにTi膜を形成した
積層膜をパターニングして配線を形成してもよい。ただし、反射性に優れた材料を用いる
ことが好ましい。
47を形成し、ラビング処理を行う。なお、本実施例では、配向膜6047を形成する前
にアクリル樹脂膜等の有機樹脂膜をパターニングすることによって、基板間隔を保持する
ための柱状のスペーサ6048を所望の位置に形成する。また、柱状のスペーサに限らず
、球状のスペーサを基板全面に散布してもよい。
7001〜7003、平坦化膜7004を形成する。このとき、第1の着色層7001と
第2の着色層7002とを重ねて遮光部を形成し、第2の着色層7002と第3の着色層
7003の一部を重ねて遮光部を形成する。また、第1の着色層7001と第3の着色層
7003の一部を重ねて、遮光部を形成してもよい。このように、新たに遮光層を形成す
ることなく、各画素間の隙間を着色層の積層からなる遮光部で遮光することによって、工
程数の低減を可能とする。
部に対応する部分に形成する。その後、対向基板7005の全面に配向膜7006を形成
し、ラビング処理を施す。
とを、シール材7007で張り合わせる。シール材7007には、フィラー(図示せず)
が混入されていて、フィラーと柱状スペーサ6048によって、基板201と対向基板7
000とは均一な間隔で張り合わされる。その後、両基板(201と7000)間に液晶
材料7008を注入し、封止材(図示せず)によって完全に封止する。液晶材料7008
は、公知の材料を用いればよい。このようにして、液晶表示装置が完成する。
形成された素子又は回路から引き回された端子と外部信号端子とが接続される。こうして
製品として完成する。
05は透光性を有する材料で形成する、反射型の液晶表示装置を例に示したがこれに限定
されない。例えば、画素電極6039は透光性を有する材料で形成し、対向電極7005
は反射性を有する材料で形成する、透過型の液晶表示装置にも、本発明を適用することが
できる。また、半透過型の液晶表示装置にも、本発明を適用することが可能である。
施することが可能である。
て、各画素にOLED素子を配置するOLED表示装置を作製する例を示す。なお、表示
部及び機能回路の構成と、それらの回路に用いるTFTは、実施例1及び実施例2及と同
じとすることができる。
成である。陽極と陰極間に電圧を印加することによって、OLED素子は発光する。有機
化合物層は、積層構造とすることができる。代表的には、正孔輸送層/発光層/電子輸送
層という積層構造が知られている。また他にも、陽極上に正孔注入層/正孔輸送層/発光
層/電子輸送層、または正孔注入層/正孔輸送層/発光層/電子輸送層/電子注入層の順
に積層する構造でも良い。発光層に対して蛍光性色素等をドーピングしても良い。OLE
D素子の陰極と陽極の間に設けられる全ての層を総称して有機化合物層と呼ぶ。よって上
述した正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等は、全て有機化合物
層に含まれる。上記構造でなる有機化合物層に、一対の電極(陽極及び陰極)から所定の
電圧をかけると、発光層においてキャリアの再結合が起こって発光する。なお、OLED
素子は、一重項励起子からの発光(蛍光)を利用するものでも、三重項励起子からの発光
(燐光)を利用するものでも、どちらでも良い。OLED表示装置は、応答性に優れ、低
電圧で動作し、また視野角が広い等の利点を有するため、次世代のフラットパネルディス
プレイとして注目されている。
して、OLED素子と直列に接続されたTFTをNチャネル型TFT361として、代表
で示す。また、画素駆動回路部を構成する素子として、Nチャネル型TFT362とPチ
ャネル型TFT363を代表で示す。機能回路部を構成する素子として、Nチャネル型T
FT364とPチャネル型TFT365を代表で示す。Nチャネル型TFT361、Nチ
ャネル型TFT362、Pチャネル型TFT363、Nチャネル型TFT364、Pチャ
ネル型TFT365の作製方法は、実施例1において図6で示した作製方法と同様である
ので、ここでは説明は省略する。すなわち、図8のNチャネル型TFT361、Nチャネ
ル型TFT362、Pチャネル型TFT363、Nチャネル型TFT364、Pチャネル
型TFT365には、図6のNチャネル型TFT71、Pチャネル型TFT72、Nチャ
ネル型TFT73、Pチャネル型TFT74を各々用いることができる。
縁膜5036を形成する。この第1の層間絶縁膜5036としては、プラズマCVD法ま
たはスパッタ法を用い、厚さを100〜200nmとして珪素を含む絶縁膜で形成する。本
実施例では、プラズマCVD法により膜厚100nmの酸化窒化珪素膜を形成する。勿論、
第1の層間絶縁膜5036は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶
縁膜を単層または積層構造として用いても良い。次いで、加熱処理(熱処理)を行って、
半導体層の結晶性の回復、半導体層に添加された不純物元素の活性化を行う。この熱処理
はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度
が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中において400〜700℃で行え
ばよく、本実施例では410℃、1時間の熱処理で活性化を行う。なお、熱アニール法の
他に、レーザアニール法、またはラピッドサーマルアニール法(RTA法)を適用するこ
とができる。また、第1の層間絶縁膜5036を形成する前に熱処理を行っても良い。た
だし、Nチャネル型TFT361、Nチャネル型TFT362、Pチャネル型TFT36
3、Nチャネル型TFT364及びPチャネル型TFT365のゲート電極が熱に弱い場
合には、本実施例のように配線等を保護するため第1の層間絶縁膜5036(珪素を主成
分とする絶縁膜、例えば窒化珪素膜)を形成した後で熱処理を行うことが好ましい。
)を形成した後に熱処理することにより、活性化と同時に、半導体層の水素化も行うこと
ができる。水素化の工程では、第1の層間絶縁膜5036に含まれる水素により半導体層
のダングリングボンドが終端される。なお、活性化のための熱処理とは別に、水素化のた
めの熱処理を行っても良い。ここで、第1の層間絶縁膜5036の存在に関係なく、半導
体層を水素化することもできる。水素化の他の手段として、プラズマにより励起された水
素を用いる手段(プラズマ水素化)や、3〜100%の水素を含む雰囲気中において、3
00〜450℃で1〜12時間の熱処理を行う手段でも良い。
層間絶縁膜5037としては、無機絶縁膜を用いることができる。例えば、CVD法によ
って形成された酸化珪素膜や、SOG(Spin On Glass)法によって塗布された酸化珪素
膜等を用いることができる。また、第2の層間絶縁膜5037として有機絶縁膜を用いる
ことができる。例えば、ポリイミド、ポリアミド、BCB(ベンゾシクロブテン)、アク
リル等の膜を用いることができる。また、アクリル膜と酸化珪素膜の積層構造を用いても
良い。また、アクリル膜とスパッタ法で形成した窒化珪素膜または窒化酸化珪素膜との積
層構造を用いても良い。本実施例では、膜厚1.6μmのアクリル膜を形成する。第2の層
間絶縁膜5037によって、基板上201に形成されたTFTによる凹凸を緩和し、平坦
化することができる。特に、第2の層間絶縁膜5037は平坦化の意味合いが強いので、
平坦性に優れた膜が好ましい。
、第1の層間絶縁膜5036及びゲート絶縁膜203をエッチングし、Nチャネル型TF
T361、Nチャネル型TFT362、Pチャネル型TFT363、Nチャネル型TFT
364及びPチャネル型TFT365それぞれのソース領域及びドレイン領域に達するコ
ンタクトホールを形成する。
ンジウムと酸化スズの化合物(ITO)、酸化インジウムと酸化亜鉛の化合物、酸化亜鉛
、酸化スズ、酸化インジウム等を用いることができる。また、前記透明導電膜にガリウム
を添加したものを用いてもよい。画素電極5038がOLED素子の陽極に相当する。本
実施例では、ITOを110nm厚さで成膜した後、パターニングし、画素電極5038を
形成する。
型TFT363、Nチャネル型TFT364及びPチャネル型TFT365)それぞれの
ソース領域及びドレイン領域とそれぞれ電気的に接続される配線5039〜5046を形
成する。なお本実施例では、配線5039〜5046は、膜厚100nmのTi膜と、膜厚
350nmのAl膜と、膜厚100nmのTi膜との積層膜をスパッタ法で連続形成し、所望
の形状にパターニングして形成する。もちろん、三層構造に限らず、単層構造でもよいし
、二層構造でもよいし、四層以上の積層構造にしてもよい。また配線の材料としては、A
lとTiに限らず、他の導電膜を用いても良い。例えば、TaN膜上にAlやCuを形成
し、さらにTi膜を形成した積層膜をパターニングして配線を形成してもよい。こうして
、画素部のNチャネル型TFT361のソース領域またはドレイン領域の一方は、配線5
039によって画素電極5038と電気的に接続されている。ここで、画素電極5038
上の一部と、配線5039の一部を重ねて形成することによって、配線5039と画素電
極5038の電気的接続をとっている。
膜5047としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜として
は、CVD法によって形成された酸化珪素膜や、SOG(Spin On Glass)法によって塗
布された酸化珪素膜、スパッタ法によって形成された窒化珪素膜または窒化酸化珪素膜等
を用いることができる。また、有機絶縁膜としては、アクリル樹脂膜等を用いることがで
きる。
。第2の層間絶縁膜5037として、アクリルと、スパッタ法によって形成された窒化珪
素膜または窒化酸化珪素膜の積層膜を用い、第3の層間絶縁膜5047として、スパッタ
法によって形成された窒化珪素膜または窒化酸化珪素膜を用いる組み合わせがある。第2
の層間絶縁膜5037として、プラズマCVD法によって形成した酸化珪素膜を用い、第
3の層間絶縁膜5047としてもプラズマCVD法によって形成した酸化珪素膜を用いる
組み合わせがある。また、第2の層間絶縁膜5037として、SOG法によって形成した
酸化珪素膜を用い、第3の層間絶縁膜5047としてもSOG法によって形成した酸化珪
素膜を用いる組み合わせがある。また、第2の層間絶縁膜5037として、SOG法によ
って形成した酸化珪素膜とプラズマCVD法によって形成した酸化珪素膜の積層膜を用い
、第3の層間絶縁膜5047としてプラズマCVD法によって形成した酸化珪素膜を用い
る組み合わせがある。また、第2の層間絶縁膜5037として、アクリルを用い、第3の
層間絶縁膜5047としてもアクリルを用いる組み合わせがある。また、第2の層間絶縁
膜5037として、アクリルとプラズマCVD法によって形成した酸化珪素膜の積層膜を
用い、第3の層間絶縁膜5047としてプラズマCVD法によって形成した酸化珪素膜を
用いる組み合わせがある。また、第2の層間絶縁膜5037として、プラズマCVD法に
よって形成した酸化珪素膜を用い、第3の層間絶縁膜5047としてアクリルを用いる組
み合わせがある。
の層間絶縁膜5047はバンクとして機能する。開口部を形成する際、ウエットエッチン
グ法を用いることで容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分
になだらかでないと段差に起因する有機化合物層の劣化が顕著な問題となってしまうため
、注意が必要である。第3の層間絶縁膜5047中に、カーボン粒子や金属粒子を添加し
、抵抗率を下げ、静電気の発生を抑制してもよい。この際、抵抗率は、1×106〜1×
1012Ωm(好ましくは、1×108〜1×1010Ωm)となるように、カーボン粒子や
金属粒子の添加量を調節すればよい。
、有機化合物層5048を形成する。有機化合物層5048としては、公知の有機発光材
料を用いることができる。なお、有機発光材料と無機発光材料の両方を用いてもよいし、
有機発光材料の代わりに無機発光材料を用いてもよい。
料を自由に用いることができる。なお、中分子系有機発光材料とは、昇華性を有さず、か
つ、重合度が20程度以下の有機発光材料を示すものとする。
ている。具体的には、正孔注入層として20nm厚の銅フタロシアニン(CuPc)膜を設
け、その上に発光層として70nm厚のトリス−8−キノリノラトアルミニウム錯体(Al
q3)膜を設けた積層構造としている。Alq3にキナクリドン、ペリレンもしくはDCM
1といった蛍光色素を添加することで発光色を制御することができる。
ン(PEDOT)膜をスピン塗布法により設け、その上に発光層として100nm程度のパ
ラフェニレンビニレン(PPV)膜を設けた積層構造によって有機化合物層5048を構
成しても良い。なお、PPVのπ共役系高分子を用いると、赤色から青色まで発光波長を
選択できる。また、電子輸送層や電子注入層として炭化珪素等の無機材料を用いることも
可能である。
入層等が、明確に区別された積層構造を有するものに限定されない。つまり、有機化合物
層5048は、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等を構成する
材料が、混合した層を有する構造であってもよい。例えば、電子輸送層を構成する材料(
以下、電子輸送材料と表記する)と、発光層を構成する材料(以下、発光材料と表記する
)とによって構成される混合層を、電子輸送層と発光層との間に有する構造の有機化合物
層5048であってもよい。
実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。なお、MgA
g膜(マグネシウムと銀との合金膜)を用いても良い。本実施例では、対向電極5049
がOLED素子の陰極に相当する。陰極材料としては、周期表の1族もしくは2族に属す
る元素からなる導電膜もしくはそれらの元素を添加した導電膜を自由に用いることができ
る。
は、画素電極(陽極)5038、有機化合物層5048及び対向電極(陰極)5049で
形成されたダイオードを指す。
ある。パッシベーション膜5050としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素
膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いることができ
る。カバレッジの良い膜をパッシベーション膜5050として用いることが好ましく、炭
素膜、特にDLC(ダイヤモンドライクカーボン)膜を用いることは有効である。DLC
膜は室温から100℃以下の温度範囲で成膜可能であるため、耐熱性の低い有機化合物層
5048の上方にも容易に成膜することができる。また、DLC膜は酸素に対するブロッ
キング効果が高く、有機化合物層5048の酸化を抑制することが可能である。
までの工程をマルチチャンバー方式(またはインライン方式)の成膜装置を用いて、大気
解放せずに連続的に処理することは有効である。
性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム
等)や透光性のシーリング材でパッケージング(封入)することが好ましい。その際、シ
ーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料(例えば酸化バリウム)を
配置したりするとOLED素子の信頼性が向上する。
又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ(フレキシブ
ルプリントサーキット:FPC)を取り付けて製品として完成する。
施することが可能である。
る。
外付けされる回路も含めたものとする。表示装置の作製方法は、実施例1〜実施例3を用
いる。表示システムの構成例を図9に示す。
図5に示した構成の回路を用いた例を示す。表示システム700では、FPC710によ
って基板500と、電源回路701、クロック発振回路702、VRAM703、ROM
704、WRAM705とが電気的に接続されている。ここで電源回路701は、表示シ
ステム700に入力される電源を、基板500に形成された回路用の電源に変換する回路
である。クロック発振回路702は、基板500に形成された回路にクロック信号等の制
御信号を入力する回路である。VRAM703は、GPU567に入力される形式の映像
信号を記憶するための回路である。ROM704は、CPU507を制御するための情報
や表示システム700に入力された映像信号が記憶された回路である。WRAM705は
、CPU507が処理を行うための作業領域である。
WRAM705とはどちらも、CPU507の作業領域として機能するため、どちらか一
方を省略することも可能である。例えば、CPU507からのアクセスは多いが比較的少
ない記憶容量でよい場合は、SRAM504を用いるのが好ましく、逆に、大きな記憶容
量が求められるがCPU507からのアクセスは比較的少ない場合は、WRAM705を
用いるのが好ましい。
る。
ィスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(
カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器
、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)
、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記
録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。
それらの電子機器の具体例を図10に示す。
。本発明は表示部1403を構成する表示装置に適用が可能である。本発明を用いること
によって、表示装置の小型・軽量化を実現できる。
、操作スイッチ1414、バッテリー1415、受像部1416などによって構成されて
いる。本発明は表示部1412を構成する表示装置に適用が可能である。本発明を用いる
ことによって、ビデオカメラの小型・軽量化を実現できる。
、表示部1423、キーボード1424などによって構成されている。本発明は表示部1
423を構成する表示装置に適用が可能である。また、本発明は本体1421内部のCP
U,メモリなどの半導体装置に適用が可能である。本発明を用いることによって、パーソ
ナルコンピュータの小型・軽量化を実現できる。
3、操作ボタン1434、外部インターフェイス1435などによって構成されている。
本発明は表示部1433を構成する表示装置に適用が可能である。また、本発明は本体1
431内部のCPU,メモリなどの半導体装置に適用が可能である。本発明を用いること
によって、携帯情報端末の小型・軽量化を実現できる。
、表示部1442、操作スイッチ1443、1444などによって構成されている。本発
明は表示部1442を構成する表示装置に適用が可能である。また、本発明は本体144
1内部のCPU,メモリなどの半導体装置に適用が可能である。また、今回は車載用オー
ディオ装置を例に上げたが、携帯型もしくは家庭用オーディオ装置に用いてもよい。本発
明を用いることによって、音響再生装置の小型・軽量化を実現できる。
453、操作スイッチ1454、表示部(B)1455、バッテリー1456などによっ
て構成されている。本発明は表示部(A)1452および表示部(B)1455を構成す
る表示装置に適用が可能である。また、本発明は本体1451内部のCPU,メモリなど
の半導体装置に適用が可能である。本発明を用いることによって、デジタルカメラの小型
・軽量化を実現できる。
3、表示部1464、操作スイッチ1465、アンテナ1466などによって構成されて
いる。本発明は表示部1464を構成する表示装置に適用が可能である。また、本発明は
本体1461内部のCPU,メモリなどの半導体装置に適用が可能である。本発明を用い
ることによって、携帯電話の小型・軽量化を実現できる。
ラスチック基板を用いることもできる。それによりいっそうの軽量化を図ることができる
。
装置及び表示装置を用いた、様々な電子機器に適用が可能である。
Claims (8)
- 機能回路と、
前記機能回路に接続し、且つ前記機能回路に第1の電圧を供給する第1の配線と、
前記機能回路に接続し、且つ前記機能回路に第2の電圧を供給する第2の配線と、を有し、
前記第1の電圧は前記第2の電圧より高く、
前記第1の配線は、第1の方向に延びた第1の部分と、前記第1の方向と交わる第2の方向に前記第1の部分から延びた複数の第2の部分とを有し、
前記第2の配線は、第3の方向に延びた第3の部分と、前記第3の方向と交わる第4の方向に前記第3の部分から延びた複数の第4の部分とを有し、
前記第1の配線と前記第2の配線とは、前記第1の配線の複数の前記第2の部分と前記第2の配線の複数の前記第4の部分とが交互に隣り合うように配置され、
前記第1の配線の複数の前記第2の部分同士は、第3の配線により電気的に接続され、
前記第2の配線の複数の前記第4の部分同士は、第4の配線により電気的に接続され、
前記第3の配線及び前記第4の配線は、第1の配線層でなり、
前記第1の配線及び前記第2の配線は、第2の配線層でなり、
前記第3の配線は前記第3の方向に沿って前記第3の部分と重なり、前記第4の配線は前記第1の方向に沿って前記第1の部分と重なり、
前記機能回路は、複数の前記第2の部分と複数の前記第4の部分との間に位置することを特徴とする半導体装置。 - 機能回路と、
前記機能回路に接続し、且つ前記機能回路に第1の電圧を供給する第1の配線と、
前記機能回路に接続し、且つ前記機能回路に第2の電圧を供給する第2の配線と、を有し、
前記第1の電圧は前記第2の電圧より高く、
前記第1の配線は、第1の方向に延びた第1の部分と、前記第1の方向と交わる第2の方向に前記第1の部分から延びた複数の第2の部分とを有し、
前記第2の配線は、第3の方向に延びた第3の部分と、前記第3の方向と交わる第4の方向に前記第3の部分から延びた複数の第4の部分とを有し、
前記第1の配線と前記第2の配線とは、前記第1の配線の複数の前記第2の部分と前記第2の配線の複数の前記第4の部分とが交互に隣り合うように配置され、
前記第1の配線の複数の前記第2の部分同士は、前記第2の配線の前記第3の部分と交差する第3の配線と、前記第3の部分に沿って前記第3の方向に延びる第4の配線とにより電気的に接続され、
前記第2の配線の複数の前記第4の部分同士は、前記第1の配線の前記第1の部分と交差する第5の配線と、前記第1の部分に沿って前記第1の方向に延びる第6の配線とにより電気的に接続され、
前記第3の配線及び前記第5の配線は、第1の配線層でなり、
前記第4の配線、前記第6の配線、前記第1の配線及び前記第2の配線は、第2の配線層でなり、
前記第4の配線は、前記第2の配線の前記第3の部分に対して複数の前記第4の部分とは逆側に配置され、
前記第6の配線は、前記第1の配線の前記第1の部分に対して複数の前記第2の部分とは逆側に配置され、
前記機能回路は、複数の前記第2の部分と複数の前記第4の部分との間に位置することを特徴とする半導体装置。 - 請求項1において、
前記第3の配線及び前記第4の配線は、前記機能回路が有する薄膜トランジスタのゲート配線と同一層であり、前記ゲート配線は前記第1の配線層でなることを特徴とする半導体装置。 - 請求項1または請求項3において、
前記第1の配線及び前記第2の配線は、前記機能回路が有する薄膜トランジスタ同士を電気的に接続する配線と同一層であり、前記薄膜トランジスタ同士を電気的に接続する配線は前記第2の配線層でなることを特徴とする半導体装置。 - 請求項1乃至請求項4のいずれか一において、
前記第2の配線層は前記第1の配線層の上層に設けられることを特徴とする半導体装置。 - 請求項1乃至請求項5のいずれか一において、
前記機能回路は、中央演算処理装置を有することを特徴とする半導体装置。 - 請求項1乃至請求項6のいずれか一において、
前記機能回路は、記憶装置を有することを特徴とする半導体装置。 - 請求項1乃至請求項7のいずれか一において、
前記第3の配線は、前記第1の部分と複数の前記第2の部分とにより櫛状をなし、前記第4の配線は、前記第3の部分と複数の前記第4の部分とにより櫛状をなすことを特徴とする半導体装置。
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