JP5639777B2 - Ｄｃオフセット補償システムおよび方法 - Google Patents

Description

本明細書で開示される主題は、デジタル受信機でのＤＣオフセット補償に関する。

デジタル通信システムでは、送信すべきデジタルデータで搬送波信号を変調することによって伝送信号が生成される。デジタルデータは一般にパケットとして送信され、各パケットはいくつかのデータビットを含む。送信された信号を受信した後、データを回復するために、信号は復調を必要とする。

無線受信機アーキテクチャは一般に、ホモダイン受信機などの直接変換受信機を使用して、受信した信号の復調を実施する。搬送波信号周波数で動作する局部発振器が使用され、受信した信号がミックスダウンされ、同相（Ｉ）ベースバンド信号および直交（Ｑ）ベースバンド信号が生成される。直接変換受信機は、どんな中間周波数も使用することなく、Ｉ成分とＱ成分のどちらでも着信搬送波信号を直接的にベースバンドに変換する。しかし、直接変換受信機はいくつかの欠点を有する。例えば、送信機とＲＸ局部発振器との間の周波数オフセットのために、復調後にＤＣオフセットが導入される可能性がある。さらに、あるシステムでは、ＤＣオフセット成分が、情報信号よりも数デシベル（ｄＢ）大きい可能性があり、したがって情報信号を回復するためにＤＣオフセット補償が必要となる。

ＤＣオフセットを補償する一方法は、受信したパケットの平均値を推定し、受信した信号から推定値を減算し、次いで信号をデコーダに供給することである。しかし、推定のために使用されるデータ内で、送信された１と０の数が等しくない場合、平均値の標準的推定は、計算ＤＣオフセットに偏りを導入する傾向がある。計算ＤＣオフセットの偏りは、受信機のビット誤り率を増加させるのに十分の大きさである可能性がある。

米国特許第７４７７８８５号公報

したがって、ＤＣオフセット成分を除去するための改良型の方法およびシステムが求められている。

簡潔には、ＤＣオフセット成分補償システムが提示される。このシステムは、入力信号の正サンプルと負サンプルを分離するソータを含む。このシステムは、入力信号中の正サンプルの数に従って正サンプル平均を計算する正サンプル平均発生器と、入力信号中の負サンプルの数に従って負サンプル平均を計算する負サンプル平均発生器とをさらに含む。正サンプル平均発生器および負サンプル平均発生器から正サンプル平均および負サンプル平均を受け取り、基準信号を生成する平衡平均発生器が設けられる。このシステムは、入力信号から基準信号を減算し、ＤＣオフセット補償済み出力信号を生成する減算器をさらに含む。

一実施形態では、デジタル無線受信機システムが提供される。このデジタル無線受信機システムは、被変調信号を受信する無線フロントエンドと、被変調信号をデジタル化するアナログ−デジタル変換器およびデジタル化被変調信号をベースバンド信号に変換するデジタルダウンコンバータを備えるデジタル受信機モジュールとを含む。ＤＣ補償モジュール、タイミング回復モジュール、ビット検出器、およびフレーム同期モジュールを有するＤＣベースバンドプロセッサが設けられる。このベースバンドプロセッサは、復調ＤＣオフセット補償済み出力信号を生成するように構成される。デジタル受信機モジュールおよびベースバンドプロセッサはデジタルプロセッサ上に実装される。ＤＣ補償モジュールは、別々の正サンプル平均および負サンプル平均を計算するソータと、ＤＣオフセット補償済み出力信号を生成する平衡平均発生器とを実装する。

一実施形態では、デジタル受信機でＤＣオフセットを補償する方法が提示される。この方法は、入力信号から正サンプルと負サンプルを分離すること、および正サンプルおよび負サンプルの自己回帰平均を計算することを含む。この方法は、正サンプルおよび負サンプルの平均を加算すること、加算した平均の平衡平均を計算すること、入力信号から平衡平均を減算すること、およびその減算からＤＣオフセット補償済み出力信号を生成することをさらに含む。

添付の図面を参照しながら以下の詳細な説明を読むときに、本発明の上記および他の特徴、態様、および利点をより良く理解されよう。添付の図面では、同様の文字は図面全体を通して同様の部品を表す。

例示的デジタル無線受信機のブロック図である。 図１のシステムで実装される一実施形態によるベースバンドプロセッサのブロック図である。 本明細書に記載の一実施形態による平衡平均発生器を実装するＤＣ補償システムのブロック図である。 本明細書に記載の一実施形態による自己回帰平均発生器を実装するＤＣ補償システムのブロック図である。 本明細書に記載の一実施形態による固定小数点自己回帰平均発生器を実装するＤＣ補償システムのブロック図である。

図１は、例示的デジタル無線受信機１０のブロック図である。デジタル無線受信機１０は、無線フロントエンドモジュール１２、デジタル受信機モジュール１４、およびベースバンドプロセッサ１６を含む。無線フロントエンドモジュール１２は無線信号を受信し、ベースバンドプロセッサ１６は復調デジタル出力信号３２を生成する。

無線フロントエンドモジュール１２は、アンテナ１８から受信された信号を増幅するように構成される。デジタル受信機モジュール１４は、無線フロントエンドモジュール１２からの信号をデジタル信号に変換するアナログ−デジタル変換器２０を含む。デジタル受信機モジュール１４は、搬送周波数に中心が置かれたデジタル化信号を、ゼロ周波数に中心が置かれたベースバンド信号に変換するデジタルダウンコンバータ２２（ＤＤＣ）をさらに含む。ダウンコンバージョンに加えて、ＤＤＣは通常、より低いサンプリングレートにデシメートし、より低速のプロセッサによる別の信号処理を可能にする。

図２は、図１のベースバンドプロセッサ１６のブロック図である。ベースバンドプロセッサ１６は、復調器２４、ＤＣ補償モジュール２６、ビット同期および検出器ユニット２８、ならびにフレーム同期モジュール３０を含む。現在企図される実施形態では、任意のデジタル処理プラットフォーム上でベースバンドプロセッサ１６を実装することができる。デジタル処理プラットフォームの非限定的な例には、デジタル信号処理（ＤＳＰ）チップ、フィールドプログラマブルゲートアレイ、または特定用途向け集積回路（ＡＳＩＣ）が含まれる。入力信号の周波数変動をベースバンド波形に変換するように復調器２４を構成することができ、ベースバンド波形の振幅が、入力信号周波数に比例することができる。ＤＣ補償モジュール２６は、復調信号中のＤＣオフセットを除去するように構成される。ビット同期および検出器２８ならびにフレーム同期モジュール３０は、ヘッダの長さを最小限に抑え、受信したビットストリーム信号内の境界が定められた場所の位置を求めるために、ビットタイミング情報を回復するように構成される。

従来のＤＣ補償技法は単純平均化技法を含む。非ゼロ復帰（ＮＲＺ）変調波形を利用する２進デジタル受信機では、そのような検出技法は極性比較を含む。そのような技法では、復調波形が０より大きいとき（例えば正電圧）、正の２進数１を検出することができ、復調波形が０未満であるとき（例えば負電圧）、負の２進数０を検出することができる。しかし、ゼロ（またはＤＣ）レベルが固定外部基準に対してドリフトすることがあり、ＤＣオフセットを引き起こす。当技術分野で使用される検出波形の単純平均は、送信された１と０の数が短期間にわたって等しくない場合に偏る可能性があり、その結果、ＤＣ補償が不正確となる。そのような信号中のＤＣオフセットは、雑音の存在と共に受信機ビット誤り性能を低下させることがある。本明細書に記載の実施形態は、上記で論じたそのような欠点を克服するために平衡平均化を使用する。

図３は、本発明の一態様による平衡平均発生器を実装するＤＣ補償システム４０のブロック図である。例示的ＤＣ補償システム４０は、入力信号４４の正サンプル４６および負サンプル４８を分離するソータ４２を含む。入力信号４４は、シンボル当たり複数のサンプルを有するデータビットのストリームを含むことができる。図３の実施形態では、正サンプル平均発生器がソータ４２に結合され、正サンプル加算器５０、カウンタ５２、および除算器５４を備える。さらに、負サンプル平均発生器がソータ４２に結合され、負サンプル加算器５６、カウンタ５８、および除算器６０を備える。正サンプル平均発生器の出力（正サンプル平均４７）および負サンプル平均発生器の出力（負サンプル平均４９）が、基準信号を発生させる平衡平均発生器で受信される。一実施形態では、平衡平均発生器は、加算要素６２と、合計した正サンプル平均および負サンプル平均から平衡平均を生成する平均要素６４を備える。減算器６６が平衡平均発生器に結合され、入力信号バッファ６１を介して入力信号を受信する。減算器６６に結合されたビット検出器（図示せず）を、減算器６６からの出力信号６８を処理するように構成することができる。

動作の一実施例では、ソータ４２が復調入力信号４４を受信し、入力信号４４から正サンプル４６と負サンプル４８を分離する。こうした動作中に、入力信号４４は、入力信号バッファ６１にもバッファリングされる。入力信号バッファ６１は、例えば先入れ先出し（ＦＩＦＯ）メモリを含むことができる。除算器５４が、（正サンプル加算器５０からの）加算した正サンプルを、カウンタ５２内に格納された正サンプルの数５３で割ることにより、正サンプル平均４７を計算する。同様に、除算器６０が、（負サンプル加算器５６からの）加算した負サンプルをカウンタ５８内に格納された負サンプルの数５７で割ることにより、負サンプル平均４９を計算する。平均発生器は、加算器６２からの合計した正サンプル平均および負サンプル平均に比（例えば０．５）を掛けることによって基準信号６５を生成するように構成される。減算器６６は、（入力信号バッファ６１からの）入力信号４４から基準信号６５を減算してＤＣオフセット補償済み出力信号６８を生成するように構成される。そのような出力信号６８を受信して、出力信号６８が０より大きいとき（例えば正電圧）に正の２進数１を検出するようにビット検出器を構成することができる。さらに、出力信号６８が０未満であるとき（例えば負電圧）に負の２進数０を検出することができる。

図４は、本発明の一態様による自己回帰平均発生器を実装するＤＣ補償システム７４のブロック図である。例示的ＤＣ補償システム７４は、入力信号４４の正サンプル４６と負サンプル４８を分離するソータ４２を含む。正サンプル平均発生器は第１自己回帰（ＡＲ）平均化ループを備え、第１自己回帰（ＡＲ）平均化ループは、乗算器７８（自己回帰係数７６を使用する）と、正サンプル加算器５０に結合された正メモリレジスタ８０とを含む。例示的ＤＣ補償システム７４は、第２自己回帰（ＡＲ）平均化ループを含む負サンプル平均発生器をさらに含み、第２自己回帰（ＡＲ）平均化ループは、乗算器８２（第１ＡＲ平均化ループの自己回帰係数を使用する）と、負サンプル加算器５６に結合された負メモリレジスタ８４とを含む。第１ＡＲ平均化ループの出力（自己回帰正サンプル平均８６）と第２ＡＲ平均化ループの出力（自己回帰負サンプル平均８８）が、加算器９０で加算される。平衡平均発生器（加算要素９０および平均要素６４によって表される）が、合計した正サンプル平均および負サンプル平均の平衡平均９１を生成する。利得乗算器９２が、平衡平均９１を正規化するように構成される。減算器６６（出力信号９６を生成するように構成される）が、利得乗算器９２および入力信号４４に結合される。

ＤＣ補償システム７４の動作中、入力信号４４が、１度に１サンプルずつ、サンプルの極性に応じて、ソータ４２によって正サンプル４６および負サンプル４８に分類される。自己回帰平均化が、第１自己回帰ループおよび第２自己回帰ループによって実施される。第１自己回帰ループが、正サンプル加算器５０で、分類された正サンプル４６をメモリレジスタ８０の自己回帰係数スケーリング済み内容に加算する。ソータ４２からの新しい着信正サンプルごとに動作が実施される。

サンプルの対応する極性に従ってループ計算が実施されることに留意されたい。例えば、２つのループの一方だけが、所与の入力サンプルに対してアクティブであり、第１自己回帰ループは、正サンプルに対するものであり、第２自己回帰ループは、負サンプルに対するものである。例示的実施形態では、正サンプルが検出されるとき、第１自己回帰ループは動作状態にあり、正メモリレジスタ８０内の値を更新する。第２自己回帰ループは遊休状態のままであり、負メモリレジスタ８４の値は未変更のままである。同様に、負サンプルが検出される場合、第２自己回帰ループは動作状態にあり、負メモリレジスタ８４内の値を更新する。第１自己回帰ループは遊休状態のままであり、正メモリレジスタ８０の値は未変更のままである。さらに、２つのループは、正サンプルおよび負サンプルについてそれぞれ乗算器７８および８２で、（メモリレジスタ８０、８４内の）格納されたサンプルに自己回帰係数７６を掛けることを含む。

どちらかの極性（正または負）の各入力サンプルについて、自己回帰正サンプル平均８６および自己回帰負サンプル平均８８が、加算器９０で合計され、平衡平均発生器内で比率、例えば０．５が掛けられる。利得乗算器９２が平衡平均発生器に結合され、平衡平均９１に利得係数９４（１から自己回帰係数７６を引いたもの）を掛け、正規化平衡平均９３を生成する。減算器６６は、入力信号４４から正規化平衡平均９３を減算し、ＤＣオフセット補償済み出力信号を生成するように構成される。先に論じたように、出力信号９６をさらに処理するために、ビット検出器（図示せず）を減算器６６に結合することができる。

図５は、本発明の一態様による固定小数点自己回帰平均発生器を実装するＤＣ補償システム１００のブロック図である。例示的ＤＣ補償システム１００は、入力信号４４の正サンプル４６と負サンプル４８を分離するソータ４２を含む。正サンプル平均発生器は第１固定小数点自己回帰（ＡＲ）平均化ループを備え、第１固定小数点自己回帰（ＡＲ）平均化ループは、乗算器７８（自己回帰係数７６を使用する）、左ビット方向算術シフタ１０２、右ビット方向算術シフタ１０４、丸めブロック１０６、および正メモリレジスタ８０を含む。例示的ＤＣ補償システム１００は、第２固定小数点自己回帰（ＡＲ）平均化ループを備える負サンプル平均発生器をさらに含み、第２固定小数点自己回帰（ＡＲ）平均化ループは、乗算器８２（第１固定小数点自己回帰平均化ループの自己回帰係数７６を使用する）、左ビット方向算術シフタ１０２、右ビット方向算術シフタ１０４、丸めブロック１０６、および負メモリレジスタ８４を含む。

第１固定ＡＲ平均化ループの出力（固定小数点自己回帰正サンプル平均１０８）および第２ＡＲ平均化ループの出力（固定小数点自己回帰負サンプル平均１１０）が、加算器１１２で加算される。利得係数９４に結合された利得乗算器９２が、平衡平均９１を正規化するように構成される。丸めブロック１１４および右ビット方向算術シフタ１１６が、利得乗算器９２に結合される。出力信号１１８を生成するように構成された減算器６６が、右ビット方向算術シフタ１１６および入力信号４４に結合される。

固定小数点自己回帰平均発生器を実装するＤＣ補償システム１００の動作の一実施例では、入力信号４４の複数のビット（またはサンプル）が、１度に１サンプルずつ、サンプルの極性に応じて、ソータ４２によって正サンプル４６および負サンプル４８に分類される。固定小数点自己回帰平均化が、第１固定小数点自己回帰ループおよび第２固定小数点自己回帰ループによって実施される。第１固定小数点自己回帰ループは、算術シフタ１０２でビット方向左シフトを実施する。左シフト後のサンプルが、正サンプル加算器５０でレジスタ８０の自己回帰係数スケーリング済み内容と合計される。加算された正サンプルが丸めモジュール１０６で丸められ、次いで右ビット方向算術シフタ１０４で右シフトされる。右シフトされたサンプルが、正メモリレジスタ８０内に格納される。ソータ４２からの新しい着信正サンプルごとに動作が実施される。

正しい極性のサンプルが存在するときにのみループ計算が実施されることに留意されたい。例えば、２つのループの一方だけが、所与の入力サンプルに対してアクティブであり、第１固定小数点自己回帰ループは、正サンプルに対するものであり、第２固定小数点自己回帰ループは、負サンプルに対するものである。例示的実施形態では、正サンプルが検出される場合、第１固定小数点自己回帰ループが動作状態にあり、正メモリレジスタ８０内の値を更新する。第２固定小数点自己回帰ループは遊休状態のままであり、負メモリレジスタ８４の値は未変更のままである。同様に、負サンプルが検出される場合、第２固定小数点自己回帰ループが動作状態にあり、負メモリレジスタ８４内の値を更新する。第１固定小数点自己回帰ループは遊休状態のままであり、正メモリレジスタ８０の値は未変更のままである。さらに、２つのループは、正サンプルおよび負サンプルについてそれぞれ乗算器７８および８２で、（メモリレジスタ８０、８４内の）格納されたサンプルに自己回帰係数７６を掛けることを含む。

どちらかの極性（正または負）の各入力サンプルについて、固定小数点自己回帰正サンプル平均１０８および固定小数点自己回帰負サンプル平均１１０が、加算器１１２で合計され、加算器１１２に結合された利得乗算器９２で利得係数９４が掛けられる。加算器１１２からの正規化信号１１１が、丸めブロック１１４で丸められる。丸められたサンプル１１５は、算術シフタ１１６でサンプルをビット方向で右シフトすることによって得られる。減算器６６は、入力信号４４から、シフトされたサンプル１１５を減算し、ＤＣオフセット補償済み出力信号１１８を生成するように構成される。先に論じたように、出力信号１１８をさらに処理するために、ビット検出器を減算器６６に結合することができる。

有利なことに、本発明の様々な実施形態により、ＤＣ補償システム内で実装されたとき、送信機での「スペクトル白色化」の必要がなくなり、長期間の１または０を処理するときに受信機がずっと汎用的となる。さらに、周波数変調（ＦＭ）信号向けに設計された受信機では、本発明の実施形態は、ゼロ交差がないように、出力信号を偏らせる可能性のある周波数不整合の効果を軽減する助けとなり、その結果、実質的に非ゼロ復帰検出および同期が得られる。

本明細書では本発明のいくつかの特徴だけを図示および説明したが、多数の修正および変更を当業者は思いつくであろう。したがって、添付の特許請求の範囲が本発明の真の精神の範囲内に含まれるすべての修正および変更を包含するものとすることを理解されたい。

１０ デジタル無線受信機
１２ 無線フロントエンドモジュール
１４ デジタル受信機モジュール
１６ ベースバンドプロセッサ
１８ アンテナ
２０ アナログ−デジタル変換器
２２ デジタルダウンコンバータ
２４ 復調器
２６ ＤＣ補償モジュール
２８ ビット検出器
３０ フレーム同期モジュール
３２ 出力信号
４０ ＤＣ補償システム
４２ ソータ
４４ 入力信号
４６ 正サンプル
４７ 正サンプル平均
４８ 負サンプル
４９ 負サンプル平均
５０ 正サンプル加算器
５２ カウンタ
５４ 除算器
５６ 負サンプル加算器
５８ カウンタ
６０ 除算器
６１ 入力信号バッファ
６２ 加算器
６４ 平均要素
６５ 基準信号
６６ 減算器
６８ 出力信号
７４ ＤＣ補償システム
７６ 自己回帰係数
７８ 乗算器
８０ 正メモリレジスタ
８２ 乗算器
８４ 負メモリレジスタ
８６ 自己回帰正サンプル平均
８８ 自己回帰負サンプル平均
９０ 加算器
９１ 平衡平均
９２ 利得乗算器
９３ 正規化平衡平均
９４ 利得係数
９６ 出力信号
１００ ＤＣ補償システム
１０２ 左ビット方向算術シフタ
１０４ 右ビット方向算術シフタ
１０６ 丸めブロック
１０８ 固定小数点自己回帰正サンプル平均
１１０ 固定小数点自己回帰負サンプル平均
１１１ 正規化信号
１１２ 加算器
１１４ 丸めブロック
１１５ シフトされたサンプル
１１６ 右ビット方向算術シフタ
１１８ 出力信号

Claims (10)

1. 搬送周波数に中心が置かれたデジタル化入力信号を、ゼロ周波数に中心が置かれたベースバンド信号に変換するコンバータと、
   前記ベースバンド信号から生成された入力信号の正サンプルと負サンプルを分離するソータと、
   前記入力信号中の正サンプルの数に従って正サンプル平均を計算する正サンプル平均発生器と、
   前記入力信号中の負サンプルの数に従って負サンプル平均を計算する負サンプル平均発生器と、
   前記正サンプル平均発生器および前記負サンプル平均発生器から正サンプル平均および負サンプル平均を受け取り、所定の値を乗算することにより基準信号を生成する平衡平均発生器と、
   前記入力信号から基準信号を減算し、ＤＣオフセット補償済み出力信号を生成する減算器と
   を備えるＤＣオフセット成分補償システム。
2. 正サンプル平均発生器が、前記正サンプルの数をカウントするカウンタと、前記正サンプルの値を合計する正サンプル加算器と、合計を前記数で割り、前記正サンプル平均を生成する除算器とを備え、
   前記負サンプル平均発生器が、前記負サンプルの数をカウントするカウンタと、前記負サンプルの値を合計する負サンプル加算器と、合計を前記数で割り、前記負サンプル平均を生成する除算器とを備える請求項１記載のシステム。
3. 前記正サンプル平均発生器が、自己回帰係数を有し、前記正サンプルを受け取る第１自己回帰（ＡＲ）平均化ループを備え、前記負サンプル平均発生器が、自己回帰係数を有し、前記負サンプルを受け取る第２自己回帰（ＡＲ）平均化ループを備える請求項１または２に記載のシステム。
4. 平均出力信号に利得係数を掛ける乗算器をさらに備える請求項３記載のシステム。
5. 前記正サンプル平均発生器が、自己回帰係数を有し、前記正サンプルを受け取る第１固定小数点自己回帰（ＡＲ）平均化ループを備え、前記負サンプル平均発生器が、自己回帰係数を有し、前記負サンプルを受け取る第２固定小数点自己回帰（ＡＲ）平均化ループを備える請求項１または２に記載のシステム。
6. 前記平衡平均発生器が、前記第１および前記第２固定小数点ＡＲ平均化ループの出力信号を加算し、合計した出力信号の平均を取る加算要素を備える請求項５記載のシステム。
7. 前記第１および第２固定小数点ＡＲ平均化ループが、左ビット方向算術シフタおよび右ビット方向算術シフタならびに丸めブロックをさらに備える請求項５記載のシステム。
8. 被変調信号を受信する無線フロントエンドと、
   前記被変調信号をデジタル化するアナログ−デジタル変換器と、デジタル化した被変調信号を前記ベースバンド信号に変換するデジタルダウンコンバータとを備えるデジタル受信機モジュールと、
   請求項１乃至７のいずれかに記載のシステムを含むＤＣ補償モジュール、ビット検出器および同期モジュール、ならびにフレーム同期モジュールを備えるベースバンドプロセッサであって、入力信号平均の不偏推定を表すＤＣオフセット補償済み復調出力信号を生成するように構成されるベースバンドプロセッサと
   を備えるデジタル無線受信機システムであって、
   前記デジタル受信機モジュールおよび前記ベースバンドプロセッサが、デジタルプロセッサ上に実装されるデジタル無線受信機システム。
9. 請求項１乃至７のいずれかに記載のシステムを含むデジタル受信機内のＤＣオフセットを補償する方法であって、
   搬送周波数に中心が置かれたデジタル化入力信号を、ゼロ周波数に中心が置かれたベースバンド信号に変換するステップと、
   前記ベースバンド信号から生成された入力信号から正サンプルと負サンプルを分離するステップと、
   前記正サンプルおよび前記負サンプルの自己回帰平均を計算するステップと、
   前記正サンプルおよび前記負サンプルの平均を加算するステップと、
   加算した平均の平衡平均を計算するステップと、
   前記入力信号から前記平衡平均を減算するステップと、
   前記減算からＤＣオフセット補償済み出力信号を生成するステップと
   を含む方法。
10. 平均を計算するステップが、サンプルをシフトする左ビット方向算術および右ビット方向算術を使用する固定小数点自己回帰平均を含む請求項９記載の方法。
    

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