JP5634210B2 - Method for manufacturing semiconductor substrate - Google Patents

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開示される発明の技術分野の一は、半導体基板の再生方法に関する。または、半導体基板の再生方法を利用した再生半導体基板の作製方法、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板の作製方法に関する。 One of the technical fields of the disclosed invention relates to a method for regenerating a semiconductor substrate. Alternatively, the present invention relates to a method for manufacturing a regenerated semiconductor substrate using a method for regenerating a semiconductor substrate, and a method for manufacturing an SOI (Silicon on Insulator) substrate.

近年、バルク状のシリコンウエハに代わり、絶縁表面に薄い単結晶シリコン層が設けられたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を使った集積回路が開発されている。絶縁表面上に形成された薄い単結晶シリコン層の特徴を活かすことで、集積回路中のトランジスタ同士を完全に分離して形成することができる。また、トランジスタを完全空乏型とすることができるため、高集積、高速駆動、低消費電圧など、付加価値の高い半導体集積回路を実現することができる。 In recent years, integrated circuits using an SOI (Silicon on Insulator) substrate in which a thin single crystal silicon layer is provided on an insulating surface instead of a bulk silicon wafer have been developed. By utilizing the characteristics of the thin single crystal silicon layer formed over the insulating surface, the transistors in the integrated circuit can be completely separated from each other. Further, since the transistor can be a fully depleted type, a semiconductor integrated circuit with high added value such as high integration, high speed driving, and low power consumption can be realized.

ＳＯＩ基板を作製する方法の一つとして、水素イオン注入剥離法が知られている。水素イオン注入剥離法は、水素イオンを注入した単結晶シリコン基板（ボンド基板）を、絶縁層を介して別の基板（ベース基板）に貼り合わせ、その後の熱処理によって単結晶シリコン基板（ボンド基板）をイオン注入領域において分離することで、単結晶シリコン層を得る方法である。上記水素イオン注入剥離法を用いることで、ガラス基板等の絶縁基板上に単結晶シリコン層を有するＳＯＩ基板を作製することが可能である（例えば、特許文献１参照）。 As one of methods for manufacturing an SOI substrate, a hydrogen ion implantation separation method is known. In the hydrogen ion implantation separation method, a single crystal silicon substrate (bond substrate) into which hydrogen ions are implanted is bonded to another substrate (base substrate) through an insulating layer, and then the single crystal silicon substrate (bond substrate) is subjected to heat treatment. In the ion implantation region to obtain a single crystal silicon layer. By using the hydrogen ion implantation separation method, an SOI substrate having a single crystal silicon layer over an insulating substrate such as a glass substrate can be manufactured (see, for example, Patent Document 1).

特開２００４−８７６０６号公報JP 2004-87606 A

ＳＯＩ基板の作製方法として水素イオン注入剥離法を用いる場合には、一のボンド基板から複数のＳＯＩ基板を作製できるため、ＳＯＩ基板の作製に占めるボンド基板のコストを低減することができるというメリットがある。単結晶シリコン層が分離された後のボンド基板に対して再生処理を施すことで、使用後のボンド基板を、再度ＳＯＩ基板の作製に用いることができるためである。 In the case where the hydrogen ion implantation separation method is used as a method for manufacturing an SOI substrate, a plurality of SOI substrates can be manufactured from one bond substrate. Therefore, there is an advantage that the cost of the bond substrate in the manufacturing of the SOI substrate can be reduced. is there. This is because a bond substrate after use can be reused for manufacturing an SOI substrate by performing a regeneration process on the bond substrate after the single crystal silicon layer is separated.

水素イオン注入剥離法に用いられるボンド基板は、ＳＯＩ基板の作製段階における化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ法）処理に起因して、周縁部にエッジロールオフ（Ｅｄｇｅ Ｒｏｌｌ Ｏｆｆ：Ｅ．Ｒ．Ｏ．）と呼ばれる領域を有する。当該領域は、研磨布によってボンド基板のエッジが研磨されることにより形成されるものである。ボンド基板のエッジロールオフ領域では、その表面が曲面状になっており、また、ボンド基板の中央領域と比較して、厚みが小さくなっている。 A bond substrate used for the hydrogen ion implantation separation method is formed by edge roll-off (Edge Roll Off: E.R.) at a peripheral portion due to a chemical mechanical polishing (CMP method) process in an SOI substrate manufacturing stage. R.O.). The region is formed by polishing the edge of the bond substrate with a polishing cloth. In the edge roll-off region of the bond substrate, the surface is curved, and the thickness is smaller than that of the central region of the bond substrate.

イオン注入剥離法を用いてＳＯＩ基板を作製する場合、ボンド基板とベース基板とを貼り合わせることになるが、当該貼り合わせは分子間力やファンデルワールス力をメカニズムとするものであるから、貼り合わせ表面には所定の平坦性が求められる。表面の平坦性が確保できないエッジロールオフ領域では、当然に、ボンド基板とベース基板との貼り合わせは行われない。 When an SOI substrate is manufactured using an ion implantation separation method, a bond substrate and a base substrate are bonded to each other. However, since the bonding is based on an intermolecular force or van der Waals force, the bonding is performed. Predetermined flatness is required for the mating surfaces. In the edge roll-off region where the flatness of the surface cannot be ensured, naturally, the bonding substrate and the base substrate are not bonded together.

このため、単結晶シリコン層を分離した後のボンド基板の、上記エッジロールオフ領域に対応する領域には、未分離の単結晶シリコン層領域および絶縁層が凸部として残存することになる。そして、当該凸部は、ボンド基板の再生処理の段階において問題となる。当該凸部と、それ以外の領域（貼り合わせが適切になされた領域）との高低差は、たかだか数百ｎｍではある。しかしながら、ＣＭＰ法による表面の研磨により当該凸部を除去してボンド基板として再度ＳＯＩ基板の作製に用いるためには、ボンド基板の表面から６μｍ〜８μｍ程度の半導体の除去をすることとなり、ボンド基板の再生回数、使用回数を十分に確保することができなくなってしまうためである。 For this reason, an unseparated single crystal silicon layer region and an insulating layer remain as protrusions in a region corresponding to the edge roll-off region of the bond substrate after the single crystal silicon layer is separated. And the said convex part becomes a problem in the step of the reproduction | regeneration processing of a bond substrate. The height difference between the convex portion and the other region (region where bonding is appropriately performed) is at most several hundred nm. However, in order to remove the protrusion by polishing the surface by CMP and use it again as a bond substrate for manufacturing an SOI substrate, the semiconductor is removed from the surface of the bond substrate by about 6 μm to 8 μm. This is because a sufficient number of playbacks and usages cannot be secured.

また、使用後のボンド基板のおもて面は、ＳＯＩ基板の作製工程における水素イオン注入などによって損傷し、結晶欠陥やボイドなどが多く残存しているため、使用後のボンド基板のおもて面は平坦化工程が必要となる。平坦化工程は、ＣＭＰなどの研磨処理により行うことができる。ＣＭＰでは、砥粒を含んだスラリーを供給しながら、トップリングで保持した基板を研磨パッドに押し当て、トップリングと研磨パッドを回転させることで基板のおもて面を平坦且つ鏡面状に研磨をする。そして、スラリーに含まれる薬液の化学的作用と、砥粒の機械的作用により、加工変質層のない研磨を実現している。ＣＭＰでは、基板のおもて面は下側となり、うら面からエアバッグによって圧力が加えられ研磨パッドに押し当てられている。 In addition, since the front surface of the bond substrate after use is damaged by hydrogen ion implantation or the like in the manufacturing process of the SOI substrate and many crystal defects and voids remain, the front surface of the bond substrate after use is used. The surface needs a flattening process. The planarization step can be performed by a polishing process such as CMP. In CMP, while supplying a slurry containing abrasive grains, the substrate held by the top ring is pressed against the polishing pad, and the top ring and the polishing pad are rotated to polish the front surface of the substrate to a flat and mirror surface. do. The chemical action of the chemical contained in the slurry and the mechanical action of the abrasive grains realize polishing without a work-affected layer. In CMP, the front surface of the substrate is on the lower side, and pressure is applied to the polishing pad from the back surface by an air bag.

ボンド基板のおもて面を研磨する際に、ボンド基板おもて面にかかる圧力により、水素イオン注入などによって損傷し、結晶欠陥やボイドなどが多く残存している領域において、応力集中が生じ、応力集中が生じた部分が起点となり基板内部に向かってクラックが生ずるおそれがある。基板内部に向かってクラックが発生することにより、研磨量が増加し、１枚の半導体基板を再生使用する回数が減少するためコスト増大につながる。 When polishing the front surface of the bond substrate, the pressure applied to the front surface of the bond substrate is damaged by hydrogen ion implantation, etc., and stress concentration occurs in a region where many crystal defects and voids remain. There is a possibility that cracks may occur in the substrate starting from the portion where the stress concentration occurs. By generating cracks toward the inside of the substrate, the amount of polishing increases, and the number of times of reusing one semiconductor substrate decreases, leading to an increase in cost.

上記問題に鑑み、本発明の一態様では、半導体基板の再生に適した方法を提供することを目的の一とする。または、本発明の一態様では、半導体基板の再生に適した方法を用いて再生半導体基板を作製することを目的の一とする。または、本発明の一態様では、当該再生半導体基板を用いてＳＯＩ基板を作製することを目的の一とする。 In view of the above problems, an object of one embodiment of the present invention is to provide a method suitable for recycling a semiconductor substrate. Another object of one embodiment of the present invention is to manufacture a regenerated semiconductor substrate using a method suitable for regenerating a semiconductor substrate. Another object of one embodiment of the present invention is to manufacture an SOI substrate using the recycled semiconductor substrate.

本発明の一態様では、イオンビームの照射等により損傷した半導体領域を選択的に除去することが可能な方法を用いて、未分離の凸部を除去する。また、凸部を除去した後、半導体基板の表面に平坦化処理を行う。または、上記方法を用いて再生半導体基板を作製し、当該再生半導体基板を用いてＳＯＩ基板を作製する。詳細については次の通りである。 In one embodiment of the present invention, unseparated protrusions are removed using a method capable of selectively removing a semiconductor region damaged by ion beam irradiation or the like. Further, after removing the convex portions, the surface of the semiconductor substrate is planarized. Alternatively, a recycled semiconductor substrate is manufactured using the above method, and an SOI substrate is manufactured using the recycled semiconductor substrate. Details are as follows.

本発明の一態様は、損傷半導体領域と絶縁層とを含む凸部が周縁部に存在する半導体基板に対し、絶縁層が除去されるエッチング処理と、半導体基板を構成する半導体材料を酸化する物質、酸化された半導体材料を溶解する物質、および、半導体材料の酸化の速度および酸化された半導体材料の溶解の速度を制御する物質、を含む混合液を用いて、未損傷の半導体領域に対して損傷半導体領域が選択的に除去されるエッチング処理と、損傷半導体領域が選択的に除去されるエッチング処理の後に、半導体基板の表面に研磨を行う半導体基板の再生方法である。 One embodiment of the present invention is an etching process for removing a semiconductor substrate including a damaged semiconductor region and an insulating layer at a peripheral portion, and a substance that oxidizes a semiconductor material included in the semiconductor substrate. An undamaged semiconductor region using a mixture comprising: a substance that dissolves oxidized semiconductor material; and a substance that controls the rate of oxidation of the semiconductor material and the rate of dissolution of the oxidized semiconductor material. In this method, the surface of the semiconductor substrate is polished after the etching process in which the damaged semiconductor region is selectively removed and the etching process in which the damaged semiconductor region is selectively removed.

本発明の他の一態様は、イオンビームの照射および熱処理を経て一部が半導体層として分離することにより、周縁部に損傷半導体領域と絶縁層とを含む凸部が残存した半導体基板に対し、絶縁層が除去されるエッチング処理と、半導体基板を構成する半導体材料を酸化する物質、酸化された半導体材料を溶解する物質、および、半導体材料の酸化の速度および酸化された半導体材料の溶解の速度を制御する物質、を含む混合液を用いて、未損傷の半導体領域に対して損傷半導体領域が選択的に除去されるエッチング処理と、損傷半導体領域が選択的に除去されるエッチング処理の後に、半導体基板の表面に研磨を行う半導体基板の再生方法である。 Another embodiment of the present invention is a semiconductor substrate in which a convex portion including a damaged semiconductor region and an insulating layer remains in the peripheral portion by partly separating as a semiconductor layer through ion beam irradiation and heat treatment, Etching process for removing insulating layer, substance for oxidizing semiconductor material constituting semiconductor substrate, substance for dissolving oxidized semiconductor material, and rate of oxidation of semiconductor material and rate of dissolution of oxidized semiconductor material After the etching process in which the damaged semiconductor region is selectively removed with respect to the undamaged semiconductor region and the etching process in which the damaged semiconductor region is selectively removed using a mixed solution containing a substance that controls A method for reclaiming a semiconductor substrate in which the surface of the semiconductor substrate is polished.

本発明の他の一態様は、イオンビームの照射および熱処理を経て一部が半導体層として分離することにより、周縁部に損傷半導体領域と絶縁層とを含む凸部が残存し、それ以外の領域に周縁部の損傷半導体領域より薄い損傷半導体領域が残存する半導体基板に対し、絶縁層が除去されるエッチング処理と、半導体基板を構成する半導体材料を酸化する物質、酸化された半導体材料を溶解する物質、および、半導体材料の酸化の速度および酸化された半導体材料の溶解の速度を制御する物質、を含む混合液を用いて、未損傷の半導体領域に対して損傷半導体領域が選択的に除去されるエッチング処理と、損傷半導体領域が選択的に除去されるエッチング処理の後に、半導体基板の表面に研磨を行う半導体基板の再生方法である。 In another embodiment of the present invention, a convex portion including a damaged semiconductor region and an insulating layer remains in a peripheral portion by partly separating as a semiconductor layer through ion beam irradiation and heat treatment, and the other region. For the semiconductor substrate in which the damaged semiconductor region thinner than the damaged semiconductor region at the peripheral portion is left, the etching process for removing the insulating layer, the substance that oxidizes the semiconductor material constituting the semiconductor substrate, and the oxidized semiconductor material are dissolved The damaged semiconductor region is selectively removed relative to the undamaged semiconductor region using a mixture of the material and a material that controls the rate of oxidation of the semiconductor material and the rate of dissolution of the oxidized semiconductor material. The semiconductor substrate is reclaimed by polishing the surface of the semiconductor substrate after the etching process and the etching process in which the damaged semiconductor region is selectively removed.

上記構成において、イオンビームの照射は、質量分離を行わずに（質量分離を行って）なされる半導体基板の再生処理方法である。上記構成において、イオンビームにＨ３ ＋を含む半導体基板の再生方法である。 In the above structure, the irradiation of the ion beam is a method for regenerating a semiconductor substrate which is performed without performing mass separation (by performing mass separation). In the above structure, the semiconductor substrate is regenerated by including H 3 + in the ion beam.

また、上記構成において、損傷半導体領域が選択的に除去されるエッチング処理は、損傷半導体領域と、未損傷の半導体領域とのエッチング選択比が２以上のエッチング処理である。 In the above structure, the etching process in which the damaged semiconductor region is selectively removed is an etching process in which the etching selectivity between the damaged semiconductor region and the undamaged semiconductor region is 2 or more.

また、上記構成において、損傷半導体領域が選択的に除去されるエッチング処理を、凸部とそれ以外の領域のエッチング選択比が２未満に低下した後に停止させる半導体基板の再生方法である。 In addition, in the above configuration, the semiconductor substrate regeneration method is such that the etching process in which the damaged semiconductor region is selectively removed is stopped after the etching selectivity between the convex portion and the other region is reduced to less than 2.

また、上記構成において、エッチング処理によって、凸部の接平面と半導体基板の裏面とのなす角が０．５°以下の領域を少なくとも除去する半導体基板の再生方法である。 Further, in the above configuration, the semiconductor substrate is regenerated by removing at least a region having an angle of 0.5 ° or less formed by the tangent plane of the convex portion and the back surface of the semiconductor substrate by an etching process.

また、上記構成において、半導体基板を構成する半導体材料を酸化する物質として硝酸を、酸化された半導体材料を溶解する物質としてフッ酸を、半導体材料の酸化の速度および酸化された半導体材料の溶解の速度を制御する物質として酢酸を用いる半導体基板の再生方法である。 In the above structure, nitric acid is used as a substance that oxidizes a semiconductor material constituting the semiconductor substrate, hydrofluoric acid is used as a substance that dissolves the oxidized semiconductor material, the rate of oxidation of the semiconductor material, and the dissolution of the oxidized semiconductor material. This is a method for regenerating a semiconductor substrate using acetic acid as a substance for controlling the speed.

さらに、上記構成において、本発明の他の一態様は、半導体基板から再生半導体基板を作製する再生半導体基板の作製方法を含む。 Furthermore, in the above structure, another embodiment of the present invention includes a method for manufacturing a regenerated semiconductor substrate, in which a regenerated semiconductor substrate is manufactured from a semiconductor substrate.

本発明の他の一態様は、上記作製方法により、作製された再生半導体基板にイオンビームを照射することにより、脆化領域を形成し、絶縁層を介して、再生半導体基板とベース基板を貼り合わせ、熱処理によって再生半導体基板を分離して、ベース基板上に半導体層を形成するＳＯＩ基板の作製方法を含む。 In another embodiment of the present invention, an embrittled region is formed by irradiating an ion beam to a manufactured semiconductor substrate manufactured by the above manufacturing method, and the recovered semiconductor substrate and the base substrate are attached to each other with an insulating layer interposed therebetween. In addition, the method includes a method for manufacturing an SOI substrate in which a regenerated semiconductor substrate is separated by heat treatment and a semiconductor layer is formed over a base substrate.

なお、本明細書等において、ＳＯＩ基板とは、絶縁表面上に半導体層が形成された基板を指し、絶縁層上にシリコン層が設けられた構成には限定されない。例えば、ガラス基板上に直接シリコン層が形成された構成や、絶縁層上に炭化シリコン層が形成されたものなどを含む。 Note that in this specification and the like, an SOI substrate refers to a substrate in which a semiconductor layer is formed over an insulating surface, and is not limited to a structure in which a silicon layer is provided over an insulating layer. For example, a structure in which a silicon layer is directly formed on a glass substrate or a structure in which a silicon carbide layer is formed on an insulating layer is included.

なお、本明細書において損傷半導体領域とは、単結晶半導体領域が結晶を構成している原子が空間的に規則的に配列されているものであるのに対し、イオン等の打ち込みに起因して、結晶を構成している原子の配列（結晶構造）の乱れ、結晶欠陥、または結晶格子の歪み等を一部に含む領域のことをいう。また、本明細書において未損傷半導体領域とは、単結晶半導体領域が結晶を構成している原子が空間的に規則的に配列しているものをいい、イオン等が打ち込まれていない単結晶半導体領域と同等の領域のことをいう。 Note that in this specification, a damaged semiconductor region refers to a single crystal semiconductor region in which atoms forming a crystal are arranged regularly and spatially, whereas ions are implanted. This refers to a region partially including disordered arrangement (crystal structure) of atoms constituting the crystal, crystal defects, distortion of crystal lattice, or the like. In this specification, an undamaged semiconductor region refers to a single crystal semiconductor region in which atoms constituting a crystal are arranged regularly and spatially, and no ions or the like are implanted therein. An area equivalent to the area.

本発明の一態様では、損傷していない半導体領域（または損傷度合いが小さい半導体領域）に対して、損傷した半導体領域を選択的に除去することができる。また、半導体基板の再生処理において除去される半導体基板の量を十分に抑制することができる。そのため、半導体基板の再生回数、使用回数を十分に確保することができる。 In one embodiment of the present invention, a damaged semiconductor region can be selectively removed with respect to an undamaged semiconductor region (or a semiconductor region with a low degree of damage). In addition, the amount of the semiconductor substrate that is removed in the reprocessing of the semiconductor substrate can be sufficiently suppressed. For this reason, it is possible to sufficiently ensure the number of times the semiconductor substrate is regenerated and used.

また、上記半導体基板の再生方法を用いて再生半導体基板を作製することで、再生処理における半導体基板の除去量を十分に抑制することができる。そのため、再生半導体基板の作製にかかるコストを低減することができる。 In addition, by manufacturing a recycled semiconductor substrate using the above-described semiconductor substrate recycling method, it is possible to sufficiently suppress the removal amount of the semiconductor substrate in the recycling process. Therefore, it is possible to reduce the cost for manufacturing the recycled semiconductor substrate.

また、上記再生半導体基板を用いてＳＯＩ基板を作製することで、ＳＯＩ基板の作製にかかるコストを十分に低減することができる。 Further, by manufacturing an SOI substrate using the recycled semiconductor substrate, the cost for manufacturing the SOI substrate can be sufficiently reduced.

ＳＯＩ基板の作製方法を示す断面図である。FIG. 10 is a cross-sectional view illustrating a method for manufacturing an SOI substrate. 半導体基板の再生処理方法を示す断面図である。It is sectional drawing which shows the reproduction | regeneration processing method of a semiconductor substrate. ＳＯＩ基板の作製方法を示す断面図である。FIG. 10 is a cross-sectional view illustrating a method for manufacturing an SOI substrate. ＳＯＩ基板の作製方法を示す断面図である。FIG. 10 is a cross-sectional view illustrating a method for manufacturing an SOI substrate. ＳＯＩ基板の作製方法を示す断面図である。FIG. 10 is a cross-sectional view illustrating a method for manufacturing an SOI substrate. ＳＯＩ基板の作製工程を示す図である。It is a figure which shows the manufacturing process of an SOI substrate. ＳＯＩ基板を用いた半導体装置を示す断面図である。1 is a cross-sectional view illustrating a semiconductor device using an SOI substrate. 半導体基板の光学顕微鏡写真を示す図である。It is a figure which shows the optical microscope photograph of a semiconductor substrate. 半導体基板の段差を示すグラフである。It is a graph which shows the level | step difference of a semiconductor substrate. 半導体基板の光学顕微鏡写真を示す図である。It is a figure which shows the optical microscope photograph of a semiconductor substrate. 半導体基板の光学顕微鏡写真を示す図である。It is a figure which shows the optical microscope photograph of a semiconductor substrate. 半導体基板の段差を示すグラフである。It is a graph which shows the level | step difference of a semiconductor substrate. 半導体基板の段差を示すグラフである。It is a graph which shows the level | step difference of a semiconductor substrate. 半導体基板の段差を示すグラフである。It is a graph which shows the level | step difference of a semiconductor substrate. 半導体基板の段差を示すグラフである。It is a graph which shows the level | step difference of a semiconductor substrate. 半導体基板の段差を示すグラフである。It is a graph which shows the level | step difference of a semiconductor substrate. 半導体基板の段差を示すグラフである。It is a graph which shows the level | step difference of a semiconductor substrate. エッチング時間とエッチング量の関係を示す図である。It is a figure which shows the relationship between etching time and etching amount. 半導体基板の光学顕微鏡写真を示す図である。It is a figure which shows the optical microscope photograph of a semiconductor substrate. 半導体基板の段差を示すグラフである。It is a graph which shows the level | step difference of a semiconductor substrate. 半導体基板の断面ＴＥＭ像である。It is a cross-sectional TEM image of a semiconductor substrate. 半導体基板の光学顕微鏡写真を示す図である。It is a figure which shows the optical microscope photograph of a semiconductor substrate.

以下、実施の形態について図面を参照して説明する。ただし、発明は多くの異なる態様で実施することが可能であり、その趣旨および範囲から逸脱することなく、形態および詳細を様々に変更し得ることは当業者にとって自明である。したがって、発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、本明細書等において、同一または同様な機能を有する部分には同一の符号を付し、その説明は省略する場合がある。 Hereinafter, embodiments will be described with reference to the drawings. However, it will be apparent to those skilled in the art that the invention can be implemented in many different forms and that various changes can be made in form and detail without departing from the spirit and scope thereof. Therefore, the present invention is not construed as being limited to the description of the embodiments. Note that in this specification and the like, portions having the same or similar functions are denoted by the same reference numerals, and description thereof may be omitted.

（実施の形態１）
本実施の形態では、ＳＯＩ基板の作製方法の一例に関して図面を参照して説明する。具体的には、図１を参照してＳＯＩ基板の作製工程について説明し、図２を参照して再生ボンド基板の形成工程について説明する。 (Embodiment 1)
In this embodiment, an example of a method for manufacturing an SOI substrate will be described with reference to drawings. Specifically, an SOI substrate manufacturing process will be described with reference to FIG. 1, and a recycled bond substrate forming process will be described with reference to FIG.

＜ＳＯＩ基板の作製工程＞
ＳＯＩ基板の作製工程について図１を参照して説明する。まず、ベース基板１２０とボンド基板とを準備する（図１（Ａ）、図１（Ｂ）参照）。 <SOI substrate manufacturing process>
A manufacturing process of an SOI substrate will be described with reference to FIGS. First, a base substrate 120 and a bond substrate are prepared (see FIGS. 1A and 1B).

ベース基板１２０としては、絶縁体でなる基板を用いることができる。例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。なお、上記ガラス基板においては、一般に、酸化ホウ素（Ｂ２Ｏ３）を多く有させることでガラスの耐熱性が向上するが、酸化ホウ素と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いると良い。なお、本実施の形態では、ベース基板１２０としてガラス基板を用いる場合について説明する。ベース基板１２０として大面積化が可能で安価なガラス基板を用いることにより、低コスト化を実現できる。 As the base substrate 120, a substrate made of an insulator can be used. Examples thereof include various glass substrates, quartz substrates, ceramic substrates, and sapphire substrates used in the electronics industry such as aluminosilicate glass, aluminoborosilicate glass, and barium borosilicate glass. In the above glass substrate, in general, to improve the heat resistance of the glass by causing no more boron oxide (B 2 O 3), that by containing a larger amount of barium oxide (BaO) than boric oxide A more practical heat-resistant glass can be obtained. Therefore, it is preferable to use a glass substrate containing more BaO than B 2 O 3. Note that in this embodiment, the case where a glass substrate is used as the base substrate 120 is described. By using an inexpensive glass substrate that can be increased in area as the base substrate 120, cost reduction can be realized.

ボンド基板としては、半導体基板１００を用いることができる。例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１６インチ（４００ｍｍ）サイズの円形のものが代表的である。なお、半導体基板１００の形状は円形に限られず、例えば、矩形等に加工して用いることも可能である。また、半導体基板１００は、ＣＺ（チョクラルスキー）法やＦＺ（フローティングゾーン）法を用いて作製することができる。 As the bond substrate, the semiconductor substrate 100 can be used. For example, a single crystal semiconductor substrate including a Group 14 element such as a single crystal silicon substrate, a single crystal germanium substrate, or a single crystal silicon germanium substrate can be used. A compound semiconductor substrate such as gallium arsenide or indium phosphide can also be used. As a commercially available silicon substrate, a circular substrate having a diameter of 5 inches (125 mm), a diameter of 6 inches (150 mm), a diameter of 8 inches (200 mm), a diameter of 12 inches (300 mm), and a diameter of 16 inches (400 mm) is typical. is there. Note that the shape of the semiconductor substrate 100 is not limited to a circle, and for example, it may be processed into a rectangle or the like. The semiconductor substrate 100 can be manufactured using a CZ (Czochralski) method or an FZ (floating zone) method.

次に、半導体基板１００の表面から所定の深さに脆化領域１０４を形成する。そして、絶縁層１２２、１２３を介してベース基板１２０と半導体基板１００とを貼り合わせる（図１（Ｃ）参照）。 Next, the embrittled region 104 is formed at a predetermined depth from the surface of the semiconductor substrate 100. Then, the base substrate 120 and the semiconductor substrate 100 are attached to each other with the insulating layers 122 and 123 interposed therebetween (see FIG. 1C).

上記において、脆化領域１０４は、半導体基板１００に形成された絶縁層１２３に、例えば、水素イオンビームを照射することにより、半導体基板１００中に水素イオンを打ち込むことで形成することができる。 In the above, the embrittlement region 104 can be formed by implanting hydrogen ions into the semiconductor substrate 100 by, for example, irradiating the insulating layer 123 formed on the semiconductor substrate 100 with a hydrogen ion beam.

また、絶縁層１２２、１２３は、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜等の絶縁層を単層で、または積層させて形成することができる。これらの膜は、熱酸化法、ＣＶＤ法、スパッタリング法等を用いて形成することができる。 The insulating layers 122 and 123 can be formed using a single layer or a stacked layer of insulating layers such as a silicon oxide film, a silicon oxynitride film, a silicon nitride film, and a silicon nitride oxide film. These films can be formed using a thermal oxidation method, a CVD method, a sputtering method, or the like.

なお、本明細書等において、酸化窒化物とは、その組成において、窒素よりも酸素の含有量（原子数）が多いものを示し、例えば、酸化窒化シリコンとは、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化物とは、その組成において、酸素よりも窒素の含有量（原子数）が多いものを示し、例えば、窒化酸化シリコンとは、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ ｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて測定した場合のものである。また、構成元素の含有比率の合計は、１００原子％を超えない。 Note that in this specification and the like, the term “oxynitride” refers to a composition whose oxygen content (number of atoms) is higher than that of nitrogen. For example, silicon oxynitride refers to oxygen at 50 atomic% or more and 70 It includes atoms in a range of not more than atomic%, nitrogen not less than 0.5 atom% and not more than 15 atom%, silicon not less than 25 atom% and not more than 35 atom%, and hydrogen not less than 0.1 atom% and not more than 10 atom%. In addition, a nitrided oxide indicates a composition whose nitrogen content (number of atoms) is higher than that of oxygen. For example, silicon nitride oxide refers to an oxygen content of 5 atomic% to 30 atomic% and nitrogen content. It includes 20 atomic% to 55 atomic%, silicon in a range of 25 atomic% to 35 atomic%, and hydrogen in a range of 10 atomic% to 30 atomic%. However, the above ranges are those measured using Rutherford Backscattering Spectrometry (RBS) or Hydrogen Forward Scattering Spectrometer (HFS). Further, the total content ratio of the constituent elements does not exceed 100 atomic%.

次に、熱処理などによって、脆化領域１０４にて半導体基板１００を半導体層１２４と分離後の半導体基板１２１とに分離することにより、ベース基板１２０上に半導体層１２４を形成する（図１（Ｄ）参照）。分離後の半導体基板１２１は、再生工程によって再生ボンド基板となり、再度用いることができる。 Next, by separating the semiconductor substrate 100 into the semiconductor layer 124 and the separated semiconductor substrate 121 in the embrittlement region 104 by heat treatment or the like, the semiconductor layer 124 is formed over the base substrate 120 (FIG. 1D )reference). The separated semiconductor substrate 121 becomes a regenerated bond substrate by a regenerating process and can be used again.

熱処理を行う場合、当該熱処理によって脆化領域１０４に形成されている微小な孔にはイオンビームを照射することにより打ち込まれた原子が析出し、微小な孔の内部の圧力が上昇する。圧力の上昇により、脆化領域１０４には亀裂が生じるため、脆化領域１０４において半導体基板１００が分離することになる。絶縁層１２２と絶縁層１２３とは接合しているため、ベース基板１２０上には絶縁層１２２と絶縁層１２３を介して半導体基板１００から分離された半導体層１２４が残存する。 When heat treatment is performed, atoms implanted by irradiation with an ion beam are deposited in the minute holes formed in the embrittled region 104 by the heat treatment, and the pressure inside the minute holes is increased. The increase in pressure causes a crack in the embrittled region 104, so that the semiconductor substrate 100 is separated in the embrittled region 104. Since the insulating layer 122 and the insulating layer 123 are bonded, the insulating layer 122 and the semiconductor layer 124 separated from the semiconductor substrate 100 through the insulating layer 123 remain on the base substrate 120.

その後、半導体層１２４の表面処理等を行うことによって、平坦な半導体層１２４を形成する。表面処理としては、例えば、レーザビームの照射処理や、エッチング処理、ＣＭＰなどの研磨処理がある。 Thereafter, a flat semiconductor layer 124 is formed by performing a surface treatment or the like on the semiconductor layer 124. Examples of the surface treatment include laser beam irradiation treatment, etching treatment, and polishing treatment such as CMP.

以上の工程により、ベース基板１２０上に絶縁層１２２、１２３を介して半導体層１２４が設けられたＳＯＩ基板を得ることができる。 Through the above steps, an SOI substrate in which the semiconductor layer 124 is provided over the base substrate 120 with the insulating layers 122 and 123 interposed therebetween can be obtained.

＜再生ボンド基板の形成工程＞
次に、分離後の半導体基板１２１の再生工程について図２を参照して説明する。 <Regenerative bond substrate formation process>
Next, the process of regenerating the semiconductor substrate 121 after separation will be described with reference to FIG.

図２（Ａ）に、図１（Ｄ）に示す半導体基板１２１（半導体層１２４が分離された後の半導体基板）を拡大した模式図を示す。半導体基板１２１の周縁部には凸部１２６が存在する。当該凸部１２６は、絶縁層１２３、未分離の半導体領域１２５、半導体領域１２７を含む。半導体領域１２７は、ＳＯＩ基板の作製工程において形成される脆化領域１０４において、半導体層１２４が分離された後の半導体基板１２１に残存することで形成されるものである。なお、未分離の半導体領域１２５および半導体領域１２７は、ＳＯＩ基板の作製工程におけるイオンビームの照射処理などによって、いずれも損傷し、水素や結晶欠陥やボイドなどを多く含んでいる。このため、未分離の半導体領域１２５および半導体領域１２７をまとめて、損傷半導体領域と呼ぶことができる。本明細書において損傷半導体領域とは、単結晶半導体領域が結晶を構成している原子が空間的に規則的に配列されているものであるのに対し、イオン等の打ち込みに起因する結晶を構成している原子の配列（結晶構造）の乱れ、結晶欠陥、または結晶格子の歪み等を一部に含む領域のことをいう。また、本明細書において未損傷半導体領域とは、単結晶半導体領域が結晶を構成している原子が空間的に規則的に配列しているものをいい、イオン等が打ち込まれていない単結晶半導体領域と同等の領域のことをいう。 FIG. 2A is a schematic diagram in which the semiconductor substrate 121 (the semiconductor substrate after the semiconductor layer 124 is separated) illustrated in FIG. 1D is enlarged. A convex portion 126 exists at the peripheral edge of the semiconductor substrate 121. The convex portion 126 includes an insulating layer 123, an unseparated semiconductor region 125, and a semiconductor region 127. The semiconductor region 127 is formed by remaining in the semiconductor substrate 121 after the semiconductor layer 124 is separated in the embrittled region 104 formed in the manufacturing process of the SOI substrate. Note that the unseparated semiconductor region 125 and the semiconductor region 127 are both damaged by an ion beam irradiation process or the like in the manufacturing process of the SOI substrate, and contain a lot of hydrogen, crystal defects, voids, and the like. Therefore, the unseparated semiconductor region 125 and the semiconductor region 127 can be collectively referred to as a damaged semiconductor region. In this specification, a damaged semiconductor region is a crystal in which a single crystal semiconductor region is a crystal in which the atoms constituting the crystal are arranged regularly and spatially, whereas an ion or the like is implanted. This is a region partially including disordered arrangement (crystal structure) of atoms, crystal defects, crystal lattice distortion, and the like. In this specification, an undamaged semiconductor region refers to a single crystal semiconductor region in which atoms constituting a crystal are arranged regularly and spatially, and no ions or the like are implanted therein. An area equivalent to the area.

上述の凸部１２６は、半導体基板のいわゆるエッジロールオフ（Ｅｄｇｅ Ｒｏｌｌ Ｏｆｆ：Ｅ．Ｒ．Ｏ．）と呼ばれる領域を含んでいる。エッジロールオフ領域は、半導体基板の表面処理（ＣＭＰ処理）に起因して生じるものである。当該エッジロールオフ領域は、半導体基板の厚みが半導体基板の中央領域と比べて小さく、ＳＯＩ基板の作製の際に貼り合わせが行われない領域となる。その結果、半導体基板１２１のエッジロールオフ領域には上記凸部１２６が残存することになる。 The above-mentioned convex portion 126 includes a region called edge roll-off (ERO) of the semiconductor substrate. The edge roll-off region is caused by the surface treatment (CMP treatment) of the semiconductor substrate. The edge roll-off region is a region where the thickness of the semiconductor substrate is smaller than the central region of the semiconductor substrate and bonding is not performed when the SOI substrate is manufactured. As a result, the protrusion 126 remains in the edge roll-off region of the semiconductor substrate 121.

なお、半導体基板１２１の凸部１２６以外の領域（特に、上記エッジロールオフ領域によって囲まれる領域）には、半導体領域１２９が存在している。半導体領域１２９は、半導体領域１２７と同様、ＳＯＩ基板の作製工程において形成される脆化領域１０４が、半導体層１２４が分離された後の半導体基板１２１に残存することで形成されるものである。また、半導体領域１２９も、ＳＯＩ基板の作製工程におけるイオンビームの照射処理などによって損傷し、水素や結晶欠陥やボイドなどを多く含んでおり、その平坦性は損なわれている。このため半導体領域１２９は、半導体領域１２５および半導体領域１２７と同様に、損傷半導体領域と呼ぶことができる。半導体領域１２９は、凸部１２６における半導体領域１２５および半導体領域１２７と比較して十分に薄い。 A semiconductor region 129 exists in a region other than the convex portion 126 of the semiconductor substrate 121 (particularly, a region surrounded by the edge roll-off region). Similar to the semiconductor region 127, the semiconductor region 129 is formed by leaving the embrittlement region 104 formed in the SOI substrate manufacturing process in the semiconductor substrate 121 after the semiconductor layer 124 is separated. In addition, the semiconductor region 129 is also damaged by an ion beam irradiation process or the like in the manufacturing process of the SOI substrate, and includes a lot of hydrogen, crystal defects, voids, and the like, and the flatness thereof is impaired. Therefore, the semiconductor region 129 can be called a damaged semiconductor region, like the semiconductor region 125 and the semiconductor region 127. The semiconductor region 129 is sufficiently thinner than the semiconductor region 125 and the semiconductor region 127 in the convex portion 126.

図２（Ｂ）に、図２（Ａ）に示す凸部１２６を拡大した模式図を示す。凸部１２６は、上記エッジロールオフ領域に対応する領域と面取部に対応する領域とを含む。本明細書においてエッジロールオフ領域とは、上記凸部１２６の表面における接平面と、基準面とのなす角θが０．５°以下となる点が集合した領域をいうものとする。ここで、基準面としては、半導体基板の表面または裏面に平行な平面が採用される。 FIG. 2B is a schematic diagram in which the convex portion 126 illustrated in FIG. The convex portion 126 includes a region corresponding to the edge roll-off region and a region corresponding to the chamfered portion. In this specification, the edge roll-off region refers to a region in which points where an angle θ between a tangential plane on the surface of the convex portion 126 and a reference plane is 0.5 ° or less are gathered. Here, a plane parallel to the front surface or the back surface of the semiconductor substrate is employed as the reference surface.

また、面取部を、基板の端からの距離が０．２ｍｍの領域として、エッジロールオフ領域をこれより内側の領域であって貼り合わせが行われなかった領域、と規定することもできる。具体的には、例えば、基板の端からの距離が０．２ｍｍ〜０．９ｍｍの領域をエッジロールオフ領域と呼ぶことができる。 In addition, the chamfered portion may be defined as a region having a distance of 0.2 mm from the edge of the substrate, and the edge roll-off region is a region on the inner side of the chamfered portion and the bonding is not performed. Specifically, for example, a region whose distance from the edge of the substrate is 0.2 mm to 0.9 mm can be called an edge roll-off region.

なお、面取部はベース基板とボンド基板との貼り合わせには関与しないから、面取部の平坦性は基板の再生処理において問題とはならない。一方で、エッジロールオフ領域の近傍はベース基板とボンド基板との貼り合わせに関与する。よって、エッジロールオフ領域の平坦性次第では、再生半導体基板をＳＯＩ基板の作製工程に用いることができないこともある。このような理由から、半導体基板の再生処理において、エッジロールオフ領域における凸部１２６を除去し、半導体基板の平坦性を向上させることは、極めて重要である。 Note that since the chamfered portion is not involved in the bonding of the base substrate and the bond substrate, the flatness of the chamfered portion is not a problem in the substrate recycling process. On the other hand, the vicinity of the edge roll-off region is involved in the bonding of the base substrate and the bond substrate. Therefore, depending on the flatness of the edge roll-off region, the recycled semiconductor substrate may not be used for the manufacturing process of the SOI substrate. For these reasons, it is extremely important to improve the flatness of the semiconductor substrate by removing the convex portions 126 in the edge roll-off region in the semiconductor substrate regeneration process.

半導体基板の再生処理は、少なくとも、絶縁層１２３を除去するエッチング処理（以下、第１のエッチング処理と呼ぶ）および、損傷半導体領域を除去するエッチング処理（以下、第２のエッチング処理）の二つのエッチング処理を含む。以下、これらについて詳述する。 The semiconductor substrate regeneration process includes at least an etching process for removing the insulating layer 123 (hereinafter referred to as a first etching process) and an etching process for removing a damaged semiconductor region (hereinafter referred to as a second etching process). Includes an etching process. These will be described in detail below.

はじめに、第１のエッチング処理について図２（Ｃ）を参照して説明する。第１のエッチング処理は、上述のように、半導体基板１２１の絶縁層１２３を除去するエッチング処理である。ここで、絶縁層１２３は、フッ酸を含む溶液をエッチャントとするウェットエッチング処理によって除去することができる。フッ酸を含む溶液としては、フッ酸とフッ化アンモニウムと界面活性剤を含む混合溶液（例えば、ステラケミファ社製、商品名：ＬＡＬ５００）などを用いるのが望ましい。当該ウェットエッチング処理は、３０秒〜１２００秒行うことが望ましく、例えば、３００秒程度または６００秒程度行うことが好適である。 First, the first etching process is described with reference to FIG. The first etching process is an etching process for removing the insulating layer 123 of the semiconductor substrate 121 as described above. Here, the insulating layer 123 can be removed by wet etching using a solution containing hydrofluoric acid as an etchant. As the solution containing hydrofluoric acid, it is desirable to use a mixed solution containing hydrofluoric acid, ammonium fluoride, and a surfactant (for example, product name: LAL500 manufactured by Stella Chemifa). The wet etching process is desirably performed for 30 seconds to 1200 seconds, and for example, it is preferable to perform the wet etching process for approximately 300 seconds or 600 seconds.

なお、ウェットエッチング処理は半導体基板１２１を処理槽内の溶液に浸漬することによって行うことができるため、複数の半導体基板１２１を一括処理することが可能である。このため、再生処理の効率化を図ることができる。また、絶縁層１２３を第１のエッチング処理で除去することにより、第２のエッチング処理で絶縁層１２３を除去する必要がないため、エッチング時間の短縮が可能である。さらに、第１のエッチング処理では半導体はほとんどエッチングされないため、エッチングによる半導体基板１２１からの半導体除去量を抑制し、再生回数を増加させることができる。 Note that wet etching treatment can be performed by immersing the semiconductor substrate 121 in a solution in the treatment tank, and thus a plurality of semiconductor substrates 121 can be collectively treated. For this reason, the efficiency of the reproduction process can be improved. Further, by removing the insulating layer 123 by the first etching process, it is not necessary to remove the insulating layer 123 by the second etching process, so that the etching time can be shortened. Furthermore, since the semiconductor is hardly etched in the first etching process, the amount of semiconductor removed from the semiconductor substrate 121 by etching can be suppressed, and the number of reproductions can be increased.

第１のエッチング処理としては、絶縁層１２３が除去できればよく、ドライエッチング処理を用いても良い。また、ウェットエッチング処理とドライエッチング処理とを組み合わせて用いてもよい。ドライエッチング処理としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法などを用いることができる。第１のエッチング処理を行うことにより、半導体基板１２１周縁部には、未分離の半導体領域１２５及び半導体領域１２７を含む凸部１２６と、半導体領域１２９とが残存する状態となる。 As the first etching process, it is only necessary that the insulating layer 123 can be removed, and a dry etching process may be used. Further, a wet etching process and a dry etching process may be used in combination. As the dry etching process, a parallel plate RIE (Reactive Ion Etching) method, an ICP (Inductively Coupled Plasma) etching method, or the like can be used. By performing the first etching process, the protrusion 126 including the unseparated semiconductor region 125 and the semiconductor region 127 and the semiconductor region 129 remain in the periphery of the semiconductor substrate 121.

次に、第２のエッチング処理について図２（Ｃ）を参照して説明する。第２のエッチング処理では、図２（Ｃ）における損傷半導体領域、すなわち、凸部１２６を構成する未分離の半導体領域１２５、半導体領域１２７、および、半導体領域１２９を選択的に除去する。より具体的には、半導体材料を酸化する物質と、酸化された半導体材料を溶解する物質と、半導体材料の酸化の速度および酸化された半導体材料の溶解の速度を制御する物質と、を含む混合液をエッチャントとして用いるウェットエッチング処理を行う。当該エッチング処理は、１分〜３０分程度行うのが望ましく、例えば、２〜４分程度行うのが好適である。また、混合液の温度は、１０℃〜３０℃程度とするのが望ましく、例えば、２５℃とするのが好適である。 Next, the second etching process is described with reference to FIG. In the second etching process, the damaged semiconductor region in FIG. 2C, that is, the unseparated semiconductor region 125, the semiconductor region 127, and the semiconductor region 129 which form the convex portion 126 is selectively removed. More specifically, a mixture comprising a substance that oxidizes a semiconductor material, a substance that dissolves the oxidized semiconductor material, and a substance that controls the rate of oxidation of the semiconductor material and the rate of dissolution of the oxidized semiconductor material A wet etching process using the liquid as an etchant is performed. The etching process is desirably performed for about 1 to 30 minutes, and for example, is preferably performed for about 2 to 4 minutes. The temperature of the mixed solution is desirably about 10 ° C. to 30 ° C., for example, 25 ° C. is preferable.

上記において、半導体材料を酸化する物質を含む薬液としては硝酸を用いることが望ましい。また、酸化された半導体材料を溶解する物質を含む薬液としてはフッ酸を用いることが望ましい。また、半導体材料の酸化の速度および酸化された半導体材料の溶解の速度を制御する物質を含む薬液としては酢酸を用いることが望ましい。エッチャントとして、硝酸（濃度：７０重量％）、フッ酸（濃度：５０重量％）および酢酸（濃度：９７．７重量％）の混合液を用いる場合、硝酸の体積は、酢酸の体積の０．０１倍より大きく１倍未満とし、かつ、フッ酸の体積の０．１倍より大きく１００倍未満とし、フッ酸の体積は、酢酸の体積の０．０１倍より大きく０．５倍未満とするのが望ましい。例えば、フッ酸と硝酸と酢酸の体積比を１：３：１０や１：２：１０、１．５：３：１０などにすることが望ましい。なお、体積比１：３：１０の構成を分子のモル比で表現すると、ＨＦ：ＨＮＯ３：ＣＨ３ＣＯＯＨ：Ｈ２Ｏ＝２．１：３．３：１１．６：７．４である。他の分子の構成については、特に限定する必要はない。 In the above, nitric acid is preferably used as a chemical solution containing a substance that oxidizes a semiconductor material. Moreover, it is desirable to use hydrofluoric acid as a chemical solution containing a substance that dissolves the oxidized semiconductor material. In addition, it is desirable to use acetic acid as a chemical solution containing a substance that controls the rate of oxidation of the semiconductor material and the rate of dissolution of the oxidized semiconductor material. When a mixed solution of nitric acid (concentration: 70% by weight), hydrofluoric acid (concentration: 50% by weight), and acetic acid (concentration: 97.7% by weight) is used as the etchant, the volume of nitric acid is set to 0. 0 of the volume of acetic acid. More than 01 times and less than 1 time and more than 0.1 times and less than 100 times the volume of hydrofluoric acid, and the volume of hydrofluoric acid is more than 0.01 times and less than 0.5 times the volume of acetic acid Is desirable. For example, it is desirable that the volume ratio of hydrofluoric acid, nitric acid, and acetic acid is 1: 3: 10, 1: 2: 10, 1.5: 3: 10, or the like. In addition, when the composition of the volume ratio 1: 3: 10 is expressed by the molar ratio of molecules, it is HF: HNO 3 : CH 3 COOH: H 2 O = 2.1: 3.3: 11.6: 7.4. . There is no particular limitation on the structure of other molecules.

また、上述のごとき比を用いた表現は、それぞれの薬液、または、モル数に対して±１０％の範囲を誤差の範囲として含む。例えば、フッ酸と硝酸と酢酸の体積比１：３：１０の表現は、ｘ：ｙ：ｚ（フッ酸（ｘ）、硝酸（ｙ）、酢酸（ｚ））として、ｘ＝０．９〜１．１、ｙ＝２．７〜３．３、ｚ＝９〜１１をその範囲に含む。同様に、フッ酸と硝酸と酢酸の体積比１：２：１０の表現は、ｘ：ｙ：ｚ（フッ酸（ｘ）、硝酸（ｙ）、酢酸（ｚ））として、ｘ＝０．９〜１．１、ｙ＝１．８〜２．２、ｚ＝９〜１１をその範囲に含む。 Further, the expression using the ratio as described above includes a range of ± 10% as an error range with respect to each chemical solution or the number of moles. For example, the expression of a volume ratio of hydrofluoric acid, nitric acid, and acetic acid of 1: 3: 10 is expressed as x: y: z (hydrofluoric acid (x), nitric acid (y), acetic acid (z)). 1.1, y = 2.7 to 3.3, and z = 9 to 11 are included in the range. Similarly, the volume ratio of hydrofluoric acid, nitric acid, and acetic acid of 1: 2: 10 is expressed as x: y: z (hydrofluoric acid (x), nitric acid (y), acetic acid (z)), where x = 0.9. -1.1, y = 1.8-2.2, and z = 9-11 are included in the range.

損傷半導体領域には、イオン等の打ち込みに起因する結晶欠陥やボイドなどが存在しており、エッチャントが容易に浸透する。このため、損傷半導体領域では、表面のみでなく、内部からもウェットエッチング処理が進行することになる。具体的には、エッチングは基板平面に垂直な方向に深い縦穴を形成するように進行し、その縦穴を拡大するように行われる傾向にある。つまり、損傷半導体領域では、低損傷の半導体領域または未損傷の半導体領域と比較して大きなエッチングレートでエッチング処理が進行することになる。ここで、「エッチングレート」とは、単位時間あたりのエッチング量（被エッチング量）をいう。つまり、「エッチングレートが大きい」とは、よりエッチングされやすいことを意味し、「エッチングレートが小さい」とは、よりエッチングされにくいことを意味する。また、「エッチング選択比がとれる」とは、例えば、Ａ層とＢ層をエッチングする場合に、Ａ層のエッチングレートとＢ層のエッチングレートに十分な差が存在する条件を意味する。また、低損傷の半導体領域とは、未分離の半導体領域１２５や半導体領域１２７、半導体領域１２９等と比較して、相対的に損傷の程度が小さい半導体領域をいう。 In the damaged semiconductor region, there are crystal defects or voids resulting from the implantation of ions or the like, and the etchant easily penetrates. For this reason, in the damaged semiconductor region, the wet etching process proceeds not only from the surface but also from the inside. Specifically, etching proceeds to form deep vertical holes in a direction perpendicular to the substrate plane, and tends to be performed to enlarge the vertical holes. That is, in the damaged semiconductor region, the etching process proceeds at a higher etching rate than the low-damaged semiconductor region or the undamaged semiconductor region. Here, “etching rate” refers to the etching amount per unit time (the amount to be etched). That is, “high etching rate” means that etching is easier, and “low etching rate” means that etching is more difficult. Further, “the etching selectivity can be taken” means, for example, a condition where there is a sufficient difference between the etching rate of the A layer and the etching rate of the B layer when the A layer and the B layer are etched. A low-damage semiconductor region refers to a semiconductor region that is relatively less damaged than the unisolated semiconductor region 125, the semiconductor region 127, the semiconductor region 129, and the like.

より具体的には、損傷半導体領域のエッチングレートは、未損傷の半導体領域（または低損傷の半導体領域）のエッチングレートの２倍以上である。すなわち、損傷半導体領域と、未損傷の半導体領域（または低損傷の半導体領域）とのエッチング選択比は２以上である。 More specifically, the etching rate of the damaged semiconductor region is twice or more the etching rate of the undamaged semiconductor region (or low damage semiconductor region). That is, the etching selectivity between the damaged semiconductor region and the undamaged semiconductor region (or the low-damage semiconductor region) is 2 or more.

このように、半導体材料を酸化する物質と、酸化された半導体材料を溶解する物質と、半導体材料の酸化の速度および酸化された半導体材料の溶解の速度を制御する物質と、を含む混合液をエッチャントとしてウェットエッチング処理を行うことにより、損傷半導体領域を選択的に除去することができる。故に、再生処理に係る半導体の除去量を低減することができ、再生使用回数を増加させることができる。また、ウェットエッチング処理を用いることで、複数の半導体基板１２１を一括処理することが可能になるため、再生処理の効率化を図ることができる。さらに、第２のエッチング処理は短時間で行うことが可能であり、この点においても再生処理の効率化が達成される。 Thus, a mixed liquid containing a substance that oxidizes the semiconductor material, a substance that dissolves the oxidized semiconductor material, and a substance that controls the rate of oxidation of the semiconductor material and the rate of dissolution of the oxidized semiconductor material. By performing a wet etching process as an etchant, the damaged semiconductor region can be selectively removed. Therefore, it is possible to reduce the removal amount of the semiconductor related to the regeneration process, and to increase the number of times of regeneration use. In addition, by using the wet etching process, a plurality of semiconductor substrates 121 can be collectively processed, so that the efficiency of the regeneration process can be improved. Furthermore, the second etching process can be performed in a short time, and the efficiency of the regeneration process is also achieved in this respect.

なお、凸部１２６における損傷半導体領域（半導体領域１２５および半導体領域１２７）の厚さと、それ以外の領域における損傷半導体領域（半導体領域１２９）の厚さは大きく異なっている。このため、凸部１２６（周縁部）と、それ以外の領域（中央部）とのエッチング選択比は、第２のエッチング処理の間において一定ではない。 Note that the thickness of the damaged semiconductor region (semiconductor region 125 and semiconductor region 127) in the protrusion 126 and the thickness of the damaged semiconductor region (semiconductor region 129) in other regions are greatly different. For this reason, the etching selectivity between the convex portion 126 (peripheral portion) and the other region (central portion) is not constant during the second etching process.

具体的には、次の通りである。まず、第２のエッチング処理を開始した直後は、凸部１２６およびそれ以外の領域において、いずれも損傷半導体領域がエッチングされることになるから、エッチング選択比は１前後となる。そして、凸部１２６以外の損傷半導体領域（半導体領域１２９）がエッチング除去された後には、凸部１２６以外の領域には、低損傷の半導体領域または未損傷の半導体領域が表れることになるため、凸部１２６の損傷半導体領域が優先的に除去されることになり、エッチング選択比は２以上となる。そして、凸部１２６の損傷半導体領域（半導体領域１２５、半導体領域１２７）がエッチング除去されると、当該領域にも低損傷の半導体領域または未損傷の半導体領域が表れることになるため、エッチング選択比は再び１前後となる。 Specifically, it is as follows. First, immediately after the start of the second etching process, the damaged semiconductor region is etched in both the convex portion 126 and other regions, so that the etching selectivity is about 1. After the damaged semiconductor region (semiconductor region 129) other than the convex portion 126 is removed by etching, a low-damage semiconductor region or an undamaged semiconductor region appears in the region other than the convex portion 126. The damaged semiconductor region of the protrusion 126 is preferentially removed, and the etching selectivity is 2 or more. When the damaged semiconductor region (semiconductor region 125, semiconductor region 127) of the protrusion 126 is removed by etching, a low-damage semiconductor region or an undamaged semiconductor region also appears in the region. Becomes around 1 again.

このように、第２のエッチング処理の間でエッチング選択比は変動するから、これをエッチング終了時の目安とすることが可能である。例えば、エッチング選択比が２未満に低下した段階で、エッチング処理を停止させることで、第２のエッチング処理における未損傷の半導体（または低損傷の半導体）の除去量を抑制しつつ、損傷半導体領域を除去することができる。この場合、確実な再生処理を実現すると共に、十分な再生回数を確保することが可能である。なお、エッチング選択比は、所定時間（例えば、３０秒、１分など）における膜厚の減少量どうしを比較して求めたもの（差分値）であっても良いし、瞬間の膜厚の減少量を比較して求めたもの（微分値）であっても良い。 As described above, the etching selectivity varies between the second etching processes, and this can be used as a measure at the end of etching. For example, the etching process is stopped when the etching selectivity is reduced to less than 2, thereby suppressing the removal amount of an undamaged semiconductor (or a low-damage semiconductor) in the second etching process, and the damaged semiconductor region. Can be removed. In this case, a reliable reproduction process can be realized and a sufficient number of reproductions can be ensured. The etching selection ratio may be a value obtained by comparing film thickness reduction amounts for a predetermined time (for example, 30 seconds, 1 minute, etc.) (difference value), or an instantaneous film thickness decrease. It may be a value obtained by comparing amounts (differential value).

次に、上記第２のエッチング処理の後、再生半導体基板１３２の平坦性を高めるために、表面処理を行うことが望ましい。第２のエッチング処理後の再生半導体基板１３２表面の平坦性が十分でない場合には、当該半導体基板をＳＯＩ基板の作製工程に用いることができないからである。 Next, after the second etching process, it is desirable to perform a surface treatment in order to improve the flatness of the recycled semiconductor substrate 132. This is because when the surface of the regenerated semiconductor substrate 132 after the second etching process is not sufficiently flat, the semiconductor substrate cannot be used for the manufacturing process of the SOI substrate.

上記表面処理としては、ＣＭＰ法や液体ジェット研磨法などの研磨処理などがある。ここで、ＣＭＰ法とは、被処理物の表面を化学的・機械的な複合作用により平坦化する手法をいう。なお、研磨処理前に単結晶半導体層表面を洗浄し、清浄化する。洗浄は、メガソニック洗浄、２流体ジェット洗浄、スクラブ洗浄、サイクル洗浄等を用いればよく、洗浄により半導体基板１２１表面のゴミ等を除去する。また、希フッ酸を用いて半導体基板１２１表面上の自然酸化膜等を除去して半導体基板１２１を露出させると好適である。 Examples of the surface treatment include a polishing treatment such as a CMP method and a liquid jet polishing method. Here, the CMP method refers to a method of planarizing the surface of an object to be processed by a chemical / mechanical combined action. Note that the surface of the single crystal semiconductor layer is cleaned and cleaned before the polishing treatment. For the cleaning, megasonic cleaning, two-fluid jet cleaning, scrub cleaning, cycle cleaning, or the like may be used, and dust or the like on the surface of the semiconductor substrate 121 is removed by cleaning. In addition, it is preferable that the semiconductor substrate 121 is exposed by removing a natural oxide film or the like on the surface of the semiconductor substrate 121 using dilute hydrofluoric acid.

ＣＭＰ法は、例えば、研磨ステージの上に研磨布を貼り付け、被処理物と研磨布との間にスラリー（研磨剤）を供給しながら、研磨ステージと被処理物を各々回転または揺動させることにより行われる。これによって、スラリーと被処理物表面との間の化学反応、および、研磨布による被処理物の機械的研磨の作用によって、被処理物の表面が研磨される。 In the CMP method, for example, a polishing cloth is attached on the polishing stage, and the polishing stage and the object to be processed are rotated or swung while supplying a slurry (abrasive) between the object to be processed and the polishing cloth. Is done. Accordingly, the surface of the object to be processed is polished by the chemical reaction between the slurry and the surface of the object to be processed and the mechanical polishing of the object to be processed by the polishing cloth.

ＣＭＰ法を用いた研磨処理の回数は、１回であっても良いし、複数回としても良い。研磨処理を複数回行う場合には、例えば、高い研磨レートの一次研磨を行った後に、低い研磨レートの仕上げ研磨を行うのが望ましい。一次研磨には、ポリウレタン研磨布を用いるのが望ましく、スラリーの粒径は１２０ｎｍ〜１８０ｎｍ、例えば、１５０ｎｍ程度とするのが望ましい。仕上げ研磨には、スウェード地の研磨布を用いるのが望ましく、スラリーの粒径は４５ｎｍ〜７５ｎｍ、例えば、６０ｎｍ程度とするのが望ましい。 The number of polishing treatments using the CMP method may be one or may be a plurality of times. In the case where the polishing treatment is performed a plurality of times, for example, it is desirable to perform final polishing at a low polishing rate after performing primary polishing at a high polishing rate. For primary polishing, it is desirable to use a polyurethane polishing cloth, and the particle size of the slurry is desirably 120 nm to 180 nm, for example, about 150 nm. For the final polishing, it is preferable to use a suede polishing cloth, and the particle size of the slurry is preferably 45 nm to 75 nm, for example, about 60 nm.

第２のエッチング処理を行った後に表面処理を行うことにより、基板表面の平坦性を高めることができる。表面処理を行うことにより、平均表面粗さ０．２ｎｍ〜０．５ｎｍ程度に平坦化された再生半導体基板１３２を形成することができる。また、研磨レートの異なる複数回の研磨処理を行うことによって、短時間での半導体基板１３０の平坦化が実現できる。 By performing the surface treatment after the second etching treatment, the flatness of the substrate surface can be improved. By performing the surface treatment, it is possible to form the regenerated semiconductor substrate 132 flattened to an average surface roughness of about 0.2 nm to 0.5 nm. In addition, the semiconductor substrate 130 can be planarized in a short time by performing a plurality of polishing processes with different polishing rates.

また、半導体基板１２１に第２のエッチング処理を行わずに、損傷半導体領域が残存する基板おもて面を研磨する場合、基板おもて面にかかる圧力により、損傷半導体領域において応力集中が生じ、応力集中が生じた部分が起点となり基板内部に向かってクラックが生ずるおそれがある。基板内部に向かってクラックが発生することにより、研磨量が増加し、１枚の半導体基板を再生使用する回数が減少するためコスト増大につながる。 In addition, when the substrate front surface where the damaged semiconductor region remains is polished without performing the second etching process on the semiconductor substrate 121, stress concentration occurs in the damaged semiconductor region due to the pressure applied to the substrate front surface. There is a possibility that cracks may occur in the substrate starting from the portion where the stress concentration occurs. By generating cracks toward the inside of the substrate, the amount of polishing increases, and the number of times of reusing one semiconductor substrate decreases, leading to an increase in cost.

半導体基板１２１に第２のエッチング処理を行うことにより、損傷半導体領域を除去することができるため、第２のエッチング処理の後に研磨処理を行う際に、基板おもて面に生じる応力集中を緩和することができる。応力集中の緩和により、基板内部に向かってクラックが生ずることを抑制することができる。したがって、研磨量を減少させることができるため、１枚の半導体基板の再生使用する回数を増加させることができる。 Since the damaged semiconductor region can be removed by performing the second etching process on the semiconductor substrate 121, stress concentration generated on the front surface of the substrate is reduced when the polishing process is performed after the second etching process. can do. The relaxation of the stress concentration can suppress the generation of cracks toward the inside of the substrate. Therefore, since the polishing amount can be reduced, the number of times of recycling and using one semiconductor substrate can be increased.

このように、第１のエッチング処理および第２のエッチング処理で半導体領域１２５、半導体領域１２７、および半導体領域１２９を除去した後、ＣＭＰ法による表面の研磨処理を行うことで、より平坦性の良好な再生半導体基板１３２を得ることができる。 As described above, the semiconductor region 125, the semiconductor region 127, and the semiconductor region 129 are removed by the first etching process and the second etching process, and then the surface is polished by the CMP method, so that the flatness is further improved. A regenerated semiconductor substrate 132 can be obtained.

以上により半導体基板１２１が再生され、再生半導体基板１３２が完成する（図２（Ｄ）参照）。 Thus, the semiconductor substrate 121 is regenerated, and the regenerated semiconductor substrate 132 is completed (see FIG. 2D).

また、第２のエッチング処理の後または研磨処理の後に、レーザビームの照射処理などの表面処理を行っても良い。また、レーザビームの照射処理と研磨処理とを組み合わせて用いても良い。さらに、研磨処理やレーザビームの照射処理は、複数回行っても良い。処理工程の順序も限定されず適宜選択することができる。レーザビームの照射に代えて、ランプ光の照射処理を行っても良い。 Further, surface treatment such as laser beam irradiation treatment may be performed after the second etching treatment or after the polishing treatment. Further, laser beam irradiation treatment and polishing treatment may be used in combination. Further, the polishing process and the laser beam irradiation process may be performed a plurality of times. The order of the processing steps is not limited and can be selected as appropriate. Instead of laser beam irradiation, lamp light irradiation processing may be performed.

本実施の形態で示したように、第１のエッチング処理で絶縁層を除去した後、半導体材料を酸化する物質と、酸化された半導体材料を溶解する物質と、半導体材料の酸化の速度および酸化された半導体材料の溶解の速度を制御する物質と、を含む混合液を用いて第２のエッチング処理を行うことにより、半導体基板の周縁部に残存する損傷半導体領域を選択的に除去することができる。このため、半導体基板から除去される半導体の量を抑制することができる。また、半導体基板に第１のエッチング処理及び第２のエッチング処理を行うことにより、半導体基板の周縁部以外に残存する損傷半導体領域も除去することができるため、第２のエッチング処理の後に研磨処理を行う際に、基板おもて面に生じる応力集中を緩和することができる。応力集中の緩和により、基板内部に向かってクラックが生ずることを抑制することができる。したがって、半導体基板の研磨量を減少させることができるため、１枚の半導体基板の再生使用する回数を増加させることができる。 As shown in this embodiment mode, after the insulating layer is removed by the first etching process, the substance that oxidizes the semiconductor material, the substance that dissolves the oxidized semiconductor material, the oxidation rate and oxidation of the semiconductor material The damaged semiconductor region remaining on the peripheral portion of the semiconductor substrate can be selectively removed by performing a second etching process using a mixed solution containing a semiconductor material that controls the dissolution rate of the semiconductor material. it can. For this reason, the quantity of the semiconductor removed from a semiconductor substrate can be suppressed. Further, by performing the first etching process and the second etching process on the semiconductor substrate, it is possible to remove the damaged semiconductor region other than the peripheral portion of the semiconductor substrate, so that the polishing process is performed after the second etching process. When performing the above, stress concentration generated on the front surface of the substrate can be relaxed. The relaxation of the stress concentration can suppress the generation of cracks toward the inside of the substrate. Therefore, since the amount of polishing of the semiconductor substrate can be reduced, it is possible to increase the number of times that one semiconductor substrate is reused.

本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The structure described in this embodiment can be combined as appropriate with any of the structures described in the other embodiments.

（実施の形態２）
本実施の形態に係るＳＯＩ基板の製造方法では、ボンド基板である半導体基板から分離させた半導体層をベース基板に接合してＳＯＩ基板を製造する。そして、半導体層が分離された後の半導体基板に再生処理を施して、ボンド基板として再利用する。以下、図３乃至図６のＳＯＩ基板作製工程図を参照して、本実施の形態に係るＳＯＩ基板の製造方法の一例について説明する。 (Embodiment 2)
In the method for manufacturing an SOI substrate according to this embodiment, an SOI substrate is manufactured by bonding a semiconductor layer separated from a semiconductor substrate which is a bond substrate to a base substrate. Then, the semiconductor substrate after the semiconductor layer is separated is subjected to a regeneration process and reused as a bond substrate. Hereinafter, an example of a method for manufacturing an SOI substrate according to the present embodiment will be described with reference to the SOI substrate manufacturing process diagrams of FIGS.

はじめに、半導体基板１００に脆化領域１０４を形成し、ベース基板１２０との貼り合わせの準備を行う工程について説明する。当該工程は、半導体基板１００に対する処理に関するものであり、図６の工程Ａに相当する。 First, a process of forming the embrittled region 104 in the semiconductor substrate 100 and preparing for bonding with the base substrate 120 will be described. This process relates to the process for the semiconductor substrate 100 and corresponds to the process A in FIG.

まず、半導体基板１００を準備する（図３（Ａ）および図６の工程（Ａ−１）参照）。半導体基板１００としては、例えば、シリコンなどの単結晶半導体基板または多結晶半導体基板を用いることができる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１６インチ（４００ｍｍ）サイズの円形のものが代表的である。また、シリコン基板の周縁部には、図３（Ａ）に示すような、欠けやひび割れを防ぐための面取り部が存在する。なお、形状は円形に限られず矩形状等に加工したシリコン基板を用いることも可能である。以下の説明では、半導体基板１００として、矩形状の単結晶シリコン基板を用いる場合について示す。 First, the semiconductor substrate 100 is prepared (see step (A-1) in FIG. 3A and FIG. 6). As the semiconductor substrate 100, for example, a single crystal semiconductor substrate such as silicon or a polycrystalline semiconductor substrate can be used. As a commercially available silicon substrate, a circular substrate having a diameter of 5 inches (125 mm), a diameter of 6 inches (150 mm), a diameter of 8 inches (200 mm), a diameter of 12 inches (300 mm), and a diameter of 16 inches (400 mm) is typical. is there. Further, a chamfered portion for preventing chipping and cracking as shown in FIG. The shape is not limited to a circular shape, and a silicon substrate processed into a rectangular shape or the like can also be used. In the following description, a case where a rectangular single crystal silicon substrate is used as the semiconductor substrate 100 is described.

なお、半導体基板１００の表面は、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、塩酸過酸化水素水混合溶液（ＨＰＭ）、希フッ酸（ＤＨＦ）、オゾン水などを用いて適宜洗浄しておくのが好ましい。また、希フッ酸とオゾン水を交互に吐出して半導体基板１００の表面を洗浄してもよい。 Note that the surface of the semiconductor substrate 100 is composed of a sulfuric acid hydrogen peroxide mixed solution (SPM), an ammonia hydrogen peroxide mixed solution (APM), a hydrochloric hydrogen peroxide mixed solution (HPM), dilute hydrofluoric acid (DHF), ozone. It is preferable to wash with water or the like as appropriate. Alternatively, the surface of the semiconductor substrate 100 may be cleaned by alternately discharging dilute hydrofluoric acid and ozone water.

次に、半導体基板１００の表面を洗浄した後、半導体基板１００上に絶縁層１２３を形成する（図３（Ｂ）および、図６の工程（Ａ−２）参照）。絶縁層１２３は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。絶縁層１２３は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜などのシリコンを組成に含む絶縁膜を用いて形成することができる。本実施の形態では、一例として、酸化シリコンを絶縁層１２３として用いる場合について説明する。 Next, after cleaning the surface of the semiconductor substrate 100, an insulating layer 123 is formed over the semiconductor substrate 100 (see FIG. 3B and step (A-2) in FIG. 6). The insulating layer 123 may be a single insulating film or a stack of a plurality of insulating films. The insulating layer 123 can be formed using an insulating film containing silicon as a composition, such as a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a silicon nitride oxide film. In this embodiment, as an example, the case where silicon oxide is used for the insulating layer 123 is described.

酸化シリコンを絶縁層１２３として用いる場合、絶縁層１２３はシランと酸素、テトラエトキシシラン（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）と酸素等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の気相成長法によって形成することができる。この場合、絶縁層１２３の表面を酸素プラズマ処理で緻密化しても良い。 In the case where silicon oxide is used as the insulating layer 123, the insulating layer 123 uses a mixed gas of silane and oxygen, tetraethoxysilane (TEOS: chemical formula Si (OC 2 H 5 ) 4 ), oxygen, and the like. It can be formed by vapor phase growth methods such as pressure CVD and bias ECRCVD. In this case, the surface of the insulating layer 123 may be densified by oxygen plasma treatment.

また、有機シランガスを用いて化学気相成長法により作製される酸化シリコンを、絶縁層１２３として用いても良い。有機シランガスとしては、テトラエトキシシラン（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。 Alternatively, silicon oxide formed by a chemical vapor deposition method using an organosilane gas may be used for the insulating layer 123. Examples of the organic silane gas include tetraethoxysilane (TEOS: chemical formula Si (OC 2 H 5 ) 4 ), tetramethylsilane (TMS: chemical formula Si (CH 3 ) 4 ), tetramethylcyclotetrasiloxane (TMCTS), octamethylcyclotetra Use of silicon-containing compounds such as siloxane (OMCTS), hexamethyldisilazane (HMDS), triethoxysilane (SiH (OC 2 H 5 ) 3 ), trisdimethylaminosilane (SiH (N (CH 3 ) 2 ) 3 ) Can do.

また、半導体基板１００を酸化することで得られる酸化膜で、絶縁層１２３を形成することもできる。上記酸化膜を形成するための熱酸化処理には、ドライ酸化を用いても良いが、酸化雰囲気中にハロゲンを含むガスを添加しても良い。ハロゲンを含むガスとしては、ＨＣｌ、ＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ２、ＣｌＦ３、ＢＣｌ３、Ｆ２、Ｂｒ２などから選ばれた一種または複数種のガスを用いることができる。なお、図３（Ｂ）では、半導体基板１００を覆うように絶縁層１２３が形成されているが、本発明の一態様はこれに限定されない。半導体基板１００にＣＶＤ法等を用いて絶縁層１２３を設ける場合、半導体基板１００の一方の面にのみ絶縁層１２３が形成されていてもよい。 Alternatively, the insulating layer 123 can be formed using an oxide film obtained by oxidizing the semiconductor substrate 100. For the thermal oxidation treatment for forming the oxide film, dry oxidation may be used, but a gas containing halogen may be added to the oxidizing atmosphere. As the gas containing halogen, one or more kinds of gases selected from HCl, HF, NF 3 , HBr, Cl 2 , ClF 3 , BCl 3 , F 2 , Br 2, and the like can be used. Note that in FIG. 3B, the insulating layer 123 is formed so as to cover the semiconductor substrate 100; however, one embodiment of the present invention is not limited thereto. When the insulating layer 123 is provided on the semiconductor substrate 100 using a CVD method or the like, the insulating layer 123 may be formed only on one surface of the semiconductor substrate 100.

熱酸化膜の形成条件の一例としては、酸素に対しＨＣｌを０．５〜１０体積％（好ましくは３体積％）の割合で含む雰囲気中で、７００℃以上１１００℃以下（代表的には、９５０℃程度）で熱処理を行うというものがある。処理時間は０．１〜６時間、好ましくは０．５〜１時間とすればよい。形成される酸化膜の膜厚は、１０ｎｍ〜１１００ｎｍ（好ましくは５０ｎｍ〜１５０ｎｍ）、例えば１００ｎｍとすることができる。 As an example of conditions for forming the thermal oxide film, 700 ° C. or higher and 1100 ° C. or lower (typically, in an atmosphere containing HCl at 0.5 to 10% by volume (preferably 3% by volume) with respect to oxygen (typically, And heat treatment is performed at about 950 ° C. The treatment time may be 0.1 to 6 hours, preferably 0.5 to 1 hour. The thickness of the oxide film to be formed can be 10 nm to 1100 nm (preferably 50 nm to 150 nm), for example, 100 nm.

このような、ハロゲン元素を含む雰囲気での熱酸化処理により、酸化膜にハロゲン元素を含ませることができる。ハロゲン元素を１×１０１７ａｔｏｍｓ／ｃｍ３〜１×１０２１ａｔｏｍｓ／ｃｍ３の濃度で酸化膜に含ませることにより、外因性の不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を酸化膜が捕集するので、後に形成される半導体層の汚染を防止することができる。 By such thermal oxidation treatment in an atmosphere containing a halogen element, the oxide film can contain the halogen element. By including a halogen element in the oxide film at a concentration of 1 × 10 17 atoms / cm 3 to 1 × 10 21 atoms / cm 3 , heavy metals (eg, Fe, Cr, Ni, Mo, etc.) that are extrinsic impurities Since the oxide film collects, contamination of a semiconductor layer to be formed later can be prevented.

また、絶縁層１２３中に塩素等のハロゲン元素を含ませることにより、半導体基板１００に悪影響を与える不純物（例えば、Ｎａ等の可動イオン）をゲッタリングすることができる。具体的には、絶縁層１２３を形成した後に行われる熱処理により、半導体基板１００に含まれる不純物が絶縁層１２３に析出し、ハロゲン原子（例えば塩素原子）と反応して捕獲されることとなる。それにより絶縁層１２３中に捕集した当該不純物を固定して半導体基板１００の汚染を防ぐことができる。また、絶縁層１２３はガラス基板と貼り合わせた場合に、ガラスに含まれるＮａ等の不純物を固定する膜としても機能しうる。 In addition, by including a halogen element such as chlorine in the insulating layer 123, impurities (for example, movable ions such as Na) that adversely affect the semiconductor substrate 100 can be gettered. Specifically, by heat treatment performed after the insulating layer 123 is formed, impurities contained in the semiconductor substrate 100 are deposited on the insulating layer 123 and react with and trapped with halogen atoms (for example, chlorine atoms). Accordingly, the impurities collected in the insulating layer 123 can be fixed and contamination of the semiconductor substrate 100 can be prevented. Further, the insulating layer 123 can also function as a film for fixing impurities such as Na contained in glass when bonded to a glass substrate.

特に、ハロゲンを含む雰囲気下における熱処理により、絶縁層１２３中に塩素等のハロゲンを含ませることは、半導体基板１００の洗浄が不十分である場合や、繰り返し再生処理を施して用いられる半導体基板の汚染除去において有効である。 In particular, the inclusion of halogen such as chlorine in the insulating layer 123 by heat treatment in an atmosphere containing halogen is caused when the semiconductor substrate 100 is not sufficiently cleaned, or when a semiconductor substrate used after repeated regeneration treatment is used. Effective in decontamination.

また、酸化処理雰囲気に含まれるハロゲン元素により、半導体基板１００の表面の欠陥が終端されるため、酸化膜と半導体基板１００との界面の局在準位密度を低減することができる。 In addition, since the defects on the surface of the semiconductor substrate 100 are terminated by the halogen element contained in the oxidation treatment atmosphere, the localized level density at the interface between the oxide film and the semiconductor substrate 100 can be reduced.

また、絶縁層１２３中に含まれるハロゲン元素は、絶縁層１２３に歪みを形成する。その結果、絶縁層１２３の水分に対する吸収率が向上し、水分の拡散速度が増加する。つまり、絶縁層１２３の表面に水分が存在する場合に、当該表面に存在する水分を絶縁層１２３中に素早く吸収し、拡散させることができる。 Further, the halogen element contained in the insulating layer 123 causes distortion in the insulating layer 123. As a result, the moisture absorption rate of the insulating layer 123 is improved, and the moisture diffusion rate is increased. That is, when moisture exists on the surface of the insulating layer 123, moisture present on the surface can be quickly absorbed and diffused into the insulating layer 123.

また、ベース基板として、アルカリ金属若しくはアルカリ土類金属などの半導体装置の信頼性を低下させる不純物を含むようなガラス基板を用いる場合、上記不純物がベース基板からＳＯＩ基板の半導体層に拡散することを防止できるような膜を、少なくとも１層以上、絶縁層１２３が含んでいることが好ましい。このような膜には、窒化シリコン膜、窒化酸化シリコン膜などがある。このような膜を絶縁層１２３が有することで、絶縁層１２３をバリア膜（ブロッキング膜とも呼ぶ）として機能させることができる。 In addition, when a glass substrate containing an impurity such as an alkali metal or an alkaline earth metal that decreases the reliability of a semiconductor device is used as the base substrate, the impurity diffuses from the base substrate to the semiconductor layer of the SOI substrate. It is preferable that the insulating layer 123 includes at least one layer that can be prevented. Examples of such a film include a silicon nitride film and a silicon nitride oxide film. When the insulating layer 123 includes such a film, the insulating layer 123 can function as a barrier film (also referred to as a blocking film).

窒化シリコン膜は、例えば、シランとアンモニアの混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。また、窒化酸化シリコン膜は、例えば、シランとアンモニアの混合ガス、またはシランと一酸化二窒素の混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。 The silicon nitride film can be formed, for example, by a vapor phase growth method such as plasma CVD using a mixed gas of silane and ammonia. The silicon nitride oxide film can be formed by a vapor deposition method such as plasma CVD using a mixed gas of silane and ammonia or a mixed gas of silane and dinitrogen monoxide, for example.

例えば、絶縁層１２３を単層構造のバリア膜として形成する場合、厚さ１５ｎｍ以上３００ｎｍ以下の窒化シリコン膜、窒化酸化シリコン膜で形成することができる。 For example, when the insulating layer 123 is formed as a barrier film having a single-layer structure, the insulating layer 123 can be formed using a silicon nitride film or a silicon nitride oxide film with a thickness of 15 nm to 300 nm.

絶縁層１２３を、バリア膜として機能する２層構造とする場合は、上層は、バリア機能の高い絶縁膜で構成する。上層の絶縁膜は、例えば厚さ１５ｎｍ〜３００ｎｍの窒化シリコン膜、窒化酸化シリコン膜で形成することができる。これらの膜は、不純物の拡散を防止するブロッキング効果が高いが、内部応力が高い。そのため、半導体基板１００と接する下層の絶縁膜には、上層の絶縁膜の応力を緩和する効果のある膜を選択することが好ましい。上層の絶縁膜の応力を緩和する効果のある絶縁膜として、酸化シリコン膜、酸化窒化シリコン膜および半導体基板１００を熱酸化して形成した熱酸化膜などがある。下層の絶縁膜の厚さは５ｎｍ以上２００ｎｍ以下とすることができる。 In the case where the insulating layer 123 has a two-layer structure that functions as a barrier film, the upper layer is formed using an insulating film having a high barrier function. The upper insulating film can be formed of, for example, a silicon nitride film or a silicon nitride oxide film having a thickness of 15 nm to 300 nm. These films have a high blocking effect for preventing the diffusion of impurities, but have a high internal stress. Therefore, it is preferable to select a film having an effect of relaxing the stress of the upper insulating film as the lower insulating film in contact with the semiconductor substrate 100. As an insulating film having an effect of relieving the stress of the upper insulating film, there are a silicon oxide film, a silicon oxynitride film, a thermal oxide film formed by thermally oxidizing the semiconductor substrate 100, and the like. The thickness of the lower insulating film can be greater than or equal to 5 nm and less than or equal to 200 nm.

例えば、絶縁層１２３をバリア膜として機能させるために、酸化シリコン膜と窒化シリコン膜、酸化窒化シリコン膜と窒化シリコン膜、酸化シリコン膜と窒化酸化シリコン膜、酸化窒化シリコン膜と窒化酸化シリコン膜などの組み合わせで絶縁層１２３を形成すると良い。 For example, in order for the insulating layer 123 to function as a barrier film, a silicon oxide film and a silicon nitride film, a silicon oxynitride film and a silicon nitride film, a silicon oxide film and a silicon nitride oxide film, a silicon oxynitride film and a silicon nitride oxide film, and the like The insulating layer 123 is preferably formed by a combination of the above.

次に、半導体基板１００に、電界で加速されたイオンでなるイオンビームを、矢印で示すように絶縁層１２３を介して照射し、半導体基板１００の表面から所望の深さの領域に脆化領域１０４を形成する（図３（Ｃ）および、図６の工程（Ａ−３）参照）。脆化領域１０４が形成される深さは、イオンの平均侵入深さとほぼ同じ深さであり、これは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。また、加速エネルギーは加速電圧などにより調節できる。脆化領域１０４が形成される深さによって、後に半導体基板１００から分離される半導体層１２４の厚さが決定される。脆化領域１０４が形成される深さは、例えば半導体基板１００の表面から１０ｎｍ以上５００ｎｍ以下とすることができ、好ましい深さの範囲は、５０ｎｍ以上２００ｎｍ以下、例えば１００ｎｍ程度である。なお、本実施の形態では、イオンビームの照射を絶縁層１２３の形成後に行っているが、これに限られず、絶縁層１２３の形成前にイオンビームの照射を行っても良い。 Next, the semiconductor substrate 100 is irradiated with an ion beam made of ions accelerated by an electric field through the insulating layer 123 as indicated by an arrow, and an embrittled region is formed from the surface of the semiconductor substrate 100 to a region at a desired depth. 104 is formed (see FIG. 3C and step (A-3) in FIG. 6). The depth at which the embrittlement region 104 is formed is approximately the same as the average penetration depth of ions, and this can be adjusted by the acceleration energy of the ion beam and the incident angle of the ion beam. The acceleration energy can be adjusted by the acceleration voltage. The thickness of the semiconductor layer 124 to be separated from the semiconductor substrate 100 later is determined by the depth at which the embrittled region 104 is formed. The depth at which the embrittled region 104 is formed can be, for example, 10 nm to 500 nm from the surface of the semiconductor substrate 100, and the preferable depth range is 50 nm to 200 nm, for example, about 100 nm. Note that in this embodiment mode, ion beam irradiation is performed after the insulating layer 123 is formed; however, the present invention is not limited to this, and ion beam irradiation may be performed before the insulating layer 123 is formed.

脆化領域１０４の形成は、イオンドーピング処理で行うことができる。イオンドーピング処理には、イオンドーピング装置を用いて行うことができる。イオンドーピング装置の代表的な例としては、プロセスガスをプラズマ励起して生成された全てのイオン種をチャンバー内に配置された被処理体に照射する非質量分離型の装置がある。非質量分離型の装置では、プラズマ中のイオン種を質量分離しないで、全てのイオン種を含むイオンビームを被処理体に照射する。 The embrittlement region 104 can be formed by ion doping treatment. The ion doping process can be performed using an ion doping apparatus. As a typical example of an ion doping apparatus, there is a non-mass separation type apparatus that irradiates a target object disposed in a chamber with all ion species generated by plasma excitation of a process gas. In the non-mass separation type apparatus, an object to be processed is irradiated with an ion beam including all ion species without mass separation of ion species in plasma.

イオンドーピング装置の主要な構成は、被処理物を配置するチャンバー、所望のイオンを発生させるイオン源、およびイオンを加速し、照射するための加速機構である。イオン源は、所望のイオン種を生成するためのソースガスを供給するガス供給装置、ソースガスを励起して、プラズマを生成させるための電極などで構成される。プラズマを形成するための電極として、フィラメント型の電極や容量結合高周波放電用の電極などが用いられる。加速機構は、引出電極、加速電極、減速電極、接地電極等の電極など、およびこれらの電極に電力を供給するための電源などで構成される。加速機構を構成する電極には複数の開口やスリットが設けられており、イオン源で生成されたイオンは電極に設けられた開口やスリットを通過して加速される。なお、イオンドーピング装置の構成は上述したものに限定されず、必要に応じてその構成を変更することができる。 The main components of the ion doping apparatus are a chamber in which an object to be processed is arranged, an ion source for generating desired ions, and an acceleration mechanism for accelerating and irradiating ions. The ion source includes a gas supply device that supplies a source gas for generating a desired ion species, an electrode for generating a plasma by exciting the source gas, and the like. As an electrode for forming plasma, a filament-type electrode, an electrode for capacitively coupled high-frequency discharge, or the like is used. The acceleration mechanism includes an electrode such as an extraction electrode, an acceleration electrode, a deceleration electrode, and a ground electrode, and a power source for supplying power to these electrodes. The electrode constituting the acceleration mechanism is provided with a plurality of openings and slits, and ions generated by the ion source are accelerated through the openings and slits provided in the electrodes. The configuration of the ion doping apparatus is not limited to that described above, and the configuration can be changed as necessary.

本実施の形態では、イオンドーピング装置を用い、プラズマソースガスをプラズマ励起して生成された全てのイオン種を含むイオンビームを半導体基板１００に照射する場合について説明する。プラズマソースガスとしては、水素を含むガス、例えば、Ｈ２を供給する。水素ガスを励起してプラズマを生成し、質量分離せずにプラズマ中に含まれるイオンを加速し、加速されたイオンを半導体基板１００に打ち込む。 In this embodiment, the case where the semiconductor substrate 100 is irradiated with an ion beam including all ion species generated by plasma excitation of a plasma source gas using an ion doping apparatus will be described. As the plasma source gas, a gas containing hydrogen, for example, H 2 is supplied. Hydrogen gas is excited to generate plasma, ions included in the plasma are accelerated without mass separation, and the accelerated ions are implanted into the semiconductor substrate 100.

上記イオンビームの照射処理においては、水素ガスから生成されるイオン種（Ｈ＋、Ｈ２ ＋、Ｈ３ ＋）の総量に対してＨ３ ＋の割合を５０％以上とする。より好ましくは、そのＨ３ ＋の割合を８０％以上とする。プラズマ中のＨ３ ＋の割合を高くすることで、水素イオンを効率よく、半導体基板１００に打ち込むことができるためである。なお、Ｈ３ ＋はＨ＋の３倍の質量を持つことから、同じ深さに水素原子を１つ打ち込む場合、Ｈ３ ＋の加速電圧は、Ｈ＋の加速電圧の３倍にすることが可能である。これにより、イオンビームの照射工程のタクトタイムを短縮することが可能となり、生産性やスループットの向上を図ることができる。また、同じ質量のイオンを打ち込むことで、半導体基板１００の同じ深さに集中させてイオンを打ち込むことができる。 In the ion beam irradiation treatment, the ratio of H 3 + to the total amount of ion species (H + , H 2 + , H 3 + ) generated from hydrogen gas is set to 50% or more. More preferably, the ratio of H 3 + is 80% or more. This is because hydrogen ions can be efficiently implanted into the semiconductor substrate 100 by increasing the ratio of H 3 + in the plasma. Since H 3 + has a mass three times that of H + , when one hydrogen atom is implanted at the same depth, the acceleration voltage of H 3 + may be three times the acceleration voltage of H +. Is possible. As a result, the tact time of the ion beam irradiation process can be shortened, and productivity and throughput can be improved. Further, by implanting ions with the same mass, the ions can be implanted while being concentrated at the same depth of the semiconductor substrate 100.

イオンドーピング装置は廉価で、大面積処理に優れているため、イオンドーピング装置を用いてＨ３ ＋を照射することで、半導体特性の向上、大面積化、低コスト化、生産性向上などの顕著な効果を得ることができる。また、イオンドーピング装置を用いた場合には、重金属も同時に導入されるおそれがあるが、塩素原子を含有する絶縁層１２３を介してイオンの照射を行うことによって、重金属による半導体基板１００の汚染を防ぐことができる。 Since the ion doping apparatus is inexpensive and excellent in large area processing, irradiation with H 3 + using the ion doping apparatus significantly improves semiconductor characteristics, increases area, reduces costs, and improves productivity. Effects can be obtained. Further, when an ion doping apparatus is used, heavy metal may be introduced at the same time. However, by irradiating ions through the insulating layer 123 containing chlorine atoms, the semiconductor substrate 100 is contaminated by heavy metal. Can be prevented.

脆化領域１０４の形成は、イオン注入装置を用いたイオン注入処理で行ってもよい。イオン注入装置は、チャンバー内に配置された被処理体に、ソースガスをプラズマ励起して生成された複数のイオン種を質量分離し、特定のイオン種を含むイオンビームを被処理体に照射する質量分離型の装置である。イオン注入装置を用いる場合には、水素ガスやＰＨ３を励起して生成されたＨ＋、Ｈ２ ＋、Ｈ３ ＋を質量分離して、これらのいずれかを半導体基板１００に打ち込む。 The embrittlement region 104 may be formed by ion implantation using an ion implantation apparatus. The ion implantation apparatus mass-separates a plurality of ion species generated by plasma-exciting a source gas from an object to be processed disposed in a chamber, and irradiates the object to be processed with an ion beam containing specific ion species. It is a mass separation type device. In the case of using an ion implantation apparatus, H + , H 2 + , and H 3 + generated by exciting hydrogen gas and PH 3 are mass-separated and any one of these is implanted into the semiconductor substrate 100.

イオン注入装置では、半導体基板１００に対して単一のイオンのイオンビームを照射することが可能であり、半導体基板１００の同じ深さに集中させてイオンを打ち込むことができる。このため、打ち込まれるイオンの深さ方向のプロファイルにおいて、ピークをシャープにすることが可能であり、分離される半導体層の表面平坦性を高めることが容易である。また、その電極構造から、重金属による汚染が比較的小さく、半導体層の特性悪化を抑制することができるため好適である。 In the ion implantation apparatus, the semiconductor substrate 100 can be irradiated with an ion beam of a single ion, and ions can be implanted while being concentrated at the same depth of the semiconductor substrate 100. For this reason, it is possible to sharpen the peak in the profile in the depth direction of the implanted ions, and it is easy to improve the surface flatness of the separated semiconductor layer. In addition, the electrode structure is preferable because contamination by heavy metals is relatively small and deterioration of characteristics of the semiconductor layer can be suppressed.

次に、絶縁層１２３が形成された半導体基板１００を洗浄する。この洗浄工程は、純水による超音波洗浄や、純水と窒素による２流体ジェット洗浄などで行うことができる。超音波洗浄としては、メガヘルツ超音波洗浄（メガソニック洗浄）を用いることが望ましい。上述の超音波洗浄や２流体ジェット洗浄の後、半導体基板１００をオゾン水で洗浄してもよい。オゾン水で洗浄することで、有機物の除去と、絶縁層１２３表面の親水性を向上させる表面の活性化処理を行うことができる。 Next, the semiconductor substrate 100 over which the insulating layer 123 is formed is cleaned. This cleaning step can be performed by ultrasonic cleaning with pure water or two-fluid jet cleaning with pure water and nitrogen. As the ultrasonic cleaning, it is desirable to use megahertz ultrasonic cleaning (megasonic cleaning). After the above-described ultrasonic cleaning or two-fluid jet cleaning, the semiconductor substrate 100 may be cleaned with ozone water. By washing with ozone water, removal of organic substances and surface activation treatment for improving the hydrophilicity of the surface of the insulating layer 123 can be performed.

絶縁層１２３の表面の活性化処理は、オゾン水による洗浄の他、原子ビームまたはイオンビームの照射処理、紫外線処理、オゾン処理、プラズマ処理、バイアス印加プラズマ処理またはラジカル処理で行うことができる（図６の工程（Ａ−４）参照）。原子ビームまたはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビームまたは不活性ガスイオンビームを用いることができる。 The surface activation treatment of the insulating layer 123 can be performed by cleaning with ozone water, irradiation with an atomic beam or an ion beam, ultraviolet treatment, ozone treatment, plasma treatment, plasma treatment with bias application, or radical treatment (see FIG. Step 6 (A-4)). When an atomic beam or an ion beam is used, an inert gas neutral atom beam or inert gas ion beam such as argon can be used.

ここで、オゾン処理の一例を説明する。例えば、酸素を含む雰囲気下で紫外線（ＵＶ）を照射することにより、被処理体表面にオゾン処理を行うことができる。酸素を含む雰囲気下で紫外線を照射するオゾン処理は、ＵＶオゾン処理または紫外線オゾン処理などとも呼ばれる。酸素を含む雰囲気下において、紫外線のうち２００ｎｍ未満の波長を含む光と２００ｎｍ以上の波長を含む光を照射することにより、オゾンを生成させるとともに、オゾンから一重項酸素を生成させることができる。また、紫外線のうち１８０ｎｍ未満の波長を含む光を照射することにより、オゾンを生成させるとともに、オゾンから一重項酸素を生成させることもできる。 Here, an example of ozone treatment will be described. For example, the surface of the object to be processed can be subjected to ozone treatment by irradiation with ultraviolet light (UV) in an atmosphere containing oxygen. The ozone treatment in which ultraviolet rays are irradiated in an atmosphere containing oxygen is also called UV ozone treatment or ultraviolet ozone treatment. In an atmosphere containing oxygen, irradiation with light having a wavelength of less than 200 nm and light having a wavelength of 200 nm or more of ultraviolet light can generate ozone and singlet oxygen can be generated from ozone. Further, by irradiating light including a wavelength of less than 180 nm among ultraviolet rays, ozone can be generated and singlet oxygen can be generated from ozone.

酸素を含む雰囲気下で、２００ｎｍ未満の波長を含む光および２００ｎｍ以上の波長を含む光を照射することにより起きる反応例を以下に示す。
Ｏ２＋ｈν１（λ１ｎｍ）→Ｏ（３Ｐ）＋Ｏ（３Ｐ） （１）
Ｏ（３Ｐ）＋Ｏ２→Ｏ３ （２）
Ｏ３＋ｈν２（λ２ｎｍ）→Ｏ（１Ｄ）＋Ｏ２ （３） Examples of reactions that occur by irradiation with light having a wavelength of less than 200 nm and light having a wavelength of 200 nm or more in an atmosphere containing oxygen are shown below.
O 2 + hν 1 (λ 1 nm) → O ( 3 P) + O ( 3 P) (1)
O ( 3 P) + O 2 → O 3 (2)
O 3 + hν 2 (λ 2 nm) → O ( 1 D) + O 2 (3)

上記反応式（１）において、酸素（Ｏ２）を含む雰囲気下で２００ｎｍ未満の波長（λ１ｎｍ）を含む光（ｈν１）を照射することにより基底状態の酸素原子（Ｏ（３Ｐ））が生成される。次に、反応式（２）において、基底状態の酸素原子（Ｏ（３Ｐ））と酸素（Ｏ２）とが反応してオゾン（Ｏ３）が生成される。そして、反応式（３）において、生成されたオゾン（Ｏ３）を含む雰囲気下で２００ｎｍ以上の波長（λ２ｎｍ）を含む光（ｈν２）が照射されることにより、励起状態の一重項酸素Ｏ（１Ｄ）が生成される。酸素を含む雰囲気下において、紫外線のうち２００ｎｍ未満の波長を含む光を照射することによりオゾンを生成させるとともに、２００ｎｍ以上の波長を含む光を照射することによりオゾンを分解して一重項酸素を生成する。上記のようなオゾン処理は、例えば、酸素を含む雰囲気下での低圧水銀ランプの照射（λ１＝１８５ｎｍ、λ２＝２５４ｎｍ）により行うことができる。 In the above reaction formula (1), irradiation with light (hν 1 ) containing a wavelength (λ 1 nm) of less than 200 nm in an atmosphere containing oxygen (O 2 ) results in ground-state oxygen atoms (O ( 3 P) ) Is generated. Next, in reaction formula (2), ground state oxygen atoms (O ( 3 P)) and oxygen (O 2 ) react to generate ozone (O 3 ). In the reaction formula (3), light (hν 2 ) including a wavelength (λ 2 nm) of 200 nm or more is irradiated in an atmosphere including the generated ozone (O 3 ), whereby a singlet in an excited state. Oxygen O ( 1 D) is generated. In an atmosphere containing oxygen, ozone is generated by irradiating light having a wavelength of less than 200 nm among ultraviolet rays, and singlet oxygen is generated by decomposing ozone by irradiating light having a wavelength of 200 nm or more. To do. The ozone treatment as described above can be performed, for example, by irradiation with a low-pressure mercury lamp (λ 1 = 185 nm, λ 2 = 254 nm) in an atmosphere containing oxygen.

また、酸素を含む雰囲気下で、１８０ｎｍ未満の波長を含む光を照射することにより起きる反応例を示す。
Ｏ２＋ｈν３（λ３ｎｍ）→Ｏ（１Ｄ）＋Ｏ（３Ｐ） （４）
Ｏ（３Ｐ）＋Ｏ２→Ｏ３ （５）
Ｏ３＋ｈν３（λ３ｎｍ）→Ｏ（１Ｄ）＋Ｏ２ （６） An example of a reaction that occurs by irradiation with light having a wavelength of less than 180 nm in an oxygen-containing atmosphere is shown.
O 2 + hν 3 (λ 3 nm) → O ( 1 D) + O ( 3 P) (4)
O ( 3 P) + O 2 → O 3 (5)
O 3 + hν 3 (λ 3 nm) → O ( 1 D) + O 2 (6)

上記反応式（４）において、酸素（Ｏ２）を含む雰囲気下で１８０ｎｍ未満の波長（λ３ｎｍ）を含む光（ｈν３）を照射することにより、励起状態の一重項酸素Ｏ（１Ｄ）と基底状態の酸素原子（Ｏ（３Ｐ））が生成する。次に、反応式（５）において、基底状態の酸素原子（Ｏ（３Ｐ））と酸素（Ｏ２）とが反応してオゾン（Ｏ３）が生成する。反応式（６）において、生成されたオゾン（Ｏ３）を含む雰囲気下で１８０ｎｍ未満の波長（λ３ｎｍ）を含む光（ｈν３）が照射されることにより、励起状態の一重項酸素と酸素が生成される。酸素を含む雰囲気下において、紫外線のうち１８０ｎｍ未満の波長を含む光を照射することによりオゾンを生成させるとともにオゾンまたは酸素を分解して一重項酸素を生成する。上記のようなオゾン処理は、例えば、酸素を含む雰囲気下でのＸｅエキシマＵＶランプの照射（λ３＝１７２ｎｍ）により行うことができる。 In the reaction formula (4), irradiation with light (hν 3 ) containing a wavelength (λ 3 nm) of less than 180 nm in an atmosphere containing oxygen (O 2 ) results in excited singlet oxygen O ( 1 D ) And a ground state oxygen atom (O ( 3 P)). Next, in reaction formula (5), oxygen atoms (O ( 3 P)) in the ground state and oxygen (O 2 ) react to generate ozone (O 3 ). In the reaction formula (6), irradiation with light (hν 3 ) including a wavelength (λ 3 nm) of less than 180 nm in an atmosphere including the generated ozone (O 3 ) causes singlet oxygen in an excited state and Oxygen is produced. In an atmosphere containing oxygen, ozone is generated by irradiating light having a wavelength of less than 180 nm among ultraviolet rays, and ozone or oxygen is decomposed to generate singlet oxygen. The ozone treatment as described above can be performed, for example, by irradiation with a Xe excimer UV lamp (λ 3 = 172 nm) in an atmosphere containing oxygen.

上記２００ｎｍ未満の波長を含む光を照射することにより被処理体表面に付着する有機物などの化学結合を切断し、オゾンまたはオゾンから生成された一重項酸素により被処理体表面に付着する有機物、または化学結合を切断した有機物などを酸化分解して除去することができる。上記のようなオゾン処理を行うことで、被処理体表面の親水性および清浄性を高めることができ、接合を良好に行うことができる。 By irradiating with light having a wavelength of less than 200 nm, a chemical bond such as an organic substance adhering to the surface of the object to be processed is broken, and an organic substance adhering to the surface of the object to be processed by ozone or singlet oxygen generated from ozone, or Organic substances with broken chemical bonds can be removed by oxidative decomposition. By performing the ozone treatment as described above, the hydrophilicity and cleanliness of the surface of the object to be processed can be improved, and bonding can be performed satisfactorily.

酸素を含む雰囲気下で紫外線を照射することによりオゾンが生成される。オゾンは、被処理体表面に付着する有機物の除去に効果を奏する。また、一重項酸素も、オゾンと同等またはそれ以上に、被処理体表面に付着する有機物の除去に効果を奏する。オゾンおよび一重項酸素は、活性状態にある酸素の例であり、総称して活性酸素とも言われる。上記反応式等で説明したとおり、一重項酸素を生成する際にオゾンが生じる、またはオゾンから一重項酸素を生成する反応もあるため、ここでは一重項酸素が寄与する反応も含めて、便宜的にオゾン処理と称する。 Ozone is generated by irradiating ultraviolet rays in an atmosphere containing oxygen. Ozone is effective in removing organic substances adhering to the surface of the object to be processed. Singlet oxygen is also effective in removing organic substances adhering to the surface of the object to be processed, equivalent to or higher than ozone. Ozone and singlet oxygen are examples of oxygen in an active state and are collectively referred to as active oxygen. As explained in the above reaction formulas and the like, ozone is generated when singlet oxygen is generated, or there is a reaction that generates singlet oxygen from ozone. This is called ozone treatment.

次に、ベース基板１２０に対し、半導体基板１００との貼り合わせの準備を行う工程について説明する。当該工程は、ベース基板１２０に対する処理に関するものであり、図６の工程Ｂに相当する。 Next, a process for preparing the base substrate 120 for bonding to the semiconductor substrate 100 will be described. This process relates to a process for the base substrate 120 and corresponds to the process B in FIG.

まず、ベース基板１２０を準備する（図６の工程（Ｂ−１）参照）。ベース基板１２０としては、アルミノシリケートガラス、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどの電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板などを用いることができる。他にも、ベース基板１２０として単結晶半導体基板（例えば、単結晶シリコン基板）や多結晶半導体基板（例えば、多結晶シリコン基板）を用いてもよい。例えば、多結晶シリコン基板は、単結晶シリコン基板より安価であり、ガラス基板より耐熱性が高いという利点を有している。 First, the base substrate 120 is prepared (see step (B-1) in FIG. 6). As the base substrate 120, various glass substrates used in the electronic industry such as aluminosilicate glass, barium borosilicate glass, aluminoborosilicate glass, quartz substrate, ceramic substrate, sapphire substrate, and the like can be used. In addition, a single crystal semiconductor substrate (for example, a single crystal silicon substrate) or a polycrystalline semiconductor substrate (for example, a polycrystalline silicon substrate) may be used as the base substrate 120. For example, a polycrystalline silicon substrate is advantageous in that it is cheaper than a single crystal silicon substrate and has higher heat resistance than a glass substrate.

ベース基板１２０として、ガラス基板を用いる場合には、例えば、液晶パネルの製造用に開発されたマザーガラス基板を用いることが好適である。マザーガラスには、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍまたは、７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２８５０ｍｍ×３０５０ｍｍ）などのサイズのものが知られている。大面積のマザーガラス基板をベース基板１２０として用いてＳＯＩ基板を製造することで、ＳＯＩ基板の大面積化が実現できる。ＳＯＩ基板の大面積化が実現すれば、一度に複数のＩＣを製造することができ、１枚の基板から製造される半導体装置の取り数が増加するので、生産性を飛躍的に向上させることができる。 When a glass substrate is used as the base substrate 120, for example, a mother glass substrate developed for manufacturing a liquid crystal panel is preferably used. The mother glass includes 3rd generation (550 mm × 650 mm), 3.5th generation (600 mm × 720 mm), 4th generation (680 mm × 880 mm or 730 mm × 920 mm), 5th generation (1100 mm × 1300 mm), 6th Generation (1500mm x 1850mm), 7th generation (1870mm x 2200mm), 8th generation (2200mm x 2400mm), 9th generation (2400mm x 2800mm), 10th generation (2850mm x 3050mm), etc. are known ing. By manufacturing an SOI substrate using a large-area mother glass substrate as the base substrate 120, an increase in the area of the SOI substrate can be realized. If an SOI substrate with a large area is realized, a plurality of ICs can be manufactured at a time, and the number of semiconductor devices manufactured from a single substrate increases, so that productivity is dramatically improved. Can do.

また、ベース基板１２０上には絶縁層１２２を形成しておくのが望ましい（図６の工程（Ｂ−２）参照）。もちろん、ベース基板１２０上の絶縁層１２２は必須の構成ではないが、例えば、ベース基板１２０上に絶縁層１２２として、バリア膜として機能する窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを形成しておくことで、ベース基板１２０から半導体基板１００に、アルカリ金属やアルカリ土類金属などの不純物が入り込むのを防ぐことができる。 In addition, an insulating layer 122 is preferably formed over the base substrate 120 (see step (B-2) in FIG. 6). Needless to say, the insulating layer 122 over the base substrate 120 is not an essential component. For example, the insulating layer 122 over the base substrate 120 serves as a barrier film, such as a silicon nitride film, a silicon nitride oxide film, an aluminum nitride film, or a nitride film. By forming an aluminum oxide film or the like, impurities such as an alkali metal and an alkaline earth metal can be prevented from entering the semiconductor substrate 100 from the base substrate 120.

また、絶縁層１２２は接合層として用いるため、接合不良を抑制するためには絶縁層１２２の表面を平滑とすることが好ましい。具体的には、絶縁層１２２の表面の平均面粗さ（Ｒａ）を０．５０ｎｍ以下、自乗平均粗さ（Ｒｍｓ）を０．６０ｎｍ以下、より好ましくは、平均面粗さを０．３５ｎｍ以下、自乗平均粗さを０．４５ｎｍ以下となるように絶縁層１２２を形成する。膜厚は、１０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下の範囲で適宜設定することができる。 In addition, since the insulating layer 122 is used as a bonding layer, the surface of the insulating layer 122 is preferably smoothed in order to suppress bonding failure. Specifically, the average surface roughness (Ra) of the surface of the insulating layer 122 is 0.50 nm or less, the root mean square roughness (Rms) is 0.60 nm or less, and more preferably the average surface roughness is 0.35 nm or less. The insulating layer 122 is formed so that the root mean square roughness is 0.45 nm or less. The film thickness can be appropriately set in the range of 10 nm to 200 nm, preferably 50 nm to 100 nm.

貼り合わせを行う前に、ベース基板１２０の表面を洗浄する。ベース基板１２０の表面の洗浄は、塩酸と過酸化水素水を用いた洗浄や、メガヘルツ超音波洗浄、２流体ジェット洗浄、オゾン水による洗浄などを用いて行うことができる。また、絶縁層１２３と同様に、絶縁層１２２の表面に、原子ビームまたはイオンビームの照射処理、紫外線処理、オゾン処理、プラズマ処理、バイアス印加プラズマ処理またはラジカル処理などの表面活性化処理を行ってから貼り合わせを行うと良い（図６の工程（Ｂ−３）参照）。 Before the bonding, the surface of the base substrate 120 is cleaned. The surface of the base substrate 120 can be cleaned using cleaning with hydrochloric acid and hydrogen peroxide, megahertz ultrasonic cleaning, two-fluid jet cleaning, cleaning with ozone water, or the like. Similarly to the insulating layer 123, the surface of the insulating layer 122 is subjected to surface activation treatment such as irradiation treatment with an atomic beam or ion beam, ultraviolet treatment, ozone treatment, plasma treatment, bias application plasma treatment, or radical treatment. (See step (B-3) in FIG. 6).

次に、半導体基板１００とベース基板１２０とを貼り合わせ、半導体基板１００を、半導体層１２４と半導体基板１２１とに分離する工程について説明する。当該工程は、図６の工程Ｃに相当する。 Next, a process of bonding the semiconductor substrate 100 and the base substrate 120 and separating the semiconductor substrate 100 into the semiconductor layer 124 and the semiconductor substrate 121 will be described. This step corresponds to step C in FIG.

まず、上述の工程を経た半導体基板１００とベース基板１２０を貼り合わせる（図４（Ａ）および、図６の工程（Ｃ−１）参照）。ここでは、絶縁層１２３および絶縁層１２２を介して、半導体基板１００とベース基板１２０を貼り合わせるが、絶縁層が形成されていない場合はこの限りでない。 First, the semiconductor substrate 100 and the base substrate 120 that have undergone the above-described steps are bonded to each other (see FIG. 4A and step (C-1) in FIG. 6). Here, the semiconductor substrate 100 and the base substrate 120 are bonded to each other with the insulating layer 123 and the insulating layer 122 interposed therebetween, but this is not the case when the insulating layer is not formed.

貼り合わせは、ベース基板１２０の端の一箇所に０．１Ｎ／ｃｍ２〜５００Ｎ／ｃｍ２、好ましくは１Ｎ／ｃｍ２〜２０Ｎ／ｃｍ２程度の圧力を加えることで実現される。ベース基板１２０の圧力をかけた部分から半導体基板１００とベース基板１２０とが接合し始め、自発的に接合が全面におよび、ベース基板１２０と半導体基板１００との貼り合わせが完了する。当該貼り合わせは、ファン・デル・ワールス力などをその原理とするものであり、室温でも強固な接合状態が形成されうる。 Lamination, 0.1N / cm 2 ~500N / cm 2 to one part of the edge of the base substrate 120, is preferably realized by applying pressure of about 1N / cm 2 ~20N / cm 2 . The semiconductor substrate 100 and the base substrate 120 start to be joined from the portion where the pressure is applied to the base substrate 120, the joining is spontaneously performed on the entire surface, and the bonding between the base substrate 120 and the semiconductor substrate 100 is completed. The bonding is based on Van der Waals force or the like, and a strong bonding state can be formed even at room temperature.

なお、半導体基板１００の周縁部にはエッジロールオフ領域と呼ばれる領域が存在し、当該領域では、半導体基板１００（絶縁層１２３）とベース基板１２０（絶縁層１２２）とは接触しないことがある。また、エッジロールオフ領域より外側（半導体基板１００の端寄り）に存在する面取部でも、ベース基板１２０と半導体基板１００とは接触しない。 Note that a region called an edge roll-off region exists in the peripheral portion of the semiconductor substrate 100, and the semiconductor substrate 100 (insulating layer 123) and the base substrate 120 (insulating layer 122) may not be in contact with each other in this region. Further, the base substrate 120 and the semiconductor substrate 100 do not come into contact with each other even at the chamfered portion that exists outside the edge roll-off region (near the edge of the semiconductor substrate 100).

半導体基板１００の作製に用いられるＣＭＰ法では、その原理から、半導体基板周縁部の研磨が中央部より早く進む傾向にあり、これによって、半導体基板１００の周縁部には、半導体基板１００の中央部より厚みが小さい領域が形成される。当該領域がエッジロールオフ（Ｅｄｇｅ Ｒｏｌｌ Ｏｆｆ）と呼ばれる領域である。半導体基板１００の端部が面取加工されていない場合であっても、このようなエッジロールオフ領域では、ベース基板１２０と貼り合わせられないことがある。 In the CMP method used for manufacturing the semiconductor substrate 100, the polishing of the peripheral portion of the semiconductor substrate tends to proceed faster than the central portion due to its principle, whereby the peripheral portion of the semiconductor substrate 100 is located at the central portion of the semiconductor substrate 100. A region having a smaller thickness is formed. This region is a region called edge roll-off (Edge Roll Off). Even when the end portion of the semiconductor substrate 100 is not chamfered, the base substrate 120 may not be bonded in such an edge roll-off region.

一のベース基板１２０に複数の半導体基板１００を貼り合わせる場合には、各半導体基板１００に圧力をかけるようにすることが望ましい。半導体基板１００の厚さの違いにより、ベース基板１２０と接触しない半導体基板１００が生じうるためである。なお、半導体基板１００の厚さが多少異なる場合であっても、ベース基板１２０のたわみなどによって半導体基板１００とベース基板１２０とを密着させることができる場合には、貼り合わせを良好に行うことができるため、この限りでない。 When a plurality of semiconductor substrates 100 are bonded to one base substrate 120, it is desirable to apply pressure to each semiconductor substrate 100. This is because the semiconductor substrate 100 that is not in contact with the base substrate 120 may be generated due to the difference in thickness of the semiconductor substrate 100. Note that even when the thickness of the semiconductor substrate 100 is slightly different, when the semiconductor substrate 100 and the base substrate 120 can be brought into close contact with each other by bending of the base substrate 120, bonding can be performed well. This is not the case because it is possible.

ベース基板１２０に半導体基板１００を貼り合わせた後には、接合を強化するための熱処理を行うことが望ましい（図６の工程（Ｃ−２）参照）。当該熱処理の温度は、脆化領域１０４に亀裂を発生させない温度、例えば、２００℃以上４５０℃以下とすることが好適である。また、この温度範囲で加熱した状態で、ベース基板１２０に半導体基板１００を貼り合わせることで、同様の効果を得ることができる。なお、上述の熱処理は、貼り合わせを行った装置または場所において連続的に行うことが望ましい。熱処理前の基板の搬送による基板の剥離を防止できるためである。 After the semiconductor substrate 100 is bonded to the base substrate 120, it is preferable to perform heat treatment for strengthening bonding (see step (C-2) in FIG. 6). The temperature of the heat treatment is preferably a temperature at which cracks are not generated in the embrittled region 104, for example, 200 ° C. or higher and 450 ° C. or lower. In addition, the same effect can be obtained by bonding the semiconductor substrate 100 to the base substrate 120 while being heated in this temperature range. Note that the above-described heat treatment is desirably performed continuously in an apparatus or a place where bonding is performed. This is because peeling of the substrate due to the conveyance of the substrate before the heat treatment can be prevented.

なお、半導体基板１００とベース基板１２０とを貼り合わせる際に、接合面にパーティクルなどが付着すると、付着部分では貼り合わせが行われない。パーティクルの付着を防ぐためには、半導体基板１００とベース基板１２０との貼り合わせは、気密性が確保された処理室内で行うことが望ましい。さらに、半導体基板１００とベース基板１２０とを貼り合わせる際に、処理室内を減圧状態（例えば、５．０×１０−３Ｐａ程度）とし、貼り合わせ処理の雰囲気を清浄にするようにしても良い。 Note that when the semiconductor substrate 100 and the base substrate 120 are bonded to each other, if particles or the like adhere to the bonding surface, the bonding is not performed on the bonded portion. In order to prevent adhesion of particles, it is preferable that the semiconductor substrate 100 and the base substrate 120 be bonded to each other in a processing chamber in which airtightness is ensured. Furthermore, when the semiconductor substrate 100 and the base substrate 120 are bonded to each other, the processing chamber may be in a reduced pressure state (for example, about 5.0 × 10 −3 Pa) to clean the bonding process atmosphere. .

次いで、熱処理を行うことで、脆化領域１０４において半導体基板１００を分離し、ベース基板１２０上に半導体層１２４を形成すると共に、半導体基板１２１を形成する（図４（Ｂ）および、図６の工程（Ｃ−３）参照）。上述のエッジロールオフ領域および面取部以外の領域では、半導体基板１００とベース基板１２０とは接合されているため、ベース基板１２０上には、半導体基板１００から分離された半導体層１２４が固定されることになる。 Next, by performing heat treatment, the semiconductor substrate 100 is separated in the embrittled region 104, the semiconductor layer 124 is formed over the base substrate 120, and the semiconductor substrate 121 is formed (see FIG. 4B and FIG. 6). Step (see C-3)). In the region other than the edge roll-off region and the chamfered portion, the semiconductor substrate 100 and the base substrate 120 are bonded to each other, and thus the semiconductor layer 124 separated from the semiconductor substrate 100 is fixed on the base substrate 120. Will be.

ここで、半導体層１２４を分離するための熱処理の温度は、ベース基板１２０の歪み点を越えない温度とする。当該熱処理は、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、抵抗加熱炉、マイクロ波加熱装置などを用いて行うことができる。ＲＴＡ装置には、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置などがある。ＧＲＴＡ装置を用いる場合には、温度５５０℃以上６５０℃以下、処理時間０．５分以上６０分以内とすることができる。抵抗加熱炉を用いる場合は、温度２００℃以上６５０℃以下、処理時間２時間以上４時間以内とすることができる。 Here, the temperature of the heat treatment for separating the semiconductor layer 124 is set so as not to exceed the strain point of the base substrate 120. The heat treatment can be performed using an RTA (Rapid Thermal Anneal) apparatus, a resistance heating furnace, a microwave heating apparatus, or the like. The RTA apparatus includes a GRTA (Gas Rapid Thermal Anneal) apparatus and an LRTA (Lamp Rapid Thermal Anneal) apparatus. When the GRTA apparatus is used, the temperature can be set to 550 ° C. or higher and 650 ° C. or lower, and the treatment time can be set to 0.5 minutes or longer and within 60 minutes. When using a resistance heating furnace, the temperature can be 200 ° C. or more and 650 ° C. or less, and the treatment time can be 2 hours or more and 4 hours or less.

また、上記熱処理は、マイクロ波などの照射によって行っても良い。具体的には、例えば、２．４５ＧＨｚのマイクロ波を９００Ｗ、５〜３０分程度で照射することにより、半導体基板１００を分離させることができる。 The heat treatment may be performed by irradiation with microwaves or the like. Specifically, for example, the semiconductor substrate 100 can be separated by irradiating a microwave of 2.45 GHz at 900 W for about 5 to 30 minutes.

半導体層１２４および、半導体基板１２１の分離に係る界面には、イオンビームの照射処理などによって損傷した半導体領域１２９、半導体領域１３３が残存する。当該領域は、分離前の脆化領域１０４であったものである。このため、半導体領域１２９および半導体領域１３３は多くの水素を含み、多くの結晶欠陥やボイドを含んでいる。 A semiconductor region 129 and a semiconductor region 133 that are damaged by ion beam irradiation treatment or the like remain at the interface related to the separation of the semiconductor layer 124 and the semiconductor substrate 121. This region is the embrittled region 104 before separation. For this reason, the semiconductor region 129 and the semiconductor region 133 contain a lot of hydrogen and contain many crystal defects and voids.

また、半導体基板１２１の貼り合わせが行われなかった領域（具体的には、半導体基板１００のエッジロールオフ領域および面取部に対応する領域）には、凸部１２６が存在する。凸部１２６は、半導体領域１２７、未分離の半導体領域１２５、および絶縁層１２３によって構成されている。半導体領域１２７は半導体領域１２９などと同様に脆化領域１０４の一部であったものであるから、多くの水素を含み、多くの結晶欠陥やボイドを含んでいる。また、半導体領域１２５は、半導体領域１２７などと比較して水素の含有量は小さいが、イオン等の打ち込みに起因する結晶欠陥が形成されている。 Further, a convex portion 126 exists in a region where the semiconductor substrate 121 is not bonded (specifically, an edge roll-off region and a chamfered portion of the semiconductor substrate 100). The convex portion 126 includes a semiconductor region 127, an unseparated semiconductor region 125, and an insulating layer 123. Since the semiconductor region 127 is a part of the embrittled region 104 like the semiconductor region 129 and the like, it contains a lot of hydrogen and a lot of crystal defects and voids. In addition, the semiconductor region 125 has a smaller hydrogen content than the semiconductor region 127 or the like, but has crystal defects caused by implantation of ions or the like.

次に、ベース基板１２０に貼り合わせられた半導体層１２４の表面を平坦化し、結晶性を回復する工程について説明する。当該工程は、図６の工程Ｄに相当する。 Next, a process of planarizing the surface of the semiconductor layer 124 bonded to the base substrate 120 and restoring crystallinity will be described. This step corresponds to step D in FIG.

ベース基板１２０に密着された半導体層１２４上の半導体領域１３３では、脆化領域１０４の形成および脆化領域１０４における半導体基板１００の分離によって、結晶欠陥が形成され、平坦性が損なわれている。よって、半導体領域１３３を研磨などによって除去し、半導体層１２４の表面を平坦化しても良い（図４（Ｃ）および、図６の工程（Ｄ−１）参照）。平坦化は必須ではないが、平坦化を行うことで、半導体層と、後に半導体層表面に形成される層（例えば、絶縁層）との界面の特性を向上させることができる。具体的に研磨は、ＣＭＰ法または液体ジェット研磨法などにより、行うことができる。ここで、半導体領域１３３を除去する際に、半導体層１２４も研磨され、半導体層１２４が薄膜化されることもある。 In the semiconductor region 133 over the semiconductor layer 124 that is in close contact with the base substrate 120, crystal defects are formed due to the formation of the embrittled region 104 and the separation of the semiconductor substrate 100 in the embrittled region 104, and flatness is impaired. Therefore, the semiconductor region 133 may be removed by polishing or the like, and the surface of the semiconductor layer 124 may be planarized (see FIG. 4C and the step (D-1) in FIG. 6). Although planarization is not essential, planarization can improve the characteristics of the interface between the semiconductor layer and a layer (eg, an insulating layer) formed later on the surface of the semiconductor layer. Specifically, polishing can be performed by a CMP method or a liquid jet polishing method. Here, when the semiconductor region 133 is removed, the semiconductor layer 124 is also polished, and the semiconductor layer 124 may be thinned.

また、半導体領域１３３をエッチングによって除去し、半導体層１２４を平坦化することもできる。上記エッチングには、例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）エッチング法、平行平板型（容量結合型）エッチング法、マグネトロンプラズマエッチング法、２周波プラズマエッチング法またはヘリコン波プラズマエッチング法等のドライエッチング法を用いることができる。なお、上記研磨と上記エッチングの両方を用いて、半導体領域１３３を除去し、半導体層１２４の表面を平坦化してもよい。 Alternatively, the semiconductor region 133 can be removed by etching, and the semiconductor layer 124 can be planarized. Examples of the etching include a reactive ion etching (RIE) method, an ICP (Inductively Coupled Plasma) etching method, an ECR (Electron Cyclotron Resonance) etching method, a parallel plate type (capacitive coupling type) etching method, and a magnetron. A dry etching method such as a plasma etching method, a two-frequency plasma etching method, or a helicon wave plasma etching method can be used. Note that the semiconductor region 133 may be removed by using both the polishing and the etching, and the surface of the semiconductor layer 124 may be planarized.

また、上記研磨および上記エッチングにより、半導体層１２４の表面を平坦化すると共に、後に形成される半導体素子にとって最適な厚さまで半導体層１２４を薄膜化することができる。 Further, by the polishing and the etching, the surface of the semiconductor layer 124 can be planarized and the semiconductor layer 124 can be thinned to an optimum thickness for a semiconductor element to be formed later.

また、結晶欠陥の低減および平坦性向上のために、半導体領域１３３および半導体層１２４にレーザビームを照射しても良い（図６の工程（Ｄ−２）参照）。 Further, in order to reduce crystal defects and improve flatness, the semiconductor region 133 and the semiconductor layer 124 may be irradiated with a laser beam (see a step (D-2) in FIG. 6).

なお、レーザビームを照射する前にドライエッチングにより半導体領域１３３を除去し、半導体層１２４の表面を平坦化している場合、半導体層１２４の表面付近では欠陥が生じていることがある。しかし、上記レーザビームの照射により、このような欠陥を補修することが可能である。 Note that in the case where the semiconductor region 133 is removed by dry etching before the laser beam irradiation and the surface of the semiconductor layer 124 is planarized, a defect may occur near the surface of the semiconductor layer 124. However, such defects can be repaired by irradiation with the laser beam.

レーザビームの照射工程では、ベース基板１２０の温度上昇を小さくできるため、耐熱性の低い基板をベース基板１２０として用いることが可能になる。当該レーザビームの照射によって、半導体領域１３３を完全溶融し、半導体層１２４は部分溶融させることが望ましい。半導体層１２４を完全溶融させると、液相となった半導体層１２４での無秩序な核発生によって半導体層１２４が再結晶化することとなり、半導体層１２４の結晶性が低下するからである。半導体層１２４を部分溶融させることで、溶融されていない固相部分から結晶成長が進行し、半導体層１２４の結晶欠陥が減少され、結晶性が回復する。なお、半導体層１２４が完全溶融するとは、半導体層１２４が絶縁層１２３との界面まで溶融され、液体状態になることをいう。他方、半導体層１２４が部分溶融するとは、半導体層１２４の一部（ここでは上層）が溶融して液相となり、別の一部（ここでは下層）が固相を維持することをいう。 In the laser beam irradiation step, the temperature rise of the base substrate 120 can be reduced, so that a substrate with low heat resistance can be used as the base substrate 120. It is desirable that the semiconductor region 133 be completely melted and the semiconductor layer 124 be partially melted by irradiation with the laser beam. This is because when the semiconductor layer 124 is completely melted, the semiconductor layer 124 is recrystallized due to disordered nucleation in the semiconductor layer 124 in a liquid phase, and the crystallinity of the semiconductor layer 124 is lowered. By partially melting the semiconductor layer 124, crystal growth proceeds from a solid phase portion that is not melted, crystal defects in the semiconductor layer 124 are reduced, and crystallinity is recovered. Note that the semiconductor layer 124 being completely melted means that the semiconductor layer 124 is melted to the interface with the insulating layer 123 to be in a liquid state. On the other hand, the partial melting of the semiconductor layer 124 means that a part (here, the upper layer) of the semiconductor layer 124 is melted to become a liquid phase, and another part (here, the lower layer) maintains the solid phase.

レーザビームを照射した後には、半導体層１２４の表面をエッチングしても良い。なお、この場合には、レーザビームの照射を行う前に半導体領域１３３をエッチングしても良いし、しなくとも良い。当該エッチングにより、半導体層１２４の表面を平坦化すると共に、後に形成される半導体素子にとって最適な厚さまで半導体層１２４を薄膜化することができる。 After the laser beam irradiation, the surface of the semiconductor layer 124 may be etched. Note that in this case, the semiconductor region 133 may or may not be etched before the laser beam irradiation. By the etching, the surface of the semiconductor layer 124 can be planarized and the semiconductor layer 124 can be thinned to an optimum thickness for a semiconductor element to be formed later.

レーザビームを照射した後には、半導体層１２４に５００℃以上６５０℃以下の熱処理を行うことが望ましい（図６の工程（Ｄ−３）参照）。この熱処理によって、半導体層１２４の欠陥をさらに低減させ、また、半導体層１２４の歪みを緩和させることができる。熱処理には、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、抵抗加熱炉、マイクロ波加熱装置などを用いることができる。ＲＴＡ装置には、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置などがある。例えば、抵抗加熱炉を用いる場合には、６００℃で４時間程度の熱処理を行えばよい。 After the laser beam irradiation, it is preferable to perform heat treatment on the semiconductor layer 124 at a temperature of 500 ° C. to 650 ° C. (see step (D-3) in FIG. 6). By this heat treatment, defects in the semiconductor layer 124 can be further reduced and distortion of the semiconductor layer 124 can be reduced. An RTA (Rapid Thermal Anneal) apparatus, a resistance heating furnace, a microwave heating apparatus, or the like can be used for the heat treatment. The RTA apparatus includes a GRTA (Gas Rapid Thermal Anneal) apparatus and an LRTA (Lamp Rapid Thermal Anneal) apparatus. For example, when a resistance heating furnace is used, heat treatment may be performed at 600 ° C. for about 4 hours.

上述の工程により得られたＳＯＩ基板を、その後の半導体装置の製造工程に用いて、各種の半導体装置を作製することができる（図６の工程Ｆ参照）。 Various types of semiconductor devices can be manufactured by using the SOI substrate obtained by the above-described steps in the subsequent manufacturing steps of the semiconductor device (see step F in FIG. 6).

＜半導体基板の再生処理＞
次に、半導体基板１２１に再生処理を施し、再生半導体基板を製造する工程について説明する。当該工程は、図６の工程Ｅに相当する。なお、当該工程の詳細については、先の実施の形態を参酌することができるから、ここでは概略の説明のみにとどめる。 <Recycle processing of semiconductor substrate>
Next, a process for manufacturing a recycled semiconductor substrate by performing a recycling process on the semiconductor substrate 121 will be described. This step corresponds to step E in FIG. Note that the details of the process can be referred to the previous embodiment, and thus only a brief description is given here.

半導体基板１２１の周縁部には凸部１２６が形成されている（図５（Ａ）参照）。そして、当該凸部１２６は、絶縁層１２３、未分離の半導体領域１２５、半導体領域１２７によって構成されている。半導体領域１２７は、ＳＯＩ基板の作製工程において形成される脆化領域１０４が、半導体層１２４が分離された後の半導体基板１２１に残存することで形成されるものである。なお、未分離の半導体領域１２５および半導体領域１２７は、ＳＯＩ基板の作製工程におけるイオンビームの照射処理などによって、いずれも損傷し、水素や結晶欠陥やボイドなどを多く含んでいる。半導体領域１２９は、半導体領域１２７と同様、ＳＯＩ基板の作製工程において形成される脆化領域１０４が、半導体層１２４が分離された後の半導体基板１２１に残存することで形成されるものである。また、半導体領域１２９も、ＳＯＩ基板の作製工程におけるイオンビームの照射処理などによって損傷し、水素や結晶欠陥やボイドなどを多く含んでおり、その平坦性は損なわれている。このため、半導体領域１２５、半導体領域１２７、半導体領域１２９をまとめて損傷半導体領域と呼ぶことができる。 A protrusion 126 is formed on the peripheral edge of the semiconductor substrate 121 (see FIG. 5A). The convex portion 126 includes an insulating layer 123, an unseparated semiconductor region 125, and a semiconductor region 127. The semiconductor region 127 is formed when the embrittled region 104 formed in the manufacturing process of the SOI substrate remains in the semiconductor substrate 121 after the semiconductor layer 124 is separated. Note that the unseparated semiconductor region 125 and the semiconductor region 127 are both damaged by an ion beam irradiation process or the like in the manufacturing process of the SOI substrate, and contain a lot of hydrogen, crystal defects, voids, and the like. Similar to the semiconductor region 127, the semiconductor region 129 is formed by leaving the embrittlement region 104 formed in the SOI substrate manufacturing process in the semiconductor substrate 121 after the semiconductor layer 124 is separated. In addition, the semiconductor region 129 is also damaged by an ion beam irradiation process or the like in the manufacturing process of the SOI substrate, and includes a lot of hydrogen, crystal defects, voids, and the like, and the flatness thereof is impaired. Therefore, the semiconductor region 125, the semiconductor region 127, and the semiconductor region 129 can be collectively referred to as a damaged semiconductor region.

上記半導体基板１２１に対して、第１のエッチング処理を行って、半導体基板１２１の絶縁層１２３を除去する（図５（Ｂ）および、図６の工程（Ｅ−１）参照）。当該工程の詳細については先の実施の形態を参酌すればよい。 A first etching process is performed on the semiconductor substrate 121 to remove the insulating layer 123 of the semiconductor substrate 121 (see FIG. 5B and step (E-1) in FIG. 6). The above embodiment may be referred to for details of this step.

次に、第２のエッチング処理を行って、半導体基板１２１の凸部１２６を形成する半導体領域１２５および半導体領域１２７を選択的に除去し、再生半導体基板１３２を形成する（図５（Ｃ）および、図６の工程（Ｅ−２）参照）。また、このとき同時に半導体領域１２９の除去も行われる。当該工程の詳細についても、先の実施の形態を参酌できる。 Next, a second etching process is performed to selectively remove the semiconductor region 125 and the semiconductor region 127 that form the protrusions 126 of the semiconductor substrate 121, thereby forming the regenerated semiconductor substrate 132 (FIG. 5C and FIG. FIG. 6 (see step (E-2)). At the same time, the semiconductor region 129 is also removed. The previous embodiment can be referred to for details of the process.

ここで、第２のエッチング処理後の半導体基板１２１の平坦性が十分でない場合には、半導体基板１２１に研磨処理などの表面処理を行うことにより平坦化することができる（図６の工程（Ｅ−３）参照）。詳細については先の実施の形態を参酌すればよい。 Here, when the flatness of the semiconductor substrate 121 after the second etching process is not sufficient, the semiconductor substrate 121 can be planarized by performing a surface treatment such as a polishing process (step (E in FIG. 6)). -3)). For details, the previous embodiment may be referred to.

このように、第１のエッチング処理および第２のエッチング処理で半導体基板１２１の凸部１２６を除去した後、研磨処理を行うことによって、平坦性の高い再生半導体基板１３２を得ることができる。 As described above, after removing the convex portion 126 of the semiconductor substrate 121 by the first etching process and the second etching process, the reclaimed semiconductor substrate 132 having high flatness can be obtained by performing the polishing process.

また、半導体基板１２１に第２のエッチング処理を行うことにより、損傷半導体領域を除去することができるため、第２のエッチング処理の後に研磨処理を行う際に、基板おもて面に生じる応力集中を緩和することができる。応力集中の緩和により、基板内部に向かってクラックが生ずることを抑制することができる。したがって、研磨量を減少させることができるため、１枚の半導体基板の再生使用する回数を増加させることができる。 Further, since the damaged semiconductor region can be removed by performing the second etching process on the semiconductor substrate 121, the stress concentration generated on the front surface of the substrate when the polishing process is performed after the second etching process. Can be relaxed. The relaxation of the stress concentration can suppress the generation of cracks toward the inside of the substrate. Therefore, since the polishing amount can be reduced, the number of times of recycling and using one semiconductor substrate can be increased.

以上により、半導体基板１２１は再生半導体基板１３２へと再生される。得られた再生半導体基板１３２は工程Ａにおいて半導体基板１００として再度利用することができる。 As described above, the semiconductor substrate 121 is regenerated into the regenerated semiconductor substrate 132. The obtained recycled semiconductor substrate 132 can be reused as the semiconductor substrate 100 in the process A.

本実施の形態で示したように、再生処理工程を経た半導体基板を繰り返し使用することによって、ＳＯＩ基板の製造コストを低減することができる。特に、本実施の形態等において説明する方法を用いる場合には、損傷半導体領域を選択的に除去することができる。また、半導体基板の再生処理において除去される半導体基板の量を十分に抑制することができる。 As shown in this embodiment mode, the manufacturing cost of an SOI substrate can be reduced by repeatedly using a semiconductor substrate that has undergone a regeneration treatment process. In particular, when the method described in this embodiment mode or the like is used, a damaged semiconductor region can be selectively removed. In addition, the amount of the semiconductor substrate that is removed in the reprocessing of the semiconductor substrate can be sufficiently suppressed.

本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The structure described in this embodiment can be combined as appropriate with any of the structures described in the other embodiments.

（実施の形態３）
本実施の形態では、耐熱性の高いシリコン基板等をベース基板として用いてＳＯＩ基板を作製する場合について説明する。なお、本実施の形態において示す方法は、多くの部分で先の実施の形態と共通している。よって、本実施の形態では、主に相違点について説明することとする。図面については、先の実施の形態と共通であるため、ここでは特に示さない。 (Embodiment 3)
In this embodiment, the case where an SOI substrate is manufactured using a silicon substrate or the like with high heat resistance as a base substrate will be described. Note that the method described in this embodiment mode is common to the above embodiment mode in many parts. Therefore, in the present embodiment, differences will be mainly described. Since the drawing is common to the previous embodiment, it is not particularly shown here.

ボンド基板として用いられる半導体基板に、絶縁層および脆化領域を形成する（図６の工程Ａに相当）。絶縁層、脆化領域の形成を含む半導体基板に対する処理等については、先の実施の形態に示したものと同様である。よって、これらに関しては、先の実施の形態の記載を参酌すればよい。 An insulating layer and an embrittlement region are formed on a semiconductor substrate used as a bond substrate (corresponding to step A in FIG. 6). The processing for the semiconductor substrate including the formation of the insulating layer and the embrittlement region is the same as that described in the above embodiment. Therefore, the description of the above embodiment may be referred to for these.

本実施の形態では、ベース基板として耐熱性の高い基板を用いる（図６の工程Ｂに相当）。耐熱性の高い基板の例としては、石英基板、サファイア基板、半導体基板（例えば、単結晶シリコン基板や多結晶シリコン基板）などがある。本実施の形態では、ベース基板として単結晶シリコン基板を用いる場合について説明する。 In this embodiment, a substrate with high heat resistance is used as the base substrate (corresponding to Step B in FIG. 6). Examples of the substrate having high heat resistance include a quartz substrate, a sapphire substrate, and a semiconductor substrate (for example, a single crystal silicon substrate or a polycrystalline silicon substrate). In this embodiment, the case where a single crystal silicon substrate is used as a base substrate is described.

単結晶シリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１６インチ（４００ｍｍ）サイズの円形のものが代表的である。なお、形状は円形に限られず矩形状等に加工したシリコン基板を用いることも可能である。以下の説明では、ベース基板として、矩形状の単結晶シリコン基板を用いる場合について説明する。なお、ベース基板とボンド基板の大きさは、同程度としても良いし、異ならせても良い。 As a single crystal silicon substrate, a circular substrate having a diameter of 5 inches (125 mm), a diameter of 6 inches (150 mm), a diameter of 8 inches (200 mm), a diameter of 12 inches (300 mm), and a diameter of 16 inches (400 mm) is typical. is there. The shape is not limited to a circular shape, and a silicon substrate processed into a rectangular shape or the like can also be used. In the following description, a case where a rectangular single crystal silicon substrate is used as the base substrate will be described. Note that the base substrate and the bond substrate may have the same size or different sizes.

ベース基板の表面は、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、塩酸過酸化水素水混合溶液（ＨＰＭ）、希フッ酸（ＤＨＦ）、オゾン水などを用いて適宜洗浄しておくのが望ましい。また、希フッ酸とオゾン水を交互に吐出して半導体基板１００の表面を洗浄してもよい。 The surface of the base substrate is made of sulfuric acid hydrogen peroxide mixed solution (SPM), ammonia hydrogen peroxide mixed solution (APM), hydrochloric hydrogen peroxide mixed solution (HPM), dilute hydrofluoric acid (DHF), ozone water, etc. It is desirable to use and wash appropriately. Alternatively, the surface of the semiconductor substrate 100 may be cleaned by alternately discharging dilute hydrofluoric acid and ozone water.

ベース基板上には、絶縁層を形成しても良い。ベース基板上に絶縁層を形成する場合には、ボンド基板側の絶縁層を省略した構成とすることもできる。絶縁層は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。絶縁層は、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜などのシリコンを組成に含む絶縁膜を用いて形成することができる。 An insulating layer may be formed over the base substrate. In the case where an insulating layer is formed over the base substrate, a structure in which the insulating layer on the bond substrate side is omitted can be employed. The insulating layer may be a single insulating film or a stack of a plurality of insulating films. The insulating layer can be formed using an insulating film containing silicon as a composition, such as a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a silicon nitride oxide film.

一例として、上記絶縁層を熱酸化処理によって形成することができる。熱酸化処理としては、ドライ酸化を用いることが好適であるが、酸化雰囲気中にハロゲンを含むガスを添加しても良い。ハロゲンを含むガスとしては、ＨＣｌ、ＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ２、ＣｌＦ３、ＢＣｌ３、Ｆ２、Ｂｒ２などから選ばれた一種または複数種のガスを用いることができる。 As an example, the insulating layer can be formed by thermal oxidation treatment. As the thermal oxidation treatment, dry oxidation is preferably used, but a gas containing halogen may be added to the oxidizing atmosphere. As the gas containing halogen, one or more kinds of gases selected from HCl, HF, NF 3 , HBr, Cl 2 , ClF 3 , BCl 3 , F 2 , Br 2, and the like can be used.

貼り合わせを行う前には、ベース基板の表面を洗浄する。ベース基板の表面の洗浄は、塩酸と過酸化水素水を用いた洗浄や、メガヘルツ超音波洗浄、２流体ジェット洗浄、オゾン水による洗浄などを用いて行うことができる。また、表面に、原子ビームまたはイオンビームの照射処理、紫外線処理、オゾン処理、プラズマ処理、バイアス印加プラズマ処理またはラジカル処理などの表面活性化処理を行ってから貼り合わせを行っても良い。 Before the bonding, the surface of the base substrate is cleaned. The surface of the base substrate can be cleaned using cleaning using hydrochloric acid and hydrogen peroxide, megahertz ultrasonic cleaning, two-fluid jet cleaning, cleaning with ozone water, or the like. Alternatively, the surfaces may be bonded after performing surface activation treatment such as irradiation treatment with an atomic beam or ion beam, ultraviolet treatment, ozone treatment, plasma treatment, biased plasma treatment or radical treatment.

次に、半導体基板（ボンド基板）とベース基板とを貼り合わせ、半導体基板を分離する（図６の工程Ｃに相当）。これにより、ベース基板上には、半導体層が形成されることになる。当該工程の詳細については、先の実施の形態を参酌できる。 Next, the semiconductor substrate (bond substrate) and the base substrate are bonded together, and the semiconductor substrate is separated (corresponding to Step C in FIG. 6). As a result, a semiconductor layer is formed on the base substrate. For the details of this step, the previous embodiment can be referred to.

本実施の形態では、ベース基板として耐熱性の高い単結晶シリコン基板を用いている。このため、各種熱処理温度の上限を、単結晶シリコン基板の融点付近まで引き上げることが可能である。 In this embodiment, a single crystal silicon substrate with high heat resistance is used as the base substrate. For this reason, it is possible to raise the upper limit of various heat treatment temperatures to near the melting point of the single crystal silicon substrate.

例えば、半導体基板を分離するための熱処理温度の上限を１２００℃程度とすることができる。また、当該熱処理の温度を７００℃以上とすることにより、ベース基板との接合が一層強化される。 For example, the upper limit of the heat treatment temperature for separating the semiconductor substrate can be about 1200 ° C. Further, by setting the temperature of the heat treatment to 700 ° C. or higher, the bonding with the base substrate is further strengthened.

次に、ベース基板に貼り合わせられた半導体層の表面を平坦化し、結晶性を回復させる（図６の工程Ｄに相当）。 Next, the surface of the semiconductor layer bonded to the base substrate is planarized to recover crystallinity (corresponding to Step D in FIG. 6).

ベース基板に密着された半導体層には、脆化領域の形成および脆化領域における半導体基板の分離に伴い結晶欠陥が形成され、また、その平坦性は損なわれている。よって、熱処理を行って、結晶欠陥を低減させると共に、表面の平坦性を向上させるのが好適である。上記熱処理は、８００℃〜１３００℃、代表的には、８５０℃〜１２００℃の温度条件で行うことが望ましい。このような比較的高温の条件での熱処理を行うことにより、結晶欠陥を十分に低減し、表面の平坦性を向上させることが可能である。 Crystal defects are formed in the semiconductor layer in close contact with the base substrate along with the formation of the embrittled region and the separation of the semiconductor substrate in the embrittled region, and the flatness is impaired. Therefore, it is preferable to perform heat treatment to reduce crystal defects and improve surface flatness. The heat treatment is desirably performed at a temperature of 800 ° C. to 1300 ° C., typically 850 ° C. to 1200 ° C. By performing heat treatment under such a relatively high temperature condition, crystal defects can be sufficiently reduced and surface flatness can be improved.

熱処理には、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、抵抗加熱炉、マイクロ波加熱装置などを用いることができる。例えば、抵抗加熱炉を用いる場合には、９５０℃〜１１５０℃で１分〜４時間程度の熱処理を行えばよい。なお、半導体基板を分離させる際の熱処理を高温で行って、当該熱処理に代えることもできる。 An RTA (Rapid Thermal Anneal) apparatus, a resistance heating furnace, a microwave heating apparatus, or the like can be used for the heat treatment. For example, when a resistance heating furnace is used, heat treatment may be performed at 950 ° C. to 1150 ° C. for about 1 minute to 4 hours. Note that the heat treatment for separating the semiconductor substrate can be performed at a high temperature to replace the heat treatment.

熱処理前または熱処理後において、半導体層にレーザビームを照射しても良い。レーザビームを照射することによって、熱処理では修復しきれない結晶欠陥をも修復することが可能である。レーザビーム照射の詳細については、先の実施の形態を参酌できる。 The semiconductor layer may be irradiated with a laser beam before or after the heat treatment. Irradiation with a laser beam can repair crystal defects that cannot be repaired by heat treatment. For details of laser beam irradiation, the above embodiment can be referred to.

また、熱処理前または熱処理後には、半導体層上方の半導体領域を研磨等によって除去し、表面を平坦化しても良い。当該平坦化処理によって、半導体層表面を一層平坦にすることができる。具体的に研磨は、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）または液体ジェット研磨などにより、行うことができる。なお、当該処理によって、半導体層が薄膜化されることもある。 Further, before or after the heat treatment, the semiconductor region above the semiconductor layer may be removed by polishing or the like to planarize the surface. By the planarization treatment, the surface of the semiconductor layer can be further planarized. Specifically, the polishing can be performed by chemical mechanical polishing (CMP) or liquid jet polishing. Note that the semiconductor layer may be thinned by the treatment.

また、半導体層上方の半導体領域をエッチングによって除去し、平坦化することもできる。上記エッチングには、例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）エッチング法、平行平板型（容量結合型）エッチング法、マグネトロンプラズマエッチング法、２周波プラズマエッチング法またはヘリコン波プラズマエッチング法等のドライエッチング法を用いることができる。なお、上記研磨と上記エッチングの両方を用いて平坦化してもよい。 Further, the semiconductor region above the semiconductor layer can be removed by etching and planarized. Examples of the etching include a reactive ion etching (RIE) method, an ICP (Inductively Coupled Plasma) etching method, an ECR (Electron Cyclotron Resonance) etching method, a parallel plate type (capacitive coupling type) etching method, and a magnetron. A dry etching method such as a plasma etching method, a two-frequency plasma etching method, or a helicon wave plasma etching method can be used. Note that planarization may be performed using both the polishing and the etching.

また、上記研磨および上記エッチングにより、半導体層の表面を平坦化すると共に、後に形成される半導体素子にとって最適な厚さまで半導体層を薄膜化することができる。 Further, by the polishing and the etching, the surface of the semiconductor layer can be planarized and the semiconductor layer can be thinned to an optimum thickness for a semiconductor element to be formed later.

上述の工程により得られたＳＯＩ基板を、その後の半導体装置の製造工程に用いて、各種の半導体装置を作製することができる。 Various semiconductor devices can be manufactured by using the SOI substrate obtained by the above-described process in the subsequent manufacturing process of the semiconductor device.

次に、半導体基板１２１に再生処理を施し、再生半導体基板を製造する（図６の工程Ｅに相当）。再生処理の詳細については、先の実施の形態を参酌することができる。 Next, the semiconductor substrate 121 is subjected to a regeneration process to manufacture a recycled semiconductor substrate (corresponding to step E in FIG. 6). For the details of the reproduction process, the previous embodiment can be referred to.

本実施の形態で示したように、再生処理工程を経た半導体基板を繰り返し使用することによって、ＳＯＩ基板の製造コストを低減することができる。特に、本実施の形態等において示すような高温での熱処理を用いる場合には、ボンド基板にごくわずかな欠陥が残存する場合であっても、良好な特性を有するＳＯＩ基板を製造することが可能である。 As shown in this embodiment mode, the manufacturing cost of an SOI substrate can be reduced by repeatedly using a semiconductor substrate that has undergone a regeneration treatment process. In particular, when heat treatment at a high temperature as shown in this embodiment mode or the like is used, an SOI substrate having favorable characteristics can be manufactured even if a very few defects remain in the bond substrate. It is.

本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 The structure described in this embodiment can be combined as appropriate with any of the structures described in the other embodiments.

（実施の形態４）
先の実施の形態において作製されたＳＯＩ基板を用いた半導体装置の一例を、図７に示す。 (Embodiment 4)
FIG. 7 illustrates an example of a semiconductor device using the SOI substrate manufactured in the above embodiment.

図７は、ｎチャネル型薄膜トランジスタであるトランジスタ２８０、およびｐチャネル型薄膜トランジスタであるトランジスタ２８１を有する半導体装置の一例である。トランジスタ２８０、トランジスタ２８１は、絶縁層１２３および絶縁層１２２を介してベース基板１２０上に形成されている。このような複数の薄膜トランジスタ（ＴＦＴ）を組み合わせることで、各種の半導体装置を形成することができる。以下、図７に示す半導体装置の作製方法について説明する。 FIG. 7 illustrates an example of a semiconductor device including the transistor 280 which is an n-channel thin film transistor and the transistor 281 which is a p-channel thin film transistor. The transistor 280 and the transistor 281 are formed over the base substrate 120 with the insulating layer 123 and the insulating layer 122 interposed therebetween. Various semiconductor devices can be formed by combining such a plurality of thin film transistors (TFTs). Hereinafter, a method for manufacturing the semiconductor device illustrated in FIGS.

はじめに、ＳＯＩ基板を用意する。ＳＯＩ基板としては、先の実施の形態で作製したＳＯＩ基板を用いることができる。 First, an SOI substrate is prepared. As the SOI substrate, the SOI substrate manufactured in the above embodiment can be used.

次に、エッチングにより、半導体層を分離して島状の半導体層２５１、半導体層２５２を形成する。半導体層２５１はｎチャネル型のＴＦＴを構成し、半導体層２５２はｐチャネル型のＴＦＴを構成する。 Next, the semiconductor layers are separated by etching to form island-shaped semiconductor layers 251 and 252. The semiconductor layer 251 constitutes an n-channel TFT, and the semiconductor layer 252 constitutes a p-channel TFT.

半導体層２５１、半導体層２５２上に絶縁層２５４を形成した後、絶縁層２５４を介して、半導体層２５１上にゲート電極２５５を形成し、半導体層２５２上にゲート電極２５６を形成する。 After the insulating layer 254 is formed over the semiconductor layers 251 and 252, the gate electrode 255 is formed over the semiconductor layer 251 with the insulating layer 254 interposed therebetween, and the gate electrode 256 is formed over the semiconductor layer 252.

なお、半導体層には、ＴＦＴのしきい値電圧を制御するために、ホウ素、アルミニウム、ガリウムなどのアクセプタとなる不純物元素、またはリン、ヒ素などのドナーとなる不純物元素を添加しておくことが望ましい。例えば、ｎチャネル型ＴＦＴが形成される領域にアクセプタとなる不純物元素を添加し、ｐチャネル型ＴＦＴが形成される領域にドナーとなる不純物元素を添加する。 Note that an impurity element serving as an acceptor such as boron, aluminum, or gallium or an impurity element serving as a donor such as phosphorus or arsenic is added to the semiconductor layer in order to control the threshold voltage of the TFT. desirable. For example, an impurity element serving as an acceptor is added to a region where an n-channel TFT is formed, and an impurity element serving as a donor is added to a region where a p-channel TFT is formed.

次に、半導体層２５１にｎ型の低濃度不純物領域２５７を形成し、半導体層２５２にｐ型の高濃度不純物領域２５９を形成する。具体的には、まず、ｐチャネル型ＴＦＴとなる半導体層２５２をレジストマスクで覆い、不純物元素を半導体層２５１に添加して、半導体層２５１にｎ型の低濃度不純物領域２５７を形成する。添加する不純物元素としては、リンまたはヒ素を用いればよい。ゲート電極２５５がマスクとなることにより、半導体層２５１に自己整合的にｎ型の低濃度不純物領域２５７が形成される。また、半導体層２５１のゲート電極２５５と重なる領域はチャネル形成領域２５８となる。次に、半導体層２５２を覆うマスクを除去した後、ｎチャネル型ＴＦＴとなる半導体層２５１をレジストマスクで覆う。そして、不純物元素を半導体層２５２に添加する。添加する不純物元素としては、ホウ素、アルミニウム、ガリウム等を用いればよい。ここでは、ゲート電極２５６がマスクとして機能して、半導体層２５２に自己整合的にｐ型の高濃度不純物領域２５９が形成される。半導体層２５２のゲート電極２５６と重なる領域はチャネル形成領域２６０となる。なお、ここでは、ｎ型の低濃度不純物領域２５７を形成した後、ｐ型の高濃度不純物領域２５９を形成する方法を説明したが、先にｐ型の高濃度不純物領域２５９を形成することもできる。 Next, an n-type low concentration impurity region 257 is formed in the semiconductor layer 251, and a p-type high concentration impurity region 259 is formed in the semiconductor layer 252. Specifically, first, a semiconductor layer 252 to be a p-channel TFT is covered with a resist mask, an impurity element is added to the semiconductor layer 251, and an n-type low-concentration impurity region 257 is formed in the semiconductor layer 251. As an impurity element to be added, phosphorus or arsenic may be used. By using the gate electrode 255 as a mask, an n-type low concentration impurity region 257 is formed in the semiconductor layer 251 in a self-aligning manner. Further, a region of the semiconductor layer 251 that overlaps with the gate electrode 255 becomes a channel formation region 258. Next, after removing the mask covering the semiconductor layer 252, the semiconductor layer 251 to be an n-channel TFT is covered with a resist mask. Then, an impurity element is added to the semiconductor layer 252. As the impurity element to be added, boron, aluminum, gallium, or the like may be used. Here, the gate electrode 256 functions as a mask, and a p-type high concentration impurity region 259 is formed in the semiconductor layer 252 in a self-aligning manner. A region overlapping with the gate electrode 256 of the semiconductor layer 252 becomes a channel formation region 260. Although the method of forming the p-type high-concentration impurity region 259 after forming the n-type low-concentration impurity region 257 has been described here, the p-type high-concentration impurity region 259 may be formed first. it can.

次に、半導体層２５１を覆うレジストマスクを除去した後、プラズマＣＶＤ法等によって、窒化シリコン等の窒化物や酸化シリコン等の酸化物を含む単層構造または積層構造の絶縁層を形成する。そして、当該絶縁層に垂直方向の異方性エッチングを適用することで、ゲート電極２５５、ゲート電極２５６の側面に接するサイドウォール絶縁層２６１、サイドウォール絶縁層２６２を形成する。なお、上記異方性エッチングにより、絶縁層２５４もエッチングされる。 Next, after removing the resist mask covering the semiconductor layer 251, an insulating layer having a single-layer structure or a stacked structure including a nitride such as silicon nitride or an oxide such as silicon oxide is formed by a plasma CVD method or the like. Then, anisotropic etching in the vertical direction is applied to the insulating layer, so that the side wall insulating layer 261 and the side wall insulating layer 262 in contact with the side surfaces of the gate electrode 255 and the gate electrode 256 are formed. Note that the insulating layer 254 is also etched by the anisotropic etching.

次に、半導体層２５２をレジストマスクで覆い、半導体層２５１に高ドーズ量で不純物元素を添加する。これにより、ゲート電極２５５およびサイドウォール絶縁層２６１がマスクとなり、ｎ型の高濃度不純物領域２６７が形成される。 Next, the semiconductor layer 252 is covered with a resist mask, and an impurity element is added to the semiconductor layer 251 with a high dose. Thereby, gate electrode 255 and sidewall insulating layer 261 are used as a mask, and n-type high concentration impurity region 267 is formed.

不純物元素の活性化処理（熱処理）の後、水素を含む絶縁層２６８を形成する。絶縁層２６８を形成後、３５０℃以上４５０℃以下の温度による熱処理を行い、絶縁層２６８中に含まれる水素を半導体層２５１、半導体層２５２中に拡散させる。絶縁層２６８は、プロセス温度が３５０℃以下のプラズマＣＶＤ法により窒化シリコンまたは窒化酸化シリコンを堆積することで形成できる。半導体層２５１、半導体層２５２に水素を供給することで、半導体層２５１や半導体層２５２中、またはこれらと絶縁層２５４との界面での捕獲中心となるような欠陥を効果的に補償することができる。 After the impurity element activation treatment (heat treatment), an insulating layer 268 containing hydrogen is formed. After the insulating layer 268 is formed, heat treatment is performed at a temperature of 350 ° C. to 450 ° C. to diffuse hydrogen contained in the insulating layer 268 into the semiconductor layer 251 and the semiconductor layer 252. The insulating layer 268 can be formed by depositing silicon nitride or silicon nitride oxide by a plasma CVD method with a process temperature of 350 ° C. or lower. By supplying hydrogen to the semiconductor layer 251 and the semiconductor layer 252, defects that become trapping centers in the semiconductor layer 251 and the semiconductor layer 252 or at the interface between them and the insulating layer 254 can be effectively compensated. it can.

その後、層間絶縁層２６９を形成する。層間絶縁層２６９は、酸化シリコン、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）などの無機材料を含む絶縁膜、または、ポリイミド、アクリルなどの有機材料を含む絶縁膜、を用いた単層構造または積層構造とすることができる。層間絶縁層２６９にコンタクトホールを形成した後、配線２７０を形成する。配線２７０の形成には、例えば、アルミニウム膜またはアルミニウム合金膜などの低抵抗金属膜をバリアメタル膜で挟んだ３層構造の導電膜を用いることができる。バリアメタル膜は、モリブデン、クロム、チタンなどを用いて形成することができる。 After that, an interlayer insulating layer 269 is formed. The interlayer insulating layer 269 has a single-layer structure or a stacked structure using an insulating film containing an inorganic material such as silicon oxide or BPSG (Boron Phosphorus Silicon Glass), or an insulating film containing an organic material such as polyimide or acrylic. be able to. After a contact hole is formed in the interlayer insulating layer 269, a wiring 270 is formed. For the formation of the wiring 270, for example, a conductive film having a three-layer structure in which a low-resistance metal film such as an aluminum film or an aluminum alloy film is sandwiched between barrier metal films can be used. The barrier metal film can be formed using molybdenum, chromium, titanium, or the like.

以上の工程により、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを有する半導体装置を作製することができる。本実施の形態の半導体装置に用いるＳＯＩ基板は、先の実施の形態で示したように、非常に低コストに製造される。このため、半導体装置の製造に係るコストを低減することが可能である。 Through the above steps, a semiconductor device having an n-channel TFT and a p-channel TFT can be manufactured. The SOI substrate used in the semiconductor device of this embodiment is manufactured at a very low cost as shown in the previous embodiment. For this reason, it is possible to reduce the cost concerning manufacture of a semiconductor device.

なお、本実施の形態では、図７に係る半導体装置およびその作製方法について説明したが、本発明の一態様に係る半導体装置の構成はこれに限定されない。半導体装置は、ＴＦＴの他、容量素子、抵抗素子、光電変換素子、発光素子などを有していても良い。 Note that in this embodiment, the semiconductor device and the manufacturing method thereof according to FIGS. 7A to 7C are described; however, the structure of the semiconductor device according to one embodiment of the present invention is not limited thereto. The semiconductor device may include a capacitor, a resistor, a photoelectric conversion element, a light-emitting element, and the like in addition to the TFT.

なお、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。 Note that the structure described in this embodiment can be combined as appropriate with any of the structures described in the other embodiments.

本実施例では、ＳＯＩ基板の作製で生じる半導体基板に対して、絶縁層の除去、および、各種エッチャントを用いるウェットエッチングを行った。以下に、その結果を示す。 In this example, the insulating layer was removed and wet etching using various etchants was performed on the semiconductor substrate produced in the manufacture of the SOI substrate. The results are shown below.

まず、本実施例で用いた半導体基板について説明する。 First, the semiconductor substrate used in this example will be described.

本実施例では、半導体基板として５インチ角の矩形状単結晶シリコン基板を用いた。まず、半導体基板をＨＣｌ雰囲気下で熱酸化し、基板表面に１００ｎｍの厚さの熱酸化膜を形成した。熱酸化の条件は、９５０℃で４時間であり、熱酸化の雰囲気は、ＨＣｌが酸素に対して３体積％の割合で含まれるものとした。 In this embodiment, a rectangular single crystal silicon substrate of 5 inches square is used as the semiconductor substrate. First, the semiconductor substrate was thermally oxidized in an HCl atmosphere to form a thermal oxide film having a thickness of 100 nm on the substrate surface. The thermal oxidation conditions were 950 ° C. for 4 hours, and the thermal oxidation atmosphere contained HCl at a rate of 3% by volume with respect to oxygen.

次に、熱酸化膜の表面からイオンドーピング装置を用いて半導体基板にイオンビームを照射した。本実施例では、水素ガスを励起してプラズマを生成し、質量分離せずにプラズマ中に含まれるイオンを加速し、加速されたイオンを半導体基板に打ち込むことで、半導体基板に脆化領域を形成した。イオンドーピングの条件は、加速電圧を４０ｋＶ、ドーズを２．０×１０１６ｉｏｎｓ／ｃｍ２とした。 Next, the semiconductor substrate was irradiated with an ion beam from the surface of the thermal oxide film using an ion doping apparatus. In this embodiment, plasma is generated by exciting hydrogen gas, ions contained in the plasma are accelerated without mass separation, and the embrittled region is formed in the semiconductor substrate by implanting the accelerated ions into the semiconductor substrate. Formed. The ion doping conditions were an acceleration voltage of 40 kV and a dose of 2.0 × 10 16 ions / cm 2 .

そして、半導体基板を、熱酸化膜を介してガラス基板に貼り合わせた。その後、２００℃で１２０分の熱処理を行い、さらに、６００℃で１２０分の熱処理を行って、脆化領域において半導体基板から薄膜の単結晶シリコン層を分離した。これにより、ＳＯＩ基板が作製されると共に、周縁部に凸部を有する半導体基板が作製された。 And the semiconductor substrate was bonded together to the glass substrate through the thermal oxide film. After that, heat treatment was performed at 200 ° C. for 120 minutes, and further, heat treatment was performed at 600 ° C. for 120 minutes to separate the thin single crystal silicon layer from the semiconductor substrate in the embrittled region. Thus, an SOI substrate was manufactured and a semiconductor substrate having a convex portion at the peripheral edge was manufactured.

次に、上述の半導体基板に対する処理について説明する。 Next, processing for the above-described semiconductor substrate will be described.

まず、半導体基板を覆うように形成されている絶縁層を除去するために、半導体基板にフッ酸とフッ化アンモニウムと界面活性剤を含む混合液（ステラケミファ社製、商品名：ＬＡＬ５００）を用いたウェットエッチング処理を施した。このとき、液温は室温、エッチング時間は３００秒とした。 First, in order to remove the insulating layer formed so as to cover the semiconductor substrate, a mixed solution containing hydrofluoric acid, ammonium fluoride, and a surfactant (product name: LAL500, manufactured by Stella Chemifa Corporation) is used for the semiconductor substrate. Wet etching treatment was applied. At this time, the liquid temperature was room temperature and the etching time was 300 seconds.

次に、絶縁層を除去した半導体基板に対して、フッ酸と硝酸と酢酸とを１：３：１０の体積比で混合した混合液（以下、混合液Ａ）、フッ酸と硝酸と酢酸とを１：１００：１００の体積比で混合した混合液（以下、混合液Ｂ）、フッ酸と硝酸と酢酸とを１：０．１：１０の体積比で混合した混合液（以下、混合液Ｃ）、フッ酸と硝酸と酢酸とを１：１０：１０の体積比で混合した混合液（以下、混合液Ｄ）、フッ酸と過酸化水素水とを１：５の体積比で混合した混合液（以下、混合液Ｅ）、ＴＭＡＨ（Ｔｅｔｒａ Ｍｅｔｈｙｌ Ａｍｍｏｎｉｕｍ Ｈｙｄｒｏｘｉｄｅ）を２．３８ｗｔ％含む水溶液（以下、ＴＭＡＨ水溶液）のいずれかエッチャントとして用いてウェットエッチングを行った。上記混合液Ａ〜混合液Ｅの作製においては、フッ酸は濃度が５０重量％のもの（ステラケミファ社製）、硝酸は濃度が７０重量％のもの（和光純薬株式会社製）、酢酸は、濃度が９７．７重量％のもの（キシダ化学株式会社製）、過酸化水素水は濃度が３１重量％のもの（三菱ガス化学株式会社製）を用いた。また、エッチャントの液温は室温とし、エッチング時間は３０秒、１分、２分、４分、６分、８分のいずれかとした。上記エッチャントの詳細につき、表１に示す。 Next, a mixed solution (hereinafter referred to as a mixed solution A) in which hydrofluoric acid, nitric acid, and acetic acid are mixed at a volume ratio of 1: 3: 10 to the semiconductor substrate from which the insulating layer has been removed, hydrofluoric acid, nitric acid, and acetic acid. Is mixed at a volume ratio of 1: 100: 100 (hereinafter referred to as “mixture B”), and a mixed solution of hydrofluoric acid, nitric acid and acetic acid is mixed at a volume ratio of 1: 0.1: 10 (hereinafter referred to as “mixed liquid”). C), a mixed liquid in which hydrofluoric acid, nitric acid, and acetic acid were mixed at a volume ratio of 1:10:10 (hereinafter, mixed liquid D), and hydrofluoric acid and hydrogen peroxide solution were mixed at a volume ratio of 1: 5. Wet etching was performed using either a mixed solution (hereinafter referred to as mixed solution E) or an aqueous solution (hereinafter referred to as TMAH aqueous solution) containing 2.38 wt% of TMAH (Tetra Methyl Ammonium Hydroxide) as an etchant. In the preparation of the mixed solution A to the mixed solution E, hydrofluoric acid has a concentration of 50% by weight (manufactured by Stella Chemifa), nitric acid has a concentration of 70% by weight (manufactured by Wako Pure Chemical Industries, Ltd.), and acetic acid is The one having a concentration of 97.7% by weight (manufactured by Kishida Chemical Co., Ltd.) and the hydrogen peroxide solution having a concentration of 31% by weight (manufactured by Mitsubishi Gas Chemical Co., Ltd.) were used. The etchant liquid temperature was room temperature, and the etching time was 30 seconds, 1 minute, 2 minutes, 4 minutes, 6 minutes, or 8 minutes. Details of the etchant are shown in Table 1.

上述の６種類のエッチャントを用いてそれぞれの時間でウェットエッチングを行った半導体基板に、基板周縁部の段差測定（小坂研究所株式会社製サーフコーダー（段差測定装置）ＥＴ４１００を使用）、および、基板中央部のエッチング量測定（ラップマスターＳＦＴ株式会社製Ｓｏｒｔｅｒ１０００およびキーエンス社製ＬＫ−Ｇ３０を使用）を行った。また、混合液Ａを用いてエッチングを行った基板に対しては、基板周縁部の写真撮影（オリンパス株式会社製光学顕微鏡ＭＸ６１Ｌを使用、ノマルスキー像）を行った。ここで、基板中央部とは段差の形成された基板周縁部を除く領域を指すものとする。 Step measurement of the periphery of the substrate (using a surf coder (step difference measuring device) ET4100 manufactured by Kosaka Laboratories) on the semiconductor substrate wet-etched at each time using the above-described six kinds of etchants, and the substrate The etching amount of the central part was measured (Sorter 1000 manufactured by Lapmaster SFT Corporation and LK-G30 manufactured by Keyence Corporation were used). In addition, for the substrate etched using the mixed solution A, a photograph of the periphery of the substrate (using an optical microscope MX61L manufactured by Olympus Corporation, Nomarski image) was performed. Here, the central portion of the substrate refers to a region excluding the peripheral portion of the substrate where a step is formed.

図８（Ａ）に、半導体基板が分離した直後の周縁部の光学顕微鏡写真を、図８（Ｂ）に、絶縁層を除去した後の光学顕微鏡写真を示す。また、図９（Ａ）および図９（Ｂ）に、それぞれ図８（Ａ）および図８（Ｂ）に対応する基板周縁部の段差測定の結果を示す。ここで、段差測定結果のグラフは、縦軸が基板中央部を基準（０とする）とした時の段差（μｍ）を示し、横軸が半導体基板の幅（ｍｍ）を示す。これは、以降の段差測定のグラフについても同様である。 FIG. 8A shows an optical micrograph of the peripheral edge immediately after the semiconductor substrate is separated, and FIG. 8B shows an optical micrograph after the insulating layer is removed. 9A and 9B show the results of the step measurement at the peripheral edge of the substrate corresponding to FIGS. 8A and 8B, respectively. Here, in the graph of the level difference measurement results, the vertical axis indicates the level difference (μm) when the center of the substrate is the reference (0), and the horizontal axis indicates the width (mm) of the semiconductor substrate. The same applies to the graphs of the subsequent step measurement.

図８（Ａ）および図８（Ｂ）では、写真左側が基板周縁部の段差を示している。図８（Ａ）では、残存した絶縁層が観察され、図８（Ｂ）では、絶縁層が除去され、さらに下層の残存したシリコンが観察されている。また、基板周縁部では、微小ボイドによる凹凸が形成されており、平坦性が低いことがうかがわれる。写真右側では、基板中央部のシリコンが観察される。 8A and 8B, the left side of the photograph shows a step at the peripheral edge of the substrate. In FIG. 8A, the remaining insulating layer is observed, and in FIG. 8B, the insulating layer is removed, and the remaining silicon in the lower layer is observed. Moreover, the unevenness | corrugation by a microvoid is formed in the peripheral part of a board | substrate, and it seems that flatness is low. On the right side of the photo, silicon in the center of the substrate is observed.

図９（Ａ）および図９（Ｂ）の段差測定のグラフからも同様のことが言える。図９（Ａ）では、基板周縁部と基板中央部の段差が０．２μｍ程度あるのに対し、図９（Ｂ）では、絶縁層が除去され、基板周縁部と基板中央部の段差が０．１μｍ程度に低減されている。 The same can be said from the step measurement graphs of FIGS. 9A and 9B. In FIG. 9A, the step between the substrate peripheral portion and the substrate central portion is about 0.2 μm, whereas in FIG. 9B, the insulating layer is removed and the step between the substrate peripheral portion and the substrate central portion is zero. It is reduced to about 1 μm.

次に、混合液Ａを用いて、３０秒、１分、２分、４分、６分、８分のウェットエッチングを行った半導体基板の、基板周縁部の光学顕微鏡写真を、図１０および図１１に示す。ここで、図１０（Ａ１）および図１０（Ａ２）は３０秒の、図１０（Ｂ１）および図１０（Ｂ２）は１分の、図１０（Ｃ１）および図１０（Ｃ２）は２分の、図１１（Ａ１）および図１１（Ａ２）は４分の、図１１（Ｂ１）および図１１（Ｂ２）は６分の、図１１（Ｃ１）および図１１（Ｃ２）は８分の、各条件における光学顕微鏡写真である。また、図１０および図１１において、（Ａ１）、（Ｂ１）、（Ｃ１）は倍率５０倍の、（Ａ２）、（Ｂ２）、（Ｃ２）は倍率５００倍の光学顕微鏡写真である。 Next, FIG. 10 and FIG. 10 are optical micrographs of the peripheral edge of a semiconductor substrate subjected to wet etching for 30 seconds, 1 minute, 2 minutes, 4 minutes, 6 minutes, and 8 minutes using the mixed solution A. 11 shows. Here, FIG. 10 (A1) and FIG. 10 (A2) are 30 seconds, FIG. 10 (B1) and FIG. 10 (B2) are 1 minute, and FIG. 10 (C1) and FIG. 10 (C2) are 2 minutes. 11 (A1) and FIG. 11 (A2) are 4 minutes, FIG. 11 (B1) and FIG. 11 (B2) are 6 minutes, FIG. 11 (C1) and FIG. 11 (C2) are 8 minutes, It is an optical microscope photograph in conditions. 10 and 11, (A1), (B1), and (C1) are optical micrographs of 50 times magnification, and (A2), (B2), and (C2) are 500 times magnification.

図１２には、基板周縁部の段差測定の結果を示す。図１２（Ａ）は３０秒の、図１２（Ｂ）は１分の、図１２（Ｃ）は２分の、図１２（Ｄ）は４分の、図１２（Ｅ）は６分の、図１２（Ｆ）は８分の、各条件における基板周縁部の段差測定の結果である。 In FIG. 12, the result of the level | step difference measurement of a board | substrate peripheral part is shown. 12 (A) is 30 seconds, FIG. 12 (B) is 1 minute, FIG. 12 (C) is 2 minutes, FIG. 12 (D) is 4 minutes, FIG. 12 (E) is 6 minutes, FIG. 12F shows the result of measuring the step at the peripheral edge of the substrate under each condition for 8 minutes.

さらに、図１３乃至図１７には、混合液Ｂ、混合液Ｃ、混合液Ｄ、混合液Ｅ、ＴＭＡＨ水溶液のいずれかを用いて、３０秒、１分、２分、４分、６分、８分のウェットエッチングを行った半導体基板の基板周縁部の段差測定の結果を示す。図１３は混合液Ｂを、図１４は混合液Ｃを、図１５は混合液Ｄを、図１６は混合液Ｅを、図１７はＴＭＡＨ水溶液を、用いた場合の結果である。図１３乃至図１７の各図において、（Ａ）は３０秒の、（Ｂ）は１分の、（Ｃ）は２分の、（Ｄ）は４分の、（Ｅ）は６分の、（Ｆ）は８分の、各条件における基板周縁部の段差測定の結果を示している。 Furthermore, in FIGS. 13 to 17, any one of the mixed solution B, the mixed solution C, the mixed solution D, the mixed solution E, and the TMAH aqueous solution is used for 30 seconds, 1 minute, 2 minutes, 4 minutes, 6 minutes, The result of the level | step difference measurement of the board | substrate peripheral part of the semiconductor substrate which performed wet etching for 8 minutes is shown. FIG. 13 shows the results when the mixture B is used, FIG. 14 shows the results when the mixture C is used, FIG. 15 shows the results when the mixture D is used, FIG. 16 shows the mixture E, and FIG. 13 to 17, (A) is 30 seconds, (B) is 1 minute, (C) is 2 minutes, (D) is 4 minutes, (E) is 6 minutes, (F) has shown the result of the level | step difference measurement of the board | substrate peripheral part in each condition for 8 minutes.

また、図１８に、混合液Ａと混合液Ｄを用いてウェットエッチングを行った場合の、基板中央部のエッチング量測定の結果を示す。図１８において、丸印は混合液Ａを用いた場合の、四角印は混合液Ｄを用いた場合の結果である。図１８に示すグラフの縦軸は、半導体基板中央部における半導体基板のエッチング量（μｍ）を示し、横軸は、エッチング時間（分）を示している。 FIG. 18 shows the results of measuring the etching amount at the center of the substrate when wet etching is performed using the mixed solution A and the mixed solution D. In FIG. 18, circles indicate the results when the mixed solution A is used, and squares indicate the results when the mixed solution D is used. The vertical axis of the graph shown in FIG. 18 indicates the etching amount (μm) of the semiconductor substrate in the central portion of the semiconductor substrate, and the horizontal axis indicates the etching time (minutes).

ここで、基板中央部のエッチング量の測定は、エッチング前後における基板中央部の基板厚みの変化から算出している。また、基板厚みは、測定ステージ（ラップマスターＳＦＴ株式会社製Ｓｏｒｔｅｒ１０００）の上下に設けたレーザ変位計（キーエンス社製ＬＫ−Ｇ３０）の差分により求めた。基板厚みの測定は、基板中央部の１０７ｍｍ角の領域において、測定点数を１０点×１０点として行った。また、それらの平均値の比較により基板中央部のエッチング量を求めた。レーザ変位計の繰り返し精度は±０．０５μｍであり、基板厚みの繰り返し精度は±０．５μｍである。 Here, the measurement of the etching amount at the center of the substrate is calculated from the change in the substrate thickness at the center of the substrate before and after the etching. The substrate thickness was determined from the difference between laser displacement meters (LK-G30 manufactured by Keyence) provided above and below the measurement stage (Sorter 1000 manufactured by Lapmaster SFT Co., Ltd.). The substrate thickness was measured at 10 × 10 points in a 107 mm square area at the center of the substrate. Moreover, the etching amount of the center part of the board | substrate was calculated | required by the comparison of those average values. The repeatability of the laser displacement meter is ± 0.05 μm, and the repeatability of the substrate thickness is ± 0.5 μm.

図１０および図１１に示す光学顕微鏡写真の比較から、写真左側の凸部による段差が、エッチング時間が増えるにつれて低減されている様子が分かる。例えば、図１１（Ａ）に示すエッチング時間が４分の場合には、段差はほとんど存在しない。図１２に示す段差測定のグラフからも同様のことが言える。また、図１２より、混合液Ａを用いたウェットエッチングでは、まず、基板周縁部の段差に、基板平面に対して垂直な方向に縦穴が形成され、その縦穴を拡大するようにエッチングが進行する。これは、基板周縁部の段差を形成する半導体領域（結晶欠陥や微小ボイドを有する損傷半導体領域）に混合液Ａが浸透し、当該半導体領域の内部から段差が除去されることを示している。このような混合液Ａによるウェットエッチングの様子は、後述する他のエッチャントの場合とは異なる傾向にある。 From comparison of the optical micrographs shown in FIGS. 10 and 11, it can be seen that the level difference due to the convex portion on the left side of the photo is reduced as the etching time increases. For example, when the etching time shown in FIG. 11A is 4 minutes, there is almost no step. The same can be said from the step measurement graph shown in FIG. Further, as shown in FIG. 12, in the wet etching using the mixed solution A, first, a vertical hole is formed in a step perpendicular to the substrate plane in the step at the peripheral edge of the substrate, and the etching proceeds so as to enlarge the vertical hole. . This indicates that the mixed solution A penetrates into a semiconductor region (a damaged semiconductor region having crystal defects or microvoids) forming a step at the peripheral edge of the substrate, and the step is removed from the inside of the semiconductor region. The state of wet etching with such a mixed solution A tends to be different from that of other etchants described later.

また、図１８に示す半導体基板の中央部の半導体基板のエッチング量のグラフから、少なくともエッチング時間６分までは、半導体基板のエッチング量は十分に小さく、基板厚み測定における誤差の範囲内にある。 Further, from the graph of the etching amount of the semiconductor substrate in the central portion of the semiconductor substrate shown in FIG. 18, the etching amount of the semiconductor substrate is sufficiently small and within the error range in the substrate thickness measurement until at least the etching time of 6 minutes.

表２には、エッチング時間と、半導体基板中央部のエッチング量（μｍ）、半導体基板周縁部のエッチング量（μｍ）、との関係を示す。また、半導体基板中央部のエッチング量と半導体基板周縁部のエッチング量とから求めたエッチング選択比（選択比１）と、差分の選択比（選択比２）を合わせて示す。 Table 2 shows the relationship between the etching time, the etching amount (μm) at the central portion of the semiconductor substrate, and the etching amount (μm) at the peripheral portion of the semiconductor substrate. Further, an etching selection ratio (selection ratio 1) obtained from the etching amount at the central portion of the semiconductor substrate and the etching amount at the peripheral edge portion of the semiconductor substrate and the selection ratio of the difference (selection ratio 2) are shown together.

ここで、選択比１は、基板周縁部の段差（幅０．１ｍｍの領域）におけるエッチング量の平均値を、基板中央部のエッチング量の平均値で割ったものである。また、差分の選択比（選択比２）は、それぞれ、０分−１分の間におけるエッチング量、１分−２分の間におけるエッチング量、２分−４分の間におけるエッチング量、４分−６分の間におけるエッチング量から求めた選択比である。例えば、１分−２分の間における半導体基板中央部のエッチング量は、０．１４−０．０９６＝０．０４４（μｍ）であり、半導体基板周縁部のエッチング量は、０．２２５−０．１０１＝０．１２４（μｍ）であるから、この場合の選択比２は０．１２４／０．０４４＝２．８１８となる。 Here, the selection ratio 1 is obtained by dividing the average value of the etching amount at the level difference (region having a width of 0.1 mm) at the peripheral edge of the substrate by the average value of the etching amount at the center of the substrate. The difference selection ratio (selection ratio 2) is the etching amount between 0 minutes and 1 minute, the etching amount between 1 minute and 2 minutes, the etching amount between 2 minutes and 4 minutes, and 4 minutes, respectively. This is the selectivity obtained from the etching amount during -6 minutes. For example, the etching amount at the central portion of the semiconductor substrate during 1 minute to 2 minutes is 0.14-0.096 = 0.044 (μm), and the etching amount at the peripheral portion of the semiconductor substrate is 0.225-0. Since .101 = 0.124 (μm), the selection ratio 2 in this case is 0.124 / 0.044 = 2.818.

表２より、差分の選択比（選択比２）は、エッチング時間と共に変動することが分かる。具体的には、エッチング開始から間もない時点では１程度であった選択比が、２以上となり、再び１程度に戻る。これは、次の理由によるものと考察される。まず、エッチング開始時には、半導体基板周縁部の損傷半導体領域が除去されると共に、半導体基板中央部に残存する損傷半導体領域が除去されることになるため、半導体基板周縁部と半導体基板中央部では、エッチングレートは大きく異ならない。つまり、選択比は１程度となる。半導体基板中央部の損傷半導体領域が除去された後には、半導体基板中央部ではエッチングレートが低下するのに対して、半導体基板周縁部では未だ損傷半導体領域が残存しており、エッチングレートは低下しない。このため、選択比は大きくなる（具体的には、２以上となる）。その後、半導体基板周縁部における損傷半導体領域が除去されることにより、半導体基板周縁部と半導体基板中央部のエッチングレートが同程度となる。つまり、選択比は１程度に戻る。このような選択比の変動を伴い、損傷半導体領域が選択的に除去されるといえる。 From Table 2, it can be seen that the difference selection ratio (selection ratio 2) varies with the etching time. Specifically, the selection ratio, which was about 1 at the time immediately after the start of etching, becomes 2 or more and returns to about 1 again. This is considered to be due to the following reason. First, at the start of etching, the damaged semiconductor region at the periphery of the semiconductor substrate is removed and the damaged semiconductor region remaining at the center of the semiconductor substrate is removed. Etching rates are not significantly different. That is, the selection ratio is about 1. After the damaged semiconductor region in the central part of the semiconductor substrate is removed, the etching rate decreases in the central part of the semiconductor substrate, but the damaged semiconductor region still remains in the peripheral part of the semiconductor substrate, and the etching rate does not decrease. . For this reason, the selection ratio is increased (specifically, 2 or more). Thereafter, the damaged semiconductor region in the peripheral portion of the semiconductor substrate is removed, so that the etching rates of the peripheral portion of the semiconductor substrate and the central portion of the semiconductor substrate become approximately the same. That is, the selection ratio returns to about 1. It can be said that the damaged semiconductor region is selectively removed with such a change in the selection ratio.

また、エッチング時間２分および４分の選択比１はそれぞれ１．６０７、１．７４８と高い。そして、１分−２分、２分−４分の選択比２についても、それぞれ、２．８１８、２．６０９と高い。このように、エッチャントとして混合液Ａ（フッ酸と硝酸と酢酸とを１：３：１０の体積比で混合した混合液）を用いることにより、短時間で半導体基板周縁部の段差（凸部）を選択的に除去できる。 Further, the selection ratio 1 for the etching time of 2 minutes and 4 minutes is as high as 1.607 and 1.748, respectively. The selection ratio 2 of 1 minute-2 minutes and 2 minutes-4 minutes is also high at 2.818 and 2.609, respectively. As described above, by using the mixed solution A (a mixed solution in which hydrofluoric acid, nitric acid, and acetic acid are mixed at a volume ratio of 1: 3: 10) as an etchant, a step (convex portion) at the peripheral edge of the semiconductor substrate can be obtained in a short time. Can be selectively removed.

混合液Ｂを用いたエッチングでは、エッチングの進行が遅く、エッチング時間を８分としても段差が除去されていないことが分かる（図１３参照）。また、混合液Ａの場合と異なり、基板周縁部の段差は表面から徐々にエッチングされ、深い縦穴は形成されない。このように、混合液Ｂを用いて半導体基板をエッチングしても、基板周縁部の段差は除去されない、または、段差の除去に長時間を要することが分かった。 In the etching using the mixed solution B, it can be seen that the progress of the etching is slow and the step is not removed even if the etching time is 8 minutes (see FIG. 13). Further, unlike the case of the mixed liquid A, the step at the peripheral edge of the substrate is gradually etched from the surface, and no deep vertical hole is formed. Thus, it was found that even when the semiconductor substrate was etched using the mixed solution B, the step at the peripheral edge of the substrate was not removed, or it took a long time to remove the step.

混合液Ｃを用いたエッチングでは、基板周縁部の段差は除去されない（図１４参照）。このように、混合液Ｃを用いて半導体基板をエッチングしても、半導体基板のエッチングはほとんど進行しないことが分かった。 In the etching using the mixed liquid C, the step at the peripheral edge of the substrate is not removed (see FIG. 14). Thus, it was found that even when the semiconductor substrate was etched using the mixed solution C, the etching of the semiconductor substrate hardly progressed.

混合液Ｄを用いたエッチングでは、基板中央部のエッチング量はエッチング時間に比例して増加する（図１８参照）が、基板周縁部の段差は、維持されたままである（図１５参照）。このように、混合液Ｄをエッチング液として用いても、半導体基板全体が一様にエッチングされ、基板周縁部の段差を選択的に除去することができないことが分かった。 In the etching using the mixed solution D, the etching amount at the center of the substrate increases in proportion to the etching time (see FIG. 18), but the step at the peripheral edge of the substrate remains maintained (see FIG. 15). Thus, it was found that even when the mixed solution D was used as the etching solution, the entire semiconductor substrate was etched uniformly, and the step at the peripheral edge of the substrate could not be selectively removed.

混合液Ｅを用いたエッチングでは、混合液Ｃを用いた場合と同様に、基板周縁部の段差は除去されない（図１６参照）。このように、混合液Ｅを用いて半導体基板をエッチングしても、半導体基板のエッチングはほとんど進行しないことが分かった。 In the etching using the mixed solution E, the step at the peripheral edge of the substrate is not removed as in the case of using the mixed solution C (see FIG. 16). Thus, it was found that even when the semiconductor substrate was etched using the mixed solution E, the etching of the semiconductor substrate hardly progressed.

ＴＭＡＨ水溶液を用いたエッチングでは、エッチングの進行が遅く、エッチング時間を８分としても段差が除去されていない（図１７参照）。このように、ＴＭＡＨ水溶液を用いて半導体基板をエッチングしても、基板周縁部の段差は除去されない、または、段差の除去に長時間を要することが分かった。 In the etching using the TMAH aqueous solution, the progress of the etching is slow, and the step is not removed even if the etching time is 8 minutes (see FIG. 17). Thus, it has been found that even when the semiconductor substrate is etched using the TMAH aqueous solution, the step at the peripheral edge of the substrate is not removed or it takes a long time to remove the step.

ここで、混合液Ａ、混合液Ｂ、混合液Ｃ、混合液Ｄは、フッ酸、硝酸、酢酸からなる３元系の混合液であり、各要素の役割および反応は次の通りである。 Here, the mixed solution A, the mixed solution B, the mixed solution C, and the mixed solution D are ternary mixed solutions composed of hydrofluoric acid, nitric acid, and acetic acid, and the role and reaction of each element are as follows.

硝酸はシリコンを酸化する。当該反応は、式（１）のように表される。
３Ｓｉ＋４ＨＮＯ３ → ３ＳｉＯ２＋２Ｈ２Ｏ＋４ＮＯ （１） Nitric acid oxidizes silicon. The reaction is expressed as in Formula (1).
3Si + 4HNO 3 → 3SiO 2 + 2H 2 O + 4NO (1)

フッ酸は、酸化シリコンを溶解する。当該反応は、式（２）のように表される。
ＳｉＯ２＋６ＨＦ → ２Ｈ＋＋〔ＳｉＦ６〕２−＋２Ｈ２Ｏ （２） Hydrofluoric acid dissolves silicon oxide. The reaction is expressed as shown in Formula (2).
SiO 2 + 6HF → 2H + + [SiF 6 ] 2 + 2H 2 O (2)

酢酸は混合液の安定化を行うと共に、急激なエッチングを抑制する。 Acetic acid stabilizes the mixed solution and suppresses rapid etching.

このように、フッ酸、硝酸、酢酸からなる３元系の混合液は、式（１）に示すシリコンの酸化と、式（２）に示す酸化シリコンの溶解を繰り返すことにより、シリコンをエッチングする機能を有する。つまり、フッ酸、硝酸、酢酸からなる３元系の混合液において、フッ酸の量が多い場合には、式（１）に示す硝酸によるシリコンの酸化が律速となり、硝酸の量が多い場合には、式（２）に示すフッ酸による酸化シリコンの溶解が律速となる。 In this way, the ternary mixed liquid composed of hydrofluoric acid, nitric acid, and acetic acid etches silicon by repeating the oxidation of silicon shown in formula (1) and the dissolution of silicon oxide shown in formula (2). It has a function. In other words, in a ternary mixture composed of hydrofluoric acid, nitric acid, and acetic acid, when the amount of hydrofluoric acid is large, the oxidation of silicon by nitric acid shown in the formula (1) is rate limiting, and the amount of nitric acid is large. The rate of dissolution of silicon oxide by hydrofluoric acid shown in formula (2) becomes the rate-limiting factor.

このことから、混合液Ｃでは、硝酸の量が少ないためにシリコンの酸化が律速となり、ウェットエッチングが進行しなかったと推測される。これは、過酸化水素がシリコンを酸化する混合液Ｅについても同様である。混合液Ｅでは過酸化水素の酸化力が小さいために、ウェットエッチングが進行しなかったと推測される。 From this, it is presumed that in the liquid mixture C, the amount of nitric acid is small, so that the oxidation of silicon becomes rate limiting, and wet etching has not progressed. The same applies to the mixed solution E in which hydrogen peroxide oxidizes silicon. In the mixed solution E, it is presumed that the wet etching did not proceed because the oxidizing power of hydrogen peroxide was small.

また、混合液Ｄでは、フッ酸および硝酸の量が多いために、式（１）および式（２）の反応が急速に進行し、結果として、基板周縁部と基板中央部との選択比がとれず、基板全体で一様にウェットエッチングされたものと推測される。 Further, in the mixed solution D, since the amounts of hydrofluoric acid and nitric acid are large, the reactions of the formulas (1) and (2) proceed rapidly, and as a result, the selectivity between the substrate peripheral portion and the substrate central portion is increased. It is estimated that the entire substrate was wet etched uniformly.

また、混合液Ｂでは、フッ酸の量が少ないために酸化シリコンの溶解が律速となり、ウェットエッチングが進行しなかったと推測される。フッ酸の量が少なくなると、結晶欠陥や微小ボイドに起因する損傷半導体領域内部からのエッチングが起こりにくく、損傷半導体領域表面からのエッチングが優先的に進行するためである。 In the mixed solution B, since the amount of hydrofluoric acid is small, the dissolution of silicon oxide becomes rate-limiting, and it is estimated that wet etching did not proceed. This is because when the amount of hydrofluoric acid is reduced, etching from the inside of the damaged semiconductor region due to crystal defects and microvoids hardly occurs, and etching from the surface of the damaged semiconductor region proceeds preferentially.

一方で、混合液Ａでは、フッ酸、硝酸、酢酸のバランスが良いため、式（１）または式（２）のいずれかの反応が律速となることがない。また、酢酸によるエッチング抑制の効果が得られるため、基板全体が一様にエッチングされることもない。 On the other hand, in the mixed solution A, since the balance of hydrofluoric acid, nitric acid, and acetic acid is good, the reaction of either formula (1) or formula (2) does not become rate-limiting. Moreover, since the effect of suppressing etching by acetic acid is obtained, the entire substrate is not etched uniformly.

このように、混合液Ａ（フッ酸、硝酸、酢酸の体積比が１：３：１０の混合液）を用いて基板周縁部の段差をエッチングすることによって、基板周縁部と基板中央部の選択比をとりながら、基板周縁部に存在する凸部を短時間で除去することができる。このため、半導体基板の再生処理を確実に、かつ、効率的に行うことが可能である。 In this way, the substrate peripheral portion and the substrate central portion are selected by etching the step at the substrate peripheral portion using the mixed liquid A (mixed liquid having a volume ratio of hydrofluoric acid, nitric acid, and acetic acid of 1: 3: 10). While taking the ratio, the convex portions present on the peripheral edge of the substrate can be removed in a short time. For this reason, it is possible to reliably and efficiently perform the regeneration processing of the semiconductor substrate.

本実施例では、再生処理として、フッ酸と硝酸と酢酸の混合液を用いたウェットエッチング処理とＣＭＰ処理とを組み合わせて用いた場合と、前述のウェットエッチング処理を用いず、主にＣＭＰ処理を用いた場合について、比較した結果を示す。ＣＭＰ処理としては、研磨レートの高い処理の後に、研磨レートの低い処理（仕上げ研磨）を用いた。なお、上述のウェットエッチング処理を用いない場合においては、ウェットエッチング処理を用いる場合と同等の再生処理を実現するために、ＣＭＰ処理の時間を長時間にした。 In this embodiment, as a regeneration process, a wet etching process using a mixed solution of hydrofluoric acid, nitric acid and acetic acid and a CMP process are used in combination, and a CMP process is mainly performed without using the wet etching process described above. The results of comparison are shown for the case of use. As the CMP process, a process with a low polishing rate (finish polishing) was used after a process with a high polishing rate. In the case where the above-described wet etching process is not used, the CMP process is performed for a long time in order to realize a regeneration process equivalent to the case where the wet etching process is used.

再生処理の対象となる半導体基板は、先の実施例と同様にして作製された。詳細については先の実施例を参酌できる。 The semiconductor substrate to be subjected to the regeneration process was manufactured in the same manner as in the previous example. For details, refer to the previous example.

上述のウェットエッチング処理と研磨時間の短いＣＭＰ処理を用いた再生半導体基板（以下、基板Ａ）は、以下のように作製される。 A recycled semiconductor substrate (hereinafter referred to as substrate A) using the above-described wet etching process and CMP process with a short polishing time is manufactured as follows.

まず、半導体基板を覆うように形成されている絶縁層を除去するために、半導体基板にフッ酸とフッ化アンモニウムと界面活性剤を含む混合液（ステラケミファ社製、商品名：ＬＡＬ５００）を用いたウェットエッチング処理を施した。このとき、液温は室温、エッチング時間は３００秒とした。 First, in order to remove the insulating layer formed so as to cover the semiconductor substrate, a mixed solution containing hydrofluoric acid, ammonium fluoride, and a surfactant (product name: LAL500, manufactured by Stella Chemifa Corporation) is used for the semiconductor substrate. Wet etching treatment was applied. At this time, the liquid temperature was room temperature and the etching time was 300 seconds.

次に、絶縁層を除去した半導体基板に対して、フッ酸と硝酸と酢酸とを１：３：１０の体積比で混合した混合液（先の実施例における、混合液Ａに相当）を用いたウェットエッチング処理を施した。このとき、液温は室温、エッチング時間は１２０秒とした。なお、上記混合液の作製において、フッ酸は濃度が５０重量％のもの（ステラケミファ社製）、硝酸は濃度が７０重量％のもの（和光純薬株式会社製）、酢酸は、濃度が９７．７重量％のもの（キシダ化学株式会社製）を用いた。 Next, a mixed solution (corresponding to the mixed solution A in the previous embodiment) in which hydrofluoric acid, nitric acid, and acetic acid are mixed at a volume ratio of 1: 3: 10 is used for the semiconductor substrate from which the insulating layer has been removed. Wet etching treatment was applied. At this time, the liquid temperature was room temperature and the etching time was 120 seconds. In the preparation of the above mixture, hydrofluoric acid has a concentration of 50% by weight (manufactured by Stella Chemifa), nitric acid has a concentration of 70% by weight (manufactured by Wako Pure Chemical Industries, Ltd.), and acetic acid has a concentration of 97%. 7% by weight (Kishida Chemical Co., Ltd.) was used.

次に、半導体基板に高い研磨レートのＣＭＰ処理を行った。当該ＣＭＰ処理では、ポリウレタン地の研磨布、および、シリカ系スラリー液（ニッタ・ハース株式会社製ＩＬＤ１３００、粒径１５０ｎｍ、２０倍希釈）を用いた。また、スラリー流量を２００ｍｌ／ｍｉｎ、研磨圧を０．０２ＭＰａ、スピンドル回転数を３０ｒｐｍ、テーブル回転数を３０ｒｐｍ、処理時間を３分とした。 Next, CMP processing at a high polishing rate was performed on the semiconductor substrate. In the CMP treatment, a polyurethane-based polishing cloth and a silica-based slurry liquid (ILD1300 manufactured by Nitta Haas Co., Ltd., particle size 150 nm, diluted 20 times) were used. The slurry flow rate was 200 ml / min, the polishing pressure was 0.02 MPa, the spindle rotation speed was 30 rpm, the table rotation speed was 30 rpm, and the treatment time was 3 minutes.

その後、半導体基板に低い研磨レートのＣＭＰ処理を行った。当該ＣＭＰ処理では、スウェード地の研磨布（ニッタ・ハース株式会社製ｓｕｐｒｅｍｅ）および、シリカ系スラリー液（ニッタ・ハース株式会社製ＮＰ８０２０、粒径６０ｎｍ、２０倍希釈）を用いた。また、スラリー流量を２００ｍｌ／ｍｉｎ、研磨圧を０．０１ＭＰａ、スピンドル回転数を３０ｒｐｍ、テーブル回転数を３０ｒｐｍ、処理時間を３分とした。 Thereafter, CMP processing at a low polishing rate was performed on the semiconductor substrate. In the CMP treatment, a suede polishing cloth (supreme manufactured by Nitta Haas Co., Ltd.) and a silica-based slurry (NP8020 manufactured by Nitta Haas Co., Ltd., particle size 60 nm, diluted 20 times) were used. The slurry flow rate was 200 ml / min, the polishing pressure was 0.01 MPa, the spindle rotation speed was 30 rpm, the table rotation speed was 30 rpm, and the treatment time was 3 minutes.

一方で、上述のウェットエッチング処理を用いない再生半導体基板（以下、基板Ｂ）は、以下のように作製される。 On the other hand, a recycled semiconductor substrate (hereinafter referred to as substrate B) that does not use the above-described wet etching process is manufactured as follows.

まず、半導体基板を覆うように形成されている絶縁層を除去するために、半導体基板にフッ酸とフッ化アンモニウムと界面活性剤を含む混合液（ステラケミファ社製、商品名：ＬＡＬ５００）を用いたウェットエッチング処理を施した。このとき、液温は室温、エッチング時間は３００秒とした。 First, in order to remove the insulating layer formed so as to cover the semiconductor substrate, a mixed solution containing hydrofluoric acid, ammonium fluoride, and a surfactant (product name: LAL500, manufactured by Stella Chemifa Corporation) is used for the semiconductor substrate. Wet etching treatment was applied. At this time, the liquid temperature was room temperature and the etching time was 300 seconds.

次に、半導体基板に高い研磨レートのＣＭＰ処理を行った。当該ＣＭＰ処理では、ポリウレタン地の研磨布、および、シリカ系スラリー液（ニッタ・ハース株式会社製ＩＬＤ１３００、粒径１５０ｎｍ、２０倍希釈）を用いた。また、スラリー流量を２００ｍｌ／ｍｉｎ、研磨圧を０．０２ＭＰａ、スピンドル回転数を３０ｒｐｍ、テーブル回転数を３０ｒｐｍ、処理時間を１２分とした。 Next, CMP processing at a high polishing rate was performed on the semiconductor substrate. In the CMP treatment, a polyurethane-based polishing cloth and a silica-based slurry liquid (ILD1300 manufactured by Nitta Haas Co., Ltd., particle size 150 nm, diluted 20 times) were used. The slurry flow rate was 200 ml / min, the polishing pressure was 0.02 MPa, the spindle rotation speed was 30 rpm, the table rotation speed was 30 rpm, and the treatment time was 12 minutes.

その後、半導体基板に低い研磨レートのＣＭＰ処理を行った。当該ＣＭＰ処理では、スウェード地の研磨布（ニッタ・ハース株式会社製ｓｕｐｒｅｍｅ）および、シリカ系スラリー液（ニッタ・ハース株式会社製ＮＰ８０２０、粒径６０ｎｍ、２０倍希釈）を用いた。また、スラリー流量を２００ｍｌ／ｍｉｎ、研磨圧を０．０１ＭＰａ、スピンドル回転数を３０ｒｐｍ、テーブル回転数を３０ｒｐｍ、処理時間を１０分とした。 Thereafter, CMP processing at a low polishing rate was performed on the semiconductor substrate. In the CMP treatment, a suede polishing cloth (supreme manufactured by Nitta Haas Co., Ltd.) and a silica-based slurry (NP8020 manufactured by Nitta Haas Co., Ltd., particle size 60 nm, diluted 20 times) were used. The slurry flow rate was 200 ml / min, the polishing pressure was 0.01 MPa, the spindle rotation speed was 30 rpm, the table rotation speed was 30 rpm, and the treatment time was 10 minutes.

上述の方法により作製された２種類の再生半導体基板につき、光学顕微鏡による観察と、段差測定装置による段差測定（小坂研究所株式会社製サーフコーダーを使用）と、走査型プローブ顕微鏡による平坦性の評価（エスアイアイ・ナノテクノロジー株式会社製ＳＰＡ−５００およびエスアイアイ・ナノテクノロジー株式会社製ＳＰＩ３８００Ｎを使用）と、再生処理における半導体基板の厚さの減少量の測定（ラップマスターＳＦＴ株式会社製Ｓｏｒｔｅｒ１０００を使用）を行った。 Two types of regenerative semiconductor substrates manufactured by the above-described method are observed with an optical microscope, step measurement with a step measuring device (using a surf coder manufactured by Kosaka Laboratory Ltd.), and flatness evaluation with a scanning probe microscope. (Uses SP-500 manufactured by SII NanoTechnology Co., Ltd. and SPI3800N manufactured by SII NanoTechnology Co., Ltd.) and measurement of the reduction in the thickness of the semiconductor substrate in the regeneration process (Sorter1000 manufactured by Lapmaster SFT Co., Ltd. is used )

図１９（Ａ）および図１９（Ｂ）に、再生処理前の半導体基板周縁部、および、上述のウェットエッチング処理後の半導体基板周縁部の光学顕微鏡写真（倍率５０倍のノマルスキー像）を示す。また、同様に、段差測定の結果を図２０（Ａ）および図２０（Ｂ）示す。 FIG. 19A and FIG. 19B show optical micrographs (Nomarski image with a magnification of 50 times) of the peripheral portion of the semiconductor substrate before the reproduction process and the peripheral portion of the semiconductor substrate after the wet etching process described above. Similarly, FIG. 20A and FIG. 20B show the results of the step measurement.

図１９（Ａ）に示すように、再生処理を行う前の半導体基板は、周縁部に段差が存在しており、周縁部には絶縁層が、中央部にはシリコンが観察される。図２０（Ａ）からも、再生処理の前には、半導体基板の周縁部には０．２μｍ程度の段差が存在していることが分かる。 As shown in FIG. 19A, the semiconductor substrate before the regeneration process has a step at the periphery, and an insulating layer is observed at the periphery and silicon is observed at the center. FIG. 20A also shows that there is a step of about 0.2 μm at the periphery of the semiconductor substrate before the regeneration process.

一方で、図１９（Ｂ）に示す半導体基板では、周縁部に存在した段差（凸部）が消失し、全面においてシリコンが観察されている。なお、図１９（Ｂ）の左側に縦に走る白い線は、基板の端を表している。図２０（Ｂ）からも、段差が消失していることが確認できる。 On the other hand, in the semiconductor substrate shown in FIG. 19B, the step (convex portion) present at the peripheral edge disappears, and silicon is observed on the entire surface. Note that the white line running vertically on the left side of FIG. 19B represents the edge of the substrate. It can be confirmed from FIG. 20B that the level difference disappears.

次に、走査型プローブ顕微鏡を用いて２種の再生半導体基板の平坦性評価を行った結果を示す。走査型プローブ顕微鏡による測定条件は、走査速度を１．０Ｈｚ、測定面積を１μｍ×１μｍ、測定点数を２点とした。また、当該測定には、ダイナミックフォースモード（ＤＦＭ：ｄｙｎａｍｉｃ ｆｏｒｃｅ ｍｏｄｅ）を用いた。ここで、ダイナミックフォースモードとは、カンチレバーを共振させた状態で、レバーの振動振幅が一定になるように探針と試料との間の距離を制御しながら、表面形状を測定する方法である。 Next, the results of evaluating the flatness of two types of regenerative semiconductor substrates using a scanning probe microscope are shown. The measurement conditions with the scanning probe microscope were a scanning speed of 1.0 Hz, a measurement area of 1 μm × 1 μm, and two measurement points. Moreover, the dynamic force mode (DFM: dynamic force mode) was used for the said measurement. Here, the dynamic force mode is a method of measuring the surface shape while controlling the distance between the probe and the sample so that the vibration amplitude of the lever is constant in a state where the cantilever is resonated.

再生半導体基板の平坦性は、平均面粗さ（Ｒａ）および最大高低差（Ｐ−Ｖ）によって評価した。ここで、平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている中心線平均粗さを、測定面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値で表現される。また、最大高低差（Ｐ−Ｖ）は、指定面において、最も高い山頂の標高と最も低い谷底の標高の差で表現される。山頂と谷底は、ＪＩＳＢ６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている「山頂」「谷底」を三次元に拡張したものであり、山頂とは指定面の山において最も標高の高い点を、谷底とは指定面において最も標高の低い点をいう。 The flatness of the regenerated semiconductor substrate was evaluated by the average surface roughness (Ra) and the maximum height difference (P-V). Here, the average surface roughness (Ra) is a three-dimensional extension of the centerline average roughness defined in JIS B0601: 2001 (ISO 4287: 1997) so that it can be applied to the measurement surface. It is expressed as an average value of absolute values of deviation from the reference plane to the specified plane. Further, the maximum height difference (P−V) is expressed by a difference between the highest altitude at the highest peak and the lowest altitude at the lowest valley bottom on the designated plane. The summit and valley floor are three-dimensional extensions of the “mountain peak” and “valley floor” defined in JIS B601: 2001 (ISO 4287: 1997). The summit is the highest point on the specified mountain. The point with the lowest elevation on the designated surface.

走査型プローブ顕微鏡による再生半導体基板の平坦性の評価結果を表３に示す。 Table 3 shows the evaluation results of the flatness of the regenerated semiconductor substrate using a scanning probe microscope.

基板Ａ、基板Ｂ、いずれに関しても中央部と周縁部の段差はなくなっており、中央部と周縁部の平坦性もほぼ同程度である。基板Ａと基板Ｂとを比較すると、基板Ａでは周縁部においてＲａが０．０５ｎｍ、Ｐ−Ｖが０．３９３ｎｍであるのに対して、基板Ｂでは、周縁部においてＲａが０．０６ｎｍ、Ｐ−Ｖが０．４７ｎｍである。このことから、基板Ａの方が、平坦性は良好であるといえる。 For both the substrate A and the substrate B, there is no step between the central portion and the peripheral portion, and the flatness of the central portion and the peripheral portion is almost the same. Comparing the substrate A and the substrate B, in the substrate A, Ra is 0.05 nm and PV is 0.393 nm in the peripheral portion, whereas in the substrate B, Ra is 0.06 nm and P in the peripheral portion. -V is 0.47 nm. From this, it can be said that the substrate A has better flatness.

次に、再生処理における半導体基板の厚さの減少量を測定した結果について示す。ここでは、再生処理工程の前後における厚みの変化から、基板中央部の減少量（半導体の除去量）を測定した。基板Ａおよび基板Ｂの作製における減少量（除去量）を表４に示す。 Next, the result of measuring the reduction amount of the thickness of the semiconductor substrate in the regeneration process will be described. Here, the reduction amount (semiconductor removal amount) at the center of the substrate was measured from the change in thickness before and after the regeneration treatment step. Table 4 shows the reduction amount (removal amount) in the production of the substrate A and the substrate B.

基板Ａの作製において、減少量は１．３８μｍであった。一方、基板Ｂの作製において、減少量は６．９６μｍであった。このことから、基板Ａの作製における減少量は、基板Ｂの作製における減少量の約４分の１であることが分かる。特に、基板Ａの作製におけるエッチングでの減少量は、わずか０．４１μｍであった。 In the production of the substrate A, the reduction amount was 1.38 μm. On the other hand, in the production of the substrate B, the reduction amount was 6.96 μm. From this, it can be seen that the reduction amount in the production of the substrate A is about one-fourth of the reduction amount in the production of the substrate B. In particular, the amount of reduction in etching in the production of the substrate A was only 0.41 μm.

以上より、上記エッチング処理とＣＭＰ処理を組み合わせた再生処理を行うことによって、再生半導体基板の平坦性を同等に保ちつつ、再生処理における半導体基板の減少を抑制することができる。 As described above, by performing the regenerating process in which the etching process and the CMP process are combined, it is possible to suppress the reduction of the semiconductor substrate in the regenerating process while maintaining the flatness of the regenerated semiconductor substrate.

本実施例では、半導体基板に熱酸化膜を形成した後、水素イオンビームを照射して、該半導体基板の断面を観察した結果を示す。 In this example, a thermal oxide film is formed on a semiconductor substrate, and then a hydrogen ion beam is irradiated to observe a cross section of the semiconductor substrate.

本実施例では、半導体基板として５インチ角の矩形状単結晶シリコン基板を用いた。まず、半導体基板をＨＣｌ雰囲気下で熱酸化し、基板表面に１００ｎｍの厚さの熱酸化膜を形成した。熱酸化の条件は、９５０℃で４時間であり、熱酸化の雰囲気は、ＨＣｌが酸素に対して３体積％の割合で含まれるものとした。 In this embodiment, a rectangular single crystal silicon substrate of 5 inches square is used as the semiconductor substrate. First, the semiconductor substrate was thermally oxidized in an HCl atmosphere to form a thermal oxide film having a thickness of 100 nm on the substrate surface. The thermal oxidation conditions were 950 ° C. for 4 hours, and the thermal oxidation atmosphere contained HCl at a rate of 3% by volume with respect to oxygen.

次に、熱酸化膜の表面からイオンドーピング装置を用いて半導体基板にイオンビームを照射した。本実施例では、水素ガスを励起してプラズマを生成し、質量分離せずにプラズマ中に含まれるイオンを加速し、加速されたイオンを半導体基板に打ち込むことで、半導体基板に脆化領域を形成した。イオンドーピングの条件は、加速電圧を５０ｋＶ、ドーズを２．０×１０１６ｉｏｎｓ／ｃｍ２とした。これにより、熱酸化膜の表面から約２５０ｎｍの深さに脆化領域が形成された。 Next, the semiconductor substrate was irradiated with an ion beam from the surface of the thermal oxide film using an ion doping apparatus. In this embodiment, plasma is generated by exciting hydrogen gas, ions contained in the plasma are accelerated without mass separation, and the embrittled region is formed in the semiconductor substrate by implanting the accelerated ions into the semiconductor substrate. Formed. The ion doping conditions were an acceleration voltage of 50 kV and a dose of 2.0 × 10 16 ions / cm 2 . As a result, an embrittled region was formed at a depth of about 250 nm from the surface of the thermal oxide film.

図２１（Ａ）には、上述の処理を施した半導体基板の断面ＴＥＭ像を示す。また、図２１（Ｂ）には、該半導体基板に熱処理を施して、脆化領域で分離した後の断面ＴＥＭ像を示す。 FIG. 21A shows a cross-sectional TEM image of the semiconductor substrate subjected to the above-described treatment. FIG. 21B shows a cross-sectional TEM image after the semiconductor substrate is subjected to heat treatment and separated in the embrittled region.

図２１（Ａ）および図２１（Ｂ）から、単結晶基板表面付近には、多くの結晶欠陥が形成されていることが分かる。また、図２１（Ｂ）から、半導体基板は、その表面から深さ１３９ｎｍの位置で分離していることが分かる。 21A and 21B that many crystal defects are formed near the surface of the single crystal substrate. FIG. 21B shows that the semiconductor substrate is separated from the surface at a depth of 139 nm.

ここで、上述の分離後の半導体基板の周縁部には、ベース基板との貼り合わせがなされないことに起因して凸部が形成される。そして、凸部を構成する残存した半導体層（損傷半導体領域）は、分離された半導体層と同様に結晶欠陥や微小ボイドを有する。このため、先の実施例で示したようなフッ酸、硝酸、酢酸を含む混合液を用いてエッチングを行うことにより、分離後の半導体基板の周縁部に形成される凸部を選択的に除去することができる。 Here, a convex portion is formed on the peripheral edge portion of the semiconductor substrate after the separation described above, because it is not bonded to the base substrate. Then, the remaining semiconductor layer (damaged semiconductor region) constituting the convex portion has crystal defects and microvoids in the same manner as the separated semiconductor layer. For this reason, by performing etching using a mixed solution containing hydrofluoric acid, nitric acid, and acetic acid as shown in the previous embodiment, the protrusions formed on the peripheral edge of the separated semiconductor substrate are selectively removed. can do.

本実施例では、フッ酸と硝酸と酢酸とを１：３：１０の体積比で混合した混合液（混合液Ａ）と、フッ酸と硝酸と酢酸とを１：２：１０の体積比で混合した混合液（以下、混合液Ａ＋）をエッチャントとして用いる場合の調査結果について示す。 In this embodiment, a mixed liquid (mixed liquid A) obtained by mixing hydrofluoric acid, nitric acid, and acetic acid at a volume ratio of 1: 3: 10, and hydrofluoric acid, nitric acid, and acetic acid at a volume ratio of 1: 2: 10. An investigation result in the case of using a mixed liquid mixture (hereinafter, mixed liquid A +) as an etchant will be described.

なお、実施例で用いた半導体基板は、実施例１において用いたものと同様であるから、その詳細については省略する。 Note that the semiconductor substrate used in the example is the same as that used in Example 1, and therefore the details thereof are omitted.

上述の半導体基板に対する処理は、次の通りである。 The processing for the semiconductor substrate described above is as follows.

まず、半導体基板を覆うように形成されている絶縁層を除去するために、半導体基板にフッ酸とフッ化アンモニウムと界面活性剤を含む混合液（ステラケミファ社製、商品名：ＬＡＬ５００）を用いたウェットエッチング処理を施した。このとき、液温は室温、エッチング時間は３００秒とした。 First, in order to remove the insulating layer formed so as to cover the semiconductor substrate, a mixed solution containing hydrofluoric acid, ammonium fluoride, and a surfactant (product name: LAL500, manufactured by Stella Chemifa Corporation) is used for the semiconductor substrate. Wet etching treatment was applied. At this time, the liquid temperature was room temperature and the etching time was 300 seconds.

次に、絶縁層を除去した半導体基板に対して、フッ酸と硝酸と酢酸とを１：３：１０の体積比で混合した混合液（混合液Ａ）、または、フッ酸と硝酸と酢酸とを１：２：１０の体積比で混合した混合液（混合液Ａ＋）をエッチャントとして用いてウェットエッチングを行った。混合液Ａおよび混合液Ａ＋の作製においては、フッ酸は濃度が５０重量％のもの（ステラケミファ社製）、硝酸は濃度が７０重量％のもの（和光純薬株式会社製）、酢酸は、濃度が９７．７重量％のもの（キシダ化学株式会社製）、を用いた。 Next, a mixed solution (mixed solution A) in which hydrofluoric acid, nitric acid, and acetic acid are mixed at a volume ratio of 1: 3: 10, or hydrofluoric acid, nitric acid, and acetic acid, with respect to the semiconductor substrate from which the insulating layer has been removed. Wet etching was performed using a mixed liquid (mixed liquid A +) mixed at a volume ratio of 1: 2: 10 as an etchant. In the preparation of the mixed solution A and the mixed solution A +, hydrofluoric acid has a concentration of 50% by weight (manufactured by Stella Chemifa), nitric acid has a concentration of 70% by weight (manufactured by Wako Pure Chemical Industries, Ltd.), and acetic acid is The one having a concentration of 97.7% by weight (manufactured by Kishida Chemical Co., Ltd.) was used.

図２２（Ａ）には、混合液Ａ＋を用いたウェットエッチング後の半導体基板周縁部の様子を観察した光学顕微鏡写真（倍率５０倍のノマルスキー像）を示す。また、図２２（Ｂ）には、倍率を５００倍とした光学顕微鏡写真（ノマルスキー像）を示す。図２２から分かる様に、混合液Ａ＋を用いたウェットエッチングの場合、混合液Ａを用いたウェットエッチングにおいてエッチング残渣が生じうる条件であっても、残渣は確認されなかった。硝酸に対するフッ酸の割合を、１：３（フッ酸：硝酸）から僅かに高めることで、形成される酸化膜を素早く除去し、残渣の発生を抑制しているものと考察される。 FIG. 22A shows an optical micrograph (a Nomarski image with a magnification of 50 times) observing the periphery of the semiconductor substrate after wet etching using the mixed solution A +. FIG. 22B shows an optical micrograph (Nomarski image) with a magnification of 500 times. As can be seen from FIG. 22, in the case of the wet etching using the mixed solution A +, no residue was confirmed even under the condition that the etching residue may be generated in the wet etching using the mixed solution A. It is considered that by slightly increasing the ratio of hydrofluoric acid to nitric acid from 1: 3 (hydrofluoric acid: nitric acid), the formed oxide film is quickly removed and the generation of residues is suppressed.

このように、混合液Ａ＋（フッ酸、硝酸、酢酸の体積比が１：２：１０の混合液）を用いて基板周縁部の段差をエッチングする場合には、混合液Ａ（フッ酸、硝酸、酢酸の体積比が１：３：１０の混合液）を用いる場合と比較して残渣の発生を抑制できることが分かった。これは、フッ酸、硝酸、酢酸の体積比が１．５：３：１０の混合液を用いる場合においても同様である。一方で、１：１：１０のように、１：３：１０と比較して硝酸に対するフッ酸の割合を高めすぎた場合には、表面荒れ、段差の残存などが確認された。 As described above, when etching the step at the peripheral edge of the substrate using the mixed solution A + (the mixed solution of hydrofluoric acid, nitric acid, and acetic acid having a volume ratio of 1: 2: 10), the mixed solution A (hydrofluoric acid, nitric acid) is used. It was found that the generation of residues can be suppressed as compared with the case of using a mixed solution having a volume ratio of acetic acid of 1: 3: 10). The same applies to the case where a mixed solution having a volume ratio of hydrofluoric acid, nitric acid, and acetic acid of 1.5: 3: 10 is used. On the other hand, when the ratio of hydrofluoric acid to nitric acid was excessively increased as compared with 1: 3: 10, such as 1: 1: 10, surface roughness, remaining steps, and the like were confirmed.

本実施例により、硝酸に対するフッ酸の割合を、１：３（フッ酸：硝酸）から僅かに高めることで、半導体基板の再生処理をより確実に、より効率的に行うことが可能であることが理解される。 By this embodiment, the ratio of hydrofluoric acid to nitric acid is slightly increased from 1: 3 (hydrofluoric acid: nitric acid), so that the semiconductor substrate can be regenerated more reliably and efficiently. Is understood.

１００ 半導体基板
１０４ 脆化領域
１２０ ベース基板
１２１ 半導体基板
１２２ 絶縁層
１２３ 絶縁層
１２４ 半導体層
１２５ 半導体領域
１２６ 凸部
１２７ 半導体領域
１２９ 半導体領域
１３０ 半導体基板
１３２ 再生半導体基板
１３３ 半導体領域
２００ 温度
２５１ 半導体層
２５２ 半導体層
２５４ 絶縁層
２５５ ゲート電極
２５６ ゲート電極
２５７ 低濃度不純物領域
２５８ チャネル形成領域
２５９ 高濃度不純物領域
２６０ チャネル形成領域
２６１ サイドウォール絶縁層
２６２ サイドウォール絶縁層
２６７ 高濃度不純物領域
２６８ 絶縁層
２６９ 層間絶縁層
２７０ 配線
２８０ トランジスタ
２８１ トランジスタ 100 Semiconductor substrate 104 Embrittlement region 120 Base substrate 121 Semiconductor substrate 122 Insulating layer 123 Insulating layer 124 Semiconductor layer 125 Semiconductor region 126 Protruding portion 127 Semiconductor region 129 Semiconductor region 130 Semiconductor substrate 132 Regenerated semiconductor substrate 133 Semiconductor region 200 Temperature 251 Semiconductor layer 252 Semiconductor layer 254 Insulating layer 255 Gate electrode 256 Gate electrode 257 Low concentration impurity region 258 Channel formation region 259 High concentration impurity region 260 Channel formation region 261 Side wall insulating layer 262 Side wall insulating layer 267 High concentration impurity region 268 Insulating layer 269 Interlayer insulation Layer 270 Wiring 280 Transistor 281 Transistor

Claims (1)

周縁部に第１の損傷半導体領域と絶縁層とを含む凸部を有し、かつ、前記周縁部以外の領域に、前記第１の損傷半導体領域よりも薄い第２の損傷半導体領域を有する半導体基板に対し、
前記絶縁層を除去する第１のエッチング処理と、
前記半導体基板に含まれる半導体材料を酸化する物質、前記酸化された半導体材料を溶解する物質、並びに前記半導体材料の酸化の速度及び前記酸化された半導体材料の溶解の速度を制御する物質、を含む混合液を用いて、前記周縁部以外の領域に対する前記周縁部のエッチング選択比が２未満に低下した後に停止させることにより、未損傷の半導体領域に対して前記第１の損傷半導体領域及び前記第２の損傷半導体領域を選択的に除去する第２のエッチング処理と、
前記第２のエッチング処理の後に、前記半導体基板の表面を研磨する処理と、
を行うことを特徴とする半導体基板の作製方法。 A semiconductor having a convex portion including a first damaged semiconductor region and an insulating layer in a peripheral portion, and a second damaged semiconductor region thinner than the first damaged semiconductor region in a region other than the peripheral portion For substrate
A first etching process for removing the insulating layer;
A substance that oxidizes a semiconductor material included in the semiconductor substrate; a substance that dissolves the oxidized semiconductor material; and a substance that controls an oxidation rate of the semiconductor material and a dissolution rate of the oxidized semiconductor material. By using a mixed solution and stopping after the etching selectivity of the peripheral portion with respect to the region other than the peripheral portion is lowered to less than 2, the first damaged semiconductor region and the first damaged semiconductor region are compared with the undamaged semiconductor region. A second etching process for selectively removing the two damaged semiconductor regions;
A process of polishing the surface of the semiconductor substrate after the second etching process;
A method for manufacturing a semiconductor substrate, wherein:
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