JP5632651B2 - 半導体回路及び設計装置 - Google Patents
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Description
202 外部メモリ
211 内部バス
212 中央処理装置
213 ハードウェアアクセラレータ
214 内部メモリ
215 メモリコントローラ
216 ハードウェアアクセラレータ開始アドレス記憶部
217 比較器
231 ハードウェア化した関数
232 有限ステートマシン
233 ベースアドレス記憶部
234 第2の加算器
235 第1の加算器
236 セレクタ
Claims (10)
- 半導体回路であって、
データを記憶するためのメモリと、
ハードウェアアクセラレータ開始アドレスを記憶するための第一記憶部と、
プログラムを実行し、前記プログラムの実行中のアドレスを示すプログラムカウンタの値がハードウェアアクセラレータ開始アドレスと等しくなると、前記プログラムの関数の引数のデータとベースアドレスとをスタックポインタに記憶されたメモリのアドレスに書き込み、前記スタックポインタのアドレスを出力する処理装置と、
前記処理装置の前記プログラムカウンタの値が前記ハードウェアアクセラレータ開始アドレスと等しくなると、前記処理装置から前記スタックポインタのアドレスを受信するハードウェアアクセラレータとを有し、
前記ハードウェアアクセラレータは、
第二記憶部と、
前記スタックポインタに記憶された前記メモリのアドレスから前記関数の引数のデータと前記ベースアドレスとを読み出し、前記ベースアドレスを前記第二記憶部に書き出し、前記引数のデータを用いて前記関数を実行する有限ステートマシンとを有する、
ことを特徴とする半導体回路。 - さらに、前記処理装置が出力する前記プログラムカウンタの値と前記ハードウェアアクセラレータ開始アドレスとを比較し、両者が一致すると一致信号を出力する比較器を有し、
前記ハードウェアアクセラレータは、前記比較器が一致信号を出力すると、前記プログラムカウンタの値が前記ハードウェアアクセラレータ開始アドレスになったと判断することを特徴とする請求項1記載の半導体回路。 - 前記ハードウェアアクセラレータは、
前記スタックポインタに記憶された前記メモリのアドレス及びスタック読み出しアドレスを加算し、前記メモリのアドレスを出力する第1の加算器を有し、
前記第1の加算器により出力された前記メモリのアドレスから前記関数の引数のデータを読み出すことを特徴とする請求項1又は2記載の半導体回路。 - 前記ハードウェアアクセラレータは、
前記ベースアドレス及びデータアドレスを加算し、前記メモリのアドレスを出力する第2の加算器を有し、
前記第2の加算器により出力された前記メモリのアドレスそれぞれに対してデータの読み出し又は書き込みを行うことを特徴とする請求項1〜3のいずれか1項に記載の半導体回路。 - 前記ハードウェアアクセラレータは、さらに、
前記第1と第2の加算器の出力を選択するセレクタを有することを特徴とする請求項4に記載の半導体回路。 - 前記ハードウェアアクセラレータ開始アドレスは、
前記処理装置によって処理される前記プログラムの前記関数のアドレスを示すことを特徴とする請求項1〜5のいずれか1項に記載の半導体回路。 - 前記処理装置は、さらに、
前記スタックポインタの前記アドレスの出力のあとに、無限ループ処理またはスリープ命令を実行することを特徴とする請求項1〜6のいずれか1項に記載の半導体回路。 - 前記ハードウェアアクセラレータは、さらに、
前記関数に内部バスの通過を許可するラッパー回路を有することを特徴とする請求項1〜7のいずれか1項に記載の半導体回路。 - 半導体回路の設計装置であって、
前記設計装置は、
処理装置が処理を行うプログラム中の引数を有する関数である第1の関数を、ハードウェアアクセラレータに処理される前記第1の関数の処理完了待ちの処理を行う第2の関数に置き換える第1の変換部と、
前記第1の関数を有するプログラムをコンパイルし、前記処理装置に当該プログラムを処理させるための実行ファイルを生成するコンパイル部と、
前記第1の関数を前記ハードウェアアクセラレータに処理させるために、前記第1の関数の引数をローカル配列化する第2の変換部と、
前記第1の関数をハードウェア化するためにローカル配列化された前記第1の関数を高位合成し、前記ハードウェアアクセラレータの設計データを生成する高位合成部と
を有し、
前記半導体回路は、
データを記憶するためのメモリと、
ハードウェアアクセラレータ開始アドレスを記憶するための第一記憶部と、
プログラムを実行し、前記プログラムの実行中のアドレスを示すプログラムカウンタの値がハードウェアアクセラレータ開始アドレスと等しくなると、前記プログラムの関数の引数のデータとベースアドレスとをスタックポインタに記憶されたメモリのアドレスに書き込み、前記スタックポインタに記憶された前記アドレスを出力する前記処理装置と、
前記処理装置のプログラムカウンタの値が前記ハードウェアアクセラレータ開始アドレスと等しくなると、前記処理装置から前記スタックポインタのアドレスを受信するための前記ハードウェアアクセラレータとを有し、
前記ハードウェアアクセラレータは、
第二記憶部と、
前記スタックポインタに記憶された前記メモリのアドレスから前記関数の引数のデータと前記ベースアドレスとを読み出し、前記ベースアドレスを前記第二記憶部に書き出し、前記引数のデータを用いて前記関数を実行する有限ステートマシンとを有ることを特徴とする設計装置。 - 前記高位合成部は、
前記ハードウェアアクセラレータのレジスタートランスファレベル設計データを生成することを特徴とする請求項9に記載の設計装置。
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