JP5631058B2 - 撮像装置、撮像システムおよび撮像装置の駆動方法 - Google Patents

Description

本発明は、撮像装置、撮像システムおよび撮像装置の駆動方法に関する。

電子ビデオカメラや電子スチルカメラに用いられる撮像装置として、Ｘ−Ｙアドレス型センサとも呼ばれるものが知られている。Ｘ−Ｙアドレス型センサは、アドレスを指定することによって特定の位置の画素から信号を得ることができる。この特徴によって、Ｘ−Ｙアドレス型センサでは、全ての画素から信号を得る全画素読み出しモードや、一部の行や列をスキップして他の画素から信号を得る間引き読み出しモードなどを実現することができる。

特許文献１には、間引き読み出しを行った際に、信号を読み出さない、すなわち間引く行の画素に対して、光電変換素子を常にリセット状態に固定することが記載されている。

特許文献２には、例えば間引き読み出しモードにおける複雑なシャッタ動作を行うために、シャッタ走査を行う行のアドレスを記憶する第１の記憶手段と、読み出し走査を行う行のアドレスを記憶する第２の記憶手段とを設けることが記載されている。また、画素を構成するトランジスタの一部であって、各画素に蓄積された電荷を一時的に保持するフローティングディフュージョンが複数の画素で共有される、画素共有技術についても記載されているとともに、その際に画素を選択するための回路が記載されている。

特開２０００−３５０１０３号公報 特開２００８−２８８９０３号公報

特許文献１では、間引く行が固定して使われるように構成されているため、自由に間引く行を変更することが困難である。

特許文献２の技術によれば、デコーダを用いているために間引く行を自由に設定することができる。しかしながら、特許文献２は、シャッタ走査を行う行のアドレスを記憶する第１の記憶手段と、読み出し走査を行う行のアドレスを記憶する第２の記憶手段しか持たないため、間引く行を常にリセット状態に保持することができない。

本発明は、上述の問題を鑑みて、間引く行の光電変換部をリセット状態に固定しながら、信号を読み出す行とシャッタ行とを設定することが可能な撮像装置、撮像システム、および撮像装置の駆動方法を提供することを目的とする。

上記課題を解決する本発明の一の側面は、各々が光電変換部を含む画素が複数行列状に配列された画素アレイと、前記画素アレイの行を選択する行選択部と、を有し、前記行選択部は前記画素アレイの行のアドレスに対応するアドレス信号を時分割多重方式により生成するアドレス生成部と、前記アドレス生成部で生成された前記アドレス信号をデコードして、対応するデコード値を出力するデコーダと、信号を読み出す前記画素アレイの行のアドレスに対応する前記デコード値を記憶する第１記憶部と、初期化を行う前記画素アレイの行のアドレスに対応する前記デコード値を記憶する第２記憶部と、を含む撮像装置と、タイミング生成部と、を有し、前記行選択部はさらに、前記光電変換部の電位を固定する前記画素アレイの行のアドレスに対応する前記デコード値を記憶する第３記憶部を含み、前記タイミング生成部は、同一の行に係る前記第２記憶部と前記第３記憶部について、前記第２記憶部に前記デコード値を記憶する動作と、前記第３記憶部を初期化する動作と、を同時に行うことを特徴とする撮像システムである。

上記課題を解決する本発明の別の側面は、各々が光電変換部を含む画素が複数行列状に配列された画素アレイと、前記画素アレイの行を選択する行選択部と、を有し、前記行選択部は前記画素アレイの行のアドレスに対応するアドレス信号を時分割多重方式により生成するアドレス生成部と、前記アドレス生成部で生成された前記アドレス信号をデコードして、対応するデコード値を出力するデコーダと、信号を読み出す前記画素アレイの行のアドレスに対応する前記デコード値を記憶する第１記憶部と、初期化を行う前記画素アレイの行のアドレスに対応する前記デコード値を記憶する第２記憶部と、を含む撮像装置の駆動方法であって、前記行選択部はさらに、前記光電変換部の電位を固定する前記画素アレイの行のアドレスに対応する前記デコード値を記憶する第３記憶部を含み、前記第３記憶部で記憶された行の電位を固定している期間に、前記第２記憶部で記憶された行のシャッタ走査を行い、さらに、同一の行に係る前記第２記憶部と前記第３記憶部について、前記第２記憶部に前記デコード値を記憶する動作と、前記第３記憶部を初期化する動作と、を同時に行うことを特徴とする撮像装置の駆動方法である。

本発明によれば、間引く行の光電変換部をリセット状態に固定しながら、信号を読み出す行とシャッタ行とを設定することが可能となる。

本発明に係る撮像装置の概略を示すブロック図 実施例１に係る撮像装置の構成例を示す回路図 実施例１に係る撮像装置の動作の概略を示すタイミング図 実施例１に係る撮像装置の動作を示すタイミング図 実施例２に係る撮像装置の構成例を示す回路図 実施例２に係る撮像装置の動作を示すタイミング図 実施例３に係る撮像装置の構成例を示す回路図 実施例３に係る撮像装置の動作を示すタイミング図 実施例４に係る撮像装置の動作を示すタイミング図 実施例５に係る撮像システムの概略を示すブロック図

（実施例１）
図面を参照しながら、本発明に係る第１の実施形態を説明する。

図１は、本発明に係る撮像装置の概略構成を示すブロック図である。撮像装置１は、画素アレイ１０、行選択部２０、アドレス生成部３０、タイミング生成部４０、および水平転送部５０を含む。これらの構成は全て同一半導体基板上に形成しても良いし、その一部を異なる半導体基板上に形成しても良い。

画素アレイ１０は、画素が複数行列状に配列されており、隣接する行の画素間で回路を共有する構成である。以下では、互いに回路を共有する複数の画素を画素ブロックと呼ぶ。つまり、画素アレイ１０は、複数の画素ブロックが行列状に配列されたものであると言い換えることができる。

行選択部２０は画素アレイ１０に隣接して配置されており、画素アレイ１０の画素を行単位で選択する。

行選択部２０はさらにアドレスデコーダ２１、第１記憶部２２、第２記憶部２３、第３記憶部２４、および画素パルス生成部２５を含む。アドレスデコーダ２１は、アドレス生成部３０で生成されたアドレス値をデコードしたデコード値を出力し、アドレス値に対応するアドレスを選択する。

第１記憶部２２は、アドレスデコーダ２１から出力されたデコード値を記憶するもので、その出力は画素アレイ１０において画素から信号を読み出す行のアドレスとして用いられる。

第２記憶部２３は、アドレスデコーダ２１から出力されたデコード値を記憶するもので、その出力は画素アレイ１０において画素が持つ光電変換部をリセットする行のアドレスとして用いられる。

第３記憶部２４は、アドレスデコーダ２１から出力されたデコード値を記憶するもので、その出力は画素アレイ１０において画素ブロックにおいて複数の画素間で共有される素子を制御するために用いられる。

アドレス生成部３０は、タイミング生成部４０から供給される信号に基づいてアドレス値を生成し、行選択部２０に供給する。アドレス生成部３０は時分割多重方式によってアドレス信号ｖａｄｄｒを出力することで、１個のアドレスデコーダが複数のアドレスを選択できるように構成されている。より具体的には、アドレス生成部はアドレス値を生成する回路を複数有し、タイミング生成部４０からの信号に基づいてそのいずれかの回路からの出力を選択してアドレス信号ｖａｄｄｒとして出力する構成が考えられる。

タイミング生成部４０は、アドレス生成部３０がアドレス値を生成するタイミングを制御する信号を供給するほか、行選択部２０および水平転送部５０の動作タイミングを制御する信号を供給する。

水平転送部５０は、画素アレイ１０から垂直信号線ｖｌｉｎｅ（ｎ）を介して読み出された信号を、出力端子ｏｕｔから出力させるための回路である。具体的には、垂直信号線ｖｌｉｎｅ（ｎ）毎に設けられた増幅器やＡＤ変換器、ＣＤＳ回路、ラインメモリ回路などを含み、水平走査回路によって出力端子ｏｕｔに順次出力させる。ラインメモリ回路は、アナログメモリでも良いし、ＳＲＡＭやラッチ回路からなるデジタルメモリでも良い。

水平走査回路をデコーダで構成することによって、任意の列にアクセスできるようにしてもよい。これにより、行選択部２０との組合せでランダムアクセスが実現できる。行選択部および水平走査回路がデコーダであっても、アドレスの順に従って順次走査を行っても良いことは無論である。

図２は、図１に示した構成のうち、タイミング生成部４０と水平転送部５０を除く部分を抜き出し、より詳細に示した回路図である。

画素アレイ１０は、複数の画素ブロック１１００、・・・１１０Ａ、・・・１１０Ｘが配列されており、図２ではそのうちの６行×１列の画素ブロックを抜き出している。画素ブロック１１００は、２個の画素を含む。１行目の画素は、光電変換部であるフォトダイオードＤ１１０１、転送トランジスタＭ１１０１−１、増幅トランジスタＭ１１０３、およびリセット部であるリセットトランジスタＭ１１０４を含む。転送トランジスタＭ１１０１−１が導通すると、フォトダイオードＤ１１０１に保持された電荷が増幅トランジスタＭ１１０３のゲートのノードに転送される。図示はしていないが、増幅トランジスタＭ１１０３のゲートは半導体基板上にあっては転送トランジスタＭ１１０１−１の一方の主電極を兼ねる浮遊拡散部（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ）と接続され、フォトダイオードからの電荷は浮遊拡散部に転送される。以下では浮遊拡散部のことをＦＤ部と称する。増幅トランジスタＭ１１０３は、一方の主電極が電源電圧ｖｃｃの供給を受けるとともに、他方の主電極が選択トランジスタＭ１１０５を介して垂直信号線ｖｌｉｎｅ（ｎ）に接続される。増幅トランジスタＭ１１０３は、そのゲートのノードをリセットトランジスタＭ１１０４によって動作電位に設定されると、垂直信号線ｖｌｉｎｅ（ｎ）に接続された不図示の定電流源とでソースフォロワ回路を形成し、ＦＤ部の電位に応じた信号を出力する。リセットトランジスタＭ１１０４は、一方の主電極がＦＤ部と接続され、導通すると、その他方の主電極に供給される電位に応じてＦＤ部をリセットする。２行目の画素は、フォトダイオードＤ１１０２、転送トランジスタＭ１１０１−２、画素出力部である増幅トランジスタＭ１１０３、リセット部であるリセットトランジスタＭ１１０４、および選択トランジスタＭ１１０５を含む。これらの２個の画素は、増幅トランジスタＭ１１０３とリセットトランジスタＭ１１０４とを共有する。画素ブロック１１０１、１１０２、・・・は画素ブロック１１００と同じく、隣接する２行の画素で増幅トランジスタＭ１１０３とリセットトランジスタＭ１１０４とを共有する。

アドレスデコーダ２１には、タイミング生成部４０からの制御信号に基づいてアドレス生成部３０が出力したアドレス信号ｖａｄｄｒが入力される。アドレス信号ｖａｄｄｒは画素の行数に対応した信号で、本実施例では０〜Ｘに対応する。アドレス信号ｖａｄｄｒとして「０」がアドレス生成部から与えられると、アドレスデコーダはデコード値ｖｄｅｃ（０）のみ論理的Ｈｉｇｈレベルを出力し、その他は論理的Ｌｏｗレベルを出力する。アドレス信号ｖａｄｄｒが１、２、・・・、Ａ、・・・、Ｘであっても同様である。

第１記憶部２２を構成する複数の第１記憶回路１２２０、１２２１、・・・は、それぞれ１ビットデータを記憶するＤラッチを含む。第１記憶回路１２２０に含まれるＤラッチはＤ端子がアドレスデコーダ２１の出力ｖｄｅｃ（０）と接続され、Ｇ端子は信号ｐｌａｔｅｎ＿ｒｄを伝達する配線と接続される。第１記憶回路１２２１、１２２２、・・・は第１記憶回路１２２０と同じくＤラッチを含むが、Ｄ端子が接続されるアドレスデコーダ２１の出力が異なる。信号ｐｌａｔｅｎ＿ｒｄを伝達する配線は、第１記憶部の他の記憶回路１２２１、１２２２、・・・にも共通に接続される。

第２記憶部２３を構成する第２記憶回路１２３０、１２３１、・・・はそれぞれＡＮＤ回路と、当該ＡＮＤ回路の出力がＳ端子に接続されたＳＲラッチとを含む。ＡＮＤ回路の一方の入力端子はアドレスデコーダ２１の出力ｖｄｅｃ（０）と接続され、他方の入力端子は、信号ｐｌａｔｅｎ＿ｓｈを伝達する配線と接続される。ＳＲラッチのＲ端子は信号ｐｌａｔｒｓｔ＿ｓｈを伝達する配線と接続される。信号ｐｌａｔｒｓｔ＿ｓｈを伝達する配線は、第２記憶部の他の第２記憶回路１２３１、１２３２、・・・にも共通に接続される。

第３記憶部２４を構成する第３記憶回路１２４０、１２４１、・・・はそれぞれＳＲラッチと、ＡＮＤ回路とＯＲ回路とを含む。ＡＮＤ回路１２４０−１は、その一方の入力端子が信号ｐｌａｔｅｎ＿ｆｉｘを伝達する配線と接続され、他方の入力端子はＯＲ回路１２４０−４の出力端子と接続される。ＡＮＤ回路１２４０−２は、その一方の入力端子が信号ｐｌａｔｒｓｔ＿ｆｉｘを伝達する配線と接続され、他方の入力端子はＯＲ回路１２４０−４の出力端子と接続される。さらに、ＡＮＤ回路１２４０−２の出力端子はＳＲラッチのＲ端子と接続される。ＯＲ回路１２４０−３は、その一方の入力端子が信号ｐｌａｔｅｎ＿ｆｉｘａを伝達する配線と接続され、他方の入力端子はＡＮＤ回路１２４０−１の出力端子と接続される。さらに、ＯＲ回路１２４０−３の出力端子は、ＳＲラッチのＳ端子と接続される。ＯＲ回路１２４０−４は、その一方の入力端子がアドレスデコーダ２１の出力端子ｖｄｅｃ（０）と接続され、他方の入力端子はアドレスデコーダ２１の出力端子ｖｄｅｃ（１）と接続される。

画素パルス生成部２５を構成する画素パルス生成回路１２５０、１２５１、・・・をＡＮＤ回路とＯＲ回路とＮＯＴ回路とを用いて構成した例を示しているが、回路の構成は本例の構成に限定されない。画素パルス生成回路１２５０は、信号ｖｒｅｓｉ、ｐｒｅｓｉ、ｐｔｘ１ｉ、ｐｔｘ２ｉを出力し、それぞれ画素ブロック１１００のｖｒｅｓ（０）、ｐｒｅｓ（０）、ｐｔｘ１（０）、ｐｔｘ２（０）として画素ブロック１１００に供給される。

信号ｖｒｅｓｉは、ＡＮＤ回路１２５０−１の出力として現れる。ＡＮＤ回路１２５０−１の一方の入力端子は、ＳＲラッチ１２４０−３の出力をＮＯＴ回路１２５０−２で反転された信号を受け、他方の入力端子はＯＲ回路１２５０−３からの出力を受ける。ＯＲ回路１２５０−３の一方の入力端子はＡＮＤ回路１２５０−４の出力端子と接続され、他方の入力端子はＡＮＤ回路１２５０−５の出力端子と接続される。ＡＮＤ回路１２５０−４の一方の入力端子は、第２記憶回路１２３０と１２３１との出力の論理和を出力するＯＲ回路１２５０−７の出力端子と接続され、他方の入力端子は信号ｖｒｅｓ＿ｓｈを伝達する配線と接続される。ＡＮＤ回路１２５０−５の一方の入力端子は、第１記憶回路１２２０と１２２１との出力の論理和を出力するＯＲ回路１２５０−６の出力端子と接続され、他方の入力端子は信号ｖｒｅｓ＿ｒｄを伝達する配線と接続される。信号ｖｒｅｓｉは、画素ブロック１１００のリセットトランジスタＭ１１０４のドレイン端子に電圧信号を供給する電源供給部ｖｖｒｅｓに入力される。電源供給部ｖｖｒｅｓは、信号ｖｒｅｓｉのＨｉｇｈおよびＬｏｗレベルに対応した電圧信号を出力するように構成されている。電源供給部ｖｖｒｅｓが出力する電圧信号は、信号ｖｒｅｓｉの論理レベルが示す電位と同じである必要はなく、信号ｖｒｅｓｉの論理レベルの電位とは異なる電位に設定しうる。ここでは電源供給部ｖｖｒｅｓを設ける例を示したが、信号ｖｒｅｓｉを直接リセットトランジスタＭ１１０４のドレイン端子に与えるような構成でも良い。電源供給部ｖｖｒｅｓを設けることの利点は、ＡＮＤ回路１２５０−１のＨｉｇｈあるいはＬｏｗレベルとは異なる電圧値にｖｒｅｓ（０）を設定できる点である。

信号ｐｒｅｓｉは、３入力からなるＯＲ回路１２５０−８の出力として現れる。ＯＲ回路１２５０−８は、ＡＮＤ回路１２５０−９の出力、第３記憶回路１２４０の出力、およびＡＮＤ回路１２５０−１０の出力の論理和を出力する。ＡＮＤ回路１２５０−９は、ＯＲ回路１２５０−７の出力と信号ｐｒｅｓ＿ｓｈとの論理積を出力する。ＡＮＤ回路１２５０−１０は、ＯＲ回路１２５０−６の出力と信号ｐｒｅｓ＿ｒｄとの論理積を出力する。

信号ｐｔｘ１ｉは、３入力からなるＯＲ回路１２５０−１１の出力として現れる。ＯＲ回路１２５０−１１は、ＡＮＤ回路１２５０−１２の出力、第３記憶回路１２４０の出力、およびＡＮＤ回路１２５０−１３の出力の論理和を出力する。ＡＮＤ回路１２５０−１２は、第２記憶回路１２３０の出力と信号ｐｔｘ＿ｓｈとの論理積を出力する。ＡＮＤ回路１２５０−１３は、第１記憶回路１２２０の出力と信号ｐｔｘ＿ｒｄとの論理積を出力する。

信号ｐｔｘ２ｉは、３入力からなるＯＲ回路１２５０−１４の出力として現れる。ＯＲ回路１２５０−１４は、ＡＮＤ回路１２５０−１５の出力、第３記憶回路１２４０の出力、およびＡＮＤ回路１２５０−１６の出力の論理和を出力する。ＡＮＤ回路１２５０−１５は、第１記憶回路１２２１の出力と信号ｐｔｘ＿ｒｄとの論理積を出力する。また、ＡＮＤ回路１２５０−１６は第２記憶回路１２３１の出力と信号ｐｔｘ＿ｓｈとの論理積を出力する。

なお、信号ｐｌａｔｅｎ＿ｒｄ、ｐｌａｅｎ＿ｓｈ、ｐｌａｔｒｓｔ＿ｓｈ、ｐｌａｔｒｓｔ＿ｆｉｘ、ｐｌａｔｅｎ＿ｆｉｘ、ｐｌａｔｅｎ＿ｆｉｘａ、ｖｒｅｓ＿ｓｈ、ｖｒｅｓ＿ｒｄ、ｐｔｘ＿ｒｄ、ｐｔｘ＿ｓｈ、ｐｒｅｓ＿ｒｄ、およびｐｒｅｓ＿ｓｈはタイミング生成部４０で生成される。

次に、図３を参照しながら、本発明を適用しうる動作の概略を説明する。図３（Ａ）は、フィールドの進行とともに、信号を読み出す領域を狭める、ズームイン動作を示している。不図示の外部からタイミング生成部４０に垂直同期信号が入力されると、各フィールドにおける動作が開始され、不図示の外部からタイミング生成部４０に水平同期信号が入力されると、各行に係る動作が行われるものである。また、図中「読み出し領域」については当該領域の画素から信号を読み出すことを、「ＰＤ電位固定領域」については当該領域の画素が持つフォトダイオードの電位を一定電位に保つことを示している。

ここではＦｉｅｌｄ１００に先だって全画素のＰＤの電位が固定されており、Ｆｉｅｌｄ１００に、電位が固定された状態を解除する走査が行われる。その後、読み出し行に係る電子シャッタ走査が行われ、蓄積時間が開始する。予め設定された蓄積時間の経過の後に読み出し走査が行われる。全画素のＰＤ電位を固定する際には、図２において信号ｐｌａｔｅｎ＿ｆｉｘａをＨｉｇｈレベルとする。

Ｆｉｅｌｄ１０１からは、Ｆｉｅｌｄ１００よりも狭い領域を読み出し領域として設定し、信号を読み出さない領域はＰＤ電位固定領域として制御される。

その後、Ｆｉｅｌｄ１０３からはさらに狭い領域を読み出し領域として設定することで、ズームイン動作を実現している。

一方、図３（Ｂ）は、フィールドの進行とともに、信号を読み出す領域を広げる、ズームアウト動作を示している。ズームアウト動作においても読み出し領域以外はＰＤ電位固定領域に設定される。

このように、信号を読み出さない行のＰＤの電位を固定することで、電子シャッタ行のように駆動させることがなくなるため、シャッタ走査に起因するノイズや消費電力を低減することが可能となる。

さらに、図３に示す動作によれば、電子シャッタ走査に同調してＰＤ電位固定解除走査とＰＤ電位固定走査を行うため、ズームインやズームアウト動作に伴う読み出し領域の変更を継ぎ目なく連続して行うことが可能となる。

一般に画素アレイには、ＰＤが遮光されたＯＢ（Ｏｐｔｉｃａｌ Ｂｌａｃｋ）画素が設けられ、図１を例に取れば、画素アレイ１０の上から数行をＯＢ画素とすることがある。図３は、説明の簡単のためにＯＢ画素に関する動作は図示していないが、ＯＢ画素が画素アレイ１０に設けられている場合には、ＯＢ画素の読み出し走査の終了時刻の直後に、読み出し領域の読み出し走査の開始時刻がくるように動作を行う。

このような条件ではＰＤ電位固定走査を、電子シャッタ走査や読み出し走査の走査方向とは逆方向に進めることが有効である。これは、ＰＤ電位固定領域に隣接するＯＢ画素と読み出し領域の画素とで、隣接するＰＤ電位固定領域の画素の蓄積時間を近づけることが可能となるためで、ＰＤ電位固定領域の画素からの影響をＯＢ画素と読み出し領域の画素とで近づけられるためである。この動作を別の言い方をすれば、切り出し動作において、第１記憶部に記憶されたアドレスに基づいて行われる読み出し走査を第１の方向（図中上から下）に行う。そして、読み出し走査の開始行よりも上側、すなわち、第１の方向とは異なる側にある非読み出し行は、第３記憶部に記憶されたアドレスに基づくＰＤの電位を固定する走査を、第１の方向とは異なる第２の方向に行う。また、読み出し走査の終了行よりも下側、すなわち、第１の方向と同じ側にある非読み出し行は、第３記憶部に記憶されたアドレスに基づくＰＤの電位を固定する走査を、第１の方向に行うものである。

ところで、図３のＦｉｅｌｄ１０２中の４回目の水平同期信号が入力されるタイミングでは、Ｆｉｅｌｄ１０１で蓄積を開始した読み出し領域の読み出し走査に加えて、ＰＤ電位固定領域のフォトダイオードを一定電位に保つ制御と、Ｆｉｅｌｄ１０２に係る電子シャッタ走査とが行われる。このように、撮像装置が有する複数の画素に対して３通りの制御が必要になる状況が考えられる。しかしながら、従来の技術では読み出し行のアドレスを記憶する記憶部と、電子シャッタ行のアドレスを記憶する記憶部のみしか備えなかったために、複数通りのリセット動作を実現することができなかった。

これに対して本発明は、ＰＤの電位を固定する行のアドレスを記憶する第３記憶部を備えることで、電子シャッタ行の動作とは異なる動作を実現している。

次に、図４に示したタイミング図を参照しながら図１および２に示す撮像装置１のより具体的な動作を説明する。

ここでは、画素アレイ１０のうちのＡ行の画素から信号を読み出した後、ＸおよびＹ行の画素のフォトダイオードの電位を固定し、さらに、０行および１行を含む合計４行の画素に係るシャッタ動作を行う場合を例にとって説明する。シャッタ動作とはすなわちフォトダイオードをリセットすることで、画素の初期化とも称する。図４の時刻ｔ１００においては、第１記憶部２２のＤラッチ、第２記憶部２３および第３記憶部２４のＳＲラッチはいずれもＬｏｗレベルを保持しているものとする。

まず、時刻ｔ１００に不図示の外部から水平同期信号がタイミング生成部４０に入力されると、タイミング生成部４０は時刻ｔ１０１に信号ｐｒｅｓ＿ｒｄをＨｉｇｈレベルにする。このとき、信号ｖｒｅｓ＿ｒｄがＬｏｗレベルにあるため、時刻ｔ１００から始まる水平同期期間の前の水平同期期間で信号を読み出された行の画素が非選択状態になる。なお、水平同期信号とは、１行の前記画素に係る信号の読み出しを行う水平同期期間を規定する信号である。

時刻ｔ１０２におけるアドレス信号ｖａｄｄｒはＲ１＝「ａ」であるので、アドレスデコーダ２１の出力のうちｖｄｅｃ（ａ）のみがＨｉｇｈレベルとなる。時刻ｔ１０２から信号ｐｌａｔｅｎ＿ｒｄが一時的にＨｉｇｈレベルになると、ａ行目の第１記憶回路１２２ＡのＤラッチの出力のみがＨｉｇｈレベルとなる。また時刻ｔ１０２では、信号ｐｒｅｓ＿ｒｄもＨｉｇｈレベルであるため、画素パルス生成部１２５ＡのＯＲ回路１２５０−１０がＨｉｇｈレベルとなり、信号ｐｒｅｓ（ａ）がＨｉｇｈレベルとなって、画素ブロック１１０ＡのリセットトランジスタＭ１１０４が導通する。

時刻ｔ１０３に信号ｖｒｅｓ＿ｒｄがＨｉｇｈレベルになると、ＡＮＤ回路１２５０−１の出力がＨｉｇｈレベルになる。これにより、ａ行目の画素が含まれる画素ブロック１１０ＡのＦＤ部Ｆ１１０１が高い電位にリセットされて、当該画素ブロックが選択状態になる。選択状態とは、増幅トランジスタＭ１１０３が垂直信号線ｖｌｉｎｅ（ｎ）に設けられた不図示の定電流源とともにソースフォロワを構成し、増幅トランジスタＦＤ部Ｆ１１０１の電位に対応する信号が垂直信号線ｖｌｉｎｅ（ｎ）に現れる状態を意味する。時刻ｔ１０３に垂直信号線ｖｌｉｎｅ（ｎ）に現れる信号は、画素ブロック１１０ＡのＦＤ部Ｆ１１０１をリセットしたことに対応する信号で、この信号にはリセットトランジスタＭ１１０４、増幅トランジスタＭ１１０３、ＦＤ部Ｆ１１０１に起因するノイズ成分が含まれている。水平転送部５０にＣＤＳ回路を備える構成であれば、この後、信号ｐｒｅｓ＿ｒｄがＬｏｗレベルに変化した後に、この期間に垂直信号線ｖｌｉｎｅ（ｎ）に現れる出力をサンプリングする。

時刻ｔ１０４に、信号ｐｔｘ＿ｓｈおよびｐｒｅｓ＿ｓｈがＨｉｇｈレベルとなるが、ここでは第２記憶部２３および第３記憶部２４のＳＲラッチはいずれもＬｏｗレベルを保持しているので、ＡＮＤ回路１２５０−１２および１２５０−９はいずれもＬｏｗレベルのままである。

時刻ｔ１０５に信号ｐｔｘ＿ｒｄがＨｉｇｈレベルになると、第１記憶回路１２２ＡのＤラッチの出力との論理積によりＡＮＤ回路１２５０−１３がＨｉｇｈレベルとなり、信号ｐｔｘ１（ａ）のみがＨｉｇｈレベルとなる。これによりａ行目のＰＤに保持された電荷が、転送トランジスタＭ１１０１−１を介してＦＤ部Ｆ１１０１に転送されると、転送された電荷量に応じてＦＤ部Ｆ１１０１の電位が変化し、垂直信号線ｖｌｉｎｅ（ｎ）に現れる信号も合わせて変化する。この時の信号は、ＦＤ部Ｆ１１０１をリセットした直後のレベルに対して、光電変換によって生じた電荷量に応じた分だけ変化しているので、ＣＤＳ回路に保持されたノイズ成分との差分を取ることで、ノイズ成分を低減することができる。以上によって１行目の画素から信号を読み出す動作が終了する。

時刻ｔ１０６〜ｔ１０８の期間では、０行目および１行目の画素を含む、合計４行のシャッタ行アドレスを第２記憶回路に記憶させる動作が行われるとともに、これらの行に係る第３記憶回路がリセットされる。

時刻ｔ１０６に、アドレス信号ｖａｄｄｒがＳ１１に変化するとともに、信号ｐｌａｔｒｓｔ＿ｓｈが一時的にＨｉｇｈレベルになる。これにより、第２記憶部の各記憶回路のＳＲラッチがリセットされる。この時のＳ１１は「０」を示す。

時刻ｔ１０７に信号ｐｌａｔｅｎ＿ｓｈがＨｉｇｈレベルになると、Ｓ１１で示される０行目の画素に係る第２記憶回路のＳＲラッチがセットされ、その出力がＨｉｇｈレベルに遷移する。また、時刻ｔ１０７には信号ｐｌａｔｒｓｔ＿ｆｉｘがＨｉｇｈレベルになるので、０行目の画素に係る第３記憶回路のＳＲラッチがリセットされる。つまり、同一行について、第２記憶部にアドレスを書き込む動作と、第３記憶部をリセットする動作とが同時に行われるものである。

この後、アドレス信号がＳ１２、Ｓ２１、Ｓ２２と変化して、Ｓ１１の時と同様の操作が行われる。ここでＳ１２は「１」に、Ｓ２１とＳ２２は別の２行のアドレスに対応する値である。

時刻ｔ１０８からは、ＰＤの電位を固定する行に係る第３記憶回路のＳＲラッチを設定する動作が行われる。時刻ｔ１０８にアドレス信号ｖａｄｄｒがＦ１１に変化する。ここではＦ１１は「ｘ」を示す。

時刻ｔ１０９に信号ｐｌａｔｅｎ＿ｆｉｘがＨｉｇｈレベルになると、第３記憶回路１２４ＸのＳＲラッチがセットされ、その出力がＨｉｇｈレベルに遷移する。第３記憶回路１２４ＸのＳＲラッチがＨｉｇｈレベルを出力すると、対応する画素パルス生成部１２５Ｘの出力のうち信号ｐｒｅｓｉ、ｐｔｘ１ｉ、およびｐｔｘ２ｉがＨｉｇｈレベルになる。これにより、画素ブロック１１０Ｘ内のリセットトランジスタＭ１１０４並びに転送トランジスタＭ１１０１−１、Ｍ１１０１−２が導通する。ここで、リセットトランジスタＭ１１０４のドレイン端子に与えられる電圧はＬｏｗレベルであるため、画素ブロック１１０ＸのフォトダイオードＤ１１０１およびＤ１１０２はともに低い電位に保たれる。

同様に、アドレス信号ｖａｄｄｒがＦ１２に遷移し、対応する行の第３記憶回路１２４ＸのＳＲラッチがセットされる。ここではＦ１２は「ｙ」であるため、Ｆ１１の時と同じで、第３の記憶回路１２４ＸのＳＲラッチがセットされることになる。そのため、信号ｐｒｅｓ（ｘ）、ｐｔｘ１（ｘ）、およびｐｔｘ２（ｘ）の状態は時刻ｔ１０９から変わらない。

時刻ｔ１１０に水平同期信号ＨＤが入力されて、次の行に係る動作が行われる。

時刻ｔ１１１に信号ｐｒｅｓ＿ｒｄがＨｉｇｈレベルになると、時刻ｔ１０３に読み出し行としてセットされたａ行に係る画素パルス生成部１２５Ａから、Ｈｉｇｈレベルの信号ｐｒｅｓｉが出力される。つまり、画素ブロック１１０ＡのリセットトランジスタＭ１１０４に与えられる信号ｐｒｅｓ（ａ）がＨｉｇｈレベルになり、画素ブロック１１０ＡのＦＤ部Ｆ１１０１が低い電位にリセットされ、非選択状態になる。

その後、アドレス信号ｖａｄｄｒがＲ２に遷移すると、アドレスデコーダ２１の出力のうちｖｄｅｃ（ｂ）のみがＨｉｇｈレベルとなる。ここではＲ２は「ｂ」を示す。時刻ｔ１１２に信号ｐｌａｔｅｎ＿ｒｄが一時的にＨｉｇｈレベルになると、ａ＋１行目の第１記憶回路１２２ＡのＤラッチの出力のみがＨｉｇｈレベルとなる。また、時刻ｔ１１２では、信号ｐｒｅｓ＿ｒｄもＨｉｇｈレベルであるため、信号ｐｒｅｓ（ａ）がＨｉｇｈレベルとなって、画素ブロック１１０ＡのリセットトランジスタＭ１１０４が導通する。

時刻ｔ１１３に信号ｖｒｅｓ＿ｒｄがＨｉｇｈレベルになると、ＡＮＤ回路１２５０−１の出力がＨｉｇｈレベルになる。これにより、ｂ行目の画素が含まれる画素ブロック１１０ＡのＦＤ部Ｆ１１０１が高い電位にリセットされて、当該画素ブロックが選択状態になる。時刻ｔ１１３に垂直信号線ｖｌｉｎｅ（ｎ）に現れる信号は、画素ブロック１１０ＡのＦＤ部Ｆ１１０１をリセットしたことに対応する信号である。この信号にはリセットトランジスタＭ１１０４、増幅トランジスタＭ１００３、ＦＤ部Ｆ１１０１に起因するノイズ成分が含まれている。水平転送部５０にＣＤＳ回路を備える構成であれば、この後、信号ｐｒｅｓ＿ｒｄがＬｏｗレベルに変化した後に、この期間に垂直信号線ｖｌｉｎｅ（ｎ）に現れる出力をサンプリングする。

時刻ｔ１１４に、信号ｐｔｘ＿ｓｈおよびｐｒｅｓ＿ｓｈがＨｉｇｈレベルとなる。ここでは第２記憶部２３のＳＲラッチのうちＳ１１、Ｓ１２、Ｓ２１、Ｓ２２に係る行、すなわち、０行目と１行目を含む計４行分の第２記憶部２３のみがＨｉｇｈレベルを出力する。これにより、これらの行に対応する信号ｐｒｅｓ（０）、ｐｔｘ１（０）、ｐｔｘ２（０）、などがＨｉｇｈレベルになる。信号ｖｒｅｓ＿ｓｈがＨｉｇｈレベルである期間に４行のフォトダイオードが高い電位にリセットされ、その後、信号ｖｒｅｓ＿ｓｈがＬｏｗレベルに遷移した後に信号ｐｒｅｓ＿ｓｈがＬｏｗレベルに遷移する。これにより、フォトダイオードがリセットされた４行の画素が含まれる画素ブロックが非選択状態になる。このように、時刻ｔ１１４から始まる期間では、信号ｐｒｅｓ＿ｒｄ、ｖｒｅｓ＿ｒｄ、ｐｔｘ＿ｓｈ、ｐｒｅｓ＿ｓｈ、およびｖｒｅｓ＿ｓｈが同時にＨｉｇｈレベルとなる。これによって、第１記憶部に基づいて信号を読み出す画素のＦＤ部の初期化と、第２記憶部に基づいて選択する画素の初期化とが同時に行われる。

時刻ｔ１１５以降は、アドレス信号ｖａｄｄｒの値を除いては先に説明した時刻ｔ１０５以降の動作と同じであるので、説明を省略する。

アドレス信号ｖａｄｄｒがＦ１２に設定された後、次の行に係る動作が開始されるまでの期間にＲ１に設定する例を示したが、この期間のアドレス信号ｖａｄｄｒはいずれの記憶回路にも保持されないので、Ｒ１以外の値に設定しても良い。

以上で説明したように、本実施例によれば、信号が画素から読み出されない行におけるフォトダイオードのリセット方法を複数設定することができる。これにより、時刻ｔ１０７から時刻ｔ１０９までの期間に第２記憶回路がセットされる行は、次の水平同期期間に一時的にＰＤがリセットされる一方で、時刻ｔ１０９からの期間で第３記憶回路がセットされる行は、ＰＤがリセットされ続ける。

（実施例２）
図面を参照しながら、本発明に係る第２の実施例を説明する。図５は、図１に示した構成のうち、タイミング生成部４０と水平転送部５０とを除く部分を抜き出し、より詳細に示した回路図である。以下では、実施例１との相違点を中心に説明する。

実施例１においては、各画素ブロックにおけるリセットトランジスタのドレイン端子と増幅トランジスタのドレイン端子とは、互いに異なる電源が供給される構成になっていた。これに対して図５に示す本実施例に係る構成では、各画素ブロックにおけるリセットトランジスタと増幅トランジスタとで、両者のドレイン端子が共通に接続され、共通の電源が与えられる。この構成によれば、画素の制御に必要な信号線の数が実施例１の構成と比べて減少するので、撮像装置の縮小化に有利なものとなる。

画素ブロックの構成の変更に伴い、画素パルス生成部２５の構成も実施例１のものとは異なっている。図５では、画素パルス生成回路２２５０、２２５１、・・・をＡＮＤ回路、ＯＲ回路、およびＮＯＴ回路を用いて構成する例を示した。画素パルス生成回路２２５０は、信号ｐｒｅｓｉ、ｐｔｘ１ｉ、ｐｔｘ２ｉを出力し、それぞれ画素ブロック２１００の、ｐｒｅｓ（０）、ｐｔｘ１（０）、ｐｔｘ２（０）として画素ブロック２１００に供給される。

信号ｐｒｅｓｉは、ＡＮＤ回路２２５０−１の出力として現れる。ＡＮＤ回路２２５０−１は、ＮＯＴ回路２２５０−２の出力とＯＲ回路２２５０−３との論理積を出力する。ＮＯＴ回路２２５０−２は、第３記憶回路２２４０の出力の反転信号を出力する。ＯＲ回路２２５０−３は、ＡＮＤ回路２２５０−４の出力とＡＮＤ回路２２５０−５の出力との論理和を出力する。ＡＮＤ回路２２５０−４は、信号ｐｒｅｓ＿ｓｈとＯＲ回路２２５０−７の出力との論理積を出力する。ＡＮＤ回路２２５０−５は、信号ｐｒｅｓ＿ｒｄとＯＲ回路２２５０−６の出力との論理積を出力する。また、ＯＲ回路２２５０−６は、第１記憶回路２２２０および２２２１の出力の論理和を出力し、ＯＲ回路２２５０−７は、第２記憶回路２２３０および２２３１の出力の論理和を出力する。信号ｐｒｅｓｉは、リセットゲート制御部ｖｐｒｅｓに供給される。リセットゲート制御部ｖｐｒｅｓは、信号ｐｒｅｓｉの論理レベルに応じた信号をｐｒｅｓ（ｎ）（ｎは任意の行）として画素ブロックに与えるものである。リセットゲート制御部を省略し、信号ｐｒｅｓｉを直接信号ｐｒｅｓ（ｎ）として画素ブロックに供給しても良い。

信号ｐｔｘ１ｉは、３入力からなるＯＲ回路２２５０−８の出力として現れる。ＯＲ回路２２５０−８は、ＡＮＤ回路２２５０−９の出力、第３記憶回路２２４０の出力、およびＡＮＤ回路２２５０−１０の出力の論理和を出力する。ＡＮＤ回路２２５０−９は、第２記憶回路２２３０の出力と信号ｐｔｘ＿ｓｈとの論理積を出力する。ＡＮＤ回路２２５０−１０は、第１記憶回路２２２０の出力と信号ｐｔｘ＿ｒｄとの論理積を出力する。

信号ｐｔｘ２ｉは、３入力からなるＯＲ回路２２５０−１１の出力として現れる。ＯＲ回路２２５０−１１は、ＡＮＤ回路２２５０−１２の出力、第３記憶回路２２４０の出力、およびＡＮＤ回路２２５０−１３の出力の論理和を出力する。ＡＮＤ回路２２５０−１２は、第１記憶回路２２２１の出力と信号ｐｔｘ＿ｒｄとの論理積を出力する。また、ＡＮＤ回路２２５０−１３は、第２記憶回路２２３１の出力と信号ｐｔｘ＿ｓｈとの論理積を出力する。

なお、信号ｐｌａｔｅｎ＿ｒｄ、ｐｌａｔｅｎ＿ｓｈ、ｐｌａｔｒｓｔ＿ｓｈ、ｐｌａｔｒｓｔ＿ｆｉｘ、ｐｌａｔｅｎ＿ｆｉｘ、ｐｌａｔｅｎ＿ｆｉｘａ、ｐｔｘ＿ｒｄ、ｐｔｘ＿ｓｈ、ｐｒｅｓ＿ｒｄ、及びｐｒｅｓ＿ｓｈはタイミング生成部４０で生成される。

なお、画素パルス生成部の構成は図示したものに限られない。また、第１から第３記憶部の構成は実施例１と共通なので説明を省略する。

次に、図６に示したタイミング図を参照しながら図１および５に示す撮像装置の動作を説明する。

ここでは、画素アレイ１０のうちのＡ行の画素から信号を読み出した後、ＸおよびＹ行の画素のフォトダイオードの電位を固定し、さらに、０行および１行を含む合計４行の画素に係るシャッタ動作を行う場合を例にとって説明する。繰り返しになるが、シャッタ動作とはすなわちフォトダイオードをリセットすることで、画素の初期化とも称する。図６の時刻ｔ２００においては、第１記憶部２２のＤラッチ、第２記憶部２３および第３記憶部２４のＳＲラッチはいずれもＬｏｗレベルを保持しているものとする。また、増幅トランジスタおよびリセットトランジスタのドレイン端子に与えられる電圧ｖｃｃはＨｉｇｈレベルにあるものとする。

実施例１の動作と大きく異なるのは、画素を選択あるいは非選択状態にするための制御方法である。ここでは実施例１で説明した動作との相違点を中心に説明する。

図６の時刻ｔ２００に不図示の外部から水平同期信号がタイミング生成部４０に入力されると、タイミング生成部４０は時刻ｔ２０１に信号ｐｔｘ＿ｓｈおよびｐｒｅｓ＿ｓｈをＨｉｇｈレベルにする。ここでは第２および第３記憶回路のＳＲラッチのいずれもがＬｏｗレベルを保持しているので、画素ブロックに供給される信号に変化はない。

時刻ｔ２０２に信号ｖｃｃがＬｏｗレベルに遷移し、時刻ｔ２０３に信号ｐｒｅｓ＿ｒｄがＨｉｇｈレベルになる。この時点では第１記憶回路のＤラッチのいずれもがＬｏｗレベルを保持しているので、画素ブロックに供給される信号に変化はない。

時刻ｔ２０４に信号ｐｌａｔｅｎ＿ｒｄがＨｉｇｈレベルになると、アドレス信号Ｒ１で示されるａ行目の第１記憶回路２２２ＡのＤラッチがＨｉｇｈレベルの信号を出力するようになる。これにより、画素パルス生成部２２５Ａから出力される信号ｐｒｅｓｉがＨｉｇｈレベルとなり、結果、画素ブロック２１０Ａに与えられる信号ｐｒｅｓ（ａ）がＨｉｇｈレベルとなる。これにより、画素ブロック２１０ＡのリセットトランジスタＭ２１０４が導通する。この時点では、信号ｖｃｃがＬｏｗレベルなので、画素ブロック２１０ＡのＦＤ部Ｆ２１０１は低い電位にリセットされ、非選択状態になる。

時刻ｔ２０５に信号ｖｃｃがＨｉｇｈレベルになる。この時、信号ｐｒｅｓ＿ｒｄ、ひいては信号ｐｒｅｓ（ａ）がＨｉｇｈレベルであるので、画素ブロック２１０ＡのＦＤ部Ｆ２１０１が高い電位にリセットされて、当該画素ブロックが選択状態になる。この後、信号ｐｒｅｓ＿ｒｄがＬｏｗレベルになると、画素ブロック２１０Ａを選択状態にする動作が終了する。これ以降の期間で垂直信号線ｖｌｉｎｅ（ｎ）に現れる信号は、画素ブロック２１０ＡのＦＤ部をリセットしたことに対応する信号である。この信号にはリセットトランジスタＭ２１０４、増幅トランジスタＭ２１０３、ＦＤ部Ｆ２１０１に起因するノイズ成分が含まれている。水平転送部５０にＣＤＳ回路を備える構成であれば、信号ｐｒｅｓ＿ｒｄがＬｏｗレベルに変化した後に、垂直信号線ｖｌｉｎｅ（ｎ）に現れる出力をサンプリングする。

時刻ｔ２０６に信号ｐｔｘ＿ｒｄがＨｉｇｈレベルになると、第１記憶回路２２２ＡのＤラッチの出力との論理積によりＡＮＤ回路２２５０−５の出力がＨｉｇｈレベルとなり、信号ｐｔｘ１（ａ）のみがＨｉｇｈレベルになる。これによりａ行目のＰＤに保持された電荷が、転送トランジスタＭ２１０１−１を介してＦＤ部Ｆ２１０１に転送されると、転送された電荷量に応じてＦＤ部Ｆ２１０１の電位が変化し、垂直信号線ｖｌｉｎｅ（ｎ）に現れる信号も合わせて変化する。このときの信号は、ＦＤ部Ｆ２１０１をリセットした直後のレベルに対して、光電変換によって生じた電荷量に応じた分だけ変化しているので、ＣＤＳ回路に保持されたノイズ成分との差分を取ることで、ノイズ成分を低減することができる。以上によって１行目の画素から信号を読み出す動作が終了する。

時刻ｔ２０７〜ｔ２１０の期間では、０行目および１行目の画素を含む、合計４行のシャッタ行アドレスを第２記憶回路に記憶させる動作が行われるとともに、これらの行に係る第３記憶回路がリセットされる。この期間の動作は図４に示した時刻ｔ１０６〜ｔ１１０の動作と同じなので、説明を省略する。

時刻ｔ２１０に水平同期信号ＨＤが入力されて、次の行に係る動作が行われる。

時刻ｔ２１１に信号ｐｔｘ＿ｓｈおよびｐｒｅｓ＿ｓｈがＨｉｇｈレベルになると、時刻ｔ２０７〜ｔ２１０の期間で第２記憶回路がセットされた行の画素の転送トランジスタおよびリセットトランジスタが導通する。これにより、４行の画素のシャッタ動作が行われる。

時刻ｔ２１２に信号ｖｃｃがＬｏｗレベルになった後、時刻ｔ２１３に信号ｐｒｅｓ＿ｒｄがＨｉｇｈレベルになる。信号ｐｒｅｓ＿ｒｄがＨｉｇｈレベルになることで、ａ行目の第１記憶回路のＤラッチとの論理積により信号ｐｒｅｓ（ａ）がＨｉｇｈレベルになる。

時刻ｔ２１４から信号ｐｌａｔｅｎ＿ｒｄが一時的にＨｉｇｈレベルになる。これにより、アドレス信号ｖａｄｄｒはＲ２が表す行の第１ラッチ回路のＤラッチのみがＨｉｇｈレベルを出力することになるので、信号ｐｒｅｓ（ａ）はＬｏｗレベルになる。このタイミングで信号ｖｃｃはＬｏｗレベルであるため、ａ行目の画素のＦＤ部Ｆ２１０１の電位は低い電位にあり、非選択状態となる。

時刻ｔ２１５に信号ｖｃｃが再びＨｉｇｈレベルとなった後に信号ｐｒｅｓ＿ｒｄがＬｏｗレベルとなることで、Ｒ２のアドレス信号で示される行の画素のＦＤ部Ｆ２１０１の電位が高い電位となり、この行が選択状態となる。

これ以降の動作は既に説明した動作が繰り返されるものなので、説明を省略する。

以上説明した本実施例においても、信号が画素から読み出されない行におけるフォトダイオードのリセット方法を複数設定することができる。これにより、時刻ｔ２０８から時刻ｔ２０９までの期間に第２記憶回路がセットされる行は、次の水平同期期間に一時的にＰＤがリセットされる一方で、時刻ｔ２０９からの期間で第３記憶回路がセットされる行は、ＰＤがリセットされ続ける。特に本実施例によれば、各画素ブロックにおけるリセットトランジスタと増幅トランジスタとで、両者のドレイン端子が共通に接続され、共通の電源が与えられるので、撮像装置の縮小化に有利なものとなる。

（実施例３）
図面を参照しながら、本発明に係る第２の実施例を説明する。図７は、図１に示した構成のうち、タイミング生成部４０と水平転送部５０とを除く部分を抜き出し、より詳細に示した回路図である。以下では、実施例１との相違点を中心に説明する。

実施例１および２では、画素が選択トランジスタを含まないものを例示して説明したが、選択トランジスタを有する場合でも本発明は適用可能である。画素ブロック３１００は、選択トランジスタＭ３１０５が追加された点を除いて、図５と同じ構成である。

画素ブロックの変更に伴い、画素パルス生成部２５の構成も実施例２のものとは異なっている。図７では、画素パルス生成回路３２５０、３２５１、・・・をＡＮＤ回路およびＯＲ回路を用いて構成する例を示した。画素パルス生成回路３２５０は、信号ｐｒｅｓｉ、ｐｓｅｌｉ、ｐｔｘ１ｉ、ｐｔｘ２ｉを出力し、それぞれ画素ブロック３１００の、ｐｒｅｓ（０）、ｐｓｅｌ（０）、ｐｔｘ１（０）、ｐｔｘ２（０）として画素ブロック３１００に供給される。

信号ｐｒｅｓｉは、ＡＮＤ回路３２５０−２の出力と、第３記憶回路３２４０の出力と、ＡＮＤ回路３２５０−３の出力との論理和を出力するＯＲ回路３２５０−１の出力として現れる。ＡＮＤ回路３２５０−２は、第２記憶回路３２３０と３２３１の出力との論理和を出力するＯＲ回路３２５０−５の出力と、信号ｐｒｅｓ＿ｓｈとの論理積を出力する。ＡＮＤ回路３２５０−３は、第１記憶回路３２２０と３２２１の出力との論理和を出力するＯＲ回路３２５０−４の出力と、信号ｐｒｅｓ＿ｒｄとの論理積を出力する。

信号ｐｓｅｌｉは、ＯＲ回路３２５０−４の出力と信号ｐｓｅｌの論理積として現れる。

信号ｐｔｘ１ｉは、ＯＲ回路３２５０−７の出力として現れる。ＯＲ回路３２５０−７は、ＡＮＤ回路３２５０−８の出力、第３記憶回路２２４０の出力、およびＡＮＤ回路３２５０−９の出力の論理和を出力する。ＡＮＤ回路３２５０−８は、第２記憶回路２２３０の出力と信号ｐｔｘ＿ｓｈとの論理積を出力する。ＡＮＤ回路３２５０−９は、第１記憶回路３２２０の出力と信号ｐｔｘ＿ｒｄとの論理積を出力する。

信号ｐｔｘ２ｉは、ＯＲ回路３２５０−１０の出力として現れる。ＯＲ回路３２５０−１０は、ＡＮＤ回路３２５０−１１の出力、第３記憶回路３２４０の出力、およびＡＮＤ回路３２５０−１２の出力の論理和を出力する。ＡＮＤ回路３２５０−１１第１記憶回路３２２１の出力と信号ｐｔｘ＿ｒｄとの論理積を出力する。また、ＡＮＤ回路３２５０−１２は、第２記憶回路３２３１の出力と信号ｐｔｘ＿ｓｈとの論理積を出力する。

なお、信号ｐｌａｔｅｎ＿ｒｄ、ｐｌａｔｅｎ＿ｓｈ、ｐｌａｔｒｓｔ＿ｓｈ、ｐｌａｔｒｓｔ＿ｆｉｘ、ｐｌａｔｅｎ＿ｆｉｘ、ｐｌａｔｅｎ＿ｆｉｘａ、ｐｓｅｌ、ｐｔｘ＿ｒｄ、ｐｔｘ＿ｓｈ、ｐｒｅｓ＿ｒｄ、およびｐｒｅｓ＿ｓｈはタイミング生成部４０で生成される。

なお、画素パルス生成部の構成は図示したものに限られない。また、第１から第３記憶部の構成は実施例１と共通なので説明を省略する。

次に、図８に示したタイミング図を参照しながら図１および７に示す撮像装置の動作を説明する。

ここでは、画素アレイ１０のうちのＡ行の画素から信号を読み出した後、ＸおよびＹ行の画素のフォトダイオードの電位を固定し、さらに、０行および１行を含む合計４行の画素に係るシャッタ動作を行う場合を例にとって説明する。繰り返しになるが、シャッタ動作とはすなわちフォトダイオードをリセットすることで、画素の初期化とも称する。図８の時刻ｔ３００においては、第１記憶部２２のＤラッチ、第２記憶部２３および第３記憶部２４のＳＲラッチはいずれもＬｏｗレベルを保持しているものとする。

実施例１および２と大きく異なるのは、画素を選択あるいは非選択状態にするための制御方法である。実施例１および２ではＦＤ部を高い電位にリセットすることで画素を選択状態にし、ＦＤ部を低い電位にリセットすることで画素を非選択状態にしていた。これに対して、本実施例では、増幅トランジスタＭ３１０３と垂直信号線ｖｌｉｎｅ（ｎ）との間に設けられた選択トランジスタをオンすることで画素を選択状態にし、選択トランジスタをオフすることで画素を非選択状態にする。ここでは先の実施例で説明した動作との相違点を中心に説明する。

図８の時刻ｔ３００に、不図示の外部から水平同期信号がタイミング生成部４０に入力されると、タイミング生成部４０は時刻ｔ２０１に信号ｐｌａｔｅｎ＿ｒｄをＨｉｇｈレベルにする。このときアドレス信号ｖａｄｄｒはＲ１＝Ａ行目を指しているので、アドレスデコーダ３２１０の出力のうちｖｄｅｃ（ａ）のみがＨｉｇｈレベルであり、第１記憶回路３２２ＡのＤラッチのみがＨｉｇｈレベルを出力する。

時刻ｔ３０２に信号ｐｓｅｌがＨｉｇｈレベルになると、画素パルス生成部３２５ＡのＡＮＤ回路３２５Ａ−６の出力がＨｉｇｈレベルになり、画素ブロック３１０Ａに含まれる選択トランジスタが導通する。これにより、画素ブロック３１０Ａが選択状態になる。

時刻ｔ３０３に信号ｐｒｅｓ＿ｒｄがＨｉｇｈレベルになることで、画素パルス生成部３２５ＡのＯＲ回路３２５Ａ−１がＨｉｇｈレベルになり、画素ブロック３１０Ａに含まれるリセットトランジスタＭ３１０４が導通する。これにより、画素ブロック３１０ＡのＦＤ部Ｆ３１０１がリセットされる。一定時間経過後に信号ｐｒｅｓ＿ｒｄがＬｏｗレベルになるとＦＤ部のリセットが終了する。これ以降の期間で垂直信号線ｖｌｉｎｅ（ｎ）に現れる信号は、画素ブロック３１０ＡのＦＤ部をリセットしたことに対応する信号である。この信号にはリセットトランジスタＭ３１０４、増幅トランジスタＭ３１０３、ＦＤ部Ｆ３１０１に起因するノイズ成分が含まれている。水平転送部５０にＣＤＳ回路を備える構成であれば、信号ｐｒｅｓ＿ｒｄがＬｏｗレベルに変化した後に、垂直信号線ｖｌｉｎｅ（ｎ）に現れる出力をサンプリングする。

時刻ｔ３０３には信号ｐｒｅｓ＿ｓｈが、そして時刻ｔ３０４には信号ｐｔｘ＿ｓｈがそれぞれＨｉｇｈレベルになるが、ここでは第２および第３記憶回路のＳＲラッチのいずれもがＬｏｗレベルを保持しているので、画素ブロックに供給される信号に変化はない。

時刻ｔ３０５に信号ｐｔｘ＿ｒｄがＨｉｇｈレベルになると、ＯＲ回路３２５Ａ−９の出力がＨｉｇｈレベルになり、信号ｐｔｘ１（ａ）のみがＨｉｇｈレベルになる。これによりａ行目のＰＤに保持された電荷が、転送トランジスタＭ３１０１−１を介してＦＤ部Ｆ３１０１に転送されると、てんそうされ多電荷量に応じてＦ３１０１の電位が変化し、垂直信号線ｖｌｉｎｅ（ｎ）に現れる信号も合わせて変化する。このときの信号は、ＦＤ部Ｆ３１０１をリセットした直後のレベルに対して、光電変換によって生じた電荷量に応じた分だけ変化しているので、ＣＤＳ回路に保持されたノイズ成分との差分を取ることで、ノイズ成分を低減することができる。以上によって１行目の画素から信号を読み出す動作が終了する。

時刻ｔ３０６からｔ３０９までの期間の動作は実施例１、２と同様なので説明を省略する。

時刻ｔ３０９に信号ｐｓｅｌがＬｏｗレベルに変化すると、画素ブロック３１０Ａの選択状態が解除される。

時刻ｔ３１０に水平同期信号ＨＤが入力されて、次の行に係る動作が行われる。

時刻ｔ３１１に信号ｐｌａｔｅｎ＿ｒｄがＨｉｇｈレベルになると、このときのアドレス信号ｖａｄｄｒはＲ２＝ｂであるので、ｂ行の第１記憶回路３２２ＡのＤラッチがＨｉｇｈレベルを出力するようになる。

時刻ｔ３１３に信号ｐｒｅｓ＿ｓｈが、時刻ｔ３１４に信号ｐｔｘ＿ｓｈがそれぞれＨｉｇｈレベルになると、時刻ｔ３０７から第２記憶回路がセットされた行の画素のリセットトランジスタおよび転送トランジスタが導通する。これにより、４行の画素のシャッタ動作が行われる。

以上で説明したように、時刻ｔ３０７から時刻ｔ３０８までの期間に第２記憶回路がセットされる行は、次の水平同期期間に一時的にＰＤがリセットされる一方で、時刻ｔ３０８からの期間で第３記憶回路がセットされる行は、ＰＤがリセットされ続ける。つまり、本実施例のように選択トランジスタを備える画素の構成であっても、異なるリセット動作を実現することができる。

（実施例４）
図９を参照しながら、本発明に係る第４の実施例を説明する。

第１から第３の実施例では、電子ズーム動作による、切り出し動作を行う場合を説明したが、本発明は、間引き動作を行う場合にも適用できる。

図９は、連続するフィールドで、間引く、すなわち画素から信号を読み出さずにスキップする行が変更される動作を示すタイミング図である。具体的には、Ｆｉｅｌｄ１０１では６行につき１行のみから信号を読み出し、残る５行は間引く、１／６間引き動作で、続くＦｉｅｌｄ１０２では５行につき１行のみから信号を読み出し、残る３行は間引く、１／４間引き動作を行う場合を例示する。画素は、実施例１〜３で例示したように、隣接する２行で１つの画素ブロックを構成するものであるとする。

実施例１〜３で示したように複数の画素で１つの画素ブロックを構成する場合、ＰＤの電位を固定する動作と、読み出しあるいは電子シャッタ走査と、を同じ画素ブロックに設定することはできない。そのため、Ｆｉｅｌｄ１０１で１行目の画素から信号が読み出されるとすると、２行目の画素のＰＤの電位を固定することはできない。したがって、１行目および２行目の画素については、同時に電子シャッタ走査を行う。

Ｆｉｅｌｄ１００の水平同期信号４の期間には、電子シャッタ走査あるいはＰＤ電位を固定する行を第２あるいは第３記憶部に記憶させる動作が開始される。この動作は、例えば図４の時刻ｔ１０７〜ｔ１１０の期間に行われる動作に対応する。ここでは、次のフィールドに信号が読み出される１行目と、１行目の画素と１つの画素ブロックを構成する２行目のアドレスが、第２記憶部に記憶されるとともに、３〜６行目のアドレスが、第３記憶部に記憶される。

Ｆｉｅｌｄ１００の水平同期信号５の期間になると、水平同期信号４の期間に第２記憶部に記憶させた行のＰＤリセット動作が行われる。この後、Ｆｉｅｌｄ１０１に信号を読み出すまでが１行目の画素の蓄積期間となる。また、水平同期期間５においても７〜１２行目までの画素について、水平同期期間４と同様の動作が行われる。

以下、Ｆｉｅｌｄ１００の間、同様の動作が繰り返される。

続くＦｉｅｌｄ１０１では、１、７、１３、・・・と５行おきに信号を読み出す１／６間引き動作を行う。
Ｆｉｅｌｄ１０１では、Ｆｉｅｌｄ１０２の読み出し走査に対応する電子シャッタ走査と、ＰＤ電位の固定も行う。Ｆｉｅｌｄ１０２では１、５、９、・・・と３行おきに信号を読み出す１／４間引き動作になるので、Ｆｉｅｌｄ１０１では、１、２、５、６、９、１０、・・・の行について電子シャッタ走査を行い、それ以外の行はＰＤの電位を固定する。
Ｆｉｅｌｄ１０２になると、Ｆｉｅｌｄ１０１から蓄積期間が開始した１、５、９、・・・行について読み出し走査が行われる。

図９に示すタイミング図から明らかなように、間引き動作を行った場合には、読み出し行と画素ブロックを構成しない画素についてはＰＤの電位を固定し、間引く行に変更が生じた時にのみ、電子シャッタ走査に同調してＰＤの電位の固定状態を解除する動作を行う。したがって、以上で説明した本実施例の駆動方法によれば、間引き動作時におけるＰＤ電位を固定する行の変更を継ぎ目なく連続して行うことが可能となる。

また、上記で説明した実施例どうしを組み合わせることも可能である。同様にして、複数の画素で共有される素子を制御するための第３の記憶部を３個以上設けても良い。

なお、上述の各実施例で用いた、第１乃至第３記憶部に含まれるラッチは例示したものに限られない。例えば、第１乃至第３記憶部の全てでＳＲラッチを用いても良い。図示の通り、画素の列に対して１本の垂直信号線が設けられている構成においては、つねに１行の画素からしか信号を読み出すことができない。このため、信号を読み出す画素の行に係るアドレスを記憶する第１記憶部にはＤラッチを用いることで、セットとリセットを同時に可能としている。また、第２および第３記憶部に対してはＳＲラッチを用いることで、デコーダからの出力がＨｉｇｈレベルであるときに、ラッチをセットし、Ｌｏｗレベルであるときには値を保持するように構成されている。また、複数あるＳＲラッチに対して共通のリセット信号を与えることで、一括してラッチの状態をリセットできる。

（実施例５）
次に、本実施形態に係る撮像システムの概略を、図１０を用いて説明する。

撮像システム８００は、例えば、光学部８１０、撮像装置１０００、映像信号処理回路部８３０、記録・通信部８４０、タイミング制御回路部８５０、システムコントロール回路部８６０、及び再生・表示部８７０を含む。撮像装置１０００は、先述の各実施例で説明した撮像装置が用いられる。ここでは、図１に示したタイミング生成部４０が、撮像装置ではなく、タイミング制御回路部８５０に含まれる場合を例示している。

レンズなどの光学系である光学部は８１０、被写体からの光を撮像装置１０００の、複数の画素が２次元状に配列された画素アレイに結像させ、被写体の像を形成する。撮像装置１０００は、タイミング制御回路部８５０からの信号に基づくタイミングで、画素部に結像された光に応じた信号を出力する。

撮像装置１０００から出力された信号は、映像信号処理部である映像信号処理回路部８３０に入力され、映像信号処理回路部８３０が、プログラムなどによって定められた方法に従って、入力された電気信号に対してＡＤ変換などの処理を行う。映像信号処理回路部での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像が再生・表示させる。記録通信部は、また、映像信号処理回路部８３０からの信号を受けて、システムコントロール回路部８６０とも通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。

システムコントロール回路部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、タイミング制御回路部８５０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システムコントロール回路部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラムなどが記録される。また、システムコントロール回路部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内で供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらしなどである。

タイミング制御回路部８５０は、制御部であるシステムコントロール回路部８６０による制御に基づいて撮像装置１０００及び映像信号処理回路部８３０の駆動タイミングを制御する。

以上で説明した各実施例は、本発明を実施するための例示的なものであって、本発明の技術的思想を逸脱しない範囲で様々に変更あるいは組み合わせることが可能である。

１ 撮像装置
１０ 画素アレイ
２０ 行選択部
２１ アドレスデコーダ
２２ 第１記憶部
２３ 第２記憶部
２４ 第３記憶部
２５ 画素パルス生成部
３０ アドレス生成部
４０ タイミング生成部
５０ 水平転送部

Claims (14)

1. 各々が光電変換部を含む画素が複数行列状に配列された画素アレイと、
   前記画素アレイの行を選択する行選択部と、を有し、
   前記行選択部は
   前記画素アレイの行のアドレスに対応するアドレス信号を時分割多重方式により生成するアドレス生成部と、
   前記アドレス生成部で生成された前記アドレス信号をデコードして、対応するデコード値を出力するデコーダと、
   信号を読み出す前記画素アレイの行のアドレスに対応する前記デコード値を記憶する第１記憶部と、
   初期化を行う前記画素アレイの行のアドレスに対応する前記デコード値を記憶する第２記憶部と、
   を含む撮像装置と、タイミング生成部と、を有し、
   前記行選択部はさらに、前記光電変換部の電位を固定する前記画素アレイの行のアドレスに対応する前記デコード値を記憶する第３記憶部を含み、
   前記タイミング生成部は、同一の行に係る前記第２記憶部と前記第３記憶部について、前記第２記憶部に前記デコード値を記憶する動作と、
   前記第３記憶部を初期化する動作と、を同時に行うこと
   を特徴とする撮像システム。
2. 前記画素の各々はさらに、
   前記光電変換部で生成された電荷に基づく信号を出力する増幅トランジスタと、
   前記光電変換部に保持された電荷を前記増幅トランジスタのゲートのノードに転送する転送トランジスタと、前記増幅トランジスタのゲートのノードをリセットするリセットトランジスタと、を含み、
   前記第３記憶部に記憶された前記デコード値に基づいて、前記転送トランジスタと前記リセットトランジスタとを制御すること
   を特徴とする請求項１に記載の撮像システム。
3. 前記増幅トランジスタと、前記リセットトランジスタとで、それぞれのドレイン端子が共通に接続されること
   を特徴とする請求項２に記載の撮像システム。
4. 前記増幅トランジスタと、前記リセットトランジスタとで、それぞれのドレイン端子が異なる電源に接続されること
   を特徴とする請求項２に記載の撮像システム。
5. 前記画素の各々はさらに、前記画素を選択状態あるいは非選択状態にする選択トランジスタを含むこと
   を特徴とする請求項２ないし４のいずれかに記載の撮像システム。
6. 複数の前記画素で、前記増幅トランジスタおよび前記リセットトランジスタとを共有することを特徴とする請求項２ないし５のいずれかに記載の撮像システム。
7. 前記タイミング生成部は、さらに、１行の前記画素に係る信号の読み出しを行う水平同期期間を規定する水平同期信号を出力することを特徴とする請求項１ないし６のいずれかに記載の撮像システム。
8. 前記撮像装置は、同一の前記水平同期期間において、前記第１記憶部に基づいて信号を読み出す前記画素の初期化と並行して、前記第２記憶部に基づいて選択する画素の初期化を行うこと
   を特徴とする請求項１ないし７のいずれかに記載の撮像システム。
9. 前記撮像装置の画素部に像を形成する光学系と、
   前記撮像装置から出力された信号を処理して画像データを生成する映像信号処理部と、をさらに備えたこと
   を特徴とする請求項１ないし８のいずれかに記載の撮像システム。
10. 各々が光電変換部を含む画素が複数行列状に配列された画素アレイと、
    前記画素アレイの行を選択する行選択部と、を有し、
    前記行選択部は
    前記画素アレイの行のアドレスに対応するアドレス信号を時分割多重方式により生成するアドレス生成部と、
    前記アドレス生成部で生成された前記アドレス信号をデコードして、対応するデコード値を出力するデコーダと、
    信号を読み出す前記画素アレイの行のアドレスに対応する前記デコード値を記憶する第１記憶部と、
    初期化を行う前記画素アレイの行のアドレスに対応する前記デコード値を記憶する第２記憶部と、
    を含む撮像装置の駆動方法であって、
    前記行選択部はさらに、前記光電変換部の電位を固定する前記画素アレイの行のアドレスに対応する前記デコード値を記憶する第３記憶部を含み、
    前記第３記憶部で記憶された行の電位を固定している期間に、前記第２記憶部で記憶された行のシャッタ走査を行い、
    さらに、同一の行に係る前記第２記憶部と前記第３記憶部について、
    前記第２記憶部に前記デコード値を記憶する動作と、前記第３記憶部を初期化する動作と、を同時に行うことを特徴とする撮像装置の駆動方法。
11. 同一の水平同期期間において、前記第１記憶部に基づいて信号を読み出す前記画素の初期化と並行して、前記第２記憶部に基づいて選択する画素の初期化を行うこと
    を特徴とする請求項１０に記載の撮像装置の駆動方法。
12. 前記画素アレイの一部を切り出して信号を読み出す切り出し動作において、
    前記第１記憶部に基づく、前記画素アレイからの信号を読み出す読み出し走査は第１の方向に走査を行い、
    前記読み出し走査の開始行から前記第１の方向とは異なる側にある非読み出し行は、前記第３記憶部に基づく前記光電変換部の電位を固定する走査を、前記第１の方向とは異なる第２の方向に行うこと
    を特徴とする請求項１０または１１に記載の撮像装置の駆動方法。
13. 前記画素アレイの一部を切り出して信号を読み出す切り出し動作において、
    前記第１記憶部に基づく、前記画素アレイからの信号を読み出す読み出し走査は第１の方向に走査を行い、
    前記読み出し走査の終了行から前記第１の方向と同じ側にある非読み出し行は、前記第３記憶部に基づく前記光電変換部の電位を固定する走査を、前記第１の方向に行うこと
    を特徴とする請求項１０ないし１２のいずれかに記載の撮像装置の駆動方法。
14. 前記画素の各々はさらに、
    前記光電変換部で生成された電荷に基づく信号を出力する増幅トランジスタと、
    前記光電変換部に保持された電荷を前記増幅トランジスタのゲートのノードに転送する転送トランジスタと、
    前記増幅トランジスタのゲートのノードをリセットするリセットトランジスタと、を含み、
    複数の前記画素で、前記増幅トランジスタおよび前記リセットトランジスタとを共有し、
    前記第１記憶部に基づいて信号が読み出される前記画素と前記増幅トランジスタと前記リセットトランジスタとを共有する前記画素は、前記第２記憶部に基づいてシャッタ走査を行い、前記第３記憶部に基づいて光電変換部の電位を固定しないこと
    を特徴とする請求項１０ないし１３のいずれかに記載の撮像装置の駆動方法。

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