(実施例1)
図面を参照しながら、本発明に係る第1の実施形態を説明する。
図1は、本発明に係る撮像装置の概略構成を示すブロック図である。撮像装置1は、画素アレイ10、行選択部20、アドレス生成部30、タイミング生成部40、および水平転送部50を含む。これらの構成は全て同一半導体基板上に形成しても良いし、その一部を異なる半導体基板上に形成しても良い。
画素アレイ10は、画素が複数行列状に配列されており、隣接する行の画素間で回路を共有する構成である。以下では、互いに回路を共有する複数の画素を画素ブロックと呼ぶ。つまり、画素アレイ10は、複数の画素ブロックが行列状に配列されたものであると言い換えることができる。
行選択部20は画素アレイ10に隣接して配置されており、画素アレイ10の画素を行単位で選択する。
行選択部20はさらにアドレスデコーダ21、第1記憶部22、第2記憶部23、第3記憶部24、および画素パルス生成部25を含む。アドレスデコーダ21は、アドレス生成部30で生成されたアドレス値をデコードしたデコード値を出力し、アドレス値に対応するアドレスを選択する。
第1記憶部22は、アドレスデコーダ21から出力されたデコード値を記憶するもので、その出力は画素アレイ10において画素から信号を読み出す行のアドレスとして用いられる。
第2記憶部23は、アドレスデコーダ21から出力されたデコード値を記憶するもので、その出力は画素アレイ10において画素が持つ光電変換部をリセットする行のアドレスとして用いられる。
第3記憶部24は、アドレスデコーダ21から出力されたデコード値を記憶するもので、その出力は画素アレイ10において画素ブロックにおいて複数の画素間で共有される素子を制御するために用いられる。
アドレス生成部30は、タイミング生成部40から供給される信号に基づいてアドレス値を生成し、行選択部20に供給する。アドレス生成部30は時分割多重方式によってアドレス信号vaddrを出力することで、1個のアドレスデコーダが複数のアドレスを選択できるように構成されている。より具体的には、アドレス生成部はアドレス値を生成する回路を複数有し、タイミング生成部40からの信号に基づいてそのいずれかの回路からの出力を選択してアドレス信号vaddrとして出力する構成が考えられる。
タイミング生成部40は、アドレス生成部30がアドレス値を生成するタイミングを制御する信号を供給するほか、行選択部20および水平転送部50の動作タイミングを制御する信号を供給する。
水平転送部50は、画素アレイ10から垂直信号線vline(n)を介して読み出された信号を、出力端子outから出力させるための回路である。具体的には、垂直信号線vline(n)毎に設けられた増幅器やAD変換器、CDS回路、ラインメモリ回路などを含み、水平走査回路によって出力端子outに順次出力させる。ラインメモリ回路は、アナログメモリでも良いし、SRAMやラッチ回路からなるデジタルメモリでも良い。
水平走査回路をデコーダで構成することによって、任意の列にアクセスできるようにしてもよい。これにより、行選択部20との組合せでランダムアクセスが実現できる。行選択部および水平走査回路がデコーダであっても、アドレスの順に従って順次走査を行っても良いことは無論である。
図2は、図1に示した構成のうち、タイミング生成部40と水平転送部50を除く部分を抜き出し、より詳細に示した回路図である。
画素アレイ10は、複数の画素ブロック1100、・・・110A、・・・110Xが配列されており、図2ではそのうちの6行×1列の画素ブロックを抜き出している。画素ブロック1100は、2個の画素を含む。1行目の画素は、光電変換部であるフォトダイオードD1101、転送トランジスタM1101−1、増幅トランジスタM1103、およびリセット部であるリセットトランジスタM1104を含む。転送トランジスタM1101−1が導通すると、フォトダイオードD1101に保持された電荷が増幅トランジスタM1103のゲートのノードに転送される。図示はしていないが、増幅トランジスタM1103のゲートは半導体基板上にあっては転送トランジスタM1101−1の一方の主電極を兼ねる浮遊拡散部(Floating Diffusion)と接続され、フォトダイオードからの電荷は浮遊拡散部に転送される。以下では浮遊拡散部のことをFD部と称する。増幅トランジスタM1103は、一方の主電極が電源電圧vccの供給を受けるとともに、他方の主電極が選択トランジスタM1105を介して垂直信号線vline(n)に接続される。増幅トランジスタM1103は、そのゲートのノードをリセットトランジスタM1104によって動作電位に設定されると、垂直信号線vline(n)に接続された不図示の定電流源とでソースフォロワ回路を形成し、FD部の電位に応じた信号を出力する。リセットトランジスタM1104は、一方の主電極がFD部と接続され、導通すると、その他方の主電極に供給される電位に応じてFD部をリセットする。2行目の画素は、フォトダイオードD1102、転送トランジスタM1101−2、画素出力部である増幅トランジスタM1103、リセット部であるリセットトランジスタM1104、および選択トランジスタM1105を含む。これらの2個の画素は、増幅トランジスタM1103とリセットトランジスタM1104とを共有する。画素ブロック1101、1102、・・・は画素ブロック1100と同じく、隣接する2行の画素で増幅トランジスタM1103とリセットトランジスタM1104とを共有する。
アドレスデコーダ21には、タイミング生成部40からの制御信号に基づいてアドレス生成部30が出力したアドレス信号vaddrが入力される。アドレス信号vaddrは画素の行数に対応した信号で、本実施例では0〜Xに対応する。アドレス信号vaddrとして「0」がアドレス生成部から与えられると、アドレスデコーダはデコード値vdec(0)のみ論理的Highレベルを出力し、その他は論理的Lowレベルを出力する。アドレス信号vaddrが1、2、・・・、A、・・・、Xであっても同様である。
第1記憶部22を構成する複数の第1記憶回路1220、1221、・・・は、それぞれ1ビットデータを記憶するDラッチを含む。第1記憶回路1220に含まれるDラッチはD端子がアドレスデコーダ21の出力vdec(0)と接続され、G端子は信号platen_rdを伝達する配線と接続される。第1記憶回路1221、1222、・・・は第1記憶回路1220と同じくDラッチを含むが、D端子が接続されるアドレスデコーダ21の出力が異なる。信号platen_rdを伝達する配線は、第1記憶部の他の記憶回路1221、1222、・・・にも共通に接続される。
第2記憶部23を構成する第2記憶回路1230、1231、・・・はそれぞれAND回路と、当該AND回路の出力がS端子に接続されたSRラッチとを含む。AND回路の一方の入力端子はアドレスデコーダ21の出力vdec(0)と接続され、他方の入力端子は、信号platen_shを伝達する配線と接続される。SRラッチのR端子は信号platrst_shを伝達する配線と接続される。信号platrst_shを伝達する配線は、第2記憶部の他の第2記憶回路1231、1232、・・・にも共通に接続される。
第3記憶部24を構成する第3記憶回路1240、1241、・・・はそれぞれSRラッチと、AND回路とOR回路とを含む。AND回路1240−1は、その一方の入力端子が信号platen_fixを伝達する配線と接続され、他方の入力端子はOR回路1240−4の出力端子と接続される。AND回路1240−2は、その一方の入力端子が信号platrst_fixを伝達する配線と接続され、他方の入力端子はOR回路1240−4の出力端子と接続される。さらに、AND回路1240−2の出力端子はSRラッチのR端子と接続される。OR回路1240−3は、その一方の入力端子が信号platen_fixaを伝達する配線と接続され、他方の入力端子はAND回路1240−1の出力端子と接続される。さらに、OR回路1240−3の出力端子は、SRラッチのS端子と接続される。OR回路1240−4は、その一方の入力端子がアドレスデコーダ21の出力端子vdec(0)と接続され、他方の入力端子はアドレスデコーダ21の出力端子vdec(1)と接続される。
画素パルス生成部25を構成する画素パルス生成回路1250、1251、・・・をAND回路とOR回路とNOT回路とを用いて構成した例を示しているが、回路の構成は本例の構成に限定されない。画素パルス生成回路1250は、信号vresi、presi、ptx1i、ptx2iを出力し、それぞれ画素ブロック1100のvres(0)、pres(0)、ptx1(0)、ptx2(0)として画素ブロック1100に供給される。
信号vresiは、AND回路1250−1の出力として現れる。AND回路1250−1の一方の入力端子は、SRラッチ1240−3の出力をNOT回路1250−2で反転された信号を受け、他方の入力端子はOR回路1250−3からの出力を受ける。OR回路1250−3の一方の入力端子はAND回路1250−4の出力端子と接続され、他方の入力端子はAND回路1250−5の出力端子と接続される。AND回路1250−4の一方の入力端子は、第2記憶回路1230と1231との出力の論理和を出力するOR回路1250−7の出力端子と接続され、他方の入力端子は信号vres_shを伝達する配線と接続される。AND回路1250−5の一方の入力端子は、第1記憶回路1220と1221との出力の論理和を出力するOR回路1250−6の出力端子と接続され、他方の入力端子は信号vres_rdを伝達する配線と接続される。信号vresiは、画素ブロック1100のリセットトランジスタM1104のドレイン端子に電圧信号を供給する電源供給部vvresに入力される。電源供給部vvresは、信号vresiのHighおよびLowレベルに対応した電圧信号を出力するように構成されている。電源供給部vvresが出力する電圧信号は、信号vresiの論理レベルが示す電位と同じである必要はなく、信号vresiの論理レベルの電位とは異なる電位に設定しうる。ここでは電源供給部vvresを設ける例を示したが、信号vresiを直接リセットトランジスタM1104のドレイン端子に与えるような構成でも良い。電源供給部vvresを設けることの利点は、AND回路1250−1のHighあるいはLowレベルとは異なる電圧値にvres(0)を設定できる点である。
信号presiは、3入力からなるOR回路1250−8の出力として現れる。OR回路1250−8は、AND回路1250−9の出力、第3記憶回路1240の出力、およびAND回路1250−10の出力の論理和を出力する。AND回路1250−9は、OR回路1250−7の出力と信号pres_shとの論理積を出力する。AND回路1250−10は、OR回路1250−6の出力と信号pres_rdとの論理積を出力する。
信号ptx1iは、3入力からなるOR回路1250−11の出力として現れる。OR回路1250−11は、AND回路1250−12の出力、第3記憶回路1240の出力、およびAND回路1250−13の出力の論理和を出力する。AND回路1250−12は、第2記憶回路1230の出力と信号ptx_shとの論理積を出力する。AND回路1250−13は、第1記憶回路1220の出力と信号ptx_rdとの論理積を出力する。
信号ptx2iは、3入力からなるOR回路1250−14の出力として現れる。OR回路1250−14は、AND回路1250−15の出力、第3記憶回路1240の出力、およびAND回路1250−16の出力の論理和を出力する。AND回路1250−15は、第1記憶回路1221の出力と信号ptx_rdとの論理積を出力する。また、AND回路1250−16は第2記憶回路1231の出力と信号ptx_shとの論理積を出力する。
なお、信号platen_rd、plaen_sh、platrst_sh、platrst_fix、platen_fix、platen_fixa、vres_sh、vres_rd、ptx_rd、ptx_sh、pres_rd、およびpres_shはタイミング生成部40で生成される。
次に、図3を参照しながら、本発明を適用しうる動作の概略を説明する。図3(A)は、フィールドの進行とともに、信号を読み出す領域を狭める、ズームイン動作を示している。不図示の外部からタイミング生成部40に垂直同期信号が入力されると、各フィールドにおける動作が開始され、不図示の外部からタイミング生成部40に水平同期信号が入力されると、各行に係る動作が行われるものである。また、図中「読み出し領域」については当該領域の画素から信号を読み出すことを、「PD電位固定領域」については当該領域の画素が持つフォトダイオードの電位を一定電位に保つことを示している。
ここではField100に先だって全画素のPDの電位が固定されており、Field100に、電位が固定された状態を解除する走査が行われる。その後、読み出し行に係る電子シャッタ走査が行われ、蓄積時間が開始する。予め設定された蓄積時間の経過の後に読み出し走査が行われる。全画素のPD電位を固定する際には、図2において信号platen_fixaをHighレベルとする。
Field101からは、Field100よりも狭い領域を読み出し領域として設定し、信号を読み出さない領域はPD電位固定領域として制御される。
その後、Field103からはさらに狭い領域を読み出し領域として設定することで、ズームイン動作を実現している。
一方、図3(B)は、フィールドの進行とともに、信号を読み出す領域を広げる、ズームアウト動作を示している。ズームアウト動作においても読み出し領域以外はPD電位固定領域に設定される。
このように、信号を読み出さない行のPDの電位を固定することで、電子シャッタ行のように駆動させることがなくなるため、シャッタ走査に起因するノイズや消費電力を低減することが可能となる。
さらに、図3に示す動作によれば、電子シャッタ走査に同調してPD電位固定解除走査とPD電位固定走査を行うため、ズームインやズームアウト動作に伴う読み出し領域の変更を継ぎ目なく連続して行うことが可能となる。
一般に画素アレイには、PDが遮光されたOB(Optical Black)画素が設けられ、図1を例に取れば、画素アレイ10の上から数行をOB画素とすることがある。図3は、説明の簡単のためにOB画素に関する動作は図示していないが、OB画素が画素アレイ10に設けられている場合には、OB画素の読み出し走査の終了時刻の直後に、読み出し領域の読み出し走査の開始時刻がくるように動作を行う。
このような条件ではPD電位固定走査を、電子シャッタ走査や読み出し走査の走査方向とは逆方向に進めることが有効である。これは、PD電位固定領域に隣接するOB画素と読み出し領域の画素とで、隣接するPD電位固定領域の画素の蓄積時間を近づけることが可能となるためで、PD電位固定領域の画素からの影響をOB画素と読み出し領域の画素とで近づけられるためである。この動作を別の言い方をすれば、切り出し動作において、第1記憶部に記憶されたアドレスに基づいて行われる読み出し走査を第1の方向(図中上から下)に行う。そして、読み出し走査の開始行よりも上側、すなわち、第1の方向とは異なる側にある非読み出し行は、第3記憶部に記憶されたアドレスに基づくPDの電位を固定する走査を、第1の方向とは異なる第2の方向に行う。また、読み出し走査の終了行よりも下側、すなわち、第1の方向と同じ側にある非読み出し行は、第3記憶部に記憶されたアドレスに基づくPDの電位を固定する走査を、第1の方向に行うものである。
ところで、図3のField102中の4回目の水平同期信号が入力されるタイミングでは、Field101で蓄積を開始した読み出し領域の読み出し走査に加えて、PD電位固定領域のフォトダイオードを一定電位に保つ制御と、Field102に係る電子シャッタ走査とが行われる。このように、撮像装置が有する複数の画素に対して3通りの制御が必要になる状況が考えられる。しかしながら、従来の技術では読み出し行のアドレスを記憶する記憶部と、電子シャッタ行のアドレスを記憶する記憶部のみしか備えなかったために、複数通りのリセット動作を実現することができなかった。
これに対して本発明は、PDの電位を固定する行のアドレスを記憶する第3記憶部を備えることで、電子シャッタ行の動作とは異なる動作を実現している。
次に、図4に示したタイミング図を参照しながら図1および2に示す撮像装置1のより具体的な動作を説明する。
ここでは、画素アレイ10のうちのA行の画素から信号を読み出した後、XおよびY行の画素のフォトダイオードの電位を固定し、さらに、0行および1行を含む合計4行の画素に係るシャッタ動作を行う場合を例にとって説明する。シャッタ動作とはすなわちフォトダイオードをリセットすることで、画素の初期化とも称する。図4の時刻t100においては、第1記憶部22のDラッチ、第2記憶部23および第3記憶部24のSRラッチはいずれもLowレベルを保持しているものとする。
まず、時刻t100に不図示の外部から水平同期信号がタイミング生成部40に入力されると、タイミング生成部40は時刻t101に信号pres_rdをHighレベルにする。このとき、信号vres_rdがLowレベルにあるため、時刻t100から始まる水平同期期間の前の水平同期期間で信号を読み出された行の画素が非選択状態になる。なお、水平同期信号とは、1行の前記画素に係る信号の読み出しを行う水平同期期間を規定する信号である。
時刻t102におけるアドレス信号vaddrはR1=「a」であるので、アドレスデコーダ21の出力のうちvdec(a)のみがHighレベルとなる。時刻t102から信号platen_rdが一時的にHighレベルになると、a行目の第1記憶回路122AのDラッチの出力のみがHighレベルとなる。また時刻t102では、信号pres_rdもHighレベルであるため、画素パルス生成部125AのOR回路1250−10がHighレベルとなり、信号pres(a)がHighレベルとなって、画素ブロック110AのリセットトランジスタM1104が導通する。
時刻t103に信号vres_rdがHighレベルになると、AND回路1250−1の出力がHighレベルになる。これにより、a行目の画素が含まれる画素ブロック110AのFD部F1101が高い電位にリセットされて、当該画素ブロックが選択状態になる。選択状態とは、増幅トランジスタM1103が垂直信号線vline(n)に設けられた不図示の定電流源とともにソースフォロワを構成し、増幅トランジスタFD部F1101の電位に対応する信号が垂直信号線vline(n)に現れる状態を意味する。時刻t103に垂直信号線vline(n)に現れる信号は、画素ブロック110AのFD部F1101をリセットしたことに対応する信号で、この信号にはリセットトランジスタM1104、増幅トランジスタM1103、FD部F1101に起因するノイズ成分が含まれている。水平転送部50にCDS回路を備える構成であれば、この後、信号pres_rdがLowレベルに変化した後に、この期間に垂直信号線vline(n)に現れる出力をサンプリングする。
時刻t104に、信号ptx_shおよびpres_shがHighレベルとなるが、ここでは第2記憶部23および第3記憶部24のSRラッチはいずれもLowレベルを保持しているので、AND回路1250−12および1250−9はいずれもLowレベルのままである。
時刻t105に信号ptx_rdがHighレベルになると、第1記憶回路122AのDラッチの出力との論理積によりAND回路1250−13がHighレベルとなり、信号ptx1(a)のみがHighレベルとなる。これによりa行目のPDに保持された電荷が、転送トランジスタM1101−1を介してFD部F1101に転送されると、転送された電荷量に応じてFD部F1101の電位が変化し、垂直信号線vline(n)に現れる信号も合わせて変化する。この時の信号は、FD部F1101をリセットした直後のレベルに対して、光電変換によって生じた電荷量に応じた分だけ変化しているので、CDS回路に保持されたノイズ成分との差分を取ることで、ノイズ成分を低減することができる。以上によって1行目の画素から信号を読み出す動作が終了する。
時刻t106〜t108の期間では、0行目および1行目の画素を含む、合計4行のシャッタ行アドレスを第2記憶回路に記憶させる動作が行われるとともに、これらの行に係る第3記憶回路がリセットされる。
時刻t106に、アドレス信号vaddrがS11に変化するとともに、信号platrst_shが一時的にHighレベルになる。これにより、第2記憶部の各記憶回路のSRラッチがリセットされる。この時のS11は「0」を示す。
時刻t107に信号platen_shがHighレベルになると、S11で示される0行目の画素に係る第2記憶回路のSRラッチがセットされ、その出力がHighレベルに遷移する。また、時刻t107には信号platrst_fixがHighレベルになるので、0行目の画素に係る第3記憶回路のSRラッチがリセットされる。つまり、同一行について、第2記憶部にアドレスを書き込む動作と、第3記憶部をリセットする動作とが同時に行われるものである。
この後、アドレス信号がS12、S21、S22と変化して、S11の時と同様の操作が行われる。ここでS12は「1」に、S21とS22は別の2行のアドレスに対応する値である。
時刻t108からは、PDの電位を固定する行に係る第3記憶回路のSRラッチを設定する動作が行われる。時刻t108にアドレス信号vaddrがF11に変化する。ここではF11は「x」を示す。
時刻t109に信号platen_fixがHighレベルになると、第3記憶回路124XのSRラッチがセットされ、その出力がHighレベルに遷移する。第3記憶回路124XのSRラッチがHighレベルを出力すると、対応する画素パルス生成部125Xの出力のうち信号presi、ptx1i、およびptx2iがHighレベルになる。これにより、画素ブロック110X内のリセットトランジスタM1104並びに転送トランジスタM1101−1、M1101−2が導通する。ここで、リセットトランジスタM1104のドレイン端子に与えられる電圧はLowレベルであるため、画素ブロック110XのフォトダイオードD1101およびD1102はともに低い電位に保たれる。
同様に、アドレス信号vaddrがF12に遷移し、対応する行の第3記憶回路124XのSRラッチがセットされる。ここではF12は「y」であるため、F11の時と同じで、第3の記憶回路124XのSRラッチがセットされることになる。そのため、信号pres(x)、ptx1(x)、およびptx2(x)の状態は時刻t109から変わらない。
時刻t110に水平同期信号HDが入力されて、次の行に係る動作が行われる。
時刻t111に信号pres_rdがHighレベルになると、時刻t103に読み出し行としてセットされたa行に係る画素パルス生成部125Aから、Highレベルの信号presiが出力される。つまり、画素ブロック110AのリセットトランジスタM1104に与えられる信号pres(a)がHighレベルになり、画素ブロック110AのFD部F1101が低い電位にリセットされ、非選択状態になる。
その後、アドレス信号vaddrがR2に遷移すると、アドレスデコーダ21の出力のうちvdec(b)のみがHighレベルとなる。ここではR2は「b」を示す。時刻t112に信号platen_rdが一時的にHighレベルになると、a+1行目の第1記憶回路122AのDラッチの出力のみがHighレベルとなる。また、時刻t112では、信号pres_rdもHighレベルであるため、信号pres(a)がHighレベルとなって、画素ブロック110AのリセットトランジスタM1104が導通する。
時刻t113に信号vres_rdがHighレベルになると、AND回路1250−1の出力がHighレベルになる。これにより、b行目の画素が含まれる画素ブロック110AのFD部F1101が高い電位にリセットされて、当該画素ブロックが選択状態になる。時刻t113に垂直信号線vline(n)に現れる信号は、画素ブロック110AのFD部F1101をリセットしたことに対応する信号である。この信号にはリセットトランジスタM1104、増幅トランジスタM1003、FD部F1101に起因するノイズ成分が含まれている。水平転送部50にCDS回路を備える構成であれば、この後、信号pres_rdがLowレベルに変化した後に、この期間に垂直信号線vline(n)に現れる出力をサンプリングする。
時刻t114に、信号ptx_shおよびpres_shがHighレベルとなる。ここでは第2記憶部23のSRラッチのうちS11、S12、S21、S22に係る行、すなわち、0行目と1行目を含む計4行分の第2記憶部23のみがHighレベルを出力する。これにより、これらの行に対応する信号pres(0)、ptx1(0)、ptx2(0)、などがHighレベルになる。信号vres_shがHighレベルである期間に4行のフォトダイオードが高い電位にリセットされ、その後、信号vres_shがLowレベルに遷移した後に信号pres_shがLowレベルに遷移する。これにより、フォトダイオードがリセットされた4行の画素が含まれる画素ブロックが非選択状態になる。このように、時刻t114から始まる期間では、信号pres_rd、vres_rd、ptx_sh、pres_sh、およびvres_shが同時にHighレベルとなる。これによって、第1記憶部に基づいて信号を読み出す画素のFD部の初期化と、第2記憶部に基づいて選択する画素の初期化とが同時に行われる。
時刻t115以降は、アドレス信号vaddrの値を除いては先に説明した時刻t105以降の動作と同じであるので、説明を省略する。
アドレス信号vaddrがF12に設定された後、次の行に係る動作が開始されるまでの期間にR1に設定する例を示したが、この期間のアドレス信号vaddrはいずれの記憶回路にも保持されないので、R1以外の値に設定しても良い。
以上で説明したように、本実施例によれば、信号が画素から読み出されない行におけるフォトダイオードのリセット方法を複数設定することができる。これにより、時刻t107から時刻t109までの期間に第2記憶回路がセットされる行は、次の水平同期期間に一時的にPDがリセットされる一方で、時刻t109からの期間で第3記憶回路がセットされる行は、PDがリセットされ続ける。
(実施例2)
図面を参照しながら、本発明に係る第2の実施例を説明する。図5は、図1に示した構成のうち、タイミング生成部40と水平転送部50とを除く部分を抜き出し、より詳細に示した回路図である。以下では、実施例1との相違点を中心に説明する。
実施例1においては、各画素ブロックにおけるリセットトランジスタのドレイン端子と増幅トランジスタのドレイン端子とは、互いに異なる電源が供給される構成になっていた。これに対して図5に示す本実施例に係る構成では、各画素ブロックにおけるリセットトランジスタと増幅トランジスタとで、両者のドレイン端子が共通に接続され、共通の電源が与えられる。この構成によれば、画素の制御に必要な信号線の数が実施例1の構成と比べて減少するので、撮像装置の縮小化に有利なものとなる。
画素ブロックの構成の変更に伴い、画素パルス生成部25の構成も実施例1のものとは異なっている。図5では、画素パルス生成回路2250、2251、・・・をAND回路、OR回路、およびNOT回路を用いて構成する例を示した。画素パルス生成回路2250は、信号presi、ptx1i、ptx2iを出力し、それぞれ画素ブロック2100の、pres(0)、ptx1(0)、ptx2(0)として画素ブロック2100に供給される。
信号presiは、AND回路2250−1の出力として現れる。AND回路2250−1は、NOT回路2250−2の出力とOR回路2250−3との論理積を出力する。NOT回路2250−2は、第3記憶回路2240の出力の反転信号を出力する。OR回路2250−3は、AND回路2250−4の出力とAND回路2250−5の出力との論理和を出力する。AND回路2250−4は、信号pres_shとOR回路2250−7の出力との論理積を出力する。AND回路2250−5は、信号pres_rdとOR回路2250−6の出力との論理積を出力する。また、OR回路2250−6は、第1記憶回路2220および2221の出力の論理和を出力し、OR回路2250−7は、第2記憶回路2230および2231の出力の論理和を出力する。信号presiは、リセットゲート制御部vpresに供給される。リセットゲート制御部vpresは、信号presiの論理レベルに応じた信号をpres(n)(nは任意の行)として画素ブロックに与えるものである。リセットゲート制御部を省略し、信号presiを直接信号pres(n)として画素ブロックに供給しても良い。
信号ptx1iは、3入力からなるOR回路2250−8の出力として現れる。OR回路2250−8は、AND回路2250−9の出力、第3記憶回路2240の出力、およびAND回路2250−10の出力の論理和を出力する。AND回路2250−9は、第2記憶回路2230の出力と信号ptx_shとの論理積を出力する。AND回路2250−10は、第1記憶回路2220の出力と信号ptx_rdとの論理積を出力する。
信号ptx2iは、3入力からなるOR回路2250−11の出力として現れる。OR回路2250−11は、AND回路2250−12の出力、第3記憶回路2240の出力、およびAND回路2250−13の出力の論理和を出力する。AND回路2250−12は、第1記憶回路2221の出力と信号ptx_rdとの論理積を出力する。また、AND回路2250−13は、第2記憶回路2231の出力と信号ptx_shとの論理積を出力する。
なお、信号platen_rd、platen_sh、platrst_sh、platrst_fix、platen_fix、platen_fixa、ptx_rd、ptx_sh、pres_rd、及びpres_shはタイミング生成部40で生成される。
なお、画素パルス生成部の構成は図示したものに限られない。また、第1から第3記憶部の構成は実施例1と共通なので説明を省略する。
次に、図6に示したタイミング図を参照しながら図1および5に示す撮像装置の動作を説明する。
ここでは、画素アレイ10のうちのA行の画素から信号を読み出した後、XおよびY行の画素のフォトダイオードの電位を固定し、さらに、0行および1行を含む合計4行の画素に係るシャッタ動作を行う場合を例にとって説明する。繰り返しになるが、シャッタ動作とはすなわちフォトダイオードをリセットすることで、画素の初期化とも称する。図6の時刻t200においては、第1記憶部22のDラッチ、第2記憶部23および第3記憶部24のSRラッチはいずれもLowレベルを保持しているものとする。また、増幅トランジスタおよびリセットトランジスタのドレイン端子に与えられる電圧vccはHighレベルにあるものとする。
実施例1の動作と大きく異なるのは、画素を選択あるいは非選択状態にするための制御方法である。ここでは実施例1で説明した動作との相違点を中心に説明する。
図6の時刻t200に不図示の外部から水平同期信号がタイミング生成部40に入力されると、タイミング生成部40は時刻t201に信号ptx_shおよびpres_shをHighレベルにする。ここでは第2および第3記憶回路のSRラッチのいずれもがLowレベルを保持しているので、画素ブロックに供給される信号に変化はない。
時刻t202に信号vccがLowレベルに遷移し、時刻t203に信号pres_rdがHighレベルになる。この時点では第1記憶回路のDラッチのいずれもがLowレベルを保持しているので、画素ブロックに供給される信号に変化はない。
時刻t204に信号platen_rdがHighレベルになると、アドレス信号R1で示されるa行目の第1記憶回路222AのDラッチがHighレベルの信号を出力するようになる。これにより、画素パルス生成部225Aから出力される信号presiがHighレベルとなり、結果、画素ブロック210Aに与えられる信号pres(a)がHighレベルとなる。これにより、画素ブロック210AのリセットトランジスタM2104が導通する。この時点では、信号vccがLowレベルなので、画素ブロック210AのFD部F2101は低い電位にリセットされ、非選択状態になる。
時刻t205に信号vccがHighレベルになる。この時、信号pres_rd、ひいては信号pres(a)がHighレベルであるので、画素ブロック210AのFD部F2101が高い電位にリセットされて、当該画素ブロックが選択状態になる。この後、信号pres_rdがLowレベルになると、画素ブロック210Aを選択状態にする動作が終了する。これ以降の期間で垂直信号線vline(n)に現れる信号は、画素ブロック210AのFD部をリセットしたことに対応する信号である。この信号にはリセットトランジスタM2104、増幅トランジスタM2103、FD部F2101に起因するノイズ成分が含まれている。水平転送部50にCDS回路を備える構成であれば、信号pres_rdがLowレベルに変化した後に、垂直信号線vline(n)に現れる出力をサンプリングする。
時刻t206に信号ptx_rdがHighレベルになると、第1記憶回路222AのDラッチの出力との論理積によりAND回路2250−5の出力がHighレベルとなり、信号ptx1(a)のみがHighレベルになる。これによりa行目のPDに保持された電荷が、転送トランジスタM2101−1を介してFD部F2101に転送されると、転送された電荷量に応じてFD部F2101の電位が変化し、垂直信号線vline(n)に現れる信号も合わせて変化する。このときの信号は、FD部F2101をリセットした直後のレベルに対して、光電変換によって生じた電荷量に応じた分だけ変化しているので、CDS回路に保持されたノイズ成分との差分を取ることで、ノイズ成分を低減することができる。以上によって1行目の画素から信号を読み出す動作が終了する。
時刻t207〜t210の期間では、0行目および1行目の画素を含む、合計4行のシャッタ行アドレスを第2記憶回路に記憶させる動作が行われるとともに、これらの行に係る第3記憶回路がリセットされる。この期間の動作は図4に示した時刻t106〜t110の動作と同じなので、説明を省略する。
時刻t210に水平同期信号HDが入力されて、次の行に係る動作が行われる。
時刻t211に信号ptx_shおよびpres_shがHighレベルになると、時刻t207〜t210の期間で第2記憶回路がセットされた行の画素の転送トランジスタおよびリセットトランジスタが導通する。これにより、4行の画素のシャッタ動作が行われる。
時刻t212に信号vccがLowレベルになった後、時刻t213に信号pres_rdがHighレベルになる。信号pres_rdがHighレベルになることで、a行目の第1記憶回路のDラッチとの論理積により信号pres(a)がHighレベルになる。
時刻t214から信号platen_rdが一時的にHighレベルになる。これにより、アドレス信号vaddrはR2が表す行の第1ラッチ回路のDラッチのみがHighレベルを出力することになるので、信号pres(a)はLowレベルになる。このタイミングで信号vccはLowレベルであるため、a行目の画素のFD部F2101の電位は低い電位にあり、非選択状態となる。
時刻t215に信号vccが再びHighレベルとなった後に信号pres_rdがLowレベルとなることで、R2のアドレス信号で示される行の画素のFD部F2101の電位が高い電位となり、この行が選択状態となる。
これ以降の動作は既に説明した動作が繰り返されるものなので、説明を省略する。
以上説明した本実施例においても、信号が画素から読み出されない行におけるフォトダイオードのリセット方法を複数設定することができる。これにより、時刻t208から時刻t209までの期間に第2記憶回路がセットされる行は、次の水平同期期間に一時的にPDがリセットされる一方で、時刻t209からの期間で第3記憶回路がセットされる行は、PDがリセットされ続ける。特に本実施例によれば、各画素ブロックにおけるリセットトランジスタと増幅トランジスタとで、両者のドレイン端子が共通に接続され、共通の電源が与えられるので、撮像装置の縮小化に有利なものとなる。
(実施例3)
図面を参照しながら、本発明に係る第2の実施例を説明する。図7は、図1に示した構成のうち、タイミング生成部40と水平転送部50とを除く部分を抜き出し、より詳細に示した回路図である。以下では、実施例1との相違点を中心に説明する。
実施例1および2では、画素が選択トランジスタを含まないものを例示して説明したが、選択トランジスタを有する場合でも本発明は適用可能である。画素ブロック3100は、選択トランジスタM3105が追加された点を除いて、図5と同じ構成である。
画素ブロックの変更に伴い、画素パルス生成部25の構成も実施例2のものとは異なっている。図7では、画素パルス生成回路3250、3251、・・・をAND回路およびOR回路を用いて構成する例を示した。画素パルス生成回路3250は、信号presi、pseli、ptx1i、ptx2iを出力し、それぞれ画素ブロック3100の、pres(0)、psel(0)、ptx1(0)、ptx2(0)として画素ブロック3100に供給される。
信号presiは、AND回路3250−2の出力と、第3記憶回路3240の出力と、AND回路3250−3の出力との論理和を出力するOR回路3250−1の出力として現れる。AND回路3250−2は、第2記憶回路3230と3231の出力との論理和を出力するOR回路3250−5の出力と、信号pres_shとの論理積を出力する。AND回路3250−3は、第1記憶回路3220と3221の出力との論理和を出力するOR回路3250−4の出力と、信号pres_rdとの論理積を出力する。
信号pseliは、OR回路3250−4の出力と信号pselの論理積として現れる。
信号ptx1iは、OR回路3250−7の出力として現れる。OR回路3250−7は、AND回路3250−8の出力、第3記憶回路2240の出力、およびAND回路3250−9の出力の論理和を出力する。AND回路3250−8は、第2記憶回路2230の出力と信号ptx_shとの論理積を出力する。AND回路3250−9は、第1記憶回路3220の出力と信号ptx_rdとの論理積を出力する。
信号ptx2iは、OR回路3250−10の出力として現れる。OR回路3250−10は、AND回路3250−11の出力、第3記憶回路3240の出力、およびAND回路3250−12の出力の論理和を出力する。AND回路3250−11第1記憶回路3221の出力と信号ptx_rdとの論理積を出力する。また、AND回路3250−12は、第2記憶回路3231の出力と信号ptx_shとの論理積を出力する。
なお、信号platen_rd、platen_sh、platrst_sh、platrst_fix、platen_fix、platen_fixa、psel、ptx_rd、ptx_sh、pres_rd、およびpres_shはタイミング生成部40で生成される。
なお、画素パルス生成部の構成は図示したものに限られない。また、第1から第3記憶部の構成は実施例1と共通なので説明を省略する。
次に、図8に示したタイミング図を参照しながら図1および7に示す撮像装置の動作を説明する。
ここでは、画素アレイ10のうちのA行の画素から信号を読み出した後、XおよびY行の画素のフォトダイオードの電位を固定し、さらに、0行および1行を含む合計4行の画素に係るシャッタ動作を行う場合を例にとって説明する。繰り返しになるが、シャッタ動作とはすなわちフォトダイオードをリセットすることで、画素の初期化とも称する。図8の時刻t300においては、第1記憶部22のDラッチ、第2記憶部23および第3記憶部24のSRラッチはいずれもLowレベルを保持しているものとする。
実施例1および2と大きく異なるのは、画素を選択あるいは非選択状態にするための制御方法である。実施例1および2ではFD部を高い電位にリセットすることで画素を選択状態にし、FD部を低い電位にリセットすることで画素を非選択状態にしていた。これに対して、本実施例では、増幅トランジスタM3103と垂直信号線vline(n)との間に設けられた選択トランジスタをオンすることで画素を選択状態にし、選択トランジスタをオフすることで画素を非選択状態にする。ここでは先の実施例で説明した動作との相違点を中心に説明する。
図8の時刻t300に、不図示の外部から水平同期信号がタイミング生成部40に入力されると、タイミング生成部40は時刻t201に信号platen_rdをHighレベルにする。このときアドレス信号vaddrはR1=A行目を指しているので、アドレスデコーダ3210の出力のうちvdec(a)のみがHighレベルであり、第1記憶回路322AのDラッチのみがHighレベルを出力する。
時刻t302に信号pselがHighレベルになると、画素パルス生成部325AのAND回路325A−6の出力がHighレベルになり、画素ブロック310Aに含まれる選択トランジスタが導通する。これにより、画素ブロック310Aが選択状態になる。
時刻t303に信号pres_rdがHighレベルになることで、画素パルス生成部325AのOR回路325A−1がHighレベルになり、画素ブロック310Aに含まれるリセットトランジスタM3104が導通する。これにより、画素ブロック310AのFD部F3101がリセットされる。一定時間経過後に信号pres_rdがLowレベルになるとFD部のリセットが終了する。これ以降の期間で垂直信号線vline(n)に現れる信号は、画素ブロック310AのFD部をリセットしたことに対応する信号である。この信号にはリセットトランジスタM3104、増幅トランジスタM3103、FD部F3101に起因するノイズ成分が含まれている。水平転送部50にCDS回路を備える構成であれば、信号pres_rdがLowレベルに変化した後に、垂直信号線vline(n)に現れる出力をサンプリングする。
時刻t303には信号pres_shが、そして時刻t304には信号ptx_shがそれぞれHighレベルになるが、ここでは第2および第3記憶回路のSRラッチのいずれもがLowレベルを保持しているので、画素ブロックに供給される信号に変化はない。
時刻t305に信号ptx_rdがHighレベルになると、OR回路325A−9の出力がHighレベルになり、信号ptx1(a)のみがHighレベルになる。これによりa行目のPDに保持された電荷が、転送トランジスタM3101−1を介してFD部F3101に転送されると、てんそうされ多電荷量に応じてF3101の電位が変化し、垂直信号線vline(n)に現れる信号も合わせて変化する。このときの信号は、FD部F3101をリセットした直後のレベルに対して、光電変換によって生じた電荷量に応じた分だけ変化しているので、CDS回路に保持されたノイズ成分との差分を取ることで、ノイズ成分を低減することができる。以上によって1行目の画素から信号を読み出す動作が終了する。
時刻t306からt309までの期間の動作は実施例1、2と同様なので説明を省略する。
時刻t309に信号pselがLowレベルに変化すると、画素ブロック310Aの選択状態が解除される。
時刻t310に水平同期信号HDが入力されて、次の行に係る動作が行われる。
時刻t311に信号platen_rdがHighレベルになると、このときのアドレス信号vaddrはR2=bであるので、b行の第1記憶回路322AのDラッチがHighレベルを出力するようになる。
時刻t313に信号pres_shが、時刻t314に信号ptx_shがそれぞれHighレベルになると、時刻t307から第2記憶回路がセットされた行の画素のリセットトランジスタおよび転送トランジスタが導通する。これにより、4行の画素のシャッタ動作が行われる。
以上で説明したように、時刻t307から時刻t308までの期間に第2記憶回路がセットされる行は、次の水平同期期間に一時的にPDがリセットされる一方で、時刻t308からの期間で第3記憶回路がセットされる行は、PDがリセットされ続ける。つまり、本実施例のように選択トランジスタを備える画素の構成であっても、異なるリセット動作を実現することができる。
(実施例4)
図9を参照しながら、本発明に係る第4の実施例を説明する。
第1から第3の実施例では、電子ズーム動作による、切り出し動作を行う場合を説明したが、本発明は、間引き動作を行う場合にも適用できる。
図9は、連続するフィールドで、間引く、すなわち画素から信号を読み出さずにスキップする行が変更される動作を示すタイミング図である。具体的には、Field101では6行につき1行のみから信号を読み出し、残る5行は間引く、1/6間引き動作で、続くField102では5行につき1行のみから信号を読み出し、残る3行は間引く、1/4間引き動作を行う場合を例示する。画素は、実施例1〜3で例示したように、隣接する2行で1つの画素ブロックを構成するものであるとする。
実施例1〜3で示したように複数の画素で1つの画素ブロックを構成する場合、PDの電位を固定する動作と、読み出しあるいは電子シャッタ走査と、を同じ画素ブロックに設定することはできない。そのため、Field101で1行目の画素から信号が読み出されるとすると、2行目の画素のPDの電位を固定することはできない。したがって、1行目および2行目の画素については、同時に電子シャッタ走査を行う。
Field100の水平同期信号4の期間には、電子シャッタ走査あるいはPD電位を固定する行を第2あるいは第3記憶部に記憶させる動作が開始される。この動作は、例えば図4の時刻t107〜t110の期間に行われる動作に対応する。ここでは、次のフィールドに信号が読み出される1行目と、1行目の画素と1つの画素ブロックを構成する2行目のアドレスが、第2記憶部に記憶されるとともに、3〜6行目のアドレスが、第3記憶部に記憶される。
Field100の水平同期信号5の期間になると、水平同期信号4の期間に第2記憶部に記憶させた行のPDリセット動作が行われる。この後、Field101に信号を読み出すまでが1行目の画素の蓄積期間となる。また、水平同期期間5においても7〜12行目までの画素について、水平同期期間4と同様の動作が行われる。
以下、Field100の間、同様の動作が繰り返される。
続くField101では、1、7、13、・・・と5行おきに信号を読み出す1/6間引き動作を行う。
Field101では、Field102の読み出し走査に対応する電子シャッタ走査と、PD電位の固定も行う。Field102では1、5、9、・・・と3行おきに信号を読み出す1/4間引き動作になるので、Field101では、1、2、5、6、9、10、・・・の行について電子シャッタ走査を行い、それ以外の行はPDの電位を固定する。
Field102になると、Field101から蓄積期間が開始した1、5、9、・・・行について読み出し走査が行われる。
図9に示すタイミング図から明らかなように、間引き動作を行った場合には、読み出し行と画素ブロックを構成しない画素についてはPDの電位を固定し、間引く行に変更が生じた時にのみ、電子シャッタ走査に同調してPDの電位の固定状態を解除する動作を行う。したがって、以上で説明した本実施例の駆動方法によれば、間引き動作時におけるPD電位を固定する行の変更を継ぎ目なく連続して行うことが可能となる。
また、上記で説明した実施例どうしを組み合わせることも可能である。同様にして、複数の画素で共有される素子を制御するための第3の記憶部を3個以上設けても良い。
なお、上述の各実施例で用いた、第1乃至第3記憶部に含まれるラッチは例示したものに限られない。例えば、第1乃至第3記憶部の全てでSRラッチを用いても良い。図示の通り、画素の列に対して1本の垂直信号線が設けられている構成においては、つねに1行の画素からしか信号を読み出すことができない。このため、信号を読み出す画素の行に係るアドレスを記憶する第1記憶部にはDラッチを用いることで、セットとリセットを同時に可能としている。また、第2および第3記憶部に対してはSRラッチを用いることで、デコーダからの出力がHighレベルであるときに、ラッチをセットし、Lowレベルであるときには値を保持するように構成されている。また、複数あるSRラッチに対して共通のリセット信号を与えることで、一括してラッチの状態をリセットできる。
(実施例5)
次に、本実施形態に係る撮像システムの概略を、図10を用いて説明する。
撮像システム800は、例えば、光学部810、撮像装置1000、映像信号処理回路部830、記録・通信部840、タイミング制御回路部850、システムコントロール回路部860、及び再生・表示部870を含む。撮像装置1000は、先述の各実施例で説明した撮像装置が用いられる。ここでは、図1に示したタイミング生成部40が、撮像装置ではなく、タイミング制御回路部850に含まれる場合を例示している。
レンズなどの光学系である光学部は810、被写体からの光を撮像装置1000の、複数の画素が2次元状に配列された画素アレイに結像させ、被写体の像を形成する。撮像装置1000は、タイミング制御回路部850からの信号に基づくタイミングで、画素部に結像された光に応じた信号を出力する。
撮像装置1000から出力された信号は、映像信号処理部である映像信号処理回路部830に入力され、映像信号処理回路部830が、プログラムなどによって定められた方法に従って、入力された電気信号に対してAD変換などの処理を行う。映像信号処理回路部での処理によって得られた信号は画像データとして記録・通信部840に送られる。記録・通信部840は、画像を形成するための信号を再生・表示部870に送り、再生・表示部870に動画や静止画像が再生・表示させる。記録通信部は、また、映像信号処理回路部830からの信号を受けて、システムコントロール回路部860とも通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。
システムコントロール回路部860は、撮像システムの動作を統括的に制御するものであり、光学部810、タイミング制御回路部850、記録・通信部840、及び再生・表示部870の駆動を制御する。また、システムコントロール回路部860は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラムなどが記録される。また、システムコントロール回路部860は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内で供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらしなどである。
タイミング制御回路部850は、制御部であるシステムコントロール回路部860による制御に基づいて撮像装置1000及び映像信号処理回路部830の駆動タイミングを制御する。
以上で説明した各実施例は、本発明を実施するための例示的なものであって、本発明の技術的思想を逸脱しない範囲で様々に変更あるいは組み合わせることが可能である。