JP5627316B2 - 電力変換装置および半導体スイッチング素子の制御回路 - Google Patents

Description

本発明は、電力変換装置および半導体スイッチング素子の制御回路に関する。

半導体スイッチング素子を用いた電力変換装置において、スイッチング素子の損失を低減するにはスイッチング速度を高めることが必要である。一方、スイッチング速度を高めると、スイッチング素子のターンオンあるいはターンオフ時のサージ電圧による素子の破壊やサージ電流に起因する電磁ノイズの発生という問題がしばしば起きる。

こうした問題に対する解決策として、スイッチング時にゲート駆動電圧源とゲート端子との間に挿入されるゲート抵抗の値を切り替えるか、または、ゲート駆動電流を調整する方法が提案されている。このような発明の例として、「電圧駆動型素子のゲート駆動回路」において、コレクタ電圧に応じてゲート駆動パラメータを調整する駆動回路がある。以下、図 ６を参照してその構成を説明する。

図 ６において、ＩＧＢＴ Ｑ１のゲート端子Ｇは、抵抗（Ｒ３）とＮＰＮトランジスタ（Ｑ３）とからなる第一のゲート電荷充電回路と、抵抗（Ｒ１）とＮＰＮトランジスタ（Ｑ２）による第二のゲート電荷充電回路とに接続されている。

ゲート信号（ＶＧ）の立ち上がると、ＮＰＮトランジスタ（Ｑ３）がオンし、抵抗（Ｒ３）を介して、ゲート電流（Ｉｇ０）が、ＩＧＢＴ（Ｑ１）のゲート（Ｇ）端子に流れる。同時に、ＮＰＮトランジスタ（Ｑ２）も、オンして、抵抗（Ｒ１）を介して、ゲート電流（Ｉｇ１）が、ＩＧＢＴ（Ｑ１）のゲート（Ｇ）端子に流れる。

これにより、ＩＧＢＴ（Ｑ１）のゲート・エミッタ間電圧Ｖｇｅが上昇し、ターンオン電圧閾値に達すると、ＩＧＢＴ（Ｑ１）がターンオン動作を開始し、コレクタ電流（Ｉｃ）が流れ出すとともに、ＩＧＢＴ（Ｑ１）のコレクタ・エミッタ電圧（Ｖｃｅ）は低下し始める。

このとき、コレクタ・エミッタ間電圧（Ｖｃｅ）としては、負の時間変化量（ｄＶｃｅ／ｄｔ）が発生し、コンデンサ（Ｃ１）には、ＩＧＢＴ（Ｑ１）のコレクタ端子（Ｃ）に向かって、負の時間変化量（ｄＶｃｅ／ｄｔ）に比例する微分電流（Ｉｄｉｆｆ）が流れ出す。微分電流（Ｉｄｉｆｆ）は、ＮＰＮトランジスタ（Ｑ２）のベース電流（Ｉｂ）は減少させる働きがあるので、ゲート電流（Ｉｇ１）も減少し始める。

この結果、第二のゲート電荷充電回路がＩＧＢＴ（Ｑ１）のゲート電荷の充電速度に支配的な影響を及ぼすように設定されている場合には、ＩＧＢＴ（Ｑ１）のコレクタ・エミッタ電圧（Ｖｃｅ）の時間変化量（ｄＶｃｅ／ｄｔ）は小さく抑えられるようになり、ＩＧＢＴ（Ｑ１）のコレクタ（Ｃ）に流れるコレクタ電流（Ｉｃ）も急増せずに平坦な小さい値に抑えられる。

このように、ＩＧＢＴ Ｑ１のコレクタ電圧変化率は一定の値となるようにフィードバック制御されることになる。

特開２００８-８６０６８号公報

しかしながら、従来の発明においては、ＩＧＢＴ Ｑ１のコレクタ・エミッタ間電圧Ｖｃｅの時間変化量ｄＶｃｅ／ｄｔに比例する電流を、直接ゲート駆動回路のトランジスタＱ２のベース電流より差し引いているために弊害が生じる。ＩＧＢＴ Ｑ１のＶｃｅは、Ｑ１自身のスイッチング動作のみならず、並列に接続されるフライホイールダイオードの動作や直流電源電圧などにも左右され、多くのノイズ成分を含んでいる。また、ノイズ成分は観測するべきＶｃｅの波形に対してより高い周波数域に含まれることが知られている。しかるに、Ｖｃｅの時間変化量とは微分操作であり、周波数領域で考えれば高周波数領域ほどゲインが高くなる一種の高域通過フィルタを通すのと同じである。そのため、ｄＶｃｅ／ｄｔには非常に多くのノイズ成分が含まれるのであり、特許文献１の発明におけるように、ｄＶｃｅ／ｄｔに比例する電流Ｉｄｉｆｆをそのまま制御に用いると、ノイズによる誤動作の危険性が高まるのである。そのため、ノイズによる誤動作の危険が大きいという課題があった。

本発明は上述した課題を解決するためになされたものであり、安定した高い信頼性のゲート駆動回路とこれを用いた電力変換装置を提供することを目的とする。

上記を解決するために、本発明による電力変換装置は、複数の半導体スイッチング素子
によって構成される電力変換装置において、電力変換装置を構成するそれぞれの前記半導
体スイッチング素子が有する制御電極を制御する制御回路が、前記半導体スイッチング素
子の主電極間に印加される電圧に比例する第一の電圧信号を生成する電圧検出手段と、前
記第一の電圧信号の低域信号を取り出して第二の電圧信号を生成する低域通過フィルタと
、前記第一の電圧信号と前記第二の電圧信号との差分を第三の電圧信号として得る減算手
段とを有し、前記第三の電圧信号に応じて前記半導体スイッチング素子の前記制御電極に
印加する電圧を調整することを特徴としている。
また、本発明による半導体スイッチング素子の制御回路は、半導体スイッチング素子が
有する制御電極を制御する半導体スイッチング素子の制御回路において、前記半導体スイ
ッチング素子の主電極間に印加される電圧に比例する第一の電圧信号を生成する電圧検出
手段と、前記第一の電圧信号の低域信号を取り出して第二の電圧信号を生成する低域通過
フィルタと、前記第一の電圧信号と前記第二の電圧信号との差分を第三の電圧信号として
得る減算手段とを有し、前記第三の電圧信号に応じて前記半導体スイッチング素子の前記
制御電極に印加する電圧を調整することを特徴としている。

本発明によれば、安定した高い信頼性のゲート駆動回路を有する電力変換装置および半
導体スイッチング素子の制御回路を提供することができる。

第１の実施形態を説明する構成図 第１の実施形態の動作を説明する波形図 第１の実施形態を説明する回路図 第２の実施形態を説明する構成図 第３の実施形態を説明する構成図 従来技術を説明する構造図

以下、本発明に係る電力変換装置の実施形態について、図面を参照して説明する。

（第１の実施形態）
まず、図 １を用いて実施形態１を説明する。図 １において、ＩＧＢＴ １０が駆動されるＩＧＢＴであり、並列に入るフライホイールダイオード（ＦＷＤ） １１は、逆方向に電流が流れる際に通電する。ＩＧＢＴ １０のコレクタ・エミッタ間電圧（Ｖｃｅ）は分圧器２１によって分圧された後に、低域通過フィルタ（ＬＰＦ）２２の入力端子および減算器２３の一つの入力端子に供給される。ＬＰＦ ２２によってフィルタされたＶｃｅは減算器２３の他方の入力端子に供給される。減算器２３の出力は減算器２４の一つの入力端子に接続され、減算器２４の他方の入力端子はオンゲート電圧源２６の出力に接続される。また、ゲート信号２５はオンゲート電圧源２６とオフゲート電圧源２７のそれぞれの入力端子に接続されており、オフゲート電圧源２７の出力と減算器２４との出力は結合されてゲート抵抗１２を介してＩＧＢＴ １０のゲート端子に接続される。

こうした構成を持つ図 １に示す本発明の第１の実施形態の動作を、図 ２の波形図を参照して説明する。図 ２において、オンゲート電圧源２６およびオフゲート電圧源２７は、ゲート信号２５に応じてそれぞれ正および負の電圧パルスを発生させる。一方ＶｃｅはＩＧＢＴ１０のゲート電圧がある一定の閾値を越えると、ゲート抵抗１２によって決まるスイッチング速度によって下降し、ゲート電圧が閾値を下回ると上昇する。ＬＰＦ２２の出力はＶｃｅの波形の低域分を取り出したものであるから、時間域波形で見ると時間変化率が低下した、鈍った波形となる。減算器２３は、Ｖｃｅの分圧信号から、ＬＰＦ２２によって取り出された低域信号を減算した信号が得られる。すなわち、Ｖｃｅの分圧信号中の高域成分が減算器２３から出力される。時間領域で見ると、減算器２３の出力波形は、元のＶｃｅの波形の高域成分に相当する時間変化率が大きな部分が取り出される。さらに、減算器２４によって、オンゲート信号から減算器２３の出力を減算することで、Ｖｃｅの時間変換率が大きい時にはオンゲート信号の立ち上がり部分のレベルが小さくなり、Ｖｃｅの時間変化率が小さければオンゲート信号の立ち上がり部分のレベルが大きくなる。

このような動作により、図 １に示す本発明の第１の実施形態は、ノイズによる動作が懸念される微分回路を用いずに、高周波数領域に多く含まれるノイズ成分をフィルタするＬＰＦと減算回路とによって、Ｖｃｅの時間変換率を所望の値に調整する機能を有するものである。

図 １に示す本発明の第１の実施形態を実際の回路で構成した一例を図 ３に示す。ＬＰＦ、減算器などはいずれも演算増幅器（ＯＰアンプ）によって容易に構成される。また、オンゲート電圧源２６、オフゲート電圧源２７はいずれもトランジスタと固定電圧源によって構成しているが、これらもＭＯＳＦＥＴやＯＰアンプなどの同様の機能を有する素子や集積回路で置き換えることが可能であることは言うまでもない。

（第２の実施形態）
本発明の第１の実施形態では、スイッチング素子のゲート電極に印加される電圧をゲート抵抗を介して制御している。これに対して、ゲート抵抗を介さずに制御電流源でゲート電極を駆動することもできる。ＩＧＢＴのような電圧制御型素子ではゲートに加える電圧によってスイッチングを制御するが、スイッチングスピードそのものは電圧ではなくスイッチング過渡時のゲート電流によって制御される。そこで、図 ４に示す本発明の第２の実施形態では、スイッチングスピードを電流源によって制御するものである。

図 ４において、ＩＧＢＴ １０のゲート端子はオンゲート電流源３０およびオフゲート電流源３１の出力に接続されている。オンゲート電流源３０の入力は減算器２４の出力に接続されているので、本発明の第１の実施形態と同様に、ＩＧＢＴ １０をターンオンさせる際にはＶｃｅの時間変化率を所望の値となるようにフィードバック制御がなされる。一方オフゲート電流源３１の入力にはゲート信号２５が接続されていて、オフゲート指令が出されるとオフゲート電流源３１により一定の電流がゲート電極より引き出されて、ＩＧＢＴ １０はターンオフする。なお、ゲート端子の電圧はオンゲート電圧検出器３２およびオフゲート電圧検出器３３に接続され、それぞれターンオン時およびターンオフ時のゲート電圧を監視している。ゲート電圧が定常オン状態として規定される電圧に到達すると、オンゲート電圧検出器３２がこれを検出し、オンゲート電流源３０の動作を停止させる。ターンオフ時には同様に、オフゲート電圧検出器３３がゲート電圧が定常オフ状態として規定される電圧に到達したことを検出して、オフゲート電流源３１の動作を停止させる。

（第３の実施形態）
ここまでの本発明の実施形態では、ゲート駆動電圧や電流を連続的に可変することで、Ｖｃｅの時間変化率を制御していた。しかし、Ｖｃｅの時間変化率を段階的に変化させるだけで十分な用途もある。図 ５に示す本発明の第３の実施形態ではこうした用途に好適なゲート駆動回路を示している。図 ５において、減算器２３の出力はコンパレータ４０に入力され、Ｖｃｅの時間変換率がある値以下であるか否かによって、コンパレータ４０の出力は論理値真または偽を取る。ここで、ゲート信号２５によって制御される２つのゲート駆動回路、高速ゲート駆動回路４１と低速ゲート駆動回路４３とを備えるものとする。これらのゲート駆動回路には、出力の駆動の可否を制御するためのイネーブル入力が設けられ、高速ゲート駆動回路４１のイネーブル入力はコンパレータ４０の出力に、低速ゲート駆動回路４３のイネーブル入力はＮＯＴロジック４２を介してコンパレータ４０の出力にそれぞれ接続される。こうした構成を取ることにより、Ｖｃｅの時間変化率が大なる時にはコンパレータ４０の出力が偽となり、低速ゲート駆動回路４３が動作し、Ｖｃｅの時間変化率が小なるときには、コンパレータ出力４０の出力が真となり、高速ゲート駆動回路４１が動作する。これにより、Ｖｃｅの時間変化率を所望の値の範囲に調整することが可能になる。

なお、ここでは高速ゲート駆動回路４１および低速ゲート駆動回路４３の２段階で切り替えているが、駆動回路の数を増やし、コンパレータを多数個用意すれば、スイッチングスピードの切替は何段階にでも調整することが可能になる。さらに、ゲート駆動回路はＩＧＢＴ１０にゲート電流を供給するための回路であるのだから、同時に２つのゲート駆動回路を動作させることもまた可能である。この場合、スイッチングスピードを高速にするには複数のゲート駆動回路を同時に動作させ、スイッチングスピードを低速にするには、一つのゲート駆動回路のみを動作させるようにすればよい。

１０… ＩＧＢＴ
１１… ＦＷＤ
１２… ゲート抵抗
２１… 電圧検出器
２２… ＬＰＦ
２３… 減算器
２４… 減算器
２５… ゲート信号
２６… オンゲート電圧源
２７… オフゲート電圧源
３０… オンゲート電流源
３１… オフゲート電流源
３２… オンゲート電圧検出器
３３… オフゲート電圧検出器
４０… コンパレータ
４１… 高速ゲート駆動回路
４２… ＮＯＴロジック
４３… 低速ゲート駆動回路

Claims (8)

1. 複数の半導体スイッチング素子によって構成される電力変換装置において、
   電力変換装置を構成するそれぞれの前記半導体スイッチング素子が有する制御電極を制
   御する制御回路が、
   前記半導体スイッチング素子の主電極間に印加される電圧に比例する第一の電圧信号を
   生成する電圧検出手段と、
   前記第一の電圧信号の低域信号を取り出して第二の電圧信号を生成する低域通過フィル
   タと、
   前記第一の電圧信号と前記第二の電圧信号との差分を第三の電圧信号として得る減算手
   段とを有し、
   前記第三の電圧信号に応じて前記半導体スイッチング素子の前記制御電極に印加する電
   圧を調整することを特徴とする電力変換装置。
2. 複数の半導体スイッチング素子によって構成される電力変換装置において、
   電力変換装置を構成するそれぞれの前記半導体スイッチング素子が有する制御電極を制
   御する制御回路が、
   前記半導体スイッチング素子の主電極間に印加される電圧に比例する第一の電圧信号を
   生成する電圧検出手段と、
   前記第一の電圧信号の低域信号を取り出して第二の電圧信号を生成する低域通過フィル
   タと、
   前記第一の電圧信号と第二の電圧信号との差分を第三の電圧信号として得る減算手段と
   を有し、
   第三の電圧信号に応じて前記半導体スイッチング素子の制御電極に流入する電流を調整
   することを特徴とする電力変換装置。
3. 複数の半導体スイッチング素子によって構成される電力変換装置において、
   電力変換装置を構成するそれぞれの前記半導体スイッチング素子が有する制御電極を制
   御する制御回路が、
   前記半導体スイッチング素子の主電極間に印加される電圧に比例する第一の電圧信号を
   生成する電圧検出手段と、
   前記第一の電圧信号の低域信号を取り出して第二の電圧信号を生成する低域通過フィル
   タと、
   前記第一の電圧信号と第二の電圧信号との差分を第三の電圧信号として得る減算手段と
   、
   前記制御電極に接続された第一のゲート駆動回路と第二のゲート駆動回路との二つのゲ
   ート駆動回路を有し、
   前記第三の電圧信号に応じて前記第一のゲート駆動回路と第二のゲート駆動回路のどち
   らかを動作させることを特徴とする電力変換装置。
4. 前記制御回路において、前記第三の電圧信号に応じて、前記第一のゲート駆動回路のみ
   を動作させるモードと前記第一および第二のゲート駆動回路を同時に動作させるモードと
   を切り替えることを特徴とする請求項３記載の電力変換装置。
5. 複数の半導体スイッチング素子によって構成される電力変換装置において、
   電力変換装置を構成するそれぞれの前記半導体スイッチング素子が有する制御電極を制
   御する制御回路が、
   前記半導体スイッチング素子の主電極間に印加される電圧に比例する第一の電圧信号を
   生成する電圧検出手段と、
   前記第一の電圧信号の低域信号を取り出して第二の電圧信号を生成する低域通過フィル
   タと、
   前記第一の電圧信号と第二の電圧信号との差分を第三の電圧信号として得る減算手段と
   、
   前記制御電極に接続された複数のゲート駆動回路を有し、前記第三の電圧信号に応じて
   前記ゲート駆動回路のいずれかを選択的に動作させることを特徴とする電力変換装置。
6. 複数の半導体スイッチング素子によって構成される電力変換装置において、
   電力変換装置を構成するそれぞれの前記半導体スイッチング素子が有する制御電極を制
   御する制御回路が、
   前記半導体スイッチング素子の主電極間に印加される電圧に比例する第一の電圧信号を
   生成する電圧検出手段と、
   前記第一の電圧信号の低域信号を取り出して第二の電圧信号を生成する低域通過フィル
   タと、
   前記第一の電圧信号と第二の電圧信号との差分を第三の電圧信号として得る減算手段と
   、
   前記制御電極に電圧を印加するゲート電圧源と前記ゲート電圧源と制御電極の間に接続
   されたゲート抵抗とを有し、
   前記第三の電圧信号に応じて前記ゲート電圧源の電圧を調整することを特徴とする電力
   変換装置。
7. 半導体スイッチング素子が有する制御電極を制御する半導体スイッチング素子の制御回
   路において、
   前記半導体スイッチング素子の主電極間に印加される電圧に比例する第一の電圧信号を
   生成する電圧検出手段と、
   前記第一の電圧信号の低域信号を取り出して第二の電圧信号を生成する低域通過フィル
   タと、
   前記第一の電圧信号と前記第二の電圧信号との差分を第三の電圧信号として得る減算手
   段とを有し、
   前記第三の電圧信号に応じて前記半導体スイッチング素子の前記制御電極に印加する電
   圧を調整することを特徴とする半導体スイッチング素子の制御回路。
8. 半導体スイッチング素子が有する制御電極を制御する半導体スイッチング素子の制御回
   路において、
   前記半導体スイッチング素子の主電極間に印加される電圧に比例する第一の電圧信号を
   生成する電圧検出手段と、
   前記第一の電圧信号の低域信号を取り出して第二の電圧信号を生成する低域通過フィル
   タと、
   前記第一の電圧信号と第二の電圧信号との差分を第三の電圧信号として得る減算手段と
   を有し、
   第三の電圧信号に応じて前記半導体スイッチング素子の制御電極に流入する電流を調整
   することを特徴とする半導体スイッチング素子の制御回路。