JP5621357B2 - Semiconductor device - Google Patents

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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body

Description

本発明は、半導体装置に関し、例えば、容量素子を備える半導体装置に関する。   The present invention relates to a semiconductor device, for example, a semiconductor device including a capacitor.

ＭＩＭ（Metal Insulator Metal）容量素子を備えた半導体素子が知られている。ＭＩＭ容量素子として、半導体基板の上方に形成され平行に延伸した配線が用いられる。平行に延伸した配線間に容量が形成される。   A semiconductor element provided with a MIM (Metal Insulator Metal) capacitive element is known. As the MIM capacitor element, a wiring formed above the semiconductor substrate and extending in parallel is used. A capacitance is formed between the wirings extending in parallel.

特開２００４−２４７６５９号公報JP 2004-247659 A 特開２００６−１２０８８３号公報JP 2006-120883 A

半導体装置を設計する際は、小さな回路機能を備えたマクロを組み合わせて大きな機能を備えたチップを形成する方法がある。このように、マクロを組み合わせて回路設計する場合、配置の効率性を考慮し、マクロを９０度回転して配置することがある。ＭＩＭ容量素子を含んだマクロを９０度回転すると、配線の延伸方向が９０度回転することとなる。半導体装置の製造工程においては、例えばリソグラフィ装置等の製造装置の特性に起因し、配線の延伸方向により、配線の幅が異なることがある。配線幅が異なると、ＭＩＭ容量素子の容量値が異なってしまう。これにより、ＭＩＭ容量素子の設計値として予定していた容量値と実際の容量値が異なってしまう。   When designing a semiconductor device, there is a method of forming a chip having a large function by combining macros having a small circuit function. As described above, when a circuit is designed by combining macros, the macro may be rotated 90 degrees in consideration of arrangement efficiency. When the macro including the MIM capacitor element is rotated 90 degrees, the extending direction of the wiring is rotated 90 degrees. In the manufacturing process of a semiconductor device, for example, due to the characteristics of a manufacturing apparatus such as a lithography apparatus, the width of the wiring may differ depending on the extending direction of the wiring. When the wiring width is different, the capacitance value of the MIM capacitor element is different. As a result, the capacitance value planned as the design value of the MIM capacitance element is different from the actual capacitance value.

以上のように、ＭＩＭ容量素子を９０度回転させた際に容量値が異なると回路設計に支障を及ぼす可能性がある。   As described above, if the capacitance value differs when the MIM capacitive element is rotated 90 degrees, there is a possibility that the circuit design may be hindered.

本半導体装置は、容量素子の配置による容量値の差を抑制することを目的とする。   An object of the present semiconductor device is to suppress a difference in capacitance value due to the arrangement of capacitive elements.

例えば、第１の方向に延伸する複数の第１配線と、前記複数の第１配線と絶縁体を介し対向し前記複数の第1配線と交互に設けられた複数の第２配線と、前記複数の第１配線のそれぞれに接続し前記第１の方向に垂直な第２の方向に延在する第３配線と、を備える複数の第１容量素子と、前記複数の第１配線と電気的に接続され前記第２の方向に延伸し設けられた複数の第４配線と、前記第２配線と電気的に接続され前記複数の第４配線と絶縁体を介し対向し設けられた複数の第５配線と、前記複数の第４配線のそれぞれ及び前記第３配線に接続し前記第１の方向に延在する第６配線と、を備える複数の第２容量素子と、を具備し、前記第３配線と前記第６配線とが接続する点を原点とした場合に、第２象限及び第４象限に前記第１容量素子が配置され、第１象限及び第３象限に前記第２容量素子が配置され、前記第２象限及び前記第４象限の前記第２配線のそれぞれに接続し前記第２の方向に延在する複数の第７配線と、前記第１象限及び前記第３象限の前記第５配線のそれぞれに接続し前記第１の方向に延在する複数の第８配線と、前記原点から最も離れて位置する前記第２象限及び前記第４象限の前記第２配線と、前記原点から最も離れて位置する前記第１象限及び前記第３象限の前記第５配線と、を含み、前記複数の第１配線及び前記複数の第４配線を囲む外周配線を具備し、前記第１配線、前記第２配線、前記第３配線、前記第４配線、前記第５配線、前記第６配線及び前記外周配線は第１配線層に設けられ、前記第１配線と前記第２配線とが対向する長さと、前記第４配線と前記第５配線とが対向する長さとは等しいことを特徴とする半導体装置を用いる。 For example, a plurality of second wirings provided a plurality of first wiring, the opposed alternately with the plurality of first wiring through the plurality of first wirings and the insulating body extends in a first direction, said plurality A plurality of first capacitors that are connected to each of the first wirings and extend in a second direction perpendicular to the first direction, and electrically connected to the plurality of first wirings a plurality of fourth wirings provided extending in the second direction are connected to the second wiring and the fifth face and a plurality of which are provided via an electrically connected to said plurality of fourth wiring and insulators comprising a wiring, and a plurality of second capacitive element and a sixth wirings extending respectively and connected to the third wiring the first direction of the plurality of fourth wirings, the third When the origin is the point where the wiring and the sixth wiring are connected, the first capacitive element is placed in the second quadrant and the fourth quadrant. A plurality of second capacitive elements arranged in the first quadrant and the third quadrant, and connected to the second wiring in the second quadrant and the fourth quadrant and extending in the second direction. A seventh wiring, a plurality of eighth wirings connected to each of the fifth wirings in the first quadrant and the third quadrant and extending in the first direction, and the first wiring located farthest from the origin Including the second wiring in the second quadrant and the fourth quadrant, and the fifth wiring in the first quadrant and the third quadrant farthest from the origin, and the plurality of first wirings and the plurality of wirings 4 comprises an outer wires surrounding the wires, the first wiring, the second wiring, the third wiring, the fourth wiring, the fifth wiring, the sixth wiring and the outer peripheral wirings first wiring layer provided, the length of the first wiring and the second wiring are opposed, the fourth distribution in The semiconductor device is characterized in that equal to the length of the fifth wiring facing the use.

本半導体装置によれば、容量素子の配置による容量値の差を抑制することができる。   According to this semiconductor device, a difference in capacitance value due to the arrangement of the capacitive elements can be suppressed.

図１（ａ）から図１（ｄ）は、それぞれＭＩＭ容量素子ＡからＤの上面図である。FIGS. 1A to 1D are top views of the MIM capacitor elements A to D, respectively. 図２は、図１（ａ）の断面模式図である。FIG. 2 is a schematic cross-sectional view of FIG. 図３は容量素子ＡからＤの容量値を計算した結果を示す図である。FIG. 3 is a diagram showing the results of calculating the capacitance values of the capacitive elements A to D. 図４（ａ）は実施例２に係る容量素子の平面図、図４（ｂ）は容量素子を９０度回転させた平面図である。FIG. 4A is a plan view of the capacitive element according to the second embodiment, and FIG. 4B is a plan view of the capacitive element rotated 90 degrees. 図５（ａ）は実施例３に係る容量素子の平面図、図５（ｂ）は容量素子を９０度回転させた平面図である。FIG. 5A is a plan view of the capacitive element according to the third embodiment, and FIG. 5B is a plan view of the capacitive element rotated 90 degrees. 図６（ａ）は実施例４に係る容量素子の平面図、図６（ｂ）は容量素子を９０度回転させた平面図である。FIG. 6A is a plan view of the capacitive element according to the fourth embodiment, and FIG. 6B is a plan view of the capacitive element rotated 90 degrees. 図７（ａ）は実施例５に係る容量素子の平面図、図７（ｂ）は容量素子を９０度回転させた平面図である。FIG. 7A is a plan view of the capacitive element according to the fifth embodiment, and FIG. 7B is a plan view of the capacitive element rotated 90 degrees. 図８（ａ）は実施例６に係る容量素子の平面図、図８（ｂ）は容量素子を９０度回転させた平面図である。FIG. 8A is a plan view of the capacitive element according to the sixth embodiment, and FIG. 8B is a plan view of the capacitive element rotated 90 degrees. 図９は、実施例６における容量素子と配線層とを重ねて示した図である。FIG. 9 is a diagram in which the capacitor element and the wiring layer in Example 6 are overlapped. 図１０（ａ）は実施例７に係る容量素子の平面図、図１０（ｂ）は容量素子を９０度回転させた平面図である。FIG. 10A is a plan view of the capacitive element according to the seventh embodiment, and FIG. 10B is a plan view of the capacitive element rotated 90 degrees. 図１１（ａ）は実施例８に係る容量素子の平面図、図１１（ｂ）は容量素子を９０度回転させた平面図である。FIG. 11A is a plan view of the capacitive element according to the eighth embodiment, and FIG. 11B is a plan view of the capacitive element rotated 90 degrees. 図１２（ａ）は実施例９に係る容量素子の平面図、図１２（ｂ）はＡ−Ａ断面図である。12A is a plan view of the capacitive element according to the ninth embodiment, and FIG. 12B is a cross-sectional view taken along the line AA. 図１３（ａ）は実施例１０に係る容量素子の平面図、図１３（ｂ）はＡ−Ａ断面図である。FIG. 13A is a plan view of the capacitor according to Example 10, and FIG. 13B is a cross-sectional view taken along the line AA. 図１４は、容量素子を含む半導体装置の製造方法を示す断面図（その１）である。FIG. 14 is a cross-sectional view (No. 1) illustrating the method for manufacturing the semiconductor device including the capacitive element. 図１５は、容量素子を含む半導体装置の製造方法を示す断面図（その２）である。FIG. 15 is a cross-sectional view (No. 2) illustrating the method for manufacturing the semiconductor device including the capacitor. 図１６は、容量素子を含む半導体装置の製造方法を示す断面図（その３）である。FIG. 16 is a cross-sectional view (No. 3) illustrating the method for manufacturing the semiconductor device including the capacitive element. 図１７は、容量素子を含む半導体装置の製造方法を示す断面図（その４）である。FIG. 17 is a cross-sectional view (No. 4) illustrating the method for manufacturing the semiconductor device including the capacitor. 図１８は、容量素子を含む半導体装置の製造方法を示す断面図（その５）である。FIG. 18 is a cross-sectional view (No. 5) illustrating the method for manufacturing the semiconductor device including the capacitor.

以下、図面を参照に、実施例について説明する。   Hereinafter, embodiments will be described with reference to the drawings.

図１（ａ）から図１（ｄ）は、それぞれＭＩＭ容量素子ＡからＤの上面図である。図１（ａ）は、Ｘ方向とＹ方向において、配線の幅が設計寸法と変わらない例である。図２は、図１（ａ）の断面模式図である。図２のように、半導体基板の上方の絶縁層４０上に配線層４８が形成されている。配線層４８間には絶縁層４２が設けられている。配線層４８および絶縁層４２上に絶縁層４４が設けられている。絶縁層４０、４２、４４は例えば酸化シリコン等である。また、低誘電率の誘電体膜でもよい。配線層４８は、例えばＣｕ、ＡｌまたはＷ等の金属である。   FIGS. 1A to 1D are top views of the MIM capacitor elements A to D, respectively. FIG. 1A is an example in which the width of the wiring does not change from the design dimension in the X direction and the Y direction. FIG. 2 is a schematic cross-sectional view of FIG. As shown in FIG. 2, a wiring layer 48 is formed on the insulating layer 40 above the semiconductor substrate. An insulating layer 42 is provided between the wiring layers 48. An insulating layer 44 is provided on the wiring layer 48 and the insulating layer 42. The insulating layers 40, 42, and 44 are, for example, silicon oxide. Alternatively, a dielectric film having a low dielectric constant may be used. The wiring layer 48 is a metal such as Cu, Al, or W, for example.

図１（ａ）のように、櫛型配線１２と１４とが噛み合うように向かい合っている。櫛型配線１２はＹ方向に延伸する第１配線１２ａを備えている。櫛型配線１４はＹ方向に延伸する第２配線１４ａを備えている。図２の配線層４８が第１配線１２ａおよび第２配線１４ａに対応する。第１配線１２ａと第２配線１４ａとは絶縁層４２を介し対向して設けられている。第１配線１２ａと第２配線１４ａとは平行に設けられる。第１配線１２ａと第２配線１４ａとが対向する長さはＬａである。第１配線１２ａと第２配線１４ａとの間隔はＷａである。図１（ａ）の例では、長さが８×Ｌａ、配線間隔がＷａの容量素子Ａとなる。   As shown in FIG. 1A, the comb wirings 12 and 14 face each other so as to mesh with each other. The comb wiring 12 includes a first wiring 12a extending in the Y direction. The comb wiring 14 includes a second wiring 14a extending in the Y direction. The wiring layer 48 in FIG. 2 corresponds to the first wiring 12a and the second wiring 14a. The first wiring 12a and the second wiring 14a are provided to face each other with the insulating layer 42 interposed therebetween. The first wiring 12a and the second wiring 14a are provided in parallel. The length of the first wiring 12a and the second wiring 14a facing each other is La. The interval between the first wiring 12a and the second wiring 14a is Wa. In the example of FIG. 1A, the capacitive element A has a length of 8 × La and a wiring interval Wa.

図１（ｂ）は、図１（ａ）において示した容量素子において、製造装置の特性に起因して配線の幅がＸ方向で太くなり、Ｙ方向で細くなる場合を示している。図１（ｂ）のように、容量素子Ｂの第１配線１２ａと第２配線１４ａとは、図１（ａ）の容量素子Ａに比べ太くなる。このため、第１配線１２ａと第２配線１４ａとの間隔ＷｂはＷａより小さくなる。長さＬａは十分に長ければ長さＬａの変化は無視できる。よって、容量素子Ｂでは、長さが８×Ｌａ、配線間隔がＷｂの容量素子となる。   FIG. 1B shows a case in which, in the capacitive element shown in FIG. 1A, the width of the wiring becomes thicker in the X direction and thinner in the Y direction due to the characteristics of the manufacturing apparatus. As shown in FIG. 1B, the first wiring 12a and the second wiring 14a of the capacitive element B are thicker than the capacitive element A of FIG. For this reason, the interval Wb between the first wiring 12a and the second wiring 14a is smaller than Wa. If the length La is sufficiently long, the change of the length La can be ignored. Therefore, the capacitive element B is a capacitive element having a length of 8 × La and a wiring interval of Wb.

図１（ｃ）は、図１（ａ）の容量素子Ａが９０度回転した容量素子において、製造装置の特性に起因して配線の幅がＸ方向で太くなり、Ｙ方向で細くなる場合を示している。櫛型配線１６および１８は、それぞれＸ方向に延伸する第３配線１６ａおよび第４配線１８ａを備えている。第３配線１６ａと第４配線１８ａとは絶縁層４２（図２参照）を介し対向して設けられている。第３配線１６ａと第４配線１８ａとは平行に設けられる。図１（ｃ）のように、容量素子Ｃの第３配線１６ａと第４配線１８ａとは、図１（ａ）の容量素子Ａに比べ細くなる。このため、第３配線１６ａと第４配線１８ａとの間隔ＷｃはＷａより大きくなる。長さＬａは十分に長ければ長さＬａの変化は無視できる。よって、容量素子Ｃでは、長さが８×Ｌａ、配線間隔がＷｃの容量素子となる。   FIG. 1C shows a case in which the width of the wiring becomes thicker in the X direction and thinner in the Y direction due to the characteristics of the manufacturing device in the capacitive element in which the capacitive element A of FIG. Show. The comb-shaped wirings 16 and 18 each include a third wiring 16a and a fourth wiring 18a extending in the X direction. The third wiring 16a and the fourth wiring 18a are provided to face each other through the insulating layer 42 (see FIG. 2). The third wiring 16a and the fourth wiring 18a are provided in parallel. As shown in FIG. 1C, the third wiring 16a and the fourth wiring 18a of the capacitive element C are thinner than the capacitive element A of FIG. For this reason, the interval Wc between the third wiring 16a and the fourth wiring 18a is larger than Wa. If the length La is sufficiently long, the change of the length La can be ignored. Therefore, the capacitive element C is a capacitive element having a length of 8 × La and a wiring interval Wc.

図１（ｄ）は、実施例１に係る容量素子Ｄを示している。容量素子Ｄは、櫛型配線１２と１４を含む第１容量素子２２と櫛型配線１６と１８とを含む第２容量素子２４とを備えている。第１配線１２ａおよび第２配線１４ａはＹ方向に延伸し、第３配線１６ａおよび第４配線１８ａはＸ方向に延伸している。第１配線１２ａ、第２配線１４ａ、第３配線１６ａおよび第４配線１８ａは同じ配線層に設けられている。例えば、第１配線１２ａ、第２配線１４ａ、第３配線１６ａおよび第４配線１８ａは、同じＺ平面内に形成されている。第１配線１２ａと第３配線１６ａとは電気的に接続されており、第２配線１４ａと第４配線１８ａとは電気的に接続されている。よって、容量素子Ｄは、長さが４×Ｌａ、配線間隔がＷｂを備える第１容量素子２２と長さ４×Ｌａ、配線間隔Ｗｃを備える第２容量素子２４とが並列に接続された容量素子である。   FIG. 1D illustrates the capacitive element D according to the first embodiment. The capacitive element D includes a first capacitive element 22 including comb-shaped wirings 12 and 14 and a second capacitive element 24 including comb-shaped wirings 16 and 18. The first wiring 12a and the second wiring 14a extend in the Y direction, and the third wiring 16a and the fourth wiring 18a extend in the X direction. The first wiring 12a, the second wiring 14a, the third wiring 16a, and the fourth wiring 18a are provided in the same wiring layer. For example, the first wiring 12a, the second wiring 14a, the third wiring 16a, and the fourth wiring 18a are formed in the same Z plane. The first wiring 12a and the third wiring 16a are electrically connected, and the second wiring 14a and the fourth wiring 18a are electrically connected. Therefore, the capacitive element D has a capacitance in which a first capacitive element 22 having a length of 4 × La and a wiring interval Wb and a second capacitive element 24 having a length of 4 × La and a wiring interval Wc are connected in parallel. It is an element.

図３は容量素子ＡからＤの容量値を計算した結果を示す図である。長さＬａを１００μｍ、配線間隔の設計値を１００ｎｍ、配線層４８の膜厚を３００ｎｍ、絶縁層４０、４２、４４の比誘電率を３．０とした。配線層４８幅はＸ方向に５％太り、Ｙ方向に５％細るとした。図３のように、容量素子Ａの容量値（設計値）は６３．７ｆＦである。これに対し、容量素子Ｂにおいては、容量値が容量素子Ａに比べ５．３％増加する。一方、容量素子Ｃにおいては、容量値が容量素子Ａに比べ４．８％減少する。このように、容量素子が９０度回転することにより、容量値が大きく異なってしまう。   FIG. 3 is a diagram showing the results of calculating the capacitance values of the capacitive elements A to D. The length La was 100 μm, the design value of the wiring interval was 100 nm, the film thickness of the wiring layer 48 was 300 nm, and the relative dielectric constant of the insulating layers 40, 42, and 44 was 3.0. The width of the wiring layer 48 is 5% thicker in the X direction and 5% thinner in the Y direction. As shown in FIG. 3, the capacitance value (design value) of the capacitive element A is 63.7 fF. On the other hand, in the capacitive element B, the capacitance value increases by 5.3% compared to the capacitive element A. On the other hand, in the capacitive element C, the capacitance value is reduced by 4.8% compared to the capacitive element A. As described above, the capacitance value greatly varies as the capacitance element rotates 90 degrees.

図３のように、容量素子Ｄの容量値は容量素子Ａに対し０．３％の容量値の増加に留まっている。これは、第１容量素子２２における容量値の増加と、第２容量素子２４における容量値の減少が相殺されたためである。   As shown in FIG. 3, the capacitance value of the capacitive element D is only increased by 0.3% with respect to the capacitive element A. This is because the increase in the capacitance value in the first capacitance element 22 and the decrease in the capacitance value in the second capacitance element 24 are offset.

実施例１によれば、第１配線１２ａと第２配線１４ａとが対向する長さ４×Ｌａと、第１配線１２ａと第２配線１４ａと垂直に延伸する第３配線１６ａと第４配線１８ａとが対向する長さ４×Ｌａとを等しくする。これにより、図３のように、容量値を設計値とほぼ同じ値とすることができる。このように、容量素子の配置による容量値の差を抑制することができる。   According to the first embodiment, the length 4 × La in which the first wiring 12a and the second wiring 14a face each other, and the third wiring 16a and the fourth wiring 18a that extend perpendicular to the first wiring 12a and the second wiring 14a. Is equal to the length 4 × La facing each other. Thereby, as shown in FIG. 3, the capacitance value can be made substantially the same as the design value. Thus, the difference in capacitance value due to the arrangement of the capacitive elements can be suppressed.

また、櫛形配線１２および櫛型配線１４はそれぞれ複数の第１配線１２ａおよび複数の第２配線１４ａに分割されている。複数の第１配線１２ａおよび複数の第２配線１４ａは、例えばそれぞれ櫛型配線構造を形成している。分割された複数の第１配線１２ａと複数の第２配線１４ａとは交互に設けられている。同様に、櫛型配線１６および櫛型配線１８はそれぞれ複数の第３配線１６ａおよび複数の第４配線１８ａに分割され、分割された複数の第３配線１６ａと複数の第４配線１８ａとは交互に設けられている。これにより、容量素子の形状を例えば、正方形または長方形に任意に設計することができる。   In addition, the comb wiring 12 and the comb wiring 14 are divided into a plurality of first wirings 12a and a plurality of second wirings 14a, respectively. The plurality of first wirings 12a and the plurality of second wirings 14a each form, for example, a comb-type wiring structure. The plurality of divided first wires 12a and the plurality of second wires 14a are provided alternately. Similarly, the comb wiring 16 and the comb wiring 18 are divided into a plurality of third wirings 16a and a plurality of fourth wirings 18a, respectively, and the plurality of divided third wirings 16a and the plurality of fourth wirings 18a are alternately arranged. Is provided. Thereby, the shape of the capacitive element can be arbitrarily designed to be, for example, a square or a rectangle.

さらに、分割された複数の第１配線１２ａと分割された複数の第２配線１４ａとが対向する長さＬａは同じであり、分割された複数の第３配線１６ａと分割された複数の第４配線１８ａとがａとが対向する長さＬａは同じとすることができる。これにより、設計が容易となる。   Further, the length La in which the plurality of divided first wires 12a and the plurality of divided second wires 14a face each other is the same, and the plurality of fourth wires divided from the plurality of divided third wires 16a. The length La of which the wiring 18a and a are opposed to each other can be the same. This facilitates the design.

さらに、分割された複数の第１配線１２ａと分割された複数の第３配線１６ａの数は同じであり、分割された複数の第２配線１４ａと分割された複数の第４配線１８ａの数は同じとすることができる。これにより、設計が容易となる。   Further, the number of divided first wires 12a and the number of divided third wires 16a are the same, and the number of divided second wires 14a and the number of divided fourth wires 18a are: The same can be done. This facilitates the design.

実施例２は、第１容量素子と第２容量素子をＹ方向に配置する例である。図４（ａ）は実施例２に係る容量素子の平面図、図４（ｂ）は容量素子を９０度回転させた平面図である。第１容量素子２２において第１配線１２ａと第２配線１４ａとが対向する箇所は７箇所、第２容量素子２４において第３配線１６ａと第４配線１８ａとが対向する箇所が７箇所である。よって、第１配線１２ａと第２配線１４ａが対向する長さは７×Ｌａ、第３配線１６ａと第４配線１８ａが対向する長さは７×Ｌａと等しい。第１配線１２ａと第３配線１６ａとは配線１５により電極パッド３２に接続されている。第２配線１４ａと第４配線１８ａとは配線１７により電極パッド３０に接続されている。電極パッド３０と電極パッド３２間の容量は、製造装置の特性に起因して配線の太さがＸ方向とＹ方向とで異なっても図４（ａ）と図４（ｂ）とで、ほぼ等しくなる。   The second embodiment is an example in which the first capacitor element and the second capacitor element are arranged in the Y direction. FIG. 4A is a plan view of the capacitive element according to the second embodiment, and FIG. 4B is a plan view of the capacitive element rotated 90 degrees. There are seven places where the first wiring 12a and the second wiring 14a face each other in the first capacitive element 22, and there are seven places where the third wiring 16a and the fourth wiring 18a face each other in the second capacitive element 24. Therefore, the length of the first wiring 12a and the second wiring 14a facing each other is 7 × La, and the length of the third wiring 16a and the fourth wiring 18a facing each other is equal to 7 × La. The first wiring 12 a and the third wiring 16 a are connected to the electrode pad 32 by the wiring 15. The second wiring 14 a and the fourth wiring 18 a are connected to the electrode pad 30 by the wiring 17. The capacitance between the electrode pad 30 and the electrode pad 32 is almost the same between FIG. 4A and FIG. 4B even if the thickness of the wiring is different in the X direction and the Y direction due to the characteristics of the manufacturing apparatus. Will be equal.

さらに、実施例１では、櫛型配線１４において第２配線１４ａ間を接続する配線１４ｄと複数の第３配線１６ａの１つを共用しているため、チップ面積を削減することができる。このように、複数の第１配線１２ａを接続する配線および複数の第２配線１４ａを接続する配線の一方を複数の第３配線１６ａのうちの１つまたは複数の第４配線１８ａのうちの１つとして用いてもよい。   Further, in the first embodiment, since the comb-shaped wiring 14 shares one of the plurality of third wirings 16a and the wiring 14d that connects the second wirings 14a, the chip area can be reduced. Thus, one of the wiring connecting the plurality of first wirings 12a and the wiring connecting the plurality of second wirings 14a is one of the plurality of third wirings 16a or one of the plurality of fourth wirings 18a. You may use as one.

実施例３は第１容量素子２２と第２容量素子２４とを斜め方向に配置する例である。図５（ａ）は実施例３に係る容量素子の平面図、図５（ｂ）は容量素子を９０度回転させた平面図である。実施例３においては、第１容量素子２２と第２容量素子２４がＸＹ方向に配置されている。櫛型配線１２および１６がそれぞれ直接電極パッド３２に接続し、櫛型配線１４および１８がそれぞれ直接電極パッド３０に接続されている。その他の構成は、実施例２と同じであり説明を省略する。   The third embodiment is an example in which the first capacitor element 22 and the second capacitor element 24 are arranged in an oblique direction. FIG. 5A is a plan view of the capacitive element according to the third embodiment, and FIG. 5B is a plan view of the capacitive element rotated 90 degrees. In the third embodiment, the first capacitive element 22 and the second capacitive element 24 are arranged in the XY direction. The comb wirings 12 and 16 are directly connected to the electrode pads 32, respectively, and the comb wirings 14 and 18 are respectively connected directly to the electrode pads 30. Other configurations are the same as those of the second embodiment, and the description thereof is omitted.

図６（ａ）は実施例４に係る容量素子の平面図、図６（ｂ）は容量素子を９０度回転させた平面図である。実施例４においては、第１容量素子２２と第２容量素子２４がＸＹ方向に配置されている。実施例４においては、櫛型配線１２および１６が直接接続し配線１５により電極パッド３２に接続されている。櫛型配線１４および１８が直接接続し、配線１７により電極パッド３０に接続されている。その他の構成は、実施例３と同じであり説明を省略する。   FIG. 6A is a plan view of the capacitive element according to the fourth embodiment, and FIG. 6B is a plan view of the capacitive element rotated 90 degrees. In the fourth embodiment, the first capacitive element 22 and the second capacitive element 24 are arranged in the XY direction. In the fourth embodiment, the comb wirings 12 and 16 are directly connected and connected to the electrode pad 32 by the wiring 15. Comb wirings 14 and 18 are directly connected and connected to the electrode pad 30 by the wiring 17. Other configurations are the same as those of the third embodiment, and the description thereof is omitted.

実施例５は、第１容量素子および第２容量素子がそれぞれ２つ設けられた例である。
図７（ａ）は実施例５に係る容量素子の平面図、図７（ｂ）は容量素子を９０度回転させた平面図である。実施例５においては、容量素子の中心を原点とし、第１容量素子２２が第２および第４象限に、第２容量素子２４が第１および第３象限に配置されている。 Example 5 is an example in which two first capacitive elements and two second capacitive elements are provided.
FIG. 7A is a plan view of the capacitive element according to the fifth embodiment, and FIG. 7B is a plan view of the capacitive element rotated 90 degrees. In the fifth embodiment, the center of the capacitive element is the origin, the first capacitive element 22 is arranged in the second and fourth quadrants, and the second capacitive element 24 is arranged in the first and third quadrants.

最外周は、配線１４ｄ、配線１８ｄ、第２配線１４ａ、第４配線１８ａ、延長された第２配線１４ｂおよび延長された第４配線１８ｂにより形成されている。配線１４ｄは、櫛型配線１４において第２配線１４ａを接続する。配線１８ｄは、櫛型配線１８において第４配線１８ａを接続する。延長された第２配線１４ｂは、第２配線１４ａ以外で第１配線１２ａと対向している。延長された第４配線１８ｂは、第４配線１８ａ以外で第３配線１６ａと対向している。   The outermost periphery is formed by the wiring 14d, the wiring 18d, the second wiring 14a, the fourth wiring 18a, the extended second wiring 14b, and the extended fourth wiring 18b. The wiring 14 d connects the second wiring 14 a in the comb wiring 14. The wiring 18 d connects the fourth wiring 18 a in the comb wiring 18. The extended second wiring 14b is opposed to the first wiring 12a except for the second wiring 14a. The extended fourth wiring 18b is opposed to the third wiring 16a except for the fourth wiring 18a.

実施例５においては、第１配線１２ａおよび１２ｂと第２配線１４ａおよび１４ｂが対向する長さは、１４×Ｌａ＋２×Ｌｂである。第３配線１６ａおよび１６ｂと第４配線１８ａおよび１８ｂが対向する長さも同じである。よって、実施例５においても、容量素子を９０度回転させても、容量値の変化を抑制できる。   In the fifth embodiment, the length of the first wirings 12a and 12b and the second wirings 14a and 14b facing each other is 14 × La + 2 × Lb. The lengths of the third wirings 16a and 16b and the fourth wirings 18a and 18b are the same. Therefore, also in Example 5, even if the capacitive element is rotated 90 degrees, the change in the capacitance value can be suppressed.

さらに、第２象限および第４象限それぞれの複数の第１配線１２ａ間を接続する配線１２ｄをそれぞれ第１象限および第３象限の複数の第３配線１６ａのうちの１つとしても用いている。また第１象限および第３象限それぞれの複数の第３配線１６ａ間を接続する配線１６ｄをそれぞれ第２象限および第４象限の複数の第１配線１２ａのうちの１つとしても用いている。これにより、チップサイズを縮小できる。   Further, the wiring 12d connecting the plurality of first wirings 12a in each of the second quadrant and the fourth quadrant is also used as one of the plurality of third wirings 16a in the first quadrant and the third quadrant. Further, the wiring 16d connecting the plurality of third wirings 16a in each of the first quadrant and the third quadrant is also used as one of the plurality of first wirings 12a in the second quadrant and the fourth quadrant, respectively. Thereby, the chip size can be reduced.

また、外周配線が、配線１４ｄ、配線１８ｄ、第２配線１４ａ、第４配線１８ａ、延長された第２配線１４ｂおよび延長された第４配線１８ｂにより形成されている。外周配線は、第１配線１２ａおよび第３配線１６ａを囲んでいる。このため、延長された第２配線１４ｂおよび延長された第４配線１８ｂの分容量値を大きくできる。   Further, the outer peripheral wiring is formed by the wiring 14d, the wiring 18d, the second wiring 14a, the fourth wiring 18a, the extended second wiring 14b, and the extended fourth wiring 18b. The outer peripheral wiring surrounds the first wiring 12a and the third wiring 16a. Therefore, the capacitance value of the extended second wiring 14b and the extended fourth wiring 18b can be increased.

なお、最外周が上記のように櫛型配線１４および１８により囲まれているため、櫛型配線１２および１６はコンタクト３４を用い、上層または下層の配線層と接続する。図７（ａ）および図７（ｂ）においては、櫛型配線１４および１８もコンタクト３６を用い他の配線層と接続しているが、櫛型配線１４および１８と同じ配線層を用い引き出してもよい。   Since the outermost periphery is surrounded by the comb wirings 14 and 18 as described above, the comb wirings 12 and 16 are connected to the upper or lower wiring layer using the contacts 34. In FIG. 7A and FIG. 7B, the comb wirings 14 and 18 are also connected to other wiring layers using the contacts 36, but are drawn out using the same wiring layer as the comb wirings 14 and 18. Also good.

図８（ａ）は実施例６に係る容量素子の平面図、図８（ｂ）は容量素子を９０度回転させた平面図である。図８（ａ）および図８（ｂ）のように、実施例６においては、櫛型配線１２および１６に接続するコンタクト３４を５個、櫛型配線１４および１８と接続するコンタクト３６を４個としている。このように、コンタクト３４および３６をそれぞれ複数とすることにより、寄生抵抗に起因した容量素子への外的擾乱要因を抑制することができる。なお、寄生抵抗を均等化させるため、コンタクト３４および３６は対称に配置することが好ましい。   FIG. 8A is a plan view of the capacitive element according to the sixth embodiment, and FIG. 8B is a plan view of the capacitive element rotated 90 degrees. As shown in FIGS. 8A and 8B, in the sixth embodiment, five contacts 34 connected to the comb-shaped wirings 12 and 16 and four contacts 36 connected to the comb-shaped wirings 14 and 18 are used. It is said. As described above, by using a plurality of contacts 34 and 36, it is possible to suppress external disturbance factors to the capacitive element due to the parasitic resistance. In order to equalize the parasitic resistance, the contacts 34 and 36 are preferably arranged symmetrically.

図９は、実施例６における容量素子２２および２４と配線層３８とを重ねて示した図である。配線層３８は、容量素子２２および２４が形成された配線層の上方または下方に形成されており、コンタクト３４と電気的に接続されている。配線層３８は寄生抵抗を低減させるため太くすることが好ましい。例えば、配線層３８は、第１配線１２ａ、第２配線１４ａ、第３配線１６ａおよび第４配線１８ａより太いことが好ましい。   FIG. 9 is a diagram in which the capacitive elements 22 and 24 and the wiring layer 38 in Example 6 are overlapped. The wiring layer 38 is formed above or below the wiring layer in which the capacitive elements 22 and 24 are formed, and is electrically connected to the contact 34. The wiring layer 38 is preferably thickened to reduce parasitic resistance. For example, the wiring layer 38 is preferably thicker than the first wiring 12a, the second wiring 14a, the third wiring 16a, and the fourth wiring 18a.

実施例７は、延長された配線がない例である。図１０（ａ）は実施例７に係る容量素子の平面図、図１０（ｂ）は容量素子を９０度回転させた平面図である。図１０（ａ）および図１０（ｂ）のように、実施例５に比べ、延長された第２配線１４ｂおよび第４配線１８ｂを設けていない。このため、各象限の櫛型配線１４および１８はそれぞれ孤立する。このため、各象限の櫛型配線１４および１８に接続するコンタクト３６をそれぞれ設け、上層または下層の配線層にて櫛型配線１４および１８を電気的に接続する。また、第１配線１２ａと第２配線１４ａが対向する長さは、１４×Ｌａである。第３配線１６ａと第４配線１８ａが対向する長さも同じである。その他の構成は、実施例５と同じであり説明を省略する。   Example 7 is an example in which there is no extended wiring. FIG. 10A is a plan view of the capacitive element according to the seventh embodiment, and FIG. 10B is a plan view of the capacitive element rotated 90 degrees. As shown in FIGS. 10A and 10B, the extended second wiring 14b and fourth wiring 18b are not provided as compared with the fifth embodiment. For this reason, the comb wirings 14 and 18 in each quadrant are isolated from each other. For this reason, contacts 36 connected to the comb wirings 14 and 18 in each quadrant are provided, and the comb wirings 14 and 18 are electrically connected in the upper or lower wiring layer. The length of the first wiring 12a and the second wiring 14a facing each other is 14 × La. The lengths of the third wiring 16a and the fourth wiring 18a facing each other are the same. Other configurations are the same as those of the fifth embodiment, and the description thereof is omitted.

図１１（ａ）は実施例８に係る容量素子の平面図、図１１（ｂ）は容量素子を９０度回転させた平面図である。図１１（ａ）および図１１（ｂ）のように、実施例８においては、櫛型配線１２および１６に接続するコンタクト３４を５個、櫛型配線１４および１８と接続するコンタクト３６を４個としている。このように、コンタクト３４および３６をそれぞれ複数とすることにより、寄生抵抗に起因した容量素子への外的擾乱要因を抑制することができる。なお、寄生抵抗を均等化させるため、コンタクト３４および３６は対称に配置することが好ましい。   FIG. 11A is a plan view of the capacitive element according to the eighth embodiment, and FIG. 11B is a plan view of the capacitive element rotated 90 degrees. As shown in FIGS. 11A and 11B, in the eighth embodiment, five contacts 34 connected to the comb wirings 12 and 16 and four contacts 36 connected to the comb wirings 14 and 18 are used. It is said. As described above, by using a plurality of contacts 34 and 36, it is possible to suppress external disturbance factors to the capacitive element due to the parasitic resistance. In order to equalize the parasitic resistance, the contacts 34 and 36 are preferably arranged symmetrically.

実施例９は、第１容量素子２２および第２容量素子２４を複数層に形成した例である。図１２（ａ）は実施例９に係る容量素子の平面図、図１２（ｂ）はＡ−Ａ断面図である。図１２（ａ）および図１２（ｂ）のように、第１配線１２ａ、第２配線１４ａ、第３配線１６ａおよび第４配線１８ａの下の配線層に第１配線１２ｃ、第２配線１４ｃ、第３配線１６ｃおよび第４配線１８ｃが形成されている。第１配線１２ａ、第２配線１４ａ、第３配線１６ａおよび第４配線１８ａと第１配線１２ｃ、第２配線１４ｃ、第３配線１６ｃおよび第４配線１８ｃとは同じパターンである。   Example 9 is an example in which the first capacitor 22 and the second capacitor 24 are formed in a plurality of layers. 12A is a plan view of the capacitive element according to the ninth embodiment, and FIG. 12B is a cross-sectional view taken along the line AA. As shown in FIGS. 12A and 12B, the first wiring 12c, the second wiring 14c, the second wiring 14a, the first wiring 12c, the second wiring 14a, A third wiring 16c and a fourth wiring 18c are formed. The first wiring 12a, the second wiring 14a, the third wiring 16a and the fourth wiring 18a and the first wiring 12c, the second wiring 14c, the third wiring 16c and the fourth wiring 18c have the same pattern.

図１２（ｂ）のように、絶縁層４０上に下層配線層４８が形成されている。下層配線層４８間には絶縁層４２が形成されている。下層配線層４８および絶縁層４２上に絶縁層４４が形成されている。絶縁層４４には上下方向に貫通する金属コンタクト５２が形成されている。金属コンタクト５２はコンタクト３４および３６に対応する。絶縁層４４上に上層配線層５０が形成されている。上層配線層５０の間には絶縁層４６が形成されている。図１２（ｂ）においては、配線１２ａ〜１８ａは上層配線層５０により形成され、配線１２ｃ〜１８ｃは下層配線層４８により形成されている。   As shown in FIG. 12B, the lower wiring layer 48 is formed on the insulating layer 40. An insulating layer 42 is formed between the lower wiring layers 48. An insulating layer 44 is formed on the lower wiring layer 48 and the insulating layer 42. A metal contact 52 penetrating in the vertical direction is formed in the insulating layer 44. Metal contact 52 corresponds to contacts 34 and 36. An upper wiring layer 50 is formed on the insulating layer 44. An insulating layer 46 is formed between the upper wiring layers 50. In FIG. 12B, the wirings 12 a to 18 a are formed by the upper wiring layer 50, and the wirings 12 c to 18 c are formed by the lower wiring layer 48.

実施例９のように、第１配線、第２配線、第３配線および第４配線を、積層された複数の配線層にそれぞれ形成する。複数の配線層に形成された第１配線、第２配線、第３配線および第４配線は、積層された複数の配線層間に設けられた絶縁層を上下方向に貫通するコンタクトによりそれぞれ接続されている。これにより、単位面積あたりの容量値を増大させることができる。実施例９において、第１配線、第２配線、第３配線および第４配線各配線を２層に形成する例を説明したが、３層以上の層に第１配線、第２配線、第３配線および第４配線を形成してもよい。   As in the ninth embodiment, the first wiring, the second wiring, the third wiring, and the fourth wiring are formed in a plurality of stacked wiring layers, respectively. The first wiring, the second wiring, the third wiring, and the fourth wiring formed in the plurality of wiring layers are respectively connected by contacts penetrating vertically through an insulating layer provided between the plurality of stacked wiring layers. Yes. Thereby, the capacitance value per unit area can be increased. Although the example in which the first wiring, the second wiring, the third wiring, and the fourth wiring are formed in two layers has been described in the ninth embodiment, the first wiring, the second wiring, and the third wiring are formed in three or more layers. A wiring and a fourth wiring may be formed.

図１３（ａ）は実施例１０に係る容量素子の平面図、図１３（ｂ）はＡ−Ａ断面図である。図１３（ａ）は、容量素子２２および２４と接続された配線層３９および中間配線層３７を重ねて図示している。図１３（ｂ）のように、絶縁層４０上に下層配線層４８が形成されている。下層配線層４８間には絶縁層４２が形成されている。下層配線層４８および絶縁層４２上に絶縁層４４が形成されている。絶縁層４４内には上下方向に貫通する金属コンタクト５６が形成されている。絶縁層４４上に中間配線層５７が形成されている。中間配線層５７間には絶縁層４３が形成されている。中間配線層５７および絶縁層４３上には絶縁層４５が形成されている。絶縁層４５内には上下方向に貫通する金属コンタクト５２が形成されている。絶縁層４５上には上層配線層５０が形成されている。上層配線層５０間には絶縁層４６が形成されている。   FIG. 13A is a plan view of the capacitor according to Example 10, and FIG. 13B is a cross-sectional view taken along the line AA. FIG. 13A illustrates a wiring layer 39 and an intermediate wiring layer 37 connected to the capacitive elements 22 and 24 in an overlapping manner. As shown in FIG. 13B, the lower wiring layer 48 is formed on the insulating layer 40. An insulating layer 42 is formed between the lower wiring layers 48. An insulating layer 44 is formed on the lower wiring layer 48 and the insulating layer 42. A metal contact 56 penetrating in the vertical direction is formed in the insulating layer 44. An intermediate wiring layer 57 is formed on the insulating layer 44. An insulating layer 43 is formed between the intermediate wiring layers 57. An insulating layer 45 is formed on the intermediate wiring layer 57 and the insulating layer 43. A metal contact 52 penetrating in the vertical direction is formed in the insulating layer 45. An upper wiring layer 50 is formed on the insulating layer 45. An insulating layer 46 is formed between the upper wiring layers 50.

図１３（ａ）における容量素子２２および２４は、図１３（ｂ）における下層配線層４８により形成されている。図１３（ａ）におけるコンタクト３４は、図１３（ｂ）における金属コンタクト５２および５６により形成されている。図１３（ａ）における中間配線層３７は、図１３（ｂ）における中間配線層５７により形成されている。図１３（ａ）における配線層３９は、図１３（ｂ）における上層配線層５０により形成されている。以上により、容量素子２２および２４の櫛型配線１２および１６は、金属コンタクト５６、中間配線層３７および金属コンタクト５２を介し配線層３９に電気的に接続される。   The capacitive elements 22 and 24 in FIG. 13A are formed by the lower wiring layer 48 in FIG. The contact 34 in FIG. 13A is formed by the metal contacts 52 and 56 in FIG. 13B. The intermediate wiring layer 37 in FIG. 13A is formed by the intermediate wiring layer 57 in FIG. The wiring layer 39 in FIG. 13A is formed by the upper wiring layer 50 in FIG. As described above, the comb wirings 12 and 16 of the capacitive elements 22 and 24 are electrically connected to the wiring layer 39 through the metal contact 56, the intermediate wiring layer 37, and the metal contact 52.

このような構造により、実施例６の図９のように、容量素子２２および２４を形成した配線層の直上または直下の配線を引き出し用配線層３８として用いる場合に比べ、容量素子２２および２４と引き出し用配線層３９との距離を長くすることができる。よって、容量素子２２および２４と引き出し用の配線層３９との間の寄生的容量の抑制が可能となる。図１３（ｂ）において、引き出し用配線層３９として上層配線層５０、容量素子２２および２４を形成する配線層として下層配線層４８を用いたが、配線層３９を下層配線層４８にて形成し、容量素子２２および２４を形成する配線層を上層配線層５０にて形成してもよい。このように、引き出し用配線層３９は、容量素子２２および２４を形成する配線層の下方に設けてもよい。   With this structure, as shown in FIG. 9 of the sixth embodiment, compared to the case where the wiring immediately above or directly below the wiring layer on which the capacitive elements 22 and 24 are formed is used as the lead-out wiring layer 38, the capacitive elements 22 and 24 and The distance from the lead wiring layer 39 can be increased. Therefore, parasitic capacitance between the capacitive elements 22 and 24 and the lead-out wiring layer 39 can be suppressed. In FIG. 13B, the upper wiring layer 50 is used as the lead-out wiring layer 39 and the lower wiring layer 48 is used as the wiring layer for forming the capacitive elements 22 and 24. However, the wiring layer 39 is formed by the lower wiring layer 48. The upper wiring layer 50 may form a wiring layer for forming the capacitive elements 22 and 24. As described above, the lead-out wiring layer 39 may be provided below the wiring layer forming the capacitive elements 22 and 24.

実施例１０によれば、第１配線１２ａおよび第３配線１６ａの少なくとも１つは、中間配線層３７を介し引き出し用配線層３９に接続されている。これにより、第２配線１４ａおよび第４配線１８ａと引き出し用配線層３９との間に形成される寄生的容量の抑制が可能となる。実施例１０においては、第１配線１２ａおよび第３配線１６ａの少なくとも１つを中間配線層３７を介して引き出し用配線層３９に接続する場合を例に説明したが、同様に寄生的容量を抑制することを目的として、第１配線１２ａ、第２配線１４ａ、第３配線１６ａおよび第４配線１８ａの少なくとも１つを中間配線層３７を介して引き出し用配線層３９に接続することができる。   According to the tenth embodiment, at least one of the first wiring 12 a and the third wiring 16 a is connected to the lead-out wiring layer 39 through the intermediate wiring layer 37. Thereby, it is possible to suppress the parasitic capacitance formed between the second wiring 14 a and the fourth wiring 18 a and the lead-out wiring layer 39. In the tenth embodiment, the case where at least one of the first wiring 12a and the third wiring 16a is connected to the lead-out wiring layer 39 through the intermediate wiring layer 37 has been described as an example. For this purpose, at least one of the first wiring 12a, the second wiring 14a, the third wiring 16a, and the fourth wiring 18a can be connected to the lead-out wiring layer 39 through the intermediate wiring layer 37.

実施例１から実施例１０によれば、第１容量素子２２における第１配線１２ａの平面形状と、第２容量素子２４における第３配線１６ａの平面形状は同じである。かつ、第１容量素子２２における第３配線１６ａの平面形状と、第２容量素子２４における第４配線１８ａの平面形状は同じである。よって、容量素子の配置による容量値の差を抑制することができる。   According to the first to tenth embodiments, the planar shape of the first wiring 12a in the first capacitor 22 and the planar shape of the third wiring 16a in the second capacitor 24 are the same. In addition, the planar shape of the third wiring 16 a in the first capacitive element 22 and the planar shape of the fourth wiring 18 a in the second capacitive element 24 are the same. Therefore, a difference in capacitance value due to the arrangement of the capacitive elements can be suppressed.

図１４から図１８を用い、実施例２から実施例１０に係る容量素子を含む半導体装置の製造方法を説明する。シリコン等の半導体基板１００のウエル内に、素子分離絶縁層１０２を形成する。半導体基板１００内にイオン注入法を用いチャネルを形成する。半導体基板１０のチャネル上にゲート絶縁膜１０３を介し例えばポリシリコンゲート電極１０４を形成する。ゲート電極１０４の両側にサイドウオール１０５を形成し、ソースおよびドレイン領域をイオン注入法を用い形成する。ゲート電極１０４およびソース、ドレイン領域上をシリサイド化する。全面に、例えば窒化シリコン等の保護膜１０６を形成する。例えば酸化シリコン膜等の絶縁膜１０８をＴＥＯＳ（Tetra Ethoxy Silane）法を用い形成する。ＣＭＰ（Chemical Mechanical Polish）法を用い絶縁膜１０８を平坦化した後、例えばＴｉＮ膜１０９およびＷ膜１１０を絶縁膜１０８上に形成しＣＭＰ法を用い平坦化することにより、コンタクトを形成する。   A method for manufacturing a semiconductor device including the capacitive elements according to the second to tenth embodiments will be described with reference to FIGS. An element isolation insulating layer 102 is formed in a well of a semiconductor substrate 100 such as silicon. A channel is formed in the semiconductor substrate 100 using an ion implantation method. For example, a polysilicon gate electrode 104 is formed on the channel of the semiconductor substrate 10 via a gate insulating film 103. Sidewalls 105 are formed on both sides of the gate electrode 104, and source and drain regions are formed using an ion implantation method. Silicide is formed on the gate electrode 104 and the source and drain regions. A protective film 106 such as silicon nitride is formed on the entire surface. For example, the insulating film 108 such as a silicon oxide film is formed using a TEOS (Tetra Ethoxy Silane) method. After the insulating film 108 is planarized using a CMP (Chemical Mechanical Polish) method, for example, a TiN film 109 and a W film 110 are formed on the insulating film 108 and planarized using the CMP method, thereby forming a contact.

例えば、ＳｉＣＮ膜等のエッチングストッパ膜１１２ａを形成する。エッチングストッパ膜１１２ａ上に、例えば酸化シリコン膜である絶縁膜１１４ａを形成する。絶縁膜１１４ａに開口を設け、開口内に例えばＴａ等のバリア層１１６ａをスパッタ法を用い形成する。バリア層１１６ａ上にスパッタ法およびメッキ法を用い例えばＣｕ等の配線層１１８ａを形成する。その後、ＣＭＰ法を用い平坦化することにより、絶縁膜１１４ａの開口内にバリア層１１６ａおよび配線層１１８ａを形成する。同様に、膜厚が３０ｎｍのエッチングストッパ膜１１２ｂ、膜厚が３５０ｎｍの絶縁膜１１４ｂを形成する。さらに、膜厚が７０ｎｍのエッチングストッパ膜１１２ｃおよび膜厚が３００ｎｍの絶縁膜１１４ｃを形成し、コンタクトホール１１７はエッチングストッパ膜１１２ｂ直上まで形成する。   For example, an etching stopper film 112a such as a SiCN film is formed. On the etching stopper film 112a, an insulating film 114a, for example, a silicon oxide film is formed. An opening is provided in the insulating film 114a, and a barrier layer 116a such as Ta is formed in the opening by a sputtering method. A wiring layer 118a such as Cu is formed on the barrier layer 116a using a sputtering method and a plating method. Thereafter, planarization is performed using a CMP method to form a barrier layer 116a and a wiring layer 118a in the opening of the insulating film 114a. Similarly, an etching stopper film 112b having a thickness of 30 nm and an insulating film 114b having a thickness of 350 nm are formed. Further, an etching stopper film 112c having a film thickness of 70 nm and an insulating film 114c having a film thickness of 300 nm are formed, and the contact hole 117 is formed up to just above the etching stopper film 112b.

図１５を参照し、配線層を形成すべき領域の絶縁膜１１４ｃおよびエッチングストッパ膜１１２ｃをＣＦ系のガスを用い異方性エッチングする。このとき、コンタクトホール１１７の底部にあるエッチングストッパ膜１１２ｂもエッチングされる。図１６を参照し、例えば膜厚が３０ｎｍのＴａ膜のバリア層１１６ｃをスパッタ法を用い形成する。例えば膜厚が６０ｎｍのＣｕ膜をスパッタ法で、例えば膜厚が１０００ｎｍのＣｕを電解めっき法を用い形成する。その後、ＣＭＰ法を用い平坦化する。これにより、絶縁膜１１４ｃに形成された開口に埋め込まれたバリア層１１６ｃおよび配線層１１８ｃが形成される。絶縁膜１１４ｂ内にはバリア層１１６ｂおよびコンタクト１１８ｂが形成される。配線層１１８ｃにより容量素子２０が形成される。   Referring to FIG. 15, the insulating film 114c and the etching stopper film 112c in the region where the wiring layer is to be formed are anisotropically etched using a CF-based gas. At this time, the etching stopper film 112b at the bottom of the contact hole 117 is also etched. Referring to FIG. 16, for example, a Ta film barrier layer 116c having a thickness of 30 nm is formed by sputtering. For example, a Cu film having a film thickness of 60 nm is formed by sputtering, and for example, Cu having a film thickness of 1000 nm is formed by electrolytic plating. Thereafter, planarization is performed using a CMP method. Thereby, the barrier layer 116c and the wiring layer 118c embedded in the opening formed in the insulating film 114c are formed. A barrier layer 116b and a contact 118b are formed in the insulating film 114b. The capacitive element 20 is formed by the wiring layer 118c.

図１７を参照し、図１５および図１６と同様に、エッチングストッパ膜１１２ｄ、絶縁膜１１４ｄ、エッチングストッパ膜１１２ｅおよび絶縁膜１１４ｅを形成する。絶縁膜１１４ｄに形成された開口内にバリア層１１６ｄおよびコンタクト１１８ｄ、絶縁膜１１４ｅに形成された開口内にバリア層１１６ｅおよび配線層１１８ｅを形成する。   Referring to FIG. 17, similarly to FIGS. 15 and 16, an etching stopper film 112d, an insulating film 114d, an etching stopper film 112e, and an insulating film 114e are formed. A barrier layer 116d and a contact 118d are formed in the opening formed in the insulating film 114d, and a barrier layer 116e and a wiring layer 118e are formed in the opening formed in the insulating film 114e.

図１８を参照し、エッチングストッパ膜１１２ｆ、絶縁膜１１４ｆ、エッチングストッパ膜１１２ｇおよび絶縁膜１１４ｇを形成する。さらにバリア層１１６ｆおよびコンタクト１１８ｆ、バリア層１１６ｇおよび配線層１１８ｇを形成する。エッチングストッパ層１１２ｈおよび絶縁膜１１４ｈを形成する。絶縁膜１１４ｈ内に、例えばＴｉＮ膜のバリア層１１６ｈ、例えばＷ膜のコンタクト１１８ｈを形成する。コンタクト１１６ｈに接続する配線層を例えばＴｉＮ膜／Ａｌ膜／ＴｉＮ膜の配線層１１８ｉを形成する。例えば酸化シリコン膜のカバー絶縁膜１１４ｉを形成する。窒化シリコン膜の保護膜１２０を形成する。パッド部の保護膜１２０およびカバー絶縁膜１１４ｉを除去する。以上により、回路部にトランジスタ等が形成され、ＭＩＭ容量部に容量素子２０が形成される。   Referring to FIG. 18, an etching stopper film 112f, an insulating film 114f, an etching stopper film 112g, and an insulating film 114g are formed. Further, a barrier layer 116f, a contact 118f, a barrier layer 116g, and a wiring layer 118g are formed. An etching stopper layer 112h and an insulating film 114h are formed. In the insulating film 114h, for example, a TiN film barrier layer 116h, for example, a W film contact 118h is formed. For example, a wiring layer 118i of TiN film / Al film / TiN film is formed as a wiring layer connected to the contact 116h. For example, a cover insulating film 114i made of a silicon oxide film is formed. A protective film 120 of silicon nitride film is formed. The protective film 120 and the cover insulating film 114i in the pad portion are removed. As a result, transistors and the like are formed in the circuit portion, and the capacitive element 20 is formed in the MIM capacitor portion.

図１４から図１８を用い、実施例２から実施例１０に係る容量素子を含む半導体装置の製造方法の一例を説明したが、言うまでもなく、その他の方法を用い、実施例２から実施例１０に係る容量素子を形成してもよい。   Although an example of the manufacturing method of the semiconductor device including the capacitive elements according to the second to tenth embodiments has been described with reference to FIGS. 14 to 18, it goes without saying that the other methods are used to change the second to the tenth embodiments. Such a capacitor element may be formed.

以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。   The preferred embodiments of the present invention have been described in detail above. However, the present invention is not limited to the specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.

実施例１〜１０を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）第１の方向に延伸する第１配線と、前記第１配線と絶縁体を介し対向し設けられた第２配線と、を備える第１容量素子と、前記第１配線と電気的に接続され前記第１方向に垂直な第２方向に延伸し設けられた第３配線と、前記第２配線と電気的に接続され前記第３配線と絶縁体を介し対向し設けられた第４配線と、を備える第２容量素子と、を具備し、前記第１配線、前記第２配線、前記第３配線および前記第４配線は同じ配線層に設けられ、前記第１配線と前記第２配線とが対向する長さと、前記第３配線と前記第４配線とが対向する長さとは等しいことを特徴とする半導体装置。
（付記２）前記第１配線および前記第２配線はそれぞれ複数の第１配線および複数の第２配線に分割され、分割された複数の第１配線と複数の第２配線とは交互に設けられ、前記第３配線および前記第４配線はそれぞれ複数の第３配線および複数の第４配線に分割され、分割された複数の第３配線と複数の第４配線とは交互に設けられていることを特徴とする付記１記載の半導体装置。
（付記３）前記複数の第１配線を接続する配線および前記複数の第２配線を接続する配線の一方を第３配線または第４配線の１つとして用いることを特徴とする付記２記載の半導体装置。
（付記４）前記第１容量素子における前記第１配線の平面形状と、前記第２容量素子における前記第３配線の平面形状は同じであり、前記第１容量素子における前記第２配線の平面形状と、前記第２容量素子における前記第４配線の平面形状は同じであることを特徴とする付記１から３いずれか一項記載の半導体装置。
（付記５）前記第１配線、前記第２配線、前記第３配線および前記第４配線は、積層された複数の配線層に形成され、前記複数の配線層に形成された前記第１配線、前記第２配線、前記第３配線および前記第４配線は、前記積層された複数の配線層間に設けられた絶縁層を上下方向に貫通するコンタクトによりそれぞれ接続されていることを特徴とする付記１から４のいずれか一項記載の半導体装置。
（付記６）前記分割された複数の第１配線と前記分割された複数の第２配線とが対向する長さは同じであり、前記分割された複数の第３配線と前記分割された複数の第４配線とが対向する長さは同じであることを特徴とする付記２記載の半導体装置。
（付記７）前記第１配線、前記第２配線、前記第３配線および前記第４配線の少なくとも１つは、中間配線層を介し引き出し用配線層に接続されていることを特徴とする付記１から６のいずれか一項記載の半導体装置。
（付記８）前記第１容量素子は第２象限および第４象限に配置され、前記第２容量素子は第１象限および第３象限に配置され、前記第２象限および第４象限の前記複数の第１配線間を接続する配線をそれぞれ前記第１象限および前記第３象限の第３配線の１つとして用い、前記第１象限および前記第３象限の前記複数の第３配線間を接続する配線をそれぞれ前記第２象限および前記第４象限の第１配線の１つとして用いることを特徴とする付記２記載の半導体装置。
（付記９）外周配線が前記複数の第２配線を接続する配線、前記複数の第４配線を接続する配線、前記第２配線および第４配線により形成され、前記外周配線は、前記第１配線および前記第３配線を囲んでいることを特徴とする付記８記載の半導体装置。 The following appendices are further disclosed with respect to the embodiments including Examples 1 to 10.
(Supplementary Note 1) A first capacitor element including a first wiring extending in a first direction, and a second wiring provided to face the first wiring with an insulator interposed therebetween, and the first wiring and the electrical A third wiring extending in a second direction perpendicular to the first direction and a fourth wiring electrically connected to the second wiring and opposed to the third wiring through an insulator. A first capacitor, a second capacitor, and the first wiring, the second wiring, the third wiring, and the fourth wiring are provided in the same wiring layer, and the first wiring and the second wiring The semiconductor device according to claim 1, wherein a length facing the wiring is equal to a length facing the third wiring and the fourth wiring.
(Supplementary Note 2) The first wiring and the second wiring are respectively divided into a plurality of first wirings and a plurality of second wirings, and the plurality of divided first wirings and the plurality of second wirings are provided alternately. The third wiring and the fourth wiring are respectively divided into a plurality of third wirings and a plurality of fourth wirings, and the plurality of divided third wirings and the plurality of fourth wirings are provided alternately. The semiconductor device according to appendix 1, wherein:
(Supplementary note 3) The semiconductor according to supplementary note 2, wherein one of the wiring connecting the plurality of first wirings and the wiring connecting the plurality of second wirings is used as one of the third wiring and the fourth wiring. apparatus.
(Supplementary Note 4) The planar shape of the first wiring in the first capacitive element is the same as the planar shape of the third wiring in the second capacitive element, and the planar shape of the second wiring in the first capacitive element. 4. The semiconductor device according to claim 1, wherein a planar shape of the fourth wiring in the second capacitor element is the same. 5.
(Supplementary Note 5) The first wiring, the second wiring, the third wiring, and the fourth wiring are formed in a plurality of stacked wiring layers, and the first wiring formed in the plurality of wiring layers, Note that the second wiring, the third wiring, and the fourth wiring are connected to each other by a contact that vertically penetrates an insulating layer provided between the plurality of stacked wiring layers. 5. The semiconductor device according to claim 1.
(Appendix 6) The lengths of the plurality of divided first wires and the plurality of divided second wires facing each other are the same, and the plurality of divided third wires and the plurality of divided plurality of wires are the same. The semiconductor device according to appendix 2, wherein the lengths facing the fourth wiring are the same.
(Supplementary note 7) At least one of the first wiring, the second wiring, the third wiring, and the fourth wiring is connected to a lead-out wiring layer through an intermediate wiring layer. 7. The semiconductor device according to any one of items 1 to 6.
(Supplementary Note 8) The first capacitive element is disposed in the second quadrant and the fourth quadrant, the second capacitive element is disposed in the first quadrant and the third quadrant, and the plurality of the second quadrant and the fourth quadrant A wiring connecting between the plurality of third wirings in the first quadrant and the third quadrant using a wiring connecting the first wirings as one of the third wirings in the first quadrant and the third quadrant, respectively. 3 is used as one of the first wirings in the second quadrant and the fourth quadrant, respectively.
(Supplementary Note 9) An outer peripheral wiring is formed by the wiring connecting the plurality of second wirings, the wiring connecting the plurality of fourth wirings, the second wiring, and the fourth wiring, and the outer peripheral wiring is the first wiring The semiconductor device according to appendix 8, wherein the semiconductor device surrounds the third wiring.

１２ａ 第１配線
１４ａ 第２配線
１６ａ 第３配線
１８ａ 第４配線
２２ 第１容量素子
２４ 第２容量素子
３７ 中間配線層
３９ 配線層
４０、４２、４４ 絶縁層 12a First wiring 14a Second wiring 16a Third wiring 18a Fourth wiring 22 First capacitance element 24 Second capacitance element 37 Intermediate wiring layer 39 Wiring layer 40, 42, 44 Insulating layer

Claims (5)

第１の方向に延伸する複数の第１配線と、前記複数の第１配線と絶縁体を介し対向し前記複数の第１配線と交互に設けられた複数の第２配線と、前記複数の第１配線のそれぞれに接続し前記第１の方向に垂直な第２の方向に延在する第３配線と、を備える複数の第１容量素子と、
前記複数の第１配線と電気的に接続され前記第２の方向に延伸し設けられた複数の第４配線と、前記第２配線と電気的に接続され前記複数の第４配線と絶縁体を介し対向し設けられた複数の第５配線と、前記複数の第４配線のそれぞれ及び前記第３配線に接続し前記第１の方向に延在する第６配線と、を備える複数の第２容量素子と、
を具備し、
前記第３配線と前記第６配線とが接続する点を原点とした場合に、第２象限及び第４象限に前記第１容量素子が配置され、第１象限及び第３象限に前記第２容量素子が配置され、
前記第２象限及び前記第４象限の前記第２配線のそれぞれに接続し前記第２の方向に延在する複数の第７配線と、前記第１象限及び前記第３象限の前記第５配線のそれぞれに接続し前記第１の方向に延在する複数の第８配線と、前記原点から最も離れて位置する前記第２象限及び前記第４象限の前記第２配線と、前記原点から最も離れて位置する前記第１象限及び前記第３象限の前記第５配線と、を含み、前記複数の第１配線及び前記複数の第４配線を囲む外周配線を具備し、
前記第１配線、前記第２配線、前記第３配線、前記第４配線、前記第５配線、前記第６配線及び前記外周配線は第１配線層に設けられ、前記第１配線と前記第２配線とが対向する長さと、前記第４配線と前記第５配線とが対向する長さとは等しいことを特徴とする半導体装置。 A plurality of first wirings extending in a first direction, and a plurality of second wiring provided opposed alternately with the plurality of first wiring through the plurality of first wiring and insulators, the plurality first A plurality of first capacitance elements each including a third wiring connected to each of the one wiring and extending in a second direction perpendicular to the first direction ;
A plurality of fourth wirings said a plurality of first wiring electrically connected is provided extending in the second direction, the second wiring electrically connected to said plurality of fourth wiring and insulators opposing a plurality of fifth wirings provided, a plurality of second capacitor comprising a sixth wiring, a extending in the first direction to connect each of the plurality of fourth wirings and the third wirings via Elements,
Comprising
When the origin is a point where the third wiring and the sixth wiring are connected, the first capacitive element is disposed in the second quadrant and the fourth quadrant, and the second capacitance is disposed in the first quadrant and the third quadrant. The elements are arranged,
A plurality of seventh wirings connected to each of the second wirings in the second quadrant and the fourth quadrant and extending in the second direction; and the fifth wirings in the first quadrant and the third quadrant A plurality of eighth wires connected to each other and extending in the first direction, the second wires in the second quadrant and the fourth quadrant located farthest from the origin, and the farthest away from the origin Including the first quadrant and the fifth quadrant in the third quadrant, and including outer peripheral wirings surrounding the plurality of first wirings and the plurality of fourth wirings,
The first wiring, the second wiring, the third wiring , the fourth wiring , the fifth wiring, the sixth wiring, and the outer peripheral wiring are provided in a first wiring layer, and the first wiring and the second wiring A semiconductor device, wherein a length facing a wiring is equal to a length facing the fourth wiring and the fifth wiring. 前記第３配線を前記複数の第４配線の１つとして用い、前記第６配線を前記複数の第１配線の１つとして用いることを特徴とする請求項１記載の半導体装置。 The third had use a wire as one of the plurality of fourth wirings, the semiconductor device according to claim 1, characterized by using the sixth wiring as one of the plurality of first wirings. 前記第１容量素子における前記複数の第１配線の平面形状と、前記第２容量素子における前記複数の第４配線の平面形状は同じであり、前記第１容量素子における前記複数の第２配線の平面形状と、前記第２容量素子における前記複数の第５配線の平面形状は同じであることを特徴とする請求項１又は２記載の半導体装置。 The planar shape of the plurality of first wirings in the first capacitive element is the same as the planar shape of the plurality of fourth wirings in the second capacitive element, and the plurality of second wirings in the first capacitive element are the same. 3. The semiconductor device according to claim 1, wherein the planar shape is the same as the planar shape of the plurality of fifth wirings in the second capacitor element. 前記第１配線、前記第２配線、前記第３配線、前記第４配線、前記第５配線および前記第６配線は、積層された複数の配線層に形成され、前記複数の配線層に形成された前記第１配線、前記第２配線、前記第３配線、前記第４配線、前記第５配線および前記第６配線は、前記積層された複数の配線層間に設けられた絶縁層を上下方向に貫通するコンタクトによりそれぞれ接続されていることを特徴とする請求項１から３のいずれか一項記載の半導体装置。 The first wiring, the second wiring, the third wiring , the fourth wiring , the fifth wiring, and the sixth wiring are formed in a plurality of stacked wiring layers, and are formed in the plurality of wiring layers. In addition, the first wiring, the second wiring, the third wiring , the fourth wiring , the fifth wiring, and the sixth wiring are formed by vertically moving an insulating layer provided between the plurality of stacked wiring layers. the semiconductor device as described in any one of claims 1 to 3, characterized in that it is connected by a contact penetrating. 前記第１配線層の上または下に第１絶縁層を介して設けられた第２配線層と、
前記第２配線層の前記第１配線層とは反対側に第２絶縁層を介して設けられ、前記複数の第１配線及び前記複数の第４配線に、前記第１絶縁層を貫通するコンタクトと前記第２配線層と前記第２絶縁層を貫通するコントクトとを介して接続され、前記外周配線より外側に延びる第３配線層と、
を具備することを特徴とする請求項１から３のいずれか一項記載の半導体装置。 A second wiring layer provided above or below the first wiring layer via a first insulating layer;
A contact that is provided on the opposite side of the second wiring layer from the first wiring layer via a second insulating layer, and that penetrates the first insulating layer to the plurality of first wirings and the plurality of fourth wirings And a third wiring layer that is connected to the second wiring layer and a contract that penetrates the second insulating layer and extends outward from the outer peripheral wiring;
The semiconductor device according to claim 1, further comprising:
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