JP5618656B2 - Method for manufacturing semiconductor substrate - Google Patents
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- 239000000758 substrate Substances 0.000 title claims description 221
- 239000004065 semiconductor Substances 0.000 title claims description 209
- 238000000034 method Methods 0.000 title claims description 96
- 238000004519 manufacturing process Methods 0.000 title claims description 49
- 239000013078 crystal Substances 0.000 claims description 133
- 238000005530 etching Methods 0.000 claims description 62
- 238000010438 heat treatment Methods 0.000 claims description 16
- 239000010410 layer Substances 0.000 description 217
- 150000002500 ions Chemical class 0.000 description 94
- 239000012535 impurity Substances 0.000 description 59
- 239000010408 film Substances 0.000 description 57
- 239000007789 gas Substances 0.000 description 36
- 230000035515 penetration Effects 0.000 description 20
- 239000001257 hydrogen Substances 0.000 description 18
- 229910052739 hydrogen Inorganic materials 0.000 description 18
- 230000007547 defect Effects 0.000 description 17
- -1 hydrogen ions Chemical class 0.000 description 17
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 17
- 230000001133 acceleration Effects 0.000 description 16
- 125000004429 atom Chemical group 0.000 description 16
- 230000015572 biosynthetic process Effects 0.000 description 14
- 238000005468 ion implantation Methods 0.000 description 14
- 239000000463 material Substances 0.000 description 14
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 13
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 12
- 238000004140 cleaning Methods 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 239000000460 chlorine Substances 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 238000000926 separation method Methods 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000004506 ultrasonic cleaning Methods 0.000 description 7
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 6
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052801 chlorine Inorganic materials 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000001590 oxidative effect Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 3
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 3
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 3
- 229910003902 SiCl 4 Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 239000012298 atmosphere Substances 0.000 description 3
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 229910052731 fluorine Inorganic materials 0.000 description 3
- 239000011737 fluorine Substances 0.000 description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 239000001272 nitrous oxide Substances 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052788 barium Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 125000001309 chloro group Chemical group Cl* 0.000 description 2
- 238000003776 cleavage reaction Methods 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000012530 fluid Substances 0.000 description 2
- 125000001153 fluoro group Chemical group F* 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910052734 helium Inorganic materials 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 125000000962 organic group Chemical group 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000007017 scission Effects 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052779 Neodymium Inorganic materials 0.000 description 1
- 229910002668 Pd-Cu Inorganic materials 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 229910002808 Si–O–Si Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- MCMNRKCIXSYSNV-UHFFFAOYSA-N ZrO2 Inorganic materials O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 125000000217 alkyl group Chemical group 0.000 description 1
- 239000005407 aluminoborosilicate glass Substances 0.000 description 1
- 239000005354 aluminosilicate glass Substances 0.000 description 1
- 150000001408 amides Chemical class 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 125000003118 aryl group Chemical group 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- LDDQLRUQCUTJBB-UHFFFAOYSA-O azanium;hydrofluoride Chemical compound [NH4+].F LDDQLRUQCUTJBB-UHFFFAOYSA-O 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 229910052800 carbon group element Inorganic materials 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 1
- 238000007598 dipping method Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 229910000041 hydrogen chloride Inorganic materials 0.000 description 1
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 1
- 230000002209 hydrophobic effect Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 229910052743 krypton Inorganic materials 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 1
- 229910052754 neon Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 238000007645 offset printing Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 229920001709 polysilazane Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000003746 solid phase reaction Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 125000001424 substituent group Chemical group 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
- 239000004408 titanium dioxide Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Health & Medical Sciences (AREA)
- Manufacturing & Machinery (AREA)
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Description
絶縁表面に単結晶半導体膜が設けられた半導体基板の作製方法、及び該半導体基板を用いた半導体装置の作製方法に関する。 The present invention relates to a method for manufacturing a semiconductor substrate provided with a single crystal semiconductor film over an insulating surface, and a method for manufacturing a semiconductor device using the semiconductor substrate.
近年、バルク状のシリコンウエハに代わり、絶縁表面に単結晶半導体膜が設けられたSOI(Silicon on Insulator)基板を使った集積回路が開発されている。絶縁表面上に形成された単結晶半導体膜の特長を活かすことで、集積回路中のトランジスタ同士を完全に分離して形成することができる。また、トランジスタを完全空乏型とすることができるため、高集積、高速駆動、低消費電圧など、付加価値の高い半導体集積回路を実現することができる。 In recent years, integrated circuits using an SOI (Silicon on Insulator) substrate in which a single crystal semiconductor film is provided on an insulating surface instead of a bulk silicon wafer have been developed. By utilizing the characteristics of the single crystal semiconductor film formed over the insulating surface, the transistors in the integrated circuit can be formed completely separated from each other. Further, since the transistor can be a fully depleted type, a semiconductor integrated circuit with high added value such as high integration, high speed driving, and low power consumption can be realized.
単結晶半導体膜の作製方法の一つとして、水素イオン注入剥離法が知られている(例えば、特許文献1)。水素イオン注入剥離法は、水素イオンを打ち込んで、脆化領域を形成した単結晶半導体基板を支持基板に貼り合わせ、熱処理によって、当該脆化領域から単結晶半導体基板と支持基板とを分断して、支持基板上に単結晶半導体膜を得る方法である。 As one method for manufacturing a single crystal semiconductor film, a hydrogen ion implantation separation method is known (for example, Patent Document 1). In the hydrogen ion implantation separation method, a single crystal semiconductor substrate in which an embrittled region is formed is bonded to a support substrate by implanting hydrogen ions, and the single crystal semiconductor substrate and the support substrate are separated from the embrittlement region by heat treatment. In this method, a single crystal semiconductor film is obtained over a supporting substrate.
一般的に、浸入深さに対する原子の分布形状(プロファイルとも記す)が急峻かつ深さ方向に狭いものになるように、イオンが注入(もしくはドーピング)されている構成が好ましいとされている。これは、原子濃度のプロファイルが急峻であると、脆化領域以外に注入されるイオンを低減できるため、支持基板上の単結晶半導体膜の損傷を軽減できるからである。また、単結晶半導体基板側に残る損傷領域が狭くなり、単結晶半導体基板の再生が容易になる。 In general, a configuration in which ions are implanted (or doped) is preferable so that an atomic distribution shape (also referred to as a profile) with respect to the penetration depth is steep and narrow in the depth direction. This is because when the atomic concentration profile is steep, ions implanted into regions other than the embrittled region can be reduced, so that damage to the single crystal semiconductor film over the supporting substrate can be reduced. In addition, the damaged region remaining on the single crystal semiconductor substrate side is narrowed, and the single crystal semiconductor substrate can be easily reproduced.
しかし、浸入深さ方向における原子のプロファイルを急峻かつ深さ方向に狭いものにすることで、イオンの注入量の許容幅が狭くなる。また、浸入深さ方向における原子のプロファイルを急峻かつ深さ方向に狭いものにするには、イオン種割合や加速電圧などの制御が難しいという問題がある。 However, by making the atomic profile in the penetration depth direction steep and narrow in the depth direction, the allowable width of the ion implantation amount is narrowed. In addition, there is a problem that it is difficult to control the ion species ratio and the acceleration voltage in order to make the atomic profile in the penetration depth direction steep and narrow in the depth direction.
浸入深さ方向における原子のプロファイルを急峻かつ深さ方向に狭いものにすることで、以下に挙げるような不良が発生しやすくなる。例えば、イオンが過剰に注入されると、支持基板と貼り合わせる前の段階で、単結晶半導体基板に亀裂が入り、単結晶半導体膜が剥離してしまうことがある。または、イオンの注入量が不足すると、脆化領域の形成不良となり、孔欠陥や転写ムラが生じやすくなる。このような不良は、結果として、半導体素子や半導体装置の歩留まり低下の要因となる。 By making the atomic profile in the penetration depth direction steep and narrow in the depth direction, the following defects are likely to occur. For example, when ions are excessively implanted, the single crystal semiconductor substrate may be cracked and the single crystal semiconductor film may be peeled off before being attached to the supporting substrate. Alternatively, when the ion implantation amount is insufficient, formation of an embrittled region is poor, and hole defects and transfer unevenness are likely to occur. Such a defect results in a decrease in the yield of semiconductor elements and semiconductor devices.
そこで、本発明の一態様は、絶縁表面に欠陥の少ない単結晶半導体膜を有する半導体基板の、簡便な作製方法を提供することを課題の一つとする。また、本発明の一態様は、歩留まりの良い半導体装置の作製方法を提供することを課題の一つとする。 Thus, an object of one embodiment of the present invention is to provide a simple method for manufacturing a semiconductor substrate having a single crystal semiconductor film with few defects on an insulating surface. Another object of one embodiment of the present invention is to provide a method for manufacturing a semiconductor device with high yield.
上記課題は、表面に絶縁層を形成した単結晶半導体基板を用い、絶縁層をエッチングするステップと、該絶縁層を介してイオン照射を行うステップを組み合わせた半導体基板の作製方法により解決することができる。 The above problem can be solved by a method for manufacturing a semiconductor substrate, in which a single crystal semiconductor substrate having an insulating layer formed on a surface thereof is used, and a step of etching the insulating layer and a step of performing ion irradiation through the insulating layer are combined. it can.
本明細書中において、基板における、原子濃度が1×1018atoms/cm3以上の領域を損傷領域という。本明細書中において、損傷領域中、原子濃度が1×1021atoms/cm3以上1×1022atoms/cm3以下の領域を脆化領域という。 In this specification, a region having an atomic concentration of 1 × 10 18 atoms / cm 3 or more in the substrate is referred to as a damaged region. In this specification, a region having an atomic concentration of 1 × 10 21 atoms / cm 3 or more and 1 × 10 22 atoms / cm 3 or less in the damaged region is referred to as an embrittlement region.
本発明の一態様の半導体基板の作製方法を用いることで、脆化領域を深さ方向に広く形成することができる。 By using the method for manufacturing a semiconductor substrate of one embodiment of the present invention, the embrittled region can be formed wide in the depth direction.
脆化領域を深さ方向に広く形成することで、脆化領域中のある箇所で、単結晶半導体基板と支持基板が完全に分離できなかった際に、脆化領域中の他の箇所で分離を行うことができる。そのため、支持基板上の単結晶半導体膜の孔欠陥や転写ムラを防ぐことができる。したがって、本発明の一態様の半導体基板の作製方法を用いることで、絶縁表面に欠陥の少ない単結晶半導体膜を有する半導体基板を得ることができる。 By forming the embrittlement region widely in the depth direction, when the single crystal semiconductor substrate and the support substrate cannot be completely separated at a certain location in the embrittlement region, they are separated at other locations in the embrittlement region. It can be performed. Therefore, hole defects and transfer unevenness of the single crystal semiconductor film over the supporting substrate can be prevented. Therefore, by using the method for manufacturing a semiconductor substrate of one embodiment of the present invention, a semiconductor substrate having a single crystal semiconductor film with few defects on an insulating surface can be obtained.
さらに、本発明の一態様の半導体基板の作製方法を用いることで、脆化領域以外に注入されるイオンを低減できるため、損傷領域を深さ方向に狭く形成することができる。脆化領域以外に注入されるイオンを低減することで、支持基板上の単結晶半導体膜の損傷を軽減できる。さらに、単結晶半導体基板側に残る損傷領域が狭くなり、単結晶半導体基板の再生が容易になる。 Furthermore, by using the method for manufacturing a semiconductor substrate of one embodiment of the present invention, ions implanted into regions other than the embrittled region can be reduced; thus, a damaged region can be formed narrow in the depth direction. By reducing ions implanted into regions other than the embrittlement region, damage to the single crystal semiconductor film over the supporting substrate can be reduced. Further, the damaged region remaining on the single crystal semiconductor substrate side is narrowed, and the single crystal semiconductor substrate can be easily reproduced.
具体的には、本発明の一態様は、単結晶半導体基板の表面に絶縁層を形成し、絶縁層をエッチングしながら、絶縁層を介して単結晶半導体基板にイオン照射を行うことで、脆化領域を形成し、単結晶半導体基板のイオン照射を行った面に接合層を形成し、単結晶半導体基板と、支持基板とを、接合層を介して貼り合わせ、熱処理を行うことにより、脆化領域内に劈開面を形成して、単結晶半導体基板の一部を分離する、半導体基板の作製方法である。 Specifically, according to one embodiment of the present invention, an insulating layer is formed on a surface of a single crystal semiconductor substrate, and the single crystal semiconductor substrate is subjected to ion irradiation through the insulating layer while etching the insulating layer. Forming a bonding region on the surface of the single crystal semiconductor substrate that has been subjected to ion irradiation, bonding the single crystal semiconductor substrate and the supporting substrate through the bonding layer, and performing heat treatment, This is a method for manufacturing a semiconductor substrate, in which a cleavage plane is formed in the formation region and a part of the single crystal semiconductor substrate is separated.
上記半導体基板の作製方法は、絶縁層をエッチングしながらイオン照射を行うことで、イオンの浸入深さを変えることができる。したがって、特にイオンの照射条件を変化させる必要が無いため、イオンの浸入深さを変えることが容易である。例えば、一定の加速電圧でイオン照射を行っても良い。さらに、加速電圧の変化と絶縁層のエッチングを併用することで、イオンの注入量や浸入深さを簡便に調整することができる。よって、所望の原子のプロファイルを容易に得ることができる。 In the method for manufacturing the semiconductor substrate, ion penetration can be changed by performing ion irradiation while etching the insulating layer. Therefore, it is not necessary to change the ion irradiation condition, and it is easy to change the ion penetration depth. For example, ion irradiation may be performed with a constant acceleration voltage. Furthermore, the combined use of the change in acceleration voltage and the etching of the insulating layer makes it possible to easily adjust the ion implantation amount and the penetration depth. Therefore, a desired atomic profile can be easily obtained.
上記半導体基板の作製方法を用いることで、損傷領域を狭く、かつ、損傷領域のうち脆化領域は広く形成することができる。さらに、脆化領域よりも高い原子濃度(1×1022atoms/cm3より高い原子濃度)を有する領域が形成されることを抑制できるため、支持基板と貼り合わせる前の段階で、単結晶半導体基板に亀裂が入り、単結晶半導体膜が剥離することを防ぐことができる。 By using the above method for manufacturing a semiconductor substrate, a damaged region can be narrowed and an embrittled region can be formed widely in the damaged region. Further, since formation of a region having an atomic concentration higher than that of the embrittled region (atomic concentration higher than 1 × 10 22 atoms / cm 3 ) can be suppressed, a single crystal semiconductor is bonded to the supporting substrate before bonding. It can be prevented that the substrate is cracked and the single crystal semiconductor film is separated.
別の本発明の一態様は、単結晶半導体基板の表面に絶縁層を形成し、絶縁層を介して単結晶半導体基板に第1のイオン照射を行った後、絶縁層をエッチングするステップと、単結晶半導体基板に第2のイオン照射を行うステップを交互に1回以上行うことで、脆化領域を形成し、単結晶半導体基板のイオン照射を行った面に接合層を形成し、単結晶半導体基板と、支持基板とを、接合層を介して貼り合わせ、熱処理を行うことにより、脆化領域内に劈開面を形成して、単結晶半導体基板の一部を分離する、半導体基板の作製方法である。 Another embodiment of the present invention is a method in which an insulating layer is formed on a surface of a single crystal semiconductor substrate, and after the first ion irradiation is performed on the single crystal semiconductor substrate through the insulating layer, the insulating layer is etched. The step of performing second ion irradiation on the single crystal semiconductor substrate is alternately performed once or more to form an embrittled region, and a bonding layer is formed on the surface of the single crystal semiconductor substrate on which the ion irradiation is performed. A semiconductor substrate and a supporting substrate are bonded to each other through a bonding layer, and heat treatment is performed, whereby a cleavage plane is formed in the embrittled region and a part of the single crystal semiconductor substrate is separated. Is the method.
上記半導体基板の作製方法は、それぞれのイオン照射ごとに介する絶縁層の厚さが異なるため、例えば、全てのイオン照射を同じ加速電圧で行うことで、イオンの照射条件を変化させることなく、容易にイオンの浸入深さを変えることができる。さらに、複数のイオン照射を、いくつかの異なる加速電圧で行うことで、イオンの注入量や浸入深さを適宜選択できるため、原子の多様なプロファイルを容易に得ることができる。 Since the semiconductor substrate manufacturing method differs in the thickness of the insulating layer through each ion irradiation, for example, by performing all ion irradiation at the same acceleration voltage, it is easy without changing the ion irradiation conditions. The penetration depth of ions can be changed. Furthermore, since a plurality of ion irradiations are performed at several different acceleration voltages, the ion implantation amount and penetration depth can be selected as appropriate, so that various atomic profiles can be easily obtained.
上記半導体基板の作製方法を用いることで、損傷領域を狭く、かつ、損傷領域のうち脆化領域は広く形成することができる。さらに、脆化領域よりも高い原子濃度(1×1022atoms/cm3より高い原子濃度)を有する領域が形成されることを抑制できるため、支持基板と貼り合わせる前の段階で、単結晶半導体基板に亀裂が入り、単結晶半導体膜が剥離することを防ぐことができる。 By using the above method for manufacturing a semiconductor substrate, a damaged region can be narrowed and an embrittled region can be formed widely in the damaged region. Further, since formation of a region having an atomic concentration higher than that of the embrittled region (atomic concentration higher than 1 × 10 22 atoms / cm 3 ) can be suppressed, a single crystal semiconductor is bonded to the supporting substrate before bonding. It can be prevented that the substrate is cracked and the single crystal semiconductor film is separated.
単結晶半導体基板において、支持基板と貼り合わせる面は、平坦かつ、親水性であることが望ましい。よって、接合層を形成することで、該支持基板と貼り合わせる面の平坦性や親水性を向上させることが好ましい。 In the single crystal semiconductor substrate, a surface to be attached to the supporting substrate is preferably flat and hydrophilic. Therefore, it is preferable to improve the flatness and hydrophilicity of the surface to be bonded to the supporting substrate by forming a bonding layer.
上記半導体基板の作製方法では、該接合層を介して単結晶半導体基板と支持基板とを貼り合わせたが、該絶縁層が接合層を兼ねても良い。また、該絶縁層を該エッチングもしくは別のエッチング等で除去した後、単結晶半導体基板の表面に接合層を形成しても良い。 In the above method for manufacturing a semiconductor substrate, the single crystal semiconductor substrate and the supporting substrate are attached to each other with the bonding layer interposed therebetween, but the insulating layer may also serve as the bonding layer. Further, after the insulating layer is removed by the etching or another etching, a bonding layer may be formed on the surface of the single crystal semiconductor substrate.
上記半導体基板の作製方法において、第2のイオン照射は、該絶縁層を介して行っても良い。また、該絶縁層を全てエッチングしてから、第2のイオン照射を行っても良い。 In the above method for manufacturing a semiconductor substrate, the second ion irradiation may be performed through the insulating layer. Alternatively, the second ion irradiation may be performed after the insulating layer is etched.
上記半導体基板の作製方法において、脆化領域を複数形成しても良い。脆化領域を複数有することで、1つの領域において単結晶半導体基板と支持基板が完全に分離できなかった際に、他の領域で分離を行うことができる。そのため、支持基板上の単結晶半導体膜の孔欠陥や転写ムラを防ぐことができる。したがって、絶縁表面に欠陥の少ない単結晶半導体膜を有する半導体基板を得ることができる。なお、脆化領域を複数有する場合、それぞれの領域間の距離は、狭い方が好ましい。 In the above method for manufacturing a semiconductor substrate, a plurality of embrittled regions may be formed. By including a plurality of embrittlement regions, when the single crystal semiconductor substrate and the supporting substrate cannot be completely separated in one region, separation can be performed in another region. Therefore, hole defects and transfer unevenness of the single crystal semiconductor film over the supporting substrate can be prevented. Accordingly, a semiconductor substrate having a single crystal semiconductor film with few defects on an insulating surface can be obtained. Note that when there are a plurality of embrittled regions, it is preferable that the distance between the regions be narrow.
本発明の一態様は、上記半導体基板の作製方法を用いて形成する半導体基板を含む、半導体装置の作製方法である。 One embodiment of the present invention is a method for manufacturing a semiconductor device including a semiconductor substrate formed using the above-described method for manufacturing a semiconductor substrate.
本発明の一態様は、絶縁表面に単結晶半導体膜が設けられた半導体基板の、簡便な作製方法を提供することができる。また、本発明の一態様は、歩留まりの良い半導体装置の作製方法を提供することができる。 One embodiment of the present invention can provide a simple method for manufacturing a semiconductor substrate in which a single crystal semiconductor film is provided over an insulating surface. One embodiment of the present invention can provide a method for manufacturing a semiconductor device with high yield.
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。 Embodiments will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below. Note that in structures of the invention described below, the same portions or portions having similar functions are denoted by the same reference numerals in different drawings, and description thereof is not repeated.
(実施の形態1)
本実施の形態では、本発明の一態様の半導体基板の作製方法について図1、及び図2を用いて説明する。
(Embodiment 1)
In this embodiment, a method for manufacturing a semiconductor substrate of one embodiment of the present invention will be described with reference to FIGS.
まず、単結晶半導体基板100(単に、基板100とも記す)を準備する(図1(A))。 First, a single crystal semiconductor substrate 100 (also simply referred to as a substrate 100) is prepared (FIG. 1A).
単結晶半導体基板100としては、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板等の第14族元素でなる単結晶半導体基板、またはガリウム・ヒ素、インジウム・リン等からなる化合物半導体基板を用いることができる。市販の単結晶シリコン基板としては、直径5インチ(約125mm)、直径6インチ(約150mm)、直径8インチ(約200mm)、直径12インチ(約300mm)、直径16インチ(約400mm)サイズの円形のものが代表的であり、いずれのサイズの単結晶シリコン基板も用いることができる。なお、単結晶半導体基板100の形状は円形に限られず、矩形状等に加工して用いることも可能である。本実施の形態では、単結晶半導体基板100として、単結晶シリコン基板を用いた場合について説明する。
As the single
次に、単結晶半導体基板100の表面に絶縁層101aを形成する(図1(B))。
Next, an insulating
絶縁層101aを形成する前に、希フッ酸を用いて単結晶半導体基板100を洗浄するとよい。このとき、希フッ酸とオゾン水を交互に吐出して洗浄してもよい。必要に応じて、超音波洗浄や2流体ジェット洗浄を組み合わせることが好ましい。超音波洗浄は、メガヘルツ超音波洗浄(メガソニック洗浄)が好ましい。洗浄により、単結晶半導体基板表面の異物、有機汚染を低減し、絶縁層101aを均一に形成することが可能となる。
Before the insulating
絶縁層101aを形成する材料の具体例としては、酸化シリコンが挙げられる。絶縁層101aに用いることのできる別の材料としては、例えば、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウムなどが挙げられる。
As a specific example of a material for forming the insulating
絶縁層101aの形成方法の具体例としては、熱酸化法、CVD法、スパッタリング法などが挙げられる。
Specific examples of a method for forming the insulating
例えば、熱酸化法を用いて酸化シリコン層を絶縁層101aとして形成する場合には、主成分のガスを酸素として、ハロゲンを含む酸化性雰囲気中で熱酸化することが好ましい。例えば、塩素を含む酸化性雰囲気中で単結晶半導体基板100に熱酸化処理を行うことにより、塩素酸化された絶縁層101aを形成する。この場合、絶縁層101aは、塩素原子を含有する絶縁層となる。絶縁層101a中に含有された塩素原子は、歪みを形成する。その結果、絶縁層101aの水分に対する吸収割合が向上し、拡散速度が増大する。つまり、絶縁層101a表面に水分が存在する場合に、当該表面に存在する水分を絶縁層101a中に素早く吸収し、拡散させることができる。
For example, in the case where a silicon oxide layer is formed as the insulating
熱酸化処理の条件の一例としては、酸素に対し塩化水素を0.5〜10体積%(代表的には3体積%)の割合で含む酸化性雰囲気中で、900℃〜1150℃の温度(代表的には1000℃)で行うことができる。処理時間は0.1〜6時間、好ましくは0.5〜1時間とすればよい。 As an example of conditions for the thermal oxidation treatment, a temperature of 900 ° C. to 1150 ° C. in an oxidizing atmosphere containing hydrogen chloride at a ratio of 0.5 to 10% by volume (typically 3% by volume) with respect to oxygen ( Typically, it can be performed at 1000 ° C.). The treatment time may be 0.1 to 6 hours, preferably 0.5 to 1 hour.
絶縁層101aの膜厚は、イオン照射時の加速電圧や、所望のイオンの浸入深さ等を考慮し、適宜定めれば良い。例えば、熱酸化処理により形成される酸化膜の膜厚は、10nm〜1000nm(好ましくは50nm〜200nm)、例えば100nmとすれば良い。
The thickness of the insulating
イオン照射前に、純水を用いて絶縁層101aの表面を洗浄してもよい。このとき、純水の代わりにオゾン水を用いてもよい。あるいは超音波洗浄、2流体ジェット洗浄を組み合わせてもよい。超音波洗浄は、メガヘルツ超音波洗浄(メガソニック洗浄)が好ましい。ただし、希フッ酸洗浄を行うと、絶縁層101a表面が疎水性となり、支持基板との貼り合わせに不良が生じることがある。そのため、希フッ酸洗浄を用いない方が好ましい。洗浄により、絶縁層101a表面の異物、有機汚染を低減できる。
Before the ion irradiation, the surface of the insulating
次に、基板100の表面にエッチング用ガス103を流しながら、絶縁層101aを介して運動エネルギーを有する水素イオン102を単結晶半導体基板100全面に照射する。このとき、イオン照射と同時に、絶縁層101aに対してエッチングを行う。
Next, the entire surface of the single
本実施の形態では、照射するイオンに水素イオンを用いたが、照射するイオンは水素イオンに限らず、ヘリウムイオン等を用いても良い。 In this embodiment, hydrogen ions are used as the ions to be irradiated. However, the ions to be irradiated are not limited to hydrogen ions, and helium ions or the like may be used.
絶縁層101aのエッチングは、イオン照射によりプラズマ化されたエッチング用ガス103を用いて行うことができる。基板100を覆う絶縁層101aの表面付近のエッチング用ガス103は、イオン照射によりラジカル化され、基板100上の絶縁層101aをエッチングできる。
The insulating
本明細書において、単結晶半導体基板の表面からイオンが最も高い頻度で注入される位置までの深さを、ピークの深さと呼ぶ。イオン照射開始直後のピークの深さを、図1(C)の第1の深さ104aに図示する。その後、エッチングによって絶縁層101aが薄くなるにつれ、水素イオン102の浸入深さは深くなり、絶縁層101aの厚みが絶縁層101bの厚みまで減少することにより、第1の深さ104aよりも深い第2の深さ104bにピークの深さが到達する(図1(D))。このように絶縁層101aをエッチングしながらイオンを照射することで、ピークの深さを変化することができる。
In this specification, the depth from the surface of the single crystal semiconductor substrate to the position where ions are most frequently implanted is referred to as a peak depth. The peak depth immediately after the start of ion irradiation is shown as the
なお、本実施の形態において、水素原子濃度が1×1018atoms/cm3以上の領域を損傷領域という。さらに、損傷領域中、水素原子濃度が1×1021atoms/cm3以上1×1022atoms/cm3以下の領域を脆化領域105という。
Note that in this embodiment, a region having a hydrogen atom concentration of 1 × 10 18 atoms / cm 3 or more is referred to as a damaged region. Further, a region having a hydrogen atom concentration of 1 × 10 21 atoms / cm 3 or more and 1 × 10 22 atoms / cm 3 or less in the damaged region is referred to as an
損傷領域における、脆化領域の割合を高めることで、脆化領域中のある箇所で、単結晶半導体基板と支持基板が完全に分離できなかった際に、脆化領域中の他の箇所で分離を行うことができる。そのため、支持基板上の単結晶半導体膜の孔欠陥や転写ムラを防ぐことができる。したがって、絶縁表面に欠陥の少ない単結晶半導体膜を有する半導体基板を得ることができる。 By increasing the proportion of the embrittled region in the damaged region, when the single crystal semiconductor substrate and the support substrate cannot be completely separated at a certain location in the embrittled region, they are separated at other locations in the embrittled region. It can be performed. Therefore, hole defects and transfer unevenness of the single crystal semiconductor film over the supporting substrate can be prevented. Accordingly, a semiconductor substrate having a single crystal semiconductor film with few defects on an insulating surface can be obtained.
後に、単結晶半導体基板100から分離して形成する単結晶半導体層131の厚さは、脆化領域の深さ、及び深さ方向の厚さで調節できる。例えば、単結晶半導体層131の厚さとしては、10nm以上500nm以下、好ましくは50nm以上200nm以下となるように、脆化領域の深さ、及び深さ方向の厚さを調節すればよい。
After that, the thickness of the single
絶縁層101aのエッチングに用いることができるエッチング用ガスとしては、絶縁層101aに用いる材料に合わせて適宜選択して用いることができる。例えば、Cl2、BCl3、SiCl4もしくはCCl4などを代表とする塩素系ガス、CF4、SF6もしくはNF3などを代表とするフッ素系ガス、酸素等を適宜用いることができる。
An etching gas that can be used for etching the insulating
また、図1(D)では、エッチングを用いて絶縁層101aを薄くする場合を示したが、エッチングされる面の絶縁層101aを完全に除去しても良い。
Further, although FIG. 1D illustrates the case where the insulating
次に、単結晶半導体基板100における、後に支持基板と貼り合わせる面上に接合層106aを形成する(図1(E))。
Next, a
接合層106aを形成する材料の具体例としては、酸化シリコンが挙げられる。接合層106aに用いることのできる別の材料としては、例えば、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウムなどが挙げられる。
As a specific example of a material for forming the
接合層106aの形成方法の具体例としては、CVD法、スパッタリング法などが挙げられる。
Specific examples of a method for forming the
単結晶半導体基板において、支持基板と貼り合わせる面に、絶縁層が残っており、絶縁層が接合層106aを兼ねることができる場合は、接合層106aは形成しなくても良い。単結晶半導体基板において、支持基板と貼り合わせる面は、平坦かつ、親水性であることが望ましい。よって、接合層106aを形成することで、該支持基板と貼り合わせる面の平坦性や親水性を向上させても良い。
In the case where the insulating layer remains on the surface to be bonded to the supporting substrate in the single crystal semiconductor substrate and the insulating layer can also serve as the
単結晶半導体基板において、支持基板と貼り合わせる面に、絶縁層が残っている場合、接合層106aは、絶縁層上に形成しても良い。または、エッチングにより絶縁層を完全に除去してから、接合層106aを形成しても良い。
In the case where the insulating layer remains on the surface of the single crystal semiconductor substrate to be bonded to the supporting substrate, the
水素イオン照射は、イオンドーピング装置によるイオンドーピング法でも、イオン注入装置によるイオン注入法でも行うことができる。図3(A)にイオン注入装置の一例、図3(B)にイオンドーピング装置の一例を示す。 The hydrogen ion irradiation can be performed by an ion doping method using an ion doping apparatus or an ion implantation method using an ion implantation apparatus. FIG. 3A shows an example of an ion implantation apparatus, and FIG. 3B shows an example of an ion doping apparatus.
イオン注入装置は、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する装置(質量分離型の装置)である。図3(A)に示すイオン注入装置は、チャンバー壁200、ステージ201、ステージ軸202、イオン206を照射するイオン源203、基板搬送室に至るバルブ204、真空ポンプに至るバルブ205、エッチング用ガス供給部207、加速電極208、質量分析部209、走査部210を有する。
An ion implantation apparatus is an apparatus (mass separation type apparatus) that mass-separates ion species in plasma and irradiates a target object with ion species having a specific mass. The ion implantation apparatus shown in FIG. 3A includes a
ステージ201は、左右にスライドさせることができ、ステージ201上の単結晶半導体基板100の面内に均一にイオン206が照射されるよう、スキャンさせることができる。
The
イオン源203で、イオン化された元素は、引き出し電極(図示しない)により引き出され、質量分析部209に入る。質量分析部209は、イオン源203で生成されたイオンのうち、所定の質量のイオンを質量分析によって選別する。該選別されたイオンは、加速電極208によって所定の注入エネルギーに加速する。加速されたイオン206は、走査部210を通って基板100に注入される。
Elements ionized by the
基板はイオンを照射されることによって、正の電荷を与えられ電気的に帯電する(チャージアップ)。チャージアップを防ぐため、エレクトロフラッドガンやプラズマフラッドガンを用いて、エネルギーの低い電子を基板に供給し、基板の帯電を中和させることが好ましい。 When the substrate is irradiated with ions, it is given a positive charge and is electrically charged (charge up). In order to prevent charge-up, it is preferable to supply electrons with low energy to the substrate using an electro flood gun or a plasma flood gun to neutralize the charging of the substrate.
絶縁層のエッチングは、イオン照射によりプラズマ化されたエッチング用ガスを用いて行うことができる。基板100を覆う絶縁層の表面付近のエッチング用ガスは、イオン照射によりラジカル化され、基板100上の絶縁層をエッチングできる。また、絶縁層のエッチングは、エレクトロフラッドガンやプラズマフラッドガンによりプラズマ化されたエッチング用ガスを用いて行うことができる。基板100を覆う絶縁層の表面付近のエッチング用ガスは、エレクトロフラッドガン(又はプラズマフラッドガン)によりラジカル化され、基板100上の絶縁層をエッチングできる。
The insulating layer can be etched using an etching gas that has been turned into plasma by ion irradiation. The etching gas in the vicinity of the surface of the insulating layer covering the
イオンドーピング装置は、プロセスガスをプラズマ励起して生成された全てのイオン種をチャンバー内に配置された被処理体に照射する非質量分離型の装置である。図3(B)に示すイオンドーピング装置は、チャンバー壁300、ステージ301、ステージ軸302、イオン306を照射するイオン源303、基板搬送室に至るバルブ304、真空ポンプに至るバルブ305、エッチング用ガス供給部307を有する。
The ion doping apparatus is a non-mass separation type apparatus that irradiates an object to be processed disposed in a chamber with all ion species generated by plasma excitation of a process gas. An ion doping apparatus illustrated in FIG. 3B includes a
イオン源303から照射されるイオン306は、直進成分のみ抽出し、線状に成形されて基板100に入射する。ステージ301は、左右にスライドさせることができ、ステージ301上の単結晶半導体基板100の面内に均一にイオン306が照射されるよう、スキャンさせることができる。このような方法を採ることで、大面積の基板にも、均一性よく水素イオンを照射することができる。
The
イオンドーピング装置においても、前述のイオン注入装置と同様の方法で、エッチングを行うことができる。したがって、イオン照射によりプラズマ化されたエッチング用ガスを用いることで、イオン照射と同時に絶縁層のエッチングを行うことができる。さらに、エレクトロフラッドガン(又はプラズマフラッドガン)によりプラズマ化されたエッチング用ガスを用いることで、イオン照射とは別のタイミングで絶縁層のエッチングを行うことができる。 In the ion doping apparatus, etching can be performed by the same method as that of the above-described ion implantation apparatus. Therefore, the etching of the insulating layer can be performed at the same time as the ion irradiation by using the etching gas converted into plasma by the ion irradiation. Furthermore, the etching of the insulating layer can be performed at a timing different from ion irradiation by using an etching gas that has been converted into plasma by an electroflood gun (or a plasma flood gun).
次に、図2を用いて単結晶半導体基板の単結晶半導体層を、支持基板に転載する方法を説明する。 Next, a method for transferring the single crystal semiconductor layer of the single crystal semiconductor substrate to the supporting substrate will be described with reference to FIGS.
まずは、支持基板130を準備する(図2(A))。支持基板130を用いるに際し、支持基板130の表面を予め洗浄しておくことが好ましい。具体的には、支持基板130の表面を、塩酸過水(HPM)、硫酸過水(SPM)、アンモニア過水(APM)、希フッ酸(DHF)等を用いて超音波洗浄を行う。このような洗浄処理を行うことによって、支持基板130表面の平坦化の実現や残存する研磨粒子の除去ができる。
First, the
支持基板130としては、絶縁基板を用いることが好ましい。絶縁基板の具体例としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種のガラス基板や、石英基板、セラミック基板、サファイア基板、プラスチック基板が挙げられる。また、支持基板130として単結晶半導体基板(例えば、単結晶シリコン基板)や多結晶半導体基板(例えば、多結晶シリコン基板)を用いることも可能であるが、量産性やコストの面を考慮すると、大面積化が可能で安価な絶縁基板を用いることが好ましい。本実施の形態では、支持基板130として絶縁基板の一つであるガラス基板を用いる場合について説明する。
As the
次に、絶縁層101b、及び接合層106aを介して単結晶半導体基板100と支持基板130とを貼り合わせる(図2(B))。
Next, the single
次に、熱処理を行い、脆化領域105において単結晶半導体基板100を分離することにより、支持基板130上に単結晶半導体層131を設ける(図2(C))。熱処理を行うことにより、脆化領域105に微小な孔が形成され、この微小な孔の中にイオンの照射により添加された元素が析出し、内部の圧力が上昇する。圧力の上昇によって脆化領域105の微小な孔に体積変化が起こり、脆化領域105に亀裂が生じるため、脆化領域105に沿って単結晶半導体基板100が分離する。この結果、単結晶半導体基板100から分離された単結晶半導体層131が、絶縁層101、及び接合層106を介して支持基板130上に形成される。分離後に形成される単結晶半導体層131の膜厚は、例えば10nm以上500nm以下とすればよく、好ましくは50nm以上200nm以下とする。なお、熱処理を行うための加熱手段としては、抵抗加熱炉等の加熱炉、RTA(瞬間熱アニール、Rapid Thermal Anneal)装置、マイクロ波加熱装置等を用いることができる。例えば、RTA装置を用いる場合、加熱温度550℃以上730℃以下、処理時間0.5分以上60分以内で加熱すればよい。
Next, heat treatment is performed to separate the single
以上のように、本実施の形態で示した本発明の一態様の半導体基板の作製方法は、イオン照射と同時に絶縁層のエッチングを行うことで、イオンの浸入深さを変えることができる。特に、イオンの照射条件を変化させる必要が無いため、イオンの浸入深さを変えることが容易である。さらに、加速電圧の変化と絶縁層のエッチングを併用することで、イオンの注入量や浸入深さを簡便に調整することができる。よって、所望の原子のプロファイルを容易に得ることができる。 As described above, in the method for manufacturing a semiconductor substrate of one embodiment of the present invention described in this embodiment, the depth of ion penetration can be changed by etching the insulating layer simultaneously with ion irradiation. In particular, since there is no need to change the ion irradiation conditions, it is easy to change the ion penetration depth. Furthermore, the combined use of the change in acceleration voltage and the etching of the insulating layer makes it possible to easily adjust the ion implantation amount and the penetration depth. Therefore, a desired atomic profile can be easily obtained.
本発明の一態様の半導体基板の作製方法を用いることで、損傷領域を狭く、かつ、損傷領域のうち脆化領域は広く形成することができる。さらに、脆化領域よりも高い原子濃度(1×1022atoms/cm3より高い原子濃度)を有する領域が形成されることを抑制できるため、支持基板と貼り合わせる前の段階で、単結晶半導体基板に亀裂が入り、単結晶半導体膜が剥離することを防ぐことができる。 By using the method for manufacturing a semiconductor substrate of one embodiment of the present invention, a damaged region can be narrowed and an embrittled region can be formed widely in the damaged region. Further, since formation of a region having an atomic concentration higher than that of the embrittled region (atomic concentration higher than 1 × 10 22 atoms / cm 3 ) can be suppressed, a single crystal semiconductor is bonded to the supporting substrate before bonding. It can be prevented that the substrate is cracked and the single crystal semiconductor film is separated.
本発明の一態様の半導体基板の作製方法を用いることで、損傷領域中の、脆化領域の割合を高くすることができる。損傷領域における、脆化領域の割合を高めることで、脆化領域中のある箇所で、単結晶半導体基板と支持基板が完全に分離できなかった際に、脆化領域中の他の箇所で分離を行うことができる。そのため、支持基板上の単結晶半導体膜の孔欠陥や転写ムラを防ぐことができる。したがって、本発明の一態様の半導体基板の作製方法を用いることで、絶縁表面に欠陥の少ない単結晶半導体膜を有する半導体基板を得ることができる。 By using the method for manufacturing a semiconductor substrate of one embodiment of the present invention, the ratio of the embrittled region in the damaged region can be increased. By increasing the proportion of the embrittled region in the damaged region, when the single crystal semiconductor substrate and the support substrate cannot be completely separated at a certain location in the embrittled region, they are separated at other locations in the embrittled region. It can be performed. Therefore, hole defects and transfer unevenness of the single crystal semiconductor film over the supporting substrate can be prevented. Therefore, by using the method for manufacturing a semiconductor substrate of one embodiment of the present invention, a semiconductor substrate having a single crystal semiconductor film with few defects on an insulating surface can be obtained.
本発明の一態様の半導体基板の作製方法を用いることで、脆化領域以外に注入されるイオンを低減できるため、損傷領域を狭く形成することができる。脆化領域以外に注入されるイオンを低減することで、支持基板上の単結晶半導体膜の損傷を軽減できる。さらに、単結晶半導体基板側に残る損傷領域が狭くなり、単結晶半導体基板の再生が容易になる。 By using the method for manufacturing a semiconductor substrate of one embodiment of the present invention, ions implanted into a region other than the embrittled region can be reduced; thus, a damaged region can be formed narrowly. By reducing ions implanted into regions other than the embrittlement region, damage to the single crystal semiconductor film over the supporting substrate can be reduced. Further, the damaged region remaining on the single crystal semiconductor substrate side is narrowed, and the single crystal semiconductor substrate can be easily reproduced.
(実施の形態2)
本実施の形態では、実施の形態1とは異なる、本発明の一態様の半導体基板の作製方法について図2、及び図7を用いて説明する。なお、実施の形態1と同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
(Embodiment 2)
In this embodiment, a method for manufacturing a semiconductor substrate of one embodiment of the present invention, which is different from that in Embodiment 1, will be described with reference to FIGS. Note that repeated description of the same portions as those in Embodiment 1 or portions having similar functions is omitted.
まず、単結晶半導体基板100を準備し、単結晶半導体基板100の表面に絶縁層101aを形成する(図7(A))。絶縁層101aは、実施の形態1と同様の方法・材料で、形成することができる。
First, the single
次に、絶縁層101aを介して運動エネルギーを有する水素イオン102を単結晶半導体基板100全面に照射する(第1のイオン照射)。本実施の形態では、第1のイオン照射において、水素イオン102は、第1の深さ104aにピークの深さが到達する(図7(B))。第1のイオン照射は、実施の形態1のイオン照射と同様の方法で行うことができる。
Next, the entire surface of the single
次に、エッチング用ガス103を用いて、絶縁層101aに対してエッチングを行う(図7(C))。エッチングによって、絶縁層101aの厚みは、絶縁層101bの厚みまで減少する。
Next, the insulating
絶縁層101aのエッチングは、エレクトロフラッドガンやプラズマフラッドガンにより、プラズマ化されたエッチング用ガス103を用いて行うことができる。基板100を覆う絶縁層101aの表面付近のエッチング用ガス103は、プラズマフラッドガンによりラジカル化され、基板100上の絶縁層101aをエッチングできる。エッチング用ガス103としては、実施の形態1と同様のガスを用いることができる。
Etching of the insulating
そして、絶縁層101bを介して運動エネルギーを有する水素イオン102を単結晶半導体基板100全面に照射する(第2のイオン照射)。第2のイオン照射は、実施の形態1と同様の方法で行うことができる。
Then, the entire surface of the single
本実施の形態において、第2のイオン照射は、第1のイオン照射と全て同じ条件(加速電圧等)で行う。第2のイオン照射において、第1の深さ104aよりも深い第2の深さ104bに水素イオン102のピークの深さが到達する。これは、先のエッチングにより、絶縁層が薄くなり、水素イオン102が単結晶半導体基板100の深くまで浸入することができるようになったからである。このように、エッチングのステップ及びイオン照射のステップを交互に1回以上行うことで、脆化領域105を形成する(図7(D))。
In this embodiment mode, the second ion irradiation is performed under the same conditions (acceleration voltage and the like) as the first ion irradiation. In the second ion irradiation, the peak depth of the
なお、本実施の形態では、2回の水素イオン照射の間に、エッチングを行う例を示したが、イオン照射、及びエッチングの回数は、これに限られない。例えば、3回の水素イオン照射の間にそれぞれエッチングを行っても良い。 Note that although an example in which etching is performed between two hydrogen ion irradiations is described in this embodiment mode, the number of ion irradiations and etchings is not limited thereto. For example, etching may be performed between three times of hydrogen ion irradiation.
次に、単結晶半導体基板100における、後に支持基板と貼り合わせる面上に接合層106aを形成する(図7(E))。接合層106aは、実施の形態1と同様の方法・材料を用いて形成することができる。
Next, the
本発明の一態様の半導体基板の作製方法を用いて形成することができる、好ましい水素原子のプロファイルの模式図について、図8(A)〜(C)を用いて説明する。 Schematic diagrams of preferable hydrogen atom profiles that can be formed using the method for manufacturing a semiconductor substrate of one embodiment of the present invention are described with reference to FIGS.
図8(A)〜(C)において、Y軸は水素原子濃度、X軸は深さを示す。 8A to 8C, the Y axis represents the hydrogen atom concentration, and the X axis represents the depth.
破線503は、水素原子濃度が1×1018atoms/cm3の位置を示す。破線502は、水素原子濃度が1×1021atoms/cm3の位置を示す。破線504は、水素原子濃度が1×1022atoms/cm3の位置を示す。
A
図8(A)において、損傷領域500aは、脆化領域501aを有する。脆化領域501aは、損傷領域500a中で、深さ方向に広く形成されている。
In FIG. 8A, the damaged
図8(A)に示す水素原子のプロファイルは、本発明の一態様の半導体基板の作製方法を用いることで、得ることができる。例えば、実施の形態1に示したように、加速電圧一定で、絶縁層のエッチングと、水素イオン照射とを同時に行う。この方法を用いると、水素イオンの照射条件を変化させることなく、容易に水素イオンの浸入深さを変えることができるため、図8(A)に示したプロファイルを得ることができる。 The profile of hydrogen atoms shown in FIG. 8A can be obtained by using the method for manufacturing a semiconductor substrate of one embodiment of the present invention. For example, as shown in Embodiment Mode 1, the etching of the insulating layer and the hydrogen ion irradiation are simultaneously performed at a constant acceleration voltage. When this method is used, the penetration depth of hydrogen ions can be easily changed without changing the irradiation conditions of hydrogen ions, so that the profile shown in FIG. 8A can be obtained.
図8(B)において、損傷領域500bは、脆化領域501bを2つ有する。このように、損傷領域は、脆化領域を複数有していても良い。なお、脆化領域を複数有する場合、それぞれの領域間の距離は、狭い方が好ましい。
In FIG. 8B, the damaged
損傷領域中に脆化領域を複数有することで、1つの脆化領域において単結晶半導体基板と支持基板が完全に分離できなかった際に、他の脆化領域で分離を行うことができる。そのため、支持基板上の単結晶半導体膜の孔欠陥や転写ムラを防ぐことができる。したがって、絶縁表面に欠陥の少ない単結晶半導体膜を有する半導体基板を得ることができる。 By including a plurality of embrittlement regions in the damaged region, when the single crystal semiconductor substrate and the supporting substrate cannot be completely separated in one embrittlement region, separation can be performed in another embrittlement region. Therefore, hole defects and transfer unevenness of the single crystal semiconductor film over the supporting substrate can be prevented. Accordingly, a semiconductor substrate having a single crystal semiconductor film with few defects on an insulating surface can be obtained.
図8(B)に示す水素原子のプロファイルは、本発明の一態様の半導体基板の作製方法を用いることで得ることができる。例えば、本実施の形態に示したように、第1の水素イオン照射を行った後、絶縁層をエッチングし、第1の水素イオン照射と同じ加速電圧で、第2の水素イオン照射を行う。この方法を用いると、水素イオンの注入量を変化させることなく、容易に水素イオンの浸入深さを変えることができるため、図8(B)に示したプロファイルを得ることができる。 The profile of hydrogen atoms shown in FIG. 8B can be obtained by using the method for manufacturing a semiconductor substrate of one embodiment of the present invention. For example, as shown in this embodiment mode, after the first hydrogen ion irradiation is performed, the insulating layer is etched, and the second hydrogen ion irradiation is performed at the same acceleration voltage as the first hydrogen ion irradiation. When this method is used, the penetration depth of hydrogen ions can be easily changed without changing the implantation amount of hydrogen ions, so that the profile shown in FIG. 8B can be obtained.
図8(C)において、損傷領域500cは、脆化領域501cを有する。脆化領域501cは、損傷領域500c中で、深さ方向に広く形成されている。
In FIG. 8C, the damaged
図8(C)に示す水素原子のプロファイルは、本発明の一態様の半導体基板の作製方法を用いることで、得ることができる。例えば、実施の形態1に示したように、絶縁層のエッチングと水素イオン照射とを同時に行うステップで、水素イオン照射の加速電圧、又はエッチングガスの流量を変化させる。または、本実施の形態で示したように、第1の水素イオン照射を行った後、絶縁層をエッチングし、第1の水素イオン照射とは異なる加速電圧で第2の水素イオン照射を行う。これらの方法を用いることで、水素イオンの注入量と浸入深さを調整し、所望のプロファイルを容易に得ることができる。 The profile of hydrogen atoms shown in FIG. 8C can be obtained by using the method for manufacturing a semiconductor substrate of one embodiment of the present invention. For example, as shown in Embodiment Mode 1, the acceleration voltage of the hydrogen ion irradiation or the flow rate of the etching gas is changed in the step of simultaneously performing the etching of the insulating layer and the hydrogen ion irradiation. Alternatively, as shown in this embodiment mode, after the first hydrogen ion irradiation, the insulating layer is etched, and the second hydrogen ion irradiation is performed with an acceleration voltage different from that of the first hydrogen ion irradiation. By using these methods, it is possible to easily obtain a desired profile by adjusting the implantation amount and penetration depth of hydrogen ions.
図8(A)〜(C)に示した水素原子のプロファイルは、本発明の一態様で得ることができるプロファイルの一例にすぎない。本発明の一態様を用いることで、水素原子のプロファイルを多様に得ることができる。 The hydrogen atom profiles shown in FIGS. 8A to 8C are only examples of profiles that can be obtained in one embodiment of the present invention. By using one embodiment of the present invention, a variety of hydrogen atom profiles can be obtained.
以上のように、本実施の形態で示した本発明の一態様の半導体基板の作製方法は、イオン照射と同時に絶縁層のエッチングを行うことで、イオンの浸入深さを変えることができる。特に、イオンの照射条件を変化させる必要が無いため、イオンの浸入深さを変えることが容易である。さらに、水素イオン照射の加速電圧、又はエッチングガスの流量の変化と絶縁層のエッチングを併用することで、イオンの注入量や浸入深さを簡便に調整することができる。よって、所望の原子のプロファイルを容易に得ることができる。 As described above, in the method for manufacturing a semiconductor substrate of one embodiment of the present invention described in this embodiment, the depth of ion penetration can be changed by etching the insulating layer simultaneously with ion irradiation. In particular, since there is no need to change the ion irradiation conditions, it is easy to change the ion penetration depth. Furthermore, by using both the acceleration voltage of hydrogen ion irradiation or the change in the flow rate of the etching gas and the etching of the insulating layer, the ion implantation amount and the penetration depth can be easily adjusted. Therefore, a desired atomic profile can be easily obtained.
本発明の一態様の半導体基板の作製方法を用いることで、損傷領域を狭く、かつ、損傷領域のうち脆化領域は広く形成することができる。さらに、脆化領域よりも高い原子濃度(1×1022atoms/cm3より高い原子濃度)を有する領域が形成されることを抑制できるため、支持基板と貼り合わせる前の段階で、単結晶半導体基板に亀裂が入り、単結晶半導体膜が剥離することを防ぐことができる。 By using the method for manufacturing a semiconductor substrate of one embodiment of the present invention, a damaged region can be narrowed and an embrittled region can be formed widely in the damaged region. Further, since formation of a region having an atomic concentration higher than that of the embrittled region (atomic concentration higher than 1 × 10 22 atoms / cm 3 ) can be suppressed, a single crystal semiconductor is bonded to the supporting substrate before bonding. It can be prevented that the substrate is cracked and the single crystal semiconductor film is separated.
本発明の一態様の半導体基板の作製方法を用いることで、損傷領域中の、脆化領域の割合を高くすることができる。損傷領域における、脆化領域の割合を高めることで、脆化領域中のある箇所で、単結晶半導体基板と支持基板が完全に分離できなかった際に、脆化領域の他の箇所で分離を行うことができる。そのため、支持基板上の単結晶半導体膜の孔欠陥や転写ムラを防ぐことができる。したがって、本発明の一態様の半導体基板の作製方法を用いることで、絶縁表面に欠陥の少ない単結晶半導体膜を有する半導体基板を得ることができる。 By using the method for manufacturing a semiconductor substrate of one embodiment of the present invention, the ratio of the embrittled region in the damaged region can be increased. By increasing the proportion of the embrittled region in the damaged region, when the single crystal semiconductor substrate and the support substrate cannot be completely separated at a certain point in the embrittled region, separation is performed at other portions of the embrittled region. It can be carried out. Therefore, hole defects and transfer unevenness of the single crystal semiconductor film over the supporting substrate can be prevented. Therefore, by using the method for manufacturing a semiconductor substrate of one embodiment of the present invention, a semiconductor substrate having a single crystal semiconductor film with few defects on an insulating surface can be obtained.
本発明の一態様の半導体基板の作製方法を用いることで、脆化領域以外に注入されるイオンを低減できるため、損傷領域を狭く形成することができる。脆化領域以外に注入されるイオンを低減することで、支持基板上の単結晶半導体膜の損傷を軽減できる。さらに、単結晶半導体基板側に残る損傷領域が狭くなり、単結晶半導体基板の再生が容易になる。 By using the method for manufacturing a semiconductor substrate of one embodiment of the present invention, ions implanted into a region other than the embrittled region can be reduced; thus, a damaged region can be formed narrowly. By reducing ions implanted into regions other than the embrittlement region, damage to the single crystal semiconductor film over the supporting substrate can be reduced. Further, the damaged region remaining on the single crystal semiconductor substrate side is narrowed, and the single crystal semiconductor substrate can be easily reproduced.
本実施の形態は、本明細書の他の実施の形態と適宜組み合わせることができる。 This embodiment can be combined with any of the other embodiments in this specification as appropriate.
(実施の形態3)
本実施の形態では、薄型で高性能な半導体素子を有する半導体集積回路を実装し、歩留まりよく作製することを目的とした半導体装置の作製方法の一例としてCMOS(相補型金属酸化物半導体:Complementary Metal Oxide Semiconductor)構造の作製方法に関して図4及び図5を用いて説明する。なお、実施の形態1と同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
(Embodiment 3)
In this embodiment, a CMOS (Complementary Metal Oxide Semiconductor: Complementary Metal) is used as an example of a method for manufacturing a semiconductor device for mounting a thin semiconductor integrated circuit having a high-performance semiconductor element and manufacturing the semiconductor device with a high yield. A method for manufacturing an oxide semiconductor) structure will be described with reference to FIGS. Note that repeated description of the same portions as those in Embodiment 1 or portions having similar functions is omitted.
図4(A)は、支持基板130上に接合層106、絶縁層101、単結晶半導体層131が形成されている。図4(A)は、図2(C)と対応している。なお、ここでは実施の形態1で図2(C)に示す構成の半導体基板を適用する例を示すが、本明細書で示すその他の構成の半導体基板も適用できる。
4A, the
単結晶半導体層131には、分離した単結晶半導体基板の導電型(含まれる一導電型を付与する不純物元素)によって、しきい値電圧を制御するためにnチャネル型電界効果トランジスタ及びpチャネル型電界効果トランジスタの形成領域に合わせて、硼素、アルミニウム、ガリウムなどのp型を付与する不純物元素、若しくはリン、砒素などのn型を付与する不純物元素を添加してもよい。不純物元素のドーズ量は1×1012ions/cm2から1×1014ions/cm2程度で行えば良い。
The single
単結晶半導体層131をエッチングして、半導体素子の配置に合わせて島状に分離した単結晶半導体層1205、1206を形成する(図4(B))。
The single
単結晶半導体層上の酸化膜を除去し、単結晶半導体層1205、1206を覆うゲート絶縁層1207を形成する。
The oxide film over the single crystal semiconductor layer is removed, and a
ゲート絶縁層1207は酸化シリコン、若しくは酸化シリコンと窒化シリコンの積層構造で形成すればよい。ゲート絶縁層1207は、プラズマCVD法や減圧CVD法により絶縁膜を堆積することで形成しても良いし、プラズマ処理による固相酸化若しくは固相窒化で形成すると良い。単結晶半導体層を、プラズマ処理により酸化又は窒化することにより形成するゲート絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。例えば、亜酸化窒素をアルゴンで1〜3倍(流量比)に希釈して、10〜30Paの圧力にて3〜5kWのマイクロ波(2.45GHz)電力を印加して単結晶半導体層1205、1206の表面を酸化若しくは窒化させる。この処理により1nm〜10nm(好ましくは2nm〜6nm)の絶縁膜を形成する。さらに亜酸化窒素とシランを導入し、10〜30Paの圧力にて3〜5kWのマイクロ波(2.45GHz)電力を印加して気相成長法により酸化窒化シリコン膜を形成してゲート絶縁層を形成する。固相反応と気相成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲート絶縁層を形成することができる。
The
また、ゲート絶縁層1207として、二酸化ジルコニウム、酸化ハフニウム、二酸化チタン、五酸化タンタルなどの高誘電率材料を用いても良い。ゲート絶縁層1207に高誘電率材料を用いることにより、ゲートリーク電流を低減することができる。
Alternatively, a high dielectric constant material such as zirconium dioxide, hafnium oxide, titanium dioxide, or tantalum pentoxide may be used for the
ゲート絶縁層1207上にゲート電極層1208及びゲート電極層1209を形成する(図4(C))。ゲート電極層1208、1209は、スパッタリング法、蒸着法、CVD法等の手法により形成することができる。ゲート電極層1208、1209はタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、ネオジムから選ばれた元素、又は元素を主成分とする合金材料もしくは化合物材料で形成すればよい。また、ゲート電極層1208、1209としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、Ag−Pd−Cu合金を用いてもよい。
A
単結晶半導体層1206を覆うマスク1211を形成する。マスク1211及びゲート電極層1208をマスクとして、n型を付与する不純物元素1210を添加し、第1のn型不純物領域1212a、1212bを形成する(図4(D))。本実施の形態では、不純物元素を含むドーピングガスとしてホスフィン(PH3)を用いる。ここでは、第1のn型不純物領域1212a、1212bに、n型を付与する不純物元素が1×1017〜5×1018atoms/cm3程度の濃度で含まれるように添加する。本実施の形態では、n型を付与する不純物元素としてリンを用いる。
A
次に、単結晶半導体層1205を覆うマスク1214を形成する。マスク1214、ゲート電極層1209をマスクとしてp型を付与する不純物元素1213を添加し、第1のp型不純物領域1215a、第1のp型不純物領域1215bを形成する(図4(E))。本実施の形態では、不純物元素としてボロンを用いるため、不純物元素を含むドーピングガスとしてはジボラン(B2H6)などを用いる。
Next, a
マスク1214を除去し、ゲート電極層1208、1209の側面にサイドウォール構造の側壁絶縁層1216a乃至1216d、ゲート絶縁層1233a、1233bを形成する(図5(A))。側壁絶縁層1216a乃至1216dは、ゲート電極層1208、1209を覆う絶縁層を形成した後、これをRIE(Reactive ion etching:反応性イオンエッチング)法による異方性のエッチングによって加工し、ゲート電極層1208、1209の側壁に自己整合的にサイドウォール構造の側壁絶縁層1216a乃至1216dを形成すればよい。ここで、絶縁層について特に限定はなく、TEOS(Tetraethyl−Ortho−Silicate)若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化珪素であることが好ましい。絶縁層は熱CVD法、プラズマCVD法、常圧CVD法、バイアスECRCVD法、スパッタリング法等を用いることによって形成することができる。ゲート絶縁層1233a、1233bはゲート電極層1208、1209、及び側壁絶縁層1216a乃至1216dをマスクとしてゲート絶縁層1207をエッチングして形成することができる。
The
また、本実施の形態では、絶縁層をエッチングする際、ゲート電極層上の絶縁層を除去し、ゲート電極層を露出させるが、絶縁層をゲート電極層上に残すような形状に側壁絶縁層1216a乃至1216dを形成してもよい。また、後工程でゲート電極層上に保護膜を形成してもよい。このようにゲート電極層を保護することによって、エッチング加工する際、ゲート電極層の膜減りを防ぐことができる。また、ソース領域及びドレイン領域にシリサイドを形成する場合、シリサイド形成時に成膜する金属膜とゲート電極層とが接しないので、金属膜の材料とゲート電極層の材料とが反応しやすい材料であっても、化学反応や拡散などの不良を防止することができる。エッチング方法は、ドライエッチング法でもウェットエッチング法でもよく、種々のエッチング方法を用いることができる。本実施の形態では、ドライエッチング法を用いる。エッチング用ガスとしては、Cl2、BCl3、SiCl4もしくはCCl4などを代表とする塩素系ガス、CF4、SF6もしくはNF3などを代表とするフッ素系ガス又は酸素を適宜用いることができる。 Further, in this embodiment, when the insulating layer is etched, the insulating layer on the gate electrode layer is removed to expose the gate electrode layer, but the side wall insulating layer is formed so as to leave the insulating layer on the gate electrode layer. 1216a to 1216d may be formed. In addition, a protective film may be formed over the gate electrode layer in a later step. By protecting the gate electrode layer in this way, it is possible to prevent the gate electrode layer from being reduced during etching. Further, when silicide is formed in the source and drain regions, the metal film and the gate electrode layer are not in contact with each other because the metal film formed during the silicide formation is not in contact with the gate electrode layer. However, defects such as chemical reaction and diffusion can be prevented. The etching method may be a dry etching method or a wet etching method, and various etching methods can be used. In this embodiment mode, a dry etching method is used. As an etching gas, a chlorine-based gas typified by Cl 2 , BCl 3 , SiCl 4, or CCl 4 , a fluorine-based gas typified by CF 4 , SF 6, NF 3, or the like can be used as appropriate. .
次に単結晶半導体層1206を覆うマスク1218を形成する。マスク1218、ゲート電極層1208、側壁絶縁層1216a、1216bをマスクとしてn型を付与する不純物元素1217を添加し、第2のn型不純物領域1219a、1219b、第3のn型不純物領域1220a、1220bが形成される。本実施の形態では、不純物元素を含むドーピングガスとしてホスフィンを用いる。ここでは、第2のn型不純物領域1219a、1219bにn型を付与する不純物元素が5×1019〜5×1020atoms/cm3程度の濃度で含まれるように添加する。また、単結晶半導体層1205にチャネル形成領域1221が形成される(図5(B))。
Next, a
第2のn型不純物領域1219a、第2のn型不純物領域1219bは高濃度n型不純物領域であり、ソース、ドレインとして機能する。一方、第3のn型不純物領域1220a、1220bは低濃度不純物領域であり、LDD(Lightly Doped Drain)領域となる。第3のn型不純物領域1220a、1220bはゲート電極層1208に覆われていないLoff領域に形成されるため、オフ電流を低減する効果がある。この結果、さらに信頼性の高く、低消費電力の半導体装置を作製することが可能である。
The second n-
マスク1218を除去し、単結晶半導体層1205を覆うマスク1223を形成する。マスク1223、ゲート電極層1209、側壁絶縁層1216c、1216dをマスクとして、p型を付与する不純物元素1222を添加し、第2のp型不純物領域1224a、1224b、第3のp型不純物領域1225a、1225bを形成する。
The
第2のp型不純物領域1224a、1224bにp型を付与する不純物元素が1×1020〜5×1021atoms/cm3程度の濃度で含まれるように添加する。本実施の形態では、第3のp型不純物領域1225a、1225bは、側壁絶縁層1216c、1216dにより、自己整合的に第2のp型不純物領域1224a、1224bより低濃度となるように形成する。また、単結晶半導体層1206にチャネル形成領域1226が形成される(図5(C))。
The second p-
第2のp型不純物領域1224a、1224bは高濃度p型不純物領域であり、ソース、ドレインとして機能する。一方、第3のp型不純物領域1225a、1225bは低濃度不純物領域であり、LDD(LightlyDoped Drain)領域となる。第3のp型不純物領域1225a、1225bはゲート電極層1209に覆われていないLoff領域に形成されるため、オフ電流を低減する効果がある。この結果、さらに信頼性の高く、低消費電力の半導体装置を作製することが可能である。
The second p-
マスク1223を除去し、不純物元素を活性化するために加熱処理、強光の照射、又はレーザ光の照射を行ってもよい。活性化と同時にゲート絶縁層へのプラズマダメージやゲート絶縁層と単結晶半導体層との界面へのプラズマダメージを回復することができる。
The
次いで、ゲート電極層、ゲート絶縁層を覆う層間絶縁層を形成する。本実施の形態では、保護膜となる水素を含む絶縁膜1227と、絶縁層1228との2層構造とするが、層間絶縁層は、単層または3層以上の積層構造としても良い。
Next, an interlayer insulating layer is formed to cover the gate electrode layer and the gate insulating layer. In this embodiment mode, a two-layer structure of an insulating
絶縁膜1227と絶縁層1228は、スパッタ法、もしくはプラズマCVD法を用いた窒化珪素膜、窒化酸化珪素膜、酸化窒化珪素膜、酸化珪素膜、他の珪素を含む絶縁膜を用いることができる。
As the insulating
絶縁膜1227、絶縁層1228としては他に窒化アルミニウム、酸化窒化アルミニウム、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム、酸化アルミニウム、ダイアモンドライクカーボン(DLC)、窒素含有炭素、ポリシラザン、その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。また、シロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Si−O−Si結合を含む樹脂に相当する。シロキサンは、シリコンと酸素との結合で骨格構造が構成される。置換基として、有機基(例えばアルキル基、アリール基)やフルオロ基を用いてもよい。有機基は、フルオロ基を有していてもよい。また、有機絶縁性材料を用いてもよく、有機材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテンを用いることができる。平坦性のよい塗布法によって形成される塗布膜を用いてもよい。
In addition, as the insulating
絶縁膜1227、絶縁層1228は、ディップ、スプレー塗布、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター、CVD法、蒸着法等を採用することができる。液滴吐出法により絶縁膜1227、絶縁層1228を形成してもよい。液滴吐出法を用いた場合には材料液を節約することができる。また、液滴吐出法のようにパターンが転写、または描写できる方法、例えば印刷法(スクリーン印刷やオフセット印刷などパターンが形成される方法)なども用いることができる。
As the insulating
さらに、窒素雰囲気中で、300〜550℃で1〜12時間の熱処理を行い、単結晶半導体層を水素化する工程を行う。好ましくは、400〜500℃で行う。この工程は層間絶縁層である絶縁膜1227に含まれる水素により単結晶半導体層のダングリングボンドを終端する工程である。本実施の形態では、410℃で1時間加熱処理を行う。
Further, a step of hydrogenating the single crystal semiconductor layer is performed by performing heat treatment at 300 to 550 ° C. for 1 to 12 hours in a nitrogen atmosphere. Preferably, it carries out at 400-500 degreeC. This step is a step of terminating dangling bonds in the single crystal semiconductor layer with hydrogen contained in the insulating
次いで、レジストからなるマスクを用いて絶縁膜1227、絶縁層1228に単結晶半導体層に達するコンタクトホール(開口)を形成する。エッチングは、用いる材料の選択比によって、一回で行っても複数回行っても良い。エッチングによって、絶縁膜1227、絶縁層1228を除去し、ソース領域又はドレイン領域である第2のn型不純物領域1219a、1219b、第2のp型不純物領域1224a、1224bに達する開口を形成する。エッチングは、ウェットエッチングでもドライエッチングでもよく、両方用いてもよい。ウェットエッチングのエッチャントは、フッ素水素アンモニウム及びフッ化アンモニウムを含む混合溶液のようなフッ酸系の溶液を用いるとよい。エッチング用ガスとしては、Cl2、BCl3、SiCl4もしくはCCl4などを代表とする塩素系ガス、CF4、SF6もしくはNF3などを代表とするフッ素系ガス又は酸素を適宜用いることができる。また用いるエッチング用ガスに不活性気体を添加してもよい。添加する不活性元素としては、He、Ne、Ar、Kr、Xeから選ばれた一種または複数種の元素を用いることができる。
Next, contact holes (openings) reaching the single crystal semiconductor layer are formed in the insulating
開口を覆うように導電膜を形成し、導電膜をエッチングして各ソース領域又はドレイン領域の一部とそれぞれ電気的に接続するソース電極層又はドレイン電極層として機能する配線層1229a、1229b、1230a、1230bを形成する。配線層は、PVD法、CVD法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、液滴吐出法、印刷法、電解メッキ法等により、所定の場所に選択的に導電層を形成することができる。更にはリフロー法、ダマシン法を用いても良い。配線層の材料は、Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Zr、Ba等の金属、及びSi、Ge、又はその合金、若しくはその窒化物を用いて形成する。また、これらの積層構造としても良い。
A conductive film is formed so as to cover the opening, and the conductive film is etched so that
以上の工程でCMOS構造のnチャネル型薄膜トランジスタであるトランジスタ1231及びpチャネル型薄膜トランジスタであるトランジスタ1232を含む半導体装置を作製することができる(図5(D))。図示しないが、本実施の形態はCMOS構造であるため、トランジスタ1231とトランジスタ1232とは電気的に接続している。
Through the above process, a semiconductor device including the
本実施の形態に限定されず、トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。 Without being limited to this embodiment mode, the transistor may have a single gate structure in which one channel formation region is formed, a double gate structure in which two channel formation regions are formed, or a triple gate structure in which three transistors are formed.
以上のように、単結晶半導体基板より支持基板に転載された単結晶半導体層を有する半導体基板を用いるため、単結晶半導体層は結晶性が高い。 As described above, since the semiconductor substrate including the single crystal semiconductor layer transferred from the single crystal semiconductor substrate to the supporting substrate is used, the single crystal semiconductor layer has high crystallinity.
従って、薄型の高性能な半導体装置を歩留まり良く作製することができる。 Accordingly, a thin high-performance semiconductor device can be manufactured with high yield.
本実施の形態は、他の実施の形態と、適宜組み合わせることができる。 This embodiment can be combined with any of the other embodiments as appropriate.
(実施の形態4)
本発明の一態様の半導体基板の作製方法で作製した半導体基板を含む半導体装置は、様々な電子機器に用いることができる。
(Embodiment 4)
A semiconductor device including the semiconductor substrate manufactured by the method for manufacturing a semiconductor substrate of one embodiment of the present invention can be used for various electronic devices.
その様な電子機器としては、ビデオカメラ、デジタルカメラ等のカメラ、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)などが挙げられる。それらの一例を図6に示す。 Such electronic devices include cameras such as video cameras and digital cameras, head mounted displays (goggles type displays), car navigation, projectors, car stereos, personal computers, personal digital assistants (mobile computers, mobile phones, electronic books, etc.) ) And the like. An example of them is shown in FIG.
また、マイクロプロセッサ、RFIDタグ、IDタグ、ICタグ、ICチップ、RFタグ、無線タグ、電子タグまたは無線チップとも呼ばれる非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置などにも本発明を適用することができる。 In addition, a semiconductor device having an arithmetic function capable of transmitting and receiving data without contact, also called a microprocessor, an RFID tag, an ID tag, an IC tag, an IC chip, an RF tag, a wireless tag, an electronic tag, or a wireless chip The present invention can also be applied.
図6(A)に示す携帯情報端末機器は、本体9201、表示部9202等を含んでいる。本発明の一態様を適用することによって、歩留まり良く携帯情報端末機器を提供することができる。
A portable information terminal device illustrated in FIG. 6A includes a
図6(B)に示すデジタルビデオカメラは、表示部9701、表示部9702等を含んでいる。本発明の一態様を適用することによって、歩留まり良くデジタルビデオカメラを得ることができる。
A digital video camera shown in FIG. 6B includes a
図6(C)に示す携帯電話機は、本体9101、表示部9102等を含んでいる。本発明の一態様を適用することによって、歩留まり良く携帯電話機を提供することができる。
A cellular phone shown in FIG. 6C includes a
図6(D)に示す携帯型のテレビジョン装置は、本体9301、表示部9302等を含んでいる。本発明の一態様を適用することによって、歩留まり良く携帯型のテレビジョン装置を提供することができる。またテレビジョン装置としては、携帯電話機などの携帯端末に搭載する小型のものから、持ち運びをすることができる中型のもの、また、大型のもの(例えば40インチ以上)まで、幅広いものに、本発明の一態様を適用することができる。
A portable television device illustrated in FIG. 6D includes a
図6(E)に示す携帯型のコンピュータは、本体9401、表示部9402等を含んでいる。本発明の一態様を適用することによって、歩留まり良く携帯型のコンピュータを提供することができる。
A portable computer illustrated in FIG. 6E includes a
100 基板
101 絶縁層
101a 絶縁層
101b 絶縁層
102 水素イオン
103 エッチング用ガス
104a 第1の深さ
104b 第2の深さ
105 脆化領域
106 接合層
106a 接合層
130 支持基板
131 単結晶半導体層
200 チャンバー壁
201 ステージ
202 ステージ軸
203 イオン源
204 バルブ
205 バルブ
206 イオン
207 エッチング用ガス供給部
208 加速電極
209 質量分析部
210 走査部
300 チャンバー壁
301 ステージ
302 ステージ軸
303 イオン源
304 バルブ
305 バルブ
306 イオン
307 エッチング用ガス供給部
500a 損傷領域
500b 損傷領域
500c 損傷領域
501a 脆化領域
501b 脆化領域
501c 脆化領域
502 破線
503 破線
504 破線
1205 単結晶半導体層
1206 単結晶半導体層
1207 ゲート絶縁層
1208 ゲート電極層
1209 ゲート電極層
1210 不純物元素
1211 マスク
1212a 第1のn型不純物領域
1212b 第1のn型不純物領域
1213 不純物元素
1214 マスク
1215a 第1のp型不純物領域
1215b 第1のp型不純物領域
1216a 側壁絶縁層
1216b 側壁絶縁層
1216c 側壁絶縁層
1216d 側壁絶縁層
1217 不純物元素
1218 マスク
1219a 第2のn型不純物領域
1219b 第2のn型不純物領域
1220a 第3のn型不純物領域
1220b 第3のn型不純物領域
1221 チャネル形成領域
1222 不純物元素
1223 マスク
1224a 第2のp型不純物領域
1224b 第2のp型不純物領域
1225a 第3のp型不純物領域
1224b 第3のp型不純物領域
1226 チャネル形成領域
1227 絶縁膜
1228 絶縁層
1229a 配線層
1231 トランジスタ
1232 トランジスタ
1233a ゲート絶縁層
9101 本体
9102 表示部
9201 本体
9202 表示部
9301 本体
9302 表示部
9401 本体
9402 表示部
9701 表示部
9702 表示部
100 substrate 101 insulating layer 101a insulating layer 101b insulating layer 102 hydrogen ion 103 etching gas 104a first depth 104b second depth 105 embrittlement region 106 bonding layer 106a bonding layer 130 supporting substrate 131 single crystal semiconductor layer 200 chamber Wall 201 Stage 202 Stage axis 203 Ion source 204 Valve 205 Valve 206 Ion 207 Etching gas supply unit 208 Acceleration electrode 209 Mass analysis unit 210 Scan unit 300 Chamber wall 301 Stage 302 Stage axis 303 Ion source 304 Valve 305 Valve 306 Ion 307 Etching Gas supply unit 500a Damaged region 500b Damaged region 500c Damaged region 501a Embrittlement region 501b Embrittlement region 501c Embrittlement region 502 Broken line 503 Broken line 504 Broken line 1205 Single crystal semiconductor 1206 Single crystal semiconductor layer 1207 Gate insulating layer 1208 Gate electrode layer 1209 Gate electrode layer 1210 Impurity element 1211 Mask 1212a First n-type impurity region 1212b First n-type impurity region 1213 Impurity element 1214 Mask 1215a First p-type impurity Region 1215b First p-type impurity region 1216a Side wall insulating layer 1216b Side wall insulating layer 1216c Side wall insulating layer 1216d Side wall insulating layer 1217 Impurity element 1218 Mask 1219a Second n-type impurity region 1219b Second n-type impurity region 1220a Third region n-type impurity region 1220b third n-type impurity region 1221 channel formation region 1222 impurity element 1223 mask 1224a second p-type impurity region 1224b second p-type impurity region 1225a third p-type impurity region 1 24b Third p-type impurity region 1226 Channel formation region 1227 Insulating film 1228 Insulating layer 1229a Wiring layer 1231 Transistor 1232 Transistor 1233a Gate insulating layer 9101 Main body 9102 Display portion 9201 Main body 9202 Display portion 9301 Main body 9302 Display portion 9401 Main body 9402 Display portion 9701 Display unit 9702 Display unit
Claims (2)
エッチングにより前記絶縁層の膜厚を薄くしつつ、前記絶縁層を介して前記単結晶半導体基板にイオン照射を行うことで、前記単結晶半導体基板の内部に脆化領域を形成し、
前記単結晶半導体基板の前記第1の面側に接合層を形成し、
前記単結晶半導体基板と、支持基板とを、前記接合層を介して貼り合わせ、
熱処理を行うことにより、前記脆化領域において前記単結晶半導体基板の一部を分離し、前記支持基板上に単結晶半導体層を形成する半導体基板の作製方法。 Forming an insulating layer on the first surface of the single crystal semiconductor substrate;
By performing ion irradiation on the single crystal semiconductor substrate through the insulating layer while reducing the thickness of the insulating layer by etching, an embrittled region is formed inside the single crystal semiconductor substrate,
Forming a bonding layer on the first surface side of the single crystal semiconductor substrate;
The single crystal semiconductor substrate and the support substrate are bonded together through the bonding layer,
A method for manufacturing a semiconductor substrate, in which a part of the single crystal semiconductor substrate is separated in the embrittlement region by heat treatment, and a single crystal semiconductor layer is formed over the supporting substrate.
前記絶縁層は、前記イオン照射によりプラズマ化されたエッチング用ガスを用いてエッチングされる半導体基板の作製方法。 In claim 1,
The method for manufacturing a semiconductor substrate, wherein the insulating layer is etched using an etching gas that has been turned into plasma by the ion irradiation.
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Applications Claiming Priority (1)
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---|---|
JP2012019125A JP2012019125A (en) | 2012-01-26 |
JP2012019125A5 JP2012019125A5 (en) | 2013-08-01 |
JP5618656B2 true JP5618656B2 (en) | 2014-11-05 |
Family
ID=45604139
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010156554A Expired - Fee Related JP5618656B2 (en) | 2010-07-09 | 2010-07-09 | Method for manufacturing semiconductor substrate |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5618656B2 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6162381B2 (en) * | 2012-02-29 | 2017-07-12 | 京セラ株式会社 | Composite board |
JP6110095B2 (en) * | 2012-03-29 | 2017-04-05 | 京セラ株式会社 | Composite board |
WO2013129572A1 (en) * | 2012-02-29 | 2013-09-06 | 京セラ株式会社 | Composite substrate |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001093334A1 (en) * | 2000-05-30 | 2001-12-06 | Shin-Etsu Handotai Co.,Ltd. | Method for producing bonded wafer and bonded wafer |
FR2868599B1 (en) * | 2004-03-30 | 2006-07-07 | Soitec Silicon On Insulator | OPTIMIZED SC1 CHEMICAL TREATMENT FOR CLEANING PLATELETS OF SEMICONDUCTOR MATERIAL |
EP1993127B1 (en) * | 2007-05-18 | 2013-04-24 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of SOI substrate |
US8101501B2 (en) * | 2007-10-10 | 2012-01-24 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
-
2010
- 2010-07-09 JP JP2010156554A patent/JP5618656B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2012019125A (en) | 2012-01-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130617 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130617 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140328 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140909 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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