JP5618656B2 - Method for manufacturing semiconductor substrate - Google Patents

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Description

絶縁表面に単結晶半導体膜が設けられた半導体基板の作製方法、及び該半導体基板を用いた半導体装置の作製方法に関する。 The present invention relates to a method for manufacturing a semiconductor substrate provided with a single crystal semiconductor film over an insulating surface, and a method for manufacturing a semiconductor device using the semiconductor substrate.

近年、バルク状のシリコンウエハに代わり、絶縁表面に単結晶半導体膜が設けられたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を使った集積回路が開発されている。絶縁表面上に形成された単結晶半導体膜の特長を活かすことで、集積回路中のトランジスタ同士を完全に分離して形成することができる。また、トランジスタを完全空乏型とすることができるため、高集積、高速駆動、低消費電圧など、付加価値の高い半導体集積回路を実現することができる。 In recent years, integrated circuits using an SOI (Silicon on Insulator) substrate in which a single crystal semiconductor film is provided on an insulating surface instead of a bulk silicon wafer have been developed. By utilizing the characteristics of the single crystal semiconductor film formed over the insulating surface, the transistors in the integrated circuit can be formed completely separated from each other. Further, since the transistor can be a fully depleted type, a semiconductor integrated circuit with high added value such as high integration, high speed driving, and low power consumption can be realized.

単結晶半導体膜の作製方法の一つとして、水素イオン注入剥離法が知られている（例えば、特許文献１）。水素イオン注入剥離法は、水素イオンを打ち込んで、脆化領域を形成した単結晶半導体基板を支持基板に貼り合わせ、熱処理によって、当該脆化領域から単結晶半導体基板と支持基板とを分断して、支持基板上に単結晶半導体膜を得る方法である。 As one method for manufacturing a single crystal semiconductor film, a hydrogen ion implantation separation method is known (for example, Patent Document 1). In the hydrogen ion implantation separation method, a single crystal semiconductor substrate in which an embrittled region is formed is bonded to a support substrate by implanting hydrogen ions, and the single crystal semiconductor substrate and the support substrate are separated from the embrittlement region by heat treatment. In this method, a single crystal semiconductor film is obtained over a supporting substrate.

一般的に、浸入深さに対する原子の分布形状（プロファイルとも記す）が急峻かつ深さ方向に狭いものになるように、イオンが注入（もしくはドーピング）されている構成が好ましいとされている。これは、原子濃度のプロファイルが急峻であると、脆化領域以外に注入されるイオンを低減できるため、支持基板上の単結晶半導体膜の損傷を軽減できるからである。また、単結晶半導体基板側に残る損傷領域が狭くなり、単結晶半導体基板の再生が容易になる。 In general, a configuration in which ions are implanted (or doped) is preferable so that an atomic distribution shape (also referred to as a profile) with respect to the penetration depth is steep and narrow in the depth direction. This is because when the atomic concentration profile is steep, ions implanted into regions other than the embrittled region can be reduced, so that damage to the single crystal semiconductor film over the supporting substrate can be reduced. In addition, the damaged region remaining on the single crystal semiconductor substrate side is narrowed, and the single crystal semiconductor substrate can be easily reproduced.

特開２０００−１２４０９２号公報Japanese Patent Application Laid-Open No. 2000-124092

しかし、浸入深さ方向における原子のプロファイルを急峻かつ深さ方向に狭いものにすることで、イオンの注入量の許容幅が狭くなる。また、浸入深さ方向における原子のプロファイルを急峻かつ深さ方向に狭いものにするには、イオン種割合や加速電圧などの制御が難しいという問題がある。 However, by making the atomic profile in the penetration depth direction steep and narrow in the depth direction, the allowable width of the ion implantation amount is narrowed. In addition, there is a problem that it is difficult to control the ion species ratio and the acceleration voltage in order to make the atomic profile in the penetration depth direction steep and narrow in the depth direction.

浸入深さ方向における原子のプロファイルを急峻かつ深さ方向に狭いものにすることで、以下に挙げるような不良が発生しやすくなる。例えば、イオンが過剰に注入されると、支持基板と貼り合わせる前の段階で、単結晶半導体基板に亀裂が入り、単結晶半導体膜が剥離してしまうことがある。または、イオンの注入量が不足すると、脆化領域の形成不良となり、孔欠陥や転写ムラが生じやすくなる。このような不良は、結果として、半導体素子や半導体装置の歩留まり低下の要因となる。 By making the atomic profile in the penetration depth direction steep and narrow in the depth direction, the following defects are likely to occur. For example, when ions are excessively implanted, the single crystal semiconductor substrate may be cracked and the single crystal semiconductor film may be peeled off before being attached to the supporting substrate. Alternatively, when the ion implantation amount is insufficient, formation of an embrittled region is poor, and hole defects and transfer unevenness are likely to occur. Such a defect results in a decrease in the yield of semiconductor elements and semiconductor devices.

そこで、本発明の一態様は、絶縁表面に欠陥の少ない単結晶半導体膜を有する半導体基板の、簡便な作製方法を提供することを課題の一つとする。また、本発明の一態様は、歩留まりの良い半導体装置の作製方法を提供することを課題の一つとする。 Thus, an object of one embodiment of the present invention is to provide a simple method for manufacturing a semiconductor substrate having a single crystal semiconductor film with few defects on an insulating surface. Another object of one embodiment of the present invention is to provide a method for manufacturing a semiconductor device with high yield.

上記課題は、表面に絶縁層を形成した単結晶半導体基板を用い、絶縁層をエッチングするステップと、該絶縁層を介してイオン照射を行うステップを組み合わせた半導体基板の作製方法により解決することができる。 The above problem can be solved by a method for manufacturing a semiconductor substrate, in which a single crystal semiconductor substrate having an insulating layer formed on a surface thereof is used, and a step of etching the insulating layer and a step of performing ion irradiation through the insulating layer are combined. it can.

本明細書中において、基板における、原子濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以上の領域を損傷領域という。本明細書中において、損傷領域中、原子濃度が１×１０２１ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下の領域を脆化領域という。 In this specification, a region having an atomic concentration of 1 × 10 18 atoms / cm 3 or more in the substrate is referred to as a damaged region. In this specification, a region having an atomic concentration of 1 × 10 21 atoms / cm 3 or more and 1 × 10 22 atoms / cm 3 or less in the damaged region is referred to as an embrittlement region.

本発明の一態様の半導体基板の作製方法を用いることで、脆化領域を深さ方向に広く形成することができる。 By using the method for manufacturing a semiconductor substrate of one embodiment of the present invention, the embrittled region can be formed wide in the depth direction.

脆化領域を深さ方向に広く形成することで、脆化領域中のある箇所で、単結晶半導体基板と支持基板が完全に分離できなかった際に、脆化領域中の他の箇所で分離を行うことができる。そのため、支持基板上の単結晶半導体膜の孔欠陥や転写ムラを防ぐことができる。したがって、本発明の一態様の半導体基板の作製方法を用いることで、絶縁表面に欠陥の少ない単結晶半導体膜を有する半導体基板を得ることができる。 By forming the embrittlement region widely in the depth direction, when the single crystal semiconductor substrate and the support substrate cannot be completely separated at a certain location in the embrittlement region, they are separated at other locations in the embrittlement region. It can be performed. Therefore, hole defects and transfer unevenness of the single crystal semiconductor film over the supporting substrate can be prevented. Therefore, by using the method for manufacturing a semiconductor substrate of one embodiment of the present invention, a semiconductor substrate having a single crystal semiconductor film with few defects on an insulating surface can be obtained.

さらに、本発明の一態様の半導体基板の作製方法を用いることで、脆化領域以外に注入されるイオンを低減できるため、損傷領域を深さ方向に狭く形成することができる。脆化領域以外に注入されるイオンを低減することで、支持基板上の単結晶半導体膜の損傷を軽減できる。さらに、単結晶半導体基板側に残る損傷領域が狭くなり、単結晶半導体基板の再生が容易になる。 Furthermore, by using the method for manufacturing a semiconductor substrate of one embodiment of the present invention, ions implanted into regions other than the embrittled region can be reduced; thus, a damaged region can be formed narrow in the depth direction. By reducing ions implanted into regions other than the embrittlement region, damage to the single crystal semiconductor film over the supporting substrate can be reduced. Further, the damaged region remaining on the single crystal semiconductor substrate side is narrowed, and the single crystal semiconductor substrate can be easily reproduced.

具体的には、本発明の一態様は、単結晶半導体基板の表面に絶縁層を形成し、絶縁層をエッチングしながら、絶縁層を介して単結晶半導体基板にイオン照射を行うことで、脆化領域を形成し、単結晶半導体基板のイオン照射を行った面に接合層を形成し、単結晶半導体基板と、支持基板とを、接合層を介して貼り合わせ、熱処理を行うことにより、脆化領域内に劈開面を形成して、単結晶半導体基板の一部を分離する、半導体基板の作製方法である。 Specifically, according to one embodiment of the present invention, an insulating layer is formed on a surface of a single crystal semiconductor substrate, and the single crystal semiconductor substrate is subjected to ion irradiation through the insulating layer while etching the insulating layer. Forming a bonding region on the surface of the single crystal semiconductor substrate that has been subjected to ion irradiation, bonding the single crystal semiconductor substrate and the supporting substrate through the bonding layer, and performing heat treatment, This is a method for manufacturing a semiconductor substrate, in which a cleavage plane is formed in the formation region and a part of the single crystal semiconductor substrate is separated.

上記半導体基板の作製方法は、絶縁層をエッチングしながらイオン照射を行うことで、イオンの浸入深さを変えることができる。したがって、特にイオンの照射条件を変化させる必要が無いため、イオンの浸入深さを変えることが容易である。例えば、一定の加速電圧でイオン照射を行っても良い。さらに、加速電圧の変化と絶縁層のエッチングを併用することで、イオンの注入量や浸入深さを簡便に調整することができる。よって、所望の原子のプロファイルを容易に得ることができる。 In the method for manufacturing the semiconductor substrate, ion penetration can be changed by performing ion irradiation while etching the insulating layer. Therefore, it is not necessary to change the ion irradiation condition, and it is easy to change the ion penetration depth. For example, ion irradiation may be performed with a constant acceleration voltage. Furthermore, the combined use of the change in acceleration voltage and the etching of the insulating layer makes it possible to easily adjust the ion implantation amount and the penetration depth. Therefore, a desired atomic profile can be easily obtained.

上記半導体基板の作製方法を用いることで、損傷領域を狭く、かつ、損傷領域のうち脆化領域は広く形成することができる。さらに、脆化領域よりも高い原子濃度（１×１０２２ａｔｏｍｓ／ｃｍ３より高い原子濃度）を有する領域が形成されることを抑制できるため、支持基板と貼り合わせる前の段階で、単結晶半導体基板に亀裂が入り、単結晶半導体膜が剥離することを防ぐことができる。 By using the above method for manufacturing a semiconductor substrate, a damaged region can be narrowed and an embrittled region can be formed widely in the damaged region. Further, since formation of a region having an atomic concentration higher than that of the embrittled region (atomic concentration higher than 1 × 10 22 atoms / cm 3 ) can be suppressed, a single crystal semiconductor is bonded to the supporting substrate before bonding. It can be prevented that the substrate is cracked and the single crystal semiconductor film is separated.

別の本発明の一態様は、単結晶半導体基板の表面に絶縁層を形成し、絶縁層を介して単結晶半導体基板に第１のイオン照射を行った後、絶縁層をエッチングするステップと、単結晶半導体基板に第２のイオン照射を行うステップを交互に１回以上行うことで、脆化領域を形成し、単結晶半導体基板のイオン照射を行った面に接合層を形成し、単結晶半導体基板と、支持基板とを、接合層を介して貼り合わせ、熱処理を行うことにより、脆化領域内に劈開面を形成して、単結晶半導体基板の一部を分離する、半導体基板の作製方法である。 Another embodiment of the present invention is a method in which an insulating layer is formed on a surface of a single crystal semiconductor substrate, and after the first ion irradiation is performed on the single crystal semiconductor substrate through the insulating layer, the insulating layer is etched. The step of performing second ion irradiation on the single crystal semiconductor substrate is alternately performed once or more to form an embrittled region, and a bonding layer is formed on the surface of the single crystal semiconductor substrate on which the ion irradiation is performed. A semiconductor substrate and a supporting substrate are bonded to each other through a bonding layer, and heat treatment is performed, whereby a cleavage plane is formed in the embrittled region and a part of the single crystal semiconductor substrate is separated. Is the method.

上記半導体基板の作製方法は、それぞれのイオン照射ごとに介する絶縁層の厚さが異なるため、例えば、全てのイオン照射を同じ加速電圧で行うことで、イオンの照射条件を変化させることなく、容易にイオンの浸入深さを変えることができる。さらに、複数のイオン照射を、いくつかの異なる加速電圧で行うことで、イオンの注入量や浸入深さを適宜選択できるため、原子の多様なプロファイルを容易に得ることができる。 Since the semiconductor substrate manufacturing method differs in the thickness of the insulating layer through each ion irradiation, for example, by performing all ion irradiation at the same acceleration voltage, it is easy without changing the ion irradiation conditions. The penetration depth of ions can be changed. Furthermore, since a plurality of ion irradiations are performed at several different acceleration voltages, the ion implantation amount and penetration depth can be selected as appropriate, so that various atomic profiles can be easily obtained.

上記半導体基板の作製方法を用いることで、損傷領域を狭く、かつ、損傷領域のうち脆化領域は広く形成することができる。さらに、脆化領域よりも高い原子濃度（１×１０２２ａｔｏｍｓ／ｃｍ３より高い原子濃度）を有する領域が形成されることを抑制できるため、支持基板と貼り合わせる前の段階で、単結晶半導体基板に亀裂が入り、単結晶半導体膜が剥離することを防ぐことができる。 By using the above method for manufacturing a semiconductor substrate, a damaged region can be narrowed and an embrittled region can be formed widely in the damaged region. Further, since formation of a region having an atomic concentration higher than that of the embrittled region (atomic concentration higher than 1 × 10 22 atoms / cm 3 ) can be suppressed, a single crystal semiconductor is bonded to the supporting substrate before bonding. It can be prevented that the substrate is cracked and the single crystal semiconductor film is separated.

単結晶半導体基板において、支持基板と貼り合わせる面は、平坦かつ、親水性であることが望ましい。よって、接合層を形成することで、該支持基板と貼り合わせる面の平坦性や親水性を向上させることが好ましい。 In the single crystal semiconductor substrate, a surface to be attached to the supporting substrate is preferably flat and hydrophilic. Therefore, it is preferable to improve the flatness and hydrophilicity of the surface to be bonded to the supporting substrate by forming a bonding layer.

上記半導体基板の作製方法では、該接合層を介して単結晶半導体基板と支持基板とを貼り合わせたが、該絶縁層が接合層を兼ねても良い。また、該絶縁層を該エッチングもしくは別のエッチング等で除去した後、単結晶半導体基板の表面に接合層を形成しても良い。 In the above method for manufacturing a semiconductor substrate, the single crystal semiconductor substrate and the supporting substrate are attached to each other with the bonding layer interposed therebetween, but the insulating layer may also serve as the bonding layer. Further, after the insulating layer is removed by the etching or another etching, a bonding layer may be formed on the surface of the single crystal semiconductor substrate.

上記半導体基板の作製方法において、第２のイオン照射は、該絶縁層を介して行っても良い。また、該絶縁層を全てエッチングしてから、第２のイオン照射を行っても良い。 In the above method for manufacturing a semiconductor substrate, the second ion irradiation may be performed through the insulating layer. Alternatively, the second ion irradiation may be performed after the insulating layer is etched.

上記半導体基板の作製方法において、脆化領域を複数形成しても良い。脆化領域を複数有することで、１つの領域において単結晶半導体基板と支持基板が完全に分離できなかった際に、他の領域で分離を行うことができる。そのため、支持基板上の単結晶半導体膜の孔欠陥や転写ムラを防ぐことができる。したがって、絶縁表面に欠陥の少ない単結晶半導体膜を有する半導体基板を得ることができる。なお、脆化領域を複数有する場合、それぞれの領域間の距離は、狭い方が好ましい。 In the above method for manufacturing a semiconductor substrate, a plurality of embrittled regions may be formed. By including a plurality of embrittlement regions, when the single crystal semiconductor substrate and the supporting substrate cannot be completely separated in one region, separation can be performed in another region. Therefore, hole defects and transfer unevenness of the single crystal semiconductor film over the supporting substrate can be prevented. Accordingly, a semiconductor substrate having a single crystal semiconductor film with few defects on an insulating surface can be obtained. Note that when there are a plurality of embrittled regions, it is preferable that the distance between the regions be narrow.

本発明の一態様は、上記半導体基板の作製方法を用いて形成する半導体基板を含む、半導体装置の作製方法である。 One embodiment of the present invention is a method for manufacturing a semiconductor device including a semiconductor substrate formed using the above-described method for manufacturing a semiconductor substrate.

本発明の一態様は、絶縁表面に単結晶半導体膜が設けられた半導体基板の、簡便な作製方法を提供することができる。また、本発明の一態様は、歩留まりの良い半導体装置の作製方法を提供することができる。 One embodiment of the present invention can provide a simple method for manufacturing a semiconductor substrate in which a single crystal semiconductor film is provided over an insulating surface. One embodiment of the present invention can provide a method for manufacturing a semiconductor device with high yield.

本発明の一態様の半導体基板の作製方法の一例を示す図。10A and 10B illustrate an example of a method for manufacturing a semiconductor substrate of one embodiment of the present invention. 本発明の一態様の半導体基板の作製方法の一例を示す図。10A and 10B illustrate an example of a method for manufacturing a semiconductor substrate of one embodiment of the present invention. 実施の形態に係る水素イオン照射手段の一例を示す図。The figure which shows an example of the hydrogen ion irradiation means which concerns on embodiment. 本発明の一態様を適用した半導体装置の作製方法の一例を示す図。10A and 10B illustrate an example of a method for manufacturing a semiconductor device to which an embodiment of the present invention is applied. 本発明の一態様を適用した半導体装置の作製方法の一例を示す図。10A and 10B illustrate an example of a method for manufacturing a semiconductor device to which an embodiment of the present invention is applied. 本発明の一態様を適用した電子機器の一例を示す図。18A and 18B each illustrate an example of an electronic device to which one embodiment of the present invention is applied. 本発明の一態様の半導体基板の作製方法の一例を示す図。10A and 10B illustrate an example of a method for manufacturing a semiconductor substrate of one embodiment of the present invention. 本発明の一態様を用いて得られる水素原子のプロファイルの一例を示す模式図。FIG. 3 is a schematic diagram illustrating an example of a hydrogen atom profile obtained using one embodiment of the present invention.

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。 Embodiments will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below. Note that in structures of the invention described below, the same portions or portions having similar functions are denoted by the same reference numerals in different drawings, and description thereof is not repeated.

（実施の形態１）
本実施の形態では、本発明の一態様の半導体基板の作製方法について図１、及び図２を用いて説明する。 (Embodiment 1)
In this embodiment, a method for manufacturing a semiconductor substrate of one embodiment of the present invention will be described with reference to FIGS.

まず、単結晶半導体基板１００（単に、基板１００とも記す）を準備する（図１（Ａ））。 First, a single crystal semiconductor substrate 100 (also simply referred to as a substrate 100) is prepared (FIG. 1A).

単結晶半導体基板１００としては、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板等の第１４族元素でなる単結晶半導体基板、またはガリウム・ヒ素、インジウム・リン等からなる化合物半導体基板を用いることができる。市販の単結晶シリコン基板としては、直径５インチ（約１２５ｍｍ）、直径６インチ（約１５０ｍｍ）、直径８インチ（約２００ｍｍ）、直径１２インチ（約３００ｍｍ）、直径１６インチ（約４００ｍｍ）サイズの円形のものが代表的であり、いずれのサイズの単結晶シリコン基板も用いることができる。なお、単結晶半導体基板１００の形状は円形に限られず、矩形状等に加工して用いることも可能である。本実施の形態では、単結晶半導体基板１００として、単結晶シリコン基板を用いた場合について説明する。 As the single crystal semiconductor substrate 100, a single crystal semiconductor substrate made of a Group 14 element such as a single crystal silicon substrate, a single crystal germanium substrate, a single crystal silicon germanium substrate, or a compound semiconductor substrate made of gallium / arsenic, indium / phosphorus, etc. Can be used. Commercially available single crystal silicon substrates have a diameter of 5 inches (about 125 mm), a diameter of 6 inches (about 150 mm), a diameter of 8 inches (about 200 mm), a diameter of 12 inches (about 300 mm), and a diameter of 16 inches (about 400 mm). A circular substrate is typical, and any size single crystal silicon substrate can be used. Note that the shape of the single crystal semiconductor substrate 100 is not limited to a circle, and the single crystal semiconductor substrate 100 can be processed into a rectangular shape or the like. In this embodiment, the case where a single crystal silicon substrate is used as the single crystal semiconductor substrate 100 will be described.

次に、単結晶半導体基板１００の表面に絶縁層１０１ａを形成する（図１（Ｂ））。 Next, an insulating layer 101a is formed on the surface of the single crystal semiconductor substrate 100 (FIG. 1B).

絶縁層１０１ａを形成する前に、希フッ酸を用いて単結晶半導体基板１００を洗浄するとよい。このとき、希フッ酸とオゾン水を交互に吐出して洗浄してもよい。必要に応じて、超音波洗浄や２流体ジェット洗浄を組み合わせることが好ましい。超音波洗浄は、メガヘルツ超音波洗浄（メガソニック洗浄）が好ましい。洗浄により、単結晶半導体基板表面の異物、有機汚染を低減し、絶縁層１０１ａを均一に形成することが可能となる。 Before the insulating layer 101a is formed, the single crystal semiconductor substrate 100 may be washed with dilute hydrofluoric acid. At this time, cleaning may be performed by alternately discharging dilute hydrofluoric acid and ozone water. If necessary, it is preferable to combine ultrasonic cleaning and two-fluid jet cleaning. The ultrasonic cleaning is preferably megahertz ultrasonic cleaning (megasonic cleaning). By cleaning, foreign matter and organic contamination on the surface of the single crystal semiconductor substrate can be reduced, and the insulating layer 101a can be formed uniformly.

絶縁層１０１ａを形成する材料の具体例としては、酸化シリコンが挙げられる。絶縁層１０１ａに用いることのできる別の材料としては、例えば、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウムなどが挙げられる。 As a specific example of a material for forming the insulating layer 101a, silicon oxide can be given. Examples of other materials that can be used for the insulating layer 101a include silicon nitride, silicon oxynitride, silicon nitride oxide, aluminum oxide, aluminum nitride, aluminum oxynitride, aluminum nitride oxide, and hafnium oxide.

絶縁層１０１ａの形成方法の具体例としては、熱酸化法、ＣＶＤ法、スパッタリング法などが挙げられる。 Specific examples of a method for forming the insulating layer 101a include a thermal oxidation method, a CVD method, and a sputtering method.

例えば、熱酸化法を用いて酸化シリコン層を絶縁層１０１ａとして形成する場合には、主成分のガスを酸素として、ハロゲンを含む酸化性雰囲気中で熱酸化することが好ましい。例えば、塩素を含む酸化性雰囲気中で単結晶半導体基板１００に熱酸化処理を行うことにより、塩素酸化された絶縁層１０１ａを形成する。この場合、絶縁層１０１ａは、塩素原子を含有する絶縁層となる。絶縁層１０１ａ中に含有された塩素原子は、歪みを形成する。その結果、絶縁層１０１ａの水分に対する吸収割合が向上し、拡散速度が増大する。つまり、絶縁層１０１ａ表面に水分が存在する場合に、当該表面に存在する水分を絶縁層１０１ａ中に素早く吸収し、拡散させることができる。 For example, in the case where a silicon oxide layer is formed as the insulating layer 101a using a thermal oxidation method, it is preferable to perform thermal oxidation in an oxidizing atmosphere containing halogen using oxygen as a main component gas. For example, by performing thermal oxidation treatment on the single crystal semiconductor substrate 100 in an oxidizing atmosphere containing chlorine, the insulating layer 101a subjected to chlorine oxidation is formed. In this case, the insulating layer 101a is an insulating layer containing chlorine atoms. Chlorine atoms contained in the insulating layer 101a form strain. As a result, the moisture absorption rate of the insulating layer 101a is improved, and the diffusion rate is increased. That is, when moisture is present on the surface of the insulating layer 101a, moisture present on the surface can be quickly absorbed and diffused into the insulating layer 101a.

熱酸化処理の条件の一例としては、酸素に対し塩化水素を０．５〜１０体積％（代表的には３体積％）の割合で含む酸化性雰囲気中で、９００℃〜１１５０℃の温度（代表的には１０００℃）で行うことができる。処理時間は０．１〜６時間、好ましくは０．５〜１時間とすればよい。 As an example of conditions for the thermal oxidation treatment, a temperature of 900 ° C. to 1150 ° C. in an oxidizing atmosphere containing hydrogen chloride at a ratio of 0.5 to 10% by volume (typically 3% by volume) with respect to oxygen ( Typically, it can be performed at 1000 ° C.). The treatment time may be 0.1 to 6 hours, preferably 0.5 to 1 hour.

絶縁層１０１ａの膜厚は、イオン照射時の加速電圧や、所望のイオンの浸入深さ等を考慮し、適宜定めれば良い。例えば、熱酸化処理により形成される酸化膜の膜厚は、１０ｎｍ〜１０００ｎｍ（好ましくは５０ｎｍ〜２００ｎｍ）、例えば１００ｎｍとすれば良い。 The thickness of the insulating layer 101a may be determined as appropriate in consideration of an acceleration voltage at the time of ion irradiation, a desired ion penetration depth, and the like. For example, the thickness of the oxide film formed by the thermal oxidation treatment may be 10 nm to 1000 nm (preferably 50 nm to 200 nm), for example, 100 nm.

イオン照射前に、純水を用いて絶縁層１０１ａの表面を洗浄してもよい。このとき、純水の代わりにオゾン水を用いてもよい。あるいは超音波洗浄、２流体ジェット洗浄を組み合わせてもよい。超音波洗浄は、メガヘルツ超音波洗浄（メガソニック洗浄）が好ましい。ただし、希フッ酸洗浄を行うと、絶縁層１０１ａ表面が疎水性となり、支持基板との貼り合わせに不良が生じることがある。そのため、希フッ酸洗浄を用いない方が好ましい。洗浄により、絶縁層１０１ａ表面の異物、有機汚染を低減できる。 Before the ion irradiation, the surface of the insulating layer 101a may be cleaned with pure water. At this time, ozone water may be used instead of pure water. Alternatively, ultrasonic cleaning and two-fluid jet cleaning may be combined. The ultrasonic cleaning is preferably megahertz ultrasonic cleaning (megasonic cleaning). However, when diluted hydrofluoric acid cleaning is performed, the surface of the insulating layer 101a becomes hydrophobic, and bonding with the supporting substrate may be defective. Therefore, it is preferable not to use dilute hydrofluoric acid cleaning. By cleaning, foreign matter and organic contamination on the surface of the insulating layer 101a can be reduced.

次に、基板１００の表面にエッチング用ガス１０３を流しながら、絶縁層１０１ａを介して運動エネルギーを有する水素イオン１０２を単結晶半導体基板１００全面に照射する。このとき、イオン照射と同時に、絶縁層１０１ａに対してエッチングを行う。 Next, the entire surface of the single crystal semiconductor substrate 100 is irradiated with hydrogen ions 102 having kinetic energy through the insulating layer 101 a while flowing the etching gas 103 over the surface of the substrate 100. At this time, the insulating layer 101a is etched simultaneously with the ion irradiation.

本実施の形態では、照射するイオンに水素イオンを用いたが、照射するイオンは水素イオンに限らず、ヘリウムイオン等を用いても良い。 In this embodiment, hydrogen ions are used as the ions to be irradiated. However, the ions to be irradiated are not limited to hydrogen ions, and helium ions or the like may be used.

絶縁層１０１ａのエッチングは、イオン照射によりプラズマ化されたエッチング用ガス１０３を用いて行うことができる。基板１００を覆う絶縁層１０１ａの表面付近のエッチング用ガス１０３は、イオン照射によりラジカル化され、基板１００上の絶縁層１０１ａをエッチングできる。 The insulating layer 101a can be etched using an etching gas 103 that is turned into plasma by ion irradiation. The etching gas 103 in the vicinity of the surface of the insulating layer 101a covering the substrate 100 is radicalized by ion irradiation, and the insulating layer 101a on the substrate 100 can be etched.

本明細書において、単結晶半導体基板の表面からイオンが最も高い頻度で注入される位置までの深さを、ピークの深さと呼ぶ。イオン照射開始直後のピークの深さを、図１（Ｃ）の第１の深さ１０４ａに図示する。その後、エッチングによって絶縁層１０１ａが薄くなるにつれ、水素イオン１０２の浸入深さは深くなり、絶縁層１０１ａの厚みが絶縁層１０１ｂの厚みまで減少することにより、第１の深さ１０４ａよりも深い第２の深さ１０４ｂにピークの深さが到達する（図１（Ｄ））。このように絶縁層１０１ａをエッチングしながらイオンを照射することで、ピークの深さを変化することができる。 In this specification, the depth from the surface of the single crystal semiconductor substrate to the position where ions are most frequently implanted is referred to as a peak depth. The peak depth immediately after the start of ion irradiation is shown as the first depth 104a in FIG. After that, as the insulating layer 101a is thinned by etching, the penetration depth of the hydrogen ions 102 becomes deeper, and the thickness of the insulating layer 101a is reduced to the thickness of the insulating layer 101b, so that the depth deeper than the first depth 104a. The depth of the peak reaches a depth 104b of 2 (FIG. 1D). By irradiating ions while etching the insulating layer 101a in this manner, the peak depth can be changed.

なお、本実施の形態において、水素原子濃度が１×１０１８ａｔｏｍｓ／ｃｍ３以上の領域を損傷領域という。さらに、損傷領域中、水素原子濃度が１×１０２１ａｔｏｍｓ／ｃｍ３以上１×１０２２ａｔｏｍｓ／ｃｍ３以下の領域を脆化領域１０５という。 Note that in this embodiment, a region having a hydrogen atom concentration of 1 × 10 18 atoms / cm 3 or more is referred to as a damaged region. Further, a region having a hydrogen atom concentration of 1 × 10 21 atoms / cm 3 or more and 1 × 10 22 atoms / cm 3 or less in the damaged region is referred to as an embrittlement region 105.

損傷領域における、脆化領域の割合を高めることで、脆化領域中のある箇所で、単結晶半導体基板と支持基板が完全に分離できなかった際に、脆化領域中の他の箇所で分離を行うことができる。そのため、支持基板上の単結晶半導体膜の孔欠陥や転写ムラを防ぐことができる。したがって、絶縁表面に欠陥の少ない単結晶半導体膜を有する半導体基板を得ることができる。 By increasing the proportion of the embrittled region in the damaged region, when the single crystal semiconductor substrate and the support substrate cannot be completely separated at a certain location in the embrittled region, they are separated at other locations in the embrittled region. It can be performed. Therefore, hole defects and transfer unevenness of the single crystal semiconductor film over the supporting substrate can be prevented. Accordingly, a semiconductor substrate having a single crystal semiconductor film with few defects on an insulating surface can be obtained.

後に、単結晶半導体基板１００から分離して形成する単結晶半導体層１３１の厚さは、脆化領域の深さ、及び深さ方向の厚さで調節できる。例えば、単結晶半導体層１３１の厚さとしては、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下となるように、脆化領域の深さ、及び深さ方向の厚さを調節すればよい。 After that, the thickness of the single crystal semiconductor layer 131 formed separately from the single crystal semiconductor substrate 100 can be adjusted by the depth of the embrittled region and the thickness in the depth direction. For example, the depth of the embrittlement region and the thickness in the depth direction may be adjusted so that the thickness of the single crystal semiconductor layer 131 is 10 nm to 500 nm, preferably 50 nm to 200 nm.

絶縁層１０１ａのエッチングに用いることができるエッチング用ガスとしては、絶縁層１０１ａに用いる材料に合わせて適宜選択して用いることができる。例えば、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガス、酸素等を適宜用いることができる。 An etching gas that can be used for etching the insulating layer 101a can be selected as appropriate depending on the material used for the insulating layer 101a. For example, a chlorine-based gas typified by Cl 2 , BCl 3 , SiCl 4 or CCl 4 , a fluorine-based gas typified by CF 4 , SF 6 or NF 3 , oxygen, or the like can be used as appropriate.

また、図１（Ｄ）では、エッチングを用いて絶縁層１０１ａを薄くする場合を示したが、エッチングされる面の絶縁層１０１ａを完全に除去しても良い。 Further, although FIG. 1D illustrates the case where the insulating layer 101a is thinned by etching, the insulating layer 101a on the surface to be etched may be completely removed.

次に、単結晶半導体基板１００における、後に支持基板と貼り合わせる面上に接合層１０６ａを形成する（図１（Ｅ））。 Next, a bonding layer 106a is formed over a surface of the single crystal semiconductor substrate 100 which is to be bonded to a supporting substrate later (FIG. 1E).

接合層１０６ａを形成する材料の具体例としては、酸化シリコンが挙げられる。接合層１０６ａに用いることのできる別の材料としては、例えば、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウムなどが挙げられる。 As a specific example of a material for forming the bonding layer 106a, silicon oxide can be given. Examples of other materials that can be used for the bonding layer 106a include silicon nitride, silicon oxynitride, silicon nitride oxide, aluminum oxide, aluminum nitride, aluminum oxynitride, aluminum nitride oxide, and hafnium oxide.

接合層１０６ａの形成方法の具体例としては、ＣＶＤ法、スパッタリング法などが挙げられる。 Specific examples of a method for forming the bonding layer 106a include a CVD method and a sputtering method.

単結晶半導体基板において、支持基板と貼り合わせる面に、絶縁層が残っており、絶縁層が接合層１０６ａを兼ねることができる場合は、接合層１０６ａは形成しなくても良い。単結晶半導体基板において、支持基板と貼り合わせる面は、平坦かつ、親水性であることが望ましい。よって、接合層１０６ａを形成することで、該支持基板と貼り合わせる面の平坦性や親水性を向上させても良い。 In the case where the insulating layer remains on the surface to be bonded to the supporting substrate in the single crystal semiconductor substrate and the insulating layer can also serve as the bonding layer 106a, the bonding layer 106a is not necessarily formed. In the single crystal semiconductor substrate, a surface to be attached to the supporting substrate is preferably flat and hydrophilic. Therefore, the flatness and hydrophilicity of the surface to be bonded to the supporting substrate may be improved by forming the bonding layer 106a.

単結晶半導体基板において、支持基板と貼り合わせる面に、絶縁層が残っている場合、接合層１０６ａは、絶縁層上に形成しても良い。または、エッチングにより絶縁層を完全に除去してから、接合層１０６ａを形成しても良い。 In the case where the insulating layer remains on the surface of the single crystal semiconductor substrate to be bonded to the supporting substrate, the bonding layer 106a may be formed over the insulating layer. Alternatively, the bonding layer 106a may be formed after the insulating layer is completely removed by etching.

水素イオン照射は、イオンドーピング装置によるイオンドーピング法でも、イオン注入装置によるイオン注入法でも行うことができる。図３（Ａ）にイオン注入装置の一例、図３（Ｂ）にイオンドーピング装置の一例を示す。 The hydrogen ion irradiation can be performed by an ion doping method using an ion doping apparatus or an ion implantation method using an ion implantation apparatus. FIG. 3A shows an example of an ion implantation apparatus, and FIG. 3B shows an example of an ion doping apparatus.

イオン注入装置は、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する装置（質量分離型の装置）である。図３（Ａ）に示すイオン注入装置は、チャンバー壁２００、ステージ２０１、ステージ軸２０２、イオン２０６を照射するイオン源２０３、基板搬送室に至るバルブ２０４、真空ポンプに至るバルブ２０５、エッチング用ガス供給部２０７、加速電極２０８、質量分析部２０９、走査部２１０を有する。 An ion implantation apparatus is an apparatus (mass separation type apparatus) that mass-separates ion species in plasma and irradiates a target object with ion species having a specific mass. The ion implantation apparatus shown in FIG. 3A includes a chamber wall 200, a stage 201, a stage shaft 202, an ion source 203 that irradiates ions 206, a valve 204 that leads to a substrate transfer chamber, a valve 205 that leads to a vacuum pump, and an etching gas. A supply unit 207, an acceleration electrode 208, a mass analysis unit 209, and a scanning unit 210 are included.

ステージ２０１は、左右にスライドさせることができ、ステージ２０１上の単結晶半導体基板１００の面内に均一にイオン２０６が照射されるよう、スキャンさせることができる。 The stage 201 can be slid left and right, and can be scanned so that the ions 206 are evenly irradiated onto the surface of the single crystal semiconductor substrate 100 on the stage 201.

イオン源２０３で、イオン化された元素は、引き出し電極（図示しない）により引き出され、質量分析部２０９に入る。質量分析部２０９は、イオン源２０３で生成されたイオンのうち、所定の質量のイオンを質量分析によって選別する。該選別されたイオンは、加速電極２０８によって所定の注入エネルギーに加速する。加速されたイオン２０６は、走査部２１０を通って基板１００に注入される。 Elements ionized by the ion source 203 are extracted by an extraction electrode (not shown) and enter the mass analysis unit 209. The mass analysis unit 209 selects ions having a predetermined mass among the ions generated by the ion source 203 by mass analysis. The selected ions are accelerated to a predetermined implantation energy by the acceleration electrode 208. The accelerated ions 206 are implanted into the substrate 100 through the scanning unit 210.

基板はイオンを照射されることによって、正の電荷を与えられ電気的に帯電する（チャージアップ）。チャージアップを防ぐため、エレクトロフラッドガンやプラズマフラッドガンを用いて、エネルギーの低い電子を基板に供給し、基板の帯電を中和させることが好ましい。 When the substrate is irradiated with ions, it is given a positive charge and is electrically charged (charge up). In order to prevent charge-up, it is preferable to supply electrons with low energy to the substrate using an electro flood gun or a plasma flood gun to neutralize the charging of the substrate.

絶縁層のエッチングは、イオン照射によりプラズマ化されたエッチング用ガスを用いて行うことができる。基板１００を覆う絶縁層の表面付近のエッチング用ガスは、イオン照射によりラジカル化され、基板１００上の絶縁層をエッチングできる。また、絶縁層のエッチングは、エレクトロフラッドガンやプラズマフラッドガンによりプラズマ化されたエッチング用ガスを用いて行うことができる。基板１００を覆う絶縁層の表面付近のエッチング用ガスは、エレクトロフラッドガン（又はプラズマフラッドガン）によりラジカル化され、基板１００上の絶縁層をエッチングできる。 The insulating layer can be etched using an etching gas that has been turned into plasma by ion irradiation. The etching gas in the vicinity of the surface of the insulating layer covering the substrate 100 is radicalized by ion irradiation, and the insulating layer on the substrate 100 can be etched. In addition, the insulating layer can be etched using an etching gas that has been made plasma by an electroflood gun or a plasma flood gun. The etching gas near the surface of the insulating layer covering the substrate 100 is radicalized by an electroflood gun (or plasma flood gun), and the insulating layer on the substrate 100 can be etched.

イオンドーピング装置は、プロセスガスをプラズマ励起して生成された全てのイオン種をチャンバー内に配置された被処理体に照射する非質量分離型の装置である。図３（Ｂ）に示すイオンドーピング装置は、チャンバー壁３００、ステージ３０１、ステージ軸３０２、イオン３０６を照射するイオン源３０３、基板搬送室に至るバルブ３０４、真空ポンプに至るバルブ３０５、エッチング用ガス供給部３０７を有する。 The ion doping apparatus is a non-mass separation type apparatus that irradiates an object to be processed disposed in a chamber with all ion species generated by plasma excitation of a process gas. An ion doping apparatus illustrated in FIG. 3B includes a chamber wall 300, a stage 301, a stage shaft 302, an ion source 303 that irradiates ions 306, a valve 304 that reaches a substrate transfer chamber, a valve 305 that reaches a vacuum pump, and an etching gas. A supply unit 307 is provided.

イオン源３０３から照射されるイオン３０６は、直進成分のみ抽出し、線状に成形されて基板１００に入射する。ステージ３０１は、左右にスライドさせることができ、ステージ３０１上の単結晶半導体基板１００の面内に均一にイオン３０６が照射されるよう、スキャンさせることができる。このような方法を採ることで、大面積の基板にも、均一性よく水素イオンを照射することができる。 The ions 306 irradiated from the ion source 303 extract only a straight component, are formed into a linear shape, and enter the substrate 100. The stage 301 can be slid left and right, and can be scanned so that the ions 306 are evenly irradiated onto the surface of the single crystal semiconductor substrate 100 on the stage 301. By adopting such a method, even a large-area substrate can be irradiated with hydrogen ions with good uniformity.

イオンドーピング装置においても、前述のイオン注入装置と同様の方法で、エッチングを行うことができる。したがって、イオン照射によりプラズマ化されたエッチング用ガスを用いることで、イオン照射と同時に絶縁層のエッチングを行うことができる。さらに、エレクトロフラッドガン（又はプラズマフラッドガン）によりプラズマ化されたエッチング用ガスを用いることで、イオン照射とは別のタイミングで絶縁層のエッチングを行うことができる。 In the ion doping apparatus, etching can be performed by the same method as that of the above-described ion implantation apparatus. Therefore, the etching of the insulating layer can be performed at the same time as the ion irradiation by using the etching gas converted into plasma by the ion irradiation. Furthermore, the etching of the insulating layer can be performed at a timing different from ion irradiation by using an etching gas that has been converted into plasma by an electroflood gun (or a plasma flood gun).

次に、図２を用いて単結晶半導体基板の単結晶半導体層を、支持基板に転載する方法を説明する。 Next, a method for transferring the single crystal semiconductor layer of the single crystal semiconductor substrate to the supporting substrate will be described with reference to FIGS.

まずは、支持基板１３０を準備する（図２（Ａ））。支持基板１３０を用いるに際し、支持基板１３０の表面を予め洗浄しておくことが好ましい。具体的には、支持基板１３０の表面を、塩酸過水（ＨＰＭ）、硫酸過水（ＳＰＭ）、アンモニア過水（ＡＰＭ）、希フッ酸（ＤＨＦ）等を用いて超音波洗浄を行う。このような洗浄処理を行うことによって、支持基板１３０表面の平坦化の実現や残存する研磨粒子の除去ができる。 First, the support substrate 130 is prepared (FIG. 2A). When using the support substrate 130, it is preferable to clean the surface of the support substrate 130 in advance. Specifically, the surface of the support substrate 130 is subjected to ultrasonic cleaning using hydrochloric acid / hydrogen peroxide (HPM), sulfuric acid / hydrogen peroxide (SPM), ammonia / hydrogen peroxide (APM), dilute hydrofluoric acid (DHF), or the like. By performing such a cleaning process, the surface of the support substrate 130 can be planarized and the remaining abrasive particles can be removed.

支持基板１３０としては、絶縁基板を用いることが好ましい。絶縁基板の具体例としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種のガラス基板や、石英基板、セラミック基板、サファイア基板、プラスチック基板が挙げられる。また、支持基板１３０として単結晶半導体基板（例えば、単結晶シリコン基板）や多結晶半導体基板（例えば、多結晶シリコン基板）を用いることも可能であるが、量産性やコストの面を考慮すると、大面積化が可能で安価な絶縁基板を用いることが好ましい。本実施の形態では、支持基板１３０として絶縁基板の一つであるガラス基板を用いる場合について説明する。 As the support substrate 130, an insulating substrate is preferably used. Specific examples of the insulating substrate include various glass substrates used in the electronic industry such as aluminosilicate glass, aluminoborosilicate glass, and barium borosilicate glass, quartz substrate, ceramic substrate, sapphire substrate, and plastic substrate. . In addition, a single crystal semiconductor substrate (for example, a single crystal silicon substrate) or a polycrystalline semiconductor substrate (for example, a polycrystalline silicon substrate) can be used as the support substrate 130, but in view of mass productivity and cost, It is preferable to use an inexpensive insulating substrate capable of increasing the area. In this embodiment, the case where a glass substrate which is one of insulating substrates is used as the supporting substrate 130 is described.

次に、絶縁層１０１ｂ、及び接合層１０６ａを介して単結晶半導体基板１００と支持基板１３０とを貼り合わせる（図２（Ｂ））。 Next, the single crystal semiconductor substrate 100 and the supporting substrate 130 are attached to each other with the insulating layer 101b and the bonding layer 106a interposed therebetween (FIG. 2B).

次に、熱処理を行い、脆化領域１０５において単結晶半導体基板１００を分離することにより、支持基板１３０上に単結晶半導体層１３１を設ける（図２（Ｃ））。熱処理を行うことにより、脆化領域１０５に微小な孔が形成され、この微小な孔の中にイオンの照射により添加された元素が析出し、内部の圧力が上昇する。圧力の上昇によって脆化領域１０５の微小な孔に体積変化が起こり、脆化領域１０５に亀裂が生じるため、脆化領域１０５に沿って単結晶半導体基板１００が分離する。この結果、単結晶半導体基板１００から分離された単結晶半導体層１３１が、絶縁層１０１、及び接合層１０６を介して支持基板１３０上に形成される。分離後に形成される単結晶半導体層１３１の膜厚は、例えば１０ｎｍ以上５００ｎｍ以下とすればよく、好ましくは５０ｎｍ以上２００ｎｍ以下とする。なお、熱処理を行うための加熱手段としては、抵抗加熱炉等の加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、マイクロ波加熱装置等を用いることができる。例えば、ＲＴＡ装置を用いる場合、加熱温度５５０℃以上７３０℃以下、処理時間０．５分以上６０分以内で加熱すればよい。 Next, heat treatment is performed to separate the single crystal semiconductor substrate 100 in the embrittlement region 105, whereby the single crystal semiconductor layer 131 is provided over the support substrate 130 (FIG. 2C). By performing the heat treatment, minute holes are formed in the embrittled region 105, and elements added by ion irradiation are precipitated in the minute holes, and the internal pressure rises. The increase in pressure causes a volume change in a minute hole in the embrittled region 105 and a crack occurs in the embrittled region 105, so that the single crystal semiconductor substrate 100 is separated along the embrittled region 105. As a result, the single crystal semiconductor layer 131 separated from the single crystal semiconductor substrate 100 is formed over the supporting substrate 130 with the insulating layer 101 and the bonding layer 106 interposed therebetween. The thickness of the single crystal semiconductor layer 131 formed after the separation may be, for example, 10 nm to 500 nm, preferably 50 nm to 200 nm. Note that as a heating means for performing the heat treatment, a heating furnace such as a resistance heating furnace, an RTA (rapid thermal annealing) apparatus, a microwave heating apparatus, or the like can be used. For example, when an RTA apparatus is used, heating may be performed at a heating temperature of 550 ° C. or higher and 730 ° C. or lower and a processing time of 0.5 minutes or longer and within 60 minutes.

以上のように、本実施の形態で示した本発明の一態様の半導体基板の作製方法は、イオン照射と同時に絶縁層のエッチングを行うことで、イオンの浸入深さを変えることができる。特に、イオンの照射条件を変化させる必要が無いため、イオンの浸入深さを変えることが容易である。さらに、加速電圧の変化と絶縁層のエッチングを併用することで、イオンの注入量や浸入深さを簡便に調整することができる。よって、所望の原子のプロファイルを容易に得ることができる。 As described above, in the method for manufacturing a semiconductor substrate of one embodiment of the present invention described in this embodiment, the depth of ion penetration can be changed by etching the insulating layer simultaneously with ion irradiation. In particular, since there is no need to change the ion irradiation conditions, it is easy to change the ion penetration depth. Furthermore, the combined use of the change in acceleration voltage and the etching of the insulating layer makes it possible to easily adjust the ion implantation amount and the penetration depth. Therefore, a desired atomic profile can be easily obtained.

本発明の一態様の半導体基板の作製方法を用いることで、損傷領域を狭く、かつ、損傷領域のうち脆化領域は広く形成することができる。さらに、脆化領域よりも高い原子濃度（１×１０２２ａｔｏｍｓ／ｃｍ３より高い原子濃度）を有する領域が形成されることを抑制できるため、支持基板と貼り合わせる前の段階で、単結晶半導体基板に亀裂が入り、単結晶半導体膜が剥離することを防ぐことができる。 By using the method for manufacturing a semiconductor substrate of one embodiment of the present invention, a damaged region can be narrowed and an embrittled region can be formed widely in the damaged region. Further, since formation of a region having an atomic concentration higher than that of the embrittled region (atomic concentration higher than 1 × 10 22 atoms / cm 3 ) can be suppressed, a single crystal semiconductor is bonded to the supporting substrate before bonding. It can be prevented that the substrate is cracked and the single crystal semiconductor film is separated.

本発明の一態様の半導体基板の作製方法を用いることで、損傷領域中の、脆化領域の割合を高くすることができる。損傷領域における、脆化領域の割合を高めることで、脆化領域中のある箇所で、単結晶半導体基板と支持基板が完全に分離できなかった際に、脆化領域中の他の箇所で分離を行うことができる。そのため、支持基板上の単結晶半導体膜の孔欠陥や転写ムラを防ぐことができる。したがって、本発明の一態様の半導体基板の作製方法を用いることで、絶縁表面に欠陥の少ない単結晶半導体膜を有する半導体基板を得ることができる。 By using the method for manufacturing a semiconductor substrate of one embodiment of the present invention, the ratio of the embrittled region in the damaged region can be increased. By increasing the proportion of the embrittled region in the damaged region, when the single crystal semiconductor substrate and the support substrate cannot be completely separated at a certain location in the embrittled region, they are separated at other locations in the embrittled region. It can be performed. Therefore, hole defects and transfer unevenness of the single crystal semiconductor film over the supporting substrate can be prevented. Therefore, by using the method for manufacturing a semiconductor substrate of one embodiment of the present invention, a semiconductor substrate having a single crystal semiconductor film with few defects on an insulating surface can be obtained.

本発明の一態様の半導体基板の作製方法を用いることで、脆化領域以外に注入されるイオンを低減できるため、損傷領域を狭く形成することができる。脆化領域以外に注入されるイオンを低減することで、支持基板上の単結晶半導体膜の損傷を軽減できる。さらに、単結晶半導体基板側に残る損傷領域が狭くなり、単結晶半導体基板の再生が容易になる。 By using the method for manufacturing a semiconductor substrate of one embodiment of the present invention, ions implanted into a region other than the embrittled region can be reduced; thus, a damaged region can be formed narrowly. By reducing ions implanted into regions other than the embrittlement region, damage to the single crystal semiconductor film over the supporting substrate can be reduced. Further, the damaged region remaining on the single crystal semiconductor substrate side is narrowed, and the single crystal semiconductor substrate can be easily reproduced.

（実施の形態２）
本実施の形態では、実施の形態１とは異なる、本発明の一態様の半導体基板の作製方法について図２、及び図７を用いて説明する。なお、実施の形態１と同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。 (Embodiment 2)
In this embodiment, a method for manufacturing a semiconductor substrate of one embodiment of the present invention, which is different from that in Embodiment 1, will be described with reference to FIGS. Note that repeated description of the same portions as those in Embodiment 1 or portions having similar functions is omitted.

まず、単結晶半導体基板１００を準備し、単結晶半導体基板１００の表面に絶縁層１０１ａを形成する（図７（Ａ））。絶縁層１０１ａは、実施の形態１と同様の方法・材料で、形成することができる。 First, the single crystal semiconductor substrate 100 is prepared, and the insulating layer 101a is formed on the surface of the single crystal semiconductor substrate 100 (FIG. 7A). The insulating layer 101a can be formed using the same method and material as in Embodiment 1.

次に、絶縁層１０１ａを介して運動エネルギーを有する水素イオン１０２を単結晶半導体基板１００全面に照射する（第１のイオン照射）。本実施の形態では、第１のイオン照射において、水素イオン１０２は、第１の深さ１０４ａにピークの深さが到達する（図７（Ｂ））。第１のイオン照射は、実施の形態１のイオン照射と同様の方法で行うことができる。 Next, the entire surface of the single crystal semiconductor substrate 100 is irradiated with hydrogen ions 102 having kinetic energy through the insulating layer 101a (first ion irradiation). In this embodiment, in the first ion irradiation, the peak of the hydrogen ions 102 reaches the first depth 104a (FIG. 7B). The first ion irradiation can be performed by a method similar to that of the ion irradiation in Embodiment 1.

次に、エッチング用ガス１０３を用いて、絶縁層１０１ａに対してエッチングを行う（図７（Ｃ））。エッチングによって、絶縁層１０１ａの厚みは、絶縁層１０１ｂの厚みまで減少する。 Next, the insulating layer 101a is etched using the etching gas 103 (FIG. 7C). By the etching, the thickness of the insulating layer 101a is reduced to the thickness of the insulating layer 101b.

絶縁層１０１ａのエッチングは、エレクトロフラッドガンやプラズマフラッドガンにより、プラズマ化されたエッチング用ガス１０３を用いて行うことができる。基板１００を覆う絶縁層１０１ａの表面付近のエッチング用ガス１０３は、プラズマフラッドガンによりラジカル化され、基板１００上の絶縁層１０１ａをエッチングできる。エッチング用ガス１０３としては、実施の形態１と同様のガスを用いることができる。 Etching of the insulating layer 101a can be performed using an etching gas 103 that has been turned into plasma by an electroflood gun or a plasma flood gun. The etching gas 103 near the surface of the insulating layer 101a covering the substrate 100 is radicalized by a plasma flood gun, and the insulating layer 101a on the substrate 100 can be etched. As the etching gas 103, the same gas as in Embodiment Mode 1 can be used.

そして、絶縁層１０１ｂを介して運動エネルギーを有する水素イオン１０２を単結晶半導体基板１００全面に照射する（第２のイオン照射）。第２のイオン照射は、実施の形態１と同様の方法で行うことができる。 Then, the entire surface of the single crystal semiconductor substrate 100 is irradiated with hydrogen ions 102 having kinetic energy through the insulating layer 101b (second ion irradiation). The second ion irradiation can be performed by a method similar to that in Embodiment 1.

本実施の形態において、第２のイオン照射は、第１のイオン照射と全て同じ条件（加速電圧等）で行う。第２のイオン照射において、第１の深さ１０４ａよりも深い第２の深さ１０４ｂに水素イオン１０２のピークの深さが到達する。これは、先のエッチングにより、絶縁層が薄くなり、水素イオン１０２が単結晶半導体基板１００の深くまで浸入することができるようになったからである。このように、エッチングのステップ及びイオン照射のステップを交互に１回以上行うことで、脆化領域１０５を形成する（図７（Ｄ））。 In this embodiment mode, the second ion irradiation is performed under the same conditions (acceleration voltage and the like) as the first ion irradiation. In the second ion irradiation, the peak depth of the hydrogen ions 102 reaches the second depth 104b that is deeper than the first depth 104a. This is because the insulating layer is thinned by the previous etching, and the hydrogen ions 102 can penetrate deep into the single crystal semiconductor substrate 100. In this manner, the embrittled region 105 is formed by alternately performing the etching step and the ion irradiation step once or more (FIG. 7D).

なお、本実施の形態では、２回の水素イオン照射の間に、エッチングを行う例を示したが、イオン照射、及びエッチングの回数は、これに限られない。例えば、３回の水素イオン照射の間にそれぞれエッチングを行っても良い。 Note that although an example in which etching is performed between two hydrogen ion irradiations is described in this embodiment mode, the number of ion irradiations and etchings is not limited thereto. For example, etching may be performed between three times of hydrogen ion irradiation.

次に、単結晶半導体基板１００における、後に支持基板と貼り合わせる面上に接合層１０６ａを形成する（図７（Ｅ））。接合層１０６ａは、実施の形態１と同様の方法・材料を用いて形成することができる。 Next, the bonding layer 106a is formed over a surface of the single crystal semiconductor substrate 100 which is to be bonded to the supporting substrate later (FIG. 7E). The bonding layer 106a can be formed using a method and material similar to those in Embodiment 1.

本発明の一態様の半導体基板の作製方法を用いて形成することができる、好ましい水素原子のプロファイルの模式図について、図８（Ａ）〜（Ｃ）を用いて説明する。 Schematic diagrams of preferable hydrogen atom profiles that can be formed using the method for manufacturing a semiconductor substrate of one embodiment of the present invention are described with reference to FIGS.

図８（Ａ）〜（Ｃ）において、Ｙ軸は水素原子濃度、Ｘ軸は深さを示す。 8A to 8C, the Y axis represents the hydrogen atom concentration, and the X axis represents the depth.

破線５０３は、水素原子濃度が１×１０１８ａｔｏｍｓ／ｃｍ３の位置を示す。破線５０２は、水素原子濃度が１×１０２１ａｔｏｍｓ／ｃｍ３の位置を示す。破線５０４は、水素原子濃度が１×１０２２ａｔｏｍｓ／ｃｍ３の位置を示す。 A broken line 503 indicates a position where the hydrogen atom concentration is 1 × 10 18 atoms / cm 3 . A broken line 502 indicates a position where the hydrogen atom concentration is 1 × 10 21 atoms / cm 3 . A broken line 504 indicates a position where the hydrogen atom concentration is 1 × 10 22 atoms / cm 3 .

図８（Ａ）において、損傷領域５００ａは、脆化領域５０１ａを有する。脆化領域５０１ａは、損傷領域５００ａ中で、深さ方向に広く形成されている。 In FIG. 8A, the damaged region 500a has an embrittled region 501a. The embrittlement region 501a is widely formed in the depth direction in the damaged region 500a.

図８（Ａ）に示す水素原子のプロファイルは、本発明の一態様の半導体基板の作製方法を用いることで、得ることができる。例えば、実施の形態１に示したように、加速電圧一定で、絶縁層のエッチングと、水素イオン照射とを同時に行う。この方法を用いると、水素イオンの照射条件を変化させることなく、容易に水素イオンの浸入深さを変えることができるため、図８（Ａ）に示したプロファイルを得ることができる。 The profile of hydrogen atoms shown in FIG. 8A can be obtained by using the method for manufacturing a semiconductor substrate of one embodiment of the present invention. For example, as shown in Embodiment Mode 1, the etching of the insulating layer and the hydrogen ion irradiation are simultaneously performed at a constant acceleration voltage. When this method is used, the penetration depth of hydrogen ions can be easily changed without changing the irradiation conditions of hydrogen ions, so that the profile shown in FIG. 8A can be obtained.

図８（Ｂ）において、損傷領域５００ｂは、脆化領域５０１ｂを２つ有する。このように、損傷領域は、脆化領域を複数有していても良い。なお、脆化領域を複数有する場合、それぞれの領域間の距離は、狭い方が好ましい。 In FIG. 8B, the damaged region 500b has two embrittled regions 501b. Thus, the damaged region may have a plurality of embrittled regions. Note that when there are a plurality of embrittled regions, it is preferable that the distance between the regions be narrow.

損傷領域中に脆化領域を複数有することで、１つの脆化領域において単結晶半導体基板と支持基板が完全に分離できなかった際に、他の脆化領域で分離を行うことができる。そのため、支持基板上の単結晶半導体膜の孔欠陥や転写ムラを防ぐことができる。したがって、絶縁表面に欠陥の少ない単結晶半導体膜を有する半導体基板を得ることができる。 By including a plurality of embrittlement regions in the damaged region, when the single crystal semiconductor substrate and the supporting substrate cannot be completely separated in one embrittlement region, separation can be performed in another embrittlement region. Therefore, hole defects and transfer unevenness of the single crystal semiconductor film over the supporting substrate can be prevented. Accordingly, a semiconductor substrate having a single crystal semiconductor film with few defects on an insulating surface can be obtained.

図８（Ｂ）に示す水素原子のプロファイルは、本発明の一態様の半導体基板の作製方法を用いることで得ることができる。例えば、本実施の形態に示したように、第１の水素イオン照射を行った後、絶縁層をエッチングし、第１の水素イオン照射と同じ加速電圧で、第２の水素イオン照射を行う。この方法を用いると、水素イオンの注入量を変化させることなく、容易に水素イオンの浸入深さを変えることができるため、図８（Ｂ）に示したプロファイルを得ることができる。 The profile of hydrogen atoms shown in FIG. 8B can be obtained by using the method for manufacturing a semiconductor substrate of one embodiment of the present invention. For example, as shown in this embodiment mode, after the first hydrogen ion irradiation is performed, the insulating layer is etched, and the second hydrogen ion irradiation is performed at the same acceleration voltage as the first hydrogen ion irradiation. When this method is used, the penetration depth of hydrogen ions can be easily changed without changing the implantation amount of hydrogen ions, so that the profile shown in FIG. 8B can be obtained.

図８（Ｃ）において、損傷領域５００ｃは、脆化領域５０１ｃを有する。脆化領域５０１ｃは、損傷領域５００ｃ中で、深さ方向に広く形成されている。 In FIG. 8C, the damaged region 500c has an embrittled region 501c. The embrittlement region 501c is widely formed in the depth direction in the damaged region 500c.

図８（Ｃ）に示す水素原子のプロファイルは、本発明の一態様の半導体基板の作製方法を用いることで、得ることができる。例えば、実施の形態１に示したように、絶縁層のエッチングと水素イオン照射とを同時に行うステップで、水素イオン照射の加速電圧、又はエッチングガスの流量を変化させる。または、本実施の形態で示したように、第１の水素イオン照射を行った後、絶縁層をエッチングし、第１の水素イオン照射とは異なる加速電圧で第２の水素イオン照射を行う。これらの方法を用いることで、水素イオンの注入量と浸入深さを調整し、所望のプロファイルを容易に得ることができる。 The profile of hydrogen atoms shown in FIG. 8C can be obtained by using the method for manufacturing a semiconductor substrate of one embodiment of the present invention. For example, as shown in Embodiment Mode 1, the acceleration voltage of the hydrogen ion irradiation or the flow rate of the etching gas is changed in the step of simultaneously performing the etching of the insulating layer and the hydrogen ion irradiation. Alternatively, as shown in this embodiment mode, after the first hydrogen ion irradiation, the insulating layer is etched, and the second hydrogen ion irradiation is performed with an acceleration voltage different from that of the first hydrogen ion irradiation. By using these methods, it is possible to easily obtain a desired profile by adjusting the implantation amount and penetration depth of hydrogen ions.

図８（Ａ）〜（Ｃ）に示した水素原子のプロファイルは、本発明の一態様で得ることができるプロファイルの一例にすぎない。本発明の一態様を用いることで、水素原子のプロファイルを多様に得ることができる。 The hydrogen atom profiles shown in FIGS. 8A to 8C are only examples of profiles that can be obtained in one embodiment of the present invention. By using one embodiment of the present invention, a variety of hydrogen atom profiles can be obtained.

以上のように、本実施の形態で示した本発明の一態様の半導体基板の作製方法は、イオン照射と同時に絶縁層のエッチングを行うことで、イオンの浸入深さを変えることができる。特に、イオンの照射条件を変化させる必要が無いため、イオンの浸入深さを変えることが容易である。さらに、水素イオン照射の加速電圧、又はエッチングガスの流量の変化と絶縁層のエッチングを併用することで、イオンの注入量や浸入深さを簡便に調整することができる。よって、所望の原子のプロファイルを容易に得ることができる。 As described above, in the method for manufacturing a semiconductor substrate of one embodiment of the present invention described in this embodiment, the depth of ion penetration can be changed by etching the insulating layer simultaneously with ion irradiation. In particular, since there is no need to change the ion irradiation conditions, it is easy to change the ion penetration depth. Furthermore, by using both the acceleration voltage of hydrogen ion irradiation or the change in the flow rate of the etching gas and the etching of the insulating layer, the ion implantation amount and the penetration depth can be easily adjusted. Therefore, a desired atomic profile can be easily obtained.

本発明の一態様の半導体基板の作製方法を用いることで、損傷領域を狭く、かつ、損傷領域のうち脆化領域は広く形成することができる。さらに、脆化領域よりも高い原子濃度（１×１０２２ａｔｏｍｓ／ｃｍ３より高い原子濃度）を有する領域が形成されることを抑制できるため、支持基板と貼り合わせる前の段階で、単結晶半導体基板に亀裂が入り、単結晶半導体膜が剥離することを防ぐことができる。 By using the method for manufacturing a semiconductor substrate of one embodiment of the present invention, a damaged region can be narrowed and an embrittled region can be formed widely in the damaged region. Further, since formation of a region having an atomic concentration higher than that of the embrittled region (atomic concentration higher than 1 × 10 22 atoms / cm 3 ) can be suppressed, a single crystal semiconductor is bonded to the supporting substrate before bonding. It can be prevented that the substrate is cracked and the single crystal semiconductor film is separated.

本発明の一態様の半導体基板の作製方法を用いることで、損傷領域中の、脆化領域の割合を高くすることができる。損傷領域における、脆化領域の割合を高めることで、脆化領域中のある箇所で、単結晶半導体基板と支持基板が完全に分離できなかった際に、脆化領域の他の箇所で分離を行うことができる。そのため、支持基板上の単結晶半導体膜の孔欠陥や転写ムラを防ぐことができる。したがって、本発明の一態様の半導体基板の作製方法を用いることで、絶縁表面に欠陥の少ない単結晶半導体膜を有する半導体基板を得ることができる。 By using the method for manufacturing a semiconductor substrate of one embodiment of the present invention, the ratio of the embrittled region in the damaged region can be increased. By increasing the proportion of the embrittled region in the damaged region, when the single crystal semiconductor substrate and the support substrate cannot be completely separated at a certain point in the embrittled region, separation is performed at other portions of the embrittled region. It can be carried out. Therefore, hole defects and transfer unevenness of the single crystal semiconductor film over the supporting substrate can be prevented. Therefore, by using the method for manufacturing a semiconductor substrate of one embodiment of the present invention, a semiconductor substrate having a single crystal semiconductor film with few defects on an insulating surface can be obtained.

本発明の一態様の半導体基板の作製方法を用いることで、脆化領域以外に注入されるイオンを低減できるため、損傷領域を狭く形成することができる。脆化領域以外に注入されるイオンを低減することで、支持基板上の単結晶半導体膜の損傷を軽減できる。さらに、単結晶半導体基板側に残る損傷領域が狭くなり、単結晶半導体基板の再生が容易になる。 By using the method for manufacturing a semiconductor substrate of one embodiment of the present invention, ions implanted into a region other than the embrittled region can be reduced; thus, a damaged region can be formed narrowly. By reducing ions implanted into regions other than the embrittlement region, damage to the single crystal semiconductor film over the supporting substrate can be reduced. Further, the damaged region remaining on the single crystal semiconductor substrate side is narrowed, and the single crystal semiconductor substrate can be easily reproduced.

本実施の形態は、本明細書の他の実施の形態と適宜組み合わせることができる。 This embodiment can be combined with any of the other embodiments in this specification as appropriate.

（実施の形態３）
本実施の形態では、薄型で高性能な半導体素子を有する半導体集積回路を実装し、歩留まりよく作製することを目的とした半導体装置の作製方法の一例としてＣＭＯＳ（相補型金属酸化物半導体：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の作製方法に関して図４及び図５を用いて説明する。なお、実施の形態１と同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。 (Embodiment 3)
In this embodiment, a CMOS (Complementary Metal Oxide Semiconductor: Complementary Metal) is used as an example of a method for manufacturing a semiconductor device for mounting a thin semiconductor integrated circuit having a high-performance semiconductor element and manufacturing the semiconductor device with a high yield. A method for manufacturing an oxide semiconductor) structure will be described with reference to FIGS. Note that repeated description of the same portions as those in Embodiment 1 or portions having similar functions is omitted.

図４（Ａ）は、支持基板１３０上に接合層１０６、絶縁層１０１、単結晶半導体層１３１が形成されている。図４（Ａ）は、図２（Ｃ）と対応している。なお、ここでは実施の形態１で図２（Ｃ）に示す構成の半導体基板を適用する例を示すが、本明細書で示すその他の構成の半導体基板も適用できる。 4A, the bonding layer 106, the insulating layer 101, and the single crystal semiconductor layer 131 are formed over the supporting substrate 130. In FIG. FIG. 4A corresponds to FIG. Note that although the example in which the semiconductor substrate having the structure illustrated in FIG. 2C is applied in Embodiment 1 is described here, semiconductor substrates having other structures described in this specification can also be applied.

単結晶半導体層１３１には、分離した単結晶半導体基板の導電型（含まれる一導電型を付与する不純物元素）によって、しきい値電圧を制御するためにｎチャネル型電界効果トランジスタ及びｐチャネル型電界効果トランジスタの形成領域に合わせて、硼素、アルミニウム、ガリウムなどのｐ型を付与する不純物元素、若しくはリン、砒素などのｎ型を付与する不純物元素を添加してもよい。不純物元素のドーズ量は１×１０１２ｉｏｎｓ／ｃｍ２から１×１０１４ｉｏｎｓ／ｃｍ２程度で行えば良い。 The single crystal semiconductor layer 131 includes an n-channel field effect transistor and a p-channel transistor in order to control a threshold voltage depending on the conductivity type of the separated single crystal semiconductor substrate (an impurity element imparting one conductivity type included). An impurity element imparting p-type conductivity such as boron, aluminum, or gallium or an impurity element imparting n-type conductivity such as phosphorus or arsenic may be added in accordance with the formation region of the field effect transistor. The dose of the impurity element may be approximately 1 × 10 12 ions / cm 2 to 1 × 10 14 ions / cm 2 .

単結晶半導体層１３１をエッチングして、半導体素子の配置に合わせて島状に分離した単結晶半導体層１２０５、１２０６を形成する（図４（Ｂ））。 The single crystal semiconductor layer 131 is etched to form single crystal semiconductor layers 1205 and 1206 separated into island shapes in accordance with the arrangement of the semiconductor elements (FIG. 4B).

単結晶半導体層上の酸化膜を除去し、単結晶半導体層１２０５、１２０６を覆うゲート絶縁層１２０７を形成する。 The oxide film over the single crystal semiconductor layer is removed, and a gate insulating layer 1207 covering the single crystal semiconductor layers 1205 and 1206 is formed.

ゲート絶縁層１２０７は酸化シリコン、若しくは酸化シリコンと窒化シリコンの積層構造で形成すればよい。ゲート絶縁層１２０７は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁膜を堆積することで形成しても良いし、プラズマ処理による固相酸化若しくは固相窒化で形成すると良い。単結晶半導体層を、プラズマ処理により酸化又は窒化することにより形成するゲート絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。例えば、亜酸化窒素をアルゴンで１〜３倍（流量比）に希釈して、１０〜３０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して単結晶半導体層１２０５、１２０６の表面を酸化若しくは窒化させる。この処理により１ｎｍ〜１０ｎｍ（好ましくは２ｎｍ〜６ｎｍ）の絶縁膜を形成する。さらに亜酸化窒素とシランを導入し、１０〜３０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して気相成長法により酸化窒化シリコン膜を形成してゲート絶縁層を形成する。固相反応と気相成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲート絶縁層を形成することができる。 The gate insulating layer 1207 may be formed using silicon oxide or a stacked structure of silicon oxide and silicon nitride. The gate insulating layer 1207 may be formed by depositing an insulating film by a plasma CVD method or a low pressure CVD method, or may be formed by solid phase oxidation or solid phase nitridation by plasma treatment. This is because a gate insulating layer formed by oxidizing or nitriding a single crystal semiconductor layer by plasma treatment is dense, has high withstand voltage, and is excellent in reliability. For example, nitrous oxide is diluted 1 to 3 times (flow rate ratio) with argon, and 3 to 5 kW microwave (2.45 GHz) power is applied at a pressure of 10 to 30 Pa, and the single crystal semiconductor layer 1205. The surface of 1206 is oxidized or nitrided. By this treatment, an insulating film having a thickness of 1 nm to 10 nm (preferably 2 nm to 6 nm) is formed. Further, nitrous oxide and silane are introduced, and a silicon oxynitride film is formed by a vapor phase growth method by applying a 3-5 kW microwave (2.45 GHz) power at a pressure of 10-30 Pa to form a gate insulating layer. Form. A gate insulating layer having a low interface state density and an excellent withstand voltage can be formed by combining a solid phase reaction and a reaction by a vapor deposition method.

また、ゲート絶縁層１２０７として、二酸化ジルコニウム、酸化ハフニウム、二酸化チタン、五酸化タンタルなどの高誘電率材料を用いても良い。ゲート絶縁層１２０７に高誘電率材料を用いることにより、ゲートリーク電流を低減することができる。 Alternatively, a high dielectric constant material such as zirconium dioxide, hafnium oxide, titanium dioxide, or tantalum pentoxide may be used for the gate insulating layer 1207. By using a high dielectric constant material for the gate insulating layer 1207, gate leakage current can be reduced.

ゲート絶縁層１２０７上にゲート電極層１２０８及びゲート電極層１２０９を形成する（図４（Ｃ））。ゲート電極層１２０８、１２０９は、スパッタリング法、蒸着法、ＣＶＤ法等の手法により形成することができる。ゲート電極層１２０８、１２０９はタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、ネオジムから選ばれた元素、又は元素を主成分とする合金材料もしくは化合物材料で形成すればよい。また、ゲート電極層１２０８、１２０９としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、Ａｇ−Ｐｄ−Ｃｕ合金を用いてもよい。 A gate electrode layer 1208 and a gate electrode layer 1209 are formed over the gate insulating layer 1207 (FIG. 4C). The gate electrode layers 1208 and 1209 can be formed by a technique such as sputtering, vapor deposition, or CVD. The gate electrode layers 1208 and 1209 may be formed using an element selected from tantalum, tungsten, titanium, molybdenum, aluminum, copper, chromium, and neodymium, or an alloy material or a compound material containing the element as a main component. Alternatively, a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus, or an Ag—Pd—Cu alloy may be used for the gate electrode layers 1208 and 1209.

単結晶半導体層１２０６を覆うマスク１２１１を形成する。マスク１２１１及びゲート電極層１２０８をマスクとして、ｎ型を付与する不純物元素１２１０を添加し、第１のｎ型不純物領域１２１２ａ、１２１２ｂを形成する（図４（Ｄ））。本実施の形態では、不純物元素を含むドーピングガスとしてホスフィン（ＰＨ３）を用いる。ここでは、第１のｎ型不純物領域１２１２ａ、１２１２ｂに、ｎ型を付与する不純物元素が１×１０１７〜５×１０１８ａｔｏｍｓ／ｃｍ３程度の濃度で含まれるように添加する。本実施の形態では、ｎ型を付与する不純物元素としてリンを用いる。 A mask 1211 that covers the single crystal semiconductor layer 1206 is formed. Using the mask 1211 and the gate electrode layer 1208 as masks, an impurity element 1210 imparting n-type conductivity is added to form first n-type impurity regions 1212a and 1212b (FIG. 4D). In this embodiment mode, phosphine (PH 3 ) is used as a doping gas containing an impurity element. Here, the first n-type impurity regions 1212a and 1212b are added so that the impurity element imparting n-type is contained at a concentration of about 1 × 10 17 to 5 × 10 18 atoms / cm 3 . In this embodiment mode, phosphorus is used as the impurity element imparting n-type conductivity.

次に、単結晶半導体層１２０５を覆うマスク１２１４を形成する。マスク１２１４、ゲート電極層１２０９をマスクとしてｐ型を付与する不純物元素１２１３を添加し、第１のｐ型不純物領域１２１５ａ、第１のｐ型不純物領域１２１５ｂを形成する（図４（Ｅ））。本実施の形態では、不純物元素としてボロンを用いるため、不純物元素を含むドーピングガスとしてはジボラン（Ｂ２Ｈ６）などを用いる。 Next, a mask 1214 that covers the single crystal semiconductor layer 1205 is formed. An impurity element 1213 imparting p-type conductivity is added using the mask 1214 and the gate electrode layer 1209 as masks, whereby a first p-type impurity region 1215a and a first p-type impurity region 1215b are formed (FIG. 4E). In this embodiment mode, since boron is used as the impurity element, diborane (B 2 H 6 ) or the like is used as the doping gas containing the impurity element.

マスク１２１４を除去し、ゲート電極層１２０８、１２０９の側面にサイドウォール構造の側壁絶縁層１２１６ａ乃至１２１６ｄ、ゲート絶縁層１２３３ａ、１２３３ｂを形成する（図５（Ａ））。側壁絶縁層１２１６ａ乃至１２１６ｄは、ゲート電極層１２０８、１２０９を覆う絶縁層を形成した後、これをＲＩＥ（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：反応性イオンエッチング）法による異方性のエッチングによって加工し、ゲート電極層１２０８、１２０９の側壁に自己整合的にサイドウォール構造の側壁絶縁層１２１６ａ乃至１２１６ｄを形成すればよい。ここで、絶縁層について特に限定はなく、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性のよい酸化珪素であることが好ましい。絶縁層は熱ＣＶＤ法、プラズマＣＶＤ法、常圧ＣＶＤ法、バイアスＥＣＲＣＶＤ法、スパッタリング法等を用いることによって形成することができる。ゲート絶縁層１２３３ａ、１２３３ｂはゲート電極層１２０８、１２０９、及び側壁絶縁層１２１６ａ乃至１２１６ｄをマスクとしてゲート絶縁層１２０７をエッチングして形成することができる。 The mask 1214 is removed, and side wall insulating layers 1216a to 1216d and gate insulating layers 1233a and 1233b are formed on side surfaces of the gate electrode layers 1208 and 1209 (FIG. 5A). The sidewall insulating layers 1216a to 1216d are formed by forming an insulating layer that covers the gate electrode layers 1208 and 1209, and then processing this by anisotropic etching using a reactive ion etching (RIE) method. Sidewall insulating layers 1216a to 1216d may be formed on the side walls 1208 and 1209 in a self-aligning manner. Here, there is no particular limitation on the insulating layer, and it is preferably silicon oxide having good step coverage and formed by reacting TEOS (tetraethyl-ortho-silicate) or silane with oxygen or nitrous oxide. The insulating layer can be formed by using a thermal CVD method, a plasma CVD method, an atmospheric pressure CVD method, a bias ECRCVD method, a sputtering method, or the like. The gate insulating layers 1233a and 1233b can be formed by etching the gate insulating layer 1207 using the gate electrode layers 1208 and 1209 and the sidewall insulating layers 1216a to 1216d as masks.

また、本実施の形態では、絶縁層をエッチングする際、ゲート電極層上の絶縁層を除去し、ゲート電極層を露出させるが、絶縁層をゲート電極層上に残すような形状に側壁絶縁層１２１６ａ乃至１２１６ｄを形成してもよい。また、後工程でゲート電極層上に保護膜を形成してもよい。このようにゲート電極層を保護することによって、エッチング加工する際、ゲート電極層の膜減りを防ぐことができる。また、ソース領域及びドレイン領域にシリサイドを形成する場合、シリサイド形成時に成膜する金属膜とゲート電極層とが接しないので、金属膜の材料とゲート電極層の材料とが反応しやすい材料であっても、化学反応や拡散などの不良を防止することができる。エッチング方法は、ドライエッチング法でもウェットエッチング法でもよく、種々のエッチング方法を用いることができる。本実施の形態では、ドライエッチング法を用いる。エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガス又は酸素を適宜用いることができる。 Further, in this embodiment, when the insulating layer is etched, the insulating layer on the gate electrode layer is removed to expose the gate electrode layer, but the side wall insulating layer is formed so as to leave the insulating layer on the gate electrode layer. 1216a to 1216d may be formed. In addition, a protective film may be formed over the gate electrode layer in a later step. By protecting the gate electrode layer in this way, it is possible to prevent the gate electrode layer from being reduced during etching. Further, when silicide is formed in the source and drain regions, the metal film and the gate electrode layer are not in contact with each other because the metal film formed during the silicide formation is not in contact with the gate electrode layer. However, defects such as chemical reaction and diffusion can be prevented. The etching method may be a dry etching method or a wet etching method, and various etching methods can be used. In this embodiment mode, a dry etching method is used. As an etching gas, a chlorine-based gas typified by Cl 2 , BCl 3 , SiCl 4, or CCl 4 , a fluorine-based gas typified by CF 4 , SF 6, NF 3, or the like can be used as appropriate. .

次に単結晶半導体層１２０６を覆うマスク１２１８を形成する。マスク１２１８、ゲート電極層１２０８、側壁絶縁層１２１６ａ、１２１６ｂをマスクとしてｎ型を付与する不純物元素１２１７を添加し、第２のｎ型不純物領域１２１９ａ、１２１９ｂ、第３のｎ型不純物領域１２２０ａ、１２２０ｂが形成される。本実施の形態では、不純物元素を含むドーピングガスとしてホスフィンを用いる。ここでは、第２のｎ型不純物領域１２１９ａ、１２１９ｂにｎ型を付与する不純物元素が５×１０１９〜５×１０２０ａｔｏｍｓ／ｃｍ３程度の濃度で含まれるように添加する。また、単結晶半導体層１２０５にチャネル形成領域１２２１が形成される（図５（Ｂ））。 Next, a mask 1218 that covers the single crystal semiconductor layer 1206 is formed. An impurity element 1217 imparting n-type conductivity is added using the mask 1218, the gate electrode layer 1208, and the sidewall insulating layers 1216a and 1216b as masks, and second n-type impurity regions 1219a and 1219b and third n-type impurity regions 1220a and 1220b are added. Is formed. In this embodiment mode, phosphine is used as a doping gas containing an impurity element. Here, the second n-type impurity regions 1219a and 1219b are added so that the impurity element imparting n-type is included at a concentration of about 5 × 10 19 to 5 × 10 20 atoms / cm 3 . In addition, a channel formation region 1221 is formed in the single crystal semiconductor layer 1205 (FIG. 5B).

第２のｎ型不純物領域１２１９ａ、第２のｎ型不純物領域１２１９ｂは高濃度ｎ型不純物領域であり、ソース、ドレインとして機能する。一方、第３のｎ型不純物領域１２２０ａ、１２２０ｂは低濃度不純物領域であり、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域となる。第３のｎ型不純物領域１２２０ａ、１２２０ｂはゲート電極層１２０８に覆われていないＬｏｆｆ領域に形成されるため、オフ電流を低減する効果がある。この結果、さらに信頼性の高く、低消費電力の半導体装置を作製することが可能である。 The second n-type impurity region 1219a and the second n-type impurity region 1219b are high-concentration n-type impurity regions and function as a source and a drain. On the other hand, the third n-type impurity regions 1220a and 1220b are low-concentration impurity regions and serve as LDD (Lightly Doped Drain) regions. Since the third n-type impurity regions 1220a and 1220b are formed in the Loff region not covered with the gate electrode layer 1208, there is an effect of reducing off-state current. As a result, a semiconductor device with higher reliability and lower power consumption can be manufactured.

マスク１２１８を除去し、単結晶半導体層１２０５を覆うマスク１２２３を形成する。マスク１２２３、ゲート電極層１２０９、側壁絶縁層１２１６ｃ、１２１６ｄをマスクとして、ｐ型を付与する不純物元素１２２２を添加し、第２のｐ型不純物領域１２２４ａ、１２２４ｂ、第３のｐ型不純物領域１２２５ａ、１２２５ｂを形成する。 The mask 1218 is removed, and a mask 1223 which covers the single crystal semiconductor layer 1205 is formed. Using the mask 1223, the gate electrode layer 1209, and the sidewall insulating layers 1216c and 1216d as masks, an impurity element 1222 imparting p-type conductivity is added, and second p-type impurity regions 1224a and 1224b, third p-type impurity regions 1225a, 1225b is formed.

第２のｐ型不純物領域１２２４ａ、１２２４ｂにｐ型を付与する不純物元素が１×１０２０〜５×１０２１ａｔｏｍｓ／ｃｍ３程度の濃度で含まれるように添加する。本実施の形態では、第３のｐ型不純物領域１２２５ａ、１２２５ｂは、側壁絶縁層１２１６ｃ、１２１６ｄにより、自己整合的に第２のｐ型不純物領域１２２４ａ、１２２４ｂより低濃度となるように形成する。また、単結晶半導体層１２０６にチャネル形成領域１２２６が形成される（図５（Ｃ））。 The second p-type impurity regions 1224a and 1224b are added so that the impurity element imparting p-type is contained at a concentration of about 1 × 10 20 to 5 × 10 21 atoms / cm 3 . In this embodiment mode, the third p-type impurity regions 1225a and 1225b are formed to have a lower concentration than the second p-type impurity regions 1224a and 1224b in a self-aligned manner by the sidewall insulating layers 1216c and 1216d. In addition, a channel formation region 1226 is formed in the single crystal semiconductor layer 1206 (FIG. 5C).

第２のｐ型不純物領域１２２４ａ、１２２４ｂは高濃度ｐ型不純物領域であり、ソース、ドレインとして機能する。一方、第３のｐ型不純物領域１２２５ａ、１２２５ｂは低濃度不純物領域であり、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）領域となる。第３のｐ型不純物領域１２２５ａ、１２２５ｂはゲート電極層１２０９に覆われていないＬｏｆｆ領域に形成されるため、オフ電流を低減する効果がある。この結果、さらに信頼性の高く、低消費電力の半導体装置を作製することが可能である。 The second p-type impurity regions 1224a and 1224b are high-concentration p-type impurity regions and function as a source and a drain. On the other hand, the third p-type impurity regions 1225a and 1225b are low-concentration impurity regions and become LDD (Lightly Doped Drain) regions. Since the third p-type impurity regions 1225a and 1225b are formed in the Loff region not covered with the gate electrode layer 1209, there is an effect of reducing off-state current. As a result, a semiconductor device with higher reliability and lower power consumption can be manufactured.

マスク１２２３を除去し、不純物元素を活性化するために加熱処理、強光の照射、又はレーザ光の照射を行ってもよい。活性化と同時にゲート絶縁層へのプラズマダメージやゲート絶縁層と単結晶半導体層との界面へのプラズマダメージを回復することができる。 The mask 1223 may be removed, and heat treatment, intense light irradiation, or laser light irradiation may be performed in order to activate the impurity element. Simultaneously with activation, plasma damage to the gate insulating layer and plasma damage to the interface between the gate insulating layer and the single crystal semiconductor layer can be recovered.

次いで、ゲート電極層、ゲート絶縁層を覆う層間絶縁層を形成する。本実施の形態では、保護膜となる水素を含む絶縁膜１２２７と、絶縁層１２２８との２層構造とするが、層間絶縁層は、単層または３層以上の積層構造としても良い。 Next, an interlayer insulating layer is formed to cover the gate electrode layer and the gate insulating layer. In this embodiment mode, a two-layer structure of an insulating film 1227 containing hydrogen serving as a protective film and an insulating layer 1228 is used; however, the interlayer insulating layer may have a single layer structure or a stacked structure including three or more layers.

絶縁膜１２２７と絶縁層１２２８は、スパッタ法、もしくはプラズマＣＶＤ法を用いた窒化珪素膜、窒化酸化珪素膜、酸化窒化珪素膜、酸化珪素膜、他の珪素を含む絶縁膜を用いることができる。 As the insulating film 1227 and the insulating layer 1228, a silicon nitride film, a silicon nitride oxide film, a silicon oxynitride film, a silicon oxide film, or another insulating film containing silicon using a sputtering method or a plasma CVD method can be used.

絶縁膜１２２７、絶縁層１２２８としては他に窒化アルミニウム、酸化窒化アルミニウム、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム、酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素、ポリシラザン、その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。また、シロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサンは、シリコンと酸素との結合で骨格構造が構成される。置換基として、有機基（例えばアルキル基、アリール基）やフルオロ基を用いてもよい。有機基は、フルオロ基を有していてもよい。また、有機絶縁性材料を用いてもよく、有機材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテンを用いることができる。平坦性のよい塗布法によって形成される塗布膜を用いてもよい。 In addition, as the insulating film 1227 and the insulating layer 1228, aluminum nitride, aluminum oxynitride, aluminum nitride oxide having a nitrogen content higher than the oxygen content, aluminum oxide, diamond-like carbon (DLC), nitrogen-containing carbon, polysilazane, and the like It can be formed of a material selected from substances including an inorganic insulating material. A siloxane resin may also be used. Note that a siloxane resin corresponds to a resin including a Si—O—Si bond. Siloxane has a skeleton structure formed of a bond of silicon and oxygen. As a substituent, an organic group (for example, an alkyl group or an aryl group) or a fluoro group may be used. The organic group may have a fluoro group. Further, an organic insulating material may be used, and as the organic material, polyimide, acrylic, polyamide, polyimide amide, resist, or benzocyclobutene can be used. A coating film formed by a coating method with good flatness may be used.

絶縁膜１２２７、絶縁層１２２８は、ディップ、スプレー塗布、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター、ＣＶＤ法、蒸着法等を採用することができる。液滴吐出法により絶縁膜１２２７、絶縁層１２２８を形成してもよい。液滴吐出法を用いた場合には材料液を節約することができる。また、液滴吐出法のようにパターンが転写、または描写できる方法、例えば印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）なども用いることができる。 As the insulating film 1227 and the insulating layer 1228, dipping, spray coating, doctor knife, roll coater, curtain coater, knife coater, CVD method, vapor deposition method, or the like can be employed. The insulating film 1227 and the insulating layer 1228 may be formed by a droplet discharge method. When the droplet discharge method is used, the material liquid can be saved. Further, a method capable of transferring or drawing a pattern, such as a droplet discharge method, for example, a printing method (a method for forming a pattern such as screen printing or offset printing) or the like can be used.

さらに、窒素雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、単結晶半導体層を水素化する工程を行う。好ましくは、４００〜５００℃で行う。この工程は層間絶縁層である絶縁膜１２２７に含まれる水素により単結晶半導体層のダングリングボンドを終端する工程である。本実施の形態では、４１０℃で１時間加熱処理を行う。 Further, a step of hydrogenating the single crystal semiconductor layer is performed by performing heat treatment at 300 to 550 ° C. for 1 to 12 hours in a nitrogen atmosphere. Preferably, it carries out at 400-500 degreeC. This step is a step of terminating dangling bonds in the single crystal semiconductor layer with hydrogen contained in the insulating film 1227 which is an interlayer insulating layer. In this embodiment, heat treatment is performed at 410 ° C. for 1 hour.

次いで、レジストからなるマスクを用いて絶縁膜１２２７、絶縁層１２２８に単結晶半導体層に達するコンタクトホール（開口）を形成する。エッチングは、用いる材料の選択比によって、一回で行っても複数回行っても良い。エッチングによって、絶縁膜１２２７、絶縁層１２２８を除去し、ソース領域又はドレイン領域である第２のｎ型不純物領域１２１９ａ、１２１９ｂ、第２のｐ型不純物領域１２２４ａ、１２２４ｂに達する開口を形成する。エッチングは、ウェットエッチングでもドライエッチングでもよく、両方用いてもよい。ウェットエッチングのエッチャントは、フッ素水素アンモニウム及びフッ化アンモニウムを含む混合溶液のようなフッ酸系の溶液を用いるとよい。エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガス又は酸素を適宜用いることができる。また用いるエッチング用ガスに不活性気体を添加してもよい。添加する不活性元素としては、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種の元素を用いることができる。 Next, contact holes (openings) reaching the single crystal semiconductor layer are formed in the insulating film 1227 and the insulating layer 1228 using a resist mask. Etching may be performed once or a plurality of times depending on the selection ratio of the material to be used. The insulating film 1227 and the insulating layer 1228 are removed by etching, and openings reaching the second n-type impurity regions 1219a and 1219b and the second p-type impurity regions 1224a and 1224b which are source regions or drain regions are formed. Etching may be wet etching or dry etching, or both may be used. As an etchant for wet etching, a hydrofluoric acid-based solution such as a mixed solution containing ammonium hydrogen fluoride and ammonium fluoride is preferably used. As an etching gas, a chlorine-based gas typified by Cl 2 , BCl 3 , SiCl 4, or CCl 4 , a fluorine-based gas typified by CF 4 , SF 6, NF 3, or the like can be used as appropriate. . Further, an inert gas may be added to the etching gas used. As the inert element to be added, one or more elements selected from He, Ne, Ar, Kr, and Xe can be used.

開口を覆うように導電膜を形成し、導電膜をエッチングして各ソース領域又はドレイン領域の一部とそれぞれ電気的に接続するソース電極層又はドレイン電極層として機能する配線層１２２９ａ、１２２９ｂ、１２３０ａ、１２３０ｂを形成する。配線層は、ＰＶＤ法、ＣＶＤ法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、液滴吐出法、印刷法、電解メッキ法等により、所定の場所に選択的に導電層を形成することができる。更にはリフロー法、ダマシン法を用いても良い。配線層の材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ、Ｔａ、Ｍｏ、Ｃｄ、Ｚｎ、Ｆｅ、Ｔｉ、Ｚｒ、Ｂａ等の金属、及びＳｉ、Ｇｅ、又はその合金、若しくはその窒化物を用いて形成する。また、これらの積層構造としても良い。 A conductive film is formed so as to cover the opening, and the conductive film is etched so that wiring layers 1229a, 1229b, and 1230a functioning as a source electrode layer or a drain electrode layer that are electrically connected to a part of each source region or drain region, respectively. 1230b is formed. The wiring layer can be formed by forming a conductive film by a PVD method, a CVD method, a vapor deposition method or the like and then etching it into a desired shape. Further, the conductive layer can be selectively formed at a predetermined place by a droplet discharge method, a printing method, an electrolytic plating method, or the like. Furthermore, a reflow method or a damascene method may be used. The material of the wiring layer is Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Zr, Ba, and other metals, and Si, Ge, Alternatively, an alloy thereof or a nitride thereof is used. Moreover, it is good also as these laminated structures.

以上の工程でＣＭＯＳ構造のｎチャネル型薄膜トランジスタであるトランジスタ１２３１及びｐチャネル型薄膜トランジスタであるトランジスタ１２３２を含む半導体装置を作製することができる（図５（Ｄ））。図示しないが、本実施の形態はＣＭＯＳ構造であるため、トランジスタ１２３１とトランジスタ１２３２とは電気的に接続している。 Through the above process, a semiconductor device including the transistor 1231 which is an n-channel thin film transistor having a CMOS structure and the transistor 1232 which is a p-channel thin film transistor can be manufactured (FIG. 5D). Although not illustrated, since this embodiment has a CMOS structure, the transistor 1231 and the transistor 1232 are electrically connected to each other.

本実施の形態に限定されず、トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、二つ形成されるダブルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。 Without being limited to this embodiment mode, the transistor may have a single gate structure in which one channel formation region is formed, a double gate structure in which two channel formation regions are formed, or a triple gate structure in which three transistors are formed.

以上のように、単結晶半導体基板より支持基板に転載された単結晶半導体層を有する半導体基板を用いるため、単結晶半導体層は結晶性が高い。 As described above, since the semiconductor substrate including the single crystal semiconductor layer transferred from the single crystal semiconductor substrate to the supporting substrate is used, the single crystal semiconductor layer has high crystallinity.

従って、薄型の高性能な半導体装置を歩留まり良く作製することができる。 Accordingly, a thin high-performance semiconductor device can be manufactured with high yield.

本実施の形態は、他の実施の形態と、適宜組み合わせることができる。 This embodiment can be combined with any of the other embodiments as appropriate.

（実施の形態４）
本発明の一態様の半導体基板の作製方法で作製した半導体基板を含む半導体装置は、様々な電子機器に用いることができる。 (Embodiment 4)
A semiconductor device including the semiconductor substrate manufactured by the method for manufacturing a semiconductor substrate of one embodiment of the present invention can be used for various electronic devices.

その様な電子機器としては、ビデオカメラ、デジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図６に示す。 Such electronic devices include cameras such as video cameras and digital cameras, head mounted displays (goggles type displays), car navigation, projectors, car stereos, personal computers, personal digital assistants (mobile computers, mobile phones, electronic books, etc.) ) And the like. An example of them is shown in FIG.

また、マイクロプロセッサ、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップとも呼ばれる非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置などにも本発明を適用することができる。 In addition, a semiconductor device having an arithmetic function capable of transmitting and receiving data without contact, also called a microprocessor, an RFID tag, an ID tag, an IC tag, an IC chip, an RF tag, a wireless tag, an electronic tag, or a wireless chip The present invention can also be applied.

図６（Ａ）に示す携帯情報端末機器は、本体９２０１、表示部９２０２等を含んでいる。本発明の一態様を適用することによって、歩留まり良く携帯情報端末機器を提供することができる。 A portable information terminal device illustrated in FIG. 6A includes a main body 9201, a display portion 9202, and the like. By applying one embodiment of the present invention, a portable information terminal device can be provided with high yield.

図６（Ｂ）に示すデジタルビデオカメラは、表示部９７０１、表示部９７０２等を含んでいる。本発明の一態様を適用することによって、歩留まり良くデジタルビデオカメラを得ることができる。 A digital video camera shown in FIG. 6B includes a display portion 9701, a display portion 9702, and the like. By applying one embodiment of the present invention, a digital video camera can be obtained with high yield.

図６（Ｃ）に示す携帯電話機は、本体９１０１、表示部９１０２等を含んでいる。本発明の一態様を適用することによって、歩留まり良く携帯電話機を提供することができる。 A cellular phone shown in FIG. 6C includes a main body 9101, a display portion 9102, and the like. By applying one embodiment of the present invention, a mobile phone can be provided with high yield.

図６（Ｄ）に示す携帯型のテレビジョン装置は、本体９３０１、表示部９３０２等を含んでいる。本発明の一態様を適用することによって、歩留まり良く携帯型のテレビジョン装置を提供することができる。またテレビジョン装置としては、携帯電話機などの携帯端末に搭載する小型のものから、持ち運びをすることができる中型のもの、また、大型のもの（例えば４０インチ以上）まで、幅広いものに、本発明の一態様を適用することができる。 A portable television device illustrated in FIG. 6D includes a main body 9301, a display portion 9302, and the like. By applying one embodiment of the present invention, a portable television device with high yield can be provided. In addition, the present invention can be applied to a wide variety of television devices, from a small one mounted on a portable terminal such as a cellular phone to a medium-sized one that can be carried and a large one (for example, 40 inches or more). One embodiment can be applied.

図６（Ｅ）に示す携帯型のコンピュータは、本体９４０１、表示部９４０２等を含んでいる。本発明の一態様を適用することによって、歩留まり良く携帯型のコンピュータを提供することができる。 A portable computer illustrated in FIG. 6E includes a main body 9401, a display portion 9402, and the like. By applying one embodiment of the present invention, a portable computer with high yield can be provided.

１００ 基板
１０１ 絶縁層
１０１ａ 絶縁層
１０１ｂ 絶縁層
１０２ 水素イオン
１０３ エッチング用ガス
１０４ａ 第１の深さ
１０４ｂ 第２の深さ
１０５ 脆化領域
１０６ 接合層
１０６ａ 接合層
１３０ 支持基板
１３１ 単結晶半導体層
２００ チャンバー壁
２０１ ステージ
２０２ ステージ軸
２０３ イオン源
２０４ バルブ
２０５ バルブ
２０６ イオン
２０７ エッチング用ガス供給部
２０８ 加速電極
２０９ 質量分析部
２１０ 走査部
３００ チャンバー壁
３０１ ステージ
３０２ ステージ軸
３０３ イオン源
３０４ バルブ
３０５ バルブ
３０６ イオン
３０７ エッチング用ガス供給部
５００ａ 損傷領域
５００ｂ 損傷領域
５００ｃ 損傷領域
５０１ａ 脆化領域
５０１ｂ 脆化領域
５０１ｃ 脆化領域
５０２ 破線
５０３ 破線
５０４ 破線
１２０５ 単結晶半導体層
１２０６ 単結晶半導体層
１２０７ ゲート絶縁層
１２０８ ゲート電極層
１２０９ ゲート電極層
１２１０ 不純物元素
１２１１ マスク
１２１２ａ 第１のｎ型不純物領域
１２１２ｂ 第１のｎ型不純物領域
１２１３ 不純物元素
１２１４ マスク
１２１５ａ 第１のｐ型不純物領域
１２１５ｂ 第１のｐ型不純物領域
１２１６ａ 側壁絶縁層
１２１６ｂ 側壁絶縁層
１２１６ｃ 側壁絶縁層
１２１６ｄ 側壁絶縁層
１２１７ 不純物元素
１２１８ マスク
１２１９ａ 第２のｎ型不純物領域
１２１９ｂ 第２のｎ型不純物領域
１２２０ａ 第３のｎ型不純物領域
１２２０ｂ 第３のｎ型不純物領域
１２２１ チャネル形成領域
１２２２ 不純物元素
１２２３ マスク
１２２４ａ 第２のｐ型不純物領域
１２２４ｂ 第２のｐ型不純物領域
１２２５ａ 第３のｐ型不純物領域
１２２４ｂ 第３のｐ型不純物領域
１２２６ チャネル形成領域
１２２７ 絶縁膜
１２２８ 絶縁層
１２２９ａ 配線層
１２３１ トランジスタ
１２３２ トランジスタ
１２３３ａ ゲート絶縁層
９１０１ 本体
９１０２ 表示部
９２０１ 本体
９２０２ 表示部
９３０１ 本体
９３０２ 表示部
９４０１ 本体
９４０２ 表示部
９７０１ 表示部
９７０２ 表示部 100 substrate 101 insulating layer 101a insulating layer 101b insulating layer 102 hydrogen ion 103 etching gas 104a first depth 104b second depth 105 embrittlement region 106 bonding layer 106a bonding layer 130 supporting substrate 131 single crystal semiconductor layer 200 chamber Wall 201 Stage 202 Stage axis 203 Ion source 204 Valve 205 Valve 206 Ion 207 Etching gas supply unit 208 Acceleration electrode 209 Mass analysis unit 210 Scan unit 300 Chamber wall 301 Stage 302 Stage axis 303 Ion source 304 Valve 305 Valve 306 Ion 307 Etching Gas supply unit 500a Damaged region 500b Damaged region 500c Damaged region 501a Embrittlement region 501b Embrittlement region 501c Embrittlement region 502 Broken line 503 Broken line 504 Broken line 1205 Single crystal semiconductor 1206 Single crystal semiconductor layer 1207 Gate insulating layer 1208 Gate electrode layer 1209 Gate electrode layer 1210 Impurity element 1211 Mask 1212a First n-type impurity region 1212b First n-type impurity region 1213 Impurity element 1214 Mask 1215a First p-type impurity Region 1215b First p-type impurity region 1216a Side wall insulating layer 1216b Side wall insulating layer 1216c Side wall insulating layer 1216d Side wall insulating layer 1217 Impurity element 1218 Mask 1219a Second n-type impurity region 1219b Second n-type impurity region 1220a Third region n-type impurity region 1220b third n-type impurity region 1221 channel formation region 1222 impurity element 1223 mask 1224a second p-type impurity region 1224b second p-type impurity region 1225a third p-type impurity region 1 24b Third p-type impurity region 1226 Channel formation region 1227 Insulating film 1228 Insulating layer 1229a Wiring layer 1231 Transistor 1232 Transistor 1233a Gate insulating layer 9101 Main body 9102 Display portion 9201 Main body 9202 Display portion 9301 Main body 9302 Display portion 9401 Main body 9402 Display portion 9701 Display unit 9702 Display unit

Claims (2)

単結晶半導体基板の第１の面に絶縁層を形成し、
エッチングにより前記絶縁層の膜厚を薄くしつつ、前記絶縁層を介して前記単結晶半導体基板にイオン照射を行うことで、前記単結晶半導体基板の内部に脆化領域を形成し、
前記単結晶半導体基板の前記第１の面側に接合層を形成し、
前記単結晶半導体基板と、支持基板とを、前記接合層を介して貼り合わせ、
熱処理を行うことにより、前記脆化領域において前記単結晶半導体基板の一部を分離し、前記支持基板上に単結晶半導体層を形成する半導体基板の作製方法。 Forming an insulating layer on the first surface of the single crystal semiconductor substrate;
By performing ion irradiation on the single crystal semiconductor substrate through the insulating layer while reducing the thickness of the insulating layer by etching, an embrittled region is formed inside the single crystal semiconductor substrate,
Forming a bonding layer on the first surface side of the single crystal semiconductor substrate;
The single crystal semiconductor substrate and the support substrate are bonded together through the bonding layer,
A method for manufacturing a semiconductor substrate, in which a part of the single crystal semiconductor substrate is separated in the embrittlement region by heat treatment, and a single crystal semiconductor layer is formed over the supporting substrate. 請求項１において、
前記絶縁層は、前記イオン照射によりプラズマ化されたエッチング用ガスを用いてエッチングされる半導体基板の作製方法。 In claim 1,
The method for manufacturing a semiconductor substrate, wherein the insulating layer is etched using an etching gas that has been turned into plasma by the ion irradiation.
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