JP5608594B2 - プレロード命令制御 - Google Patents
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Description
プログラム命令に応じて、データ処理操作を実施するように構成される処理回路と、
該処理回路に連結され、該プログラム命令に応答して、該データ処理操作を実施するように、該処理回路を制御するための制御信号を生成する、命令デコーダ回路と、
を備え、該命令デコーダは、プレロード命令に応答し、該プレロード命令は、後のメモリアドレスへのメモリアクセスに備えるために、プレロード操作の対象となる該メモリアドレスの場所を指定し、該メモリアドレスをヌル値と比較し、かつ、
(i)該メモリアドレスが、該ヌル値と一致しない場合、該プレロード操作を実施するために、該処理回路を制御するための制御信号を生成し、
(ii)該メモリアドレスが、該ヌル値と一致する場合、該プレロード操作を実施するために、該処理回路を制御するための該制御信号を生成しない、装置を提供する。
プログラム命令に応じて、データ処理操作を実施する処理手段と、
該プログラム命令に応答して制御信号を生成するための命令デコーダ手段であって、該制御信号は、該データ処理操作を実施するように該処理回路を制御する、手段と、
を備え、該命令デコーダ手段は、プレロード命令に応答し、該プレロード命令は、後のメモリアドレスへのメモリアクセスに備えるために、プレロード操作の対象となるように該メモリアドレスの場所を指定し、該メモリアドレスをヌル値と比較し、かつ、
(i)該メモリアドレスが、該ヌル値と一致しない場合、該プレロード操作を実施するために、該処理回路を制御するための制御信号を生成し、
(ii)該メモリアドレスが、該ヌル値と一致する場合、該プレロード操作を実施するために、該処理回路を制御するための該制御信号を生成しない、装置を提供する。
プログラム命令に応じてデータ処理操作を実施するステップと、
該データ処理操作を制御するための制御信号を生成するために、プログラム命令をデコードするステップと、
を含み、該デコードするステップは、プレロード命令に応答し、該プレロード命令は、後のメモリアドレスへのメモリアクセスに備えるために、プレロード操作の対象となる該メモリアドレスの場所を指定し、該メモリアドレスをヌル値と比較し、かつ、
(i)該メモリアドレスが、該ヌル値と一致しない場合、該プレロード操作を実施するために、該処理回路を制御するための制御信号を生成し、
(ii)該メモリアドレスが、該ヌル値と一致する場合、該プレロード操作を実施するために、該処理回路を制御するための該制御信号を生成しない、方法を提供する。
MOV r0,#0x1000
PLD 〔r0〕
は、トランスレーションルックアサイドバッファの場合について、0x1000に対応するだけでなく、後に続く4kBページにも対応するマッピングをロードし、それゆえに次の
PLD 〔r0,#0x4〕
は、パフォーマンスに影響することなく破棄される可能性がある(および潜在的にある種のパフォーマンス向上をもたらす)。これはまた、キャッシュライン長がアーキテクチャー上不変ではないため、キャッシュラインフィルを実施するハードウェアに有用であり、したがって、後のPLDに使用されるストライドが、コードが実行され得る全てのチップ上に存在するキャッシュライン長の最小公倍数であるように、コードが書き込まれてもよく、それによってより長いキャッシュライン長での実施は、効果的に反復されるPLD(同じキャッシュラインをヒットしているPLD)を破棄することを選択してもよい。エントリーをタイムアウトする追加的機構もまた、長い間隔を空けて実行される同一のプレロード(アイテムが退去させられた場合があるような)を防止するために、退去を監視する代替と共に、実施されてもよい。
4 プロセッサ
6 メモリ
8 レジスタバンク
10 乗算器
12 シフター
14 加算器
16 ロード/記憶ユニット
Claims (20)
- データを処理するための装置であって、
プログラム命令に応答して、データ処理操作を実施するように構成される処理回路と、
前記処理回路に連結され、前記プログラム命令に応答して、前記データ処理操作を実施するように、前記処理回路を制御するための制御信号を生成する、命令デコーダ回路と、
を備え、前記命令デコーダ回路は、後のメモリアドレスへのメモリアクセスに備えるために、プレロード操作の対象となる前記メモリアドレスの場所を指定するプレロード命令をデコードする際に、前記メモリアドレスをヌル値と比較し、かつ、
(i)前記メモリアドレスが、前記ヌル値と一致しない場合、前記プレロード操作を実施するための制御信号であって、前記処理回路を制御するための制御信号を生成し、
(ii)前記メモリアドレスが、前記ヌル値と一致する場合、前記プレロード操作を実施するための制御信号であって、前記処理回路を制御するための制御信号を生成しないものである、装置。 - 仮想アドレスと物理アドレスとの間のトランスレーションを指定する、アドレスマッピングデータを記憶するように構成される、トランスレーションルックアサイドバッファ回路を含み、前記メモリアドレスは、仮想メモリアドレスであり、前記アドレスマッピングデータが、前記メモリアドレスのためのトランスレーションを指定しない場合、前記プレロード操作は、前記メモリアドレスのためのアドレスマッピングデータの、前記トランスレーションルックアサイドバッファ回路へのロードをトリガする、請求項1に記載の装置。
- 前記メモリアドレスのための前記アドレスマッピングデータが、ページテーブルウォーク操作を使用してアクセスされる、請求項2に記載の装置。
- キャッシュメモリを備え、前記プレロード操作が、前記メモリアドレスから前記キャッシュメモリへデータをロードする、請求項1、2、および3のいずれか1項に記載の装置。
- 前記ヌル値がゼロである、請求項1、2、3および4のいずれか1項に記載の装置。
- 前記ヌル値が、一連の値のうちの1つである、請求項1〜4のいずれか1項に記載の装置。
- 前記ヌル値が、プログラム可能な値である、請求項1〜4のいずれか1項に記載の装置。
- 前記ヌル値が、前記プレロード操作の対象とならないメモリアドレスを検出するように構成される検出回路によってプログラムされる、請求項6に記載の装置。
- 前記メモリアドレスが、メモリアドレスページに分割されるメモリアドレススペース内にあり、前記命令デコーダ回路が、アクセス不可能メモリページへのメモリアクセスであると以前に検出されたメモリアクセスに対応するように、前記ヌル値を設定する、請求項1〜4のいずれか1項に記載の装置。
- データを処理するための装置であって、
プログラム命令に応答して、データ処理操作を実施するための処理手段と、
前記プログラム命令に応答して制御信号を生成するための命令デコーダ手段であって、前記制御信号は、前記データ処理操作を実施するように前記処理手段を制御する、手段と、
を備え、前記命令デコーダ手段は、後のメモリアドレスへのメモリアクセスに備えるために、プレロード操作の対象となる前記メモリアドレスの場所を指定するプレロード命令をデコードする際に、前記メモリアドレスをヌル値と比較し、かつ、
(i)前記メモリアドレスが、前記ヌル値と一致しない場合、前記プレロード操作を実施するための制御信号であって、前記処理手段を制御するための制御信号を生成し、
(ii)前記メモリアドレスが、前記ヌル値と一致する場合、前記プレロード操作を実施するための制御信号であって、前記処理手段を制御するための制御信号を生成しないものである、装置。 - データを処理する方法であって、
データ処理操作を制御するための制御信号を生成するために、プログラム命令をデコードするステップと、
前記プログラム命令に応答して前記データ処理操作を実施するステップと、
を含み、前記デコードするステップは、後のメモリアドレスへのメモリアクセスに備えるために、プレロード操作の対象となる前記メモリアドレスの場所を指定するプレロード命令をデコードする際に、前記メモリアドレスをヌル値と比較し、かつ、
(i)前記メモリアドレスが、前記ヌル値と一致しない場合、前記プレロード操作を実施するための制御信号であって、前記データ処理操作を制御するための制御信号を生成し、
(ii)前記メモリアドレスが、前記ヌル値と一致する場合、前記プレロード操作を実施するための制御信号であって、前記データ処理操作を制御するための前記制御信号を生成しないものである、方法。 - 前記方法は、仮想アドレスと物理アドレスとの間のトランスレーションを指定する、アドレスマッピングデータを記憶するステップをさらに含み、
前記メモリアドレスは、仮想メモリアドレスであり、
前記方法は、前記アドレスマッピングデータが、前記メモリアドレスのためのトランスレーションを指定しない場合、前記プレロード操作に基づき、前記メモリアドレスのためのアドレスマッピングデータのロードをトリガするステップをさらに含む、請求項11に記載の方法。 - 前記メモリアドレスのための前記アドレスマッピングデータが、ページテーブルウォーク操作を使用してアクセスされる、請求項12に記載の方法。
- 前記プレロード操作が、前記メモリアドレスからキャッシュメモリにデータをロードする、請求項11、12、および13のいずれか1項に記載の方法。
- 前記ヌル値がゼロである、請求項11〜14のいずれか1項に記載の方法。
- 前記ヌル値が、一連の値のうちの1つである、請求項11〜14のいずれか1項に記載の方法。
- 前記ヌル値が、プログラム可能な値である、請求項11〜14のいずれか1項に記載の方法。
- 前記ヌル値は、前記プレロード操作の対象とならないメモリアドレスをハードウェアにおいて検出することによって、プログラムされるものである、請求項17に記載の方法。
- 前記メモリアドレスが、メモリアドレスページに分割されるメモリアドレススペース内にあり、前記ヌル値が、以前に検出されたアクセス不可能メモリページへのメモリアクセスに対応するように設定される、請求項11〜14のいずれか1項に記載の方法。
- 請求項11〜19のいずれか1項に記載の方法に従って作動するようにコンピュータを制御する、コンピュータプログラムによって提供される仮想機械。
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