JP5601983B2 - Bias circuit - Google Patents
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Description
この発明は、受信用増幅器として高周波半導体素子を用いたバイアス回路に関し、特に受信用増幅器への過入力時における破壊防止技術と過入力解消後の電気特性復帰速度の改善技術とに関するものである。 The present invention relates to a bias circuit that uses a high-frequency semiconductor element as a receiving amplifier, and more particularly to a technique for preventing destruction at the time of excessive input to the receiving amplifier and a technique for improving the electrical characteristic return speed after over-input is eliminated.
従来から、レーダ受信モジュールのバイアス回路として、受信用トランジスタの前段に検波回路および振幅制限回路を設け、検波回路で検知された信号レベルを比較器で比較し、過入力時には受信用トランジスタに過入力が印加されないように保護を行う制御回路を備えたものが提案されている(たとえば、特許文献1参照)。 Conventionally, as a bias circuit for a radar receiver module, a detector circuit and an amplitude limiter circuit have been provided in front of the receiving transistor, and the signal level detected by the detector circuit is compared by a comparator. There has been proposed a device including a control circuit that protects against being applied (see, for example, Patent Document 1).
従来のバイアス回路は、上記特許文献1の構成によれば、受信用トランジスタの前段に検波回路および振幅制限回路を設けているので、検波回路および振幅制限回路の高周波通過損失により、受信機としての雑音性能が低下するという課題があった。また、比較器を含む複雑な回路を必要とするので、システム全体のコストが高くなるという課題があった。
According to the configuration of the above-mentioned
この発明は、上記のような課題を解決するためになされたものであり、受信雑音性能の低下をともなうことなく簡易な構成により受信用トランジスタを過入力による破壊から防ぐことのできるバイアス回路を得ることを目的とする。また、また過入力が解消された後、定常動作に復帰するまでの時間を改善したバイアス回路を得ることを目的とする。 The present invention has been made to solve the above-described problems, and provides a bias circuit capable of preventing a receiving transistor from being destroyed by an excessive input with a simple configuration without deteriorating reception noise performance. For the purpose. It is another object of the present invention to provide a bias circuit that improves the time required to return to a steady operation after over-input is eliminated.
この発明に係るバイアス回路は、過入力保護回路を有さない受信用増幅器に用いられるバイアス回路であって、受信用増幅器を構成する受信用トランジスタのゲート端子に接続されたゲートバイアス回路と、受信用トランジスタのドレイン端子に接続されたドレインバイアス回路と、を備え、ゲートバイアス回路は、過入力時における受信用トランジスタのゲート電流またはゲート電圧の変化を検知して変化信号を生成する変化検知手段を有し、ドレインバイアス回路は、過入力時の変化信号に応答して、受信用トランジスタに対するドレイン出力電圧を低減させるように構成され、ドレインバイアス回路は、過入力時の変化信号が入力されるバッファ回路を含み、バッファ回路は、変化信号が入力された場合に、出力電圧値を通常のドレイン電圧から0Vに切替えるものである。 A bias circuit according to the present invention is a bias circuit used for a receiving amplifier having no over-input protection circuit, the gate bias circuit being connected to a gate terminal of a receiving transistor constituting the receiving amplifier, and a receiving circuit. And a drain bias circuit connected to the drain terminal of the transistor for use, and the gate bias circuit includes a change detection means for detecting a change in the gate current or gate voltage of the receiving transistor at the time of over-input and generating a change signal. And a drain bias circuit configured to reduce a drain output voltage to the receiving transistor in response to a change signal at the time of over-input , and the drain bias circuit is a buffer to which a change signal at the time of over-input is input The buffer circuit includes an output voltage value when a change signal is input. It is intended to switch from voltage to 0V.
この発明によれば、受信用増幅器を保護するバイアス回路において、過入力保護回路を用いない小型で簡易な構成により、雑音性能を損なうことなく過入力時における受信用増幅器の破壊を防ぐことができる。 According to the present invention, in a bias circuit that protects a receiving amplifier, it is possible to prevent destruction of the receiving amplifier at the time of over-input without impairing noise performance by a small and simple configuration that does not use an over-input protection circuit. .
実施の形態1.
図1はこの発明の実施の形態1に係るバイアス回路を受信回路とともに示す回路構成図である。
図1において、この発明が適用される受信回路は、受信信号を取得する受信アンテナ1と、受信用増幅器を構成する受信用トランジスタ2と、バイアス線路を兼ねる整合回路3と、MIM(Metal Insulator Metal)キャパシタからなる高周波短絡キャパシタ4と、受信信号出力端子5と、を備えている。
FIG. 1 is a circuit configuration diagram showing a bias circuit according to
1, a receiving circuit to which the present invention is applied includes a receiving
この場合、受信信号を増幅する受信用トランジスタ2は、過入力保護回路を有していない。
受信用トランジスタ2において、ゲート端子は、受信アンテナ1および一方の整合回路3に接続され、ドレイン端子は、他方の整合回路3および受信信号出力端子5に接続され、ソース端子はグランドに接続されている。
各整合回路3の他端は、個別の高周波短絡キャパシタ4を介してグランドに接続されている。
In this case, the
In the
The other end of each matching
また、この発明の実施の形態1に係るバイアス回路は、ゲートバイアス電圧Vgg(=−2[V])が印加されるゲート電圧印加端子6と、ドレインバイアス電圧Vdd(=10[V])印加されるドレイン電圧印加端子7と、一方の整合回路3を介してゲート電圧Vgをゲート端子に印加するゲートバイアス回路8と、他方の整合回路3を介してドレイン電圧Vdをドレイン端子に印加するドレインバイアス回路9とを備えている。なお、上記( )内の値は一例の値であり、他の値をもとり得る。以下、同様である。
In addition, the bias circuit according to the first embodiment of the present invention has a gate
ゲートバイアス回路8は、自身に流れるゲート電流Igの変化を検知して変化信号を生成する変化検知手段(図1には示されていない)を含み、ドレインバイアス回路9をフィードバック制御可能に構成されている。
The gate bias circuit 8 includes a change detection means (not shown in FIG. 1) that detects a change in the gate current Ig flowing in the gate bias circuit 8 and generates a change signal, and is configured so that the
なお、以下の説明では、ゲートバイアス回路8およびドレインバイアス回路9に供給されるゲートバイアス電圧Vggおよびドレインバイアス電圧Vddと区別するために、実際にゲートバイアス回路8およびドレインバイアス回路9に印加されるバイアス電圧を、単に、ゲート電圧Vgおよびドレイン電圧Vdと称するものとする。
In the following description, in order to distinguish from the gate bias voltage Vgg and the drain bias voltage Vdd supplied to the gate bias circuit 8 and the
図1の受信回路の構成によれば、受信アンテナ1と受信用トランジスタ2とが直接的に接続されているので、受信アンテナ1で受信した信号に付加的な雑音を加えることなく、受信用トランジスタ2で信号増幅することが可能であり、優れた雑音性能を実現することができる。
According to the configuration of the receiving circuit of FIG. 1, since the receiving
また、図1のバイアス回路において、ゲートバイアス回路8およびドレインバイアス回路9は、それぞれ、高周波短絡キャパシタ4を介して接地されているので、受信用トランジスタ2および整合回路3から構成される受信増幅部に対して、高周波信号経路としては切り離されている。
したがって、ゲートバイアス回路8およびドレインバイアス回路9の中で発生する雑音信号が、受信用トランジスタ2で増幅されることはない。
Further, in the bias circuit of FIG. 1, since the gate bias circuit 8 and the
Therefore, a noise signal generated in the gate bias circuit 8 and the
次に、図1に示したこの発明の実施の形態1による過入力時の動作について説明する。
受信アンテナ1から受信用トランジスタ2に過入力信号が入力されると、受信用トランジスタ2のゲート電流が大きく変化する。
過入力時における受信用トランジスタ2のゲート電流Igは、ゲートバイアス回路8の中を通るので、ゲートバイアス回路8は、ゲート電流Igの変化を信号として出力し、ドレインバイアス回路9を制御する。
Next, the operation at the time of excessive input according to
When an excessive input signal is input from the
Since the gate current Ig of the
すなわち、ドレインバイアス回路9は、ゲートバイアス回路8からの変化信号に応答して、出力電圧値を切替えてドレイン電圧Vdを低減させる。
これにより、過入力時には、受信用トランジスタ2に与えるドレイン電圧Vdが低下されるので、受信用トランジスタ2が破壊するのを防ぐことができる。
That is, the
Thereby, when the input is excessive, the drain voltage Vd applied to the receiving
また、一般に、過入力が解消されてから定常状態に復帰するまでに要する時間は、動作電圧が高い方が遅くなるが、図1の回路構成によれば、過入力時にはドレイン電圧Vdが低減されているので、過入力が解消されてから定常状態に復帰するまでの時間を早くすることができ、ドレインラグに起因したリカバリタイムの遅延を解消することができる。 In general, the time required to return to the steady state after over-input is eliminated is slower as the operating voltage is higher. However, according to the circuit configuration of FIG. 1, the drain voltage Vd is reduced at the time of over-input. As a result, it is possible to shorten the time until the steady state is restored after the excessive input is eliminated, and the recovery time delay due to the drain lag can be eliminated.
以上のように、この発明の実施の形態1(図1)に係るバイアス回路は、過入力保護回路を有さない受信用増幅器に用いられるバイアス回路であって、受信用増幅器を構成する受信用トランジスタ2のゲート端子に接続されたゲートバイアス回路8と、受信用トランジスタ2のドレイン端子に接続されたドレインバイアス回路9と、を備えている。
As described above, the bias circuit according to Embodiment 1 (FIG. 1) of the present invention is a bias circuit used for a receiving amplifier that does not have an over-input protection circuit, and is a receiving circuit that constitutes a receiving amplifier. A gate bias circuit 8 connected to the gate terminal of the
ゲートバイアス回路8は、過入力時における受信用トランジスタ2のゲート電流Igまたはゲート電圧Vgの変化を検知して変化信号を生成する変化検知手段を有し、ドレインバイアス回路9は、過入力時の変化信号に応答して、受信用トランジスタ2に対するドレイン電圧Vdを低減させるように構成されている。
The gate bias circuit 8 has change detecting means for detecting a change in the gate current Ig or the gate voltage Vg of the receiving
このように、過入力時における受信用トランジスタ2のゲート電流Igまたはゲート電圧Vgの変化に応答して、ドレイン電圧Vdが低下するように構成することにより、過入力保護回路を有さない受信用トランジスタ2においても、簡易な構成で小型に、雑音性能を損なうことなく過入力における破壊を防ぐことができる。
As described above, the drain voltage Vd is lowered in response to the change in the gate current Ig or the gate voltage Vg of the receiving
実施の形態2.
なお、上記実施の形態1(図1)では、ゲートバイアス回路8内の変化検知手段について具体的に言及しなかったが、図2のように、抵抗10およびゲート電圧検知箇所Gを用いてもよい。
図2はこの発明の実施の形態2に係るバイアス回路を示す回路構成図であり、前述(図1参照)と同様のものについては、前述と同一符号を付して詳述を省略する。
In the first embodiment (FIG. 1), the change detection means in the gate bias circuit 8 is not specifically mentioned, but the
FIG. 2 is a circuit configuration diagram showing a bias circuit according to
図2において、この発明の実施の形態2に係るバイアス回路は、前述(図1)のゲートバイアス回路8として、抵抗10およびゲート電圧検知箇所Gを備えている。
抵抗10の一端には、ドレインバイアス回路9を制御するためのゲート電圧検知箇所Gが設けられている。
2, the bias circuit according to the second embodiment of the present invention includes a
One end of the
すなわち、抵抗10は、ゲート電圧印加端子6と整合回路3との間に挿入され、ゲート電圧検知箇所Gは、抵抗10と整合回路3との接続点に設けられており、抵抗10およびゲート電圧検知箇所Gは、変化検知手段として機能する。
That is, the
次に、図2に示したこの発明の実施の形態2による動作について説明する。
ここでは、ゲート電圧印加端子6に供給されるゲートバイアス電圧Vggと、抵抗10の抵抗値R(=数100Ω〜数kΩ)と、過入力時に抵抗10に流れるゲート電流Igとの関係を考慮する。
まず、定常状態においては、ゲート電流Igが流れないので、ゲート電圧検知箇所Gのゲート電圧Vgは、ゲートバイアス電圧Vggと同一値になる。
Next, the operation according to the second embodiment of the present invention shown in FIG. 2 will be described.
Here, the relationship between the gate bias voltage Vgg supplied to the gate
First, since the gate current Ig does not flow in the steady state, the gate voltage Vg at the gate voltage detection point G has the same value as the gate bias voltage Vgg.
一方、過入力によりゲート電流Igが流れると、抵抗10において、電位降下(=R×Ig)が生じるので、ゲート電圧検知箇所Gにおけるゲート電圧Vgは、定常状態でのゲートバイアス電圧Vggよりも電位降下(=R×Ig)分だけ低下する。
On the other hand, when the gate current Ig flows due to excessive input, a potential drop (= R × Ig) occurs in the
したがって、過入力時におけるゲート電圧検知箇所Gの電圧低下を変化信号として生成し、ドレインバイアス回路9を制御することにより、過入力時に受信用トランジスタ2に与えるドレイン電圧Vdを低下させて、受信用トランジスタ2が破壊するのを防ぐことができる。
Accordingly, a voltage drop at the gate voltage detection point G at the time of over-input is generated as a change signal, and the
また、この場合、過入力時の変化検知回路を、単一の抵抗10のみで構成可能なので、回路構成を安価かつ小型にすることができる。
また、前述と同様に、抵抗10で発生する雑音電力は、高周波短絡キャパシタ4を介して接地されることにより、受信用トランジスタ2および整合回路3から構成される受信増幅部に対して、高周波信号経路として切り離されているので、雑音性能を低下させることはない。
Further, in this case, since the change detection circuit at the time of excessive input can be configured by only the
Similarly to the above, the noise power generated in the
以上のように、この発明の実施の形態2(図2)によれば、ゲートバイアス回路内の変化検知手段は、受信用トランジスタ2のゲート端子に直列接続された抵抗10を含み、受信用トランジスタ2のゲート電圧Vgの変化として、過入力時に抵抗10に流れるゲート電流Igの変化を検知する。
As described above, according to the second embodiment (FIG. 2) of the present invention, the change detecting means in the gate bias circuit includes the
このように、過入力時に流れるゲート電流Igの変化を抵抗10で検知して、ドレイン電圧Vdを低減させることにより、過入力保護回路を有さない受信用トランジスタ2においても、簡易な構成で小型に、雑音性能を損なうことなく過入力における破壊を防ぐことができる。
In this way, the change in the gate current Ig flowing at the time of over-input is detected by the
実施の形態3.
なお、上記実施の形態1、2(図1、図2)では、ドレインバイアス回路9の具体的構成について言及しなかったが、図3のように、バッファ回路12を用いてもよい。
図3はこの発明の実施の形態3に係るバイアス回路を示す回路構成図であり、前述(図1、図2参照)と同様のものについては、前述と同一符号を付して詳述を省略する。
In the first and second embodiments (FIGS. 1 and 2), the specific configuration of the
FIG. 3 is a circuit configuration diagram showing a bias circuit according to
図3において、この発明の実施の形態3に係るバイアス回路は、前述(図2)のドレインバイアス回路9として、バッファ回路12を備えている。
バッファ回路12は、ゲート電圧検知箇所G(ゲートバイアス回路)からの入力電圧がゲートバイアス電圧Vgg(=−2[V])と同一値の場合(正常時)には、ドレイン電圧Vdとしてドレインバイアス電圧Vdd(=10[V])を出力し、入力電圧が前述の電圧降下分だけ低下した値(=Vgg−R×Ig)の場合(過入力時)には、バッファ回路12は、ドレイン電圧Vdとして0[V]を出力するように構成されている。
3, the bias circuit according to the third embodiment of the present invention includes a
When the input voltage from the gate voltage detection point G (gate bias circuit) is the same value as the gate bias voltage Vgg (= −2 [V]) (normal), the
すなわち、バッファ回路12から受信用トランジスタ2に対しては、定常状態時にはドレインバイアス電圧Vddが供給され、過入力状態時には0[V]が供給される。
これにより、過入力時においても、受信用トランジスタ2が破壊するのを防ぐことができる。
That is, the drain bias voltage Vdd is supplied from the
As a result, it is possible to prevent the receiving
以上のように、この発明の実施の形態3(図3)によれば、ドレインバイアス回路は、過入力時の変化信号が入力されるバッファ回路12を含み、バッファ回路12は、変化信号が入力された場合に、ドレイン電圧Vdを通常のドレインバイアス電圧Vddから0[V]に切替える。
As described above, according to the third embodiment (FIG. 3) of the present invention, the drain bias circuit includes the
このように、過入力時の変化信号に応答するバッファ回路12でドレインバイアス回路を構成することにより、過入力保護回路を有さない受信用トランジスタ2においても、簡易な構成で小型に、雑音性能を損なうことなく過入力における破壊を防ぐことができる。
In this way, by configuring the drain bias circuit with the
実施の形態4.
なお、上記実施の形態3(図3)では、バッファ回路12の具体的構成について言及しなかったが、図4のように、CMOS回路により構成してもよい。
図4はこの発明の実施の形態4に係るバイアス回路を示す回路構成図であり、前述(図3参照)と同様のものについては、前述と同一符号を付して詳述を省略する。
In the third embodiment (FIG. 3), the specific configuration of the
FIG. 4 is a circuit configuration diagram showing a bias circuit according to
図4において、この発明の実施の形態4に係るバイアス回路は、前述(図3)のバッファ回路12として、ディプリーション型のNMOSトランジスタ13と、エンハンスメント型のPMOSトランジスタ14と、からなるCMOS回路を備えている。
NMOSトランジスタ13およびPMOSトランジスタ14は、各動作閾値電圧が、ゲートバイアス電圧Vggと電圧降下後の電圧値(=Vgg−R×Ig)との中間値となるように製造されている。
4, the bias circuit according to the fourth embodiment of the present invention is a CMOS circuit comprising a depletion
The
次に、図4に示したこの発明の実施の形態4による動作について説明する。
まず、ゲート電圧検知箇所Gのゲート電圧Vgがゲートバイアス電圧Vgg(定常状態)の場合には、NMOSトランジスタ13は導通状態(ON)、PMOSトランジスタ14は非導通状態(OFF)である。
Next, the operation according to the fourth embodiment of the present invention shown in FIG. 4 will be described.
First, when the gate voltage Vg at the gate voltage detection point G is the gate bias voltage Vgg (steady state), the
したがって、NMOSトランジスタ13およびPMOSトランジスタ14(バッファ回路)から出力されるドレイン電圧Vdは、ドレイン電圧印加端子7に供給されるドレインバイアス電圧Vddと等しくなる。
Therefore, the drain voltage Vd output from the
一方、ゲート電圧検知箇所Gのゲート電圧VgがVgg−R×Ig(過入力状態)の場合には、NMOSトランジスタ13は非導通、PMOSトランジスタ14は導通状態となり、ドレイン電圧Vdは0[V]となる。
これにより、前述と同様に、受信用トランジスタ2が破壊するのを防ぐことができる。
On the other hand, when the gate voltage Vg at the gate voltage detection point G is Vgg−R × Ig (over-input state), the
As a result, the receiving
以上のように、この発明の実施の形態4(図4)によれば、バッファ回路は、NMOSトランジスタ13およびPMOSトランジスタ14からなるCMOS回路により構成されているので、過入力保護回路を有さない受信用増幅器においても、簡易な構成で小型に、雑音性能を損なうことなく過入力における破壊を防ぐことができる。
As described above, according to the fourth embodiment (FIG. 4) of the present invention, the buffer circuit is constituted by the CMOS circuit composed of the
実施の形態5.
なお、上記実施の形態4(図4)では、バッファ回路をCMOS回路で構成したが、図5のように、直列接続された2段のインバータ回路で構成してもよい。
図5はこの発明の実施の形態5に係るバイアス回路を示す回路構成図であり、前述(図4参照)と同様のものについては、前述と同一符号を付して詳述を省略する。
In the fourth embodiment (FIG. 4), the buffer circuit is configured by a CMOS circuit, but may be configured by a two-stage inverter circuit connected in series as shown in FIG.
FIG. 5 is a circuit configuration diagram showing a bias circuit according to
図5において、この発明の実施の形態5に係るバイアス回路は、ドレインバイアス回路を構成するバッファ回路として、前述(図4)のCMOS回路に代えて、直列接続された2段のインバータ回路を備えている。 5, the bias circuit according to the fifth embodiment of the present invention includes a two-stage inverter circuit connected in series instead of the CMOS circuit described above (FIG. 4) as a buffer circuit constituting the drain bias circuit. ing.
2段のインバータ回路は、直列接続されたFET(電界効果型トランジスタ)16、17と、FET16、17の各ドレイン端子に個別に接続された抵抗18、19と、により構成されている。
すなわち、FET16および抵抗18は、前段のインバータ回路を構成し、FET17および抵抗19は、後段のインバータ回路を構成している。
The two-stage inverter circuit includes FETs (Field Effect Transistors) 16 and 17 connected in series and
That is, the
FET16のドレイン端子は、抵抗18を介して接地され、FET16のソース端子は、制御電圧Vp(FETのピンチオフ電圧=−5[V])が印加される制御電圧印加端子20に接続されている。
The drain terminal of the
FET17のソース端子は接地され、FET17のドレイン端子は、抵抗19を介してドレイン電圧印加端子7に接続されるとともに、整合回路3を介して受信用トランジスタ2のドレイン端子に接続されている。
The source terminal of the
次に、図5に示したこの発明の実施の形態5による動作について説明する。
まず、定常状態において、ゲート電圧検知箇所Gで検知されるゲート電圧Vgがゲートバイアス電圧Vgg(=−2[V])を示す場合には、FET16の入力電圧(ゲート電位)が制御電圧Vp(=−5[V]:ソース電位)よりも高いので、FET16は導通状態である。
Next, the operation according to the fifth embodiment of the present invention shown in FIG. 5 will be described.
First, in the steady state, when the gate voltage Vg detected at the gate voltage detection point G indicates the gate bias voltage Vgg (= −2 [V]), the input voltage (gate potential) of the
したがって、FET16および抵抗18からなるインバータ回路の出力電圧Voは、制御電圧Vpと等しくなる。
このとき、FET17は、ピンチオフ状態(非導通)となるので、FET17および抵抗19からなるインバータ回路から出力されるドレイン電圧Vdは、ドレインバイアス電圧Vdd(=10[V])と等しくなる。
Therefore, the output voltage Vo of the inverter circuit composed of the
At this time, since the
一方、過入力状態において、ゲート電圧検知箇所Gのゲート電圧Vgが電圧降下後の電圧値(=Vgg−R×Ig<−10[V])を示す場合には、FET16のゲート電位がソース電位(−5[V])よりも十分低くなるので、FET16は、ピンチオフ状態(非導通)となる。
On the other hand, when the gate voltage Vg at the gate voltage detection point G indicates the voltage value after the voltage drop (= Vgg−R × Ig <−10 [V]) in the over-input state, the gate potential of the
したがって、FET16および抵抗18(前段のインバータ回路)の出力電圧Voが0[V]となるので、FET17が導通状態となり、FET16および抵抗18(後段のインバータ回路)から出力されるドレイン電圧Vdは、0[V]となる。
これにより、受信用トランジスタ2が破壊するのを防ぐことができる。
また、FET16、17としては、受信用トランジスタ2と同様のトランジスタが使用可能なので、化合物半導体を使用する場合、モノリシック集積化が容易になる。
Therefore, since the output voltage Vo of the
This can prevent the receiving
Further, since the same transistors as the receiving
以上のように、この発明の実施の形態5(図5)によれば、バッファ回路は、直列接続された2段のインバータ回路により構成されているので、過入力保護回路を有さない受信用増幅器においても、簡易な構成で小型に、雑音性能を損なうことなく過入力における破壊を防ぐことができる。 As described above, according to the fifth embodiment (FIG. 5) of the present invention, the buffer circuit is constituted by the two-stage inverter circuit connected in series, and therefore, for reception without an over-input protection circuit. Also in the amplifier, it is possible to prevent destruction due to excessive input without reducing the noise performance with a simple configuration and a small size.
実施の形態6.
なお、上記実施の形態5(図5)では、2段のインバータ回路の各負荷素子を抵抗18、19で構成したが、図6のように、ゲート・ソース間が短絡されたFET(バイアス用トランジスタ)22、23で構成してもよい。
図6はこの発明の実施の形態6に係るバイアス回路を示す回路構成図であり、前述(図5参照)と同様のものについては、前述と同一符号を付して詳述を省略する。
In the fifth embodiment (FIG. 5), each load element of the two-stage inverter circuit is composed of
FIG. 6 is a circuit configuration diagram showing a bias circuit according to
図6において、この発明の実施の形態6に係るバイアス回路は、2段のインバータ回路の構成要素として、前述(図5)の抵抗18、19に代えて、FET(電界効果型トランジスタ)22、23を備えている。
FET22、23は、それぞれ、インバータ回路内の負荷トランジスタとして機能し、FET16、17とともに、2段のインバータ回路を構成している。
In FIG. 6, the bias circuit according to the sixth embodiment of the present invention includes FETs (field effect transistors) 22, instead of the
Each of the
この発明の実施の形態6における動作は、前述の抵抗18、19が、それぞれ、FET22、23に置き換わったことを除けば、前述(図5)と同様である。
一般に、集積回路において、負荷トランジスタの方が、抵抗よりも小型に作ることができ、また、負荷トランジスタの方が、抵抗よりも非線形性が大きいので、導通・非道通の状態切替えにおける電圧設定の余裕度が大きくなる。
The operation of the sixth embodiment of the present invention is the same as that described above (FIG. 5) except that the
In general, in an integrated circuit, a load transistor can be made smaller than a resistor, and a load transistor has a higher nonlinearity than a resistor. The margin increases.
次に、図7および図8を参照しながら、この発明の実施の形態6における具体的な計算例について説明する。
図7はマイクロ波回路シミュレータを用いた計算結果の一例を示す説明図であり、図8は図7の計算結果を示す説明図である。
Next, a specific calculation example in the sixth embodiment of the present invention will be described with reference to FIGS.
FIG. 7 is an explanatory diagram illustrating an example of a calculation result using a microwave circuit simulator, and FIG. 8 is an explanatory diagram illustrating the calculation result of FIG.
図7において、定常状態では、ゲート電流Ig=0[mA]、ゲート電圧Vg=−2[V](=Vgg)であり、前段のインバータ回路(FET16がオン、FET22がオフ)の出力電圧Vo=−5[V](=Vp)となり、後段のインバータ回路(FET17がオフ、FET23がオン)からのドレイン電圧Vd≒10[V](=Vdd)となる。
In FIG. 7, in a steady state, the gate current Ig = 0 [mA], the gate voltage Vg = −2 [V] (= Vgg), and the output voltage Vo of the inverter circuit in the previous stage (
一方、過入力時には、ゲート電流Ig=10[mA]〜20[mA]、ゲート電圧Vg(=Vgg−R×Ig)<−10[V]であり、前段のインバータ回路(FET16がオフ、FET22がオン)の出力電圧Vo=0[V]となり、後段のインバータ回路(FET17がオン、FET23がオフ)からのドレイン電圧Vd≒0[V]となる。
On the other hand, at the time of excessive input, the gate current Ig = 10 [mA] to 20 [mA], the gate voltage Vg (= Vgg−R × Ig) <− 10 [V], and the inverter circuit in the previous stage (
このとき、ゲート電流Ig、ゲート電圧Vg、ドレイン電圧Vdは、たとえば、入力レベル(横軸)に対して、図8のように変動する。
図8の計算結果から明らかなように、2段のインバータ回路(ドレインバイアス回路)としてFET16、17、22、23を用いることにより、25[dBm]以上(横軸参照)の過入力が入った場合に、受信用トランジスタ2のドレイン電圧Vdを約1[V]まで低下させる効果が認められる。
At this time, the gate current Ig, the gate voltage Vg, and the drain voltage Vd vary as shown in FIG. 8, for example, with respect to the input level (horizontal axis).
As is apparent from the calculation result of FIG. 8, over input of 25 [dBm] or more (refer to the horizontal axis) was input by using
これにより、過入力時においても、たとえば、GaN LNA(Low Noise Amplifier)、または、GaN HEMT(High Electron Mobility Transistor:高電子移動度トランジスタ)からなる受信用トランジスタ2のドレイン電圧Vdを自動的に低減して、ドレイン・ゲート間の電圧振幅を小さくすることができるので、受信用トランジスタ2の破壊を防ぐことができる。
Thereby, even at the time of over-input, for example, the drain voltage Vd of the receiving
以上のように、この発明の実施の形態6(図6)によれば、2段のインバータ回路の各負荷素子は、ゲート・ソース間が短絡されたFET(バイアス用トランジスタ)22、23により構成されているので、過入力保護回路を有さない受信用トランジスタ2においても、簡易な構成で小型に、雑音性能を損なうことなく過入力における破壊を防ぐことができる。
As described above, according to the sixth embodiment (FIG. 6) of the present invention, each load element of the two-stage inverter circuit is composed of FETs (bias transistors) 22 and 23 in which the gate and the source are short-circuited. Therefore, even in the receiving
実施の形態7.
なお、上記実施の形態6(図5)では、ドレインバイアス回路において2段のインバータ回路を構成するFET16、17、22、23の実装構造について言及しなかったが、図9および図10のように、受信用トランジスタ2とともに、同一基板上にモノリシック成形してもよい。
In the sixth embodiment (FIG. 5), the mounting structure of the
図9はこの発明の実施の形態7に係るバイアス回路の実装状態を示す平面図であり、前述(図6)の回路をモノリシック成形した例を示している。
また、図10は図9内の破線枠内を詳細に示す平面図である。
FIG. 9 is a plan view showing a mounted state of the bias circuit according to the seventh embodiment of the present invention, and shows an example in which the circuit described above (FIG. 6) is monolithically formed.
FIG. 10 is a plan view showing in detail the broken line frame in FIG.
図9、図10において、前述(図6参照)と同様のものについては、前述と同一符号を付して詳述を省略する。
この場合、各FET16、17、22、23は、ゲートフィンガ構造により形成されているものとする。
9 and 10, the same components as those described above (see FIG. 6) are denoted by the same reference numerals as those described above and will not be described in detail.
In this case, the
図9、図10内の受信用トランジスタ2およびFET16、17、22、23において、各太線は、それぞれのゲート端子を示している。また、ハッチング円は、スルーホールを示している。
In the receiving
以上のように、この発明の実施の形態7(図9、図10)によれば、ゲートバイアス回路(ゲート電圧印加端子6、抵抗10およびゲート電圧検知箇所G)と、ドレインバイアス回路(ドレイン電圧印加端子7、FET16、17、22、23および制御電圧印加端子20)とは、受信回路(受信用トランジスタ2、整合回路3、高周波短絡キャパシタ4および受信信号出力端子5)とともに、同一基板24上にモノリシック成形されている。
これにより、前述の効果に加えて、モノリシック成形により、バイアス回路全体の小型化を実現することができる。
As described above, according to the seventh embodiment (FIGS. 9 and 10) of the present invention, the gate bias circuit (gate
Thereby, in addition to the above-mentioned effect, the entire bias circuit can be reduced in size by monolithic molding.
実施の形態8.
なお、上記実施の形態7(図9、図10)では、特に言及しなかったが、FET16、17、22、23(バイアス用トランジスタ)のゲート長は、受信用トランジスタ2のゲート長よりも長く設定してもよい。
Embodiment 8 FIG.
Although not particularly mentioned in the seventh embodiment (FIGS. 9 and 10), the gate lengths of the
一般に、FETにおいて、良好な雑音性能を得るためには、ゲート長は短いことが望ましいが、ゲート長を短くするために微細加工を行うと、歩留まりが低下する可能性が高くなる。 In general, in FETs, it is desirable that the gate length be short in order to obtain good noise performance. However, if microfabrication is performed in order to shorten the gate length, there is a high possibility that the yield will decrease.
そこで、受信用トランジスタ2については、良好な雑音性能を得るために、微細加工によりゲート長を短く設定するが、バイアス用トランジスタを構成するFET16、17、22、23については、特に高速動作を必要としないので、微細加工(歩留まりの低下)を回避するために、受信用トランジスタ2よりもゲート長を長く設定する。
なお、ゲート長は、図9、図10内の各ゲート端子(太線)の厚さ(数μm)であり、図中で明示することは困難である。
Therefore, in order to obtain good noise performance for the receiving
The gate length is the thickness (several μm) of each gate terminal (thick line) in FIGS. 9 and 10, and is difficult to specify in the drawings.
以上のように、この発明の実施の形態8によれば、各トランジスタをモノリシック成形する際に、高速動作を必要としないFET16、17、22、23(バイアス用トランジスタ)のゲート長を、高速動作を必要とする受信用トランジスタ2のゲート長よりも長く設定したので、良好な雑音性能と歩留まりとを同時に実現することができる。
As described above, according to the eighth embodiment of the present invention, when each transistor is monolithically formed, the gate lengths of the
実施の形態9.
なお、上記実施の形態1〜8(図1〜図10)では、特に言及しなかったが、図11のように、受信用トランジスタ2、またはFET16、17、22、23(バイアス用トランジスタ)として、窒化ガリウム(GaN)トランジスタを用いてもよい。
Although not particularly mentioned in the first to eighth embodiments (FIGS. 1 to 10), as shown in FIG. 11, the receiving
図11はこの発明の実施の形態9におけるトランジスタ素子の破壊電圧Vbrと最大耐電力Pmaxとの関係を示す説明図であり、公知文献(たとえば、信学技法IEICE Technical Report MW2008−84)に記載の特性図を引用している。 FIG. 11 is an explanatory diagram showing the relationship between the breakdown voltage Vbr of the transistor element and the maximum withstand power Pmax according to the ninth embodiment of the present invention, and is described in a known document (for example, IEICE Technical Report MW 2008-84). The characteristic diagram is quoted.
従来から、マイクロ波領域での受信用トランジスタ2には、ガリウム砒素(GaAs)トランジスタが使用されているが、ガリウム砒素トランジスタは、耐圧が低いので過入力に弱いという問題がある。
一方、近年において開発が進められている窒化ガリウムトランジスタは、耐圧が高いので、ガリウム砒素トランジスタに比べて、さらに大きな過入力に耐えられる利点がある。
Conventionally, a gallium arsenide (GaAs) transistor has been used as the receiving
On the other hand, a gallium nitride transistor that has been developed in recent years has a high breakdown voltage, and therefore has an advantage that it can withstand a larger over-input than a gallium arsenide transistor.
図11から明らかなように、この発明の実施の形態9による窒化ガリウム(GaN)トランジスタを使用することにより、ガリウム砒素(GaAs)トランジスタの場合(Pmax<20[dBm]、Vbr=数[V])に比べて、100倍以上の高耐電力(Pmax>40[dBm]、Vbr=150[V])が得られることが分かる。
As apparent from FIG. 11, by using the gallium nitride (GaN) transistor according to the ninth embodiment of the present invention, in the case of the gallium arsenide (GaAs) transistor (Pmax <20 [dBm], Vbr = number [V]. It can be seen that a high withstand
すなわち、窒化ガリウムトランジスタを使用することにより、過入力時における耐久電圧がさらに向上する。
特に、前述の実施の形態7のように、FET16、17、22、23(バイアス用トランジスタ)を、受信用トランジスタ2とともに同一基板24上にモノリシック成形した場合には、すべてのトランジスタが同一構成となるので、製造上においても有効である。
That is, by using the gallium nitride transistor, the endurance voltage at the time of excessive input is further improved.
In particular, when the
以上のように、この発明の実施の形態9によれば、受信用トランジスタ2またはFET16、17、22、23(バイアス用トランジスタ)が、窒化ガリウムトランジスタにより構成されているので、前述の効果に加えて、さらに大きな過入力に耐えられる利点がある。
As described above, according to the ninth embodiment of the present invention, the receiving
1 受信アンテナ、2 受信用トランジスタ、3 整合回路、4 高周波短絡キャパシタ、5 受信信号出力端子、6 ゲート電圧印加端子、7 ドレイン電圧印加端子、8 ゲートバイアス回路、9 ドレインバイアス回路、10、18、19 抵抗、12 バッファ回路、13 NMOSトランジスタ、14 PMOSトランジスタ、15 バイアス回路からのドレイン電圧供給箇所、16、17、22、23 FET(電界効果型トランジスタ)、20 制御電圧印加端子、24 同一基板、G ゲート電圧検知箇所、Ig ゲート電流、Vd ドレイン電圧、Vdd ドレインバイアス電圧、Vg ゲート電圧、Vgg ゲートバイアス電圧。 1 receiving antenna, 2 receiving transistor, 3 matching circuit, 4 high frequency short-circuit capacitor, 5 receiving signal output terminal, 6 gate voltage applying terminal, 7 drain voltage applying terminal, 8 gate bias circuit, 9 drain bias circuit, 10, 18, 19 resistor, 12 buffer circuit, 13 NMOS transistor, 14 PMOS transistor, 15 drain voltage supply location from bias circuit, 16, 17, 22, 23 FET (field effect transistor), 20 control voltage application terminal, 24 same substrate, G Gate voltage detection location, Ig gate current, Vd drain voltage, Vdd drain bias voltage, Vg gate voltage, Vgg gate bias voltage.
Claims (8)
前記受信用増幅器を構成する受信用トランジスタのゲート端子に接続されたゲートバイアス回路と、
前記受信用トランジスタのドレイン端子に接続されたドレインバイアス回路と、を備え、
前記ゲートバイアス回路は、過入力時における前記受信用トランジスタのゲート電流またはゲート電圧の変化を検知して変化信号を生成する変化検知手段を有し、
前記ドレインバイアス回路は、前記過入力時の変化信号に応答して、前記受信用トランジスタに対するドレイン出力電圧を低減させるように構成され、
前記ドレインバイアス回路は、前記過入力時の変化信号が入力されるバッファ回路を含み、
前記バッファ回路は、前記変化信号が入力された場合に、出力電圧値を通常のドレイン電圧から0Vに切替えることを特徴とするバイアス回路。 A bias circuit used for a receiving amplifier having no over-input protection circuit,
A gate bias circuit connected to a gate terminal of a receiving transistor constituting the receiving amplifier;
A drain bias circuit connected to a drain terminal of the receiving transistor,
The gate bias circuit has a change detection means for detecting a change in the gate current or gate voltage of the receiving transistor at the time of over-input and generating a change signal,
The drain bias circuit is configured to reduce a drain output voltage to the receiving transistor in response to a change signal at the time of the over-input ,
The drain bias circuit includes a buffer circuit to which a change signal at the time of excessive input is input,
The buffer circuit, wherein the output voltage value is switched from a normal drain voltage to 0 V when the change signal is input .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010255736A JP5601983B2 (en) | 2010-11-16 | 2010-11-16 | Bias circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010255736A JP5601983B2 (en) | 2010-11-16 | 2010-11-16 | Bias circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012109712A JP2012109712A (en) | 2012-06-07 |
JP5601983B2 true JP5601983B2 (en) | 2014-10-08 |
Family
ID=46494883
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010255736A Active JP5601983B2 (en) | 2010-11-16 | 2010-11-16 | Bias circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5601983B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6128953B2 (en) * | 2013-05-23 | 2017-05-17 | 三菱電機株式会社 | Amplifying device and control method of amplifying device |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005191791A (en) * | 2003-12-25 | 2005-07-14 | Matsushita Electric Ind Co Ltd | Protection circuit of power amplifier |
JP4568033B2 (en) * | 2004-06-10 | 2010-10-27 | 株式会社東芝 | Semiconductor amplifier circuit |
JP4855313B2 (en) * | 2007-03-28 | 2012-01-18 | 三菱電機株式会社 | Amplifier, receiving module, transmitting / receiving module, and antenna device |
-
2010
- 2010-11-16 JP JP2010255736A patent/JP5601983B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2012109712A (en) | 2012-06-07 |
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