JP5599987B2 - 多重化用補助peおよび半導体集積回路 - Google Patents
多重化用補助peおよび半導体集積回路 Download PDFInfo
- Publication number
- JP5599987B2 JP5599987B2 JP2009141495A JP2009141495A JP5599987B2 JP 5599987 B2 JP5599987 B2 JP 5599987B2 JP 2009141495 A JP2009141495 A JP 2009141495A JP 2009141495 A JP2009141495 A JP 2009141495A JP 5599987 B2 JP5599987 B2 JP 5599987B2
- Authority
- JP
- Japan
- Prior art keywords
- pes
- multiplexing
- auxiliary
- signals
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computing Systems (AREA)
- Advance Control (AREA)
- Logic Circuits (AREA)
Description
まず、図2に示されるように、クロックの1サイクル目において、第1組のPE111,114から信号が出力される。
ここで、第2実施例の半導体集積回路(動的再構成可能な回路)は、パイプライン型のデータとパイプライン型ではないデータが混在する場合で、かつ、多重化用補助PEを多重化して使用するものである。
まず、図33に示されるように、クロックの1サイクル目において、第1組のPE11a,14aのから信号が出力される。このとき、第2組,第3組および第5組のPE12a,15a;11b,14bおよび13b,16bからの信号は、出力されている。
(付記1)
入力側に設けられた複数の上流PEからの信号を受け取って、多重化して使用される多重化PEに対して前記上流PEからの信号を供給して所定の処理を行わせ、前記多重化PEによる前記所定の処理が行われた処理済信号を受け取って、出力側に設けられた複数の下流PEに順次供給する多重化用補助PEであって、
前記複数の上流PEの動作と、対応する前記複数の下流PEへの前記処理済信号の供給とを前記多重化用補助PEの設定により同期させて行い、
前記複数の上流PEのうちの幾つかは、一対の複数組のPEであり、
前記多重化PEに対して、前記各組の上流PEからの信号に対する前記所定の処理を行わせ、
前記各組の処理済信号を当該組の上流PEに対応する前記下流PEに供給することを特徴とする多重化用補助PE。
付記1に記載の多重化用補助PEにおいて、
前記多重化用補助PEは、
当該多重化用補助PEの設定により、クロックのサイクル毎に順次バリッドとなる前記各組のPEからの信号を処理するパイプライン型回路に適用されることを特徴とする多重化用補助PE。
付記1に記載の多重化用補助PEにおいて、
前記多重化用補助PEは、
当該多重化用補助PEの設定により、クロックの複数サイクルでバリッドとなる前記各組のPEからの信号を処理するパイプライン型ではない回路に適用されることを特徴とする多重化用補助PE。
付記1〜3のいずれか1項に記載の多重化用補助PEにおいて、
前記多重化用補助PEの設定を行うコンフィグレーション設定部を有することを特徴とする多重化用補助PE。
付記4に記載の多重化用補助PEにおいて、
前記コンフィグレーション設定部は、
前記多重化用補助PEのコンフィグレーションを複数蓄えておくコンフィグレーションメモリと、
外部からの制御信号を受け取って、前記多重化用補助PE内部の複数の機能ブロックに信号を伝達するPE制御部と、
前記PE制御部からの指示により前記コンフィグレーションメモリから該当するコンフィグレーションデータを読み出すメモリ制御部と、
前記メモリ制御部からの前記コンフィグレーションデータをデコードして前記各機能ブロックに信号を送るコンフィグレーション分配部と、を有することを特徴とする多重化用補助PE。
付記5に記載の多重化用補助PEにおいて、前記複数の機能ブロックは、
前記複数の上流PEからの信号を受け取る複数の信号入力部と、
前記多重化PEに対して前記上流PEからの信号を供給する出力部と、
前記複数の信号入力部を介して前記複数の上流PEからの信号を受け取り、前記出力部への信号を選択するデータ選択部と、
前記処理済信号を受け取って前記複数の下流PEに順次供給する複数の出力ゲート部と、を有することを特徴とする多重化用補助PE。
付記6に記載の多重化用補助PEにおいて、
前記複数の上流PEからの信号は、所定ビットのデータおよびバリッド信号を有することを特徴とする多重化用補助PE。
付記7に記載の多重化用補助PEにおいて、
前記複数の信号入力部、前記出力部、前記データ選択部および前記出力ゲート部は、それぞれ前記所定ビットのデータおよび前記バリッド信号を処理することを特徴とする多重化用補助PE。
付記8に記載の多重化用補助PEにおいて、前記複数の機能ブロックは、さらに、
前記複数の信号入力部を介して供給される前記バリッド信号を受け取って遅延する複数の遅延部を有し、該各遅延部は、対応する前記出力ゲート部に対して遅延された前記バリッド信号を供給することを特徴とする多重化用補助PE。
付記1〜9のいずれか1項に記載の多重化用補助PEと、
前記複数の上流PEと、
前記複数の下流PEと、
前記多重化PEと、を有することを特徴とする半導体集積回路。
付記10に記載の半導体集積回路において、
前記多重化用補助PEを複数有し、該複数の多重化用補助PEを多重化して使用することを特徴とする半導体集積回路。
3,30,130,230 多重化して使用されるPE(多重化PE)
11,14;12,15;13,16、11a,14a;12a,15a;11b,14b;12b,15b:13b,16b、111,114;112,115;113,116、211,214;212,215;213,216 入力側のPE(上流PE)
21 PE制御部
22 コンフィグレーションメモリ
23 メモリ制御部
24 コンフィグレーション分配部
25a〜25d 信号入力部
26 データ選択部
27 出力部
41〜43;41a,42a,41b〜43b、141〜143、241〜243 出力側のPE(下流PE)
121,122;221,222 合流用PE
151〜153;251〜253 出力側のゲートPE
161〜163;260 タイミング(遅延)用PE
271〜276 入力側のゲートPE
280 カウンタPE
291〜293 出力側のレジスタPE
Claims (10)
- 入力側に設けられた複数の上流PEからの信号を受け取って、多重化して使用される多重化PEに対して前記上流PEからの信号を供給して所定の処理を行わせ、前記多重化PEによる前記所定の処理が行われた処理済信号を受け取って、出力側に設けられた複数の下流PEに順次供給する多重化用補助PEであって、
前記複数の上流PEの動作と、対応する前記複数の下流PEへの前記処理済信号の供給とを前記多重化用補助PEの設定により同期させて行い、
前記複数の上流PEのうちの幾つかは、一対の複数組のPEであり、
前記多重化PEに対して、前記各組の上流PEからの信号に対する前記所定の処理を行わせ、
前記各組の処理済信号を当該組の上流PEに対応する前記下流PEに供給することを特徴とする多重化用補助PE。 - 請求項1に記載の多重化用補助PEにおいて、
前記多重化用補助PEは、
当該多重化用補助PEの設定により、クロックのサイクル毎に順次バリッドとなる前記各組のPEからの信号を処理する回路に適用されることを特徴とする多重化用補助PE。 - 請求項1に記載の多重化用補助PEにおいて、
前記多重化用補助PEは、
当該多重化用補助PEの設定により、クロックの複数サイクルでバリッドとなる前記各組のPEからの信号を処理する回路に適用されることを特徴とする多重化用補助PE。 - 請求項1〜3のいずれか1項に記載の多重化用補助PEにおいて、
前記多重化用補助PEの設定を行うコンフィグレーション設定部を有することを特徴とする多重化用補助PE。 - 請求項4に記載の多重化用補助PEにおいて、
前記コンフィグレーション設定部は、
前記多重化用補助PEのコンフィグレーションを複数蓄えておくコンフィグレーションメモリと、
外部からの制御信号を受け取って、前記多重化用補助PE内部の複数の機能ブロックに信号を伝達するPE制御部と、
前記PE制御部からの指示により前記コンフィグレーションメモリから該当するコンフィグレーションデータを読み出すメモリ制御部と、
前記メモリ制御部からの前記コンフィグレーションデータをデコードして前記各機能ブロックに信号を送るコンフィグレーション分配部と、を有することを特徴とする多重化用補助PE。 - 請求項5に記載の多重化用補助PEにおいて、前記複数の機能ブロックは、
前記複数の上流PEからの信号を受け取る複数の信号入力部と、
前記多重化PEに対して前記上流PEからの信号を供給する出力部と、
前記複数の信号入力部を介して前記複数の上流PEからの信号を受け取り、前記出力部への信号を選択するデータ選択部と、
前記処理済信号を受け取って前記複数の下流PEに順次供給する複数の出力ゲート部と、 を有することを特徴とする多重化用補助PE。 - 請求項6に記載の多重化用補助PEにおいて、
前記複数の上流PEからの信号は、所定ビットのデータおよびバリッド信号を有することを特徴とする多重化用補助PE。 - 請求項7に記載の多重化用補助PEにおいて、
前記複数の信号入力部、前記出力部、前記データ選択部および前記出力ゲート部は、それぞれ前記所定ビットのデータおよび前記バリッド信号を処理することを特徴とする多重化用補助PE。 - 請求項1〜8のいずれか1項に記載の多重化用補助PEと、
前記複数の上流PEと、
前記複数の下流PEと、
前記多重化PEと、を有することを特徴とする半導体集積回路。 - 請求項9に記載の半導体集積回路において、
前記多重化用補助PEを複数有し、該複数の多重化用補助PEを多重化して使用することを特徴とする半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009141495A JP5599987B2 (ja) | 2009-06-12 | 2009-06-12 | 多重化用補助peおよび半導体集積回路 |
US12/791,280 US9317475B2 (en) | 2009-06-12 | 2010-06-01 | Multiplexing auxiliary processing element and semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009141495A JP5599987B2 (ja) | 2009-06-12 | 2009-06-12 | 多重化用補助peおよび半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010287122A JP2010287122A (ja) | 2010-12-24 |
JP5599987B2 true JP5599987B2 (ja) | 2014-10-01 |
Family
ID=43307407
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009141495A Active JP5599987B2 (ja) | 2009-06-12 | 2009-06-12 | 多重化用補助peおよび半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US9317475B2 (ja) |
JP (1) | JP5599987B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9928190B2 (en) * | 2015-06-15 | 2018-03-27 | International Business Machines Corporation | High bandwidth low latency data exchange between processing elements |
GB2590521B (en) * | 2020-06-18 | 2022-02-23 | Imagination Tech Ltd | Multiplexing between different processing channels |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3732530B2 (ja) * | 1993-06-24 | 2006-01-05 | 日本電信電話株式会社 | データフロー計算機の実行制御装置 |
JP3635667B2 (ja) * | 1993-10-26 | 2005-04-06 | 日本電信電話株式会社 | データフローグラフ検証装置 |
GB9403030D0 (en) * | 1994-02-17 | 1994-04-06 | Austin Kenneth | Re-configurable application specific device |
US5956518A (en) * | 1996-04-11 | 1999-09-21 | Massachusetts Institute Of Technology | Intermediate-grain reconfigurable processing device |
US6122719A (en) * | 1997-10-31 | 2000-09-19 | Silicon Spice | Method and apparatus for retiming in a network of multiple context processing elements |
US6883084B1 (en) * | 2001-07-25 | 2005-04-19 | University Of New Mexico | Reconfigurable data path processor |
JP4275013B2 (ja) * | 2004-06-21 | 2009-06-10 | 三洋電機株式会社 | データフローグラフ処理装置、処理装置、リコンフィギュラブル回路。 |
JP4546775B2 (ja) * | 2004-06-30 | 2010-09-15 | 富士通株式会社 | 時分割多重処理可能なリコンフィギュラブル回路 |
JP4782591B2 (ja) * | 2006-03-10 | 2011-09-28 | 富士通セミコンダクター株式会社 | リコンフィグラブル回路 |
JP2006333496A (ja) * | 2006-06-22 | 2006-12-07 | Fuji Xerox Co Ltd | プログラマブル論理回路装置および情報処理システム |
JP2008092190A (ja) * | 2006-09-29 | 2008-04-17 | Fujitsu Ltd | 遅延回路及びプロセッサ |
-
2009
- 2009-06-12 JP JP2009141495A patent/JP5599987B2/ja active Active
-
2010
- 2010-06-01 US US12/791,280 patent/US9317475B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2010287122A (ja) | 2010-12-24 |
US20100318767A1 (en) | 2010-12-16 |
US9317475B2 (en) | 2016-04-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP2372530A1 (en) | Data processing method and device | |
US7174432B2 (en) | Asynchronous, independent and multiple process shared memory system in an adaptive computing architecture | |
JP4536618B2 (ja) | リコンフィグ可能な集積回路装置 | |
US11334504B2 (en) | Hybrid architecture for signal processing and signal processing accelerator | |
US7353516B2 (en) | Data flow control for adaptive integrated circuitry | |
JP2004531149A (ja) | 再配置可能な論理環境で使用するための効率的な高性能データ動作エレメント | |
JP2014501009A (ja) | データを移動させるための方法及び装置 | |
KR20170016998A (ko) | 벡터 소팅 알고리즘 및 다른 알고리즘들을 지원하기 위한 트리 구조를 갖춘 기능 유닛 | |
KR20100092805A (ko) | 재구성 가능한 구조의 프로세서 | |
RU2007116220A (ru) | Микропроцессор гибридный | |
JP2009157629A (ja) | 半導体集積回路装置および半導体集積回路装置のクロック制御方法 | |
JP2006018413A (ja) | プロセッサおよびパイプライン再構成制御方法 | |
JP5821332B2 (ja) | リコンフィグ可能な集積回路装置 | |
JP5599987B2 (ja) | 多重化用補助peおよび半導体集積回路 | |
WO2008108005A1 (en) | A data transfer network and control apparatus for a system with an array of processing elements each either self- or common controlled | |
KR20190132295A (ko) | 연속적인 데이터 병렬처리가 가능한 병렬 처리장치 | |
ITRM20100572A1 (it) | "microcontrollore multiprocessore espandibile/parametrizzato" | |
JP2009157613A (ja) | リコンフィギュラブル回路 | |
JP6568859B2 (ja) | エミュレートされた共有メモリアーキテクチャにおける長レイテンシ演算のアーキテクチャ | |
JP4743581B2 (ja) | データ処理システムおよびその制御方法 | |
Panda et al. | Dynamic Communication in a Coarse Grained Reconfigurable Array | |
US9697122B2 (en) | Data processing device | |
EP1550950A1 (en) | Semiconductor device | |
JPWO2014103235A1 (ja) | 演算装置及び演算方法 | |
Dimitrakopoulos et al. | Hardware primitives for the synthesis of multithreaded elastic systems |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120307 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130716 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130730 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130822 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130927 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20131002 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131021 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140325 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140716 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140814 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5599987 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |