JP5597224B2

JP5597224B2 - 情報記憶装置およびメモリ異常処理方法

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Publication number: JP5597224B2
Application number: JP2012110109A
Authority: JP
Inventors: 雄一郎花房
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-05-11
Filing date: 2012-05-11
Publication date: 2014-10-01
Anticipated expiration: 2032-05-11
Also published as: US8966168B2; US20130304967A1; JP2013238940A

Description

本発明の実施形態は、半導体ディスクメモリを用いた高速大容量の情報記憶装置およびメモリ異常処理方法に関する。

近年、情報の高速な書込読出が可能な半導体ディスクメモリを用いた大容量記憶装置への導入が進んでいる。特に、高速なギガビット級のネットワークを介してファイル転送を行う大容量記憶装置では、高速な書込読出応答を実現するためにフラッシュメモリをブロックにして複数のユニットに分散搭載し、シリアルに入力するファイルデータを分割して各ユニットで並列に書込読出を行っている。

これら複数のユニットの故障、動作不良等の発生に対処するため、エラー検出やエラー訂正処理を組み合わせられた書込読出処理を実施している。

図６は、従来のメモリユニット５枚で１つの記憶ユニットを構築している情報記憶装置のメモリ制御に係わる機能構成を表した機能ブロック図、図２は、この情報記憶装置内でメモリユニットへ書き込み記憶されるデータのフレーム構造を示すフレーム構成図、図７は、従来の書込読出処理手順を説明するフローチャートである。
以下、図６、図２、図７を参照して従来の各ユニットに並列に書込読出を行う場合の動作手順について説明する。
図６において、情報記憶装置ＭＳは、メモリ制御部ＭＣＵとＮＡＮＤフラッシュメモリユニット（ＭＵ）（＃１〜＃５）とを備えている。メモリユニット（ＭＵ）（＃１〜＃４）は、それぞれ、入力される同一データ・または所定の処理手順で後述の様に分割されたデータを記録（記憶）し、ＭＵ（＃５）は、（ＭＵ）（＃１〜＃４）いずれかのＭＵに不具合が発生したことを検出、訂正するためのパリティデータを記憶する。

メモリ制御部ＭＣＵは、録再制御部ｃｘ、ネットワークとの間でデータを入出力するネットワークインタフェース（Ｉ／Ｆ）ｎｉ、そのデータにＲＳ（ＲｅｅｄＳｏｌｏｍｏｎ）符号化処理をするＲＳエンコーダｒｅ、復号処理するＲＳデコーダｒｄと、ＭＵとの間で入出力するデータを制御するユニット管理部ｂｃとを備えている。

録再制御部ｃｘは、ネットワークＩ／Ｆｎｉを介して高速で入出力するシリアルのデータにＲＳ処理を行い、ユニット管理部ｂｃを介してメモリユニット（ＭＵ）にデータとの間で書込み（記録）と読出し（再生・ファイル出力）をする統合制御を行う。

なお、ネットワークとの間で入出力されるデータは、通信チャネル単位で割り付けられたデータパケットが、例えば２０ｃｈ容量とした大きなフレームブロックとして扱われる。そして、前述の如くＭＵ（＃１〜＃４）の４枚のＭＵに分割記録したデータが読出されるのでＭＵでは、一枚毎に５ｃｈ分に対応するデータが記録されている。

ユニット管理部ｂｃは、ＲＳ処理されたデータをこれらパリティデータ記憶（記録）用の１枚を加え、５枚のＭＵ（＃１〜＃５）の動作を制御する。なお、ここでは、ユニット枚数を４枚のデータ記録用と１枚のパリティ用との５枚構成を例として説明しているが、データ記録用３枚とパリティ用１枚との様に４枚構成にしても良いことは勿論である。

ユニット管理部ｂｃは、入力されたデータをＭＵ（＃１〜＃４）それぞれに対応する４つのデータブロックに分割し、各ブロックに識別情報や誤り訂正等に係わるヘッダ情報を付加する分割部ｄｖ、そのデータに誤り検出用のチェックビットを付加するパリティ部ｐｃ、分割部ｄｖとパリティ部ｐｃから入力されるデータにチェックサムビットを付加して各ＭＵ（＃１〜＃５）に書込データとして出力するチェックサムｃｓ（＃１）〜チェックサムｃｓ（＃５）、各ＭＵ（＃１〜＃５）から入力される読出データをバッファするバッファＢＦ（＃１〜＃５）、エラーチェック処理部ＥＣと、４つのブロック化されたデータを元の一連のＲＳデータにして出力する統合部ＲＣと、バッファＢＦおよびエラーチェック処理部ＥＣを監視して、各ＭＵが正しく動作しているか否かに応じてデータ書込読出管理を行うＣＰＵａｃとを備えている。

エラーチェック処理部ＥＣは、各バッファＢＦ（＃１〜＃５）から受信するデータのチェックサム等の誤り検査とパリティ部ｐｃで付加されたパリティチェックを実施して、エラー検出が１枚の時には、当該エラーが発生した以外の正常なＭＵから読出したデータにより、エラーが発生したＭＵから読出されたデータを正しく復元して４つのブロック化されたデータに復元するものである。

ユニット管理部ｂｃのこれらの構成はＣＰＵａｃとバスラインで接続され、また録再制御部ｃｘともバスラインで接続されるか、または、録再制御部ｃｘと兼用されるものであっても良い。

図７のフローチャートにおいて、ネットワークから「ａｂｃ・・・ｘｙｚ」の様な記録データ（図２（ａ））が入力され（ステップｓ２）、ＲＳエンコーダｒｓでＲＳ符号化され「ｒｘ（ａｂｃ・・・ｘｙｚ）」（図２（ｂ））（ステップｓ２）後、更にその符号化データは分割部ｄｖで４つのブロックに識別情報等を含む制御ヘッダ「ｈ１〜ｈ４」をつけて分割される（図２（ｃ））。

更に、これらの４分割されたデータに、パリティ付加部ｐｃによってそれらのデータにパリティデータＰ（図２（ｄ））が付加され、例えばＭＵ（＃５）には対応して「ｈ５Ｐｒｘ（ａーｚ）」（ステップｓ３）のフレーム構造のデータブロックになる。このパリティ処理は、エラー復元が可能なように水平・垂直パリティが施される。

これらのデータブロックに各ＭＵ（＃１〜＃５）に書込まれるデータに誤り検出のためのチェックサム「＆」付加（図２（ｅ））が、チェックサム付加部ＣＳによって行われ（ステップｓ４）、例えば、「ｈ５Ｐｒｘ（ａ−ｚ）＆」がＭＵ（＃５）へ書込まれる（ステップｓ５）。なお、チェックサムのために付加される＆は、それぞれのデータブロック毎に異なる値であるがここでは統一して＆で表記した。

書込み終了後、ＣＰＵａｃは、録再制御部ｃｘからの指示を待つ（ステップｓ６がＮｏ）。そして、読出し指示を受信すると（ステップｓ６がＹｅｓ）、各ＭＵ（＃１〜＃５）に読出し準備（読出しサイクルに入る）の指示をする（ステップｓ７）。

各ＭＵ（＃１〜＃５）は、それぞれ読出しデータを先頭からバッファＢＦ（＃１〜＃５）に向けて出力する（ステップｓ８）。各バッファＢＦ（＃１〜＃５）は、バッファしたデータ量が所定の最小単位超える（ステップｓ９がＹｅｓ）と、ＣＰＵａｃへ読出し要求を出力する（ステップｓ１０）。

ＣＰＵａｃは、５つのＭＵからの読出し要求が揃う（ステップｓ３１がＹｅｓ）と直ちに各ＭＵへ一斉に読出し制御を開始する（ステップｓ３２）。

エラーチェック処理部ＥＣは、各バッファＢＦ、即ちＭＵ（＃１〜＃５）から出力された（ステップｓ３３）読出データの、ヘッダ情報の検査を行いヘッダにエラーが無い場合（ステップｓ３４がＮｏ）、各ＭＵから読出したデータについてサムチェック、パリティチェックを行ってエラー訂正して元のデータに復元して（ステップｓ３５）出力する。

統合部ＲＣは、これら出力されたデータを１つのデータブロックに統合（ステップｓ３６）して更にＲＳデコーダｒｄへ出力する。そして、元の一連の構成であるＲＳ処理されたデータは、ＲＳデコーダｒｄで復号され（ステップｓ３７）、最終的に再生出力される（ステップｓ３８）。

一方、いずれかのバッファＢＦからのデータヘッダ情報に誤りがある場合（ステップｓ３４がＹｅｓ）には、その転送ブロックが全廃棄される（ステップｓ３９）。

また、読出し準備後に、不良なＭＵからバッファＢＦ（例えば、（＃４）。）に入力されるデータ量が最小単位まで達しない場合（ステップｓ３１がＮｏ）、ＣＰＵａｃは、読出し要求が５つ揃うまで待っているのでいつまでも読出し制御を開始できずフリーズ状態になる。

従来の高速に入出力するデータをブロック化してそのブロックに対応するフラッシュメモリへ並列に高速で書込み、読出す方法は、高速な応答が可能である一方、複数のメモリユニットの１つに不具合が発生すると、故障ユニットのみならずデータ全体が読出せなくなるのでフリーズ状態となる問題があった。

故障ディスクの障害発生対応については、異常検知後タイマを参照して回復処理を行う方法（例えば、特開平１１−９５９３３。）もあるが、回復までの間は、装置の外部の読出し側から見ると動作停止またはフリーズ状態に見えることは同様である。

特開平１１−９５９３３号公報

従来の高速に入出力するデータをブロック化してそのブロックに対応するフラッシュメモリへ並列に高速で書込み、読出す方法は、メモリユニットの１つに不具合が発生すると、データ全体が読出せなくなるのでフリーズ状態となる問題があった。

本発明が解決しようとする課題は、メモリユニットに異常が発生しても、フリーズが発生せず継続して高速にデータ読出しが可能な情報記憶装置の異常処理方法を提供することである。

上記目的を達成するために、情報記憶装置は、シリアル入力されるデータが、フラッシュメモリを搭載した複数枚の大容量メモリユニットに分割されて並列的に書込み記憶され、前記複数のメモリユニットの内１枚までのメモリユニットから読出されるデータのエラーを検出して訂正と復元する復元手段を備え、前記メモリユニットから並列に読出されるデータを統合したシリアルデータにして出力する情報記憶装置において、前記複数のメモリユニットそれぞれに接続され、それぞれは、入力する読出データをバッファし、所定のバッファ量を超えた場合に読出要求を出力すると共に、所定の容量までバッファ量が達したときにＦＵＬＬ通知を出力する前記複数のバッファ部と、前記分割された数を有効メモリユニット数として記憶し、前記読出し要求及び前記バッファＦＵＬＬ通知を監視し、前記読出し要求の数が前記有効メモリユニット数に達した場合、前記複数の全メモリユニットに読出し制御を行って読み出されたデータを統合して前記出力する制御を行い、前記読出し要求の数が前記有効メモリユニット数に達せず、前記読出し要求をしないバッファ部１つを残して前記ＦＵＬＬ通知が継続している場合、前記有効メモリユニット数を１つ減らす変更を行い、前記ＦＵＬＬ通知が有るバッファに対応する前記メモリユニットに読出し制御を行うとともに、前記復元手段が前記読出し要求をしないバッファに対応する前記メモリユニットからの復元したデータと、前記ＦＵＬＬ通知があった前記メモリユニットから読み出されたデータとを統合して前記出力する制御をする制御手段とを具備することを特徴とする。

また、本発明の情報記憶装置のメモリ異常処理方法は、複数の大容量メモリユニットと、複数のバッファと、前記複数の内１枚までのメモリユニットから読み出されるデータのエラーを検出して訂正と復元する復元手段と、制御手段とを備え、シリアル入力されるデータがフラッシュメモリを搭載した複数枚の大容量メモリユニットに前記複数に分割されて並列に書込み記憶され、前記メモリユニットから並列に読出されるデータを統合したシリアルデータにして出力する情報記憶装置のメモリ異常処理方法において、前記複数のバッファ部は、前記複数のメモリユニットそれぞれに対応して接続されて入力する読出データをバッファし、所定のバッファ量を超えた場合に読出要求を出力すると共に、所定の容量までバッファ量が達したときにＦＵＬＬ通知を出力し、前記制御手段は、前記分割された数を有効メモリユニット数として記憶し、前記読出し要求及び前記バッファＦＵＬＬ通知を監視し、前記読出し要求の数が前記有効メモリユニット数に達した場合、前記複数の全メモリユニットに読出し制御を行って読み出されたデータを統合して出力する制御を行い、前記読出し要求の数が前記有効メモリユニット数に達せず、前記読出し要求をしないバッファ１枚を残して前記ＦＵＬＬ通知が継続している場合、前記有効メモリユニット数を１つ減らす変更を行い、前記ＦＵＬＬ通知が有るバッファに対応する前記メモリユニットに読出し制御を行うとともに、前記復元手段が前記読出し要求をしないバッファに対応する前記メモリユニットからの復元したデータと前記ＦＵＬＬ通知があった前記メモリユニットから読み出されたデータとを統合して出力する制御をすることを特徴とする。

本実施形態に係わる情報記憶装置のメモリ制御に係わる動作説明をする機能ブロック図。メモリユニットへ書き込み記憶されるデータのフレーム構成図。本実施形態の情報記憶装置の書込読出処理手順を説明するフローチャート。ＣＰＵが実行する有効枚数管理と読出し制御の手順を説明する機能ブロック図。図４に係わる処理手順の実行タイミングの説明図。従来の情報記憶装置のメモリ制御に係わる動作を説明する機能ブロック図。従来の書込読出処理手順を説明するフローチャート。

以下、実施形態の情報記憶装置を図面を参照して説明する。

図１は、本実施形態に係わるフラッシュメモリユニット５枚で１つの記憶ユニットを構築している情報記憶装置のメモリ制御に係わる動作を説明する機能ブロック図、図２は、情報記憶装置内でメモリユニットへ書き込み記憶されるデータのフレーム構造を示すフレーム構成図、図３は、本実施形態の情報記憶装置の書込読出処理手順を説明するフローチャートである。
以下、図１、図２、図３を参照して本実施形態の各ユニットに並列に書込読出を行う場合の動作手順について説明する。

図１に示される機能ブロック、図２に示されるデータのフレーム構造は、従来の情報記憶装置におけるものと基本的に同様である。本実施形態については、図１における構成のＣＰＵａｃをＣＰＵＸａ、録再制御部ｃｘを録再制御部ＣＸの様に読み変える。また、本願発明の目的はこれら複数で構成されるメモリユニットの組み合わせに係わる処理であるので、ＲＳ（ＲｅｅｄＳｏｌｏｍｏｎ）符号化処理に係わる構成、処理は省略されていても良い。

メモリ制御部ＭＣＵは、録再制御部ＣＸ、ネットワークとの間でデータを入出力するネットワークインタフェース（Ｉ／Ｆ）ｎｉ、そのデータにＲＳ符号化をするＲＳエンコーダｒｅ、ＲＳ復号するＲＳデコーダｒｄと、ＭＵとの間で入出力するデータを制御するユニット管理部ＢＣとを備えている。

録再制御部ＣＸは、ネットワークＩ／Ｆｎｉを介して高速で入出力するシリアルのデータにＲＳ処理を行い、ユニット管理部ＢＣを介してメモリユニット（ＭＵ）にデータとの間で書込み（記録）と読出し（再生、ファイル出力）をする統合制御を行う。

ネットワークとの間で入出力されるデータは、通信チャネル単位で割り付けられたデータパケットが、例えば２０ｃｈ容量とした大きなフレームブロックとして扱われる。そして、４枚のＭＵに分割して書込読出されるのでＭＵでは、一枚毎に５ｃｈに対応する書込読出が行われる。

また各ＭＵユニットに入出力されるフレーム構成は、従来と同様である。図３のフローチャートで示される処理手順は、ステップｓ１〜ｓ３１までは、図７に示される従来の場合と同様なので説明を省略し、以下、本実施形態の特徴となる動作手順を述べる。

本実施形態では、ＣＰＵＸａが、各ＭＵが正しく動作しているか否かに応じてＭＵの有効枚数管理を行いデータ書込読出制御を行うことが取入れられている。ＭＵ（＃１〜＃５）のいずれかからＣＰＵＸａへ読出し要求が出力される（ステップｓ１０）と、ＣＰＵＸａは、更に各バッファＢＦ（＃１〜＃５）でバッファされるデータ量を監視する。

そして、ＭＵ５枚に対応する各バッファＢＦ（＃１〜＃５）の５つが所定のバッファ量になると（ステップｓ３１がＹｅｓ）ＣＰＵＸａは、内部の有効枚数カウンタ（図示せず）のカウント数をデフォルトの５枚としてすべてのＭＵに対し読出し制御を開始する（ステップｓ１３）。

５枚の正常なＭＵから読出される（ステップｓ１４）場合、データはエラーチェック処理部ＥＣで、各ＭＵから読出したデータのヘッダ情報をチェックし、エラーが無い（ステップｓ１５がＮｏ）場合、データのサムチェック、パリティチェックに基づくエラー検査とエラー検出されると訂正とデータ復元が行われる（ステップｓ１６）。

なお、エラーチェック処理部ＥＣは、従来例と同様に、各バッファＢＦ（＃１〜＃５）から受信するデータのチェックサム等の誤り検査とパリティ部ｐｃで付加された水平垂直パリティチェック等を実施して、エラー検出が１枚までは当該エラーが発生するＭＵから読出すデータのエラーを訂正して４つのブロック化されたデータに復元するものである。

そして、更に統合部ＲＣで１つのデータブロックに統合（ステップｓ１７）され、次いでＲＳデコード（ステップｓ１８）と再生出力される（ステップｓ２０）。

また、ヘッダ情報をチェックし、エラーがある（ステップｓ１５がＹｅｓ）場合、有効枚数が５枚の場合（ステップｓ１５−１が５枚の場合。）そのエラー発生があったヘッダデータに対応するＭＵにアラームを発生し、そのＭＵからのデータを廃棄する（ステップｓ１９）。この場合有効枚数は、一旦４枚に変更される。そして残りのヘッダ情報が正常であったＭＵからの読出しデータによってサムチェック、パリティチェックに基づくエラー検査と訂正に基づいてデータ復元が行われる（ステップｓ１６）。そして復元されたデータを１つに統合して（ステップｓ１７）、ＲＳデコード（ステップｓ１８）と再生出力をする（ステップｓ２０）。

もし、バッファＢＦのいずれか、例えば、ＢＦ（＃４）が所定のバッファ量に達せず（ステップｓ３１がＮｏ）、更に、ＢＦ（＃４）以外の４つのバッファＢＦがＦＵＬＬになった場合（ステップｓ１１がＹｅｓ）、ＣＰＵＸａは、ＢＦ（＃４）の１枚で異常が有ると判定して有効枚数を４枚に変更し（ステップｓ１２）、バッファがＦＵＬＬになった４枚のＭＵに対し読出し制御を開始（ステップｓ１３）するとともにＢＦ（＃４）、即ちＭＵ（＃４）が異常とのアラームを出力する。

エラーチェック処理部ＥＣで、はヘッダ情報をチェックし、エラーが無い（ステップｓ１５がＮｏ）場合、各バッファＢＦ（＃１、＃２、＃５）から受信するデータのチェックサム等の誤り検査とパリティチェック等によりＭＵ（＃４）から読み出すデータを訂正して４つのブロック化されたデータに復元する（ステップｓ１６）。そして復元されたデータを１つに統合して（ステップｓ１７）、ＲＳデコード（ステップｓ１８）と再生出力をする（ステップｓ２０）。

ヘッダ情報にエラーが検出され、有効枚数が４枚であった場合（（ステップｓ１５がＹｅｓ、ステップｓ１５−１が４枚の場合。）、エラーチェック処理部ＥＣからそのアラームを受けた読出制御機能ｘ２は、異常が２枚以上のＭＵで発生したと判断し、データ復元が出来ないので、更に設けられた異常処理手順を実施する（ステップｓ２１）。

上記の手順によりメモリユニットＭＵの１枚に不具合が発生しても、残りの正常なＭＵからのデータを継続して出力するのでフリーズすることなくデータを出力し続けることが出来る。

図４は、メモリ制御ユニットＭＣＵのＣＰＵＸａが実行する有効枚数管理と読出し制御の手順を説明する機能ブロック図である。

図４において各ＭＵ（＃１〜＃５）は、読出サイクルになると図２におけるメッセージデータｒｘ（ａｂｃ）＆〜ｐｒｘ（ａ−ｚ）とヘッダデータ（ｈ１〜ｈ５）とをＢＦ（＃１〜＃５）に出力する。

例えば、メモリユニット４枚に対して１Ｇｂｐｓでデータが読出されるとすると、１枚あたり２５０Ｍｂｐｓ、約２５Ｍバイト／秒の読出し速度となる。仮に読出しサイクルが５０ｍｓｅｃ周期の場合、１回の転送では１Ｍバイト強／（５０ｍｓｅｃ）なので、バッファＦＵＬＬサイズを１００Ｋバイトから５００Ｋバイト程度にして、読出し要求を開始するバッファ量は更にその１割程度の５０Ｋバイトに設定される。

各ＢＦ（＃１〜＃５）は、それぞれ読出し要求を出力する所定の最小データビットをバッファすると続いてＭＵ（＃１）の読出し要求をＣＰＵＸａに送出する。また、各ＢＦ（＃１〜＃５）は、それぞれバッファしたデータ量が５００Ｋバイトに達するとバッファＦＵＬＬ通知をＣＰＵＸａに送出する。

ＣＰＵＸａの読出し要求／バッファＦＵＬＬ監視機能ｘ１は、図３のフローチャートのステップｓ３１、ステップｓ１１に示される手順に従って５枚揃っての送出要求があるか、４枚がＦＵＬＬ状態になっているかを監視してメモリユニット有効枚数管理機能ｘ３へ通知する。

５枚のＭＵで、例えば５０Ｋバイト以上データがバッファされ、それらからの読出し要求を受信したメモリユニット有効枚数管理機能ｘ３はデフォルトの有効枚数５枚を読出制御機能ｘ２へ通知する。読出制御機能ｘ２は、有効な全ＭＵからのヘッダ情報をチェックし、５枚とも正常で有れば図１のエラーチェック処理部ＥＣで５つのＭＵから読出したデータを用いてエラーチェックと訂正復元を行ってメッセージデータを図１の統合部ＲＣへ出力する制御を行う。

また、例えば、ＭＵ（＃４）以外のＭＵ４枚に対応するバッファＢＦがすべてデータを５００Ｋバイト以上バッファしてＦＵＬＬ状態になっている場合、ＭＵ（＃４）異常のアラームをメモリユニット有効枚数管理機能ｘ３へ通知する。メモリユニット有効枚数管理機能ｘ３は、この通知に基づき、有効枚数を４枚に変更し読出制御機能ｘ２へ通知する。

読出制御機能ｘ２は、有効な４枚のＭＵから受信するデータのヘッダ情報をチェックし、４枚全部が正常で有れば、データ読出しがない１枚を補うエラーチェックとエラー訂正によってＭＵ（＃４）が記憶するデータ復元をしてメッセージデータを図１の統合部ＲＣへ出力する制御を行う。統合部ＲＣは、正常な４枚のＭＵから読出したデータを統合して出力する。

また、５枚のＭＵから読出し要求が有る場合でもエラーチェック処理部ＥＣでのチェックの結果、例えばＭＵ（＃４）のヘッダ情報に異常が有れば、ＭＵ（＃４）異常のアラームがメモリユニット有効枚数管理機能ｘ３へ通知される。メモリユニット有効枚数管理機能ｘ３は、この通知に基づき、有効枚数を４枚に変更し読出制御機能ｘ２へ通知する。

読出制御機能ｘ２は、有効なＭＵのメッセージデータを図１の統合部ＲＣへ出力する制御を行う。即ち、エラーチェック処理部ＥＣは、異常と判定されたＭＵ（＃４）からのメッセージデータを一旦除外し、正常な４枚でＭＵ（＃４）を補う復元を行って統合部ＲＣへ出力する制御を行う。

また、バッファＦＵＬＬにより有効枚数４枚と設定された場合に、有効な４枚のいずれかのヘッダ情報に異常が検出された場合、エラーチェック処理部ＥＣからそのアラームを受けた読出制御機能ｘ２は、更に設けられた異常処理手順を実施する。

なお、上記説明では、ＭＵ（＃５）は、パリティデータを記憶しているものでありＢＦ（＃５）が所定のバッファ量、例えば５０Ｋバイトに達せず、ＭＵ（＃５）からデータが出力されない異常が検出された場合、残りのＭＵ（＃１〜＃４）の読出しデータは正常と仮定して、パリティ処理をバイパスして統合処理をする。

図５は、図４に係わる処理手順の実行タイミングの説明図である。
図５において、ＣＰＵＸａは、１周期５０ｍｓｅｃの読出しサイクルＦＩ毎に、有効枚数を確認して管理している。タイミングｔ０にＮｏＣに示される様に有効枚数はデフォルトの５枚に設定される。全データの読出しが可能であるデータイネイブル（ＤＥ）のフラグが立つ。そしてデータは読出データ（ＲＯＤ）は、連続的に読出され各バッファＢＦでバッファされるが、タイミングｔｘの時点で４枚のバッファＦＵＬＬの通知を受けるとＤＥのフラグは、下げられ、また有効枚数が４枚に変更されＭＵ（＃４）以外の有効ＭＵからのみ読出しデータが出力される。

この有効枚数が４枚に変更される処理は、エラーチェック処理部ＥＣによるヘッダ情報のチェックで異常検出された場合も同様である。その後、タイミングｔ０から５０ｍｓｅｃ経過したタイミングｔ１まで有効枚数４枚の処理が継続される。

タイミングｔ１後の次の読出しサイクルでもバッファＦＵＬＬ４枚が継続する場合は、そのまま有効枚数は４枚として復元を伴った読出し動作を継続するので、フリーズも発生せず、またタイマ処理等に起因する待機、遅延時間は生じない。

一方、次の読出しサイクルで、読出し要求が５枚すべてのＭＵから出力された場合、ＣＰＵＸａは、メモリユニット有効枚数管理のカウンタの有効枚数をデフォルトの５枚に復帰させる。ＭＵ（＃４）の障害が単純な読出しエラーなど短時間で回復した場合は、速やかに元の５枚での正常動作に復帰する。

有効枚数が４枚の状態が所定の繰り返し回数、または所定時間以上連続する場合は、ＣＰＵＸａは、別途図示されないカウンタ、又はタイマを参照してＭＵ障害エラーのアラームを出力する等の保守を対象とした所定の障害対応手順が実行される。

以上述べた少なくともひとつの実施形態の情報記憶装置によれば、複数のメモリユニットから並列にデータ読出しを行う場合でも、周期的な読出しサイクル内に読出しバッファがＦＵＬＬにならないメモリユニットを異常と検出してデータ読出し対象から除外して正常なメモリユニットからのみデータ読出しをすることにより、読出し異常発生時にもフリーズしないデータ読出しが可能な情報記憶装置が提供出来る。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

ＢＦバッファ
ＥＣエラーチェック処理部
ＣＸ録再制御部
ｄｖ分割部
ｐｃパリティ部
ＲＣ統合部
ＭＵメモリユニット
ＸａＣＰＵ
ｘ１読出し要求／バッファＦＵＬＬ監視機能
ｘ２読出制御機能
ｘ３メモリユニット有効枚数管理

Claims

シリアル入力されるデータが、フラッシュメモリを搭載した複数枚の大容量メモリユニットに分割されて並列的に書込み記憶され、前記複数のメモリユニットの内１枚までのメモリユニットから読出されるデータのエラーを検出して訂正と復元する復元手段を備え、前記メモリユニットから並列に読出されるデータを統合したシリアルデータにして出力する情報記憶装置において、
前記複数のメモリユニットそれぞれに接続され、それぞれは、入力する読出データをバッファし、所定のバッファ量を超えた場合に読出要求を出力すると共に、容量一杯までバッファしたときにＦＵＬＬ通知を出力する前記複数のバッファ部と、
前記分割された数を有効メモリユニット数として記憶し、前記読出し要求及び前記バッファＦＵＬＬ通知を監視し、
前記読出し要求の数が前記有効メモリユニット数に達した場合、前記複数の全メモリユニットに読出し制御を行って読み出されたデータを統合して前記出力する制御を行い、
前記読出し要求の数が前記有効メモリユニット数に達せず、前記読出し要求をしないバッファ部１つを残して前記ＦＵＬＬ通知が継続している場合、前記有効メモリユニット数を１つ減らす変更を行い、前記ＦＵＬＬ通知が有るバッファ部に対応する前記メモリユニットに読出し制御を行うとともに、前記復元手段が前記読出し要求をしないバッファ部に対応する前記メモリユニットからの復元したデータと、前記ＦＵＬＬ通知があった前記メモリユニットから読み出されたデータとを統合して前記出力する制御をする制御手段とを
具備することを特徴とする情報記憶装置。
前記復元手段は、更に前記分割され、前記並列記憶されるデータに各々ヘッダ情報を付加し、および前記並列読出されたデータに付加された各ヘッダ情報が正常か否かを判定し、異常であった場合、前記制御手段に当該メモリユニットの異常を通知するヘッダ処理手段を備え、
前記制御手段は、前記ヘッダ情報の異常を通知されたタイミングが、前記読出し要求が前記有効メモリユニット数に達している場合か、または、前記ＦＵＬＬ通知を受信しているタイミングに前記ヘッダ情報の異常を通知されていない場合には、前記復元処理を行う制御を行い、
前記ＦＵＬＬ通知を受信しているタイミングに前記ヘッダ情報が異常との通知を受けた場合には、前記データの復元と前記統合を行わない制御をすることを
特徴とする請求項１記載の情報記憶装置。
複数の大容量メモリユニットと、複数のバッファ部と、前記複数の内１枚までのメモリユニットから読み出されるデータのエラーを検出し、訂正と復元する復元手段と、制御手段とを備え、シリアル入力されるデータがフラッシュメモリを搭載した複数枚の大容量メモリユニットに前記複数に分割されて並列に書込み記憶され、前記メモリユニットから並列に読出されるデータを統合したシリアルデータにして出力する情報記憶装置のメモリ異常処理方法において、
前記複数のバッファ部は、
前記複数のメモリユニットそれぞれに対応して接続されて入力する読出データをバッファし、それぞれは、所定のバッファ量を超えた場合に読出要求を出力すると共に、容量一杯までバッファしたときにＦＵＬＬ通知を出力し、
前記制御手段は、
前記分割された数を有効メモリユニット数として記憶し、前記読出し要求及び前記バッファＦＵＬＬ通知を監視し、
前記読出し要求の数が前記有効メモリユニット数に達した場合、前記複数の全メモリユニットに読出し制御を行って読み出されたデータを統合して出力する制御を行い、
前記読出し要求の数が前記有効メモリユニット数に達せず、前記読出し要求をしないバッファ部１つを残して前記ＦＵＬＬ通知が継続している場合、前記有効メモリユニット数を１つ減らす変更を行い、前記ＦＵＬＬ通知が有るバッファ部に対応する前記メモリユニットに読出し制御を行うとともに、前記復元手段が前記読出し要求をしないバッファ部に対応する前記メモリユニットからの復元したデータと前記ＦＵＬＬ通知があった前記メモリユニットから読出されたデータとを統合して出力する制御をすることを特徴とする情報記憶装置のメモリ異常処理方法。