JP5587133B2 - High-side switch circuit, interface circuit, and electronic equipment - Google Patents
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Description
本発明は、ハイサイドスイッチ回路、そのハイサイドスイッチ回路を備えるインターフェイス回路、およびそのインターフェイス回路を備える電子機器に関する。 The present invention relates to a high-side switch circuit, an interface circuit including the high-side switch circuit, and an electronic device including the interface circuit.
電源と負荷との間に接続されるスイッチは、一般にハイサイドスイッチと呼ばれる。たとえば配線の短絡あるいは負荷の故障などによって、ハイサイドスイッチに流れる電流が過大になった場合には、ハイサイドスイッチが故障することがある。このため、ハイサイドスイッチと、ハイサイドスイッチを過電流から保護するための保護回路とを備えるハイサイドスイッチ回路が提案されている。 A switch connected between a power supply and a load is generally called a high side switch. For example, if the current flowing through the high-side switch becomes excessive due to a short circuit in the wiring or a load failure, the high-side switch may fail. For this reason, a high side switch circuit including a high side switch and a protection circuit for protecting the high side switch from overcurrent has been proposed.
たとえば、実開平７−１１０３１号公報（特許文献１）は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）をハイサイドスイッチに利用した半導体ハイサイドスイッチ、およびそのハイサイドスイッチの過電流保護検出装置を開示する。具体的には、過電流保護検出装置は、ＭＯＳＦＥＴの一方の端子に接続されて基準電圧を発生させる基準電圧発生回路と、基準電圧発生回路の出力端子およびＭＯＳＦＥＴの他方の端子に接続された比較器とを備える。比較器は、ＭＯＳＦＥＴのオン電圧と基準電圧とを比較することによって、ＭＯＳＦＥＴの過電流状態を検出する。 For example, Japanese Utility Model Publication No. 7-11031 (Patent Document 1) discloses a semiconductor high-side switch using a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) as a high-side switch, and an overcurrent protection detection device for the high-side switch. To do. Specifically, the overcurrent protection detection device includes a reference voltage generating circuit that is connected to one terminal of a MOSFET to generate a reference voltage, and a comparison that is connected to the output terminal of the reference voltage generating circuit and the other terminal of the MOSFET. With a vessel. The comparator detects the overcurrent state of the MOSFET by comparing the on-voltage of the MOSFET with a reference voltage.
特許文献１においては、ＭＯＳＦＥＴの過電流状態を検出することは記載されている。しかし、特許文献１には、過電流が検出されたときの半導体ハイサイドスイッチの保護について具体的に記載されていない。さらに、半導体ハイサイドスイッチに過電流が流れた場合、その半導体ハイサイドスイッチに接続された負荷および電源等の回路の保護も考慮する必要がある。しかし、特許文献１は、このような課題を解決するための具体的な構成について説明していない。
本発明の目的は、ハイサイドスイッチの過電流が検出された場合に、ハイサイドスイッチだけでなくハイサイドスイッチに接続される回路を保護することが可能なハイサイドスイッチ回路、および、そのハイサイドスイッチ回路を含む装置を提供することである。 An object of the present invention is to provide a high-side switch circuit capable of protecting not only the high-side switch but also a circuit connected to the high-side switch when an overcurrent of the high-side switch is detected, and the high side An apparatus is provided that includes a switch circuit.
本発明のある局面において、ハイサイドスイッチ回路は、電源から供給される電流を受けるための入力端子と、負荷に電流を供給するための出力端子と、入力端子と出力端子との間に電気的に接続されるトランジスタと、トランジスタに過電流が流れたことを検出する過電流検出部と、電流制限回路とを備える。電流制限回路は、過電流検出部によって過電流が検出された場合に、トランジスタの制御電圧を、トランジスタを完全オン状態にするための第１の電圧から、トランジスタを不完全オン状態にするための第２の電圧まで低下させて、トランジスタに流れる電流を制限する。電流制限回路は、トランジスタの制御電極に並列に接続されて、制御電圧を低下させる第１および第２の降圧回路を含む。第１の降圧回路は、制御電圧を、第１の電圧から、第１の電圧と第２の電圧との間の第３の電圧まで、第１の時間変化率で低下させる。第２の降圧回路は、制御電圧が第３の電圧に達した後に、制御電圧を第３の電圧から第２の電圧まで第２の時間変化率で低下させる。第１の時間変化率は、第２の時間変化率よりも大きい。 In one aspect of the present invention, the high-side switch circuit is electrically connected between an input terminal for receiving a current supplied from a power supply, an output terminal for supplying a current to a load, and the input terminal and the output terminal. And an overcurrent detector for detecting that an overcurrent has flowed through the transistor, and a current limiting circuit. When an overcurrent is detected by the overcurrent detection unit, the current limiting circuit changes the control voltage of the transistor from the first voltage for completely turning on the transistor to turning the transistor incompletely on. The current flowing through the transistor is limited by reducing the voltage to the second voltage. The current limiting circuit includes first and second step-down circuits that are connected in parallel to the control electrode of the transistor and reduce the control voltage. The first step-down circuit lowers the control voltage from the first voltage to a third voltage between the first voltage and the second voltage at a first time change rate. The second step-down circuit decreases the control voltage from the third voltage to the second voltage at the second time change rate after the control voltage reaches the third voltage. The first time change rate is larger than the second time change rate.
好ましくは、ハイサイドスイッチ回路は、チャージポンプをさらに備える。チャージポンプは、入力端子に印加される電圧を昇圧して、第１の電圧をトランジスタの制御電極に印加する一方、過電流検出部の出力により停止する。第１の降圧回路は、第１のスイッチと、定電圧回路とを含む。第１のスイッチは、接地ノードおよびトランジスタの制御電極の少なくとも一方に接続されて、過電流検出部の出力に応じてオンする。定電圧回路は、第１のスイッチを介して接地ノードとトランジスタの制御電極との間に電気的に接続されることにより、制御電極に第３の電圧を印加する。第２の降圧回路は、チャージポンプと制御電極との接続点から接地ノードに向けて電流を流すための抵抗素子と、第２のスイッチとを含む。第２のスイッチは、過電流検出部の出力によりオンして、接続点から抵抗素子を介して接地ノードに至るまでの電流経路を形成する第２のスイッチとを含む。 Preferably, the high side switch circuit further includes a charge pump. The charge pump boosts the voltage applied to the input terminal, applies the first voltage to the control electrode of the transistor, and stops by the output of the overcurrent detection unit. The first step-down circuit includes a first switch and a constant voltage circuit. The first switch is connected to at least one of the ground node and the control electrode of the transistor and is turned on according to the output of the overcurrent detection unit. The constant voltage circuit applies a third voltage to the control electrode by being electrically connected between the ground node and the control electrode of the transistor via the first switch. The second step-down circuit includes a resistance element for allowing a current to flow from a connection point between the charge pump and the control electrode toward the ground node, and a second switch. The second switch includes a second switch that is turned on by the output of the overcurrent detection unit and forms a current path from the connection point to the ground node via the resistance element.
好ましくは、定電圧回路は、少なくとも１つのダイオードを含む。少なくとも１つのダイオードは、トランジスタの制御電極から接地ノードに向かう向きに順方向電流を流すように配置される。 Preferably, the constant voltage circuit includes at least one diode. The at least one diode is arranged to pass a forward current in a direction from the control electrode of the transistor toward the ground node.
好ましくは、定電圧回路は、少なくとも１つのダイオード接続されたトランジスタを含む。少なくとも１つのダイオード接続されたトランジスタは、トランジスタの制御電極から接地ノードに向かう向きに順方向電流を流すように配置される。 Preferably, the constant voltage circuit includes at least one diode-connected transistor. The at least one diode-connected transistor is arranged to pass a forward current in a direction from the control electrode of the transistor toward the ground node.
本発明の他の局面に係るインターフェイス回路は、電源から負荷に電流を供給するためのインターフェイス回路である。インターフェイス回路は、回路基板と、回路基板に実装されるハイサイドスイッチ回路とを備える。ハイサイドスイッチ回路は、電源から供給される電流を受けるための入力端子と、負荷に電流を供給するための出力端子と、入力端子と出力端子との間に電気的に接続されるトランジスタと、トランジスタに過電流が流れたことを検出する過電流検出部と、電流制限回路とを含む。電流制限回路は、過電流検出部によって過電流が検出された場合に、トランジスタの制御電圧を、トランジスタを完全オン状態にするための第１の電圧から、トランジスタを不完全オン状態にするための第２の電圧まで低下させて、トランジスタに流れる電流を制限する。電流制限回路は、トランジスタの制御電極に並列に接続されて、制御電圧を低下させる第１および第２の降圧回路を含む。第１の降圧回路は、制御電圧を、第１の電圧から、第１の電圧と第２の電圧との間の第３の電圧まで、第１の時間変化率で低下させる。第２の降圧回路は、制御電圧が第３の電圧に達した後に、制御電圧を第３の電圧から第２の電圧まで第２の時間変化率で低下させる。第１の時間変化率は、第２の時間変化率よりも大きい。 An interface circuit according to another aspect of the present invention is an interface circuit for supplying a current from a power supply to a load. The interface circuit includes a circuit board and a high side switch circuit mounted on the circuit board. The high side switch circuit includes an input terminal for receiving a current supplied from a power supply, an output terminal for supplying a current to a load, a transistor electrically connected between the input terminal and the output terminal, An overcurrent detection unit that detects that an overcurrent has flowed through the transistor, and a current limiting circuit are included. When an overcurrent is detected by the overcurrent detection unit, the current limiting circuit changes the control voltage of the transistor from the first voltage for completely turning on the transistor to turning the transistor incompletely on. The current flowing through the transistor is limited by reducing the voltage to the second voltage. The current limiting circuit includes first and second step-down circuits that are connected in parallel to the control electrode of the transistor and reduce the control voltage. The first step-down circuit lowers the control voltage from the first voltage to a third voltage between the first voltage and the second voltage at a first time change rate. The second step-down circuit decreases the control voltage from the third voltage to the second voltage at the second time change rate after the control voltage reaches the third voltage. The first time change rate is larger than the second time change rate.
本発明のさらに他の局面に係る電子機器は、負荷に電流を供給するための電源と、電源と負荷とを接続するためのインターフェイス回路とを備える。インターフェイス回路は、回路基板と、回路基板に実装されるハイサイドスイッチ回路とを含む。ハイサイドスイッチ回路は、電源から供給される電流を受けるための入力端子と、負荷に電流を供給するための出力端子と、入力端子と出力端子との間に電気的に接続されるトランジスタと、トランジスタに過電流が流れたことを検出する過電流検出部と、電流制限回路とを含む。電流制限回路は、過電流検出部によって過電流が検出された場合に、トランジスタの制御電圧を、トランジスタを完全オン状態にするための第１の電圧から、トランジスタを不完全オン状態にするための第２の電圧まで低下させて、トランジスタに流れる電流を制限する。電流制限回路は、トランジスタの制御電極に並列に接続されて、制御電圧を低下させる第１および第２の降圧回路を含む。第１の降圧回路は、制御電圧を、第１の電圧から、第１の電圧と第２の電圧との間の第３の電圧まで、第１の時間変化率で低下させる。第２の降圧回路は、制御電圧が第３の電圧に達した後に、制御電圧を第３の電圧から第２の電圧まで第２の時間変化率で低下させる。第１の時間変化率は、第２の時間変化率よりも大きい。 An electronic device according to still another aspect of the present invention includes a power source for supplying a current to a load, and an interface circuit for connecting the power source and the load. The interface circuit includes a circuit board and a high side switch circuit mounted on the circuit board. The high side switch circuit includes an input terminal for receiving a current supplied from a power supply, an output terminal for supplying a current to a load, a transistor electrically connected between the input terminal and the output terminal, An overcurrent detection unit that detects that an overcurrent has flowed through the transistor, and a current limiting circuit are included. When an overcurrent is detected by the overcurrent detection unit, the current limiting circuit changes the control voltage of the transistor from the first voltage for completely turning on the transistor to turning the transistor incompletely on. The current flowing through the transistor is limited by reducing the voltage to the second voltage. The current limiting circuit includes first and second step-down circuits that are connected in parallel to the control electrode of the transistor and reduce the control voltage. The first step-down circuit lowers the control voltage from the first voltage to a third voltage between the first voltage and the second voltage at a first time change rate. The second step-down circuit decreases the control voltage from the third voltage to the second voltage at the second time change rate after the control voltage reaches the third voltage. The first time change rate is larger than the second time change rate.
本発明によれば、ハイサイドスイッチの過電流が検出された場合に、ハイサイドスイッチだけでなくハイサイドスイッチに接続される回路を保護することができる。 According to the present invention, when an overcurrent of the high side switch is detected, not only the high side switch but also a circuit connected to the high side switch can be protected.
以下、本発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The same or corresponding parts are denoted by the same reference numerals, and the description thereof will not be repeated.
図１は、本発明の実施の形態に係るハイサイドスイッチ回路を備える電子機器の概略ブロック図である。 FIG. 1 is a schematic block diagram of an electronic device including a high-side switch circuit according to an embodiment of the present invention.
図１を参照して、電子機器１００は、メイン電源１と、サブ電源２と、処理ブロック３と、インターフェイス回路４とを備える。メイン電源１は、サブ電源２および処理ブロック３に電源電圧を供給する。サブ電源２はメイン電源１から電源電圧を受けるとともに、その電圧から、インターフェイス回路４に供給される電源電圧（たとえばＤＣ５Ｖ）を生成する。処理ブロック３は、電子機器１００の本体部である。処理ブロック３はメイン電源１から供給される電源電圧によって、所定の処理を実行する。
Referring to FIG. 1,
インターフェイス回路４は、負荷２００に接続されるとともに、サブ電源２から出力された電源電圧を負荷２００に供給する。インターフェイス回路４は、回路基板５と、制御回路６と、ハイサイドスイッチ回路１０とを含む。制御回路６およびハイサイドスイッチ回路１０は回路基板５に実装される。
The
ハイサイドスイッチ回路１０はサブ電源２と負荷２００との間に接続される。制御回路６は、ハイサイドスイッチ回路１０から出力される信号に基づいてハイサイドスイッチ回路１０を制御する。これによりインターフェイス回路４の電源管理が実現される。
The high
インターフェイス回路４は、たとえばＵＳＢ（Universal Serial Bus）規格に準じたインターフェイス回路である。しかしながらインターフェイス回路４の規格は特に限定されるものではない。同じく、電子機器１００は、たとえばＰＣ（personal computer）、プリンタ、テレビ、オーディオ機器等であるが、これらに特に限定されるものではない。
The
この実施の形態では、ハイサイドスイッチ回路１０は、半導体集積回路（ＩＣ）によって実現される。ハイサイドスイッチ回路１０は、入力端子（ＩＮ）１１と、出力端子（ＯＵＴ）１２と、過電流モニタ端子（ＯＣ）１３と、イネーブル端子（ＥＮ）１４と、ＭＯＳトランジスタ１５と、ゲート制御部１６と、過電流検出部２０とを備える。
In this embodiment, the high
入力端子１１は、サブ電源２から出力される電流を受けるための端子である。出力端子１２は、負荷２００に電流を供給するための端子である。
The input terminal 11 is a terminal for receiving a current output from the
ＭＯＳトランジスタ１５は、入力端子１１と出力端子１２との間に接続されるハイサイドスイッチである。ＭＯＳトランジスタ１５は、具体的にはＮチャネルＭＯＳＦＥＴである。ＭＯＳトランジスタ１５のドレインは入力端子１１に接続される。ＭＯＳトランジスタ１５のソースは出力端子１２に接続される。
The
ゲート制御部１６は、ＭＯＳトランジスタ１５のゲート電圧を制御することによって、ＭＯＳトランジスタ１５をオンおよびオフする。ＭＯＳトランジスタ１５のオン時において、サブ電源２から出力される電流は、ＭＯＳトランジスタ１５を経由して負荷２００に供給される。
The
ＭＯＳトランジスタ１５に流れる電流が過大となった場合に、過電流検出部２０は、ＭＯＳトランジスタ１５の過電流を検出する。過電流検出部２０は、過電流検出部２０の検出結果を示す信号をゲート制御部１６に出力する。ゲート制御部１６は、過電流検出部２０の検出結果により、ＭＯＳトランジスタ１５に流れる電流を制限し、あるいはＭＯＳトランジスタ１５をオフする。
When the current flowing through the
過電流検出部２０は、さらに、過電流検出部２０の検出結果を示す信号を、過電流モニタ端子１３を介して外部に出力する。制御回路６は、過電流モニタ端子１３から出力された信号を受ける。この場合、制御回路６は、ハイサイドスイッチ回路１０を停止するためのディスイネーブル信号を出力する。ディスイネーブル信号はイネーブル端子１４を通じてゲート制御部１６に入力される。ゲート制御部１６はディスイネーブル信号に応答してＭＯＳトランジスタ１５をオフする。一方、制御回路６が過電流検出部２０からの信号を受けていない場合には、制御回路６は、ハイサイドスイッチ回路１０を動作可能な状態に設定するためのイネーブル信号を出力する。イネーブル信号はイネーブル端子１４を通じてゲート制御部１６に入力される。ゲート制御部１６はイネーブル信号に応答してＭＯＳトランジスタ１５をオンする。
The
ハイサイドスイッチ回路１０は、さらに、温度保護回路（ＴＳＤ）１７と、低電圧保護回路（ＵＶＬＯ）１８とを備える。温度保護回路１７は、ハイサイドスイッチ回路１０の温度が所定のしきい温度を超えた場合には、ＭＯＳトランジスタ１５をオフするための信号をゲート制御部１６に出力する。ゲート制御部１６は、温度保護回路１７からの信号に応答して、ＭＯＳトランジスタ１５をオフさせる。低電圧保護回路１８は、入力端子１１の電圧を監視するとともに、その電圧が、所定のしきい電圧よりも低い場合には、ＭＯＳトランジスタ１５をオフするための信号をゲート制御部１６に出力する。ゲート制御部１６は、低電圧保護回路１８からの信号に応答して、ＭＯＳトランジスタ１５をオフさせる。
The high
図２は、図１に示したハイサイドスイッチ回路１０が形成された半導体チップの平面レイアウトを示す模式図である。図２を参照して、半導体チップ１０Ａは、パワーＭＯＳトランジスタ領域１５Ａと、回路領域１７Ａとを有する。パワーＭＯＳトランジスタ領域１５Ａは、互いに並列接続された多数のトランジスタ素子を含む。パワーＭＯＳトランジスタ領域１５Ａに形成された多数のトランジスタ素子が、全体として図１に示したＭＯＳトランジスタ１５を構成する。回路領域１７Ａは、図１に示したゲート制御部１６および過電流検出部２０が形成される領域である。
FIG. 2 is a schematic diagram showing a planar layout of the semiconductor chip on which the high-
半導体チップ１０Ａの横方向（Ｘ方向）の長さおよび半導体チップ１０Ａの縦方向（Ｙ方向）の長さは、半導体チップ１０Ａが搭載されるパッケージの形状に依存する。この実施の形態では半導体チップ１０Ａの形状は長方形であり、半導体チップ１０ＡのＸ方向の長さが半導体チップ１０ＡのＹ方向の長さよりも長い。
The length of the
図３は、図２に示したパワーＭＯＳトランジスタ領域１５Ａに配置されるドレイン電極およびソース電極を概略的に示した平面図である。図３を参照して、Ｘ方向およびＹ方向は図２に示されたＸ方向およびＹ方向にそれぞれ対応する。なお、以後説明する図に示されるＸ方向およびＹ方向も図２に示されたＸ方向およびＹ方向にそれぞれ対応するので、Ｘ方向およびＹ方向に関する説明は以後繰り返さない。
FIG. 3 is a plan view schematically showing a drain electrode and a source electrode arranged in power
図３に示されるように、ドレイン（Ｄ）電極１５Ｄは、Ｘ方向に延在する第１のドレイン電極部１５Ｄ１と、第１のドレイン電極部１５Ｄ１から各々Ｙ方向に引き出された複数の第２のドレイン電極部１５Ｄ２とを有する。第１のドレイン電極部１５Ｄ１には、ドレインパッドを各々形成する複数のドレインパッド領域ＤＰが形成される。
As shown in FIG. 3, the drain (D)
第１のドレイン電極部１５Ｄ１の長さはＬｄ１であり、第１のドレイン電極部１５Ｄ１の幅はＷｄ１である。第２のドレイン電極部１５Ｄ２の長さはＬｄ２であり、第２のドレイン電極部１５Ｄ２の幅はＷｄ２である。なお、Ｌｄ１＞Ｌｄ２であり、Ｗｄ１＞Ｗｄ２である。 The length of the first drain electrode portion 15D1 is Ld1, and the width of the first drain electrode portion 15D1 is Wd1. The length of the second drain electrode portion 15D2 is Ld2, and the width of the second drain electrode portion 15D2 is Wd2. Note that Ld1> Ld2 and Wd1> Wd2.
同様に、ソース（Ｓ）電極１５Ｓは、Ｘ方向に延在する第１のソース電極部１５Ｓ１と、第１のソース電極部１５Ｓ１から各々Ｙ方向に引き出された複数の第２のソース電極部１５Ｓ２とを有する。第１のソース電極部１５Ｓ１には、ソースパッドを各々形成する複数のソースパッド領域ＳＰが形成される。ドレインパッドおよびソースパッドには、図示しないワイヤが接続される。
Similarly, the source (S)
第１のソース電極部１５Ｓ１の長さはＬｓ１であり、第１のソース電極部１５Ｓ１の幅はＷｓ１である。第２のソース電極部１５Ｓ２の長さはＬｓ２であり、第２のソース電極部１５Ｓ２の幅はＷｓ２である。なお、Ｌｓ１＞Ｌｓ２であり、Ｗｓ１＞Ｗｓ２である。 The length of the first source electrode portion 15S1 is Ls1, and the width of the first source electrode portion 15S1 is Ws1. The length of the second source electrode portion 15S2 is Ls2, and the width of the second source electrode portion 15S2 is Ws2. Note that Ls1> Ls2 and Ws1> Ws2.
図３に示されるように、第２のドレイン電極部１５Ｄ２および第２のソース電極部１５Ｓ２は、Ｘ方向に沿って交互に配置される。 As shown in FIG. 3, the second drain electrode portions 15D2 and the second source electrode portions 15S2 are alternately arranged along the X direction.
ハイサイドスイッチ回路１０が形成された半導体装置が多層配線構造を有するのであれば、ドレイン電極１５Ｄおよびソース電極１５Ｓが形成される配線層と、ドレイン電極１５Ｄおよびソース電極１５Ｓをドレイン拡散領域およびソース拡散領域にそれぞれ接続するための配線層とが設けられてもよい。あるいは、ドレイン電極およびソース電極は、半導体基板に形成されたドレイン拡散領域およびソース拡散領域（いずれも図示せず）にそれぞれ直接的に接続されてもよい。
If the semiconductor device in which the high-
ＭＯＳトランジスタ１５がオンしたときの抵抗値は、ＭＯＳトランジスタ１５のオン抵抗の値とドレイン電極１５Ｄの抵抗値とソース電極１５Ｓの抵抗値との合計であると見積もられる。ドレイン電極１５Ｄおよびソース電極１５Ｓの抵抗値が小さいほど、ハイサイドスイッチのオン時におけるハイサイドスイッチの抵抗値を小さくすることができる。したがってハイサイドスイッチの損失を低減できる。
The resistance value when the
ドレイン電極１５Ｄの抵抗値は、第１のドレイン電極部１５Ｄ１の抵抗値および第２のドレイン電極部１５Ｄ２の抵抗値に依存する。この実施の形態では、第１のドレイン電極部１５Ｄ１に複数のパッドが分散的に配置される。第２のドレイン電極部１５Ｄ２は、パワーＭＯＳトランジスタ領域に形成された複数のＭＯＳトランジスタ素子（図３では１個のトランジスタ素子Ｔｒを示す）のドレイン電極を並列に接続する。この第２のドレイン電極部１５Ｄ２は、パワーＭＯＳトランジスタ領域の短手方向（Ｙ方向）に沿って延在する。これによって、ドレイン電極１５Ｄの抵抗値を低減できる。
The resistance value of the
ソース電極１５Ｓは、ドレイン電極１５Ｄと同様の構成を有する。すなわち、第１のソース電極部１５Ｓ１に複数のパッドが分散的に配置される。第２のソース電極部１５Ｓ２は、パワーＭＯＳトランジスタ領域に形成された複数のＭＯＳトランジスタ素子のソース電極を並列に接続する。これによってソース電極１５Ｓの抵抗値を低減できる。
The
次に、上記ドレイン電極１５Ｄおよびソース電極１５Ｓの構成によって、各々の抵抗値を低減できる理由について比較例と本実施形態との対比により説明する。
Next, the reason why the respective resistance values can be reduced by the configuration of the
図４は、本実施の形態に係るドレイン電極およびソース電極の第１の比較例を示した平面図である。図５は、図４に示したドレイン電極およびソース電極の等価回路図である。図４および図５を参照して、複数のドレインパッド領域ＤＰは第１のドレイン電極部１５Ｄ１に集中的に配置される。第１のドレイン電極部１５Ｄ１および第２のドレイン電極部１５Ｄ２は、ドレインパッド領域ＤＰに接続された抵抗Ｒとして表わされる。第２のドレイン電極部１５Ｄ２はＸ方向に延在するので、その長さが大きくなる。このため、第２のドレイン電極部１５Ｄ２の抵抗値が大きくなる。したがって、ドレイン電極１５Ｄの全体の抵抗値が大きくなる。同じ理由によって、ソース電極１５Ｓの全体の抵抗値も大きくなる。
FIG. 4 is a plan view showing a first comparative example of the drain electrode and the source electrode according to the present embodiment. FIG. 5 is an equivalent circuit diagram of the drain electrode and the source electrode shown in FIG. Referring to FIGS. 4 and 5, the plurality of drain pad regions DP are concentrated on the first drain electrode portion 15D1. The first drain electrode portion 15D1 and the second drain electrode portion 15D2 are represented as a resistor R connected to the drain pad region DP. Since the second drain electrode portion 15D2 extends in the X direction, its length increases. For this reason, the resistance value of the second drain electrode portion 15D2 increases. Therefore, the overall resistance value of the
図６は、本実施の形態に係るドレイン電極およびソース電極の第１の比較例を示した平面図である。図７は、図６に示したドレイン電極およびソース電極の等価回路図である。図６および図７を参照して、複数のドレインパッド領域ＤＰは第１のドレイン電極部１５Ｄ１に集中的に配置される。第２のドレイン電極部１５Ｄ２はＹ方向に延在するので、第１の比較例に比べて第２のドレイン電極部１５Ｄ２の抵抗値は小さくなる。しかしながら、第１のドレイン電極部１５Ｄ１のうち、ドレインパッド領域ＤＰからＸ方向に延在する部分の長さが大きいので第１のドレイン電極部１５Ｄ１の抵抗値が大きくなる。したがって、ドレイン電極１５Ｄの抵抗値は大きい。同じ理由によって、ソース電極１５Ｓの全体の抵抗値も大きい。
FIG. 6 is a plan view showing a first comparative example of the drain electrode and the source electrode according to the present embodiment. FIG. 7 is an equivalent circuit diagram of the drain electrode and the source electrode shown in FIG. Referring to FIGS. 6 and 7, the plurality of drain pad regions DP are concentrated on the first drain electrode portion 15D1. Since the second drain electrode portion 15D2 extends in the Y direction, the resistance value of the second drain electrode portion 15D2 is smaller than that of the first comparative example. However, since the length of the portion extending in the X direction from the drain pad region DP in the first drain electrode portion 15D1 is large, the resistance value of the first drain electrode portion 15D1 is increased. Therefore, the resistance value of the
図８は、本実施の形態に係るドレイン電極およびソース電極の等価回路図である。図３および図８を参照して、第１のドレイン電極部１５Ｄ１において、複数のドレインパッド領域ＤＰは分散的に配置される。このため、第１のドレイン電極部１５Ｄ１がＸ方向に延在することで第１のドレイン電極部１５Ｄ１が長くなっても、で第１のドレイン電極部１５Ｄ１の抵抗値を低減することができる。一方、第２のドレイン電極部１５Ｄ２はＹ方向に延在しているので、第２のドレイン電極部１５Ｄ２は短い。したがって、第２のドレイン電極部１５Ｄ２の抵抗値を小さくできる。 FIG. 8 is an equivalent circuit diagram of the drain electrode and the source electrode according to the present embodiment. 3 and 8, in first drain electrode portion 15D1, a plurality of drain pad regions DP are arranged in a distributed manner. For this reason, even if the first drain electrode portion 15D1 becomes longer because the first drain electrode portion 15D1 extends in the X direction, the resistance value of the first drain electrode portion 15D1 can be reduced. On the other hand, since the second drain electrode portion 15D2 extends in the Y direction, the second drain electrode portion 15D2 is short. Therefore, the resistance value of the second drain electrode portion 15D2 can be reduced.
このように本実施の形態によれば第１のドレイン電極部１５Ｄ１および第２のドレイン電極部１５Ｄ２の抵抗値を低減することでドレイン電極１５Ｄの抵抗値を低減できる。同じ理由によって、ソース電極１５Ｓの抵抗値も低減できる。したがって、ＭＯＳトランジスタ１５のオン時における電力損失を低減することができる。
Thus, according to the present embodiment, the resistance value of the
図９は、ＭＯＳトランジスタ１５を構成するトランジスタ素子の構造を説明するための半導体チップの模式断面図である。図９を参照して、半導体チップ１０Ａは、Ｐ型半導体基板１５１と、Ｐ型半導体基板１５１に形成されたＮ型エピタキシャル層１５２と、Ｎ型エピタキシャル層１５２に形成されたＰ型ウェル１５３とを有する。Ｐ型半導体基板１５１には、Ｐ型拡散領域１５４が形成される。Ｎ型エピタキシャル層１５２にはＮ型拡散領域１５５が形成される。Ｎ型エピタキシャル層１５２の島を形成するために、一般に、半導体チップの表面からＰ型半導体基板１５１に達する高濃度のＰ型の拡散領域（分離領域）が形成される。図９ではこの分離領域もＰ型半導体基板１５１の一部として示されている。
FIG. 9 is a schematic cross-sectional view of a semiconductor chip for explaining the structure of the transistor elements constituting the
Ｐ型ウェル１５３の上にはゲート酸化膜（図示せず）を介してゲート電極１５９が形成される。Ｐ型ウェル１５３には、Ｎ型拡散領域１５７，１５８およびＰ型拡散領域１５６がさらに形成される。Ｎ型拡散領域１５７，１５８およびゲート電極１５９により、トランジスタ素子Ｔｒが構成される。Ｎ型拡散領域１５７は、入力端子（ＩＮ）に接続されることによりドレイン領域となる。Ｎ型拡散領域１５８は、出力端子（ＯＵＴ）に接続されることによりソース領域となる。Ｐ型ウェル１５３はトランジスタ素子Ｔｒのボディ（バックゲート）として機能する。
A
Ｐ型拡散領域１５４，１５６は接地配線１６０に接続されることによって接地される。これによりＰ型半導体基板１５１およびＰ型ウェル１５３が接地される。一方、Ｎ型拡散領域１５５の電位がオープンとされることで、Ｎ型エピタキシャル層１５２の電位もオープンとなる。
The P-
図９に示された構成の場合、一般的には、Ｎ型エピタキシャル層１５２の電位を最も高く設定し、かつ、Ｐ型半導体基板１５１の電位を最も低くする。これによりＮ型エピタキシャル層１５２がＰ型半導体基板１５１から電気的に分離される。また、Ｐ型ウェル１５３の電位は、Ｎ型エピタキシャル層１５２の電位よりも低い電位、たとえばＰ型半導体基板１５１の電位と共通の電位に設定される。
In the case of the configuration shown in FIG. 9, in general, the potential of the N-
一方、Ｎ型拡散領域１５７、Ｐ型ウェル１５３およびＮ型拡散領域１５８によって寄生ＮＰＮトランジスタＱ１が形成される。さらに、Ｎ型エピタキシャル層１５２、Ｐ型ウェル１５３およびＮ型拡散領域１５８によって寄生ＮＰＮトランジスタＱ２が形成される。さらに、Ｐ型ウェル１５３、Ｎ型エピタキシャル層１５２およびＮ型拡散領域１５８によって、寄生ＰＮＰトランジスタＱ３が形成される。
On the other hand, parasitic NPN transistor Q1 is formed by N-
トランジスタ素子Ｔｒのオン時には、Ｐ型ウェル１５３の表面のチャネル領域を通じてドレイン領域（Ｎ型拡散領域１５７）からソース領域（Ｎ型拡散領域１５８）に電流が流れる。Ｎ型エピタキシャル層１５２が高電位に設定されている場合、Ｐ型ウェル１５３を流れる電流によって、寄生ＮＰＮトランジスタＱ２がオンすることが起こりうる。
When the transistor element Tr is on, a current flows from the drain region (N-type diffusion region 157) to the source region (N-type diffusion region 158) through the channel region on the surface of the P-
本実施の形態によれば、Ｎ型エピタキシャル層１５２の電位がオープンとされる。さらに、Ｐ型ウェル１５３が接地されることにより、Ｐ型ウェル１５３の電位とＰ型半導体基板１５１の電位とが等しくなる。これにより、寄生ＮＰＮトランジスタＱ２が動作することを回避することができる。さらに、本実施の形態によれば、ＭＯＳトランジスタ１５を細分化するようにＰ型拡散領域１５６が配置される。これによりＰ型ウェル１５３に流れる電流が分散されて、Ｐ型ウェル１５３の電位が浮遊する可能性を低減できるので、より確実に、寄生ＮＰＮトランジスタＱ２が動作することを回避することができる。
According to the present embodiment, the potential of N type
図１０は、図９に示された接地配線の平面レイアウトを示す模式図である。図１０を参照して、接地配線１６０はパッド１６１に接続される。接地配線１６０は、Ｐ型ウェル１５３上に格子状に配置される。これにより、図１に示すＭＯＳトランジスタ１５（図１参照）は、各々が複数のトランジスタ素子Ｔｒを含む複数のグループに分割される。複数のトランジスタ素子Ｔｒ（図１０では１つのトランジスタ素子Ｔｒを示す）を含む各グループは、接地配線１６０によって取り囲まれる。
FIG. 10 is a schematic diagram showing a planar layout of the ground wiring shown in FIG. Referring to FIG. 10,
図１１は、本実施の形態に係る過電流検出回路の構成を示した図である。図１１を参照して、過電流検出部２０は、検出抵抗２１と、比較器２２とを備える。検出抵抗２１およびＭＯＳトランジスタ２５は、直列に接続される。検出抵抗２１およびＭＯＳトランジスタ２５は、ＭＯＳトランジスタ１５と並列に入力端子１１と出力端子１２との間に接続される。
FIG. 11 is a diagram showing the configuration of the overcurrent detection circuit according to the present embodiment. Referring to FIG. 11, the
ハイサイドスイッチ回路の動作時において、ゲート制御部１６はＭＯＳトランジスタ１５を完全オン状態（フルオン状態）にするためのゲート電圧をＭＯＳトランジスタ１５のゲートに印加するとともに、ＭＯＳトランジスタ２５をオン状態にするためのゲート電圧をＭＯＳトランジスタ２５のゲートに印加する。このときに、ＭＯＳトランジスタ１５には電流Ｉ０が流れるとともに、検出抵抗２１には電流Ｉ１が流れる。これにより検出抵抗２１の第１の端子Ｎ１と検出抵抗２１の第２の端子Ｎ２との間には、検出抵抗２１の抵抗値および電流Ｉ１の積によって決定される電圧Ｖ１が発生する。比較器２２は、この電圧Ｖ１がしきい電圧より大きいかどうかを検出する。電圧Ｖ１がしきい電圧よりも高い場合、比較器２２は、過電流の検出を示す検出信号を出力する。ゲート制御部１６は、検出信号を受けて、過電流保護のためのＭＯＳトランジスタ１５の制御を行なう。具体的にはゲート制御部１６は、ＭＯＳトランジスタ１５のゲート電圧を低下させることにより、ＭＯＳトランジスタ１５を不完全オン状態にする。不完全オン状態のＭＯＳトランジスタ１５のオン抵抗は、完全オン状態のＭＯＳトランジスタ１５のオン抵抗よりも高い。したがってＭＯＳトランジスタ１５に流れる電流が制限される。
During the operation of the high-side switch circuit, the
図１２は、ゲート制御部１６の構成を示した図である。図１２を参照して、ゲート制御部１６は、チャージポンプ３０と、ゲート電圧降圧部３１，３２と、ＯＲ回路３３とを備える。ゲート電圧降圧部３１，３２は、過電流検出部２０によってＭＯＳトランジスタ１５の過電流が検出されたときにＭＯＳトランジスタ１５に流れる電流を制限する電流制限回路を構成する。
FIG. 12 is a diagram showing a configuration of the
ゲート電圧降圧部３１，３２は、ＭＯＳトランジスタ１５のゲート電極に並列に接続されて、ゲート電圧Ｖｇを低下させる。ゲート電圧降圧部３２は、抵抗素子３５，３７と、トランジスタ３６とを備える。トランジスタ３６は、具体的にはＮチャネルＭＯＳトランジスタであり、スイッチとして機能する。抵抗素子３５は、ＭＯＳトランジスタ１５のゲートと、チャージポンプ３０との間に接続される。チャージポンプ３０と抵抗素子３５との接続点３８にはトランジスタ３６のドレイン（スイッチの一方端）が接続される。接続点３８は、チャージポンプ３０とＭＯＳトランジスタ１５のゲート電極との接続点に対応する。抵抗素子３７はトランジスタ３６のソース（スイッチの他方端）と接地ノードとの間に接続される。抵抗素子３７は、チャージポンプ３０とＭＯＳトランジスタ１５のゲート電極との接続点３８から接地ノードに向けて電流を流すための抵抗素子である。
The gate voltage step-down
過電流検出部２０は、入力端子１１から出力端子１２に流れる電流の一部である電流Ｉ１を用いて、ＭＯＳトランジスタ１５に過電流が流れたことを検出する。過電流検出部２０は、この場合に、ＭＯＳトランジスタ１５に流れる電流を制限するための電流制限信号を出力する。
The
チャージポンプ３０は、入力端子１１に印加された電圧Ｖｉｎを昇圧して、ゲート電圧ＶｇをＭＯＳトランジスタ１５のゲートに印加する。これによりＭＯＳトランジスタ１５が完全オン状態となる。正常時には電流Ｉ０がしきい電流レベルＩｔｈに達していないので、過電流検出部２０から電流制限信号が出力されていない（電流制限信号がLowレベルである）。このときゲート電圧降圧部３１は動作していない。同じく、ゲート電圧降圧部３２のトランジスタ３６はオフしているのでゲート電圧降圧部３２も動作していない。
The
一方、電流Ｉ０がしきい電流レベルＩｔｈに達した場合、過電流検出部２０は電流Ｉ１に基づいて、ＭＯＳトランジスタ１５に過電流が流れたことを検出する。このときには過電流検出部２０から電流制限信号が出力される（電流制限信号がHighレベルとなる）。この場合、ゲート制御部１６は、ＭＯＳトランジスタ１５のゲート電圧を、第１の電圧から第２の電圧まで低下させる。第１の電圧は、ＭＯＳトランジスタ１５を完全オン状態にするためのゲート電圧であり、ゲート電圧降圧部３２が動作していない場合にチャージポンプ３０から出力される電圧に等しい。第２の電圧は、ＭＯＳトランジスタ１５を不完全オン状態にするためのゲート電圧であり、ＭＯＳトランジスタ１５に流れる電流を制限するためのゲート電圧である。
On the other hand, when the current I 0 reaches the threshold current level Ith, the
具体的には、まずゲート電圧降圧部３１が、過電流検出部２０からの電流制限信号（Highレベルの信号）に応じて、ＭＯＳトランジスタ１５のゲート電圧を上記第１の電圧から、第１の電圧と第２の電圧との間の第３の電圧まで、第１の時間変化率で低下させる。これによりＭＯＳトランジスタ１５のオン抵抗がＭＯＳトランジスタ１５の完全オン時のオン抵抗より高くなる。ただしＭＯＳトランジスタ１５は完全にはオフせずに不完全オン状態にある。
Specifically, first, the gate voltage step-down
ゲート電圧降圧部３２は、ゲート電圧が第３の電圧に達した後に、ゲート電圧を第３の電圧から第２の電圧まで第２の時間変化率で低下させる。ここで第１の時間変化率は、第２の時間変化率よりも大きい。具体的には、過電流検出部２０からの電流制限信号（Highレベルの信号）に応じて、トランジスタ３６（スイッチ）がオンする。このときのゲート電圧Ｖｇは、チャージポンプ３０から供給される電流と、トランジスタ３６および抵抗素子３７に流れる電流とのバランスで決定される。
The gate voltage step-down
ＯＲ回路３３は、イネーブル端子１４に入力される信号、温度保護回路１７からの信号、および低電圧保護回路１８からの信号を受ける。これらの信号の少なくとも１つがHighレベルである場合に、ＯＲ回路３３から、Highレベルの信号が出力される。ＯＲ回路３３の出力信号に応じてチャージポンプ３０は停止する。
The OR
図１３は、過電流検出時におけるハイサイドスイッチ回路の電流制限動作の流れを説明したフローチャートである。図１３を参照して、過電流検出部２０が、ＭＯＳトランジスタ１５に流れる電流Ｉ０が過電流であることを検出する（ステップＳ１）。具体的には、過電流検出部２０に流れる電流Ｉ１が所定のしきい電流レベルに達した場合に、過電流検出部２０は電流Ｉ０が過電流であること（電流Ｉ０がしきい電流レベルＩｔｈに達したこと）を検出する。
FIG. 13 is a flowchart illustrating the flow of the current limiting operation of the high-side switch circuit when overcurrent is detected. Referring to FIG. 13,
次に、過電流検出部２０からゲート制御部１６に電流制限信号が出力される（ステップＳ２）。続いて、ゲート電圧降圧部３１は電流制限信号に応じて、ゲート電圧Ｖｇを定電圧（上記の第３の電圧）に固定して、ＭＯＳトランジスタ１５（ハイサイドスイッチ）のオン抵抗を高くする（ステップＳ３）。これにより電流Ｉ０の減少が開始される。ゲート電圧降圧部３１がＭＯＳトランジスタ１５のゲート電圧を低下させた後にゲート電圧降圧部３２がＭＯＳトランジスタ１５のゲート電圧をさらに低下させる。最終的なゲート電圧（第２の電圧）は、チャージポンプ３０と抵抗素子３７とによって決定される。ゲート電圧Ｖｇが第２の電圧に維持されることによって、電流Ｉ０の値が固定される（ステップＳ４）。
Next, a current limit signal is output from the
一方、過電流検出部２０は、過電流が検出された場合、過電流の検出された時点から所定時間が経過したかどうかを判定する（ステップＳ５）。所定時間が経過するまでステップＳ５の処理が繰り返される（ステップＳ５においてＮＯ）。所定時間が経過した場合（ステップＳ５においてＹＥＳ）、過電流検出部２０は、過電流フラグを出力する（ステップＳ６）。このフラグは、過電流検出部２０の検出結果を示す信号として、ハイサイドスイッチ回路の外部（たとえば図１に示す制御回路６）に出力される。
On the other hand, when the overcurrent is detected, the
図１４は、図１２に示したゲート電圧降圧部３１の構成を説明した図である。図１４を参照して、ゲート電圧降圧部３１は、定電圧回路４１およびスイッチ４２により構成される。スイッチ４２は、接地ノードおよびＭＯＳトランジスタ１５のゲートの少なくとも一方に接続されて、過電流検出部２０の出力に応じてオンする。定電圧回路４１は、スイッチ４２を介して接地ノードとＭＯＳトランジスタ１５のゲート電極との間に電気的に接続される。スイッチ４２がオンすることによって、定電圧回路４１は、ＭＯＳトランジスタ１５のゲート電極に所定の電圧（上記第３の電圧）を印加する。
FIG. 14 is a diagram illustrating the configuration of the gate voltage step-down
第１の構成では、定電圧回路４１の高電圧端子４３がＭＯＳトランジスタ１５のゲートに接続されて、スイッチ４２が定電圧回路４１の低電圧端子４４と接地ノードとの間に接続される。第２の構成では、スイッチ４２が定電圧回路４１の高電圧端子４３とＭＯＳトランジスタ１５のゲートとの間に接続されて、定電圧回路４１の低電圧端子４４が接地ノードに接続される。
In the first configuration, the
なお、定電圧回路４１の高電圧端子４３とＭＯＳトランジスタ１５のゲートとの間に第１のスイッチが設けられるとともに、定電圧回路４１の低電圧端子４４と接地ノードとの間に第２のスイッチが設けられてもよい。
A first switch is provided between the
図１５は、ゲート電圧降圧部３１の具体的な構成例を示した図である。図１５を参照して、第１の例では、ゲート電圧降圧部３１は、定電圧回路としての電源４１Ａと、スイッチとしてのトランジスタ４２Ａとを備える。電源４１Ａの構成は特に限定されるものではない。電源４１Ａは、上記の第３の電圧を発生させる。
FIG. 15 is a diagram illustrating a specific configuration example of the gate voltage step-down
第２の例では、ゲート電圧降圧部３１は、直列に接続されたダイオードＤ１，Ｄ２によって構成される定電圧回路４１Ｂと、スイッチとしてのトランジスタ４２Ｂとを備える。ダイオードＤ１，Ｄ２は、ＭＯＳトランジスタ１５のゲートから接地ノードに向かう向きに順方向電流が流れるように、直列接続される。１つのダイオードの順方向電圧Ｖｆは約０．７Ｖであるので、第２の構成によれば、定電圧回路４１Ｂにより約１．４Ｖの電圧を得ることができる。なおダイオードの個数は特に限定されるものではなく、上記第３の電圧の設定によってダイオードの個数を適切に定めることができる。
In the second example, the gate voltage step-down
第３の例では、ゲート電圧降圧部３１は、ダイオード接続されたＮチャネルＭＯＳトランジスタＭ１，Ｍ２によって構成される定電圧回路４１Ｃと、スイッチとしてのトランジスタ４２Ｃとを備える。ＮチャネルＭＯＳトランジスタＭ１，Ｍ２の各々は、そのゲートとドレインとが接続される。これによりＮチャネルＭＯＳトランジスタＭ１，Ｍ２は、第２の例で示されたダイオードＤ１，Ｄ２とそれぞれ等価になる。したがって第３の構成によれば、定電圧回路４１Ｃによって約１．４Ｖの電圧を得ることができる。第２の例と同じく、ダイオード接続されたＭＯＳトランジスタの個数は特に限定されない。また、ダイオード接続されたトランジスタは、ＭＯＳトランジスタに限定されず、バイポーラトランジスタでもよい。
In the third example, the gate voltage step-down
図１４および図１５に示される定電圧回路に代えて、マイコン等からのデジタル信号により所定のゲート電圧を出力するＤ／Ａ変換器を用いることが考えられる。しかしＤ／Ａ変換器の動作には一般にクロックが必要であるため、過電流が検出されたときから所定のゲート電圧を出力するまでの時間が長くなる可能性がある。さらにＤ／Ａ変換器を用いた場合には、ゲート電圧降圧部の構成が複雑となるとともに半導体チップの面積が大きくなることも考えられる。これに対して、図１３に示した構成、特に第２および第３の構成例によれば、ダイオード素子あるいはＭＯＳトランジスタ素子のそのものの特性を利用してＭＯＳトランジスタ１５のゲート電圧を低下させる。したがってＤ／Ａ変換器によってＭＯＳトランジスタ１５のゲート電圧を低下させる場合に比較して、より短時間でＭＯＳトランジスタ１５のゲート電圧を低下させることができる。さらにゲート電圧降圧部３１の構成を簡素化することもできるので、半導体チップの面積が増大することを抑制できる。
Instead of the constant voltage circuit shown in FIGS. 14 and 15, it is conceivable to use a D / A converter that outputs a predetermined gate voltage by a digital signal from a microcomputer or the like. However, since a clock is generally required for the operation of the D / A converter, there is a possibility that the time from when an overcurrent is detected until a predetermined gate voltage is output may become longer. Further, when a D / A converter is used, it is conceivable that the configuration of the gate voltage step-down unit becomes complicated and the area of the semiconductor chip increases. On the other hand, according to the configuration shown in FIG. 13, particularly the second and third configuration examples, the gate voltage of the
続いて、本発明の実施の形態による電流制限について、さらに詳細に説明する。
図１６は、ハイサイドスイッチに流れる電流を制限するための第１の方法を示した波形図である。図１６を参照して、時刻ｔ１において、ハイサイドスイッチ（ＭＯＳトランジスタ１５）に流れる電流Ｉ０が急激に上昇する。時刻ｔ２において、電流Ｉ０がしきい電流レベルＩｔｈに達する。このときに過電流検出部２０が過電流を検出して、ゲート制御部１６は、電流Ｉ０を制限するために、ＭＯＳトランジスタ１５のゲート電圧Ｖｇを電圧Ｖｈ（第１の電圧）から０（Ｖ）近くまで一旦低下させる。しかしながら電流Ｉ０はすぐには低下せず、しきい電流Ｉｔｈを越えた後からΔｔ１の期間は上昇を続ける。時刻ｔ３において電流Ｉ０の低下が開始され、電流Ｉ０は０（Ａ）近くまで一旦低下する。ゲート電圧Ｖｇは、電圧Ｖｈ（第１の電圧）から０（Ｖ）近くまで低下した後に、電圧Ｖｌ（第２の電圧）に設定される。電流Ｉ０は、０（Ａ）近くまで一旦低下した後に制限電流Ｉｌｉｍｉｔに達する。時刻ｔ４以後、電流Ｉ０は制限電流Ｉｌｉｍｉｔに保たれる。Δｔ２は、電流Ｉ０の減少が開始されてから電流Ｉ０が制限電流Ｉｌｉｍｉｔに達するまでの期間である。
Subsequently, the current limitation according to the embodiment of the present invention will be described in more detail.
FIG. 16 is a waveform diagram showing a first method for limiting the current flowing through the high-side switch. Referring to FIG. 16, at time t1, current I 0 flowing through the high side switch (MOS transistor 15) rises rapidly. At time t2, the current I 0 reaches the threshold current level Ith. In this case the
ゲート電圧ＶｇがＶｈから０（Ｖ）に低下するまでの期間を短くするほど電流Ｉ０の減少を早く始めることができる。しかし、電流Ｉ０の減少が開始されてから電流Ｉ０が０（Ａ）付近に達するまでの時間も短くなる。すなわち電流Ｉ０が急激に減少する。 As the period until the gate voltage Vg decreases from Vh to 0 (V) is shortened, the decrease in the current I 0 can be started earlier. However, the time from when the current I 0 starts decreasing until the current I 0 reaches around 0 (A) is also shortened. That current I 0 decreases rapidly.
図１に示されるように、ＭＯＳトランジスタ１５とサブ電源２とは入力端子１１を介して接続される。電流Ｉ０が急激に減少すると、ＭＯＳトランジスタ１５とサブ電源２とを接続する配線のインダクタンス成分によって、サブ電源２の電源電圧が瞬間的に上昇する。これによりサブ電源２の電源電圧にオーバーシュートが発生する。
As shown in FIG. 1, the
図１７は、ハイサイドスイッチに流れる電流を制限するための第２の方法を示した波形図である。図１７を参照して、時刻ｔ１〜ｔ４は、図１６に示した時刻ｔ１〜ｔ４にそれぞれ対応する。第２の方法では、時刻ｔ２以後に、ＭＯＳトランジスタ１５のゲート電圧Ｖｇを、第１の方法よりも緩やかに低下させる。
FIG. 17 is a waveform diagram showing a second method for limiting the current flowing through the high-side switch. Referring to FIG. 17, times t1 to t4 correspond to times t1 to t4 shown in FIG. In the second method, after time t2, the gate voltage Vg of the
第２の方法によれば、第１の方法に比べて、期間Δｔ１，Δｔ２がともに長くなる。期間Δｔ２を長くすることによって、電流Ｉ０が緩やかに減少する。これにより第１の方法の場合に起こりうる、電源電圧のオーバーシュートを抑制できる。しかし、第２の方法によれば、期間Δｔ１も長くなる。期間Δｔ１の間は、電流Ｉ０が増加する。したがって、電流Ｉ０の減少が開始されるまでに多くの電流が流れる。さらにピーク電流Ｉｐｅａｋも、第１の方法の場合のピーク電流より大きくなる。このため、サブ電源２の電源電圧が大きく低下する可能性がある。また、大電流がＭＯＳトランジスタ１５および負荷を流れるため、ＭＯＳトランジスタ１５および負荷が損傷することも起こりうる。
According to the second method, both the periods Δt1 and Δt2 become longer than in the first method. By making the period Δt2 longer, the current I 0 gradually decreases. Thereby, the overshoot of the power supply voltage that can occur in the case of the first method can be suppressed. However, according to the second method, the period Δt1 also increases. During the period Δt1, the current I 0 increases. Accordingly, many current flows until reduction of the current I 0 is started. Further, the peak current Ipeak is also larger than the peak current in the case of the first method. For this reason, the power supply voltage of the
第１の方法のような、過電流が検出されたときに電流Ｉ０を０（Ａ）付近まで急激に低下させる方法では、電源電圧のオーバーシュートの問題が生じ得る。一方、第２の方法によれば、期間Δｔ１，Δｔ２を一律に長くすることで電源電圧のオーバーシュートを防ぐことができたとしても、電源電圧の大幅な低下という問題が生じ得る。本発明の実施の形態では、これらの問題を解決することができる。 As in the first method, the method of reducing drastically the current I 0 when the overcurrent is detected to near 0 (A), the overshoot problem in the power supply voltage can occur. On the other hand, according to the second method, even if it is possible to prevent the overshoot of the power supply voltage by uniformly extending the periods Δt1 and Δt2, a problem that the power supply voltage is greatly reduced may occur. In the embodiment of the present invention, these problems can be solved.
図１８は、本発明の実施の形態による電流を制限するための波形図である。図１８を参照して、時刻ｔ１〜ｔ４は、図１６および図１７に示される時刻ｔ１〜ｔ４にそれぞれ対応する。本発明の実施の形態では、電流Ｉ０がしきい電流Ｉｔｈに達した場合（時刻ｔ２）、ゲート電圧降圧部３１がゲート電圧Ｖｇを電圧Ｖｈから電圧Ｖｍ（第３の電圧）に一旦低下させ、その後、ゲート電圧降圧部３２がゲート電圧Ｖｇを電圧Ｖｍから電圧Ｖｌに低下させる。電圧Ｖｍは、電圧Ｖｈと電圧Ｖｌとの間の電圧である。ゲート電圧Ｖｇが電圧Ｖｈから電圧Ｖｍまで変化するときのゲート電圧Ｖｇの時間変化率は、ゲート電圧Ｖｇが電圧Ｖｍから電圧Ｖｌまで変化するときのゲート電圧Ｖｇの時間変化率より大きい。すなわち、ゲート電圧Ｖｇは電圧Ｖｈから電圧Ｖｍまで急速に低下し、その後、ゲート電圧Ｖｇは電圧Ｖｍから電圧Ｖｌまでゆっくりと低下する。
FIG. 18 is a waveform diagram for limiting the current according to the embodiment of the present invention. Referring to FIG. 18, times t1 to t4 correspond to times t1 to t4 shown in FIGS. 16 and 17, respectively. In the embodiment of the present invention, when the current I 0 reaches the threshold current Ith (time t2), the gate voltage step-down
図１５に示した第２および第３の構成例によれば、スイッチ（トランジスタ４２Ｂ，４２Ｃ）をオンすることにより、ダイオード（あるいはダイオード接続されたＮチャネルＭＯＳトランジスタ）に電流が流れる。これにより、ゲート電圧Ｖｇを電圧Ｖｈから電圧Ｖｍまで急速に低下させることができる。したがって期間Δｔ１を短くすることができる。期間Δｔ１を短くすることで、第１および第２の方法に比べて電流Ｉ０の減少を早く始めることができる。これにより、ピーク電流Ｉｐｅａｋを下げることができるとともに、大電流が流れる期間も短くなる。したがって電源電圧の低下量を小さくすることができる。
According to the second and third configuration examples shown in FIG. 15, when a switch (
一方、ゲート電圧Ｖｇが電圧Ｖｍまで低下すると、ゲート電圧降圧部３２が、ゲート電圧Ｖｇを低下させる。この場合、ゲート電圧Ｖｇは、チャージポンプ３０から出力される電流と、抵抗素子３７に流れる電流（抵抗素子３７が引き抜く電流）とのバランスによって決定される。ゲート電圧降圧部３２により、ゲート電圧Ｖｇが電圧ＶｍからＶｌまで緩やかに低下するので、電流Ｉ０も緩やかに低下して制限電流Ｉｌｉｍｉｔに到達する。電流Ｉ０が緩やかに減少するので、電源電圧がオーバーシュートした場合であっても電源電圧の上昇分を小さくすることができる。
On the other hand, when the gate voltage Vg decreases to the voltage Vm, the gate voltage step-down
このように本発明の実施の形態によれば、過電流検出および電流制限の際における電源電圧の変化を抑制することができる。したがって、サブ電源２に接続された電源ラインに配置される回路（ＭＯＳトランジスタ１５、負荷２００および他のＩＣなど）の損傷を防止できる。
Thus, according to the embodiment of the present invention, it is possible to suppress a change in power supply voltage during overcurrent detection and current limitation. Therefore, it is possible to prevent damage to circuits (
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time must be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
１ メイン電源、２ サブ電源、３ 処理ブロック、４ インターフェイス回路、５ 回路基板、６ 制御回路、１０ ハイサイドスイッチ回路、１０Ａ 半導体チップ、１１ 入力端子、１２ 出力端子、１３ 過電流モニタ端子、１４ イネーブル端子、１５，２５，３６，４２Ａ〜４２Ｃ トランジスタ、１５Ａ パワーＭＯＳトランジスタ領域、１５Ｄ ドレイン電極、１５Ｄ１ 第１のドレイン電極部、１５Ｄ２ 第２のドレイン電極部、１５Ｓ ソース電極、１５Ｓ１ 第１のソース電極部、１５Ｓ２ 第２のソース電極部、１６ ゲート制御部、１７ 温度保護回路、１７Ａ 回路領域、１８ 低電圧保護回路、２０ 過電流検出部、２１ 検出抵抗、２２ 比較器、３０ チャージポンプ、３１，３２ ゲート電圧降圧部、３３ ＯＲ回路、３５，３７ 抵抗素子、３８ 接続点、４１，４１Ｂ，４１Ｃ 定電圧回路、４１Ａ 電源、４２ スイッチ、４３ 高電圧端子、４４ 低電圧端子、１００ 電子機器、１５１ Ｐ型半導体基板、１５２ Ｎ型エピタキシャル層、１５３ Ｐ型ウェル、１５４，１５６ Ｐ型拡散領域、１５５，１５７，１５８ Ｎ型拡散領域、１５９ ゲート電極、１６０ 接地配線、１６１ パッド、２００ 負荷、Ｄ１，Ｄ２ ダイオード、ＤＰ ドレインパッド領域、Ｍ１，Ｍ２ ＮチャネルＭＯＳトランジスタ、Ｎ１ 第１の端子、Ｎ２ 第２の端子、ＳＰ ソースパッド領域、Ｔｒ トランジスタ素子。 1 main power supply, 2 sub power supply, 3 processing block, 4 interface circuit, 5 circuit board, 6 control circuit, 10 high-side switch circuit, 10A semiconductor chip, 11 input terminal, 12 output terminal, 13 overcurrent monitor terminal, 14 enable Terminal, 15, 25, 36, 42A to 42C transistor, 15A power MOS transistor region, 15D drain electrode, 15D1 first drain electrode portion, 15D2 second drain electrode portion, 15S source electrode, 15S1 first source electrode portion , 15S2 Second source electrode section, 16 gate control section, 17 temperature protection circuit, 17A circuit area, 18 low voltage protection circuit, 20 overcurrent detection section, 21 detection resistance, 22 comparator, 30 charge pump, 31, 32 Gate voltage step-down unit, 33 OR circuit, 35 37 resistance element, 38 connection point, 41, 41B, 41C constant voltage circuit, 41A power supply, 42 switch, 43 high voltage terminal, 44 low voltage terminal, 100 electronic device, 151 P-type semiconductor substrate, 152 N-type epitaxial layer, 153 P type well, 154, 156 P type diffusion region, 155, 157, 158 N type diffusion region, 159 gate electrode, 160 ground wiring, 161 pad, 200 load, D1, D2 diode, DP drain pad region, M1, M2 N Channel MOS transistor, N1 first terminal, N2 second terminal, SP source pad region, Tr transistor element.
Claims (6)
電源の高電圧側から供給される電流を受けるための入力端子と、
負荷に前記電流を供給するための出力端子と、
前記入力端子と前記出力端子との間に電気的に接続されるトランジスタと、
前記トランジスタに過電流が流れたことを検出する過電流検出部と、
前記過電流検出部によって前記過電流が検出された場合に、前記トランジスタの制御電圧を、前記トランジスタを完全オン状態にするための第１の電圧から、前記トランジスタを不完全オン状態にするための第２の電圧まで低下させて、前記トランジスタに流れる電流を制限する電流制限回路とを備え、
前記電流制限回路は、
前記トランジスタの制御電極に並列に接続されて、前記制御電圧を低下させる第１および第２の降圧回路を含み、
前記第１の降圧回路は、前記制御電圧を、第１の時間変化率で低下させ、
前記第２の降圧回路は、前記制御電圧を、前記第１の時間変化率よりも小さい第２の時間変化率で低下させ、
前記ハイサイドスイッチ回路は、
前記入力端子に印加される電圧を昇圧して、前記第１の電圧を前記トランジスタの制御電極に印加する昇圧回路をさらに備え、
前記第１の降圧回路は、
接地ノードおよび前記トランジスタの制御電極の少なくとも一方に接続されて、前記過電流検出部の出力に応じてオンする第１のスイッチと、
前記第１のスイッチを介して前記接地ノードと前記トランジスタの前記制御電極との間に電気的に接続されることにより、前記制御電極に前記第３の電圧を印加する定電圧回路とを含み、
前記第２の降圧回路は、
前記昇圧回路と前記制御電極との接続点から前記接地ノードに向けて電流を流すための抵抗素子と、
前記過電流検出部の出力によりオンして、前記接続点から前記抵抗素子を介して前記接地ノードに至るまでの電流経路を形成する第２のスイッチとを含む、ハイサイドスイッチ回路。 A high-side switch circuit,
An input terminal for receiving a current supplied from the high voltage side of the power supply;
An output terminal for supplying the current to a load;
A transistor electrically connected between the input terminal and the output terminal;
An overcurrent detector that detects that an overcurrent has flowed through the transistor;
When the overcurrent is detected by the overcurrent detection unit, the control voltage of the transistor is changed from a first voltage for setting the transistor to a fully on state to turn the transistor into an incompletely on state. A current limiting circuit for reducing the current flowing through the transistor by lowering to a second voltage;
The current limiting circuit is:
Including first and second step-down circuits connected in parallel to the control electrode of the transistor to reduce the control voltage;
The first step-down circuit reduces the control voltage at a first time change rate,
The second step-down circuit reduces the control voltage at a second time change rate smaller than the first time change rate ,
The high side switch circuit is
Further comprising a booster circuit that boosts a voltage applied to the input terminal and applies the first voltage to a control electrode of the transistor;
The first step-down circuit includes:
A first switch connected to at least one of a ground node and a control electrode of the transistor and turned on in accordance with an output of the overcurrent detection unit;
A constant voltage circuit for applying the third voltage to the control electrode by being electrically connected between the ground node and the control electrode of the transistor via the first switch;
The second step-down circuit includes
A resistance element for flowing a current from a connection point between the booster circuit and the control electrode toward the ground node;
A high-side switch circuit including a second switch that is turned on by an output of the overcurrent detection unit and forms a current path from the connection point to the ground node via the resistance element .
前記トランジスタの前記制御電極から前記接地ノードに向かう向きに順方向電流を流すように配置された、少なくとも１つのダイオードを含む、請求項１に記載のハイサイドスイッチ回路。 The constant voltage circuit is:
The high-side switch circuit according to claim 1 , comprising at least one diode arranged to flow a forward current in a direction from the control electrode of the transistor toward the ground node.
前記トランジスタの前記制御電極から前記接地ノードに向かう向きに順方向電流を流すように配置された、少なくとも１つのダイオード接続されたトランジスタを含む、請求項１に記載のハイサイドスイッチ回路。 The constant voltage circuit is:
The high-side switch circuit according to claim 1 , comprising at least one diode-connected transistor arranged to pass a forward current in a direction from the control electrode of the transistor toward the ground node.
回路基板と、
前記回路基板に実装されるハイサイドスイッチ回路とを備え、
前記ハイサイドスイッチ回路は、
電源の高電圧側から供給される電流を受けるための入力端子と、
負荷に前記電流を供給するための出力端子と、
前記入力端子と前記出力端子との間に電気的に接続されるトランジスタと、
前記トランジスタに過電流が流れたことを検出する過電流検出部と、
前記過電流検出部によって前記過電流が検出された場合に、前記トランジスタの制御電圧を、前記トランジスタを完全オン状態にするための第１の電圧から、前記トランジスタを不完全オン状態にするための第２の電圧まで低下させて、前記トランジスタに流れる電流を制限する電流制限回路とを備え、
前記電流制限回路は、
前記トランジスタの制御電極に並列に接続されて、前記制御電圧を低下させる第１および第２の降圧回路を含み、
前記第１の降圧回路は、前記制御電圧を、第１の時間変化率で低下させ、
前記第２の降圧回路は、前記制御電圧を、前記第１の時間変化率よりも小さい第２の時間変化率で低下させ、
前記ハイサイドスイッチ回路は、
前記入力端子に印加される電圧を昇圧して、前記第１の電圧を前記トランジスタの制御電極に印加する昇圧回路をさらに備え、
前記第１の降圧回路は、
接地ノードおよび前記トランジスタの制御電極の少なくとも一方に接続されて、前記過電流検出部の出力に応じてオンする第１のスイッチと、
前記第１のスイッチを介して前記接地ノードと前記トランジスタの前記制御電極との間に電気的に接続されることにより、前記制御電極に前記第３の電圧を印加する定電圧回路とを含み、
前記第２の降圧回路は、
前記昇圧回路と前記制御電極との接続点から前記接地ノードに向けて電流を流すための抵抗素子と、
前記過電流検出部の出力によりオンして、前記接続点から前記抵抗素子を介して前記接地ノードに至るまでの電流経路を形成する第２のスイッチとを含む、インターフェイス回路。 An interface circuit for supplying current from a power source to a load,
A circuit board;
A high-side switch circuit mounted on the circuit board,
The high side switch circuit is
An input terminal for receiving a current supplied from the high voltage side of the power supply;
An output terminal for supplying the current to a load;
A transistor electrically connected between the input terminal and the output terminal;
An overcurrent detector that detects that an overcurrent has flowed through the transistor;
When the overcurrent is detected by the overcurrent detection unit, the control voltage of the transistor is changed from a first voltage for setting the transistor to a fully on state to turn the transistor into an incompletely on state. is lowered to a second voltage, and a current limiting circuit for limiting a current flowing through the transistor,
The current limiting circuit is:
Including first and second step-down circuits connected in parallel to the control electrode of the transistor to reduce the control voltage;
The first step-down circuit reduces the control voltage at a first time change rate,
The second step-down circuit reduces the control voltage at a second time change rate smaller than the first time change rate ,
The high side switch circuit is
Further comprising a booster circuit that boosts a voltage applied to the input terminal and applies the first voltage to a control electrode of the transistor;
The first step-down circuit includes:
A first switch connected to at least one of a ground node and a control electrode of the transistor and turned on in accordance with an output of the overcurrent detection unit;
A constant voltage circuit for applying the third voltage to the control electrode by being electrically connected between the ground node and the control electrode of the transistor via the first switch;
The second step-down circuit includes
A resistance element for flowing a current from a connection point between the booster circuit and the control electrode toward the ground node;
An interface circuit including a second switch that is turned on by an output of the overcurrent detection unit and forms a current path from the connection point to the ground node via the resistance element .
前記電源と前記負荷とを接続するためのインターフェイス回路とを備え、
前記インターフェイス回路は、
回路基板と、
前記回路基板に実装されるハイサイドスイッチ回路とを含み、
前記ハイサイドスイッチ回路は、
電源の高電圧側から供給される電流を受けるための入力端子と、
負荷に前記電流を供給するための出力端子と、
前記入力端子と前記出力端子との間に電気的に接続されるトランジスタと、
前記トランジスタに過電流が流れたことを検出する過電流検出部と、
前記過電流検出部によって前記過電流が検出された場合に、前記トランジスタの制御電圧を、前記トランジスタを完全オン状態にするための第１の電圧から、前記トランジスタを不完全オン状態にするための第２の電圧まで低下させて、前記トランジスタに流れる電流を制限する電流制限回路とを含み、
前記電流制限回路は、
前記トランジスタの制御電極に並列に接続されて、前記制御電圧を低下させる第１および第２の降圧回路を含み、
前記第１の降圧回路は、前記制御電圧を、第１の時間変化率で低下させ、
前記第２の降圧回路は、前記制御電圧を、前記第１の時間変化率よりも小さい第２の時間変化率で低下させ、
前記ハイサイドスイッチ回路は、
前記入力端子に印加される電圧を昇圧して、前記第１の電圧を前記トランジスタの制御電極に印加する昇圧回路をさらに備え、
前記第１の降圧回路は、
接地ノードおよび前記トランジスタの制御電極の少なくとも一方に接続されて、前記過電流検出部の出力に応じてオンする第１のスイッチと、
前記第１のスイッチを介して前記接地ノードと前記トランジスタの前記制御電極との間に電気的に接続されることにより、前記制御電極に前記第３の電圧を印加する定電圧回路とを含み、
前記第２の降圧回路は、
前記昇圧回路と前記制御電極との接続点から前記接地ノードに向けて電流を流すための抵抗素子と、
前記過電流検出部の出力によりオンして、前記接続点から前記抵抗素子を介して前記接地ノードに至るまでの電流経路を形成する第２のスイッチとを含む、電子機器。 A power supply for supplying current to the load;
An interface circuit for connecting the power source and the load;
The interface circuit is
A circuit board;
A high-side switch circuit mounted on the circuit board,
The high side switch circuit is
An input terminal for receiving a current supplied from the high voltage side of the power supply;
An output terminal for supplying the current to a load;
A transistor electrically connected between the input terminal and the output terminal;
An overcurrent detector that detects that an overcurrent has flowed through the transistor;
When the overcurrent is detected by the overcurrent detection unit, the control voltage of the transistor is changed from a first voltage for setting the transistor to a fully on state to turn the transistor into an incompletely on state. A current limiting circuit for reducing the current flowing through the transistor by lowering to a second voltage;
The current limiting circuit is:
Including first and second step-down circuits connected in parallel to the control electrode of the transistor to reduce the control voltage;
The first step-down circuit reduces the control voltage at a first time change rate,
The second step-down circuit reduces the control voltage at a second time change rate smaller than the first time change rate ,
The high side switch circuit is
Further comprising a booster circuit that boosts a voltage applied to the input terminal and applies the first voltage to a control electrode of the transistor;
The first step-down circuit includes:
A first switch connected to at least one of a ground node and a control electrode of the transistor and turned on in accordance with an output of the overcurrent detection unit;
A constant voltage circuit for applying the third voltage to the control electrode by being electrically connected between the ground node and the control electrode of the transistor via the first switch;
The second step-down circuit includes
A resistance element for flowing a current from a connection point between the booster circuit and the control electrode toward the ground node;
An electronic device comprising: a second switch that is turned on by an output of the overcurrent detection unit and forms a current path from the connection point to the ground node via the resistance element .
負荷に前記電流を供給するための出力端子と、An output terminal for supplying the current to a load;
前記入力端子と前記出力端子との間に電気的に接続されるトランジスタと、A transistor electrically connected between the input terminal and the output terminal;
前記トランジスタに過電流が流れたことを検出する過電流検出部と、An overcurrent detector that detects that an overcurrent has flowed through the transistor;
前記過電流検出部によって前記過電流が検出された場合に、前記トランジスタの制御電圧を、前記トランジスタを完全オン状態にするための第１の電圧から、前記トランジスタを不完全オン状態にするための第２の電圧まで低下させて、前記トランジスタに流れる電流を制限する電流制限回路と、When the overcurrent is detected by the overcurrent detection unit, the control voltage of the transistor is changed from a first voltage for setting the transistor to a fully on state to turn the transistor into an incompletely on state. A current limiting circuit for reducing the current flowing through the transistor by lowering to a second voltage;
前記入力端子に印加される電圧を昇圧して、前記第１の電圧を前記トランジスタの制御電極に印加する昇圧回路とを備え、A voltage boosting circuit that boosts a voltage applied to the input terminal and applies the first voltage to a control electrode of the transistor;
前記電流制限回路は、The current limiting circuit is:
前記制御電圧を、前記第１の電圧から、前記第１の電圧と前記第２の電圧との間の第３の電圧まで、第１の時間変化率で低下させるとともに、前記制御電圧が前記第３の電圧に達した後に、前記昇圧回路から供給される電流により前記制御電圧を前記第３の電圧から前記第２の電圧まで前記第１の時間変化率よりも小さい第２の時間変化率で低下させる、ハイサイドスイッチ回路。The control voltage is reduced at a first time change rate from the first voltage to a third voltage between the first voltage and the second voltage, and the control voltage is reduced to the first voltage. After the voltage of 3 is reached, the control voltage is changed from the third voltage to the second voltage by a current supplied from the booster circuit at a second time change rate smaller than the first time change rate. High side switch circuit to lower.
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