JP5584112B2 - Variable gain amplifier - Google Patents

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Description

本発明は、移動体通信機器、テレビジョン放送受信機等に用いられる利得可変型増幅器に係り、特に低コスト化、広帯域化を図ったものに関する。   The present invention relates to a variable gain amplifier used in a mobile communication device, a television broadcast receiver, and the like, and more particularly, to a low cost and wide band.

移動体通信機器等の無線通信に用いられる増幅器は、強電界の入力信号を増幅する際、増幅信号に歪みが発生してしまうため、利得可変型増幅器とする場合がある。一般的な利得可変型増幅器は、例えば特許文献１に記載されているように、バイパス回路を備えている。   An amplifier used for wireless communication such as a mobile communication device may be a variable gain amplifier because an amplified signal is distorted when an input signal having a strong electric field is amplified. A general variable gain amplifier includes a bypass circuit as described in Patent Document 1, for example.

図５に、特許文献１に開示されている第１の従来例の利得可変増幅器を示す。図５に示すように、増幅回路３０１は高周波信号を増幅する回路であり、バイパス回路３０２は強電界の入力信号により増幅回路３０１で増幅された信号が歪むのを防ぐために、入力信号をバイパスする回路である。増幅回路３０１の入力およびバイパス回路３０２の入力は、入力側のインピーダンス整合回路３０３を介して信号入力端子３０５に接続している。増幅回路３０１の出力およびバイパス回路３０２の出力は、出力側のインピーダンス整合回路３０４を介して信号出力端子３０６に接続している。   FIG. 5 shows a first conventional variable gain amplifier disclosed in Patent Document 1. In FIG. As shown in FIG. 5, the amplifier circuit 301 is a circuit that amplifies a high-frequency signal, and the bypass circuit 302 bypasses the input signal in order to prevent the signal amplified by the amplifier circuit 301 from being distorted by an input signal of a strong electric field. Circuit. The input of the amplifier circuit 301 and the input of the bypass circuit 302 are connected to the signal input terminal 305 via the impedance matching circuit 303 on the input side. The output of the amplifier circuit 301 and the output of the bypass circuit 302 are connected to the signal output terminal 306 via the impedance matching circuit 304 on the output side.

電源供給端子３０７は、バイパス回路３０２を構成する電界効果型トランジスタ３２１のゲートに電圧を供給するとともに、インピーダンス整合回路３０４を介して増幅回路３０１を構成する電界効果型トランジスタ３１１のドレインに電圧を供給するように接続している。   The power supply terminal 307 supplies a voltage to the gate of the field effect transistor 321 constituting the bypass circuit 302 and supplies a voltage to the drain of the field effect transistor 311 constituting the amplifier circuit 301 via the impedance matching circuit 304. Connected to do.

制御端子３０８は、増幅回路３０１を構成する抵抗素子３１６を介し、電界効果型トランジスタ３１２のゲートに接続するとともに、バイパス回路３０２を構成する抵抗素子３２５を介して電界効果型トランジスタ３２１のドレインに接続している。   The control terminal 308 is connected to the gate of the field effect transistor 312 via the resistance element 316 constituting the amplifier circuit 301 and is connected to the drain of the field effect transistor 321 via the resistance element 325 constituting the bypass circuit 302. doing.

増幅回路３０１は、電界効果型トランジスタ３１１を主に構成され、電界効果型トランジスタ３１１のソースは、コンデンサ素子３１３を介して接地されるとともに電界効果型トランジスタ３１２のドレインに接続し、電界効果型トランジスタ３１２のソースは、ダイオード素子３１４と抵抗素子３１５の直列接続を介して接地されている。また電界効果型トランジスタ３１１のゲートは、インピーダンス整合回路３０３を介して高周波信号が入力される信号入力端子３０５に接続している。   The amplifier circuit 301 mainly includes a field effect transistor 311, and the source of the field effect transistor 311 is grounded via a capacitor element 313 and connected to the drain of the field effect transistor 312. The source of 312 is grounded via a series connection of a diode element 314 and a resistance element 315. The gate of the field effect transistor 311 is connected to a signal input terminal 305 to which a high frequency signal is input via an impedance matching circuit 303.

バイパス回路３０２は、電界効果型トランジスタ３２１を主に構成され、電界効果型トランジスタ３２１のドレインは、コンデンサ素子３２６を介して出力側のインピーダンス整合回路３０４に接続するとともに、抵抗素子３２５を介して制御端子３０８に接続し、電界効果型トランジスタ３２１のソースは、コンデンサ素子３２２を介して入力側のインピーダンス整合回路３０３に接続している。また電界効果型トランジスタ３２１のドレインとソースは、抵抗素子３２３を介して互いに接続している。   The bypass circuit 302 mainly includes a field effect transistor 321, and the drain of the field effect transistor 321 is connected to the output side impedance matching circuit 304 via the capacitor element 326 and controlled via the resistance element 325. Connected to the terminal 308, the source of the field effect transistor 321 is connected to the impedance matching circuit 303 on the input side via the capacitor element 322. In addition, the drain and source of the field effect transistor 321 are connected to each other through a resistance element 323.

制御端子３０８に印加する電圧は、利得最大時には、信号入力端子３０５に入力した信号が増幅回路３０１を通過して信号増幅動作が行われるとともに、バイパス回路３０２を通過しないような値に設定される。一方利得最小時には、増幅回路３０１を信号が通過せず、バイパス回路３０２を信号が通過するような値に設定される。   When the gain is maximum, the voltage applied to the control terminal 308 is set to such a value that the signal input to the signal input terminal 305 passes through the amplifier circuit 301 and the signal amplification operation is performed and does not pass through the bypass circuit 302. . On the other hand, when the gain is minimum, the value is set such that the signal does not pass through the amplifier circuit 301 and the signal passes through the bypass circuit 302.

図５に示す第１の従来例では、利得可変型増幅器を構成する全ての電界効果型トランジスタが、ゲートとソースが短絡された際にドレインとソース間が導通する、いわゆるディプレッション型で構成されている。   In the first conventional example shown in FIG. 5, all the field effect transistors constituting the variable gain amplifier are constituted by a so-called depletion type in which the drain and the source are electrically connected when the gate and the source are short-circuited. Yes.

一方、増幅回路の性能向上を目的として、利得可変型増幅器を構成する全ての電界効果型トランジスタが、ゲートとソースが短絡された際にドレインとソース間の導通が遮断される、いわゆるエンハンスメント型で構成した利得可変型増幅器とすることもできる。   On the other hand, for the purpose of improving the performance of the amplifier circuit, all the field effect transistors constituting the variable gain amplifier are so-called enhancement type in which the conduction between the drain and the source is cut off when the gate and the source are short-circuited. It is also possible to configure a variable gain amplifier.

図６に、電界効果型トランジスタをエンハンスメント型で構成した第２の従来例の利得可変型増幅器を示す。図６に示すように、増幅回路４０１は入力する高周波信号を増幅する回路であり、バイパス回路４０２は強電界の入力信号により増幅回路４０１で増幅された信号が歪むのを防ぐために、入力信号をバイパスする回路である。増幅回路４０１の入力およびバイパス回路４０２の入力は、入力側のインピーダンス整合回路４０３を介して信号入力端子４０５に接続している。増幅回路４０１の出力およびバイパス回路４０２の出力は、出力側のインピーダンス整合回路４０４を介してコンデンサ素子４４２の一方の端子に接続し、コンデンサ素子４４２の他方の端子は、信号出力端子４０６に接続している。   FIG. 6 shows a second variable gain amplifier of a conventional example in which a field effect transistor is configured as an enhancement type. As shown in FIG. 6, an amplifier circuit 401 is a circuit that amplifies an input high-frequency signal, and a bypass circuit 402 receives an input signal in order to prevent the signal amplified by the amplifier circuit 401 from being distorted by an input signal of a strong electric field. It is a circuit to bypass. The input of the amplifier circuit 401 and the input of the bypass circuit 402 are connected to the signal input terminal 405 via the impedance matching circuit 403 on the input side. The output of the amplifier circuit 401 and the output of the bypass circuit 402 are connected to one terminal of the capacitor element 442 via the impedance matching circuit 404 on the output side, and the other terminal of the capacitor element 442 is connected to the signal output terminal 406. ing.

電源供給端子４０７は、インダクタンス素子４４１を介して出力側のインピーダンス整合回路４０４に接続している。   The power supply terminal 407 is connected to the output impedance matching circuit 404 via the inductance element 441.

増幅回路４０１は、電界効果型トランジスタ４１１、４１２を主に構成し、電界効果型トランジスタ４１１のソースは、電界効果型トランジスタ４１２のドレインと接続し、電界効果型トランジスタ４１１のドレインは、出力側のインピーダンス整合回路４０４に接続し、電界効果型トランジスタ４１１のゲートは、抵抗素子４１５を介してゲート電圧供給端子４１０に接続している。電界効果型トランジスタ４１２のゲートは、抵抗素子４１６を介して第１の制御端子４０８と接続し、電界効果型トランジスタ４１２のソースは接地している。また増幅回路４０１の入力は、コンデンサ素子４１７を介して入力側のインピーダンス整合回路４０３に接続している。   The amplifier circuit 401 mainly includes field effect transistors 411 and 412, the source of the field effect transistor 411 is connected to the drain of the field effect transistor 412, and the drain of the field effect transistor 411 is connected to the output side. Connected to the impedance matching circuit 404, the gate of the field effect transistor 411 is connected to the gate voltage supply terminal 410 via the resistance element 415. The gate of the field effect transistor 412 is connected to the first control terminal 408 via the resistance element 416, and the source of the field effect transistor 412 is grounded. The input of the amplifier circuit 401 is connected to the impedance matching circuit 403 on the input side via the capacitor element 417.

バイパス回路４０２は、電界効果型トランジスタ４２１を主に構成し、電界効果型トランジスタ４２１のゲートは、抵抗素子４２４を介して第２の制御端子４０９に接続し、電界効果型トランジスタ４２１のドレインは、コンデンサ素子４２６を介して出力側のインピーダンス整合回路４０４に接続するとともに、抵抗素子４２５を介して第１の制御端子４０８に接続し、電界効果型トランジスタ４２１のソースは、コンデンサ素子４２２を介して入力側のインピーダンス整合回路４０３に接続している。また電界効果型トランジスタ４２１のドレインとソースは、抵抗素子４２３を介して互いに接続している。   The bypass circuit 402 mainly includes a field effect transistor 421, the gate of the field effect transistor 421 is connected to the second control terminal 409 through the resistance element 424, and the drain of the field effect transistor 421 is The capacitor element 426 is connected to the impedance matching circuit 404 on the output side, and the resistor element 425 is connected to the first control terminal 408. The source of the field effect transistor 421 is input via the capacitor element 422. Side impedance matching circuit 403. In addition, the drain and source of the field effect transistor 421 are connected to each other through a resistance element 423.

第１、第２の制御端子４０８、４０９およびゲート電圧供給端子４１０に印加する電圧は、利得最大時には、信号入力端子４０５に入力した信号が、増幅回路４０１を通過して信号増幅動作が行われると共に、バイパス回路４０２を遮断するような値に設定され、一方利得最小時には、増幅回路４０１を信号が通過せずバイパス回路４０２を通過するような値に設定されている。   The voltage applied to the first and second control terminals 408 and 409 and the gate voltage supply terminal 410 is such that when the gain is maximum, the signal input to the signal input terminal 405 passes through the amplifier circuit 401 and the signal amplification operation is performed. At the same time, the value is set such that the bypass circuit 402 is cut off. On the other hand, when the gain is minimum, the value is set such that the signal does not pass through the amplifier circuit 401 and passes through the bypass circuit 402.

特開２００２−２４６８５８号公報JP 2002-246858 A

以上のような利得可変型増幅器は、例えば、テレビジョン放送受信機に用いられる場合、受信機の低コスト化の要求の高まりとともに、低コスト化が要求されている。また世界中のテレビジョン放送の周波数に対応するため、数十ＭＨｚから数百ＭＨｚ帯までの広い周波数帯域に対応することが要求されている。このような要求に応えるには、集積化された半導体チップの製造コストを削減し、数十ＭＨｚの低い周波数から対応する性能を有することで対応することが考えられる。   For example, when the variable gain amplifier as described above is used in a television broadcast receiver, there is a demand for cost reduction along with an increasing demand for cost reduction of the receiver. Moreover, in order to cope with the frequency of television broadcasting all over the world, it is required to deal with a wide frequency band from several tens of MHz to several hundreds of MHz. In order to meet such a demand, it is conceivable to reduce the manufacturing cost of an integrated semiconductor chip and respond by having performance corresponding to a low frequency of several tens of MHz.

しかしながら、従来の利得可変型増幅器では、このような要求に応えることは容易ではなかった。たとえば、図６に示す第２の従来例では、数十ＭＨｚのような低い周波数において利得最大時の雑音指数が劣化し、受信機の求める性能特性を満足することができない。   However, it is not easy to meet such a demand with the conventional variable gain amplifier. For example, in the second conventional example shown in FIG. 6, the noise figure at the time of maximum gain deteriorates at a low frequency such as several tens of MHz, and the performance characteristics required by the receiver cannot be satisfied.

図７に、第２の従来例における利得最大時の雑音指数を示す。図７に示すように、入力信号の周波数が１００ＭＨｚ付近を境に、数十ＭＨｚ程度の低い周波数で雑音指数が急激に劣化していることがわかる。特に、２００ＭＨｚの信号を印加したときの雑音指数が約２．７ｄＢであるのに対し、２０ＭＨｚの信号を入力したときは約５ｄＢと大幅に劣化していることがわかる。   FIG. 7 shows the noise figure at the time of maximum gain in the second conventional example. As shown in FIG. 7, it can be seen that the noise figure rapidly deteriorates at a frequency as low as several tens of MHz, with the frequency of the input signal near 100 MHz. In particular, it can be seen that the noise figure when a 200 MHz signal is applied is about 2.7 dB, whereas when a 20 MHz signal is input, the noise figure is significantly degraded to about 5 dB.

このような低い周波数における雑音指数の劣化のメカニズムは、次のように考えられる。図６に示した電界効果型トランジスタ４１２は、利得最小時において電界効果型トランジスタ４１１のドレイン−ソース間の動作電流を遮断し、利得最大時には電界効果型トランジスタ４１１のドレイン−ソース間の動作電流を導通させるよう動作する、いわゆるＤＣバイアススイッチ回路の構成となっている。   The mechanism of the noise figure degradation at such a low frequency is considered as follows. The field effect transistor 412 shown in FIG. 6 cuts off the operating current between the drain and source of the field effect transistor 411 when the gain is minimum, and the operating current between the drain and source of the field effect transistor 411 when the gain is maximum. This is a so-called DC bias switch circuit that operates to conduct.

この利得最大時における電界効果型トランジスタ４１２のドレインとソース間は、理想的には短絡の状態であることが望ましい。しかしながら、電界効果型トランジスタ４１２は、電界効果型トランジスタの性能上、ゲートに印加された電圧に応じた電流をドレインとソース間に導通させることから、ドレインとソース間に等価抵抗が生じることになる。   It is desirable that the drain and source of the field effect transistor 412 at the maximum gain be ideally short-circuited. However, the field effect transistor 412 conducts a current corresponding to the voltage applied to the gate between the drain and the source because of the performance of the field effect transistor, and therefore an equivalent resistance is generated between the drain and the source. .

図８に電界効果型トランジスタのドレイン−ソース間の電圧と、ドレイン−ソース間の電流を表す、いわゆる静特性の概略図を示す。仮にドレインに０．２５〜０．３５Ｖの電圧振幅が印加し、ゲートには０．８５Ｖの電圧を印加する場合、ドレインの電圧振幅が最大の場合、ドレインとソース間の電流は図８のＡ点の値（約４２ｍＡ）となる。一方、ドレインの電圧振幅が最小の場合、ドレインとソース間の電流はＢ点の値（約３５ｍＡ）となる。このときのドレインとソース間の等価的な抵抗値は約１４Ωである。   FIG. 8 shows a schematic diagram of so-called static characteristics representing a drain-source voltage and a drain-source current of a field effect transistor. If a voltage amplitude of 0.25 to 0.35 V is applied to the drain and a voltage of 0.85 V is applied to the gate, and if the voltage amplitude of the drain is maximum, the current between the drain and source is A in FIG. The point value (about 42 mA) is obtained. On the other hand, when the voltage amplitude of the drain is minimum, the current between the drain and the source is the value at the point B (about 35 mA). The equivalent resistance value between the drain and source at this time is about 14Ω.

ところで、電界効果型トランジスタは、構成上ドレインとゲート間、及びソースとゲート間に寄生の容量を有している。ドレインに印加される信号周波数において、この寄生容量が充分に小さいインピーダンスであれば、ドレインに印加された電圧振幅が、ドレインとゲート間の寄生容量を介してゲートに電圧振幅を生じさせる。   By the way, the field effect transistor has parasitic capacitance between the drain and the gate and between the source and the gate. If this parasitic capacitance is sufficiently small at the signal frequency applied to the drain, the voltage amplitude applied to the drain causes a voltage amplitude at the gate via the parasitic capacitance between the drain and the gate.

これらドレインの電圧振幅と、ゲートの電圧振幅はほぼ同じ位相となるため、ドレイン電圧が最大の時、ゲート電圧も最大となる。   Since the drain voltage amplitude and the gate voltage amplitude have substantially the same phase, when the drain voltage is maximum, the gate voltage is also maximum.

仮にドレインに０．２５〜０．３５Ｖの電圧振幅が印加されたとき、ドレインとゲート間の寄生容量を介して、ゲートに０．８〜０．９Ｖの電圧振幅が生じていたとする。この場合、ドレインの電圧振幅が最大の時、ゲートの電圧振幅も最大となり、ドレインとソース間の電流は図８に示すＣ点の値（約４８ｍＡ）となる。一方、ドレインの電圧振幅が最小の時、ゲートの電圧振幅も最小となり、ドレインとゲート間の電流はＤ点の値（約３２ｍＡ）となる。この時のドレインとソース間の等価的な抵抗値は約６Ωである。   It is assumed that when a voltage amplitude of 0.25 to 0.35 V is applied to the drain, a voltage amplitude of 0.8 to 0.9 V is generated at the gate via a parasitic capacitance between the drain and the gate. In this case, when the voltage amplitude of the drain is maximum, the voltage amplitude of the gate is also maximum, and the current between the drain and the source becomes the value at point C (about 48 mA) shown in FIG. On the other hand, when the voltage amplitude of the drain is the minimum, the voltage amplitude of the gate is also the minimum, and the current between the drain and the gate becomes the value at point D (about 32 mA). At this time, an equivalent resistance value between the drain and the source is about 6Ω.

図８におけるＡ点とＢ点の例に比べ、Ｃ点とＤ点の例ではドレインの電圧振幅とゲートの電圧振幅が同位相であることから、ゲートとドレイン間の電圧振幅は小さいものとなる。   Compared to the example of points A and B in FIG. 8, the voltage amplitude between the gate and the drain is smaller in the example of the point C and the point D because the voltage amplitude of the drain and the voltage amplitude of the gate are in phase. .

以上より、ゲートとドレイン間の電圧振幅が大きいほど、ドレインとソース間の等価抵抗は大きく、ゲートとドレイン間の電圧振幅が小さいほど、ドレインとソース間の等価抵抗は小さくなる。   As described above, the larger the voltage amplitude between the gate and the drain, the larger the equivalent resistance between the drain and the source, and the smaller the voltage amplitude between the gate and the drain, the smaller the equivalent resistance between the drain and the source.

図９及び図１０に第２の従来例における電界効果型トランジスタ４１２のドレイン−ゲート間電圧を示す。図９は信号入力端子４０５に入力する周波数が２００ＭＨｚの時の例である。このときの電界効果型トランジスタ４１２のドレイン−ゲート間電圧は約０．５７０Ｖから約０．５７６Ｖの波形であり、この電圧振幅は約６ｍＶである。   9 and 10 show the drain-gate voltage of the field effect transistor 412 in the second conventional example. FIG. 9 shows an example when the frequency input to the signal input terminal 405 is 200 MHz. At this time, the drain-gate voltage of the field effect transistor 412 has a waveform of about 0.570 V to about 0.576 V, and the voltage amplitude is about 6 mV.

一方、図１０は信号入力端子４０５に入力する周波数が２０ＭＨｚの時の例である。このときの電界効果型トランジスタ４１２のドレイン−ゲート間電圧は約０．５６７Ｖから約０．５７９Ｖの波形であり、この電圧振幅は約１２ｍＶである。   On the other hand, FIG. 10 shows an example when the frequency input to the signal input terminal 405 is 20 MHz. At this time, the drain-gate voltage of the field effect transistor 412 has a waveform of about 0.567 V to about 0.579 V, and the voltage amplitude is about 12 mV.

以上説明したように図９と図１０を比べると、２００ＭＨｚの信号を印加したときに比べて、２０ＭＨｚの信号を印加したときは、およそ２倍の電圧振幅が生じている。すなわち、２００ＭＨｚの信号を印加したときに比べると、２０ＭＨｚの信号を印加したときは、電界効果型トランジスタ４１２のドレインとソース間の等価抵抗が大きくなっているといえる。   As described above, when FIG. 9 is compared with FIG. 10, the voltage amplitude is approximately doubled when a 20 MHz signal is applied compared to when a 200 MHz signal is applied. That is, it can be said that the equivalent resistance between the drain and the source of the field-effect transistor 412 is larger when a 20 MHz signal is applied than when a 200 MHz signal is applied.

ところで、増幅回路において、増幅用の電界効果型トランジスタのソースを接地する場合、ソースとグランドの間に寄生する抵抗が大きいほど雑音指数が劣化することが一般的に知られている。   By the way, in the amplifier circuit, when the source of the field effect transistor for amplification is grounded, it is generally known that the noise figure degrades as the resistance parasitic between the source and the ground increases.

図６の第２の従来例において、増幅用の電界効果型トランジスタ４１１のソースは電界効果型トランジスタ４１２のドレインとソースを介して接地している。このため電界効果型トランジスタ４１２のドレインとソース間の等価抵抗が大きい場合、増幅回路４１２の雑音指数が劣化することになる。   In the second conventional example of FIG. 6, the source of the amplification field effect transistor 411 is grounded via the drain and source of the field effect transistor 412. Therefore, when the equivalent resistance between the drain and source of the field effect transistor 412 is large, the noise figure of the amplifier circuit 412 is deteriorated.

また図５の第１の従来例も第２の従来例と同様の回路構成であり、同様に雑音指数が劣化する。   Also, the first conventional example of FIG. 5 has the same circuit configuration as the second conventional example, and the noise figure deteriorates in the same manner.

このような数十ＭＨｚ程度の低い周波数における雑音指数を改善するために、電界効果型トランジスタ４１２のドレインとソース間の等価抵抗を小さくすることを目的として、電界効果型トランジスタ４１２のゲート幅を増加させることが考えられる。しかし、所望の雑音指数の特性を得るためには大幅にゲート幅を増加させる必要があり、集積化された半導体チップの製造コストの増加につながることから、前述の低コスト化の課題を解決することができない。   In order to improve the noise figure at such a low frequency of about several tens of MHz, the gate width of the field effect transistor 412 is increased for the purpose of reducing the equivalent resistance between the drain and source of the field effect transistor 412. It is possible to make it. However, in order to obtain a desired noise figure characteristic, it is necessary to greatly increase the gate width, which leads to an increase in the manufacturing cost of the integrated semiconductor chip. I can't.

本発明は上記のような問題を鑑みてなされたものであり、数十ＭＨｚ程度の低い周波数での雑音指数を改善しつつ、低コスト化の要求に応えることを可能とした利得可変型増幅器を提供する。   The present invention has been made in view of the above problems, and a variable gain amplifier capable of meeting the demand for cost reduction while improving the noise figure at a low frequency of about several tens of MHz. provide.

上記課題を解決するため本願発明は、入力する高周波信号を増幅する増幅回路と、前記増幅回路の入出力間に並列に接続され、入力する前記高周波信号のバイパス経路となるバイパス回路とを備えた利得可変型増幅器において、前記増幅回路は、信号増幅動作をする第１のトランジスタと、前記増幅回路の動作電流を導通または遮断するための第２のトランジスタとを備え、前記第１のトランジスタのソースと前記第２のトランジスタのドレインを接続し、前記第２のトランジスタのソースを接地し、前記第１のトランジスタのゲートに高周波信号を入力し、前記第１のトランジスタのドレインから増幅した高周波信号を出力する構成とし、コンデンサ素子の一方の端子を前記第２のトランジスタのドレインに、あるいは前記第１のトランジスタのゲートに接続し、前記コンデンサ素子の他方の端子を前記第２のトランジスタのゲートに接続したことを特徴とする。   In order to solve the above problems, the present invention includes an amplifier circuit for amplifying an input high-frequency signal, and a bypass circuit connected in parallel between the input and output of the amplifier circuit and serving as a bypass path for the input high-frequency signal. In the variable gain amplifier, the amplification circuit includes a first transistor that performs a signal amplification operation, and a second transistor that conducts or cuts off an operation current of the amplification circuit, and the source of the first transistor And the drain of the second transistor are connected, the source of the second transistor is grounded, a high frequency signal is input to the gate of the first transistor, and the high frequency signal amplified from the drain of the first transistor is And one terminal of the capacitor element is connected to the drain of the second transistor or the first transistor. Connected to the gate of the data, characterized in that the other terminal of the capacitor element is connected to a gate of the second transistor.

本発明の利得可変型増幅器は、増幅回路の電流を導通、遮断するトランジスタのゲートと、このトランジスタのドレインまたは増幅回路のトランジスタのゲートとの間をコンデンサ素子を介して接続することで、数十ＭＨｚ程度の低い周波数での雑音指数の劣化を抑えつつ、低コスト化の要求に応えることを可能とする。   The variable gain amplifier of the present invention is connected to the gate of a transistor that conducts and cuts off the current of the amplifier circuit, and the drain of this transistor or the gate of the transistor of the amplifier circuit through a capacitor element, and thereby This makes it possible to meet the demand for cost reduction while suppressing deterioration of the noise figure at a frequency as low as about MHz.

本発明の第１の実施例を示す回路図である。1 is a circuit diagram showing a first embodiment of the present invention. 第１の実施例における利得最大時の電界効果型トランジスタ１１２のドレインとゲート間の電圧（入力信号２０ＭＨｚ）を示す図である。It is a figure which shows the voltage (input signal 20MHz) between the drain and gate of the field effect transistor 112 at the time of the gain at the maximum in a 1st Example. 第１の実施例における利得最大時の雑音指数を示す図である。It is a figure which shows the noise figure at the time of the gain maximum in a 1st Example. 本発明の第２の実施例を示す回路図である。It is a circuit diagram which shows the 2nd Example of this invention. 第１の従来の技術を示す回路図である。It is a circuit diagram which shows the 1st prior art. 第２の従来の技術を示す回路図である。It is a circuit diagram which shows the 2nd prior art. 第２の従来例における利得最大時の雑音指数を示す図である。It is a figure which shows the noise figure at the time of the gain maximum in the 2nd prior art example. 電界効果型トランジスタのドレイン−ソース間電圧に対するドレイン−ソース間の電流を示す図である。It is a figure which shows the electric current between drain-sources with respect to the voltage between drain-sources of a field effect transistor. 第２の従来例における利得最大時の電界効果型トランジスタ４１２のドレイン−ゲート間電圧（入力信号２００ＭＨｚ）を示す図である。It is a figure which shows the drain-gate voltage (input signal 200MHz) of the field effect transistor 412 at the time of the gain in the 2nd prior art example. 第２の従来例における利得最大時の電界効果型トランジスタ４１２のドレイン−ゲート間電圧（入力信号２０ＭＨｚ）を示す図である。It is a figure which shows the drain-gate voltage (input signal 20MHz) of the field effect transistor 412 at the time of the gain maximum in the 2nd prior art example.

本発明の利得可変型増幅器は、増幅回路の電流を導通、遮断するトランジスタのゲートと、このトランジスタのドレインとの間に、あるいは増幅回路のトランジスタのゲートとの間に、コンデンサ素子を備えることで、増幅回路の電流を導通、遮断するトランジスタのドレインとゲート間の電圧振幅が抑えられ、数十ＭＨｚ程度の低い周波数での雑音指数の劣化を抑える構成としている。以下、本発明の実施例について、詳細に説明する。   The variable gain amplifier according to the present invention includes a capacitor element between the gate of the transistor that conducts and cuts off the current of the amplifier circuit and the drain of the transistor, or between the gate of the transistor of the amplifier circuit. The voltage amplitude between the drain and gate of the transistor that conducts and cuts off the current of the amplifier circuit is suppressed, and the deterioration of the noise figure at a low frequency of about several tens of MHz is suppressed. Examples of the present invention will be described in detail below.

図１は本発明における第１の実施例の利得可変型増幅器である。増幅回路１０１は入力する高周波信号を増幅する回路であり、バイパス回路１０２は強電界の入力信号により増幅回路１０１で増幅された信号が歪むのを防ぐために、入力信号をバイパスする回路である。増幅回路１０１の入力およびバイパス回路の１０２の入力は、入力側のインピーダンス整合回路１０３を介して信号入力端子１０５に接続している。増幅回路１０１の出力およびバイパス回路１０２の出力は、出力側のインピーダンス整合回路１０４を介してコンデンサ素子１４２の一方の端子に接続し、コンデンサ素子１４２の他方の端子は、信号出力端子１０６に接続している。   FIG. 1 shows a variable gain amplifier according to a first embodiment of the present invention. The amplifier circuit 101 is a circuit that amplifies an input high-frequency signal, and the bypass circuit 102 is a circuit that bypasses the input signal in order to prevent a signal amplified by the amplifier circuit 101 from being distorted by an input signal having a strong electric field. The input of the amplifier circuit 101 and the input of the bypass circuit 102 are connected to the signal input terminal 105 via the impedance matching circuit 103 on the input side. The output of the amplifier circuit 101 and the output of the bypass circuit 102 are connected to one terminal of the capacitor element 142 via the impedance matching circuit 104 on the output side, and the other terminal of the capacitor element 142 is connected to the signal output terminal 106. ing.

電源供給端子１０７は、インダクタンス素子１４１を介して出力側のインピーダンス整合回路１０４に接続している。   The power supply terminal 107 is connected to the impedance matching circuit 104 on the output side via the inductance element 141.

増幅回路１０１は、電界効果型トランジスタ１１１、１１２を主に構成し、電界効果型トランジスタ１１１のソースは、電界効果型トランジスタ１１２のドレインに接続し、電界効果型トランジスタ１１１のドレインは、出力側のインピーダンス整合回路１０４に接続し、電界効果型トランジスタ１１１のゲートは、抵抗素子１１５を介しゲート電圧供給端子１１０に接続している。電界効果型トランジスタ１１２のゲートは、抵抗素子１１６を介して第１の制御端子１０８に接続している。また電界効果型トランジスタ１１２のドレインとゲートは、コンデンサ素子１１８を介して接続している。   The amplifier circuit 101 mainly includes field effect transistors 111 and 112, the source of the field effect transistor 111 is connected to the drain of the field effect transistor 112, and the drain of the field effect transistor 111 is connected to the output side. The gate of the field effect transistor 111 connected to the impedance matching circuit 104 is connected to the gate voltage supply terminal 110 via the resistance element 115. The gate of the field effect transistor 112 is connected to the first control terminal 108 through the resistance element 116. The drain and gate of the field effect transistor 112 are connected via a capacitor element 118.

バイパス回路１０２は、電界効果型トランジスタ１２１を主に構成し、電界効果型トランジスタ１２１のゲートは、抵抗素子１２４を介して第２の制御端子１０９に接続し、電界効果型トランジスタ１２１のドレインは、コンデンサ素子１２６を介して出力側のインピーダンス整合回路１０４に接続するとともに、抵抗素子１２５を介して第１の制御端子１０８に接続し、電界効果型トランジスタ１２１のソースは、コンデンサ素子１２２を介して入力側のインピーダンス整合回路１０３に接続している。また電界効果型トランジスタ１２１のドレインとソースは、抵抗素子１２３を介して互いに接続している。   The bypass circuit 102 mainly includes a field effect transistor 121, the gate of the field effect transistor 121 is connected to the second control terminal 109 via the resistance element 124, and the drain of the field effect transistor 121 is The capacitor is connected to the impedance matching circuit 104 on the output side via the capacitor element 126 and is connected to the first control terminal 108 via the resistor element 125. The source of the field effect transistor 121 is input via the capacitor element 122. Side impedance matching circuit 103. Further, the drain and source of the field effect transistor 121 are connected to each other through the resistance element 123.

第１、第２の制御端子１０８、１０９およびゲート電圧供給端子１１０に印加する電圧は、利得最大時には、信号入力端子１０５に入力した信号が、増幅回路１０１を通過して信号増幅動作が行われるとともに、バイパス回路１０２を遮断するような値に設定され、一方利得最小時には、増幅回路１０１を信号が通過せず、バイパス回路１０２を信号が通過するような値に設定される。   As for the voltages applied to the first and second control terminals 108 and 109 and the gate voltage supply terminal 110, when the gain is maximum, the signal input to the signal input terminal 105 passes through the amplifier circuit 101 and the signal amplification operation is performed. At the same time, the value is set so as to cut off the bypass circuit 102. On the other hand, when the gain is minimum, the value is set such that the signal does not pass through the amplifier circuit 101 and the signal passes through the bypass circuit 102.

このように第１の実施例では、前述の第２の従来例と異なり、コンデンサ素子１１８が電界効果型トランジスタ１１２のドレインとゲートとの間に接続した構成となっている。   Thus, in the first embodiment, unlike the second conventional example, the capacitor element 118 is connected between the drain and gate of the field effect transistor 112.

次に、この第１の実施例におけるコンデンサ素子１１８の効果について説明する。図１に示した電界効果型トランジスタ１１２は、利得最小時において電界効果型トランジスタ１１１のドレイン、ソース間の動作電流を遮断し、利得最大時には電界効果型トランジスタ１１１のドレイン、ソース間の動作電流を導通させるよう動作する、いわゆるＤＣバイアススイッチ回路の構成である。   Next, the effect of the capacitor element 118 in the first embodiment will be described. The field effect transistor 112 shown in FIG. 1 cuts off the operating current between the drain and source of the field effect transistor 111 when the gain is minimum, and reduces the operating current between the drain and source of the field effect transistor 111 when the gain is maximum. This is a configuration of a so-called DC bias switch circuit that operates so as to be conducted.

前述したとおり、このスイッチ回路を構成する電界効果型トランジスタのドレインとゲート間に生じる電圧振幅が大きいほど、ドレインとソース間の等価抵抗は大きく、ドレインとゲート間に生じる電圧振幅が小さいほど、ドレインとソース間の等価抵抗は小さくなる。すなわち、ドレインとゲート間の電圧が小さいほど、雑音指数が小さく良好となる。   As described above, the larger the voltage amplitude generated between the drain and the gate of the field effect transistor constituting this switch circuit, the larger the equivalent resistance between the drain and the source, and the smaller the voltage amplitude generated between the drain and the gate, And the equivalent resistance between the source becomes smaller. That is, the smaller the voltage between the drain and gate, the better the noise figure.

電界効果型トランジスタ１１２のドレインから入力した信号は、この電界効果型トランジスタ１１２のドレインとゲート間に寄生する容量を介してゲートに伝わる。ドレインに入力した信号の電圧振幅と、ゲートに伝わった信号の電圧振幅はほぼ同じ位相であることから、これらの電圧振幅の差が、電界効果型トランジスタ１１２のドレインとゲート間の電圧振幅となる。   A signal input from the drain of the field effect transistor 112 is transmitted to the gate through a parasitic capacitance between the drain and gate of the field effect transistor 112. Since the voltage amplitude of the signal input to the drain and the voltage amplitude of the signal transmitted to the gate have substantially the same phase, the difference between these voltage amplitudes becomes the voltage amplitude between the drain and gate of the field effect transistor 112. .

ところで一般的に、コンデンサ素子または寄生の容量を通過するインピーダンスは入力する周波数に反比例する。このため、数十ＭＨｚ程度の低い周波数では、ドレインに入力した信号が充分ゲートへ伝わらず、ドレインとゲート間の電圧振幅が大きくなる。   In general, the impedance passing through the capacitor element or parasitic capacitance is inversely proportional to the input frequency. For this reason, at a low frequency of about several tens of MHz, a signal input to the drain is not sufficiently transmitted to the gate, and the voltage amplitude between the drain and the gate increases.

第１の実施例におけるコンデンサ素子１１８は、電界効果型トランジスタ１１２のドレインに入力された信号が数十ＭＨｚ程度であっても、充分ゲートに伝わるよう、ドレインとゲート間の容量を大きくし、電界効果型トランジスタ１１２のドレインとゲート間の電圧振幅が小さくなるようにする働きをもつ。   The capacitor element 118 in the first embodiment increases the capacitance between the drain and the gate so that the signal input to the drain of the field effect transistor 112 is transmitted to the gate sufficiently even when the signal is about several tens of MHz. It has the function of reducing the voltage amplitude between the drain and gate of the effect transistor 112.

図２に第１の実施例における利得最大時の電界効果型トランジスタ１１２のドレイン−ゲート間の電圧を示す。この図２は信号入力端子105に入力する周波数が２０ＭＨｚの時の例である。このときの電界効果型トランジスタ１１２のドレインとゲート間の電圧は約０．５７１Ｖから約０．５７５Ｖの波形であり、この電圧振幅は約４ｍＶである。   FIG. 2 shows the drain-gate voltage of the field effect transistor 112 when the gain is maximum in the first embodiment. FIG. 2 shows an example when the frequency input to the signal input terminal 105 is 20 MHz. The voltage between the drain and gate of the field effect transistor 112 at this time has a waveform of about 0.571 V to about 0.575 V, and the voltage amplitude is about 4 mV.

一方、図１０に示した第２の従来例では、この電圧振幅が約１２ｍＶであり、第１の実施例では電圧振幅が小さくなっていることがわかる。   On the other hand, in the second conventional example shown in FIG. 10, this voltage amplitude is about 12 mV, and it can be seen that the voltage amplitude is reduced in the first embodiment.

以上のことから、コンデンサ素子１１８は、電界効果型トランジスタ１１２のドレインに入力した信号を数十ＭＨｚ程度の低い周波数においても充分ゲートに伝える役割を持っていることが確認された。   From the above, it was confirmed that the capacitor element 118 has a role of sufficiently transmitting a signal input to the drain of the field effect transistor 112 to the gate even at a low frequency of about several tens of MHz.

この第１の実施例における利得最大時の雑音指数を図３に示す。入力信号の周波数が１００ＭＨｚ付近より低い周波数で急激に劣化することがなく、数十ＭＨｚ程度の低い周波数でも良好な雑音指数となっている。具体的には、２００ＭＨｚの信号を入力したときの雑音指数が約２．５ｄＢであることに対し、２０ＭＨｚの信号を入力したときは約２．６ｄＢとなっている。   FIG. 3 shows the noise figure at the maximum gain in the first embodiment. The frequency of the input signal does not deteriorate rapidly at frequencies lower than around 100 MHz, and a good noise figure is obtained even at frequencies as low as several tens of MHz. Specifically, the noise figure when a 200 MHz signal is input is approximately 2.5 dB, whereas when a 20 MHz signal is input, the noise figure is approximately 2.6 dB.

前述の図７に示した第２の従来例における利得最大時の雑音指数と比較すると、数十ＭＨｚ程度の低い周波数での雑音指数が大幅に改善されたことがわかる。   Compared with the noise figure at the time of maximum gain in the second conventional example shown in FIG. 7, it can be seen that the noise figure at a low frequency of about several tens of MHz is greatly improved.

以上説明したとおり、コンデンサ素子１１８を備えることにより、電界効果型トランジスタ１１２のドレインとゲート間の電圧振幅が抑えられ、数十ＭＨｚ程度の低い周波数での雑音指数の劣化が抑えられることが確認された。なお、上記例では、コンデンサ素子１１８の容量は１０ｐＦと小さいものであり、半導体装置で形成した場合でも、大幅なチップサイズの拡大を伴うことはない。   As described above, it is confirmed that by providing the capacitor element 118, the voltage amplitude between the drain and the gate of the field effect transistor 112 can be suppressed, and deterioration of the noise figure at a low frequency of about several tens of MHz can be suppressed. It was. In the above example, the capacitance of the capacitor element 118 is as small as 10 pF, and even when formed by a semiconductor device, the chip size is not significantly increased.

図４は本発明における第２の実施例の利得可変型増幅器である。増幅回路２０１は入力する高周波信号を増幅する回路であり、バイパス回路２０２は強電界の入力信号により増幅回路２０１で増幅された信号が歪むのを防ぐために、入力信号をバイパスする回路である。増幅回路２０１の入力およびバイパス回路の２０２の入力は、入力側のインピーダンス整合回路２０３を介して信号入力端子２０５に接続している。増幅回路２０１の出力およびバイパス回路２０２の出力は、出力側のインピーダンス整合回路２０４を介してコンデンサ素子２４２の一方の端子に接続し、コンデンサ素子２４２の他方の端子は、信号出力端子２０６に接続している。   FIG. 4 shows a variable gain amplifier according to the second embodiment of the present invention. The amplifier circuit 201 is a circuit that amplifies the input high-frequency signal, and the bypass circuit 202 is a circuit that bypasses the input signal in order to prevent the signal amplified by the amplifier circuit 201 from being distorted by the input signal having a strong electric field. The input of the amplifier circuit 201 and the input of the bypass circuit 202 are connected to the signal input terminal 205 via the impedance matching circuit 203 on the input side. The output of the amplifier circuit 201 and the output of the bypass circuit 202 are connected to one terminal of the capacitor element 242 via the impedance matching circuit 204 on the output side, and the other terminal of the capacitor element 242 is connected to the signal output terminal 206. ing.

電源供給端子２０７は、インダクタンス素子２４１を介して出力側のインピーダンス整合回路２０４に接続している。   The power supply terminal 207 is connected to the output side impedance matching circuit 204 via the inductance element 241.

増幅回路２０１は、電界効果型トランジスタ２１１、２１２を主に構成し、電界効果型トランジスタ２１１のソースは、電界効果型トランジスタ２１２のドレインに接続し、電界効果型トランジスタ２１１のドレインは、出力側のインピーダンス整合回路２０４に接続し、電界効果型トランジスタ２１１のゲートは、抵抗素子２１５を介しゲート電圧供給端子２１０に接続している。電界効果型トランジスタ２１２のゲートは、抵抗素子２１６を介して、第１の制御端子２０８に接続している。また電界効果型トランジスタ２１２のゲートは、コンデンサ素子２１８を介して電界効果型トランジスタ２１１のゲートに接続している。   The amplifier circuit 201 mainly includes field effect transistors 211 and 212. The source of the field effect transistor 211 is connected to the drain of the field effect transistor 212, and the drain of the field effect transistor 211 is connected to the output side. The gate of the field effect transistor 211 connected to the impedance matching circuit 204 is connected to the gate voltage supply terminal 210 via the resistance element 215. The gate of the field effect transistor 212 is connected to the first control terminal 208 via the resistance element 216. The gate of the field effect transistor 212 is connected to the gate of the field effect transistor 211 via the capacitor element 218.

バイパス回路２０２は、電界効果型トランジスタ２２１を主に構成し、電界効果型トランジスタ２２１のゲートは、抵抗素子２２４を介して第２の制御端子２０９に接続し、電界効果型トランジスタ２２１のドレインは、コンデンサ素子２２６を介して出力側のインピーダンス整合回路２０４に接続するとともに、抵抗素子２２５を介して第１の制御端子２０８に接続し、電界効果型トランジスタ２２１のソースは、コンデンサ素子２２２を介して入力側のインピーダンス整合回路２０３に接続している。また電界効果型トランジスタ２２１のドレインとソースは、抵抗素子２２３を介して互いに接続している。   The bypass circuit 202 mainly includes a field effect transistor 221, the gate of the field effect transistor 221 is connected to the second control terminal 209 via the resistance element 224, and the drain of the field effect transistor 221 is The capacitor element 226 is connected to the impedance matching circuit 204 on the output side, and the resistor element 225 is connected to the first control terminal 208. The source of the field effect transistor 221 is input via the capacitor element 222. Side impedance matching circuit 203. Further, the drain and source of the field effect transistor 221 are connected to each other through a resistance element 223.

第１、第２の制御端子２０８、２０９およびゲート電圧供給端子２１０に印加する電圧は、利得最大時には、信号入力端子２０５に入力した信号が、増幅回路２０１を通過して信号増幅動作が行われるとともに、バイパス回路２０２を遮断するような値に設定され、一方利得最小時には、増幅回路２０１を信号が通過せず、バイパス回路２０２を信号が通過するような値に設定される。   As for the voltages applied to the first and second control terminals 208 and 209 and the gate voltage supply terminal 210, when the gain is maximum, the signal input to the signal input terminal 205 passes through the amplifier circuit 201 and the signal amplification operation is performed. At the same time, the value is set such that the bypass circuit 202 is cut off. On the other hand, when the gain is minimum, the value is set such that the signal does not pass through the amplifier circuit 201 and the signal passes through the bypass circuit 202.

このように第２の実施例では、前述の第１の実施例と異なり、コンデンサ素子２１８が電界効果型トランジスタ２１２のゲートと電界効果型トランジスタ２１１のゲートに接続した構成となっている。   As described above, in the second embodiment, unlike the first embodiment, the capacitor element 218 is connected to the gate of the field effect transistor 212 and the gate of the field effect transistor 211.

次に、この第２の実施例におけるコンデンサ素子２１８の効果について説明する。信号入力端子２０５に信号が入力すると、電界効果型トランジスタ２１２のドレイン、すなわち電界効果型トランジスタ２１１のソースに生じる電圧振幅と、電界効果型トランジスタ２１１のゲートに生じる電圧振幅は同じ位相となる。このことから、コンデンサ素子２１８は、第１の実施例で説明したコンデンサ素子１１８が伝える信号の電圧振幅は同じ位相であり、同じ役割、効果を担うことになる。   Next, the effect of the capacitor element 218 in the second embodiment will be described. When a signal is input to the signal input terminal 205, the voltage amplitude generated at the drain of the field effect transistor 212, that is, the source of the field effect transistor 211, and the voltage amplitude generated at the gate of the field effect transistor 211 have the same phase. From this, the capacitor element 218 has the same phase and the same role and effect as the voltage amplitude of the signal transmitted by the capacitor element 118 described in the first embodiment.

以上説明したように第２の実施例においても、第１の実施例と同様に大幅なチップサイズの拡大を伴うことなく、数十ＭＨｚ程度の低い周波数の雑音指数を改善することで、低コスト化の要求に応えることを可能となった。   As described above, also in the second embodiment, as in the first embodiment, the noise figure of a low frequency of about several tens of MHz is improved without significantly increasing the chip size, thereby reducing the cost. It has become possible to meet the demands of computerization.

以上、本発明の実施の形態について説明してきたが、本発明は上記の実施の形態に限定されるものではなく、例えば第１、第２の実施例を組み合わせた形態としてもよく、またスイッチ回路や増幅回路、バイパス回路を多段に接続してもよい。またエンハンスメント型の電界効果型トランジスタは、電界効果型トランジスタに限定されるものでなく、同等の性能特性をもったバイポーラトランジスタとしても良い。さらにデプレッション型の電界効果トランジスタで構成することも可能である。   The embodiments of the present invention have been described above. However, the present invention is not limited to the above-described embodiments. For example, the first and second embodiments may be combined, and a switch circuit may be used. Or an amplifier circuit and a bypass circuit may be connected in multiple stages. The enhancement type field effect transistor is not limited to the field effect transistor, and may be a bipolar transistor having equivalent performance characteristics. Further, a depletion type field effect transistor can be used.

１０１、２０１：増幅回路、１０２、２０２：バイパス回路、１０３、２０３：インピーダンス整合回路、１０４、２０４：インピーダンス整合回路、１０５、２０５：信号入力端子、１０６、２０６：信号出力端子、１０７、２０７：電源供給端子、１０８、２０８：第１の制御端子、１０９、２０９：第２の制御端子、１１０、２１０：ゲート電圧供給端子、１１１、２１１：第１の電界効果型トランジスタ、１１２、２１２：第２の電界効果型トランジスタ、１１８、２１８：コンデンサ素子 101, 201: Amplifier circuit, 102, 202: Bypass circuit, 103, 203: Impedance matching circuit, 104, 204: Impedance matching circuit, 105, 205: Signal input terminal, 106, 206: Signal output terminal, 107, 207: Power supply terminal, 108, 208: first control terminal, 109, 209: second control terminal, 110, 210: gate voltage supply terminal, 111, 211: first field effect transistor, 112, 212: first 2 field effect transistors 118, 218: capacitor elements

Claims (1)

入力する高周波信号を増幅する増幅回路と、前記増幅回路の入出力間に並列に接続され、入力する前記高周波信号のバイパス経路となるバイパス回路とを備えた利得可変型増幅器において、
前記増幅回路は、信号増幅動作をする第１のトランジスタと、前記増幅回路の動作電流を導通または遮断するための第２のトランジスタとを備え、
前記第１のトランジスタのソースと前記第２のトランジスタのドレインを接続し、前記第２のトランジスタのソースを接地し、
前記第１のトランジスタのゲートに高周波信号を入力し、前記第１のトランジスタのドレインから増幅した高周波信号を出力する構成とし、
コンデンサ素子の一方の端子を前記第２のトランジスタのドレインに、あるいは前記第１のトランジスタのゲートに接続し、
前記コンデンサ素子の他方の端子を前記第２のトランジスタのゲートに接続したことを特徴とする利得可変型増幅器。 In a variable gain amplifier comprising: an amplifier circuit that amplifies an input high-frequency signal; and a bypass circuit that is connected in parallel between the input and output of the amplifier circuit and serves as a bypass path for the input high-frequency signal.
The amplifier circuit includes a first transistor that performs a signal amplification operation, and a second transistor that conducts or cuts off an operation current of the amplifier circuit,
Connecting the source of the first transistor and the drain of the second transistor, grounding the source of the second transistor;
A high-frequency signal is input to the gate of the first transistor, and an amplified high-frequency signal is output from the drain of the first transistor;
One terminal of the capacitor element is connected to the drain of the second transistor or to the gate of the first transistor;
A variable gain amplifier characterized in that the other terminal of the capacitor element is connected to the gate of the second transistor.
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