JP5582475B2 - Source follower amplifier - Google Patents
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Description
本発明は、ソースフォロア増幅器に関するものである。 The present invention relates to a source follower amplifier.
ソースフォロア増幅器は、図６のような電流源１０１を伴うトランジスタＭＮ１で構成されるものを基本とするものであり、アナログ信号のバッファ増幅器として多用されている（例えば非特許文献１参照）。 The source follower amplifier is basically composed of a transistor MN1 with a current source 101 as shown in FIG. 6, and is often used as a buffer amplifier for analog signals (see, for example, Non-Patent Document 1).
アナログ回路をディジタル回路と同一のチップ上に作成することは、システムのコストを低減する利点がある。
しかしながら、同一集積回路チップ上にディジタル・アナログ両回路を集積する場合、アナログ回路設計に課せられる制約が多くなる。その一つが、電源電圧のスケーリングによって生ずる動作レンジの減少である。すなわち、ディジタル部分で素子寸法を縮小するのに伴い、電源電圧も低下させる必要が出てくるが、これを行うとき、閾値電圧の低減を行わなければ、アナログ回路の入力レンジが著しく制限される。
Creating the analog circuit on the same chip as the digital circuit has the advantage of reducing the cost of the system.
However, when both digital and analog circuits are integrated on the same integrated circuit chip, there are many restrictions imposed on analog circuit design. One of them is a reduction in the operating range caused by power supply voltage scaling. That is, as the element size is reduced in the digital part, it is necessary to reduce the power supply voltage. However, if this is done, the input range of the analog circuit is significantly limited unless the threshold voltage is reduced. .
この設計条件における矛盾は、特に、低消費電力型のシステムで顕著に現れる。
すなわち、低消費電力を指向する集積回路においては、ディジタル回路部での漏れ電流を防ぐために、閾値電圧を高く保つ設計がなされる。この時、図６のソースフォロアを図７のように全てＭＯＳＦＥＴで構成すると、ＭＮ１の閾値Ｖｔ，ＭＮ１とＭＮ２のソース・ドレイン電圧ＶＤＳ,ＭＮ２とおくとき、確実に動作する入力電圧レンジの幅は、(Vt,MN1+VDS,MN2)以上VDD以下となる。低消費電力ディジタル回路用の仕様を仮定して、ＶＤＤ＝１Ｖ, Ｖｔ,ＭＮ１＝０．４Ｖ, ＶＤＳ,ＭＮ２＝０．１５Ｖとおくと、この入力電圧レンジはわずか０．４５Ｖ（０．５５＜Ｖｉｎ＜１．０Ｖ）の範囲になってしまう。
This contradiction in design conditions is particularly noticeable in low power consumption systems.
That is, in an integrated circuit oriented to low power consumption, the threshold voltage is designed to be high in order to prevent leakage current in the digital circuit section. At this time, if the source followers in FIG. 6 are all configured as MOSFETs as shown in FIG. 7, the input voltage range of the input voltage range that operates reliably when the thresholds Vt and MN1 of MN1 and the source and drain voltages VDS and MN2 of MN2 are set. The width is not less than (V t, MN1 + V DS, MN2 ) and not more than V DD . Assuming the specifications for a low power consumption digital circuit are V DD = 1V, V t, MN1 = 0.4V, V DS, MN2 = 0.15V, this input voltage range is only 0.45V (0 .55 <V in <1.0 V).
一つの解決方法としては、ディジタル回路本体とは別に、入出力回路用として準備された、耐圧の高いトランジスタを用いて、ＶＤＤを高くして動作させることである。しかし、高耐圧のトランジスタはゲート酸化膜が厚く、ゲート長を短くできないため、遮断周波数が下がってしまう。 One solution is to use a transistor with a high withstand voltage, which is prepared for an input / output circuit, separately from the main body of the digital circuit, so that the V DD is increased. However, since the high breakdown voltage transistor has a thick gate oxide film and the gate length cannot be shortened, the cutoff frequency is lowered.
また、アナログ部のみ閾値電圧を低くする方法も考えられるが、プロセスステップが増加する。この問題は、バルクプレーナＭＯＳＦＥＴが素子微細化に対応できなくなった場合に有効性が期待されるフィン型ＦＥＴにおいては、特に問題となる。すなわち、フィン型ＦＥＴにおいては、閾値電圧を変えるためにはゲート仕事関数を変える必要があり、これを同一基板上で行うには相当のプロセスコスト増大が見込まれるからである。 Although a method of lowering the threshold voltage only in the analog part can be considered, the process steps increase. This problem is particularly problematic in a fin-type FET that is expected to be effective when the bulk planar MOSFET cannot cope with element miniaturization. That is, in the fin type FET, it is necessary to change the gate work function in order to change the threshold voltage, and if this is performed on the same substrate, a considerable increase in process cost is expected.
加えて、仮に閾値電圧の問題を解決しても、出力における信号振幅減少の問題は解決できない。この問題の解決のためには、回路構成にも工夫を凝らす必要がある。 In addition, even if the threshold voltage problem is solved, the problem of signal amplitude reduction at the output cannot be solved. In order to solve this problem, it is necessary to devise the circuit configuration.
この問題を解決する方法として、バルクプレーナＭＯＳＦＥＴにおいて、基板バイアスを利用する方法が考えられる。すなわち、図８のように、定電圧源Ｖｒｅｆ１による基板バイアス効果により閾値電圧を低減する方法である。すなわち、図８のように、ＭＮ１の基板ノードに基板バイアスＶＢを入力し、ＭＮ１の閾値電圧を低減し、動作可能な最低電圧（Ｖｔｈ,ＭＮ１＋ＶＤＳ,ＭＮ２）を下げ、入力電圧レンジを拡大する方法である。 As a method for solving this problem, a method using a substrate bias in a bulk planar MOSFET can be considered. That is, as shown in FIG. 8, the threshold voltage is reduced by the substrate bias effect by the constant voltage source V ref1 . That is, as shown in FIG. 8, the substrate bias V B is input to the substrate node of MN1, the threshold voltage of MN1 is reduced, the lowest operable voltage (V th, MN1 + V DS, MN2 ) is lowered, and the input voltage range Is a way to enlarge.
しかし、図８の回路構成では、入力電圧Ｖｉが高くなるに従い、出力電圧Ｖｏが高くなる。すると、ＶＢＳ＝ＶＢ−ＶＯが小さくなり、結局Ｖｉが増加するに従って実効的なＶｔｈは高くなり、ソースフォロア全体の入出力伝達関数の傾きは低下する。
すなわち、図９に破線で示すような理想的な入出力とはならず、実線で示すような伝達関数となる。これは、ソースフォロアとしての機能を著しく低下させるものであり、バルクＭＯＳＦＥＴでもＦｉｎ型ＦＥＴでも同様に生ずる問題である。
またソースフォロアの特性改善を、浮遊電池をつかって行うものも提案されている（特許文献１参照）が、入出力特性の直線性を改善するものであって、しきい値電圧を調整するものではない。
However, in the circuit arrangement of FIG. 8, in accordance with the input voltage V i increases, the output voltage Vo becomes high. Then, V BS = V B −V O becomes smaller, and eventually, as V i increases, the effective V th increases, and the slope of the input / output transfer function of the entire source follower decreases.
That is, the input / output is not ideal as shown by the broken line in FIG. 9, but the transfer function is shown by the solid line. This significantly reduces the function as a source follower, and is a problem that occurs in both bulk MOSFETs and Fin-type FETs.
In addition, there is a proposal that improves the characteristics of the source follower using a floating battery (see Patent Document 1), but it improves the linearity of the input / output characteristics and adjusts the threshold voltage. is not.
したがって、本発明が解決しようとする課題は、入力電圧レベルに関わらず、ソースフォロアトランジスタの閾値電圧を一定に保つことができるソースフォロア増幅器を提供することである。 Therefore, the problem to be solved by the present invention is to provide a source follower amplifier that can keep the threshold voltage of the source follower transistor constant regardless of the input voltage level.
上記課題は次のような手段により解決される。
（１）入力ＭＯＳＦＥＴの基板ノードと入力との間を、入力電位に関わらず、非零の一定電圧に保つ手段を有するソースフォロア増幅器。
（２）上記手段は、入力ＭＯＳＦＥＴの基板ノードと第１の参照電圧源との間に設けられた第１のスイッチ素子と、該入力ＭＯＳＦＥＴの入力と第２の参照電圧源との間に設けられた第２のスイッチ素子と、該入力ＭＯＳＦＥＴの基板ノードと入力との間に設けられた容量素子であって、入力ＭＯＳＦＥＴの動作時間の内の、校正時間には該第１及び第２のスイッチ素子を短絡し、使用時間には該第１及び第２のスイッチ素子を開放することを特徴とする（１）に記載のソースフォロア増幅器。
（３）上記第１及び第２のスイッチ素子を短絡する校正時間と、上記第１及び第２のスイッチ素子を開放する使用時間を交互に周期的に動作させることを特徴とする（２）に記載のソースフォロア増幅器。
（４）上記第１の参照電圧源を低電圧源、上記第２の参照電圧源を高電圧源としたことを特徴とする（２）又は（３）に記載のソースフォロア増幅器。
（５）上記の手段は、入力ノードと入力ＭＯＳＦＥＴの基板ノードの間に接続された抵抗として動作する素子と、入力ＭＯＳＦＥＴの基板ノードに接続された第１の電流源、並びに入力ノードに接続された第１の電流源とは同一の強さで極性の異なる第２の電流源によって構成される回路であることを特徴とする（１）に記載のソースフォロア増幅器。
（６）上記入力ＭＯＳＦＥＴを２つのゲートが互いに絶縁されたＦｉｎ型ＦＥＴで構成したことを特徴とする（１）ないし（５）のいずれかに記載のソースフォロア増幅器。
The above problem is solved by the following means.
(1) A source follower amplifier having means for maintaining a non-zero constant voltage between the substrate node of the input MOSFET and the input regardless of the input potential.
(2) The above means is provided between the first switch element provided between the substrate node of the input MOSFET and the first reference voltage source, and between the input of the input MOSFET and the second reference voltage source. A capacitive element provided between the input switch and the substrate node of the input MOSFET and the input, and the calibration time within the operation time of the input MOSFET is the first and second The source follower amplifier according to (1), wherein the switch element is short-circuited and the first and second switch elements are opened during use time.
(3) The calibration time for short-circuiting the first and second switch elements and the use time for opening the first and second switch elements are alternately operated periodically. The source follower amplifier described.
(4) The source follower amplifier according to (2) or (3), wherein the first reference voltage source is a low voltage source and the second reference voltage source is a high voltage source.
(5) The above means is connected to the element operating as a resistor connected between the input node and the substrate node of the input MOSFET, the first current source connected to the substrate node of the input MOSFET, and the input node. The source follower amplifier according to (1), wherein the source follower amplifier is a circuit composed of a second current source having the same strength and different polarity from the first current source.
(6) The source follower amplifier according to any one of (1) to (5), wherein the input MOSFET is configured by a Fin type FET having two gates insulated from each other.
本発明によれば、入力電圧レベルに関わらず、ソースフォロアトランジスタの閾値電圧を一定に保つことが可能となり、理想的なソースフォロア動作を行うことが可能となる。
さらに、ＭＮ１を２つのゲートが切り離されたＦｉｎＦＥＴとすることにより、順バイアスとなるソース側のＰＮ接合から漏れる電流をなくすことができ、回路の校正時間に対する使用時間を長くすることが可能となる。これは、素子の微細化が進みＦｉｎ型ＦＥＴが使用される場合に、アナログ回路とディジタル回路を同一チップ上に形成する際に有効性を発揮する。
According to the present invention, the threshold voltage of the source follower transistor can be kept constant regardless of the input voltage level, and an ideal source follower operation can be performed.
Furthermore, by making MN1 a FinFET with two gates separated, it is possible to eliminate the current leaking from the source-side PN junction that is forward-biased, and it is possible to lengthen the usage time with respect to the circuit calibration time. . This is effective when an analog circuit and a digital circuit are formed on the same chip when the miniaturization of an element advances and a Fin-type FET is used.
以下第１ないし第４の実施形態を引用して本発明に係るソースフォロア増幅器を詳細に説明する。 Hereinafter, the source follower amplifier according to the present invention will be described in detail with reference to the first to fourth embodiments.
（第１の実施形態）
本発明で開示する、最も基本的な回路構成を図１に示す。
ここで、ＳＷ３、ＳＷ４はそれぞれスイッチ素子であり、Ｃ２は容量素子を示す。第３、４の参照電圧源Ｖｒｅｆ３、Ｖｒｅｆ４は、Ｖｒｅｆ３＜Ｖｒｅｆ４の関係にある。
(First embodiment)
The most basic circuit configuration disclosed in the present invention is shown in FIG.
Here, SW3, SW4 are switching elements each, C 2 represents the capacitance element. The third and fourth reference voltage sources V ref3 and V ref4 have a relationship of V ref3 <V ref4 .
図１の回路を動作させる場合は、まず、校正時間にＳＷ３、ＳＷ４を短絡し、Ｃ２を電圧（Ｖｒｅｆ３−Ｖｒｅｆ４）に充電する。
充電終了後、ＳＷ３、ＳＷ４を開放すると、この充電電圧が保持されたまま、ソースフォロア動作が可能となる。ここで、理想的なソースフォロアでは、ＶＯはＶｉに比例するため、図１の回路構成のように、ＭＮ１の基板ノード電圧ＶＢをＶｉ＋（Ｖｒｅｆ３−Ｖｒｅｆ４）に常に保つことによっても、図９に示す理想的な特性を実現可能となる。
When operating the circuit of Figure 1, first, short calibration time SW3, SW4, to charge C 2 to a voltage (V ref3 -V ref4).
If SW3 and SW4 are opened after the end of charging, the source follower operation can be performed while the charging voltage is maintained. Here, in an ideal source follower, V O is proportional to V i , so that the substrate node voltage V B of MN1 is always kept at V i + (V ref3 −V ref4 ) as in the circuit configuration of FIG. In this way, the ideal characteristics shown in FIG. 9 can be realized.
ただし、使用時間は、電圧（Ｖｒｅｆ３−Ｖｒｅｆ４）がＭＮ１のソース側のＰＮ接合を流れる漏れ電流によってＣ２を放電する時定数によって決定するため、適当な周期で校正を繰り返す必要がある。 However, usage time, to determine the time constant voltage (V ref3 -V ref4) for discharging the C 2 by the leakage current through the source-side PN junction of MN1, it is necessary to repeat the calibration at an appropriate period.
（第２の実施形態）
第１の実施形態を、さらに実際的な集積回路で実現する方法を第２の実施形態に示す。
図２に、ＳＷ３、ＳＷ４をＮチャンネルＭＯＳＦＥＴ ＭＮ５、ＭＮ６で実現する方法を示す。ＣＬＫは、校正時間中にハイレベルとなり、使用時間中にローレベルとなる。
(Second Embodiment)
A method for realizing the first embodiment with a more practical integrated circuit is shown in the second embodiment.
FIG. 2 shows a method of realizing SW3 and SW4 with N-channel MOSFETs MN5 and MN6. CLK goes high during calibration time and goes low during use time.
校正時間中は、Ｃ２は第１の実施形態と同様に充電がなされ、ＣＬＫがローレベルとなる使用時間中は、Ｃ２の充電電圧は保持される。ここで、充電電圧は、ＭＮ５の閾値電圧Ｖｔｈ，ＭＮ５だけ低下し、（Ｖｒｅｆ３−Ｖｒｅｆ４−Ｖｔｈ，ＭＮ５）となることが、理想スイッチを用いた図１の場合と異なる。
また、使用時間は、ＭＮ１のソースＰＮ接合のほかに、ＭＮ５及びＭＮ６を流れる漏れ電流によって制限を受ける。
During the calibration time, C 2 is charged in the same manner as in the first embodiment, and during the usage time in which CLK is at a low level, the charging voltage of C 2 is maintained. Here, the charging voltage is lowered by the threshold voltage Vth, MN5 of MN5 and becomes ( Vref3 - Vref4 - Vth, MN5 ), which is different from the case of FIG. 1 using an ideal switch.
Further, the usage time is limited by the leakage current flowing through MN5 and MN6 in addition to the source PN junction of MN1.
（第３の実施形態）
これら漏れ電流による使用時間の制限を緩和する方法を第３の実施形態に示す。
図３に示すように、図１、図２のＭＮ１に、図５に示すような、２つのゲート７０３、７０４が互いに絶縁された独立ダブルゲートＦｉｎ型ＦＥＴ７０８をＭＮ１’として適用する。そうすると、ＭＮ１の基板ノードから同ＭＮ１のソース側ＰＮ接合を流れていた漏れ電流を防ぐことが可能となり、使用時間を大幅に増やし、ＣＬＫの周波数を下げ、より低消費電力性が増大する。さらに、ＭＮ５も同様に独立ダブルゲートＦｉｎＦＥＴ ＭＮ５’とすることにより、ＭＮ５の基板ノードからの漏れ電流を防ぐことができる。
なお、ＭＮ５の基板ノードを接地電位に接続することによりＣ２の放電を防ぐ方法も考えられるが、この方法は、Ｃ２の充電電圧に対する制限を大きくする。第３の実施形態によれば、このような制限は受けない。
(Third embodiment)
A method for relaxing the limitation on the usage time due to these leakage currents is shown in the third embodiment.
As shown in FIG. 3, an independent double gate Fin type FET 708 in which two gates 703 and 704 are insulated from each other as shown in FIG. 5 is applied to MN1 of FIGS. 1 and 2 as MN1 ′. Then, it becomes possible to prevent the leakage current flowing from the substrate node of MN1 to the source side PN junction of MN1, greatly increasing the use time, lowering the frequency of CLK, and increasing the low power consumption. Furthermore, by using MN5 as an independent double gate FinFET MN5 ′, leakage current from the substrate node of MN5 can be prevented.
Although conceivable method of preventing discharge of C 2 by connecting to ground potential the substrate node of MN5, this method increases the limit on the charge voltage of C 2. According to the third embodiment, there is no such limitation.
（第４の実施形態）
本実施形態では、入力トランジスタの基板ノードと入力ノードの間の電圧を一定に保つための別法が開示される。
図４は、入力ノードと入力ＭＯＳＦＥＴの基板ノードの間に接続された抵抗として動作する素子９０１と、入力ＭＯＳＦＥＴの基板ノードに接続された第１の電流源９０２、並びに入力ノードに接続された第１の電流源とは同一の強さで極性の異なる第２の電流源９０３によって、入力ノードと入力ＭＯＳＦＥＴの基板ノードの間を一定電圧に保つ回路構成である。このような回路網を設けることによって、他の部位に影響を与えることなく、基板ノードと入力ノードの間の電圧を一定に保つことが可能となる。
(Fourth embodiment)
In the present embodiment, another method for keeping the voltage between the substrate node and the input node of the input transistor constant is disclosed.
FIG. 4 shows an element 901 operating as a resistor connected between an input node and a substrate node of the input MOSFET, a first current source 902 connected to the substrate node of the input MOSFET, and a first current source 902 connected to the input node. This is a circuit configuration in which a second current source 903 having the same strength and different polarity as that of the first current source maintains a constant voltage between the input node and the substrate node of the input MOSFET. By providing such a network, the voltage between the substrate node and the input node can be kept constant without affecting other parts.
（その他の実施形態）
なお、図５に示す独立ダブルゲートＦｉｎ型ＦＥＴは、ＳＯＩ基板を用いて作製することを仮定しているが、バルク基板を用いても作製可能であることは、当業者には理解される。
また、図１ないし図４の回路構成は、ＰチャンネルＦＥＴを用いて電圧の極性を反転することによって同様に実現可能であることは、当業者にとって自明である。
(Other embodiments)
Note that the independent double-gate Fin-type FET shown in FIG. 5 is assumed to be manufactured using an SOI substrate, but those skilled in the art will understand that it can also be manufactured using a bulk substrate.
It is obvious to those skilled in the art that the circuit configurations of FIGS. 1 to 4 can be similarly realized by inverting the voltage polarity using a P-channel FET.
Ｖｒｅｆ３とＶｒｅｆ４の組み合わせは、ＭＮ１、ＭＮ１’の閾値電圧をどれだけ下げるかによって決定されるが、Ｖｒｅｆ３をＶＤＤ、Ｖｒｅｆ４をＶＳＳと一致させることによって、回路構成上最も簡単に実現が可能となる。 The combination of V ref3 and V ref4 is determined by how much the threshold voltages of MN1 and MN1 ′ are lowered. By making V ref3 equal to V DD and V ref4 equal to V SS , it is the simplest in circuit configuration. Realization is possible.
（容量素子の実現方法と特性）
容量素子の大きさについては、クロックＣＬＫ１周期中に可能な使用時間と、様々な漏れ電流の大きさによって決定することは前述のとおりであるが、ＭＮ１すなわちバルクＭＯＳＦＥＴではなく、ＭＮ１’すなわち独立ダブルゲートＦｉｎ型ＦＥＴを用いることによって、Ｃ２をある程度大きく作っても過渡応答性を高めることができる。すなわち、動作時にＶｉから見える容量値は、ＭＮ１’の第２ゲートが決定しており、これは、バルクＭＯＳＦＥＴの基板ノードに寄生する容量よりも大幅に低減されるからである。
(Capacitance element realization method and characteristics)
As described above, the size of the capacitive element is determined by the usable time during the period of the clock CLK1 and the magnitude of various leakage currents. However, it is not MN1 or bulk MOSFET but MN1 ′ or independent double. by using the gate Fin-type FET, even when the C 2 made somewhat large it can be enhanced transient response. That is, the capacitance value seen from V i during operation is determined that the second gate of MN1 ', This is because is greatly reduced than the parasitic capacitance of the substrate node of a bulk MOSFET.
１０１ ソースフォロア増幅器を構成する電流源
７０１ 独立ダブルゲートＦｉｎ型ＦＥＴ
７０２ Ｎチャンネル独立ダブルゲートＦｉｎ型ＦＥＴの回路記号
７０３ 第１のゲート電極
７０４ 第２のゲート電極
７０５ 第１のゲートを構成する絶縁膜
７０６ 第２のゲートを構成する絶縁膜
７０７ チャンネルを構成する半導体薄板
７０８ ソース・ドレイン電極
７０９ 埋め込み酸化膜
７１０ シリコン基板
７１１ Ｐチャンネル独立ダブルゲートＦｉｎ型ＦＥＴ
９０１ 抵抗素子
９０２ 第１の電流源
９０３ 第１の電流源と同じ強さを持つ第２の電流源
Ｖｉ 入力電圧
ＶＯ 出力電圧
Ｖｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ３、Ｖｒｅｆ４ 一定の参照電圧源
ＭＮ１、ＭＮ２、ＭＮ５、ＭＮ６ ＮチャンネルＭＯＳＦＥＴ
ＭＮ１’、ＭＮ２’、ＭＮ５’、ＭＮ６’ ＮチャンネルＦｉｎ型ＦＥＴ
ＳＷ３、ＳＷ４ スイッチ素子
Ｃ２ 容量素子
ＣＬＫ クロック信号
ＶＤＤ、ＶＳＳ 高電圧源、低電圧源
101 Current source constituting source follower amplifier 701 Independent double gate Fin type FET
702 Circuit symbol of N-channel independent double gate Fin-type FET 703 First gate electrode 704 Second gate electrode 705 Insulating film constituting first gate 706 Insulating film constituting second gate 707 Semiconductor constituting channel Thin plate 708 Source / drain electrode 709 Embedded oxide film 710 Silicon substrate 711 P channel independent double gate Fin type FET
901 resistance element 902 the first current source 903 first second with the same intensity as the current source of the current source V i input voltage V O output voltage V ref0, V ref1, V ref3 , V ref4 constant reference voltage source MN1, MN2, MN5, MN6 N-channel MOSFET
MN1 ', MN2', MN5 ', MN6' N-channel Fin type FET
SW3, SW4 Switch element C 2 Capacitance element CLK Clock signal V DD , VSS High voltage source, Low voltage source
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