JP5582170B2 - 半導体装置および表示装置 - Google Patents
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Description
この駆動回路一体型表示装置は、有効表示部の周辺部(額縁)に水平駆動系や垂直駆動系が配置され、これら駆動系がポリシリコンTFTを用いて画素エリア部と共に同一基板上に一体的に形成される。
その中で、アモルファスシリコン(a−Si)をトランジスタの半導体層として用いるディスプレイでは、周辺にシリコン(Si)チップで構成した駆動回路を実装する必要があり、小型化(狭額縁化)には不利になってきている。
これらの問題を考察してみると、周辺回路にてその集積度を決めるパラメータの一つに、各配線間の接続を行なうコンタクト部分がある。コンタクト部分は、大きな回路規模を構成する際に必要な配線層(導電層)を増やせば増やすほど増えていくことになる。
図1において、EL1,EL2は電極を、ARCNT1、ARCNT2はコンタクト領域を示し、Cは最小コンタクトホールのサイズを、Mはレイヤー間の合わせズレを考慮した必要なマージンを示している。
図2は、走査線と信号線を、画素電極を用いて接続する方法に基づくコンタクト形成領域の例を示す平面図である。
図2においては、第1のコンタクト領域ARCNT11と第2のコンタクト領域ARCNT12とは重なり合う領域を有する。
しかしながら、この方法でも、(C+4×M)^2が必要となり大きな面積が必要となる。
この場合、同一のコンタクトホール内で3層以上のレイヤー間コンタクトを取ることが可能で、最も効率的にかつ最小面積で接続が行われる。
その結果、狭額縁で高精細までに対応できる駆動回路一体型表示装置を実現できる。
また、ガラス基板11の水平駆動回路13Dの配置位置の近傍の縁部にはデータ等の入力パッド20が形成されている。
絶縁基板に形成される回路群は、たとえば低温ポリシリコンTFTプロセスにより形成されている。すなわち、この駆動回路一体型表示装置10は、有効表示部の周辺部(額縁)に水平駆動系や垂直駆動系が配置され、これら駆動系がポリシリコンTFTを用いて画素エリア部と共に同一基板上に一体的に形成される。
2つの水平駆動回路13U、13Dにおいては、3つのデジタルデータを、サンプリングラッチ回路にそれぞれ格納し、一水平期間(H)中に共用のデジタルアナログ変換回路で3回アナログデータへの変換処理を行い、3つのアナログデータを水平期間内で時分割的に選択して信号ライン(信号線)に出力することによりRGBセレクタ方式を採用している。
そして、有効表示部12は、水平駆動回路13U,13D、並びに垂直駆動回路14により駆動される信号ラインおよび垂直走査ラインがマトリクス状に配線されている。
ここでは、図面の簡略化のために、3行(n−1行〜n+1行)4列(m−2列〜m+1列)の画素配列の場合を例に採って示している。
図5において、有効表示部12には、垂直走査ライン…,121n−1,121n,121n+1,…と、信号ライン…,122m−2,122m−1,122m,122m+1,…とがマトリクス状に配線され、それらの交点部分に単位画素123が配置されている。
液晶セルLCは、画素電極が薄膜トランジスタTFTのドレイン電極に接続され、対向電極が共通ライン124に接続されている。保持容量Csは、薄膜トランジスタTFTのドレイン電極と共通ライン124との間に接続されている。
共通ライン124には、たとえばガラス基板11に駆動回路等と一体的に形成されるVCOM回路21により所定の交流電圧がコモン電圧Vcomとして与えられる。
垂直駆動回路14は、たとえばシフトレジスタを含んで構成され、垂直クロックパルスVCK(図示せず)に同期して順次垂直選択パルスを発生して垂直走査ライン…,121n−1,121n,121n+1,…に与えることによって垂直走査を行う。
水平駆動回路13U、13Dは、水平クロックパルスHCK(図示せず)に同期して各転送段から順次シフトパルス(サンプリングパルス)を出力するシフトレジスタ群131U、131Dと、シフトレジスタ群131U,131Dから与えられるサンプリングパルスによりデジタル画像データを順次サンプリングしてラッチするサンプリングラッチ回路群と、サンプリングラッチ回路の各ラッチデータを線順次化する線順次化ラッチ回路群132U、132Dと、線順次化ラッチ回路群132U,132Dで線順次化されたデジタル画像データをアナログ画像信号に変換するデジタル/アナログ変換回路(DAC)群133U,133Dと、を有する。
なお、通常、DAC133U,133Dの出力段には、CMOSインバータ等からなるバッファが配置される。
また、電源回路16は、内部パネル電圧として負電圧であるVSS2(たとえば−1.9V)、VSS3(たとえば−3.8V)を生成してパネル内部の所定回路(インタフェース回路等)に供給する。
インタフェース回路17は、電源回路16がマスタクロックを用いずに内蔵の発振回路のクロックを補正した補正クロックに基づいて昇圧を行う構成の場合には、マスタクロックMCKの電源回路16への供給は行わないように構成可能である。あるいはインタフェース回路17から電源回路16へマスタクロックMCKの供給ラインをそのままで、電源回路16側でマスタクロックMCKを昇圧に使用しないように構成することも可能である。
次に、本実施形態に係る表示パネルの小型化(狭額縁化)を実現可能なコンタクト構造、すなわち、3層以上の配線(導電層)を接続する際に、最も効率的にかつ最小面積で接続を行える本実施形態に係る半導体装置のコンタクト構造について説明する。
本実施形態に係る半導体装置のコンタクト構造は、有効表示部12、有効表示部12の周辺回路である水平駆動回路13U,13D、垂直駆動回路13、データ処理回路(DATAPRC)15、電源回路(DC−DC)16、インタフェース回路(I/F)17、タイミングジェネレータ(TG)18、および基準電圧駆動回路(REFDRV)19等に適用される。
この例では、図6(A)中に破線で示すコンタクト領域ARCNT201において本実施形態に係るコンタクト構造が採用されている。
図6の例では、n=3であり、基板201上に3層の導電層202,203,204が積層して形成され、この3層の導電層202,203,204がコンタクトパターンを介して接続されている。なお、導電層202と導電層203間および基板201上には層間絶縁膜206が選択的に形成され、導電層203上および層間絶縁膜206上には層間絶縁膜207が選択的に形成されている。
図6の例では、コンタクトパターンCPTNが形成される一つの主コンタクト領域MCNT201には、最上層の導電層204を除く2(n−1)個の導電層202,203を接続する2(n−1)個の接続領域211,212を有している。
図6の例では、2(n−1)個の導電層202,203のうち基板201に対する積層方向(基板201の主面に対する法線方向)において第1層の導電層より上層の導電層203は、その終端部203Tがコンタクトパターン(コンタクト孔)CPTNの縁の一部に臨むように、形成されている(コンタクトパターンの縁の一部以上に存在しない領域を有するように形成されている)。この図の場合には、導電層203はコンタクト領域内の一部分を占有するのみの(または、コンタクトの縁部分の一部を占有していない)状態である。
図6の例は、導電層202,203は、第3層である導電層204によりコンタクトパターンCPTNに沿って電気的に接続されている。
図7(A),(B)は、図6の本実施形態に係るコンタクト構造を採用したコンタクト領域を拡大して示す図である。
図7の例においては、導電層204を除く、連続的に積層される2層の導電層202,203を一つのグループとして、このグループ内の2層のうち基板に対して下層側に形成された第1の導電層202と、上層側に形成された第2の導電層203とを接続するための1(n−1)個の副コンタクト領域SCNTが形成されている。
図7の例においては、導電層204を除く、2層(個)の導電層202,203の形成領域にわたる径Xを有する第1のコンタクト孔221と、第1のコンタクト孔221と連通して、径Yが第1のコンタクト孔221の径X(>Y)より小さく、第1の導電層202の表面に至る1(n−2)個の第2のコンタクト孔222と、を含む。
図7の例では、副コンタクト領域SCNTにおいて、グループの第2の導電層203は、上層面203S側が第1のコンタクト孔221に臨み、その一終端部203Tが第2のコンタクト孔222に臨むように形成されている。
図7の例においては、n層の最上層となる第n層の導電層204が第2のコンタクト孔222内の第1の導電層202から第2の導電層203の終端部203Tおよび第1のコンタクト孔221における第2の導電層面203Sに接続して上層に至るように形成されている。
図6および図7の例では、層間絶縁膜207の膜厚は、第3層の導電層204の膜厚より薄く形成されている。
図8において、図1および図2と同様に、Cは最小コンタクトホールのサイズを、Mはレイヤー間の合わせズレを考慮した必要なマージンを示している。
本実施形態によれば、図1の場合と比較すると、差し引き(C+2×M)×(2×M)分の領域が不要になり、微細化が可能になる。
通常、液晶表示装置の生産で使用されているgh線露光装置(最小線幅C:3μm、合わせマージンM:1.5μm)の仕様で検証すると、約33%の面積減少の効果がある。
なお、図9においては、理解を容易にするために、図6および図7と同様の構成部分は同一符号をもって表している。
図9の半導体装置200Aは、導電層204を除く、連続的に積層される2層の導電層202と導電層203、導電層203と導電層205をそれぞれ一つのグループとして、一方のグループ内の2層の導電層202,203のうち基板に対して下層側に形成された第1の導電層202と、上層側に形成された第2の導電層203とを接続するための第1の副コンタクト領域SCNT1、および他方のグループ内の2層の導電層203,205のうち基板に対して下層側に形成された第1の導電層203と、上層側に形成された第2の導電層205を接続するための第2の副コンタクト領域SCNT2が形成されている。
すなわち、図9の例では、2(n−1)個の副コンタクト領域が形成されている。
この複数の副コンタクト領域SCNT1,SCNT2は、主コンタクト領域内で基板201に対する積層方向と異なる方向にずらして並列的に形成されている。
図10において、図1、図2および図8と同様に、Cは最小コンタクトホールのサイズを、Mはレイヤー間の合わせズレを考慮した必要なマージンを示している。
PMOSトランジスタPT1のソース電極が電源電位VDDに接続され、NMOSトランジスタNT1のソース電極が基準電位VSS(たとえば接地電位)に接続され、PMOSトランジスタPT1のドレイン電極とNMOSトランジスタNT1のドレイン電極が接続され、その接続点によりCMOSインバータINV1の出力ノードND1が形成されている。また、PMOSトランジスタPT1のゲート電極とNMOSトランジスタNT1のゲート電極が信号入力ラインに共通に接続されている。
PMOSトランジスタPT2のソース電極が電源電位VDDに接続され、NMOSトランジスタNT2のソース電極が基準電位VSSに接続され、PMOSトランジスタPT2のドレイン電極とNMOSトランジスタNT2のドレイン電極が接続され、その接続点によりCMOSインバータINV2の出力ノードND2が形成されている。また、PMOSトランジスタPT2のゲート電極とNMOSトランジスタNT2のゲート電極がCMOSインバータINV1の出力ノードND1に共通に接続されている。
PMOSトランジスタPT3のソース電極が電源電位VDDに接続され、NMOSトランジスタNT3のソース電極が基準電位VSSに接続され、PMOSトランジスタPT3のドレイン電極とNMOSトランジスタNT3のドレイン電極が接続され、その接続点によりCMOSインバータINV3の出力ノードND3が形成されている。また、PMOSトランジスタPT3のゲート電極とNMOSトランジスタNT3のゲート電極がCMOSインバータINV3の出力ノードND2に共通に接続されている。
これに対して、CMOSインバータINV2の出力ノード(ドレイン電極)ND2とCMOSインバータINV3のPMOSトランジスタPT3のゲート電極とNMOSトランジスタNT3のゲート電極との接続は、本実施形態に係るコンタクト構造を採用して行われている。
図11(B)からも明らかなように、本実施形態に係るコンタクト構造を採用しない通常のコンタクト構成では3箇所のコンタクト領域が必要になるが、本実施形態に係るコンタクト構造を採用した場合、1箇所のコンタクト領域で形成可能となっている。
図13(A)〜(C)および図14(A),(B)は図6および図7の例の半導体装置の製造方法をより具体的に説明するための図である。
その後、所定の位置にフォトレジストを形成し(図示せず)、第1の導電層(電極)202をエッチング除去し、さらにレジストを剥離処理する。
エッチング除去は、たとえばSF6等のフッ素系ガスを用いたリアクティブ・イオン・エッチング(RIE)方法で1kWの電力投入を行う。
低温ポリシリコンLCDなどでは、前記a−Si膜にXeClエキシマレーザーを300mJ/cm2の強度で照射しp−Si膜とする。
その後、図示しないがCMOS回路を形成するために、前記p−Si膜に燐またはボロンを、イオンドーピング法を用いて注入し、その後450℃の条件にてアニール処理することにより、低抵抗のp−Si膜としている。ここでは、第2の導電層(電極)203として、前記低抵抗化したp−Si膜を用いている。
次に、第2の絶縁膜(たとえばSiNx)をP−CVD法を用いて400nm成膜する。
次に、第2の絶縁膜207と第1の絶縁膜206をエッチング除去(たとえばC4F8系のガスを用いたRIE法で3kWの電力投入を行う)する。ここでは、第1の導電層(電極)202および第2の導電層(電極)203と選択性のあるガスを用いる。
次に、所定の形状にレジストを形成し、エッチング除去(たとえばBCl3等の塩素系ガスを用いたRIE法で1kWの電力投入を行う)する。
その後、レジストを剥離除去し、本構成を完成する。
また、各電極は、層間絶縁膜のエッチングガスに対し選択性を有する材料を選ぶことが望ましい。
特に、使用する配線が多くなった場合に顕著な効果を発揮する。
受光素子321は、TFT、ダイオード等により形成される。
また、受光セル320の読み出し回路は、リセットTFT322、増幅TFT323、選択(読み出し)TFT324、キャパシタ325、およびノードND321を有している。
増幅TFT323のゲートがノードND321に接続され、ドレインが電源電位VDDに接続され、ソースが選択TFT324のドレインに接続されている。選択TFT324のゲートが第2の受光信号制御線332に接続され、ソースが対応する列に配線された受光信号線333に接続されている。
この増幅TFT323と選択TFT324により、いわゆるソースフォロワが形成されている。したがって、受光信号線333には電流源が接続される。この電流源は、本実施形態においては、たとえば受光信号処理回路に形成される。
また、キャパシタ(受光信号蓄積容量)325がノードND321と基準電位VSSとの間に接続されている。
Claims (8)
- 基板上に4層以上のn層(nは4以上の正の整数)の導電層が積層して形成され、上記n層の導電層がコンタクト孔を介して接続された半導体装置であって、
上記コンタクト孔が形成される主コンタクト領域には、
上記n層の導電層のうち、連続的に積層される2層の導電層を一つのグループとして、当該グループ内の2層のうち基板に対する積層方向において下層側に形成された第1の導電層と、上層側に形成された第2の導電層とを接続するための(n−2)個の副コンタクト領域が形成され、
上記コンタクト孔は、上記コンタクト領域における最上層を除く(n−1)層の導電層の形成領域にわたる径を有する第1のコンタクト孔と、上記第1のコンタクト孔と連通して上記第1の導電層に至る(n−2)個の第2のコンタクト孔と、を含み、
上記第2の導電層は、上層面側が上記第1のコンタクト孔に臨み、その一終端部が上記第2のコンタクト孔に臨むように形成され、
複数の上記副コンタクト領域は、
上記主コンタクト領域内で上記基板に対する積層方向と異なる方向にずらして並列的に形成され、
上記第1の導電層の一終端部側と上記第2の導電層の一終端部側が層間絶縁膜を介して重なるように形成され、
上記第2の導電層の上記一終端部に隣接する上記第1の導電層における上記第2の導電層との非重なり領域において、上記第1の導電層の上層面側の一部が上記第2のコンタクト孔に臨むように形成され、
上記n層の最上層となる第n層の導電層が上記第2のコンタクト孔内の上記第1の導電層から上記第2の導電層の終端部および上記第1のコンタクト孔における当該第2の導電層面に接続して上層に至るように形成され、
上記基板に対する積層方向において下層側の第1のグループと上層側の第2のグループの少なくとも2つの上記グループを含み、
上記第1のグループの上層側となる第2の導電層と上記第2のグループの下層側となる第1の導電層が同一層の中間層として形成され、
上記第1のグループにおいて、上記第1の導電層の一終端部側と上記第2の導電層の一終端部側が層間絶縁膜を介して重なるように形成され、
上記第2のグループにおいて、上記第1の導電層の他終端部側と上記第2の導電層の一終端部側が層間絶縁膜を介して重なるように形成され、
上記最上層の第n層導電層は、上記第1のグループの第1の導電層から上記第2のグループの第2の導電層の少なくとも一部にかけて重なるように形成され、
上記第1のグループの上記第2の導電層の一終端部が臨む上記第1の導電層上に第2のコンタクト孔である第1の副コンタクト領域が形成され、
上記第2のグループの上記第2の導電層の一終端部が臨む上記第1の導電層上に第2のコンタクト孔である第2の副コンタクト領域が形成されている
半導体装置。 - 上記第1のグループの上層側となる第2の導電層と上記第2のグループの下層側となる第1の導電層を同一層で形成する上記中間層は、一終端部側が他終端部側より上層となるように段差部をもって形成され、
上記第2の副コンタクト領域は、上記第2のグループの第2の導電層の一終端部から上記段差部との間に形成されている
請求項1記載の半導体装置。 - 上記第1のグループの上記第1の導電層の一終端部と上記第2のグループの上記第2の導電層の一終端部は所定間隔の離間部分をおいて配置され、
上記同一層として形成される上記中間層は、上記離間部分を含むように、一終端部が上記第1のグループの第1の導電層の一終端部と重なり、他終端部が上記第2のグループの第2の導電層の一終端部と重なるように形成され、
上記主コンタクト領域は、
上記第1のグループの上記第1の導電層における上記中間層との非重なり領域、重なり領域、上記離間部分、上記第2のグループの上記中間層と当該第2のグループの上記第2の導電層との重なり領域、および非重なり領域にわたって形成されている
請求項1または2記載の半導体装置。 - 縦続接続された少なくとも2つのインバータを有し、
上記各インバータは、
導電型の異なる2つの電界効果トランジスタのドレイン電極同士およびゲート電極同士が接続され、
前段のインバータの各ドレイン電極と次段のインバータのゲート電極同士の接続ノードが接続され、
上記前段のインバータの各ドレイン電極および前記次段のインバータのゲート電極同士の接続ノードが、
上記第1のグループの下層側となる第1の導電層、上記中間層、上記第2のグループの上層側となる第2の導電層のいずれかで形成されている
請求項1から3のいずれか一に記載の半導体装置。 - 画素がマトリクス状に配置された表示部と、
上記表示部の周辺により形成された周辺回路と、が半導体装置を採用して一体的に形成され、
上記半導体装置は、
基板上に4層以上のn層(nは4以上の正の整数)の導電層が積層して形成され、上記n層の導電層がコンタクト孔を介して接続された半導体装置であって、
上記コンタクト孔が形成される主コンタクト領域には、
上記n層の導電層のうち、連続的に積層される2層の導電層を一つのグループとして、当該グループ内の2層のうち基板に対する積層方向において下層側に形成された第1の導電層と、上層側に形成された第2の導電層とを接続するための(n−2)個の副コンタクト領域が形成され、
上記コンタクト孔は、上記コンタクト領域における最上層を除く(n−1)層の導電層の形成領域にわたる径を有する第1のコンタクト孔と、上記第1のコンタクト孔と連通して上記第1の導電層に至る(n−2)個の第2のコンタクト孔と、を含み、
上記第2の導電層は、上層面側が上記第1のコンタクト孔に臨み、その一終端部が上記第2のコンタクト孔に臨むように形成され、
複数の上記副コンタクト領域は、
上記主コンタクト領域内で上記基板に対する積層方向と異なる方向にずらして並列的に形成され、
上記第1の導電層の一終端部側と上記第2の導電層の一終端部側が層間絶縁膜を介して重なるように形成され、
上記第2の導電層の上記一終端部に隣接する上記第1の導電層における上記第2の導電層との非重なり領域において、上記第1の導電層の上層面側の一部が上記第2のコンタクト孔に臨むように形成され、
上記n層の最上層となる第n層の導電層が上記第2のコンタクト孔内の上記第1の導電層から上記第2の導電層の終端部および上記第1のコンタクト孔における当該第2の導電層面に接続して上層に至るように形成され、
上記基板に対する積層方向において下層側の第1のグループと上層側の第2のグループの少なくとも2つの上記グループを含み、
上記第1のグループの上層側となる第2の導電層と上記第2のグループの下層側となる第1の導電層が同一層の中間層として形成され、
上記第1のグループにおいて、上記第1の導電層の一終端部側と上記第2の導電層の一終端部側が層間絶縁膜を介して重なるように形成され、
上記第2のグループにおいて、上記第1の導電層の他終端部側と上記第2の導電層の一終端部側が層間絶縁膜を介して重なるように形成され、
上記最上層の第n層導電層は、上記第1のグループの第1の導電層から上記第2のグループの第2の導電層の少なくとも一部にかけて重なるように形成され、
上記第1のグループの上記第2の導電層の一終端部が臨む上記第1の導電層上に第2のコンタクト孔である第1の副コンタクト領域が形成され、
上記第2のグループの上記第2の導電層の一終端部が臨む上記第1の導電層上に第2のコンタクト孔である第2の副コンタクト領域が形成されている
表示装置。 - 上記第1のグループの上層側となる第2の導電層と上記第2のグループの下層側となる第1の導電層を同一層で形成する上記中間層は、一終端部側が他終端部側より上層となるように段差部をもって形成され、
上記第2の副コンタクト領域は、上記第2のグループの第2の導電層の一終端部から上記段差部との間に形成されている
請求項5記載の表示装置。 - 上記第1のグループの上記第1の導電層の一終端部と上記第2のグループの上記第2の導電層の一終端部は所定間隔の離間部分をおいて配置され、
上記同一層として形成される上記中間層は、上記離間部分を含むように、一終端部が上記第1のグループの第1の導電層の一終端部と重なり、他終端部が上記第2のグループの第2の導電層の一終端部と重なるように形成され、
上記主コンタクト領域は、
上記第1のグループの上記第1の導電層における上記中間層との非重なり領域、重なり領域、上記離間部分、上記第2のグループの上記中間層と当該第2のグループの上記第2の導電層との重なり領域、および非重なり領域にわたって形成されている
請求項5または6記載の表示装置。 - 上記半導体装置は、
縦続接続された少なくとも2つのインバータを有し、
上記各インバータは、
導電型の異なる2つの電界効果トランジスタのドレイン電極同士およびゲート電極同士が接続され、
前段のインバータの各ドレイン電極と次段のインバータのゲート電極同士の接続ノードが接続され、
上記前段のインバータの各ドレイン電極および前記次段のインバータのゲート電極同士の接続ノードが、
上記第1のグループの下層側となる第1の導電層、上記中間層、上記第2のグループの上層側となる第2の導電層のいずれかで形成されている
請求項5から7のいずれか一に記載の表示装置。
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