JP5575162B2 - Current drive circuit - Google Patents

Description

本発明は、電流が供給されることによって発光する有機エレクトロルミネッセンス素子（以下、ＥＬ素子と称す。）や発光ダイオード（以下、ＬＥＤ素子と称す。）等を使用した電流駆動型表示装置のための電流駆動回路に関する。   The present invention relates to a current-driven display device using an organic electroluminescence element (hereinafter referred to as an EL element) or a light emitting diode (hereinafter referred to as an LED element) that emits light when supplied with a current. The present invention relates to a current driving circuit.

一般に、ＥＬ素子やＬＥＤ素子を用いた表示装置では、定電流駆動回路（定電流ドライバ）によって表示制御が行われる。従来の定電流駆動回路が下記特許文献１に開示されている。   Generally, in a display device using an EL element or an LED element, display control is performed by a constant current driving circuit (constant current driver). A conventional constant current drive circuit is disclosed in Patent Document 1 below.

特許文献１に開示された従来の定電流駆動回路では、制御電圧発生回路部と、表示素子を発光させるための複数の電流出力回路部とが設けられている。複数の電流出力回路部は、制御電圧発生回路部に対してそれぞれ並列に接続されている。これにより、制御電圧発生回路部内のＰ型ＭＯＳトランジスタと、各電流出力回路部内のＰ型ＭＯＳトランジスタとがカレントミラー回路を構成し、各電流出力回路部から定電流が出力されるようになっている。   In the conventional constant current drive circuit disclosed in Patent Document 1, a control voltage generation circuit unit and a plurality of current output circuit units for causing a display element to emit light are provided. The plurality of current output circuit units are respectively connected in parallel to the control voltage generation circuit unit. As a result, the P-type MOS transistor in the control voltage generation circuit unit and the P-type MOS transistor in each current output circuit unit constitute a current mirror circuit, and a constant current is output from each current output circuit unit. Yes.

特開２００４−１３０５３号公報JP 2004-13053 A

ところで、上述した従来の定電流駆動回路では、各電流出力回路部内のＰ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタのソースが、電源パッドから共通の配線（電源配線）を通して電源電位に接続されている。それゆえ、電源配線の抵抗成分による電圧降下のために、各電流出力回路部内のＰ型ＭＯＳトランジスタのソースには、同一の電源電位が供給されない。その結果、電源パッドから距離が離れた電流出力回路部ほど、Ｐ型ＭＯＳトランジスタのソース・ゲート間電圧ＶＧＳが低下し、出力電流が低下する。
また、上述した従来の定電流駆動回路内のＰ型ＭＯＳトランジスタの基板は、ソース同様に、電源パッドから共通の配線（電源配線）を通して電源電位に接続されている。それゆえ、電源パッドから距離が離れた電流出力回路部ほど、Ｐ型ＭＯＳトランジスタの基板電位が低下していく。したがって、基板バイアス効果により、電源パッドから距離が離れた電流出力回路部ほど、Ｐ型ＭＯＳトランジスタの閾値電圧が増加して出力電流が低下する。 By the way, in the conventional constant current driving circuit described above, the source of a P-type MOS (Metal Oxide Semiconductor) transistor in each current output circuit section is connected to a power supply potential from a power supply pad through a common wiring (power supply wiring). Therefore, the same power supply potential is not supplied to the source of the P-type MOS transistor in each current output circuit section due to a voltage drop due to the resistance component of the power supply wiring. As a result, the source / gate voltage VGS of the P-type MOS transistor decreases and the output current decreases as the current output circuit section is further away from the power supply pad.
Further, the substrate of the P-type MOS transistor in the above-described conventional constant current driving circuit is connected to the power supply potential from the power supply pad through the common wiring (power supply wiring) like the source. Therefore, the substrate potential of the P-type MOS transistor decreases as the current output circuit section is further away from the power supply pad. Therefore, due to the substrate bias effect, the threshold voltage of the P-type MOS transistor increases and the output current decreases as the current output circuit section is further away from the power supply pad.

上述したように、従来の定電流駆動回路は、電源パッドからの位置に応じて出力電流値が変動するため、実際には高精度の定電流出力を行うことができなかった。したがって、電源パッドから複数の電流出力回路部（電流出力用ＭＯＳトランジスタ）に対して共通の電源配線を設ける場合に、電源パッドからの距離に関わらず、各電流出力回路部から定電流が出力できるようにする電流駆動回路が望まれていた。   As described above, in the conventional constant current drive circuit, the output current value varies depending on the position from the power supply pad. Therefore, when a common power supply wiring is provided from the power supply pad to a plurality of current output circuit parts (current output MOS transistors), a constant current can be output from each current output circuit part regardless of the distance from the power supply pad. There has been a desire for a current drive circuit that does this.

本発明の第１の観点は、第１基準電位に設定された第１端子と、第２基準電位に設定された第２端子と、第３基準電位に設定された第３端子と、前記第１端子から引き出された第１配線に対してソース電極がそれぞれ並列に接続された複数のトランジスタ素子を含み、その複数のトランジスタ素子の各ゲート電極に与えられるゲート電位に応じて各トランジスタ素子からドレイン電流を出力する電流駆動部と、を備え、前記複数のトランジスタ素子の各々に対応する各基板が、前記第３端子から引き出された第３配線に接続され、前記第３配線は、前記第３端子が接続された端部とは反対側の端部が開放されており、前記第２端子から引き出された第２配線は、前記第２配線の抵抗成分よりも高い抵抗値である抵抗素子を介して、前記複数のトランジスタ素子の中で前記第１端子から最も遠隔の位置にあるトランジスタ素子のソース電極と接続されている電流駆動回路である。 According to a first aspect of the present invention, a first terminal set to a first reference potential, a second terminal set to a second reference potential, a third terminal set to a third reference potential, A plurality of transistor elements each having a source electrode connected in parallel to the first wiring drawn out from one terminal, and the drains from the transistor elements according to the gate potential applied to the gate electrodes of the plurality of transistor elements; comprising a current driving unit that outputs a current, and each substrate corresponding to each of the plurality of transistor elements is connected to the third wiring drawn out from the third terminal, the third wiring, the third The end portion opposite to the end portion to which the terminal is connected is opened, and the second wiring drawn from the second terminal is a resistance element having a resistance value higher than the resistance component of the second wiring. Via the plurality of A current drive circuit connected to the source electrode of the transistor elements in the most remote position from the first terminal in the transistor element.

この発明によれば、電流駆動部の各トランジスタ素子の基板電位は、第１端子からの距離にかかわらず一定となるので、基板バイアス効果が発生せず、第１端子から離れた位置にあるトランジスタ素子の出力電流（ドレイン電流）の低下が抑制される。   According to the present invention, since the substrate potential of each transistor element of the current driver is constant regardless of the distance from the first terminal, the substrate bias effect does not occur and the transistor is located away from the first terminal. A decrease in the output current (drain current) of the element is suppressed.

本発明によれば、電源パッドからの距離に関わらず、各トランジスタ素子が生成する出力電流のばらつきが少ない。したがって、その出力電流によって発光する発光素子の発光ばらつきが低減される。   According to the present invention, the variation in output current generated by each transistor element is small regardless of the distance from the power supply pad. Accordingly, variation in light emission of the light emitting element that emits light by the output current is reduced.

第１の実施形態に係る電流駆動回路の回路構成を示す図である。It is a figure which shows the circuit structure of the current drive circuit which concerns on 1st Embodiment. 第１の実施形態における電流駆動部の回路図である。FIG. 3 is a circuit diagram of a current driver in the first embodiment. 従来の電流駆動部の回路（参照回路）の回路図である。It is a circuit diagram of the circuit (reference circuit) of the conventional current drive part. 第２の実施形態における電流駆動部の回路図である。It is a circuit diagram of the current drive part in 2nd Embodiment. 第３の実施形態に係る電流駆動回路内の電流駆動部の回路構成を示す図である。It is a figure which shows the circuit structure of the current drive part in the current drive circuit which concerns on 3rd Embodiment. 第４の実施形態に係る電流駆動回路の構造を示す断面図である。It is sectional drawing which shows the structure of the current drive circuit which concerns on 4th Embodiment. 第５の実施形態に係る電流駆動回路における電流駆動部の回路図である。FIG. 10 is a circuit diagram of a current driver in a current driver circuit according to a fifth embodiment. 第５の実施形態に係る電流駆動回路の効果を説明するための図である。It is a figure for demonstrating the effect of the current drive circuit which concerns on 5th Embodiment. 第６の実施形態に係る電流駆動回路内の電流駆動部の回路図である。It is a circuit diagram of the current drive part in the current drive circuit concerning a 6th embodiment. 第７の実施形態に係る電流駆動回路における電流駆動部の回路図である。It is a circuit diagram of the current drive part in the current drive circuit concerning a 7th embodiment. 第７の実施形態に係る電流駆動回路内の基本回路部および電位設定部のＩＣ上のレイアウト例を示す図である。It is a figure which shows the example of a layout on IC of the basic circuit part and electric potential setting part in the current drive circuit which concerns on 7th Embodiment. 第７の実施形態に係る電流駆動回路の電流出力特性を示す図である。It is a figure which shows the current output characteristic of the current drive circuit which concerns on 7th Embodiment. 第８の実施形態に係る電流駆動回路における電流駆動部の回路図である。It is a circuit diagram of the current drive part in the current drive circuit which concerns on 8th Embodiment. 第８の実施形態に係る電流駆動回路内の基本回路部および電位設定部のＩＣ上のレイアウト例を示す図である。It is a figure which shows the example of a layout on IC of the basic circuit part in the current drive circuit which concerns on 8th Embodiment, and a potential setting part. 第８の実施形態に係る電流駆動回路の電流出力特性を示す図である。It is a figure which shows the current output characteristic of the current drive circuit which concerns on 8th Embodiment. 第９の実施形態に係る電流駆動回路における電流駆動部の回路図である。It is a circuit diagram of the current drive unit in the current drive circuit according to the ninth embodiment.

以下、本発明の複数の実施形態について説明する。各実施形態に係る電流駆動回路は、複数のパッド（入出力端子）を備えた集積回路（ＩＣ；Integrated Circuit）上に実装される。   Hereinafter, a plurality of embodiments of the present invention will be described. The current drive circuit according to each embodiment is mounted on an integrated circuit (IC) having a plurality of pads (input / output terminals).

＜第１の実施形態＞
本発明の電流駆動回路の第１の実施形態について、図１および図２を参照して説明する。 <First Embodiment>
A first embodiment of a current drive circuit of the present invention will be described with reference to FIGS.

（電流駆動回路の構成）
先ず、本実施形態に係る電流駆動回路１の構成について説明する。 (Configuration of current drive circuit)
First, the configuration of the current drive circuit 1 according to the present embodiment will be described.

図１は、本実施形態に係る電流駆動回路１の回路構成を示す図である。このような電流駆動回路１がＩＣ上に実装される。   FIG. 1 is a diagram showing a circuit configuration of a current drive circuit 1 according to the present embodiment. Such a current drive circuit 1 is mounted on the IC.

図１おいて、実施形態に係る電流駆動回路１は、基準電圧発生回路部２と、発光素子（Ｄ１，Ｄ２，Ｄ３，…，Ｄｍ）に対して定電流を出力するための電流駆動部３とを含む。基準電圧発生回路部２は、電流駆動部３の出力電流の大きさを制御するためのバイアス電位ＶＢＩＡＳを生成する。発光素子（Ｄ１，Ｄ２，Ｄ３，…，Ｄｍ）は、たとえばＥＬ素子あるいはＬＥＤ素子等の電流発光素子である。   In FIG. 1, a current drive circuit 1 according to the embodiment includes a reference voltage generation circuit unit 2 and a current drive unit 3 for outputting a constant current to the light emitting elements (D1, D2, D3,..., Dm). Including. The reference voltage generation circuit unit 2 generates a bias potential VBIAS for controlling the magnitude of the output current of the current drive unit 3. The light emitting elements (D1, D2, D3,..., Dm) are current light emitting elements such as EL elements or LED elements.

電流駆動部３の中には、各発光素子（Ｄ１，Ｄ２，Ｄ３，…，Ｄｍ）を個別に発光させるための電流を出力する駆動セル（ＤＣ）（１０，２０，３０，…，ｍ０）が設けられている。駆動セル（１０，２０，３０，…，ｍ０）は、各発光素子（Ｄ１，Ｄ２，Ｄ３，…，Ｄｍ）に対する電流（Ｉｄ１，Ｉｄ２，Ｉｄ３，…，Ｉｄｍ）を出力する。   In the current driver 3, a driving cell (DC) (10, 20, 30,..., M0) that outputs a current for causing each light emitting element (D1, D2, D3,..., Dm) to emit light individually. Is provided. The drive cells (10, 20, 30,..., M0) output currents (Id1, Id2, Id3,..., Idm) for the respective light emitting elements (D1, D2, D3,..., Dm).

電流駆動部３は、電源電位ＶＤＤ（第１基準電位）が与えられるパッドＰ１（第１端子）、電位ＶＤＤ２（第２基準電位）が与えられるパッドＰ２（第２端子）に接続されている。電流駆動部３は、発光素子（Ｄ１，Ｄ２，Ｄ３，…，Ｄｍ）のアノードと接続されている。発光素子（Ｄ１，Ｄ２，Ｄ３，…，Ｄｍ）のカソードは、接地電位ＧＮＤが与えられるパッドＰ０と接続されている。   The current driver 3 is connected to a pad P1 (first terminal) to which a power supply potential VDD (first reference potential) is applied and a pad P2 (second terminal) to which a potential VDD2 (second reference potential) is applied. The current driver 3 is connected to the anode of the light emitting elements (D1, D2, D3,..., Dm). The cathodes of the light emitting elements (D1, D2, D3,..., Dm) are connected to a pad P0 to which a ground potential GND is applied.

駆動セル（１０，２０，３０，…，ｍ０）は、個別に入力されるＰＷＭ(Pulse Width Modulation)信号（ＰＷＭ１，ＰＷＭ２，ＰＷＭ３，…，ＰＷＭｍ）に応じて、対応する電流（Ｉｄ１，Ｉｄ２，Ｉｄ３，…，Ｉｄｍ）の出力を活性化または非活性化（オンまたはオフ）させる。   The drive cells (10, 20, 30,..., M0) correspond to currents (Id1, Id2, Id2, Id2, and PWMm) that are individually input according to PWM (Pulse Width Modulation) signals (PWM1, PWM2, PWM3,..., PWMm). The output of Id3,..., Idm) is activated or deactivated (on or off).

図２は、電流駆動部３の回路図である。   FIG. 2 is a circuit diagram of the current driver 3.

図２に示すように、各駆動セル（１０，２０，３０，…，ｍ０）は、それぞれ２つのＰ型ＭＯＳトランジスタを備えている。図２において、たとえばパッドＰ１に最も近い駆動セル１０は、２つのＰ型ＭＯＳトランジスタＱ１１，Ｑ１２を備え、パッドＰ１に最も遠い駆動セルｍ０は、２つのＰ型ＭＯＳトランジスタＱｍ１，Ｑｍ２を備えている。   As shown in FIG. 2, each drive cell (10, 20, 30,..., M0) includes two P-type MOS transistors. In FIG. 2, for example, the drive cell 10 closest to the pad P1 includes two P-type MOS transistors Q11 and Q12, and the drive cell m0 farthest from the pad P1 includes two P-type MOS transistors Qm1 and Qm2. .

パッドＰ１（電源電位ＶＤＤ）から引き出されている配線Ｌ１（第１配線）には、複数の抵抗成分（Ｒ１１，Ｒ１２，…，Ｒ１ｍ）が寄生抵抗として直列に存在する。パッドＰ２（電位ＶＤＤ２）から引き出されている配線Ｌ２（第２配線）には、複数の抵抗成分（Ｒ２１，Ｒ２２，…，Ｒ２ｍ）が寄生抵抗として直列に存在し、パッドＰ２に対して他端は開放されているか、または高インピーダンスとなっている。   In the wiring L1 (first wiring) drawn from the pad P1 (power supply potential VDD), a plurality of resistance components (R11, R12,..., R1m) exist in series as parasitic resistances. The wiring L2 (second wiring) drawn from the pad P2 (potential VDD2) has a plurality of resistance components (R21, R22,..., R2m) in series as parasitic resistances, and the other end with respect to the pad P2. Is open or high impedance.

各駆動セル（１０，２０，３０，…，ｍ０）において、一方のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のドレイン電極は、他方のＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のソース電極とそれぞれ接続される。Ｐ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のドレイン電極は、各駆動セルに対応する発光素子（Ｄ１，Ｄ２，Ｄ３，…，Ｄｍ）のアノードとそれぞれ接続されている。   In each drive cell (10, 20, 30,..., M0), the drain electrode of one P-type MOS transistor (Q11, Q21,..., Qm1) is the other P-type MOS transistor (Q12, Q22,..., Qm2). ) Source electrode. The drain electrodes of the P-type MOS transistors (Q12, Q22,..., Qm2) are connected to the anodes of the light emitting elements (D1, D2, D3,..., Dm) corresponding to the respective drive cells.

図１に示すように、基準電圧発生回路部２は、電源電位ＶＤＤおよび接地電位ＧＮＤと接続されている。基準電圧発生回路部２の中には、Ｐ型ＭＯＳトランジスタＱ１，Ｑ２および演算増幅回路ＯＰ１が設けられている。   As shown in FIG. 1, the reference voltage generation circuit unit 2 is connected to the power supply potential VDD and the ground potential GND. In the reference voltage generation circuit unit 2, P-type MOS transistors Q1 and Q2 and an operational amplifier circuit OP1 are provided.

Ｐ型ＭＯＳトランジスタＱ１は、各駆動セル（１０，２０，…，ｍ０）内のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）と同一もしくは比例関係のディメンジョンを有する。   The P-type MOS transistor Q1 has the same or proportional dimensions as the P-type MOS transistors (Q11, Q21,..., Qm1) in each drive cell (10, 20,..., M0).

演算増幅回路ＯＰ１は、参照電圧ＶｒｅｆおよびＰ型ＭＯＳトランジスタＱ２のドレイン出力電位を入力し、バイアス電位ＶＢＩＡＳを出力する。このバイアス電位ＶＢＩＡＳがＰ型ＭＯＳトランジスタＱ１に供給されると共に、各駆動セル（１０，２０，…，ｍ０）内のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のゲート電極に共通して与えられることで、カレントミラー回路を形成する。   The operational amplifier circuit OP1 receives the reference voltage Vref and the drain output potential of the P-type MOS transistor Q2, and outputs the bias potential VBIAS. This bias potential VBIAS is supplied to the P-type MOS transistor Q1, and is shared by the gate electrodes of the P-type MOS transistors (Q11, Q21,..., Qm1) in each drive cell (10, 20,..., M0). Given this, a current mirror circuit is formed.

Ｐ型ＭＯＳトランジスタＱ１のドレイン電極には、Ｐ型ＭＯＳトランジスタＱ２のソース電極が接続され、Ｐ型ＭＯＳトランジスタＱ２のドレイン電極には、抵抗成分Ｒｐが接続されている。   The source electrode of the P-type MOS transistor Q2 is connected to the drain electrode of the P-type MOS transistor Q1, and the resistance component Rp is connected to the drain electrode of the P-type MOS transistor Q2.

演算増幅回路ＯＰ１は、参照電圧Ｖｒｅｆ（演算増幅回路ＯＰ１の反転入力端子の電位）と抵抗Ｒ１の電位（演算増幅回路ＯＰ１の非反転入力端子の電位）が等しくなるようにバイアス電位ＶＢＩＡＳを制御するため、Ｐ型ＭＯＳトランジスタＱ１の出力電流Ｉｒｅｆは、参照電圧Ｖｒｅｆおよび抵抗成分Ｒｐの抵抗値によって決まる一定の値に維持される。   The operational amplifier circuit OP1 controls the bias potential VBIAS so that the reference voltage Vref (the potential of the inverting input terminal of the operational amplifier circuit OP1) and the potential of the resistor R1 (the potential of the non-inverting input terminal of the operational amplifier circuit OP1) are equal. Therefore, the output current Iref of the P-type MOS transistor Q1 is maintained at a constant value determined by the reference voltage Vref and the resistance value of the resistance component Rp.

また、上記したようにＰ型ＭＯＳトランジスタＱ１と、各駆動セル（１０，２０，…，ｍ０）内のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）とは、カレントミラー回路を形成するため、駆動セル（１０，２０，…，ｍ０）の各出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）は、Ｐ型ＭＯＳトランジスタＱ１のドレインからの出力電流Ｉｒｅｆと同等もしくは比例関係となって、電源配線による電圧降下を考慮しない場合には、ほぼ一定に維持される。
（参照回路の説明）
次に、本実施形態に係る電流駆動回路１の構成上の特徴を明確とする目的のために、従来から知られている電流駆動回路の電流駆動部の回路（以下、参照回路）の構成を説明する。 Further, as described above, the P-type MOS transistor Q1 and the P-type MOS transistors (Q11, Q21,..., Qm1) in each drive cell (10, 20,..., M0) form a current mirror circuit. , Each output current (Id1, Id2,..., Idm) of the drive cell (10, 20,..., M0) is equal to or proportional to the output current Iref from the drain of the P-type MOS transistor Q1, and the power supply wiring When the voltage drop due to is not taken into account, the voltage drop is maintained almost constant.
(Description of reference circuit)
Next, for the purpose of clarifying the structural characteristics of the current drive circuit 1 according to the present embodiment, the configuration of a circuit (hereinafter referred to as a reference circuit) of a current drive unit of a conventionally known current drive circuit is described. explain.

図３は、参照回路の回路図である。この参照回路では、各駆動セル内のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のソース電極と、各駆動セル内の２つのＰ型ＭＯＳトランジスタ（たとえばＱ１１とＱ１２）の基板とが、パッドＰ１（電源電位ＶＤＤ）から引き出されている配線Ｌ１上の共通のノードに接続されている点で、前述した電流駆動部３と異なる。   FIG. 3 is a circuit diagram of the reference circuit. In this reference circuit, the source electrodes of the P-type MOS transistors (Q11, Q21,..., Qm1) in each drive cell and the substrates of the two P-type MOS transistors (for example, Q11 and Q12) in each drive cell are: This is different from the above-described current driver 3 in that it is connected to a common node on the wiring L1 drawn from the pad P1 (power supply potential VDD).

参照回路上における抵抗成分Ｒ１１,Ｒ１２,…，Ｒ１ｍは、電源配線Ｌ１に存在する寄生抵抗である。この寄生抵抗による電圧降下のために、参照回路では、ＩＣ基板上でパッドＰ１に近い駆動セルから遠い駆動セルにかけて、駆動セル内のＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のソース電位が低下するため、ソース・ゲート間電圧ＶＧＳが低下する。   Resistance components R11, R12,..., R1m on the reference circuit are parasitic resistances existing in the power supply line L1. Due to the voltage drop due to the parasitic resistance, in the reference circuit, the source potential of the P-type MOS transistors (Q12, Q22,..., Qm2) in the drive cell extends from the drive cell close to the pad P1 to the drive cell on the IC substrate. Decreases, the source-gate voltage VGS decreases.

具体的には、参照回路において、パッドＰ１に近い駆動セルから遠い駆動セルにかけて、Ｐ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のソース電位（Ｐｓ１，Ｐｓ２，…，Ｐｓｍ）は、下式（１）〜（３）に示すように低下する。
Ｐｓ１＝ＶＤＤ−Ｒ１１×（Ｉｄ１＋Ｉｄ２＋…＋Ｉｄｍ） …（１）
Ｐｓ２＝ＶＤＤ−Ｒ１１×（Ｉｄ１＋Ｉｄ２＋…＋Ｉｄｍ）
−Ｒ１２×（Ｉｄ２＋Ｉｄ３＋…＋Ｉｄｍ） …（２）
…
Ｐｓｍ＝ＶＤＤ−Ｒ１１×（Ｉｄ１＋Ｉｄ２＋…＋Ｉｄｍ）
−Ｒ１２×（Ｉｄ２＋Ｉｄ３＋…＋Ｉｄｍ）−…
−Ｒ１ｍ×Ｉｄｍ …（３）
また、参照回路内の各駆動セルにおいて、Ｐ型ＭＯＳトランジスタのソース電極と基板とは、共に、パッドＰ１（電源電位ＶＤＤ）からの電源配線に接続されている。それゆえ、ＩＣ基板上でパッドＰ１に近い駆動セルから遠い駆動セルにかけて、Ｐ型ＭＯＳトランジスタの基板電位が低下していく。したがって、基板バイアス効果により、パッドＰ１から距離が離れた駆動セル内のＰ型ＭＯＳトランジスタほど閾値電圧が増加する。 Specifically, in the reference circuit, the source potentials (Ps1, Ps2,..., Psm) of the P-type MOS transistors (Q11, Q21,..., Qm1) from the drive cell close to the pad P1 to the drive cells far from the pad P1 It decreases as shown in (1) to (3).
Ps1 = VDD−R11 × (Id1 + Id2 +... + Idm) (1)
Ps2 = VDD−R11 × (Id1 + Id2 +... + Idm)
−R12 × (Id2 + Id3 +... + Idm) (2)
...
Psm = VDD−R11 × (Id1 + Id2 +... + Idm)
−R12 × (Id2 + Id3 +... + Idm) −
-R1m × Idm (3)
In each drive cell in the reference circuit, the source electrode of the P-type MOS transistor and the substrate are both connected to the power supply wiring from the pad P1 (power supply potential VDD). Therefore, the substrate potential of the P-type MOS transistor decreases from the driving cell close to the pad P1 to the driving cell far from the pad P1 on the IC substrate. Therefore, due to the substrate bias effect, the threshold voltage increases as the P-type MOS transistor in the drive cell is further away from the pad P1.

このように、図３に示した参照回路では、ＩＣ基板上でパッドＰ１から近い駆動セルから遠い駆動セルにかけて、出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）が順に低下してしまい、カレントミラー回路を形成しているにもかかわらず、実際には定電流を出力することができない。   As described above, in the reference circuit shown in FIG. 3, the output current (Id1, Id2,..., Idm) decreases in order from the driving cell near the pad P1 to the driving cell far from the pad P1 on the IC substrate. In spite of forming the current, a constant current cannot actually be output.

（電流駆動回路１の動作）
次に、実施形態に係る電流駆動回路１の動作を説明する。 (Operation of current drive circuit 1)
Next, the operation of the current drive circuit 1 according to the embodiment will be described.

図２に示すように、本実施形態における電流駆動部３が参照回路（図３）と構成上異なる点は、各駆動セル内のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のソース電極と、各駆動セル内の２つのＰ型ＭＯＳトランジスタ（たとえばＱ１１とＱ１２）の基板とに対して、それぞれ別個に電位を設定することにある。また、パッドＰ２から引き出されている配線Ｌ２の一端は開放端（高インピーダンス）となっているため、抵抗成分Ｒ２１，Ｒ２２，…，Ｒ２ｍには電流が流れず、各駆動セル内の２つのＰ型ＭＯＳトランジスタ（たとえばＱ１１とＱ１２）の基板電位は、共通の電位ＶＤＤ２となる。   As shown in FIG. 2, the current drive unit 3 in this embodiment differs from the reference circuit (FIG. 3) in configuration in that the source electrode of the P-type MOS transistors (Q11, Q21,..., Qm1) in each drive cell. In addition, a potential is set separately for the substrates of the two P-type MOS transistors (for example, Q11 and Q12) in each drive cell. Further, since one end of the wiring L2 drawn from the pad P2 is an open end (high impedance), no current flows through the resistance components R21, R22,..., R2m, and two P in each drive cell. The substrate potential of the type MOS transistors (for example, Q11 and Q12) is the common potential VDD2.

一方、パッドＰ１から引き出されている電源配線Ｌ１は、各駆動セルからの出力電流が流れるため、本実施形態に係る電流駆動回路１は、配線Ｌ１上の抵抗成分Ｒ１１，Ｒ１２，…，Ｒ１ｍによる電圧降下が発生する点では参照回路と同様である。しかしながら、パッドＰ１から駆動セルまでの距離にかかわらず、駆動セル内のＰ型ＭＯＳトランジスタの基板電位の変動がないため、基板バイアス効果が発生しない。そのため、本実施形態に係る電流駆動回路１は、基板バイアス効果が生ずる参照回路よりも、各駆動セルからの出力電流の変動が少ない。   On the other hand, since the output current from each drive cell flows through the power supply line L1 drawn from the pad P1, the current drive circuit 1 according to the present embodiment uses the resistance components R11, R12,..., R1m on the line L1. It is the same as the reference circuit in that a voltage drop occurs. However, regardless of the distance from the pad P1 to the driving cell, there is no change in the substrate potential of the P-type MOS transistor in the driving cell, so that the substrate bias effect does not occur. Therefore, the current drive circuit 1 according to the present embodiment has less variation in output current from each drive cell than the reference circuit in which the substrate bias effect occurs.

以上説明したように、本実施形態に係る電流駆動回路によれば、電流駆動部３において、パッドＰ１（電源電位ＶＤＤ）から各駆動セルまでの距離にかかわらず、駆動セル内のＰ型ＭＯＳトランジスタの基板電位が共通となるように、電源電位ＶＤＤの配線とは別に基板電位を設定するための配線を設けたため、基板バイアス効果が発生せず、各発光素子に対する電流出力特性が改善される。   As described above, according to the current drive circuit according to the present embodiment, in the current drive unit 3, the P-type MOS transistor in the drive cell regardless of the distance from the pad P1 (power supply potential VDD) to each drive cell. Since the wiring for setting the substrate potential is provided separately from the wiring of the power supply potential VDD so that the substrate potentials of the two are common, the substrate bias effect does not occur and the current output characteristics for each light emitting element are improved.

なお、電位ＶＤＤ２は電源電位ＶＤＤと同電位でもよく、その場合には、配線Ｌ２をパッドＰ１近辺で分岐して設けることができ、パッドＰ２が不要となる。   Note that the potential VDD2 may be the same as the power supply potential VDD. In this case, the wiring L2 can be provided in the vicinity of the pad P1, and the pad P2 becomes unnecessary.

＜第２の実施形態＞
第２の実施形態以降の各実施形態に係る電流駆動回路は、図１に示した電流駆動回路１と電流駆動部のみが異なる。したがって、第２の実施形態以降の各実施形態では、電流駆動部についてのみ説明する。 <Second Embodiment>
The current drive circuits according to the second and subsequent embodiments are different from the current drive circuit 1 shown in FIG. 1 only in the current drive unit. Therefore, in each of the embodiments after the second embodiment, only the current driver will be described.

図４は、本実施形態における電流駆動部３ａを示す回路図である。この電流駆動部３ａは、第１の実施形態における電流駆動部３と比較して、配線Ｌ１と配線Ｌ２とが、パッドＰ１（電源電位ＶＤＤ）から最も遠隔の位置にあるＰ型ＭＯＳトランジスタＱｍ１において接続している点で異なる。   FIG. 4 is a circuit diagram showing the current driver 3a in the present embodiment. This current driver 3a is different from the current driver 3 in the first embodiment in the P-type MOS transistor Qm1 in which the wiring L1 and the wiring L2 are located farthest from the pad P1 (power supply potential VDD). Different in connection.

（電流駆動部の構成）
先ず、本実施形態における電流駆動部３ａの構成ついて、図４を参照して説明する。
図４に示すように、配線Ｌ１および配線Ｌ２は、パッドＰ１に最も遠い位置で抵抗成分Ｒｓ１を介して接続される。また、本実施形態における電流駆動部３ａは、前述の電流駆動部３と異なり、配線Ｌ２に微小の電流を流すことを意図しているため、配線Ｌ２上の抵抗成分は、直列抵抗分としてある程度大きな値であることが好ましい。 (Configuration of current drive unit)
First, the configuration of the current driver 3a in the present embodiment will be described with reference to FIG.
As shown in FIG. 4, the wiring L1 and the wiring L2 are connected via the resistance component Rs1 at a position farthest from the pad P1. In addition, unlike the current drive unit 3 described above, the current drive unit 3a in the present embodiment is intended to cause a very small current to flow through the wiring L2, so that the resistance component on the wiring L2 is a certain amount of series resistance. A large value is preferred.

図４に示すように、パッドＰ１（電源電位ＶＤＤ）から引き出されている配線Ｌ１には、複数の抵抗成分（Ｒ１１，Ｒ１２，…，Ｒ１ｍ）が寄生抵抗として直列に存在する。すなわち、回路構成上、各駆動セルのＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のソース電極は、隣接する抵抗成分間のノードにおいて配線Ｌ１に接続される。たとえば、配線Ｌ１上において、抵抗成分Ｒ１１と抵抗成分Ｒ１２との間には、Ｐ型ＭＯＳトランジスタＱ１１のソース電極が接続され、抵抗成分Ｒ１２と抵抗成分Ｒ１３との間には、Ｐ型ＭＯＳトランジスタＱ２１のソース電極が接続される。   As shown in FIG. 4, a plurality of resistance components (R11, R12,..., R1m) are present in series as parasitic resistances in the wiring L1 drawn from the pad P1 (power supply potential VDD). That is, due to the circuit configuration, the source electrode of the P-type MOS transistor (Q11, Q21,..., Qm1) of each drive cell is connected to the wiring L1 at a node between adjacent resistance components. For example, the source electrode of the P-type MOS transistor Q11 is connected between the resistance component R11 and the resistance component R12 on the wiring L1, and the P-type MOS transistor Q21 is connected between the resistance component R12 and the resistance component R13. Source electrodes are connected.

同様に、各駆動セルの２つのＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１およびＱ１２，Ｑ２２，…，Ｑｍ２）の基板は、隣接する抵抗成分間のノードにおいて配線Ｌ２に接続される。たとえば、配線Ｌ２上において、抵抗成分Ｒ２１と抵抗成分Ｒ２２との間には、Ｐ型ＭＯＳトランジスタＱ１１およびＱ１２の基板が接続され、抵抗成分Ｒ２２と抵抗成分Ｒ２３との間には、Ｐ型ＭＯＳトランジスタＱ２１およびＱ２２の基板が接続される。   Similarly, the substrates of the two P-type MOS transistors (Q11, Q21,..., Qm1 and Q12, Q22,..., Qm2) of each drive cell are connected to the wiring L2 at a node between adjacent resistance components. For example, on wiring L2, a substrate of P-type MOS transistors Q11 and Q12 is connected between resistance component R21 and resistance component R22, and a P-type MOS transistor is connected between resistance component R22 and resistance component R23. The substrates of Q21 and Q22 are connected.

そして、この電流駆動部３ａでは、パッドＰ１から駆動セルまでの距離にかかわらず各駆動セル内のすべてのＰ型ＭＯＳトランジスタの基板電位を極力一定とするために、パッドＰ２（電位ＶＤＤ２）から引き出されている配線Ｌ２を流れる電流Ｉｓ１が微小となるように、配線Ｌ２上に配置された各抵抗成分の値を設定する。   In this current driver 3a, the substrate potential of all P-type MOS transistors in each drive cell is drawn from the pad P2 (potential VDD2) as much as possible regardless of the distance from the pad P1 to the drive cell. The value of each resistance component arranged on the wiring L2 is set so that the current Is1 flowing through the wiring L2 is small.

たとえば、図４における抵抗成分Ｒｓ１の値を抵抗成分（Ｒ２１，Ｒ２２，…，Ｒ２ｍ）の値よりも大きな値に設定することによって電流Ｉｓ１を抑制し、抵抗成分（Ｒ２１，Ｒ２２，…，Ｒ２ｍ）による電圧降下がほとんどないようにする。これにより、すべての駆動セルのＰ型ＭＯＳトランジスタの基板電位が電位ＶＤＤ２とほぼ同等となる。   For example, by setting the value of the resistance component Rs1 in FIG. 4 to a value larger than the value of the resistance components (R21, R22,..., R2m), the current Is1 is suppressed, and the resistance components (R21, R22,. Make sure there is almost no voltage drop due to. As a result, the substrate potentials of the P-type MOS transistors of all the drive cells become substantially equal to the potential VDD2.

なお、抵抗成分（Ｒ２１，Ｒ２２，…，Ｒ２ｍ）と抵抗成分Ｒｓ１は、本発明における第１抵抗部を構成する。   The resistance components (R21, R22,..., R2m) and the resistance component Rs1 form a first resistance unit in the present invention.

パッドＰ１（電源電位ＶＤＤ）からの配線Ｌ１上の抵抗成分（Ｒ１１，Ｒ１２，…，Ｒ１ｍ）の値は、特に限定されるものではないが、極力小さい値に設定する。   The value of the resistance component (R11, R12,..., R1m) on the wiring L1 from the pad P1 (power supply potential VDD) is not particularly limited, but is set as small as possible.

（電流駆動部３ａの動作）
次に、電流駆動部３ａの動作について図２を参照して説明する。 (Operation of current driver 3a)
Next, the operation of the current driver 3a will be described with reference to FIG.

前述したように、図４に示す電流駆動部３ａでは、抵抗成分Ｒｓ１の値を抵抗成分（Ｒ２１，Ｒ２２，…，Ｒ２ｍ）の値よりも大きな値に設定することによって電流Ｉｓ１を抑制し、抵抗成分（Ｒ２１，Ｒ２２，…，Ｒ２ｍ）による電圧降下が小さくなるようにしている。   As described above, the current driver 3a shown in FIG. 4 suppresses the current Is1 by setting the value of the resistance component Rs1 to a value larger than the value of the resistance components (R21, R22,..., R2m). The voltage drop due to the components (R21, R22,..., R2m) is made small.

パッドＰ１（電源電位ＶＤＤ）から最も遠い駆動セル内のＰ型ＭＯＳトランジスタＱｍ１およびＱｍ２の基板電位Ｐｂｍは、下記式（４）に示すようになる。ここで、抵抗成分Ｒｓ１を流れる電流Ｉｓ１は微小な値となるため、式（４）における第２項は無視でき、基板電位Ｐｂｍは、電位ＶＤＤ２にほぼ等しい値となる。   The substrate potential Pbm of the P-type MOS transistors Qm1 and Qm2 in the drive cell farthest from the pad P1 (power supply potential VDD) is expressed by the following formula (4). Here, since the current Is1 flowing through the resistance component Rs1 has a very small value, the second term in the equation (4) can be ignored, and the substrate potential Pbm has a value substantially equal to the potential VDD2.

したがって、電流駆動部３ａでは、基板バイアス効果が非常に小さく、駆動セルごとの電流の変動（低下）が抑制される。
Ｐｂｍ＝ＶＤＤ２−Ｉｓ１×（Ｒ２１＋Ｒ２２＋…＋Ｒ２ｍ） …（４）
一方、電流駆動部３ａでは、配線Ｌ２を流れる電流Ｉｓ１が配線Ｌ１へ流れ込むため、たとえば駆動セルｍ０内のＰ型ＭＯＳトランジスタＱｍ１のソース電位Ｐｓｍは、以下式（５）のようになる。
Ｐｓｍ＝ＶＤＤ−Ｒ１１×（Ｉｄ１＋Ｉｄ２＋…＋Ｉｄｍ−Ｉｓ１）
−Ｒ１２×（Ｉｄ２＋Ｉｄ３＋…＋Ｉｄｍ−Ｉｓ１）−…
−Ｒ１ｍ×（Ｉｄｍ−Ｉｓ１）
＝ＶＤＤ−Ｒ１１×（Ｉｄ１＋Ｉｄ２＋…＋Ｉｄｍ）
−Ｒ１２×（Ｉｄ２＋Ｉｄ３＋…＋Ｉｄｍ）−…
−Ｒ１ｍ×Ｉｄｍ
＋（Ｒ１１＋Ｒ１２＋…＋Ｒ１ｍ）×Ｉｓ１ …（５）
上記式（５）を参照回路における式（３）と対比して明らかなように、実施形態に係る電流駆動回路１では、パッドＰ１（電源電位ＶＤＤ）から最も遠い駆動セルｍ０内のＰ型ＭＯＳトランジスタＱｍ１の電位Ｐｓｍは、参照回路における値よりも、（Ｒ１１＋Ｒ１２＋…＋Ｒ１ｍ）×Ｉｓ１（上記式（５）の最後の項）の分だけ高くなる。すなわち、電流駆動回路１では、参照回路と比較して、パッドＰ１から駆動セルまで距離によるソース電位変動が小さいため、ゲート・ソース間電圧ＶＧＳの変動も小さくなり、各駆動セルからの出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）の変動を低減することができる。 Therefore, in the current driver 3a, the substrate bias effect is very small, and fluctuation (decrease) in current for each drive cell is suppressed.
Pbm = VDD2-Is1 × (R21 + R22 +... + R2m) (4)
On the other hand, in the current driver 3a, the current Is1 flowing through the wiring L2 flows into the wiring L1, so that the source potential Psm of the P-type MOS transistor Qm1 in the driving cell m0 is expressed by the following equation (5), for example.
Psm = VDD−R11 × (Id1 + Id2 +... + Idm−Is1)
−R12 × (Id2 + Id3 +... + Idm−Is1) −.
−R1m × (Idm−Is1)
= VDD-R11 × (Id1 + Id2 +... + Idm)
−R12 × (Id2 + Id3 +... + Idm) −
-R1m × Idm
+ (R11 + R12 + ... + R1m) × Is1 (5)
As is clear by comparing the above equation (5) with equation (3) in the reference circuit, in the current drive circuit 1 according to the embodiment, the P-type MOS in the drive cell m0 farthest from the pad P1 (power supply potential VDD). The potential Psm of the transistor Qm1 becomes higher than the value in the reference circuit by (R11 + R12 +... + R1m) × Is1 (the last term of the above formula (5)). That is, in the current driving circuit 1, since the source potential fluctuation due to the distance from the pad P1 to the driving cell is small compared to the reference circuit, the fluctuation of the gate-source voltage VGS is also small, and the output current ( , Idm) can be reduced.

以上説明したように、本実施形態に係る電流駆動回路１は、複数の駆動セルに対するパッドＰ１（電源電位ＶＤＤ）からの距離にかかわらず、各駆動セル内のＰ型ＭＯＳトランジスタの基板電位およびソース電位の変動が抑制されるので、各駆動セルの出力電流をほぼ一定とすることができる。   As described above, the current drive circuit 1 according to the present embodiment has the substrate potential and source of the P-type MOS transistor in each drive cell regardless of the distance from the pad P1 (power supply potential VDD) to the plurality of drive cells. Since fluctuations in potential are suppressed, the output current of each drive cell can be made substantially constant.

＜第３の実施形態＞
次に、本発明の電流駆動回路の第３の実施形態について、図５を参照して説明する。 <Third Embodiment>
Next, a third embodiment of the current drive circuit of the present invention will be described with reference to FIG.

本実施形態に係る電流駆動回路の電流駆動部は、各駆動セル内のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のソース電極と、各駆動セル内の２つのＰ型ＭＯＳトランジスタ（たとえばＱ１１とＱ１２）の基板とに対して、それぞれ別個に電位を設定する点では、第１の実施形態に係る電流駆動回路１と同様であるが、その構成が異なる。   The current drive unit of the current drive circuit according to the present embodiment includes a source electrode of the P-type MOS transistor (Q11, Q21,..., Qm1) in each drive cell and two P-type MOS transistors (for example, Although it is the same as that of the current drive circuit 1 according to the first embodiment in that potentials are separately set for the substrates Q11 and Q12), the configuration is different.

（電流駆動回路の構成）
先ず、本実施形態における電流駆動部３ｂの構成について説明する。
図５は、本実施形態における電流駆動部３ｂの回路構成を示す図である。この電流駆動部３ｂは、第２の実施形態で説明した電流駆動部３ａ（図４）と比較して、パッド群と各駆動セルとの間の回路構成が異なる。 (Configuration of current drive circuit)
First, the configuration of the current driver 3b in the present embodiment will be described.
FIG. 5 is a diagram showing a circuit configuration of the current driver 3b in the present embodiment. The current driver 3b differs from the current driver 3a (FIG. 4) described in the second embodiment in the circuit configuration between the pad group and each drive cell.

本実施形態における電流駆動部３ａでは、電位ＶＤＤ３（第２基準電位）が与えられるパッドＰ３（第２端子）を設け、そのパッドＰ３から引き出されている配線Ｌ３（第２配線）には、複数の抵抗成分（Ｒ３１，Ｒ３２，…，Ｒ３ｍ）が直列に接続される。この複数の抵抗成分（Ｒ３１，Ｒ３２，…，Ｒ３ｍ）は配線Ｌ３上の寄生抵抗であるが、この配線Ｌ３には電流が流れないため、各抵抗の大きさは動作上の問題とはならない。   In the current driver 3a in the present embodiment, a pad P3 (second terminal) to which the potential VDD3 (second reference potential) is applied is provided, and a plurality of wirings L3 (second wirings) drawn from the pad P3 are provided. Resistance components (R31, R32,..., R3m) are connected in series. The plurality of resistance components (R31, R32,..., R3m) are parasitic resistances on the wiring L3. However, since no current flows through the wiring L3, the size of each resistance is not an operational problem.

図５に示すように、回路構成上、各駆動セルの２つのＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１およびＱ１２，Ｑ２２，…，Ｑｍ２）の基板は、隣接する抵抗成分間のノードにおいて配線Ｌ３に接続される。たとえば、配線Ｌ３上において、抵抗成分Ｒ３１と抵抗成分Ｒ３２との間には、Ｐ型ＭＯＳトランジスタＱ１１およびＱ１２の基板が接続され、抵抗成分Ｒ３２と抵抗成分Ｒ３３との間には、Ｐ型ＭＯＳトランジスタＱ２１およびＱ２２の基板が接続される。   As shown in FIG. 5, on the circuit configuration, the substrate of the two P-type MOS transistors (Q11, Q21,..., Qm1 and Q12, Q22,..., Qm2) of each drive cell is at the node between the adjacent resistance components. Connected to the wiring L3. For example, on the wiring L3, substrates of P-type MOS transistors Q11 and Q12 are connected between the resistance component R31 and the resistance component R32, and a P-type MOS transistor is connected between the resistance component R32 and the resistance component R33. The substrates of Q21 and Q22 are connected.

図５に示すように、パッドＰ１（電源電位ＶＤＤ）から引き出されている配線Ｌ１には、複数の抵抗成分（Ｒ１１，Ｒ１２，…，Ｒ１ｍ）が寄生抵抗として直列に存在する。回路構成上、各駆動セル（１０，２０，…，ｍ０）のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のソース電極は、隣接する抵抗成分間のノードにおいて配線Ｌ１に接続される。たとえば、配線Ｌ１上において、抵抗成分Ｒ１１と抵抗成分Ｒ１２との間には、Ｐ型ＭＯＳトランジスタＱ１１のソース電極が接続され、抵抗成分Ｒ１２と抵抗成分Ｒ１３との間には、Ｐ型ＭＯＳトランジスタＱ２１のソース電極が接続される。   As shown in FIG. 5, a plurality of resistance components (R11, R12,..., R1m) are present in series as parasitic resistances in the wiring L1 drawn from the pad P1 (power supply potential VDD). In terms of circuit configuration, the source electrode of the P-type MOS transistor (Q11, Q21,..., Qm1) of each drive cell (10, 20,..., M0) is connected to the wiring L1 at a node between adjacent resistance components. For example, the source electrode of the P-type MOS transistor Q11 is connected between the resistance component R11 and the resistance component R12 on the wiring L1, and the P-type MOS transistor Q21 is connected between the resistance component R12 and the resistance component R13. Source electrodes are connected.

パッドＰ２（電位ＶＤＤ２）からの配線Ｌ２は、パッドＰ１（電位ＶＤＤ）から最も遠隔の位置にあるＰ型ＭＯＳトランジスタＱｍ１おいて、抵抗成分Ｒｓ２を介して配線Ｌ１と接続される。   The wiring L2 from the pad P2 (potential VDD2) is connected to the wiring L1 via the resistance component Rs2 in the P-type MOS transistor Qm1 located farthest from the pad P1 (potential VDD).

（電流駆動回路の動作）
次に、本実施形態に係る電流駆動部３ｂの動作を説明する。 (Operation of current drive circuit)
Next, the operation of the current driver 3b according to this embodiment will be described.

本実施形態に係る電流駆動部３ｂでは、パッドＰ３（電位ＶＤＤ３）と各駆動セル内のＰ型ＭＯＳトランジスタの基板とを接続しているため、電源電位ＶＤＤと関係なく、各Ｐ型ＭＯＳトランジスタの基板電位は、電位ＶＤＤ３となる。すなわち、パッドＰ１（電源電位ＶＤＤ）から駆動セルまでの距離にかかわらず、各駆動セル内のＰ型ＭＯＳトランジスタの基板電位は、電位ＶＤＤ３となる。したがって、この電流駆動部３ｂでは基板バイアス効果が発生せず、駆動セルごとの電流の変動（低下）が抑制される。   In the current driver 3b according to the present embodiment, the pad P3 (potential VDD3) and the substrate of the P-type MOS transistor in each drive cell are connected, so that each P-type MOS transistor has no relation to the power supply potential VDD. The substrate potential is the potential VDD3. That is, regardless of the distance from the pad P1 (power supply potential VDD) to the drive cell, the substrate potential of the P-type MOS transistor in each drive cell is the potential VDD3. Therefore, the current driver 3b does not generate a substrate bias effect and suppresses fluctuation (decrease) in current for each drive cell.

電流駆動部３ｂにおいて、配線Ｌ２を流れる電流Ｉｓ２が配線Ｌ１へ流れ込む点は、第２の実施形態における電流駆動部３ａと同じであるため、同様にゲート・ソース間電圧ＶＧＳの変動が抑制され、各駆動セルからの出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）の変動が低減される。   In the current driver 3b, the point that the current Is2 flowing through the wiring L2 flows into the wiring L1 is the same as that of the current driving unit 3a in the second embodiment, and thus the variation of the gate-source voltage VGS is similarly suppressed. Variations in output currents (Id1, Id2,..., Idm) from each drive cell are reduced.

以上説明したように、本実施形態に係る電流駆動回路は、基板バイアス効果が発生しない点（前述した電流駆動部３の効果）と、電源電圧降下が抑制される点（前述した電流駆動部３ａの効果）とを併せ持つことになるため、第１および第２の実施形態に係る電流駆動回路よりもさらに高い電流出力特性が得られる。   As described above, the current driving circuit according to the present embodiment has the point that the substrate bias effect does not occur (the effect of the current driving unit 3 described above) and the point that the power supply voltage drop is suppressed (the current driving unit 3a described above). Therefore, a higher current output characteristic than that of the current driving circuits according to the first and second embodiments can be obtained.

＜第４の実施形態＞
次に、本発明の電流駆動回路の第４の実施形態について、図６を参照して説明する。 <Fourth Embodiment>
Next, a fourth embodiment of the current drive circuit of the present invention will be described with reference to FIG.

本実施形態に係る電流駆動回路の電流駆動部は、等価回路として第１の実施形態に係る電流駆動部３（図２）と同等であるが、その構造に特徴がある。   The current drive unit of the current drive circuit according to the present embodiment is equivalent to the current drive unit 3 (FIG. 2) according to the first embodiment as an equivalent circuit, but has a feature in its structure.

図６は、実施形態に係る電流駆動部の構造を示す断面図である。   FIG. 6 is a cross-sectional view illustrating the structure of the current driver according to the embodiment.

この電流駆動部では、図２に示したように、Ｐ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１およびＱ１２，Ｑ２２，…，Ｑｍ２）の基板電位が配線Ｌ２に接続されているが、この配線Ｌ２は、メタル配線ではなく、Ｐ型ＭＯＳトランジスタを形成するＮ型ウェル領域（またはＮ型基板）を利用して実現する。   In this current driver, as shown in FIG. 2, the substrate potentials of the P-type MOS transistors (Q11, Q21,..., Qm1 and Q12, Q22,..., Qm2) are connected to the wiring L2. L2 is realized using an N-type well region (or an N-type substrate) for forming a P-type MOS transistor, not a metal wiring.

図６は、Ｐ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）の構造を示す断面図の一例である。図６に示すように、この電流駆動部では、Ｎウェル領域１００に各Ｐ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）が形成される。たとえばＰ型ＭＯＳトランジスタＱ１２は、ドレイン領域（Ｐ＋領域）Ｄ１２と、ソース領域（Ｐ＋領域）Ｓ１２と、ゲート絶縁膜およびゲート電極を含むゲート領域Ｇ１２とを有し、Ｐ型ＭＯＳトランジスタＱｍ２は、ドレイン領域（Ｐ＋領域）Ｄｍ２と、ソース領域（Ｐ＋領域）Ｓｍ２と、ゲート絶縁膜およびゲート電極を含むゲート領域Ｇｍ２とを有する。隣接するＰ型ＭＯＳトランジスタ間には、絶縁領域ＩＬ（たとえばＳｉＯ_２）が設けられる。Ｐ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）についても同様の構造となる。 FIG. 6 is an example of a cross-sectional view showing the structure of P-type MOS transistors (Q12, Q22,..., Qm2). As shown in FIG. 6, in this current driving unit, each P-type MOS transistor (Q12, Q22,..., Qm2) is formed in the N well region 100. For example, P-type MOS transistor Q12 has a drain region (P + region) D12, a source region (P + region) S12, and a gate region G12 including a gate insulating film and a gate electrode, and P-type MOS transistor Qm2 has a drain region. A region (P + region) Dm2, a source region (P + region) Sm2, and a gate region Gm2 including a gate insulating film and a gate electrode are included. An insulating region IL (for example, SiO ₂ ) is provided between adjacent P-type MOS transistors. The P-type MOS transistors (Q11, Q21,..., Qm1) have the same structure.

Ｎウェル領域１００の端部には、Ｎ＋領域１０１が形成される。そのＮ＋領域１０１は、上部のメタル配線を通してパッドＰ２（ＶＤＤ２電位）に接続される。
このように、電流駆動部内のすべてのＰ型ＭＯＳトランジスタを、共通のウェル領域（または基板）に形成することで、配線Ｌ２を設定するための上部のメタル配線が最小化される。 An N + region 101 is formed at the end of the N well region 100. The N + region 101 is connected to the pad P2 (VDD2 potential) through the upper metal wiring.
As described above, by forming all the P-type MOS transistors in the current driver in the common well region (or substrate), the upper metal wiring for setting the wiring L2 is minimized.

なお、すべてのＰ型ＭＯＳトランジスタを、共通のウェル領域（または基板）に形成することは、第１の実施形態における電流駆動部３に限らず、他の実施形態における電流駆動部に適用することができる。   The formation of all P-type MOS transistors in a common well region (or substrate) is not limited to the current driver 3 in the first embodiment, but is applied to the current driver in other embodiments. Can do.

＜第５の実施形態＞
次に、本発明の電流駆動回路の第５の実施形態について、図７を参照して説明する。 <Fifth Embodiment>
Next, a fifth embodiment of the current drive circuit of the present invention will be described with reference to FIG.

図７は、本実施形態に係る電流駆動回路における電流駆動部３ｃの回路図である。この電流駆動部３ｃは、参照回路（図３）と比較すると、各駆動セル内に電流補償用のトランジスタ（以下で説明する「副電流駆動部」）を付加した点に特徴がある。   FIG. 7 is a circuit diagram of the current driver 3c in the current driver circuit according to the present embodiment. Compared with the reference circuit (FIG. 3), the current driver 3c is characterized in that a current compensation transistor (a “sub-current driver” described below) is added in each drive cell.

（電流駆動部３ｃの構成）
先ず、本実施形態に係る電流駆動部３ｃの構成について説明する。 (Configuration of current driver 3c)
First, the configuration of the current driver 3c according to the present embodiment will be described.

図７において、電流駆動部３ｃは、電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）をそれぞれ出力するための複数の駆動セル（１０ａ，２０ａ，…，ｍ０ａ）を有する。各駆動セル内の２つのＰ型ＭＯＳトランジスタ（Ｑ１１およびＱ１２，Ｑ２１およびＱ２２，…，Ｑｍ１およびＱｍ２）とパッドＰ１（電源電位ＶＤＤ）とが接続される回路構成は、参照回路（図３）と同様である。各駆動セル内におけるこの２つのＰ型ＭＯＳトランジスタ（Ｑ１１およびＱ１２，Ｑ２１およびＱ２２，…，Ｑｍ１およびＱｍ２）は、それぞれ電流Ｉｄ１１，Ｉｄ２１，…，Ｉｄｍ１を生成する。ここで、この電流（Ｉｄ１１，Ｉｄ２１，…，Ｉｄｍ１）は各駆動セルの出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）のうち主たる電流となるため、上述した２つのＰ型ＭＯＳトランジスタ（Ｑ１１およびＱ１２，Ｑ２１およびＱ２２，…，Ｑｍ１およびＱｍ２）を、以下では「主電流駆動部」と総称する。   In FIG. 7, the current driver 3c includes a plurality of drive cells (10a, 20a,..., M0a) for outputting currents (Id1, Id2,..., Idm), respectively. The circuit configuration in which the two P-type MOS transistors (Q11 and Q12, Q21 and Q22,..., Qm1 and Qm2) in each drive cell are connected to the pad P1 (power supply potential VDD) is the same as the reference circuit (FIG. 3). It is the same. The two P-type MOS transistors (Q11 and Q12, Q21 and Q22,..., Qm1 and Qm2) in each drive cell generate currents Id11, Id21,. Here, since the currents (Id11, Id21,..., Idm1) are the main currents among the output currents (Id1, Id2,..., Idm) of the driving cells, the two P-type MOS transistors (Q11 and Q12) described above are used. , Q21 and Q22,..., Qm1 and Qm2) are hereinafter collectively referred to as “main current driving unit”.

各駆動セル内の他の２つのＰ型ＭＯＳトランジスタ（Ｑ１３およびＱ１４，Ｑ２３およびＱ２４，…，Ｑｍ３およびＱｍ４）は、各駆動セルからの出力電流が一定となるように出力電流の補償を行うためのトランジスタである。各駆動セル内におけるこの２つのＰ型ＭＯＳトランジスタ（Ｑ１３およびＱ１４，Ｑ２３およびＱ２４，…，Ｑｍ３およびＱｍ４）は、それぞれ電流Ｉｄ１２，Ｉｄ２２，…，Ｉｄｍ２を生成する。ここで、この電流（Ｉｄ１２，Ｉｄ２２，…，Ｉｄｍ２）は、各駆動セルの出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）を補償するための補助的な電流となるため、２つのＰ型ＭＯＳトランジスタ（Ｑ１３およびＱ１４，Ｑ２３およびＱ２４，…，Ｑｍ３およびＱｍ４）を、以下では「副電流駆動部」と総称する。   The other two P-type MOS transistors (Q13 and Q14, Q23 and Q24,..., Qm3 and Qm4) in each drive cell perform output current compensation so that the output current from each drive cell becomes constant. Transistor. These two P-type MOS transistors (Q13 and Q14, Q23 and Q24,..., Qm3 and Qm4) in each drive cell generate currents Id12, Id22,. Here, since the currents (Id12, Id22,..., Idm2) are auxiliary currents for compensating the output currents (Id1, Id2,..., Idm) of the respective drive cells, two P-type MOS transistors are used. (Q13 and Q14, Q23 and Q24,..., Qm3 and Qm4) will be collectively referred to as “sub-current drive unit” below.

たとえば、パッドＰ１に最も近い駆動セル１０ａでは、副電流駆動部としてＰ型ＭＯＳトランジスタＱ１３およびＱ１４を有する。   For example, drive cell 10a closest to pad P1 has P-type MOS transistors Q13 and Q14 as sub-current drive units.

Ｐ型ＭＯＳトランジスタＱ１３は、Ｐ型ＭＯＳトランジスタＱ１１と同様にゲート電極に対してＰＷＭ信号ＰＷＭ１が与えられ、これによって副電流駆動部の電流Ｉｄ１２の出力を活性化または非活性化（オンまたはオフ）させるためのトランジスタである。Ｐ型ＭＯＳトランジスタＱ１３のソースは、電位ＶＤＤ４（第４基準電位）が与えられたパッドＰ４（第４端子）からの配線Ｌ４に接続される。Ｐ型ＭＯＳトランジスタＱ１３のドレイン電極は、Ｐ型ＭＯＳトランジスタＱ１４のソース電極と接続される。   The P-type MOS transistor Q13 is supplied with the PWM signal PWM1 to the gate electrode in the same manner as the P-type MOS transistor Q11, thereby activating or deactivating (ON or OFF) the output of the current Id12 of the sub-current driver. It is a transistor for making it. The source of the P-type MOS transistor Q13 is connected to the wiring L4 from the pad P4 (fourth terminal) to which the potential VDD4 (fourth reference potential) is applied. The drain electrode of P-type MOS transistor Q13 is connected to the source electrode of P-type MOS transistor Q14.

Ｐ型ＭＯＳトランジスタＱ１４は、ゲート電極が主電流駆動部Ｑ１１およびＱ１２の基板と接続されている。これにより、Ｐ型ＭＯＳトランジスタＱ１４は、主電流駆動部の基板電位が低下するほどゲート・ソース間電圧ＶＧＳが増加し、より多くのドレイン電流Ｉｄ１２を流すことができるようになっている。   P-type MOS transistor Q14 has a gate electrode connected to the substrates of main current drive units Q11 and Q12. As a result, the P-type MOS transistor Q14 is configured such that the gate-source voltage VGS increases as the substrate potential of the main current drive unit decreases, and more drain current Id12 can flow.

副電流駆動部の基板は、パッドＰ４（電位ＶＤＤ４）から引き出されている配線Ｌ４に接続される。   The substrate of the sub-current driver is connected to the wiring L4 drawn from the pad P4 (potential VDD4).

以上駆動セル１０ａの構成について説明したが、駆動セル１０ａ以外の駆動セルも、同様の構成となっている。   Although the configuration of the drive cell 10a has been described above, the drive cells other than the drive cell 10a have the same configuration.

図７において、パッドＰ１（電源電位ＶＤＤ）から引き出されている配線Ｌ１上には、抵抗成分（Ｒ１１，Ｒ１２，…，Ｒ１ｍ）が直列に設けられているが、これらの抵抗成分（Ｒ１１，Ｒ１２，…，Ｒ１ｍ）は、参照回路同様、電源配線上の寄生抵抗成分である。
一方、パッドＰ４（電位ＶＤＤ４）から引き出されている配線Ｌ４上には、抵抗成分（Ｒ ４１，Ｒ４２，…，Ｒ１ｍ）が直列に設けられている。 In FIG. 7, resistance components (R11, R12,..., R1m) are provided in series on the wiring L1 drawn from the pad P1 (power supply potential VDD), but these resistance components (R11, R12) are provided in series. ,..., R1m) are parasitic resistance components on the power supply wiring as in the reference circuit.
On the other hand, resistance components (R 41, R 42,..., R 1 m) are provided in series on the wiring L 4 drawn from the pad P 4 (potential VDD 4).

（電流駆動部３ｃの動作）
次に、本実施形態に係る電流駆動部３ｃの動作について説明する。 (Operation of the current driver 3c)
Next, the operation of the current driver 3c according to this embodiment will be described.

図７において、各駆動セル内の主電流駆動部（Ｑ１１およびＱ１２，Ｑ２１およびＱ２２，…，Ｑｍ１およびＱｍ２）、パッドＰ１（電源電位ＶＤＤ）から引き出されている配線Ｌ１、および、その配線Ｌ１上に配列された抵抗成分（Ｒ１１，Ｒ１２，…，Ｒ１ｍ）は、図３に示した参照回路と同様の構成である。つまり、主電流駆動部内のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のソース電位（Ｐｓ１，Ｐｓ２，…，Ｐｓｍ）は、パッドＰ１から遠ざかるにしたがって低下していく（式（１）〜（３）参照）。すなわち、Ｐｓ１＞Ｐｓ２＞…＞Ｐｓｍである。   In FIG. 7, the main current driver (Q11 and Q12, Q21 and Q22,..., Qm1 and Qm2) in each drive cell, the wiring L1 drawn from the pad P1 (power supply potential VDD), and the wiring L1 The resistance components (R11, R12,..., R1m) arranged in (1) have the same configuration as the reference circuit shown in FIG. That is, the source potentials (Ps1, Ps2,..., Psm) of the P-type MOS transistors (Q11, Q21,..., Qm1) in the main current driving unit decrease as the distance from the pad P1 increases (formulas (1) to 1). (See (3)). That is, Ps1> Ps2>...> Psm.

したがって、前述したように、パッドＰ１に近い駆動セルから遠い駆動セルにかけて、主電流駆動部のソース・ゲート間電圧ＶＧＳが低下することと基板バイアス効果とによって、主電流駆動部の電流は低下する。すなわち、Ｉｄ１１＞Ｉｄ２１＞…＞Ｉｄｍ１となる。   Therefore, as described above, the source-gate voltage VGS of the main current driver decreases and the current of the main current driver decreases due to the substrate bias effect from the driver cell close to the pad P1 to the driver cell far from the pad P1. . That is, Id11> Id21>...> Idm1.

一方、各駆動セルの副電流駆動部のうち、Ｐ型ＭＯＳトランジスタ（Ｑ１４，Ｑ２４，…，Ｑｍ４）のゲート電極は、対応する主電流駆動部内のＰ型ＭＯＳトランジスタ（Ｑ１１，Ｑ２１，…，Ｑｍ１）のソース電位（Ｐｓ１，Ｐｓ２，…，Ｐｓｍ）と同電位となっている。それゆえ、パッドＰ１に近い駆動セルから遠い駆動セルにかけて、Ｐ型ＭＯＳトランジスタ（Ｑ１４，Ｑ２４，…，Ｑｍ４）のゲート・ソース間電圧ＶＧＳは増加し、より多くの電流を流すことができる。すなわち、Ｉｄ１２＜Ｉｄ２２＜…＜Ｉｄｍ２となる。   On the other hand, the gate electrode of the P-type MOS transistor (Q14, Q24,..., Qm4) among the sub-current drive units of each drive cell is the P-type MOS transistor (Q11, Q21,..., Qm1) in the corresponding main current drive unit. ) Source potential (Ps1, Ps2,..., Psm). Therefore, the gate-source voltage VGS of the P-type MOS transistors (Q14, Q24,..., Qm4) increases from the driving cell close to the pad P1 to the driving cell far from the driving cell, and more current can flow. That is, Id12 <Id22 <... <Idm2.

図７に示すように、本実施形態に係る電流駆動部は、パッドＰ１（電源電位ＶＤＤ）に近い駆動セルから遠い駆動セルにかけて徐々に低下する主電流駆動部の電流（Ｉｄ１１，Ｉｄ２１，…，Ｉｄｍ１）と、パッドＰ１に近い駆動セルから遠い駆動セルにかけて徐々に増加する副電流駆動部の電流（Ｉｄ１２，Ｉｄ２２，…，Ｉｄｍ２）とを合成して、各駆動セルの出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）を生成する。したがって、この電流駆動回路では、パッドＰ１からの距離にかかわらず、各駆動セルから定電流を出力させることができる。   As shown in FIG. 7, the current driver according to the present embodiment has currents (Id11, Id21,...) That gradually decrease from a drive cell close to the pad P1 (power supply potential VDD) to a drive cell far from the pad P1 (power supply potential VDD). Idm1) and the sub-current driver currents (Id12, Id22,..., Idm2) that gradually increase from the driving cell close to the pad P1 to the far driving cell are combined to output currents (Id1, Id2) of the driving cells. ,..., Idm). Therefore, in this current drive circuit, a constant current can be output from each drive cell regardless of the distance from the pad P1.

なお、各駆動セルによって行われる電流補償に必要な電流量は、副電流駆動部のディメンジョンや電源配線の寄生抵抗成分によって変動する場合があるため、電位ＶＤＤ４の値、抵抗成分（Ｒ４１，Ｒ４２，…，Ｒ１ｍ）の値を調整することによって最適化させることが好ましい。   Note that the amount of current required for current compensation performed by each drive cell may vary depending on the dimension of the sub-current drive unit and the parasitic resistance component of the power supply wiring. Therefore, the value of the potential VDD4, the resistance component (R41, R42, .., R1m) is preferably optimized by adjusting the value.

図８は、実施形態に係る電流駆動回路３ｃの効果を説明するための図である。図８において、（ａ）は、実施形態に係る電流駆動回路３ｃのブロック図、（ｂ）は、参照回路との比較した、実施形態に係る電流駆動回路３ｃの電流出力特性を示す図である。この電流出力特性は、駆動セルの位置を横軸、各駆動セルの出力電流を縦軸にした特性となっている。また、図８（ａ）に示す電流駆動部３ｃでは、配線Ｌ１が両側の電極から電源電位ＶＤＤが与えられる構成となっている。   FIG. 8 is a diagram for explaining the effect of the current drive circuit 3c according to the embodiment. 8A is a block diagram of the current drive circuit 3c according to the embodiment, and FIG. 8B is a diagram illustrating the current output characteristics of the current drive circuit 3c according to the embodiment compared with the reference circuit. . This current output characteristic is a characteristic in which the position of the drive cell is on the horizontal axis and the output current of each drive cell is on the vertical axis. In the current driver 3c shown in FIG. 8A, the wiring L1 is configured to be supplied with the power supply potential VDD from the electrodes on both sides.

このように配線Ｌ１の両側から電源電位ＶＤＤが印加されると、参照回路では、電極（電源電位ＶＤＤ）に近い駆動セルから遠い駆動セルにかけて電流が低下する。すなわち、参照回路の電流出力特性は、図８（ｂ）に示すように、中央の位置の駆動セルの電流出力が最も低下した、凹型特性となる。   Thus, when the power supply potential VDD is applied from both sides of the wiring L1, in the reference circuit, the current decreases from the drive cell close to the electrode (power supply potential VDD) to the drive cell far from the electrode. That is, as shown in FIG. 8B, the current output characteristic of the reference circuit is a concave characteristic in which the current output of the driving cell at the center position is the lowest.

一方、電流出力特性３ｃでは、駆動セルの位置にかかわらず、電流出力変動が抑制されるため、図８（ｂ）に示すように、参照回路よりもフラットな特性となる。   On the other hand, the current output characteristic 3c is flatter than the reference circuit, as shown in FIG. 8B, because the current output fluctuation is suppressed regardless of the position of the drive cell.

以上説明したように、本実施形態に係る電流駆動回路は、各駆動セル内の副電流駆動部によって出力電流が補償されるため、電源電位ＶＤＤが与えられる電極からの距離にかかわらず、各駆動セルから定電流を出力させることができる。   As described above, in the current driving circuit according to the present embodiment, the output current is compensated by the sub-current driving unit in each driving cell, so that each driving is performed regardless of the distance from the electrode to which the power supply potential VDD is applied. A constant current can be output from the cell.

＜第６の実施形態＞
次に、本発明の電流駆動回路の第６の実施形態について、図９を参照して説明する。 <Sixth Embodiment>
Next, a sixth embodiment of the current drive circuit of the present invention will be described with reference to FIG.

図９は、本実施形態に係る電流駆動回路内の電流駆動部３ｄの回路図である。本実施形態における電流駆動部３ｄは、第５の実施形態における電流駆動部３ｃ（図７）と類似しているが、副電流駆動部（Ｑ１３およびＱ１４，Ｑ２３およびＱ２４，…，Ｑｍ３およびＱｍ４）の基板がパッドＰ１（電源電位ＶＤＤ）からの配線Ｌ１に接続されている点で異なる。   FIG. 9 is a circuit diagram of the current driver 3d in the current driver circuit according to the present embodiment. The current driver 3d in the present embodiment is similar to the current driver 3c (FIG. 7) in the fifth embodiment, but the sub-current drivers (Q13 and Q14, Q23 and Q24,..., Qm3 and Qm4) Is different in that the substrate is connected to the wiring L1 from the pad P1 (power supply potential VDD).

ここで、たとえば駆動セルｍ０ａのＰ型ＭＯＳトランジスタＱｍ３のソース電極と配線Ｌ４との接点のノードをＮ４ｍとし、Ｐ型ＭＯＳトランジスタＱｍ３およびＱｍ４の基板と配線Ｌ１との接点のノードをＮ１ｍとすると、ノードＮ４ｍの電位をノードＮ１ｍの電位よりも高くなるようにする。たとえばＶＤＤ４＝ＶＤＤとしたときに、配線Ｌ１およびＬ４の各抵抗成分の抵抗値を、Ｒ４１＜Ｒ１１，Ｒ４２＜Ｒ１２，…，Ｒ４ｍ＜Ｒ１ｍとなるように設定する。   Here, for example, if the node of the contact point between the source electrode of the P-type MOS transistor Qm3 of the driving cell m0a and the wiring L4 is N4m, and the node of the contact point between the substrate of the P-type MOS transistors Qm3 and Qm4 and the wiring L1 is N1m. The potential of the node N4m is set higher than the potential of the node N1m. For example, when VDD4 = VDD, the resistance values of the resistance components of the wirings L1 and L4 are set to satisfy R41 <R11, R42 <R12,..., R4m <R1m.

かかる設定により、ノードＮ４１，Ｎ４２，…，Ｎ４ｍと、対応するノードＮ１１，Ｎ１２２，…，Ｎ１ｍとの間の電圧Ｖ４１，Ｖ４２，…，Ｖ４ｍは、パッドＰ１から離れるにしたがって大きくなるようになっている。すなわち、Ｖ４１＜Ｖ４２＜…＜Ｖ４ｍである。   With this setting, voltages V41, V42,..., V4m between the nodes N41, N42,..., N4m and the corresponding nodes N11, N122,. Yes. That is, V41 <V42 <... <V4m.

かかる構成によって、本実施形態に係る電流駆動回路では、たとえば駆動セルｍ０ａにおいて、Ｐ型ＭＯＳトランジスタＱｍ３のソース領域（Ｐ＋層）と基板（Ｎウェル）とによって形成されるＰＮ構造（ダイオード構造）によって、図９に示すように、ノードＮ４ｍ→Ｐ型ＭＯＳトランジスタＱｍ３のソース領域（Ｐ＋層）→基板（Ｎウェル）→ノードＮ１ｍで表される方向にダイオード電流Ｉａｍが流れる。他の駆動セル１０ａ，２０ａ，…に対しても同様に、ダイオード電流Ｉａ１、Ｉａ２，…が電流Ｉａｍと同一方向に流れる。   With this configuration, in the current drive circuit according to the present embodiment, for example, in the drive cell m0a, the PN structure (diode structure) formed by the source region (P + layer) of the P-type MOS transistor Qm3 and the substrate (N well). As shown in FIG. 9, a diode current Iam flows in the direction represented by node N4m → source region (P + layer) of P-type MOS transistor Qm3 → substrate (N well) → node N1m. Similarly, the diode currents Ia1, Ia2,... Flow in the same direction as the current Iam for the other drive cells 10a, 20a,.

ここで、前述したように、Ｖ４１＜Ｖ４２＜…＜Ｖ４ｍであるため、ダイオード電流Ｉａ１、Ｉａ２，…，Ｉａｍの大きさは、Ｉａ１＜Ｉａ２＜…＜Ｉａｍとなる。すなわち、このダイオード電流Ｉａ１、Ｉａ２，…，Ｉａｍの大きさは、パッドＰ１から離れるにしたがって大きくなる。   As described above, since V41 <V42 <... <V4m, the magnitudes of the diode currents Ia1, Ia2,..., Iam are Ia1 <Ia2 <. That is, the magnitudes of the diode currents Ia1, Ia2,..., Iam increase as the distance from the pad P1 increases.

このダイオード電流Ｉａ１、Ｉａ２，…，Ｉａｍは、各駆動セルにおける主電流駆動部側のトランジスタに回り込み、主電流駆動部の電流（Ｉｄ１１，Ｉｄ２１，…，Ｉｄｍ１）の一部となるため、本実施形態に係る電流駆動回路は、前述の電流駆動部３ｃ（図７）に対して、さらに電流出力特性に優れることになる。   Since the diode currents Ia1, Ia2,..., Iam sneak into the transistors on the main current drive unit side in each drive cell and become a part of the currents (Id11, Id21,..., Idm1) of the main current drive unit. The current drive circuit according to the embodiment is more excellent in current output characteristics than the above-described current drive unit 3c (FIG. 7).

＜第７の実施形態＞
次に、本発明の電流駆動回路の第７の実施形態について説明する。 <Seventh Embodiment>
Next, a seventh embodiment of the current drive circuit of the present invention will be described.

この第６の実施形態に係る電流駆動回路の電流駆動部３ｅは、駆動セルごとに異なるバイアス電位ＶＢＩＡＳを与えることによって各駆動セルから定電流を出力させるようにする点で、第１〜第６の実施形態とは異なる。なお、本実施形態では、電源電位ＶＤＤ＞バイアス電位ＶＢＩＡＳであることを前提としている。   The current driving unit 3e of the current driving circuit according to the sixth embodiment is configured to output a constant current from each driving cell by applying a different bias potential VBIAS for each driving cell. This is different from the embodiment. In the present embodiment, it is assumed that the power supply potential VDD> the bias potential VBIAS.

（電流駆動部３ｅの構成）
先ず、本実施形態における電流駆動部３ｅの構成について、図１０を参照して説明する。 (Configuration of current drive unit 3e)
First, the configuration of the current driver 3e in the present embodiment will be described with reference to FIG.

図１０は、本実施形態に係る電流駆動回路における電流駆動部３ｅの回路図である。この電流駆動部３ｅは、参照回路と同等の回路構成を有する基本回路部４と、出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）を一定にするためにＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート電位を調整するための電位設定部５とを備える。   FIG. 10 is a circuit diagram of the current driver 3e in the current driver circuit according to the present embodiment. The current driving unit 3e includes a basic circuit unit 4 having a circuit configuration equivalent to that of the reference circuit, and P-type MOS transistors (Q12, Q22,..., Id) for making the output currents (Id1, Id2,. Qm2) is provided with a potential setting unit 5 for adjusting the gate potential.

図１０に示すように、電位設定部５は、第５端子としてのパッドＰ５（第５基準電位としてのバイアス電位ＶＢＩＡＳ）とノードＮ５１との間において、第２抵抗部として直列に配列された複数の抵抗成分（Ｒ５１，Ｒ５２，…，Ｒ５ｍ）を有する。さらに、電位設定部５は、ノードＮ５１とパッドＰ１（電源電位ＶＤＤ）との間において、制御部５１と、複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）と、第３抵抗部としての複数の抵抗成分（Ｒ６１，Ｒ６２，…，Ｒ６ｎ）とを有する。   As shown in FIG. 10, the potential setting unit 5 includes a plurality of resistors arranged in series as second resistance units between a pad P5 (bias potential VBIAS as a fifth reference potential) serving as a fifth terminal and a node N51. Resistance components (R51, R52,..., R5m). Further, the potential setting unit 5 includes a control unit 51, a plurality of P-type MOS transistors (Q10, Q20,..., Qn0) and a third resistance unit between the node N51 and the pad P1 (power supply potential VDD). And a plurality of resistance components (R61, R62,..., R6n).

制御部５１は、出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）の大きさの要求値に応じて、パッドＰ１（電源電位ＶＤＤ）とパッドＰ５（バイアス電位ＶＢＩＡＳ）間のインピーダンスを調整する機能を有する。   The control unit 51 has a function of adjusting the impedance between the pad P1 (power supply potential VDD) and the pad P5 (bias potential VBIAS) according to the required value of the magnitude of the output current (Id1, Id2,..., Idm). .

制御部５１は、複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）の各ゲート電極に接続され、各ゲートに対してそれぞれ制御信号（Ｃ１，Ｃ２，…，Ｃｎ）を送出する。複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）のソース電極には、それぞれ複数の抵抗成分（Ｒ６１，Ｒ６２，…，Ｒ６ｎ）が対応して接続される。複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）のドレイン電極は、共通してノードＮ５１に接続される。   The control unit 51 is connected to each gate electrode of the plurality of P-type MOS transistors (Q10, Q20,..., Qn0) and sends control signals (C1, C2,..., Cn) to the respective gates. A plurality of resistance components (R61, R62,..., R6n) are respectively connected to the source electrodes of the plurality of P-type MOS transistors (Q10, Q20,..., Qn0). The drain electrodes of the plurality of P-type MOS transistors (Q10, Q20,..., Qn0) are commonly connected to the node N51.

制御部５１は、出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）の大きさの要求値に応じて、制御信号（Ｃ１，Ｃ２，…，Ｃｎ）のいずれかをローレベル（アクティブ）、その他をハイレベル（非アクティブ）とする。   The control unit 51 sets one of the control signals (C1, C2,..., Cn) to a low level (active) and the others to a high level according to a required value of the magnitude of the output current (Id1, Id2,..., Idm). Level (inactive).

図１０に示すように、複数の抵抗成分（Ｒ５１，Ｒ５２，…，Ｒ５ｍ）における隣接する抵抗成分間のノード（Ｎ５２，Ｎ５３，…，Ｎ５ｍ）とＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート電極とが接続されている。たとえば、パッドＰ５からの配線Ｌ５上において、抵抗成分Ｒ５１と抵抗成分Ｒ５２との間のノードＮ５２とＰ型ＭＯＳトランジスタＱ２２のゲート電極とが接続され、抵抗成分Ｒ５ｍ−１と抵抗成分Ｒ５ｍとの間のノードＮ５ｍとＰ型ＭＯＳトランジスタＱｍ２のゲート電極とが接続される。   As shown in FIG. 10, nodes (N52, N53,..., N5m) between adjacent resistance components in a plurality of resistance components (R51, R52,..., R5m) and P-type MOS transistors (Q12, Q22,..., Qm2). ) Gate electrode. For example, on the wiring L5 from the pad P5, the node N52 between the resistance component R51 and the resistance component R52 and the gate electrode of the P-type MOS transistor Q22 are connected, and between the resistance component R5m-1 and the resistance component R5m. Node N5m and the gate electrode of P-type MOS transistor Qm2 are connected.

図１１は、本実施形態に係る電流駆動回路内の基本回路部４および電位設定部５のＩＣ上のレイアウト例を示す図である。図１１において、（ａ）はＩＣ上に電源電位ＶＤＤのパッドＰ１が１つ設けられる場合、（ｂ）はＩＣ上の両端に電源電位ＶＤＤのパッドＰ１が２つ設けられる場合の構成を示している。なお、基準電圧発生回路部２は、図１で示したものと同一であり、基準電圧発生回路部２ａは、基準電圧発生回路部２と比較して、バイアス電位ＶＢＩＡＳの出力部が２箇所ある点のみ異なる。   FIG. 11 is a diagram showing a layout example on the IC of the basic circuit section 4 and the potential setting section 5 in the current drive circuit according to the present embodiment. 11A shows a configuration in the case where one pad P1 of the power supply potential VDD is provided on the IC, and FIG. 11B shows a configuration in the case where two pads P1 of the power supply potential VDD are provided at both ends of the IC. Yes. The reference voltage generation circuit unit 2 is the same as that shown in FIG. 1, and the reference voltage generation circuit unit 2a has two output portions of the bias potential VBIAS as compared with the reference voltage generation circuit unit 2. Only the point is different.

図１０に示したように、電流駆動部３ｅ（基本回路部４、電位設定部５）では、複数の駆動セルを有する基本回路部４に対して、パッドＰ１（電源電位ＶＤＤ）と対向する位置にパッドＰ５（バイアス電位ＶＢＩＡＳ）を設ける。したがって、図１１（ｂ）に示すように、パッドＰ１（電源電位ＶＤＤ）が両端に２つある場合には、バイアス電位ＶＢＩＡＳを生成する基準電圧発生回路部２ａを中央に配置させ、複数の駆動セルを２分割して左右に配置させる（基本回路部４ａ，４ｂ）。このようにして、パッドＰ１（電源電位ＶＤＤ）が両端に２つある場合でも、電流駆動部３ｄにおいてパッドＰ１とパッドＰ５とを対向した位置に設けることができる。   As shown in FIG. 10, in the current driving unit 3e (basic circuit unit 4, potential setting unit 5), a position facing the pad P1 (power supply potential VDD) with respect to the basic circuit unit 4 having a plurality of driving cells. Is provided with a pad P5 (bias potential VBIAS). Therefore, as shown in FIG. 11B, when there are two pads P1 (power supply potential VDD) at both ends, the reference voltage generation circuit unit 2a for generating the bias potential VBIAS is arranged in the center, and a plurality of drivings are performed. The cell is divided into two and arranged on the left and right (basic circuit portions 4a and 4b). In this way, even when there are two pads P1 (power supply potential VDD) at both ends, the pads P1 and P5 can be provided at opposing positions in the current driver 3d.

（電流駆動部３ｅの動作）
次に、本実施形態における電流駆動部３ｅの動作について説明する。 (Operation of current driver 3e)
Next, the operation of the current driver 3e in this embodiment will be described.

図１０において、電流駆動部３ｅにおける各駆動セルの出力電流の大きさに対する要求値が外部から制御部５１に与えられるか、または、その要求値が予め制御部５１に設定されていると、その要求値に応じて、制御部５１は、制御信号（Ｃ１，Ｃ２，…，Ｃｎ）のいずれかをローレベル（アクティブ）、その他をハイレベル（非アクティブ）とする。これにより、複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）の中で、ローレベルがゲート電極に与えられたＰ型ＭＯＳトランジスタがオンする。   In FIG. 10, a required value for the magnitude of the output current of each driving cell in the current driving unit 3e is given to the control unit 51 from the outside, or if the required value is set in the control unit 51 in advance, In accordance with the required value, the control unit 51 sets one of the control signals (C1, C2,..., Cn) to a low level (active) and the others to a high level (inactive). As a result, among the plurality of P-type MOS transistors (Q10, Q20,..., Qn0), the P-type MOS transistor having the low level applied to the gate electrode is turned on.

たとえば、複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）の中でＰ型ＭＯＳトランジスタＱ１０にのみローレベルが与えられたとした場合、Ｐ型ＭＯＳトランジスタＱ１０がオンし、パッドＰ１とパッドＰ５間には、抵抗成分Ｒ６１と、複数の抵抗成分Ｒ５１，Ｒ５２，…，Ｒ５ｍとが直列に接続されることになる。   For example, if a low level is given only to the P-type MOS transistor Q10 among the plurality of P-type MOS transistors (Q10, Q20,..., Qn0), the P-type MOS transistor Q10 is turned on, and the pads P1 and P5 In the meantime, the resistance component R61 and a plurality of resistance components R51, R52,..., R5m are connected in series.

ここで、パッドＰ５とノードＮ５１との間のノード（Ｎ５１，Ｎ５２，…，Ｎ５ｍ）の電位をそれぞれＰＮ５１，ＰＮ５２，…，ＰＮ５ｍとすると、ＰＮ５１＞ＰＮ５２＞…＞ＰＮ５ｍが成り立つ。すなわち、ノード（Ｎ５１，Ｎ５２，…，Ｎ５ｍ）の電位、すなわち、Ｐ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート電位は、パッドＰ１から遠ざかるほど小さくなる。かかる電位設定は、パッドＰ５がパッドＰ１に対して対向した位置に設けたことによって実現される。   Here, if the potentials of the nodes (N51, N52,..., N5m) between the pad P5 and the node N51 are PN51, PN52,..., PN5m, PN51> PN52>. That is, the potential of the nodes (N51, N52,..., N5m), that is, the gate potential of the P-type MOS transistors (Q12, Q22,..., Qm2) becomes smaller as the distance from the pad P1 increases. Such potential setting is realized by providing the pad P5 at a position facing the pad P1.

一方、基本回路部４において、Ｐ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のソース電位は、電源配線の寄生抵抗成分（Ｒ１，Ｒ２，…，Ｒｍ）による電圧降下のために、パッドＰ１から遠ざかる駆動セルのＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）ほどソース電位が低下する。   On the other hand, in the basic circuit unit 4, the source potential of the P-type MOS transistors (Q12, Q22,..., Qm2) is reduced due to the voltage drop due to the parasitic resistance components (R1, R2,. The source potential decreases as the P-type MOS transistors (Q12, Q22,..., Qm2) of the drive cell move away from the drive cell.

したがって、パッドＰ１から駆動セルまでの距離にかかわらず、各駆動セル内のＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート・ソース間電圧ＶＧＳの変動が小さくなるため、すべての駆動セルからほぼ定電流を出力することができる。   Therefore, regardless of the distance from the pad P1 to the drive cell, the fluctuation of the gate-source voltage VGS of the P-type MOS transistors (Q12, Q22,..., Qm2) in each drive cell becomes small, so that all the drive cells Can output a substantially constant current.

ここで、各駆動セルの出力電流を低下させる場合には、制御部５１は、複数の抵抗成分（Ｒ６２，Ｒ６３，…，Ｒ６ｍ）の中から抵抗成分Ｒ６１よりも抵抗値が小さいものを選択するようにする。たとえば、Ｒ６１＞Ｒ６２であるとすれば、制御部５１は、Ｐ型ＭＯＳトランジスタＱ２０にのみローレベルを与える。これにより、Ｐ型ＭＯＳトランジスタＱ２０がオンし、パッドＰ１とパッドＰ５間には、抵抗成分Ｒ６２と、複数の抵抗成分Ｒ５１，Ｒ５２，…，Ｒ５ｍとが直列に接続されることになる。Ｒ６１＞Ｒ６２であるため、ノード（Ｎ５１，Ｎ５２，…，Ｎ５ｍ）の各電位（ＰＮ５１，ＰＮ５２，…，ＰＮ５ｍ）は、抵抗成分Ｒ５１が選択されていた場合と比べて増加する。そして、各駆動セル内のＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート・ソース間電圧ＶＧＳは、抵抗成分Ｒ５１が選択されていた場合と比べて全体的に低下するため、各駆動セルからの出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）が低下するようになる。   Here, when the output current of each drive cell is reduced, the control unit 51 selects one having a resistance value smaller than that of the resistance component R61 from among a plurality of resistance components (R62, R63,..., R6m). Like that. For example, if R61> R62, the control unit 51 gives a low level only to the P-type MOS transistor Q20. As a result, the P-type MOS transistor Q20 is turned on, and the resistance component R62 and the plurality of resistance components R51, R52,..., R5m are connected in series between the pad P1 and the pad P5. Since R61> R62, the potentials (PN51, PN52,..., PN5m) of the nodes (N51, N52,..., N5m) increase as compared with the case where the resistance component R51 is selected. Since the gate-source voltage VGS of the P-type MOS transistors (Q12, Q22,..., Qm2) in each drive cell is lowered as a whole compared to the case where the resistance component R51 is selected, each drive The output current (Id1, Id2,..., Idm) from the cell decreases.

なお、スタティックドライバ向け等、各駆動セルからの出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）の定電流値を変更しない場合には、パッドＰ１とノードＮ５１間には、その定電流値に対応した単一の抵抗成分を設けるようにすればよい。   If the constant current value of the output current (Id1, Id2,..., Idm) from each drive cell is not changed, such as for static drivers, the constant current value between the pad P1 and the node N51 corresponds to the constant current value. A single resistance component may be provided.

また、Ｐ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）は、制御部５１からの制御信号に応じて動作するスイッチング素子であればよく、たとえばバイポーラトランジスタによって代替することもできる。   The P-type MOS transistors (Q10, Q20,..., Qn0) may be any switching element that operates in response to a control signal from the control unit 51, and may be replaced by, for example, a bipolar transistor.

図１２は、実施形態に係る電流駆動回路３ｅの電流出力特性を示す図である。この電流出力特性は、図１１（ｂ）（ＩＣ上の両端にパッドＰ１がある場合）において、ｎ個（ｎ＞ｍ）の駆動セル（１０，２０，…，ｍ０，…，ｎ０）に対して、基本回路部４ａに一部の駆動セル（１０，２０，…，ｍ０）、基本回路部４ｂに残りの駆動セル（ｍ＋１０，…，ｎ０）を配置させた場合に、駆動セルの位置を横軸、各駆動セルの出力電流を縦軸に示した特性を示している。   FIG. 12 is a diagram illustrating a current output characteristic of the current drive circuit 3e according to the embodiment. This current output characteristic is obtained for n (n> m) drive cells (10, 20,..., M0,..., N0) in FIG. When some of the driving cells (10, 20,..., M0) are arranged in the basic circuit unit 4a and the remaining driving cells (m + 10,..., N0) are arranged in the basic circuit unit 4b, the positions of the driving cells are determined. The horizontal axis shows the characteristics of the output current of each drive cell shown on the vertical axis.

このようにＩＣ上両側から電源電位ＶＤＤが印加されると、参照回路では、電極（電源電位ＶＤＤ）に近い駆動セルから遠い駆動セルにかけて電流が低下する。すなわち、参照回路の電流出力特性は、図に示すように、中央の位置の駆動セルの電流出力が最も低下した、凹型特性となる。   As described above, when the power supply potential VDD is applied from both sides of the IC, in the reference circuit, the current decreases from the drive cell close to the electrode (power supply potential VDD) to the drive cell far from the electrode. That is, the current output characteristic of the reference circuit is a concave characteristic in which the current output of the driving cell at the center position is the lowest as shown in the figure.

一方、電流駆動部３ｅの電流出力特性は、駆動セルの位置にかかわらず、電流出力変動が抑制されるため、図１２に示すように、参照回路よりもフラットな特性となる。   On the other hand, the current output characteristic of the current driver 3e is flatter than that of the reference circuit, as shown in FIG. 12, because fluctuations in current output are suppressed regardless of the position of the drive cell.

以上説明したように、本実施形態に係る電流駆動回路では、パッドＰ１（電源電位ＶＤＤ）と対向する位置にパッドＰ５（バイアス電位ＶＢＩＡＳ）を設け、電流駆動部３ｅにおいて、パッドＰ１から遠ざかる駆動セルほど、各駆動セルのＰ型ＭＯＳトランジスタのゲート電位が低下するようにしたため、電源配線によるＰ型ＭＯＳトランジスタのソース電位の低下の影響が抑制される。したがって、電源電位ＶＤＤが与えられる電極からの距離にかかわらず、各駆動セルから定電流を出力させることができる。   As described above, in the current driving circuit according to the present embodiment, the pad P5 (bias potential VBIAS) is provided at a position facing the pad P1 (power supply potential VDD), and the current driving unit 3e moves away from the pad P1. Since the gate potential of the P-type MOS transistor of each drive cell is lowered, the influence of the lowering of the source potential of the P-type MOS transistor due to the power supply wiring is suppressed. Therefore, a constant current can be output from each drive cell regardless of the distance from the electrode to which the power supply potential VDD is applied.

＜第８の実施形態＞
次に、本発明の電流駆動回路の第８の実施形態について、図１３を参照して説明する。 <Eighth Embodiment>
Next, an eighth embodiment of the current drive circuit of the present invention will be described with reference to FIG.

第７の実施形態に係る電流駆動回路では、ＩＣ上でパッドＰ１（電源電位ＶＤＤ）と対向する位置にパッドＰ５（バイアス電位ＶＢＩＡＳ）を設けたが、ＩＣのレイアウト上の制約次第では、パッドＰ１とパッドＰ５とが近接した位置にある場合も想定し得る。本実施形態では、パッドＰ１とパッドＰ５とが近接した位置にある場合の電流駆動回路について説明する。   In the current drive circuit according to the seventh embodiment, the pad P5 (bias potential VBIAS) is provided at a position facing the pad P1 (power supply potential VDD) on the IC. However, depending on the restrictions on the layout of the IC, the pad P1 It can also be assumed that the pad P5 and the pad P5 are close to each other. In the present embodiment, a current drive circuit in the case where the pad P1 and the pad P5 are in close proximity will be described.

本実施形態に係る電流駆動回路の電流駆動部３ｆは、駆動セルごとに異なるバイアス電位ＶＢＩＡＳを与えることによって各駆動セルから定電流を出力させるようにする点で第６の実施形態の電流駆動部３ｅとは同一であるが、パッドＰ１とパッドＰ５とが近接した位置にあるために、Ｐ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート電位を調整するための電位設定部の構成が第６の実施形態のものと異なる。本実施形態に係る電流駆動部３ｆにおいて、電位設定部以外の構成は、前述の電流駆動部３ｅと同一である。   The current drive unit 3f of the current drive circuit according to the present embodiment is the current drive unit of the sixth embodiment in that a constant current is output from each drive cell by applying a different bias potential VBIAS for each drive cell. 3e is the same, but since the pad P1 and the pad P5 are close to each other, the configuration of the potential setting unit for adjusting the gate potential of the P-type MOS transistors (Q12, Q22,..., Qm2) Different from that of the sixth embodiment. In the current driver 3f according to the present embodiment, the configuration other than the potential setting unit is the same as that of the current driver 3e described above.

（電流駆動部３ｆの構成）
以下、本実施形態における電流駆動部３ｆの構成について説明する。 (Configuration of current driving unit 3f)
Hereinafter, the configuration of the current driver 3f in the present embodiment will be described.

図１３は、本実施形態に係る電流駆動回路における電流駆動部３ｆの回路図である。この電流駆動部３ｆは、参照回路と同等の回路構成を有する基本回路部４と、出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）を一定にするためにＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート電位を調整するための電位設定部６とを備える。   FIG. 13 is a circuit diagram of the current driver 3f in the current driver circuit according to the present embodiment. The current driving unit 3f includes a basic circuit unit 4 having a circuit configuration equivalent to that of the reference circuit, and P-type MOS transistors (Q12, Q22,..., In order to make output currents (Id1, Id2,... Idm) constant. And a potential setting unit 6 for adjusting the gate potential of Qm2).

図１３に示すように、電位設定部６は、パッドＰ５（バイアス電位ＶＢＩＡＳ）とノードＮ６０との間において、第２抵抗部として直列に配列された複数の抵抗成分（Ｒ７１，Ｒ７２，…，Ｒ７ｍ）を有する。さらに、電位設定部６は、ノードＮ６０とパッドＰ１（電源電位ＶＤＤ）との間において、制御部６１と、複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）と、第３抵抗部としての複数の抵抗成分（Ｒ８１，Ｒ８２，…，Ｒ８ｎ）とを有する。   As shown in FIG. 13, the potential setting unit 6 includes a plurality of resistance components (R71, R72,..., R7m) arranged in series as a second resistance unit between the pad P5 (bias potential VBIAS) and the node N60. ). Further, the potential setting unit 6 includes a control unit 61, a plurality of P-type MOS transistors (Q10, Q20,..., Qn0) and a third resistance unit between the node N60 and the pad P1 (power supply potential VDD). And a plurality of resistance components (R81, R82,..., R8n).

制御部６１は、出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）の大きさの要求値に応じて、パッドＰ５（バイアス電位ＶＢＩＡＳ）とパッドＰ０（ＧＮＤ電位）間のインピーダンスを調整する機能を有する。   The control unit 61 has a function of adjusting the impedance between the pad P5 (bias potential VBIAS) and the pad P0 (GND potential) according to the required value of the magnitude of the output current (Id1, Id2,..., Idm).

制御部６１は、複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）の各ゲート電極に接続され、各ゲートに対してそれぞれ制御信号（Ｃ１，Ｃ２，…，Ｃｎ）を送出する。複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）のソース電極には、それぞれ複数の抵抗成分（Ｒ８１，Ｒ８２，…，Ｒ８ｎ）が対応して接続される。複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）のドレイン電極は、共通してノードＮ６０に接続される。   The control unit 61 is connected to each gate electrode of the plurality of P-type MOS transistors (Q10, Q20,..., Qn0) and sends control signals (C1, C2,..., Cn) to the respective gates. A plurality of resistance components (R81, R82,..., R8n) are respectively connected to the source electrodes of the plurality of P-type MOS transistors (Q10, Q20,..., Qn0). The drain electrodes of the plurality of P-type MOS transistors (Q10, Q20,..., Qn0) are commonly connected to the node N60.

制御部６１は、出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）の大きさの要求値に応じて、制御信号（Ｃ１，Ｃ２，…，Ｃｎ）のいずれかをローレベル（アクティブ）、その他をハイレベル（非アクティブ）とする。   The control unit 61 sets one of the control signals (C1, C2,..., Cn) to a low level (active) and the others to a high level according to a required value of the magnitude of the output current (Id1, Id2,... Idm). Level (inactive).

図１３に示すように、複数の抵抗成分（Ｒ７１，Ｒ７２，…，Ｒ７ｍ）における隣接する抵抗成分間のノード（Ｎ６１，Ｎ６２，…，Ｎ６ｍ）とＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート電極とが接続されている。たとえば、パッドＰ５からの配線Ｌ５上において、抵抗成分Ｒ７１と抵抗成分Ｒ７２との間のノードＮ６１とＰ型ＭＯＳトランジスタＱ１２のゲート電極とが接続され、抵抗成分Ｒ７２と抵抗成分Ｒ７３との間のノードＮ６２とＰ型ＭＯＳトランジスタＱ２２のゲート電極とが接続され、抵抗成分Ｒ７ｍとノードＮ６０との間のノード６ｍとＰ型ＭＯＳトランジスタＱｍ２のゲート電極とが接続される。   As shown in FIG. 13, nodes (N61, N62,..., N6m) between adjacent resistance components and P-type MOS transistors (Q12, Q22,..., Qm2) in the plurality of resistance components (R71, R72,..., R7m). ) Gate electrode. For example, on line L5 from pad P5, node N61 between resistance component R71 and resistance component R72 is connected to the gate electrode of P-type MOS transistor Q12, and node between resistance component R72 and resistance component R73. N62 is connected to the gate electrode of P-type MOS transistor Q22, and node 6m between resistance component R7m and node N60 is connected to the gate electrode of P-type MOS transistor Qm2.

図１４は、本実施形態に係る電流駆動回路内の基本回路部４および電位設定部６のＩＣ上のレイアウト例を示す図である。図１４において、（ａ）はＩＣ上に電源電位ＶＤＤのパッドＰ１が１つ設けられる場合、（ｂ）はＩＣ上の両端に電源電位ＶＤＤのパッドＰ１が２つ設けられる場合の構成を示している。なお、基準電圧発生回路部２は、図１で示したものと同一である。   FIG. 14 is a diagram showing a layout example on the IC of the basic circuit section 4 and the potential setting section 6 in the current drive circuit according to the present embodiment. 14A shows a configuration when one pad P1 of the power supply potential VDD is provided on the IC, and FIG. 14B shows a configuration when two pads P1 of the power supply potential VDD are provided at both ends of the IC. Yes. The reference voltage generation circuit unit 2 is the same as that shown in FIG.

図１４（ａ）に示すように、パッドＰ１（電源電位ＶＤＤ）が１つのみの場合には、図１３に示した回路構成と等価となるように、バイアス電位ＶＢＩＡＳとＧＮＤ電位の間に、基本回路部４に対応させた電位設定部６を設ける。   As shown in FIG. 14A, when there is only one pad P1 (power supply potential VDD), between the bias potential VBIAS and the GND potential so as to be equivalent to the circuit configuration shown in FIG. A potential setting unit 6 corresponding to the basic circuit unit 4 is provided.

図１４（ｂ）に示すように、パッドＰ１（電源電位ＶＤＤ）が両端に２つある場合には、電源配線の寄生抵抗成分の影響を抑制するために、両側のパッドＰ１近くにおいて、基本回路部４ａ，４ｂに駆動セルを分割配置させる。そして、バイアス電位ＶＢＩＡＳとＧＮＤ電位の間に、２つの基本回路部４ａ，４ｂに対応させて、電位設定部６ａ，６ｂを設けるようにする。   As shown in FIG. 14B, when there are two pads P1 (power supply potential VDD) at both ends, a basic circuit is provided near the pads P1 on both sides in order to suppress the influence of the parasitic resistance component of the power supply wiring. The drive cells are dividedly arranged in the parts 4a and 4b. Then, potential setting units 6a and 6b are provided between the bias potential VBIAS and the GND potential so as to correspond to the two basic circuit units 4a and 4b.

（電流駆動部３ｆの動作）
次に、本実施形態における電流駆動部３ｆの動作について説明する。 (Operation of current driver 3f)
Next, the operation of the current driver 3f in this embodiment will be described.

図１３において、電流駆動部３ｆにおける各駆動セルの出力電流の大きさに対する要求値が外部から制御部６１に与えられるか、または、その要求値が予め制御部６１に設定されていると、その要求値に応じて、制御部６１は、制御信号（Ｃ１，Ｃ２，…，Ｃｎ）のいずれかをローレベル（アクティブ）、その他をハイレベル（非アクティブ）とする。これにより、複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）の中で、ローレベルがゲート電極に与えられたＰ型ＭＯＳトランジスタがオンする。   In FIG. 13, a required value for the magnitude of the output current of each driving cell in the current driving unit 3f is given to the control unit 61 from the outside, or if the required value is set in the control unit 61 in advance, Depending on the required value, the control unit 61 sets one of the control signals (C1, C2,..., Cn) to a low level (active) and the others to a high level (inactive). As a result, among the plurality of P-type MOS transistors (Q10, Q20,..., Qn0), the P-type MOS transistor having the low level applied to the gate electrode is turned on.

たとえば、複数のＰ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）の中でＰ型ＭＯＳトランジスタＱ１０にのみローレベルが与えられたとした場合、Ｐ型ＭＯＳトランジスタＱ１０がオンし、パッドＰ５とパッドＰ０間には、抵抗成分Ｒ８１と、複数の抵抗成分Ｒ７１，Ｒ７２，…，Ｒ７ｍとが直列に接続されることになる。   For example, when a low level is given only to the P-type MOS transistor Q10 among the plurality of P-type MOS transistors (Q10, Q20,..., Qn0), the P-type MOS transistor Q10 is turned on, and the pad P5 and the pad P0 In the meantime, the resistance component R81 and a plurality of resistance components R71, R72,..., R7m are connected in series.

ここで、パッドＰ５とノードＮ６０との間のノード（Ｎ６１，Ｎ６２，…，Ｎ６ｍ）の電位をそれぞれＰＮ６１，ＰＮ６２，…，ＰＮ６ｍとすると、ＰＮ６１＞ＰＮ６２＞…＞ＰＮ６ｍが成り立つ。すなわち、ノード（Ｎ６１，Ｎ６２，…，Ｎ６ｍ）の電位、すなわち、Ｐ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート電位は、パッドＰ１から遠ざかるほど小さくなる。かかる電位設定は、ＧＮＤ電位であるパッドＰ０をパッドＰ１に対して対向した位置に設けたことによって実現される。   Here, if the potentials of the nodes (N61, N62,..., N6m) between the pad P5 and the node N60 are PN61, PN62,..., PN6m, PN61> PN62>. That is, the potentials of the nodes (N61, N62,..., N6m), that is, the gate potentials of the P-type MOS transistors (Q12, Q22,..., Qm2) decrease as the distance from the pad P1 increases. Such potential setting is realized by providing the pad P0 having the GND potential at a position facing the pad P1.

一方、基本回路部４において、Ｐ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のソース電位は、電源配線の寄生抵抗成分（Ｒ１，Ｒ２，…，Ｒｍ）による電圧降下のために、パッドＰ１から遠ざかる駆動セルのＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）ほどソース電位が低下する。   On the other hand, in the basic circuit unit 4, the source potential of the P-type MOS transistors (Q12, Q22,..., Qm2) is reduced due to the voltage drop due to the parasitic resistance components (R1, R2,. The source potential decreases as the P-type MOS transistors (Q12, Q22,..., Qm2) of the drive cell move away from the drive cell.

したがって、パッドＰ１から駆動セルまでの距離にかかわらず、各駆動セル内のＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート・ソース間電圧ＶＧＳの変動が小さくなるため、すべての駆動セルからほぼ定電流を出力することができる。   Therefore, regardless of the distance from the pad P1 to the drive cell, the fluctuation of the gate-source voltage VGS of the P-type MOS transistors (Q12, Q22,..., Qm2) in each drive cell becomes small, so that all the drive cells Can output a substantially constant current.

ここで、各駆動セルの出力電流を低下させる場合には、制御部６１は、複数の抵抗成分（Ｒ８２，Ｒ８３，…，Ｒ８ｍ）の中から抵抗成分Ｒ８１よりも抵抗値が大きいものを選択するようにする。たとえば、Ｒ８１＜Ｒ８２であるとすれば、制御部５１は、Ｐ型ＭＯＳトランジスタＱ２０にのみローレベルを与える。これにより、Ｐ型ＭＯＳトランジスタＱ２０がオンし、パッドＰ１とパッドＰ５間には、抵抗成分Ｒ８２と、複数の抵抗成分Ｒ７１，Ｒ７２，…，Ｒ７ｍとが直列に接続されることになる。Ｒ８１＜Ｒ８２であるため、ノード（Ｎ６１，Ｎ６２，…，Ｎ６ｍ）の各電位（ＰＮ６１，ＰＮ６２，…，ＰＮ６ｍ）は、抵抗成分Ｒ８１が選択されていた場合と比べて増加する。そして、各駆動セル内のＰ型ＭＯＳトランジスタ（Ｑ１２，Ｑ２２，…，Ｑｍ２）のゲート・ソース間電圧ＶＧＳは、抵抗成分Ｒ８１が選択されていた場合と比べて全体的に低下するため、各駆動セルからの出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）が低下するようになる。   Here, when decreasing the output current of each drive cell, the control unit 61 selects a resistor having a resistance value larger than that of the resistance component R81 from among a plurality of resistance components (R82, R83,..., R8m). Like that. For example, if R81 <R82, the control unit 51 gives a low level only to the P-type MOS transistor Q20. Thereby, the P-type MOS transistor Q20 is turned on, and the resistance component R82 and the plurality of resistance components R71, R72,..., R7m are connected in series between the pad P1 and the pad P5. Since R81 <R82, the potentials (PN61, PN62,..., PN6m) of the nodes (N61, N62,..., N6m) increase as compared with the case where the resistance component R81 is selected. Since the gate-source voltage VGS of the P-type MOS transistors (Q12, Q22,..., Qm2) in each drive cell is lowered as a whole compared to the case where the resistance component R81 is selected, each drive The output current (Id1, Id2,..., Idm) from the cell decreases.

なお、スタティックドライバ向け等、各駆動セルからの出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）の定電流値を変更しない場合には、ノードＮ６０とパッドＰ０間には、その定電流値に対応した単一の抵抗成分を設けるようにすればよい。   When the constant current value of the output current (Id1, Id2,..., Idm) from each drive cell is not changed, such as for a static driver, the constant current value corresponds to the constant current value between the node N60 and the pad P0. A single resistance component may be provided.

また、Ｐ型ＭＯＳトランジスタ（Ｑ１０，Ｑ２０，…，Ｑｎ０）は、制御部６１からの制御信号に応じて動作するスイッチング素子であればよく、たとえばバイポーラトランジスタによって代替することもできる。   The P-type MOS transistors (Q10, Q20,..., Qn0) may be any switching element that operates in response to a control signal from the control unit 61, and may be replaced by, for example, a bipolar transistor.

図１５は、実施形態に係る電流駆動回路３ｆの電流出力特性を示す図である。この電流出力特性は、図１３（ｂ）（ＩＣ上の両端にパッドＰ１がある場合）において、ｎ個（ｎ＞ｍ）の駆動セル（１０，２０，…，ｍ０，…，ｎ０）に対して、基本回路部４ａに一部の駆動セル（１０，２０，…，ｍ０）、基本回路部４ｂに残りの駆動セル（ｍ＋１０，…，ｎ０）を配置させた場合に、駆動セルの位置を横軸、各駆動セルの出力電流を縦軸に示した特性を示している。   FIG. 15 is a diagram illustrating a current output characteristic of the current drive circuit 3f according to the embodiment. This current output characteristic is obtained for n (n> m) drive cells (10, 20,..., M0,..., N0) in FIG. When some of the driving cells (10, 20,..., M0) are arranged in the basic circuit unit 4a and the remaining driving cells (m + 10,..., N0) are arranged in the basic circuit unit 4b, the positions of the driving cells are determined. The horizontal axis shows the characteristics of the output current of each drive cell shown on the vertical axis.

このようにＩＣ上両側から電源電位ＶＤＤが印加されると、参照回路では、電極（電源電位ＶＤＤ）に近い駆動セルから遠い駆動セルにかけて電流が低下する。すなわち、参照回路の電流出力特性は、図に示すように、中央の位置の駆動セルの電流出力が最も低下した凹型特性となる。   As described above, when the power supply potential VDD is applied from both sides of the IC, in the reference circuit, the current decreases from the drive cell close to the electrode (power supply potential VDD) to the drive cell far from the electrode. That is, the current output characteristic of the reference circuit is a concave characteristic in which the current output of the driving cell at the center position is the lowest as shown in the figure.

一方、電流駆動部３ｆの電流出力特性は、駆動セルの位置にかかわらず、電流出力変動が抑制されるため、図１５に示すように、参照回路よりもフラットな特性となる。   On the other hand, the current output characteristic of the current driver 3f is flatter than that of the reference circuit, as shown in FIG. 15, because fluctuations in current output are suppressed regardless of the position of the drive cell.

以上説明したように、本実施形態に係る電流駆動回路は、その電流駆動部３ｆにおいて、パッドＰ５（バイアス電位ＶＢＩＡＳ）とパッドＰ０（ＧＮＤ電位）との間に電位設定部を設け、パッドＰ１から遠ざかる駆動セルほど、各駆動セルのＰ型ＭＯＳトランジスタのゲート電位が低下するようにしたため、電源配線によるＰ型ＭＯＳトランジスタのソース電位の低下の影響が抑制される。したがって、電源電位ＶＤＤが与えられる電極からの距離にかかわらず、各駆動セルから定電流を出力させることができる。   As described above, in the current drive circuit according to the present embodiment, in the current drive unit 3f, the potential setting unit is provided between the pad P5 (bias potential VBIAS) and the pad P0 (GND potential). Since the gate potential of the P-type MOS transistor of each drive cell decreases as the drive cell moves away, the influence of the decrease in the source potential of the P-type MOS transistor due to the power supply wiring is suppressed. Therefore, a constant current can be output from each drive cell regardless of the distance from the electrode to which the power supply potential VDD is applied.

＜第９の実施形態＞
次に、本発明の電流駆動回路の第９の実施形態について、図１６を参照して説明する。 <Ninth Embodiment>
Next, a ninth embodiment of the current drive circuit of the present invention will be described with reference to FIG.

図１６は、本実施形態に係る電流駆動回路における電流駆動部３ｇの回路図である。図１６を図１５と対比して明らかなように、本実施形態における電流駆動部３ｇは、第８の実施形態における電流駆動部３ｆと比べて、電位設定部７に接続された電極がパッドＰ０（ＧＮＤ電位）ではなく、パッドＰ６（電位ＶＢＩＡＳ＿ＯＵＴ）である点のみ異なる。   FIG. 16 is a circuit diagram of the current driver 3g in the current driver circuit according to the present embodiment. As apparent from the comparison of FIG. 16 with FIG. 15, the current driver 3 g in this embodiment has an electrode connected to the potential setting unit 7, compared to the current driver 3 f in the eighth embodiment. The only difference is not the (GND potential) but the pad P6 (potential VBIAS_OUT).

パッドＰ６における電位ＶＢＩＡＳ＿ＯＵＴの値は、パッドＰ５のバイアス電位ＶＢＩＡＳよりも低電位であれば任意に設定してよい。たとえば、パッドＰ６に対してＩＣの外部で可変抵抗成分を介してＧＮＤ電位に接続することによって，パッドＰ６（電位ＶＢＩＡＳ＿ＯＵＴ）を所望の電位に設定することができる。   The value of the potential VBIAS_OUT at the pad P6 may be arbitrarily set as long as it is lower than the bias potential VBIAS of the pad P5. For example, the pad P6 (potential VBIAS_OUT) can be set to a desired potential by connecting the pad P6 to the GND potential via a variable resistance component outside the IC.

電位ＶＢＩＡＳ＿ＯＵＴを変えることによって、複数の抵抗成分（Ｒ８２，Ｒ８３，…，Ｒ８ｍ）の中から同一の抵抗成分が選択されたとしても、ノードＮ６０，Ｎ６１，…，Ｎ６ｍの各電位が変化するため、出力電流（Ｉｄ１，Ｉｄ２，…，Ｉｄｍ）が変化する。   Even if the same resistance component is selected from a plurality of resistance components (R82, R83,..., R8m) by changing the potential VBIAS_OUT, the potentials of the nodes N60, N61,. The output current (Id1, Id2,..., Idm) changes.

このように、本実施形態に係る電流駆動回路では、ＩＣの外部の可変抵抗成分によって、パッドＰ６における電位ＶＢＩＡＳ＿ＯＵＴを所望の値に設定し、外部から各駆動セルの出力電流の大きさを調整できる。したがって、本実施形態の電流駆動回路を様々な表示装置に適用させる場合に、表示装置に応じて容易に電流出力特性を最適化させることができるようになる。   As described above, in the current drive circuit according to the present embodiment, the potential VBIAS_OUT at the pad P6 can be set to a desired value by the variable resistance component outside the IC, and the magnitude of the output current of each drive cell can be adjusted from the outside. . Therefore, when the current drive circuit of this embodiment is applied to various display devices, the current output characteristics can be easily optimized according to the display device.

以上、本発明の実施の形態を詳述してきたが、具体的な構成及びシステムは本実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更や、他のシステムへの適応なども含まれる。   The embodiment of the present invention has been described in detail above, but the specific configuration and system are not limited to the present embodiment, and design modifications and other systems can be made without departing from the scope of the present invention. This includes adaptations.

１ 電流駆動回路
２ 基準電圧発生回路部
３ 電流駆動部
４ 基本回路部
５，６ 電位設定部
１０，２０，…，ｍ０ 駆動セル DESCRIPTION OF SYMBOLS 1 Current drive circuit 2 Reference voltage generation circuit part 3 Current drive part 4 Basic circuit part 5,6 Potential setting part 10, 20, ..., m0 Drive cell

Claims (1)

第１基準電位に設定された第１端子と、
第２基準電位に設定された第２端子と、
第３基準電位に設定された第３端子と、
前記第１端子から引き出された第１配線に対してソース電極がそれぞれ並列に接続された複数のトランジスタ素子を含み、その複数のトランジスタ素子の各ゲート電極に与えられるゲート電位に応じて各トランジスタ素子からドレイン電流を出力する電流駆動部と、
を備え、
前記複数のトランジスタ素子の各々に対応する各基板が、前記第３端子から引き出された第３配線に接続され、
前記第３配線は、前記第３端子が接続された端部とは反対側の端部が開放されており、
前記第２端子から引き出された第２配線は、前記第２配線の抵抗成分よりも高い抵抗値である抵抗素子を介して、前記複数のトランジスタ素子の中で前記第１端子から最も遠隔の位置にあるトランジスタ素子のソース電極と接続されていることを特徴とする電流駆動回路。 A first terminal set to a first reference potential;
A second terminal set to a second reference potential;
A third terminal set to a third reference potential;
Each transistor element includes a plurality of transistor elements each having a source electrode connected in parallel to the first wiring led out from the first terminal, and each transistor element according to a gate potential applied to each gate electrode of the plurality of transistor elements A current driver that outputs a drain current from
With
Each substrate corresponding to each of the plurality of transistor elements is connected to a third wiring drawn from the third terminal,
The third wiring has an open end opposite to the end to which the third terminal is connected,
The second wiring drawn out from the second terminal is located farthest from the first terminal among the plurality of transistor elements via a resistance element having a resistance value higher than the resistance component of the second wiring. A current driving circuit connected to a source electrode of a transistor element in the circuit.