JP5573786B2 - Noise tolerance evaluation method and noise tolerance evaluation apparatus for semiconductor integrated circuit - Google Patents
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Description
本発明は、半導体集積回路のノイズ耐性評価方法およびそれを実施するノイズ耐性評価装置に関する。 The present invention relates to a noise tolerance evaluation method for a semiconductor integrated circuit and a noise tolerance evaluation apparatus for implementing the same.
半導体集積回路のノイズ耐性評価方法が、例えば、特開2002−270695号公報(特許文献1)と特開2007−73838号公報(特許文献2)に開示されている。 For example, Japanese Patent Laid-Open No. 2002-270695 (Patent Document 1) and Japanese Patent Laid-Open No. 2007-73838 (Patent Document 2) disclose methods for evaluating noise resistance of a semiconductor integrated circuit.
図29は、従来のノイズ耐性評価方法90の概略を示したフロー図である。
FIG. 29 is a flowchart showing an outline of a conventional noise
図29に示すノイズ耐性評価方法90では、ステップS1で設計した半導体集積回路の回路図から、ステップS11において、該半導体集積回路を構成している各素子の接続情報を記載した回路ネットリストを作成する。次に、ステップS11で作成した回路ネットリストを元にして、ステップS2において、回路シミュレータ(SPICE)によるノイズ耐性についての回路シミュレーションを実施する。次に、ステップS3において、ステップS2で得られた回路シミュレーション結果から、ステップS1で設計した半導体集積回路のノイズ耐性を判定する。ノイズ耐性が不十分の場合(NO)には、ステップS1に戻って回路図を修正し、ステップS11,S2,S3の各ステップを繰り返す。そして、ステップS3においてノイズ耐性が十分となった段階(YES)で初めてステップS4に進み、半導体集積回路のノイズ耐性評価を終了する。
In the noise
図30は、図29のノイズ耐性評価方法90をより精密にしたもので、従来のノイズ耐性評価方法91の概略を示したフロー図である。尚、図30に示すノイズ耐性評価方法91のフロー図において、図29に示したノイズ耐性評価方法90のフロー図と同様のステップについては、同じ符号を付した。
FIG. 30 is a flowchart showing the outline of the conventional noise
図30のノイズ耐性評価方法91は、図29のノイズ耐性評価方法90に半導体集積回路を構成する各素子のレイアウト情報を組み込んで、半導体集積回路のより精密なノイズ耐性評価方法としたものである。すなわち、図30のノイズ耐性評価方法91では、図29のフロー図に対して、ステップS1aで示した半導体集積回路を構成する各素子のレイアウト図の作成と寄生素子を抽出するステップが、ステップS1の後に付加されている。従って、図30のフロー図のステップS11で作成する回路ネットリストには、半導体集積回路を構成している各素子の接続情報が記載されるだけでなく、各素子のレイアウトに起因して発生する各寄生素子の接続情報も付加して記載される。次に、上記ステップS11で作成した回路ネットリストを元にして、ステップS2の回路シミュレータ(SPICE)によるノイズ耐性についての回路シミュレーションを実施する。図30のステップS3におけるノイズ耐性判定では、ノイズ耐性が不十分の場合(NO)、ステップS1aに戻ってレイアウト図を修正し、あるいはステップS1まで戻ってから回路図およびレイアウト図を修正して、ステップS11,S2,S3の各ステップを繰り返すこととなる。そして、ステップS3においてノイズ耐性が十分となった段階(YES)で初めてステップS4に進み、レイアウト情報を組み込んだ半導体集積回路のより精密なノイズ耐性評価を終了する。
A noise
設計した半導体集積回路について外来ノイズに対する耐性(誤動作発生の可能性)を評価するためには、従来から、図29および図30のステップS2,S3に示したように、回路シミュレータ(SPICE)によるノイズ耐性についての回路シミュレーションが実施されてきている。 In order to evaluate the tolerance to external noise (possibility of malfunction) for the designed semiconductor integrated circuit, conventionally, as shown in steps S2 and S3 of FIGS. 29 and 30, noise generated by a circuit simulator (SPICE) is used. Circuit simulation for tolerance has been performed.
しかしながら、半導体集積回路が大規模なLSIとなるに従い、一つのチップに多数の回路ブロックが構成され、チップに搭載される各素子の数が著しく増大している。このため、図29のステップS11における回路ネットリストには、トランジスタ、抵抗、容量などの各素子モデルが多量に含まれて、大規模なネットリストになる。それに加えて、図30のステップS11における回路ネットリストでは、レイアウト情報から抽出した高周波信号の伝播経路となる寄生抵抗、寄生容量、寄生インダクタンス等の寄生素子が付加されることになり、さらに大規模なネットリスト情報となってしまう。加えて、図29および図30に示したステップS2のノイズ耐性についての回路シミュレーションには、機能動作させる入力信号とは別に、外来ノイズに相当する数kHz〜数GHzの広い周波数レンジの信号を入力させる必要がある。例えば、近年の事例では、数十MHzからGHz程度での回路誤動作が報告されている。各回路ブロックのノイズ耐性の評価には、外来ノイズの周期や各回路ブロックの応答性の時定数に対して十分長い時間の解析が必要であり、外来ノイズが高周波になるほど単位時間当たりの回路シミュレーションの解析ポイント数が増えることで、長い解析時間が必要になる。また、ステップS2の回路シミュレーションで用いる外来ノイズのパラメータとしては、周波数だけでなく、ノイズの振幅、ノイズの入力ノード(端子)なども考慮する必要がある。 However, as the semiconductor integrated circuit becomes a large-scale LSI, a large number of circuit blocks are formed on one chip, and the number of elements mounted on the chip is remarkably increased. For this reason, the circuit net list in step S11 of FIG. 29 includes a large amount of element models such as transistors, resistors, and capacitors, and becomes a large-scale net list. In addition, in the circuit netlist in step S11 of FIG. 30, parasitic elements such as parasitic resistance, parasitic capacitance, and parasitic inductance, which become propagation paths of the high-frequency signal extracted from the layout information, are added, and the scale is further increased. Netlist information. In addition, in the circuit simulation for noise immunity in step S2 shown in FIGS. 29 and 30, a signal in a wide frequency range of several kHz to several GHz corresponding to external noise is input separately from the input signal for functional operation. It is necessary to let For example, in recent cases, circuit malfunctions in the order of several tens of MHz to GHz have been reported. To evaluate the noise immunity of each circuit block, it is necessary to analyze the period of the external noise and the time constant of the responsiveness of each circuit block for a sufficiently long time, and the circuit simulation per unit time as the external noise becomes high frequency As the number of analysis points increases, a long analysis time is required. Further, as parameters of the external noise used in the circuit simulation in step S2, it is necessary to consider not only the frequency but also the noise amplitude, the noise input node (terminal), and the like.
以上のような状況から、図29および図30のステップS2,S3に示した従来の回路シミュレータ(SPICE)によるノイズ耐性評価方法90,91は、大規模な半導体集積回路のノイズ耐性の解析に適用しても収束しない場合が多く、また収束したとしても解析時間が膨大になり、現実的でなくなっていきている。
From the above situation, the noise
本発明は、上記実情に鑑みてなされたもので、従来の回路シミュレーションに代わる新規なノイズ耐性評価方法およびそれを実施するノイズ耐性評価装置であって、大規模な半導体集積回路であっても実質的なノイズ耐性評価が短時間で可能な半導体集積回路のノイズ耐性評価方法およびノイズ耐性評価装置を提供することを目的としている。 The present invention has been made in view of the above circumstances, and is a novel noise tolerance evaluation method that replaces the conventional circuit simulation and a noise tolerance evaluation apparatus that implements the same, and even if it is a large-scale semiconductor integrated circuit, It is an object of the present invention to provide a noise resistance evaluation method and a noise resistance evaluation apparatus for a semiconductor integrated circuit capable of performing a general noise resistance evaluation in a short time.
請求項1に記載の発明は、ノイズ耐性評価装置において実施される、半導体集積回路のノイズに対する耐性を評価する半導体集積回路のノイズ耐性評価方法であって、
回路ネットリスト作成部が、前記半導体集積回路の回路図から、回路ネットリストを作成する第1のステップと、
置換回路ネットリスト作成部が、前記回路ネットリストにある能動素子を高周波的に等価な受動素子回路に置き換えて、置換回路ネットリストを作成する第2のステップと、
制御ノード抽出部が、前記置換回路ネットリストから、前記置き換え前のトランジスタの制御端子に該当する制御ノードを抽出する第3のステップと、
ノイズ注入ノード設定部が、前記置換回路ネットリストから所定のノードを選択して、ノイズ注入ノードを設定する第4のステップと、
ノイズ周波数設定部が、所定周波数のノイズを設定し、経路インピーダンス計算部が、前記置換回路ネットリストにおいて、互いに異なる前記制御ノードと前記ノイズ注入ノード間の経路のインピーダンスを計算する第5のステップと、
インピーダンスリスト作成部が、前記制御ノード、前記ノイズ注入ノードおよび前記経路の各組み合わせにおける前記インピーダンスのリストを作成する第6のステップと、
ノイズ耐性判定部が、前記リストにおける前記インピーダンスの最小値から、前記半導体集積回路のノイズ耐性を判定する第7のステップとを有してなることを特徴としている。
The invention according to
A circuit net list creation unit creating a circuit net list from a circuit diagram of the semiconductor integrated circuit;
A second step in which a replacement circuit netlist creation unit creates a replacement circuit netlist by replacing active elements in the circuit netlist with high-frequency equivalent passive element circuits;
A third step in which a control node extraction unit extracts a control node corresponding to a control terminal of the transistor before replacement from the replacement circuit netlist;
A fourth step in which a noise injection node setting unit selects a predetermined node from the replacement circuit netlist and sets a noise injection node;
A fifth step in which a noise frequency setting unit sets noise of a predetermined frequency, and a path impedance calculation unit calculates a path impedance between the control node and the noise injection node different from each other in the replacement circuit netlist; ,
An impedance list creation unit creating a list of the impedance in each combination of the control node, the noise injection node, and the path;
The noise tolerance determination unit includes a seventh step of determining noise tolerance of the semiconductor integrated circuit from the minimum value of the impedance in the list.
上記半導体集積回路のノイズ耐性評価方法は、従来の回路シミュレーションに代わる新規なノイズ耐性評価方法である。上記ノイズ耐性評価方法では、ノイズの伝播経路と該経路のインピーダンスを解析することにより、回路シミュレータ(SPICE)を基本的に用いることなく、半導体集積回路を構成している各トランジスタのノイズによる誤動作発生の可能性を短時間で簡便に評価することができる。上記ノイズ耐性評価方法において、第1のステップ〜第7のステップで行う各処理を、以下詳細に説明する。 The noise immunity evaluation method for a semiconductor integrated circuit is a novel noise immunity evaluation method that replaces the conventional circuit simulation. In the noise immunity evaluation method, by analyzing the noise propagation path and the impedance of the path, a malfunction due to noise of each transistor constituting the semiconductor integrated circuit is generated without basically using a circuit simulator (SPICE). This possibility can be easily evaluated in a short time. In the noise tolerance evaluation method, each process performed in the first step to the seventh step will be described in detail below.
上記ノイズ耐性評価方法における第1のステップは、半導体集積回路の回路図から、回路ネットリストを作成するステップである。回路ネットリストは、評価対象とする半導体集積回路の回路トポロジー情報、すなわち該半導体集積回路を構成している各デバイス間の接続情報を記述したものである。上記第1のステップにおける回路ネットリストの作成は、シミュレーションを行う場合の基本的なステップであり、例えば従来の回路シミュレータ(SPICE)を用いたノイズ耐性評価方法でも最初に行うステップである。 The first step in the noise tolerance evaluation method is a step of creating a circuit netlist from the circuit diagram of the semiconductor integrated circuit. The circuit netlist describes circuit topology information of a semiconductor integrated circuit to be evaluated, that is, connection information between devices constituting the semiconductor integrated circuit. The creation of the circuit netlist in the first step is a basic step in the case of performing a simulation, and is the first step performed in a noise tolerance evaluation method using a conventional circuit simulator (SPICE), for example.
次に、上記ノイズ耐性評価方法における第2のステップでは、第1のステップで作成した回路ネットリストにある能動素子を高周波的に等価な受動素子回路に置き換えて、置換回路ネットリストを作成する。従って、当該置換回路ネットリストでは、評価対象とする半導体集積回路が、全て受動素子からなる受動素子集積回路として記述され、それら全ての受動素子の接続情報が記述される。 Next, in the second step of the noise tolerance evaluation method, the replacement element net list is created by replacing the active element in the circuit net list created in the first step with a passive element circuit equivalent in terms of high frequency. Therefore, in the replacement circuit netlist, the semiconductor integrated circuit to be evaluated is described as a passive element integrated circuit composed of all passive elements, and connection information of all the passive elements is described.
次に、上記ノイズ耐性評価方法における第3のステップでは、第2のステップで作成した置換回路ネットリストから、前記置き換え前のトランジスタの制御端子に該当する制御ノードを抽出する。尚、上記したトランジスタの制御端子は、バイポーラトランジスタであればベース端子であり、MOSトランジスタであればゲート端子である。第3のステップにおける制御ノードの抽出は、置換回路ネットリストにある全ての制御ノードを抽出してもよいし、例えば高増幅率や微少電流、微少電圧を扱うような誤動作が発生し易いと思われる一部の制御ノードを抽出するようにしてもよい。 Next, in the third step of the noise tolerance evaluation method, a control node corresponding to the control terminal of the transistor before replacement is extracted from the replacement circuit netlist created in the second step. The control terminal of the transistor is a base terminal if it is a bipolar transistor, and a gate terminal if it is a MOS transistor. The control node extraction in the third step may be performed by extracting all control nodes in the replacement circuit netlist or, for example, a malfunction that handles a high amplification factor, a minute current, and a minute voltage is likely to occur. Some control nodes may be extracted.
また、上記ノイズ耐性評価方法における第4のステップでは、第2のステップで作成した置換回路ネットリストから所定のノードを選択して、ノイズ注入ノードを設定する。第4のステップにおいて、例えば外部端子に該当するノードだけにノイズ注入ノードを設定すれば、外来ノイズに対する当該半導体集積回路のノイズ耐性を評価することになる。一方、例えば発振回路、クロック発生回路などのノイズが発生し易いと思われる置き換え前のトランジスタに該当する一部のノードだけにノイズ注入ノードを設定すれば、内部ノイズに対する当該半導体集積回路のノイズ耐性を評価することになる。尚、言うまでもなく、置換回路ネットリストにある全てのノードに対してノイズ注入ノードを設定するようにしてもよい。 In the fourth step of the noise tolerance evaluation method, a predetermined node is selected from the replacement circuit net list created in the second step, and a noise injection node is set. In the fourth step, for example, if a noise injection node is set only for a node corresponding to an external terminal, the noise resistance of the semiconductor integrated circuit against external noise is evaluated. On the other hand, if noise injection nodes are set only for some of the nodes corresponding to the transistors before replacement, which are likely to generate noise, such as oscillation circuits and clock generation circuits, the noise resistance of the semiconductor integrated circuit against internal noise Will be evaluated. Needless to say, noise injection nodes may be set for all nodes in the replacement circuit netlist.
次に、上記ノイズ耐性評価方法における第5のステップで、所定周波数のノイズを設定し、第2のステップで作成した置換回路ネットリストにおいて、互いに異なる前記制御ノードと前記ノイズ注入ノード間の経路のインピーダンスを計算する。そして、第6のステップで、制御ノード、ノイズ注入ノードおよび経路の各組み合わせにおける上記インピーダンスの計算結果を集積して、インピーダンスのリストを作成する。 Next, in the fifth step of the noise tolerance evaluation method, noise of a predetermined frequency is set, and in the replacement circuit netlist created in the second step, the path between the control node and the noise injection node different from each other is set. Calculate the impedance. In a sixth step, the impedance calculation results for each combination of control node, noise injection node, and path are integrated to create an impedance list.
上記第5のステップにおけるインピーダンスの計算は、互いに異なる制御ノードとノイズ注入ノードに対して、後述するように、ライン経路毎にインピーダンスを計算してもよいし、ネット経路の合成インピーダンスとして計算するようにしてもよい。 The impedance calculation in the fifth step may be performed for each control line and noise injection node that are different from each other, as described later, and may be calculated as a combined impedance of the net path. It may be.
最後に、上記ノイズ耐性評価方法における第7のステップで、上記リストにおけるインピーダンスの最小値から、当該半導体集積回路のノイズ耐性を判定する。すなわち、上記リストにおけるインピーダンスの最小値が所定の基準値より小さい場合には、ノイズ耐性無しと判定して、上記第1のステップまで戻り、当該半導体集積回路の回路図を修正する。そして、修正した回路図について、上記した第1のステップ〜第7のステップを繰り返し、ノイズ耐性評価を継続する。そして、最終的に、第6のステップで作成したリストにおけるインピーダンスの最小値が第7のステップで所定の基準値より大きくなった場合に、ノイズ耐性有りと判定して、当該半導体集積回路のノイズ耐性評価を終了する。 Finally, in the seventh step of the noise tolerance evaluation method, the noise tolerance of the semiconductor integrated circuit is determined from the minimum impedance value in the list. That is, when the minimum impedance value in the list is smaller than a predetermined reference value, it is determined that there is no noise tolerance, the process returns to the first step, and the circuit diagram of the semiconductor integrated circuit is corrected. Then, the first to seventh steps described above are repeated for the corrected circuit diagram, and the noise resistance evaluation is continued. Finally, when the minimum impedance value in the list created in the sixth step becomes larger than a predetermined reference value in the seventh step, it is determined that there is noise tolerance, and the noise of the semiconductor integrated circuit is determined. End resistance evaluation.
以上のように、上記した半導体集積回路のノイズ耐性評価方法は、ノイズの伝播経路と該経路のインピーダンスを解析することにより半導体集積回路のノイズ耐性を評価するもので、従来のノイズ耐性評価方法のように、回路シミュレータ(SPICE)による回路シミュレーションを実施するものではない。このため、従来の回路シミュレーションによるノイズ耐性評価方法のように大規模な解析を実施する必要がなく、限られた設計期間のなかで、効率的にノイズ耐性を評価することが可能である。 As described above, the noise immunity evaluation method for a semiconductor integrated circuit described above evaluates the noise immunity of a semiconductor integrated circuit by analyzing the noise propagation path and the impedance of the path. Thus, the circuit simulation by the circuit simulator (SPICE) is not performed. For this reason, it is not necessary to perform a large-scale analysis unlike the noise tolerance evaluation method based on the conventional circuit simulation, and it is possible to efficiently evaluate the noise tolerance within a limited design period.
以上のようにして、上記半導体集積回路のノイズ耐性評価方法は、従来の回路シミュレーションに代わる新規なノイズ耐性評価方法であって、大規模な半導体集積回路であっても実質的なノイズ耐性評価が短時間で可能な半導体集積回路のノイズ耐性評価方法とすることができる。 As described above, the noise immunity evaluation method for the semiconductor integrated circuit is a novel noise immunity evaluation method that replaces the conventional circuit simulation, and a substantial noise immunity evaluation can be performed even for a large-scale semiconductor integrated circuit. It can be a method for evaluating noise resistance of a semiconductor integrated circuit that can be performed in a short time.
上記半導体集積回路のノイズ耐性評価方法は、短時間でノイズ耐性についての評価が可能であることから、請求項2に記載のように、寄生素子抽出部が、前記半導体集積回路のレイアウト図から得られるレイアウト情報を基にして、寄生素子を抽出する第8のステップをさらに有し、前記第1のステップにおいて、前記回路ネットリスト作成部は、前記寄生素子を含めた回路ネットリストを作成することが好ましい。
Since the noise tolerance evaluation method of the semiconductor integrated circuit can evaluate the noise tolerance in a short time, the parasitic element extraction unit is obtained from the layout diagram of the semiconductor integrated circuit as described in
これによって、寄生素子を含めた高周波信号(ノイズ)の伝播経路についてのノイズ耐性評価を実施することとなり、該半導体集積回路のノイズ耐性をより正確に評価することができる。 As a result, the noise tolerance evaluation is performed on the propagation path of the high-frequency signal (noise) including the parasitic element, and the noise tolerance of the semiconductor integrated circuit can be more accurately evaluated.
上記半導体集積回路のノイズ耐性評価方法においては、例えば請求項3に記載のように、前記第3のステップにおいて、前記制御ノード抽出部は、前記置換回路ネットリストから、全ての制御ノードを抽出して、該半導体集積回路に存在する全てのトランジスタについてのノイズ耐性を評価することができる。
In the noise immunity evaluation method for the semiconductor integrated circuit, as described in
また、請求項4に記載のように、前記第3のステップにおいて、前記制御ノード抽出部は、前記置換回路ネットリストから、所定の制御ノードを選択して抽出しても良い。例えば、半導体集積回路に存在するトランジスタの中で、増幅率が高くて誤動作が発生し易いと考えられるトランジスタを選択してノイズ耐性を評価するようにしてもよい。 According to a fourth aspect of the present invention, in the third step, the control node extraction unit may select and extract a predetermined control node from the replacement circuit netlist . For example, among the transistors that are present in the semiconductor integrated circuit, malfunction amplification factor is higher may be evaluated noise immunity by selecting the transistor that would likely occur.
上記半導体集積回路のノイズ耐性評価方法においては、請求項5に記載のように、前記第4のステップにおいて、前記ノイズ注入ノード設定部は、前記置換回路ネットリストから全てのノードを選択して、ノイズ注入ノードを設定することができる。これによれば、該半導体集積回路の外部端子から伝播する外来ノイズおよび該半導体集積回路にある特定のトランジスタが発生する内部ノイズの両者について、ノイズ耐性を評価することが可能である。
In the noise immunity evaluation method of the semiconductor integrated circuit, as described in
また、内部ノイズによる誤動作発生の可能性はないと考えられる場合には、請求項6に記載のように、前記第4のステップにおいて、前記ノイズ注入ノード設定部は、前記置換回路ネットリストから外部端子のノードを選択して、ノイズ注入ノードを設定するようにしてもよい。これによれば、該半導体集積回路の外部端子から伝播する外来ノイズだけについて、ノイズ耐性を評価することができる。 In addition, when it is considered that there is no possibility of malfunction due to internal noise, in the fourth step, the noise injection node setting unit is externally connected to the external circuit from the replacement circuit netlist. A noise injection node may be set by selecting a terminal node. According to this, it is possible to evaluate the noise resistance of only the external noise propagating from the external terminal of the semiconductor integrated circuit.
上記半導体集積回路のノイズ耐性評価方法においては、請求項7に記載のように、前記第5のステップにおいて、前記経路インピーダンス計算部は、前記制御ノードとノイズ注入ノード間のネット経路の合成インピーダンスを計算し、前記第6のステップにおいて、前記インピーダンスリスト作成部は、前記制御ノードおよび前記ノイズ注入ノードの各組み合わせにおける前記合成インピーダンスのリストを作成することが好ましい。 In the noise immunity evaluation method of the semiconductor integrated circuit, as described in claim 7, in the fifth step, the path impedance calculation unit calculates a combined impedance of a net path between the control node and a noise injection node. Preferably, in the sixth step, the impedance list creation unit creates the list of the combined impedances in each combination of the control node and the noise injection node.
これによれば、後述する請求項10に記載の制御ノードとノイズ注入ノード間のライン経路のインピーダンスを計算する方法に較べて、実際には制御ノードとノイズ注入ノード間のネット経路において各ライン経路に分散して伝播するノイズを、より忠実に反映する。このため、より正確なノイズ耐性評価が可能である。 According to this, in comparison with the method of calculating the impedance of the line path between the control node and the noise injection node according to claim 10 described later, each line path is actually in the net path between the control node and the noise injection node. Reflects the noise that propagates in a more faithful manner. For this reason, more accurate noise tolerance evaluation is possible.
この場合、請求項8に記載のように、前記経路インピーダンス計算部は、回路シミュレータを有し、当該回路シミュレータが、前記制御ノードとノイズ注入ノードに所定の交流電位差もしくは交流電流を与え、該制御ノードとノイズ注入ノード間に流れる全電流もしくは該ノード間の電位差から前記合成インピーダンスを計算するようにしても良い。これにより、前記合成インピーダンスのリストの作成が容易である。 In this case, as described in claim 8, the path impedance calculation unit includes a circuit simulator, and the circuit simulator gives a predetermined AC potential difference or an AC current to the control node and the noise injection node, and the control is performed. The combined impedance may be calculated from the total current flowing between the node and the noise injection node or the potential difference between the nodes . This makes it easy to create a list of the combined impedances.
また、請求項9に記載のように、前記経路インピーダンス計算部は、ハードウェア記述言語を用いて、前記制御ノードとノイズ注入ノードに所定の交流電位差もしくは交流電流を与え、該制御ノードとノイズ注入ノード間に流れる全電流もしくは該ノード間の電位差から前記合成インピーダンスを計算することも可能である。 The path impedance calculation unit may provide a predetermined AC potential difference or an AC current to the control node and the noise injection node by using a hardware description language, and the control node and the noise injection. It is also possible to calculate the combined impedance from the total current flowing between the nodes or the potential difference between the nodes.
請求項8に記載の回路シミュレータを用いる方法では、一つのノイズの伝播経路に対して、ノイズの伝播方向を識別して取り扱うことができない。このため、回路シミュレータを用いる方法では、第2のステップにおいて例えばダイオードを受動素子に置き換える場合に、順方向のノイズ伝播と逆方向のノイズ伝播のいずれかを選択して置き換える必要がある。これに対して、請求項9に記載のハードウェア記述言語を用いる方法では、一つのノイズの伝播経路に対して、ノイズの伝播方向を識別して取り扱うことが可能である。このため、請求項9に記載のハードウェア記述言語を用いる方法は、請求項8に記載の回路シミュレータを用いる方法に較べて、より正確なノイズ耐性評価が可能である。 In the method using the circuit simulator according to the eighth aspect, it is impossible to identify and handle the noise propagation direction for one noise propagation path. For this reason, in the method using the circuit simulator, for example, when the diode is replaced with a passive element in the second step, it is necessary to select and replace either forward noise propagation or backward noise propagation. On the other hand, in the method using the hardware description language according to the ninth aspect, it is possible to identify and handle the noise propagation direction for one noise propagation path. Therefore, the method using the hardware description language according to claim 9 can perform more accurate noise tolerance evaluation than the method using the circuit simulator according to claim 8.
一方、制御ノードとノイズ注入ノード間のネット経路において、ノイズが伝播し易いライン経路やノイズが伝播し難いライン経路をある程度特定できる場合には、請求項10に記載のように、前記第5のステップにおいて、前記経路インピーダンス計算部は、前記制御ノードとノイズ注入ノード間のライン経路のインピーダンスを計算し、前記第6のステップにおいて、前記インピーダンスリスト作成部は、前記制御ノード、前記ノイズ注入ノードおよび前記ライン経路の各組み合わせにおける前記インピーダンスのリストを作成するようにしてもよい。
On the other hand, in the net path between the control node and the noise injection node, when it is possible to specify to some extent a line path where noise easily propagates or a line path where noise hardly propagates, the fifth path as described in
また、上記半導体集積回路のノイズ耐性評価方法においては、請求項11に記載のように、前記置換回路ネットリスト作成部は、前記置換回路ネットリストの接地(GND)ノードおよび電源ノードを、交流的に0電位に設定されたAC接地ノードとしてもよい。 Further, in the noise immunity evaluation method for the semiconductor integrated circuit, as described in claim 11, the replacement circuit netlist creation unit sets a ground (GND) node and a power supply node of the replacement circuit netlist in an alternating manner. The AC ground node may be set to 0 potential.
上記したGNDノードおよび電源ノードは、例えばIC端子のGND端子や電源端子で、これらのIC端子がICの外部で低インピーダンスとなっている場合に、交流的に0電位に設定可能なAC接地ノードとすることができる。上記AC接地ノードは、GNDノードと電源ノードに限らず、次のようなノードであってもよい。例えば、IC内の各回路ブロックにおけるGND端子と電源端子で、これらが
そのままIC端子を介してICの外に接続され、これらのIC端子がICの外部で低インピーダンスとなっている場合である。また、外部に大容量コンデンサ(数μF以上)が付加されるその他のIC端子や各回路ブロックの端子を、あるいはシリコン(Si)基板が確実に接地(GND)されている場合にはSi基板ノードを、AC接地ノードとしてもよい。尚、上記した各ノードは、個別にAC接地ノードとすることもできるし、全てのノードをAC接地ノードとすることもできる。
The above-described GND node and power supply node are, for example, a GND terminal or a power supply terminal of an IC terminal, and when these IC terminals have a low impedance outside the IC, an AC ground node that can be set to 0 potential in an alternating manner. It can be. The AC ground node is not limited to the GND node and the power supply node, but may be the following node. For example, this is a case where a GND terminal and a power supply terminal in each circuit block in the IC are directly connected to the outside of the IC via the IC terminal, and these IC terminals have a low impedance outside the IC. In addition, other IC terminals to which a large-capacitance capacitor (several μF or more) is added externally, terminals of each circuit block, or Si substrate node when the silicon (Si) substrate is securely grounded (GND) May be an AC ground node. Note that each of the nodes described above can be individually an AC ground node, or all nodes can be AC ground nodes.
上記のようにAC接地ノードを設定することで、評価するノイズの伝播経路の数を削減できるため、第5のステップにおけるインピーダンスの計算が容易になる。 Since the number of noise propagation paths to be evaluated can be reduced by setting the AC ground node as described above, the impedance calculation in the fifth step is facilitated.
また、上記半導体集積回路のノイズ耐性評価方法においては、請求項12に記載のように、前記半導体集積回路が、一つの半導体チップに形成されている全体回路であってもよいし、請求項13に記載のように、前記半導体集積回路が、一つの半導体チップに形成されている全体回路の構成要素である、回路ブロックであってもよい。 Moreover, in the noise tolerance evaluation method for the semiconductor integrated circuit, as described in claim 12, the semiconductor integrated circuit may be an entire circuit formed in one semiconductor chip. As described above, the semiconductor integrated circuit may be a circuit block that is a component of an entire circuit formed in one semiconductor chip.
上記半導体集積回路のノイズ耐性評価方法においては、請求項14に記載のように、 インピーダンスの周波数依存性の評価のため、前記第5のステップにおいて、前記ノイズ周波数設定部は、設定するノイズの周波数を所定の周波数範囲で変化させ、前記経路インピーダンス計算部は、前記制御ノードとノイズ注入ノード間の経路のインピーダンスを計算することが好ましい。 In the noise immunity evaluation method of the semiconductor integrated circuit, as described in claim 14, in the fifth step, the noise frequency setting unit sets the frequency of the noise to be set in order to evaluate the frequency dependence of impedance. is varied in a predetermined frequency range, the route impedance calculation unit preferably calculates the impedance of the path between the control node and the noise injection node.
これによれば、一点のノイズ周波数だけでノイズ耐性を評価する場合に較べて、より確実なノイズ耐性の評価が可能となる。 According to this, compared with the case where noise tolerance is evaluated only with one noise frequency, more reliable noise tolerance can be evaluated.
また、上記のように制御ノードとノイズ注入ノード間の各インピーダンスの周波数依存性を評価することで、ノイズの各伝播経路が、容量性、抵抗性、あるいは誘導性のいずれであるかを判別することができる。すなわち、伝播経路のインピーダンスがノイズ周波数に反比例する場合、容量性であり、伝播経路のインピーダンスがノイズ周波数に依存しない場合、抵抗性であり、伝播経路のインピーダンスがノイズ周波数に比例する場合、誘導性である。ノイズの伝播経路が容量性、抵抗性、あるいは誘導性のいずれであるかを判別することで、次に示す伝播経路の特性に合致した適切かつ確実なノイズ対策を実施することが可能となる。 Further, by evaluating the frequency dependence of each impedance between the control node and the noise injection node as described above, it is determined whether each noise propagation path is capacitive, resistive, or inductive. be able to. That is, if the propagation path impedance is inversely proportional to the noise frequency, it is capacitive, if the propagation path impedance does not depend on the noise frequency, it is resistive, and if the propagation path impedance is proportional to the noise frequency, it is inductive. It is. By determining whether the noise propagation path is capacitive, resistive, or inductive, it is possible to implement appropriate and reliable noise countermeasures that match the following propagation path characteristics.
例えば、上記半導体集積回路のノイズ耐性評価方法においては、請求項15に記載のように、前記第7のステップにおいてノイズ耐性無しと判定された前記制御ノードと前記ノイズ注入ノードの組み合わせについて、ノイズ対策回路作成部が、前記制御ノードと交流的に0電位に設定されたAC接地ノード間に、所定のインピーダンスのノイズ対策素子を挿入するようにしてもよい。 For example, in the noise immunity evaluation method for the semiconductor integrated circuit, as described in claim 15, a noise countermeasure is provided for a combination of the control node and the noise injection node determined as having no noise immunity in the seventh step. The circuit creation unit may insert a noise countermeasure element having a predetermined impedance between the control node and an AC ground node that is set to 0 potential in an alternating manner.
この場合、請求項16に記載のように、前記第7のステップにおいてノイズ耐性無しと判定された前記制御ノードと前記ノイズ注入ノードの組み合わせについて、前記経路のインピーダンスが周波数に反比例する容量性である場合には、前記ノイズ対策回路作成部は、前記置き換え前のトランジスタについて、前記制御ノードと前記AC接地ノード間の対地インピーダンスを計算し、前記ノイズ対策素子として、前記対地インピーダンスの最小値より小さなインピーダンスの容量を、前記制御ノードと前記AC接地ノードの間に挿入することが好ましい。 In this case, as described in claim 16, for the combination of the control node and the noise injection node determined to have no noise tolerance in the seventh step, the impedance of the path is capacitive in inverse proportion to the frequency. In this case, the noise countermeasure circuit creation unit calculates a ground impedance between the control node and the AC ground node for the transistor before replacement , and the impedance as the noise countermeasure element is smaller than a minimum value of the ground impedance. Is preferably inserted between the control node and the AC ground node.
制御ノードは、前述したようにバイポーラトランジスタのベースやMOSトランジスタのゲートであり、上記した対地インピーダンスは、一般的に大きな値となる。従って、ノイズの伝播する経路が容量性である場合には、トランジスタの対地インピーダンスより小さなインピーダンスの容量を制御ノードとAC接地ノードの間に挿入する。これにより、制御ノードに到達したノイズをAC接地ノードへ逃がす新たな経路が配置されることとなり、ノイズによる該トランジスタの誤動作等を抑制することができる。制御ノードとAC接地ノードの間に挿入する容量のインピーダンスが十分に小さい場合には、該制御ノードは、ノイズに対して擬似的にAC接地された状態となる。 The control node is the base of the bipolar transistor or the gate of the MOS transistor as described above, and the above-mentioned ground impedance generally has a large value. Accordingly, when the noise propagation path is capacitive, a capacitance having an impedance smaller than the ground impedance of the transistor is inserted between the control node and the AC ground node. As a result, a new path for escaping noise reaching the control node to the AC ground node is arranged, and malfunction of the transistor due to noise can be suppressed. When the impedance of the capacitor inserted between the control node and the AC ground node is sufficiently small, the control node is in a state of being pseudo-AC grounded against noise.
ノイズ対策を実施する場合、上記と異なり、ノイズ注入ノードにノイズ対策容量を付加してAC接地ノードと接続し、ノイズ注入ノードに注入されたノイズをなるべく早くAC接地ノードへ逃がす方法も考えられる。しかしながら、ノイズ対策容量をノイズ注入ノードに付加する方法は、ノイズ注入ノードに注入されるノイズが減衰していないため、大きな値の容量が必要である。これに対して、上記のノイズ耐性無しと判定されたノイズの影響を受け易いトランジスタの制御ノードにノイズ対策容量を付加する方法は、ノイズ注入ノードから制御ノードまでの伝播経路のインピーダンスでノイズが減衰されるため、より小さな値の容量であってよい。 When implementing noise countermeasures, unlike the above, it is possible to add a noise countermeasure capacitor to the noise injection node and connect it to the AC ground node to allow the noise injected into the noise injection node to escape to the AC ground node as soon as possible. However, the method of adding the noise countermeasure capacitance to the noise injection node requires a large capacitance because the noise injected into the noise injection node is not attenuated. On the other hand, the method of adding a noise countermeasure capacitor to the control node of a transistor that is easily affected by the noise determined to have no noise tolerance described above attenuates the noise by the impedance of the propagation path from the noise injection node to the control node. Therefore, the capacity may be a smaller value.
尚、前記置き換え前のトランジスタについて計算する対地インピーダンスは、例えば、回路シミュレータ(SPICE)を用いて計算することができる。また、例えば請求項17に記載のように、前記置き換え後における前記制御ノードとAC接地ノード間のネット経路の合成インピーダンスとしてもよい。 The ground impedance calculated for the transistor before replacement can be calculated using, for example, a circuit simulator (SPICE). Further, for example, as described in claim 17, it may be a combined impedance of a net path between the control node and the AC ground node after the replacement.
また、請求項18に記載のように、前記第7のステップにおいてノイズ耐性無しと判定された前記制御ノードと前記ノイズ注入ノードの組み合わせについて、前記経路のインピーダンスが周波数に依存しない抵抗性、または周波数に比例して増大する誘導性である場合には、前記ノイズ対策回路作成部は、前記ノイズ対策素子として、抵抗およびインダクタンスの少なくとも一方を前記制御ノードの前段に直列に挿入すると共に、容量を前記制御ノードと前記AC接地ノード間に挿入し、前記抵抗およびインダクタンスの少なくとも一方と前記容量とで、ローパスフィルタを構成することが好ましい。 In addition, as described in claim 18, with respect to a combination of the control node and the noise injection node determined to have no noise tolerance in the seventh step, a resistance whose frequency impedance does not depend on a frequency, or a frequency When the inductivity increases in proportion to the noise suppression circuit , the noise suppression circuit creation unit inserts at least one of a resistor and an inductance in series in front of the control node as the noise suppression element, and the capacitance is It is preferable to insert a low-pass filter between the control node and the AC ground node, and at least one of the resistor and the inductance and the capacitor.
上記のようにノイズの伝播する経路が抵抗性あるいは誘導性である場合には、抵抗およびインダクタンスの少なくとも一方を制御ノードの前段に直列に挿入し、制御ノードまでの経路インピーダンスが十分に高くなるようにして、ノイズの減衰を大きくする。また、前記抵抗およびインダクタンスの少なくとも一方と前記制御ノードとAC接地ノード間に挿入した容量とで、ローパスフィルタを構成する。これによれば、前記抵抗およびインダクタンスの少なくとも一方と前記容量の値を適宜設定することにより、問題となる高周波のノイズ成分をカットして、該ノイズ成分のトランジスタへの伝達を抑制することができる。尚、ノイズの伝播する経路が抵抗性である場合、前記抵抗を制御ノードの前段に直列に挿入することなく、制御ノードとAC接地ノード間に挿入した容量と抵抗性の前記経路のインピーダンスとで、ローパスフィルタを構成することも可能である。 When the noise propagation path is resistive or inductive as described above, at least one of the resistance and the inductance is inserted in series before the control node so that the path impedance to the control node becomes sufficiently high. To increase the attenuation of noise. A low-pass filter is formed by at least one of the resistor and the inductance and a capacitor inserted between the control node and the AC ground node. According to this, by appropriately setting at least one of the resistance and the inductance and the value of the capacitance, it is possible to cut off a problematic high frequency noise component and suppress the transmission of the noise component to the transistor. . If the noise propagation path is resistive, the resistance inserted between the control node and the AC ground node and the impedance of the resistive path is not inserted in series in front of the control node. It is also possible to configure a low-pass filter.
請求項19〜21に記載の発明は、上記したノイズ耐性評価方法を実施する、半導体集積回路のノイズ耐性評価装置に関する。 The invention described in claims 19 to 21 relates to a noise tolerance evaluation apparatus for a semiconductor integrated circuit, which implements the noise tolerance evaluation method described above.
請求項19に記載のノイズ耐性評価装置は、半導体集積回路のノイズ耐性評価装置であって、
前記半導体集積回路の回路図から得られる回路情報を基にして、回路ネットリストを作成する回路ネットリスト作成部と、
能動素子から受動素子回路への置換情報を基にして、前記回路ネットリストにある能動素子を高周波的に等価な受動素子回路に置き換えて、置換回路ネットリストを作成する置換回路ネットリスト作成部と、
前記置換回路ネットリストから、前記置き換え前のトランジスタの制御端子に該当する制御ノードを抽出する制御ノード抽出部と、
前記置換回路ネットリストから所定のノードを選択して、ノイズ注入ノードを設定するノイズ注入ノード設定部と、
所定周波数のノイズを設定するノイズ周波数設定部と、
前記置換回路ネットリストにおいて、互いに異なる前記制御ノードと前記ノイズ注入ノード間の経路のインピーダンスを計算する経路インピーダンス計算部と、
前記制御ノード、前記ノイズ注入ノードおよび前記経路の各組み合わせにおける前記インピーダンスのリストを作成するインピーダンスリスト作成部と、
前記リストにおける前記インピーダンスの最小値から、前記半導体集積回路のノイズ耐性を判定するノイズ耐性判定部とを有してなることを特徴としている。
Noise immunity evaluation apparatus according to claim 19, a noise immunity evaluation apparatus of semi-conductor integrated circuit,
Based on the circuit information obtained from the circuit diagram of the semiconductor integrated circuit, a circuit netlist creation unit that creates a circuitry netlist,
Based on replacement information to the passive element circuit from the active element, the circuit active elements in the net list replacing the high-frequency equivalent passive element circuit, replacing circuit creating a location circuit netlist netlist generation unit When,
From the substitution circuit netlist, a control node extracting unit that extracts a control node corresponding to a control terminal of the replacement before the transistor,
And selecting a predetermined node from the substitution circuit netlist, and the noise injection node setting unit for setting a noise injection node,
And the noise frequency setting unit which sets the noise of Jo Tokoro frequency,
In said replacement circuit netlist, and route the impedance calculation unit for calculating the impedance of the route between different said control node and said noise injection node,
An impedance list creation unit for creating a list of the impedances in each combination of the control node, the noise injection node, and the path;
And a noise tolerance determination unit that determines noise tolerance of the semiconductor integrated circuit from the minimum value of the impedance in the list.
これにより、請求項1に記載の半導体集積回路のノイズ耐性評価方法を実施することができる。
Thus, the noise resistance evaluation method for a semiconductor integrated circuit according to
請求項20に記載のノイズ耐性評価装置は、さらに、前記半導体集積回路のレイアウト図から得られるレイアウト情報を基にして、該レイアウト情報から寄生素子を抽出する寄生素子抽出部を有してなり、前記回路ネットリスト作成部において、前記寄生素子を含めた前記回路ネットリストを作成することを特徴としている。
The noise tolerance evaluation apparatus according to
これにより、請求項2に記載の半導体集積回路のノイズ耐性評価方法を実施することができる。
Thus, the noise resistance evaluation method for a semiconductor integrated circuit according to
また、請求項21に記載のノイズ耐性評価装置は、前記ノイズ耐性判定部においてノイズ耐性無しと判定された前記制御ノードと前記ノイズ注入ノードの組み合わせについて、ノイズ対策回路制約情報を基にして、前記制御ノードと交流的に0電位に設定されたAC接地ノード間に、所定のインピーダンスのノイズ対策素子を挿入するノイズ対策回路作成部を有してなることを特徴としている。
Moreover, noise immunity evaluation apparatus according to
これにより、請求項15に記載の半導体集積回路のノイズ耐性評価方法を実施することができる。 Thus, the noise tolerance evaluation method for a semiconductor integrated circuit according to claim 15 can be carried out.
尚、請求項19〜21に記載のノイズ耐性評価装置を用いて実施する半導体集積回路のノイズ耐性評価方法によって得られる効果については、前述したとおりであり、その説明は省略する。 The effects obtained by the noise immunity evaluation method for a semiconductor integrated circuit implemented using the noise immunity evaluation apparatus according to claims 19 to 21 are as described above, and a description thereof is omitted.
以下、本発明を実施するための形態を、図に基づいて説明する。 DESCRIPTION OF EMBODIMENTS Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings.
図1は、本発明に係る半導体集積回路のノイズ耐性評価方法の基本的な構成を示した図で、ノイズ耐性評価方法100の概略を示したフロー図である。尚、図1のノイズ耐性評価方法100にある各処理ステップにおいて、図29に示した従来のノイズ耐性評価方法90にある処理ステップと同じ処理を行うものについては、同じ符号を付した。
FIG. 1 is a diagram showing a basic configuration of a noise tolerance evaluation method for a semiconductor integrated circuit according to the present invention, and is a flowchart showing an outline of a noise
また、図2は、図1に示した半導体集積回路のノイズ耐性評価方法100を実施するためのノイズ耐性評価装置の一例で、ノイズ耐性評価装置200の構成を示した図である。
FIG. 2 is an example of a noise tolerance evaluation apparatus for implementing the noise
図1に示す半導体集積回路のノイズ耐性評価方法100は、ステップS1で設計した半導体集積回路の回路図から、回路ネットリストを作成する第1のステップS11と、前記回路ネットリストにある能動素子を高周波的に等価な受動素子回路に置き換えて、置換回路ネットリストを作成する第2のステップS12と、前記置換回路ネットリストから、前記置き換え前のトランジスタの制御端子に該当する制御ノードを抽出する第3のステップS13と、前記置換回路ネットリストから所定のノードを選択して、ノイズ注入ノードを設定する第4のステップS14と、所定周波数のノイズを設定し、前記置換回路ネットリストにおいて、互いに異なる前記制御ノードと前記ノイズ注入ノード間の経路のインピーダンスを計算する第5のステップS15と、前記制御ノード、前記ノイズ注入ノードおよび前記経路の各組み合わせにおける前記インピーダンスのリストを作成する第6のステップS16と、前記リストにおける前記インピーダンスの最小値から、前記半導体集積回路のノイズ耐性を判定する第7のステップS17とを有している。
The noise
そして、第7のステップS17においてノイズ耐性無しと判定された場合には、ステップS1に戻って回路図を修正し、第1のステップS11以降の各処理を繰り返す。また、第7のステップS17においてノイズ耐性有りと判定された場合には、ステップS4に進み、半導体集積回路のノイズ耐性評価を終了する。 If it is determined in the seventh step S17 that there is no noise tolerance, the process returns to step S1, the circuit diagram is corrected, and each process after the first step S11 is repeated. If it is determined in the seventh step S17 that there is noise tolerance, the process proceeds to step S4, and the noise tolerance evaluation of the semiconductor integrated circuit is completed.
また、図2に示す半導体集積回路のノイズ耐性評価装置200は、図1に示したノイズ耐性評価方法100を実施する半導体集積回路のノイズ耐性評価装置であって、半導体集積回路の回路図から得られる回路情報M1を基にして、前記回路ネットリストを作成する回路ネットリスト作成部M11と、能動素子から受動素子回路への置換情報M2を基にして、前記回路ネットリストにある能動素子を高周波的に等価な受動素子回路に置き換えて、前記置換回路ネットリストを作成する置換回路ネットリスト作成部M12と、前記置換回路ネットリストから、前記置き換え前のトランジスタの制御端子に該当する前記制御ノードを抽出する制御ノード抽出部M13と、前記置換回路ネットリストから所定のノードを選択して、前記ノイズ注入ノードを設定するノイズ注入ノード設定部M14と、前記所定周波数のノイズを設定するノイズ周波数設定部M15aと、前記置換回路ネットリストにおいて、互いに異なる前記制御ノードと前記ノイズ注入ノード間の前記経路のインピーダンスを計算する経路インピーダンス計算部M15bと、前記制御ノード、前記ノイズ注入ノードおよび前記経路の各組み合わせにおける前記インピーダンスのリストを作成するインピーダンスリスト作成部M16と、前記リストにおける前記インピーダンスの最小値から、前記半導体集積回路のノイズ耐性を判定するノイズ耐性判定部M17とを有している。
2 is a noise tolerance evaluation apparatus for a semiconductor integrated circuit that implements the noise
これにより、図1に示した半導体集積回路のノイズ耐性評価方法100を実施することができる。
Thereby, the noise
図1に示す半導体集積回路のノイズ耐性評価方法100は、図29に示した従来のノイズ耐性評価方法90に代わる新規なノイズ耐性評価方法である。図1のノイズ耐性評価方法100では、ノイズの伝播経路と該経路のインピーダンスを解析することにより、回路シミュレータ(SPICE)を基本的に用いることなく、半導体集積回路を構成している各トランジスタのノイズによる誤動作発生の可能性を短時間で簡便に評価することができる。図1に示すノイズ耐性評価方法100は、ノイズの伝播経路のインピーダンスを解析して、ノイズが伝播しやすい制御ノードを抽出することが目的である。該制御ノードは、例えばバイポーラトランジスタやMOSトランジスタのデバイスであれば、ベースやゲートであり、アンプやコンパレータの回路ブロックレベルであれば、感度が高い入力端子である。これら制御ノードを複数ピックアップした上で、その複数のピックアップした制御ノードに対してノイズ伝播の容易性の順位付けを行うのが、図1に示す半導体集積回路のノイズ耐性評価方法100である。
A noise
次に、図1のノイズ耐性評価方法100において、第1のステップS11〜第7のステップS17で行う各処理を、具体例を参照しながら、以下詳細に説明する。
Next, in the noise
図1のノイズ耐性評価方法100における第1のステップS11は、半導体集積回路の回路図から、回路ネットリストを作成するステップである。
The first step S11 in the noise
図3は、回路図の一例で、以後の説明を分かり易くするため、簡単なアナログ回路のコンパレータ回路10の回路図を例示している。図3で例示したように、「回路図」においては、能動素子であるトランジスタおよび受動素子である抵抗や容量などのデバイスの接続が示される。尚、図1に示す半導体集積回路のノイズ耐性評価方法100は、アナログ回路に限らず、論理回路等のデジタル回路にも適用できる。また、図1のノイズ耐性評価方法100で実際に評価対象とする半導体集積回路は、大規模なLSIである。このため、図1のノイズ耐性評価方法100で取り扱う回路図も、図3のような簡単な回路図ではなく、アナログ回路やデジタル回路が複合した大規模な回路図である。
FIG. 3 is an example of a circuit diagram, and illustrates a circuit diagram of a simple analog
図4は、回路ネットリストの一部を例示した図である。また、図5は、図4の一点鎖線で囲った部分を例にして、各デバイスの接続情報を説明した図である。 FIG. 4 is a diagram illustrating a part of the circuit netlist. FIG. 5 is a diagram for explaining the connection information of each device, taking as an example the part surrounded by the one-dot chain line in FIG.
図1の第1のステップS11で作成する回路ネットリストは、回路図から生成されるテキストデータ(以後、「回路図データ」とも呼ぶ)で、評価対象とする半導体集積回路の回路トポロジー情報、すなわち該半導体集積回路を構成している各デバイスの接続情報を記述したものである。図1の第1のステップS11における回路ネットリストの作成は、シミュレーションを行う場合の基本的なステップであり、例えば図29に示した従来のノイズ耐性評価方法90のように、回路シミュレータ(SPICE)を用いたノイズ耐性評価方法でも最初に行うステップである。
The circuit netlist created in the first step S11 of FIG. 1 is text data generated from a circuit diagram (hereinafter also referred to as “circuit diagram data”), which is circuit topology information of a semiconductor integrated circuit to be evaluated, that is, The connection information of each device constituting the semiconductor integrated circuit is described. The creation of a circuit netlist in the first step S11 of FIG. 1 is a basic step in the case of performing a simulation. For example, a circuit simulator (SPICE) like the conventional noise
次に、図1のノイズ耐性評価方法100における第2のステップS12では、第1のステップS11で作成した回路ネットリストにある能動素子を高周波的に等価な受動素子回路に置き換えて、置換回路ネットリストを作成する。
Next, in the second step S12 in the noise
図6は、上記能動素子から高周波的に等価な受動素子回路への置き換えの一例を示した図である。 FIG. 6 is a diagram showing an example of replacement of the active element with a high-frequency equivalent passive element circuit.
図6(a)は、抵抗、インダクタンスおよび容量の各受動素子であり、上記置き換えは行わない。抵抗のインピーダンスは、高周波(ノイズ)の周波数ωに依存しないが、インダクタンスと容量のインピーダンスは、記号の括弧内に示したように、周波数ωに依存する。尚、次に示す図6(b)〜(d)のダイオード、MOSトランジスタおよびバイポーラトランジスタの置き換えに用いている容量のインピーダンスも、高周波(ノイズ)の周波数ωに依存する。回路ネットリスト(置換回路ネットリスト)において、周波数領域を|Z|=|R+jωL+1/(jωC)|で定義した後、抵抗は、スルーと指定し、+R値を加算する。インダクタンスは、スルーと指定し、+L値を加算する。容量は、スルーと指定し、+C値を加算する。 FIG. 6A shows passive elements of resistance, inductance, and capacitance, and the above replacement is not performed. The impedance of the resistor does not depend on the frequency ω of the high frequency (noise), but the impedance of the inductance and the capacitance depends on the frequency ω as shown in parentheses of the symbol. It should be noted that the impedance of the capacitor used to replace the diode, MOS transistor, and bipolar transistor shown in FIGS. 6B to 6D shown below also depends on the frequency ω of the high frequency (noise). In the circuit net list (replacement circuit net list), after the frequency region is defined by | Z | = | R + jωL + 1 / (jωC) |, the resistor is designated as through and the + R value is added. Inductance is designated as through and the + L value is added. The capacity is specified as “through”, and the + C value is added.
図6(b)は、能動素子のダイオードである。ダイオードは、ノイズの伝播方向で置き換え方が異なり、順方向はゼロ抵抗に、逆方向は容量に置き換える。ダイオードから高周波的に等価な受動素子回路への該置き換えを、表右の白抜き矢印で示したように、四角で囲った記号と伝播方向を示す矢印で図示している。置換回路ネットリストにおいて、例えば、ダイオードの順方向は、スルーと指定し、値は加算しない。ダイオードの逆方向は、スルーと指定し、容量(+Cj)値を加算する。尚、一般的に容量(+Cj)の値は小さいため、逆方向は伝播せずに指定してもよい。 FIG. 6B shows a diode as an active element. The diode is replaced in different ways depending on the direction of noise propagation. The forward direction is replaced with zero resistance and the reverse direction is replaced with a capacitor. The replacement from a diode to a passive element circuit equivalent to a high frequency is illustrated by a symbol surrounded by a square and an arrow indicating a propagation direction, as indicated by a white arrow on the right side of the table. In the replacement circuit netlist, for example, the forward direction of the diode is designated as through and no value is added. The reverse direction of the diode is designated as through, and the capacitance (+ Cj) value is added. In general, since the value of the capacitance (+ Cj) is small, the reverse direction may be specified without propagating.
図6(c)は、能動素子のMOSトランジスタである。MOSトランジスタは、ソース−ドレイン間を抵抗で置き換え、ゲート−ドレイン間およびゲート−ソース間を容量で置き換える。MOSトランジスタでは、ノイズの伝播方向に対する依存性はなくてよい。置換回路ネットリストにおいて、例えば、MOSトランジスタのドレイン(D)−ソース(S)間は、スルーと指定し、オン抵抗(+R_ON)値を加算する。MOSトランジスタのゲート(G)−ドレイン(D)間およびゲート(G)−ソース(S)間は、それぞれ、スルーと指定し、容量(+Cgd)値および容量(+Cgs)値を加算する。また、図6(c)の置き換えに限らず、例えば、D→S方向は、スルーと指定し値は加算せず、S→D方向は、スルーと指定しオン抵抗(+R_ON)値を加算し、G→DとG→Sは伝播せずに指定してもよい。 FIG. 6C shows an active element MOS transistor. In the MOS transistor, the source-drain is replaced with a resistor, and the gate-drain and the gate-source are replaced with a capacitor. In the MOS transistor, there is no dependency on the noise propagation direction. In the replacement circuit netlist, for example, between the drain (D) and the source (S) of the MOS transistor is designated as through, and an on-resistance (+ R_ON) value is added. The gate (G) -drain (D) and the gate (G) -source (S) of the MOS transistor are designated as through, and the capacitance (+ Cgd) value and the capacitance (+ Cgs) value are added. Further, not limited to the replacement of FIG. 6C, for example, the D → S direction is designated as through and the value is not added, and the S → D direction is designated as through and the on-resistance (+ R_ON) value is added. , G → D and G → S may be specified without propagation.
図6(d)は、能動素子のバイポーラトランジスタである。バイポーラは、エミッタ−コレクタ間を抵抗で置き換え、ベース−コレクタ間を容量で置き換える。バイポーラトランジスタのベース−エミッタ間は、ノイズの伝播方向で置き換え方が異なり、ベースからエミッタ方向はゼロ抵抗に、エミッタからベース方向は容量に置き換える。置換回路ネットリストにおいて、例えば、バイポーラトランジスタのベース(B)→エミッタ(E)方向は、スルーと指定し値は加算しない。逆のエミッタ(E)→ベース(B)方向は、スルーと指定し、容量(+Cbe)値を加算する。バイポーラトランジスタのコレクタ(C)−エミッタ(E)間は、スルーと指定し、オン抵抗(+R_ON)値を加算する。ベース(B)−コレクタ(C)間は、スルーと指定し、容量(+Cbc)値を加算する。また、図6(d)の置き換えに限らず、例えば、B→E方向は、スルーと指定して値は加算せず、E−C間は、スルーと指定してオン抵抗(+R_ON)値を加算し、B→C方向は、伝播せずと指定し、C→B方向は、スルーと指定してオン抵抗(+R_ON)値を加算するようにしてもよい。 FIG. 6D shows a bipolar transistor as an active element. In bipolar, the emitter-collector is replaced with a resistor, and the base-collector is replaced with a capacitor. The method of replacement between the base and the emitter of the bipolar transistor is different depending on the direction of noise propagation. The base to emitter direction is replaced with zero resistance, and the emitter to base direction is replaced with capacitance. In the replacement circuit netlist, for example, the base (B) → emitter (E) direction of the bipolar transistor is designated as through and no value is added. The reverse emitter (E) → base (B) direction is designated as through, and the capacitance (+ Cbe) value is added. Between the collector (C) and the emitter (E) of the bipolar transistor is designated as through, and an on-resistance (+ R_ON) value is added. Between the base (B) and the collector (C) is designated as through, and the capacitance (+ Cbc) value is added. In addition, not limited to the replacement in FIG. 6D, for example, the B → E direction is designated as through and no value is added, and between E and C, through is designated as on resistance (+ R_ON) value. In addition, the B → C direction may be designated as not propagating, and the C → B direction may be designated as through and the on-resistance (+ R_ON) value may be added.
MOSトランジスタやバイポーラトランジスタでは、オン状態とオフ状態の違いやオン抵抗および接合容量等が動作点により異なってくるため、適宜選択して、上記受動素子回路への置き換えを行う。尚、能動素子から受動素子への置き換えのルールは、上記の手法に限ったものでない。例えば、ノイズ無しの通常状態で事前にSPICEシミュレーションを実施して各ノードの動作点をモニタし、このモニタした動作点の情報を事前に準備した動作点−抵抗、動作点−容量の関係を記載したテーブルに照らし合わせる方法で、各動作点に対応する抵抗値、容量値を一意的に選択するようにしてもよい。 In a MOS transistor or a bipolar transistor, the difference between the on state and the off state, the on resistance, the junction capacitance, and the like differ depending on the operating point. Therefore, the MOS transistor and the bipolar transistor are appropriately selected and replaced with the passive element circuit. Note that the rules for replacing active elements with passive elements are not limited to those described above. For example, a SPICE simulation is performed in advance in a normal state without noise to monitor the operating point of each node, and information on the monitored operating point is prepared in advance, describing the relationship between operating point-resistance and operating point-capacitance. The resistance value and the capacitance value corresponding to each operating point may be uniquely selected by a method of checking against the table.
図7は、デバイス特性を考慮したMOSトランジスタの受動素子への置き換えを具体的に説明する図である。図7(a)は、基板電位Vbをパラメータとして、MOSトランジスタのゲート電圧Vgとドレイン電流Idの関係を示した図であり、図7(b)は、ゲート電圧Vgをパラメータとして、MOSトランジスタのドレイン電位Vdとドレイン電流Idの関係を示した図である。 FIG. 7 is a diagram specifically explaining replacement of a MOS transistor with a passive element in consideration of device characteristics. FIG. 7A is a diagram showing the relationship between the gate voltage Vg of the MOS transistor and the drain current Id using the substrate potential Vb as a parameter. FIG. 7B is a diagram showing the relationship between the gate voltage Vg and the MOS transistor. It is the figure which showed the relationship between the drain electric potential Vd and the drain current Id.
例えば、図7(b)に示す動作点MのMOSトランジスタでは、ドレイン(D)−ソース(S)間を、ON抵抗Rds=3.5[V]/6.3[A]=0.56[Ω]で置き換える。 For example, in the MOS transistor at the operating point M shown in FIG. 7B, the ON resistance Rds = 3.5 [V] /6.3 [A] = 0.56 between the drain (D) and the source (S). Replace with [Ω].
MOSトランジスタであれば、回路シミュレーションを用いて、ソース(S)、ドレイン(D)、ゲート(G)の各動作点から、より精密に電流値をインピーダンスに置き換えることが可能である。前述した回路図ネットリストを用いて回路シミュレーションを実施すれば、安定点における各ノードの動作点を、「動作点データ」としてリスト化することができる。この動作点データを入力することで、デバイス特性データから読み取られる各動作点に対応したインピーダンスを定義することが可能である。また、ゲート(G)−ドレイン(D)間およびゲート(G)−ソース(S)間の寄生容量は、回路シミュレーションのトランジスタパラメータにより与えられ、これも同様にインピーダンスに置き換えることができる。 In the case of a MOS transistor, it is possible to more accurately replace the current value with the impedance from each operating point of the source (S), drain (D), and gate (G) using circuit simulation. If circuit simulation is performed using the circuit diagram netlist described above, the operating points of each node at the stable point can be listed as “operating point data”. By inputting this operating point data, it is possible to define the impedance corresponding to each operating point read from the device characteristic data. In addition, the parasitic capacitance between the gate (G) and the drain (D) and between the gate (G) and the source (S) is given by the transistor parameter of the circuit simulation, and this can also be replaced with the impedance.
上記の「回路図データ(回路ネットリスト)」、「動作点データ(ある時間における各ノード、各トランジスタのバイアス点の規定)」、「デバイス特性データ(ノイズ周波数を設定して得られる、動作点データに対応したトランジスタのインピーダンス値)」を組み合わせることで、能動素子を含まない受動素子だけからなる等価回路において、後述する「インピーダンスチェック」を実施することができる。 "Circuit diagram data (circuit netlist)", "Operating point data (regulation of bias points of each node and each transistor at a certain time)", "Device characteristic data (operating point obtained by setting the noise frequency) By combining “impedance values of transistors corresponding to data)”, an “impedance check” to be described later can be performed in an equivalent circuit including only passive elements not including active elements.
図8は、図6に示した能動素子の置き換え例をもとにして、図3に示したコンパレータ回路10の能動素子を高周波的に等価な受動素子回路へ置き換えた、置換回路図13aである。
8 is a replacement circuit diagram 13a in which the active elements of the
従って、図1のノイズ耐性評価方法100において第2のステップS12で作成する置換回路ネットリストは、図3のコンパレータ回路10の例を参照して説明すると、図8の置換回路図13aの回路ネットリストである。具体的には、図4で示したような図3のコンパレータ回路10の回路ネットリストに対して、該回路ネットリストにある能動素子を図6に示した能動素子の置き換え表をもとにして、高周波的に等価な受動素子回路に置き換えた、「置換回路ネットリスト」を作成する。従って、当該置換回路ネットリストでは、評価対象とする半導体集積回路が、全て受動素子からなる受動素子集積回路として記述され、それら全ての受動素子の接続情報が記述される。
Therefore, the replacement circuit net list created in the second step S12 in the noise
次に、図1のノイズ耐性評価方法100における第3のステップS13では、第2のステップS12で作成した置換回路ネットリストから、置き換え前のトランジスタの制御端子に該当する制御ノードを抽出する。尚、該制御ノードの抽出は、図1のステップS1における半導体集積回路の回路図の段階で、あるいは第1のステップS11における回路ネットリストの作成段階で、予め抽出するようにしてもよい。上記したトランジスタの制御端子は、バイポーラトランジスタであればベース端子であり、MOSトランジスタであればゲート端子である。図3のコンパレータ回路10と図8の置換回路図13aの例では、制御ノードT1〜T8が示されている。上記第3のステップS13における制御ノードの抽出は、置換回路ネットリストにある全ての制御ノードを抽出してもよいし、例えば高増幅率や微少電流、微少電圧を扱うような誤動作が発生し易いと思われる一部の制御ノードを抽出するようにしてもよい。
Next, in the third step S13 in the noise
また、図1のノイズ耐性評価方法100における第4のステップS14では、第2のステップで作成した置換回路ネットリストから所定のノードを選択して、ノイズ注入ノードを設定する。尚、該ノイズ注入ノードの設定は、図1のステップS1における半導体集積回路の回路図の段階で、あるいは第1のステップS11における回路ネットリストの作成段階で、予め設定するようにしてもよい。図3のコンパレータ回路10と図8の置換回路図13aの例では、ノイズ注入ノードP1〜P4が示されている。上記第4のステップS14において、例えば外部端子に該当するノードだけにノイズ注入ノードを設定すれば、外来ノイズに対する当該半導体集積回路のノイズ耐性を評価することになる。一方、例えば発振回路、クロック発生回路などのノイズが発生し易いと思われる置き換え前のトランジスタに該当する一部のノードだけにノイズ注入ノードを設定すれば、内部ノイズに対する当該半導体集積回路のノイズ耐性を評価することになる。尚、言うまでもなく、置換回路ネットリストにある全てのノードに対してノイズ注入ノードを設定するようにしてもよい。
In the fourth step S14 in the noise
次に、図1のノイズ耐性評価方法100における第5のステップS15で、所定周波数のノイズを設定し、第2のステップS12で作成した置換回路ネットリストにおいて、互いに異なる前記制御ノードと前記ノイズ注入ノード間の経路のインピーダンスを計算する。尚、ノイズ周波数の設定は、図1における第5のステップS15より前の段階であれば、どのステップで設定してもよい。
Next, in a fifth step S15 in the noise
そして、次の第6のステップS16で、制御ノード、ノイズ注入ノードおよび経路の各組み合わせにおける上記インピーダンスの計算結果を集積して、インピーダンスのリストを作成する。 In the next sixth step S16, the impedance calculation results for each combination of the control node, the noise injection node, and the path are integrated to create an impedance list.
最後に、図1のノイズ耐性評価方法100における第7のステップS17で、上記リストにおけるインピーダンスの最小値から、当該半導体集積回路のノイズ耐性を判定する。すなわち、上記リストにおけるインピーダンスの最小値が所定の基準値より小さい場合には、ノイズ耐性無しと判定して、ステップS1に戻り、当該半導体集積回路の回路図を修正する。そして、修正した回路図について、上記した第1のステップS11〜第7のステップS17を繰り返し、ノイズ耐性評価を継続する。そして、最終的に、第6のステップS16で作成したリストにおけるインピーダンスの最小値が第7のステップS17で所定の基準値より大きくなった場合に、ノイズ耐性有りと判定して、ステップS4に進み、当該半導体集積回路のノイズ耐性評価を終了する。
Finally, in the seventh step S17 in the noise
以上のように、図1に示した半導体集積回路のノイズ耐性評価方法100は、ノイズの伝播経路と該経路のインピーダンスを解析することにより半導体集積回路のノイズ耐性を評価するもので、図29に示した従来のノイズ耐性評価方法90のように、回路シミュレータ(SPICE)による回路シミュレーションを実施するものではない。このため、従来の回路シミュレーションによるノイズ耐性評価方法のように大規模な解析を実施する必要がなく、限られた設計期間のなかで、効率的にノイズ耐性を評価することが可能である。
As described above, the noise
次に、上記したノイズ耐性評価方法100における第5のステップS15のインピーダンス計算について、より詳細に説明する。
Next, the impedance calculation in the fifth step S15 in the noise
上記第5のステップS15におけるインピーダンスの計算は、互いに異なる制御ノードとノイズ注入ノードに対して、以下に示すように、ライン経路毎にインピーダンスを計算してもよいし、ネット経路の合成インピーダンスとして計算するようにしてもよい。 The calculation of the impedance in the fifth step S15 may calculate the impedance for each line path, as shown below, for the control node and the noise injection node which are different from each other, or as the combined impedance of the net path. You may make it do.
図9は、上記ライン経路毎にインピーダンスを計算する場合について、図1に示した第3のステップS13〜第6のステップS16で行う処理をより詳細に示した、詳細フロー20である。
FIG. 9 is a
図9に示す詳細フロー20では、図1の第3のステップS13に該当するステップS13aにおいて、A個の制御ノード(Ta)を抽出する。次に、図1の第4のステップS14に該当するステップS14aにおいて、B個のノイズ注入ノード(Pb)を設定する。次に、ステップS15aにおいて、特定の制御ノード(Ta)とノイズ注入ノード(Pb)に対して、C個のライン経路(Lc)を抽出する。
In the
尚、ライン経路(Lc)を抽出する場合には、ノイズの伝播経路がループしないようにする。また、同じノードや同じ素子について、2度以上通過しないという条件を与えるようにしてもよい。 When extracting the line path (L c ), the noise propagation path should not be looped. In addition, a condition that the same node or the same element does not pass twice or more may be given.
図10は、図8の置換回路図13aにおいて、制御ノードT7とノイズ注入ノードP1に対して、破線で示した2本のライン経路L1,L2を例示した図である。 FIG. 10 is a diagram illustrating two line paths L1 and L2 indicated by broken lines with respect to the control node T7 and the noise injection node P1 in the replacement circuit diagram 13a of FIG.
図9の詳細フロー20におけるステップS15bでは、周波数(ω)のノイズ(高周波)を設定し、ライン経路(Lc)のインピーダンスを計算する。図10では、ライン経路L1,L2のインピーダンスZ1,Z2を例示しており、それぞれ、Z1=(R11)+1/jω(C11),Z2=(R21)+(R22)+(R23)である。尚、並列接続されている素子のインピーダンスは、縮退させてもよい。
In step S15b in the
一つのライン経路についてステップS15bのインピーダンス計算が終了すると、次にステップS15c,S15dに進んで、ライン経路を変えながらステップS15bのインピーダンス計算を繰り返し、特定の制御ノード(Ta)とノイズ注入ノード(Pb)に対して抽出したライン経路の全て(C本)のインピーダンス値を算出する。 When the impedance calculation in step S15b is completed for one line path, the process proceeds to steps S15c and S15d, and the impedance calculation in step S15b is repeated while changing the line path, and a specific control node (T a ) and noise injection node ( Impedance values of all (C lines) of the extracted line paths for P b ) are calculated.
特定の制御ノード(Ta)とノイズ注入ノード(Pb)について、ステップS15a〜ステップS15dの一連の処理が終了すると、次にステップS15e,S15fに進んで、ノイズ注入ノード(Pb)を変えながら、ステップS15a〜ステップS15dの一連の処理を繰り返す。そして、特定の制御ノード(Ta)と設定した全て(B個)のノイズ注入ノード(Pb)について、抽出した各ライン経路のインピーダンス値を算出する。 When a series of processing from step S15a to step S15d is completed for the specific control node (T a ) and noise injection node (P b ), the process proceeds to steps S15e and S15f, and the noise injection node (P b ) is changed. However, the series of processing from step S15a to step S15d is repeated. Then, the impedance values of the extracted line paths are calculated for all (B) noise injection nodes (P b ) set as the specific control node (T a ).
同様に、特定の制御ノード(Ta)について、ステップS14a〜ステップS15fの一連の処理が終了すると、次にステップS15g,S15hに進んで、制御ノード(Ta)を変えながら、ステップS14a〜ステップS15fの一連の処理を繰り返す。そして、抽出した全て(A個)の制御ノード(Ta)と設定した全て(B個)のノイズ注入ノード(Pb)について、抽出した各ライン経路のインピーダンス値を算出する。 Similarly, when a series of processing from step S14a to step S15f is completed for a specific control node (T a ), the process proceeds to steps S15g and S15h, and the control node (T a ) is changed, and steps S14a to S15 are performed. The series of processes in S15f is repeated. Then, the impedance values of the extracted line paths are calculated for all (A) extracted control nodes (T a ) and all (B) set noise injection nodes (P b ).
以上の一連の処理が終了すると、次にステップS16aに進んで、計算した全てのライン経路についてのインピーダンス値のリストを作成する。 When the above series of processing ends, the process proceeds to step S16a, and a list of impedance values for all the calculated line paths is created.
以上説明したように、図9に示す詳細フロー20では、図1のノイズ耐性評価方法100における第5のステップS15において、制御ノードとノイズ注入ノード間のライン経路のインピーダンスを計算し、第6のステップS16において、制御ノード、ノイズ注入ノードおよびライン経路の各組み合わせにおけるインピーダンスのリストを作成するようにしたものである。
As described above, in the
図9に示す詳細フロー20のように、ライン経路毎にインピーダンスを計算する場合には、置換回路ネットリスト(半導体集積回路)に存在する全てのライン経路についてのインピーダンス値のリストを作成してもよい。しかしながら、上記したライン経路毎にインピーダンスを計算する方法は、特定の制御ノードとノイズ注入ノード間においてノイズが伝播し易いライン経路やノイズが伝播し難いライン経路をある程度特定できる場合、図9のステップS15aで抽出するライン経路(Lc)が絞り込めるため、特に好適である。
When calculating impedance for each line path as in the
次に、図1のノイズ耐性評価方法100における第5のステップS15のインピーダンス計算について、互いに異なる制御ノードとノイズ注入ノードに対して、ネット経路の合成インピーダンスとして計算する場合を説明する。
Next, the case where the impedance calculation in the fifth step S15 in the noise
図11は、上記ネット経路の合成インピーダンスを計算する場合について、図1に示した第3のステップS13〜第6のステップS16で行う処理をより詳細に示した、詳細フロー30である。尚、図11に示す詳細フロー30において、図9に示した詳細フロー20と同様の処理ステップについては、同じ符号を付した。
FIG. 11 is a
図11に示す詳細フロー30では、図1の第3のステップS13に該当するステップS13aにおいて、A個の制御ノード(Ta)を抽出する。次に、図1の第4のステップS14に該当するステップS14aにおいて、B個のノイズ注入ノード(Pb)を設定する。
In the
上記ステップS13aとステップS14aまでは、図9に示した詳細フロー20と同様である。
Steps S13a and S14a are the same as those in the
一方、図9に示した詳細フロー20では、ステップS15aで特定の制御ノード(Ta)とノイズ注入ノード(Pb)に対してC個のライン経路(Lc)を抽出し、ステップS15bで個々のライン経路(Lc)のインピーダンスを計算していた。これに対して、図11に示す詳細フロー30では、ステップS15iにおいて、周波数(ω)のノイズ(高周波)を設定し、特定の制御ノード(Ta)とノイズ注入ノード(Pb)に対して、ネット経路の合成インピーダンスを計算する。すなわち、図11に示す詳細フロー30では、図9に示した詳細フロー20のように特定の制御ノード(Ta)とノイズ注入ノード(Pb)に対して個々のライン経路(Lc)のインピーダンスを計算するのではなく、ノイズの伝播経路を制御ノード(Ta)からノイズ注入ノード(Pb)に繋がるネット経路として全体的に捉え、その合成インピーダンスを計算する。
On the other hand, in the
図12は、上記ネット経路によるノイズの伝播の様子を説明する図である。 FIG. 12 is a diagram for explaining how noise propagates through the net path.
図12は、図8の置換回路図13aにおいて、ノイズ注入ノードP1に注入されたノイズが破線矢印で示したようにネット経路の各方向に分かれて流れ出し、各方向から制御ノードT7に達する様子を模式的に示している。 FIG. 12 shows how the noise injected into the noise injection node P1 in the replacement circuit diagram 13a of FIG. 8 flows out in each direction of the net path as indicated by the broken arrow and reaches the control node T7 from each direction. This is shown schematically.
図11の詳細フロー30におけるステップS15e以降の処理ステップは、図9の詳細フロー20と同様である。すなわち、図11の詳細フロー30において、特定の制御ノード(Ta)とノイズ注入ノード(Pb)についてのステップS15iの処理が終了すると、次にステップS15e,S15fに進んで、ノイズ注入ノード(Pb)を変えながらステップS15iの処理を繰り返す。そして、特定の制御ノード(Ta)と設定した全て(B個)のノイズ注入ノード(Pb)について、合成インピーダンス値を算出する。
The processing steps after step S15e in the
同様に、図11の詳細フロー30において、特定の制御ノード(Ta)についてのステップS14a〜ステップS15fにおける一連の処理が終了すると、次にステップS15g,S15hに進んで、制御ノード(Ta)を変えながらステップS14a〜ステップS15fにおける一連の処理を繰り返す。そして、抽出した全て(A個)の制御ノード(Ta)と設定した全て(B個)のノイズ注入ノード(Pb)について、各ネット経路の合成インピーダンス値を算出する。
Similarly, in the
以上の一連の処理が終了すると、次にステップS16bに進んで、計算した全てのネット経路についての合成インピーダンス値のリストを作成する。 When the above series of processing ends, the process proceeds to step S16b, and a list of combined impedance values for all calculated net paths is created.
以上説明したように、図11に示す詳細フロー30では、図1のノイズ耐性評価方法100における第5のステップS15において、制御ノードとノイズ注入ノード間のネット経路の合成インピーダンスを計算し、第6のステップS16において、制御ノードおよびノイズ注入ノードの各組み合わせにおける合成インピーダンスのリストを作成する。
As described above, in the
図11に示す詳細フロー30のように制御ノードとノイズ注入ノード間のネット経路の合成インピーダンスを計算する方法によれば、前述した図9の詳細フロー20のように制御ノードとノイズ注入ノード間のライン経路のインピーダンスを計算する方法に較べて、実際には制御ノードとノイズ注入ノード間のネット経路において各ライン経路に分散して伝播するノイズを、より忠実に反映する。このため、より正確なノイズ耐性評価が可能である。
According to the method of calculating the net impedance of the net path between the control node and the noise injection node as in the
図11の詳細フロー30のステップS15iにおける合成インピーダンスは、図1の第2のステップS12で作成した置換回路ネットリストから、ネット経路にある各受動素子のインピーダンスを合成して、直接計算することができる。一方、回路シミュレータやVerilog−AMS(Analog & Mixed Signal)、VHDL−AMS等のハードウェア記述言語を用いて、制御ノードとノイズ注入ノードに所定の交流電位差もしくは交流電流を与え、該制御ノードとノイズ注入ノード間に流れる全電流もしくは該ノード間の電位差から簡単に計算することが可能であり、このほうが合成インピーダンスのリストの作成が容易である。
The combined impedance in step S15i of the
図13は、上記回路シミュレータやハードウェア記述言語による合成インピーダンスの算出の様子を説明する図である。 FIG. 13 is a diagram for explaining how the synthetic impedance is calculated by the circuit simulator and the hardware description language.
図13は、図8の置換回路図13aにおいて、ノイズ注入ノードP1と制御ノードT7にそれぞれ電位Vp,Vtを与え、ノイズ注入ノードP1から各方向に分かれて流れ出し、各方向から制御ノードT7に流れ込む全電流Iを実線で示している。該全電流Iを、回路シミュレータ(SPICE)やハードウェア記述言語により求めることで、ノイズ注入ノードP1と制御ノードT7間の合成インピーダンスZ(=R)を、算出式R=(Vp−Vt)/Iから簡単に求めることができる。尚、図13では、制御ノードとノイズ注入ノードに所定の交流電位差を与え、該制御ノードとノイズ注入ノード間に流れる全電流から合成インピーダンスを計算する方法を示した。しかしながらこれに限らず、制御ノードとノイズ注入ノードに所定の交流電流を与え、該ノード間の電位差から合成インピーダンスを計算するようにしてもよい。
FIG. 13 is a circuit diagram of the
上記回路シミュレータを用いる方法とハードウェア記述言語を用いる方法では、次のような違いがある。回路シミュレータを用いる方法では、一つのノイズの伝播経路に対して、ノイズの伝播方向を識別して取り扱うことができない。このため、回路シミュレータを用いる方法では、図1の第2のステップS12において例えばダイオードを受動素子に置き換える場合に、図6(b)に示した順方向のノイズ伝播と逆方向のノイズ伝播のいずれかを選択して置き換える必要がある。図6(d)に示したバイポーラトランジスタのベース−エミッタ間も、同様に、選択しての置き換えが必要である。これに対して、Verilog−AMS等のハードウェア記述言語を用いる方法では、一つのノイズの伝播経路に対して、ノイズの伝播方向を識別して取り扱うことが可能である。このため、ハードウェア記述言語を用いる方法は、回路シミュレータを用いる方法に較べて、より正確なノイズ耐性評価が可能である。 There is the following difference between the method using the circuit simulator and the method using a hardware description language. In the method using the circuit simulator, it is impossible to identify and handle the noise propagation direction for one noise propagation path. Therefore, in the method using the circuit simulator, when the diode is replaced with, for example, a passive element in the second step S12 of FIG. 1, either the forward noise propagation or the reverse noise propagation shown in FIG. It is necessary to select and replace. Similarly, the replacement between the base and emitter of the bipolar transistor shown in FIG. On the other hand, in a method using a hardware description language such as Verilog-AMS, it is possible to identify and handle the noise propagation direction for one noise propagation path. For this reason, the method using the hardware description language can perform more accurate noise tolerance evaluation than the method using the circuit simulator.
以上ようにして、図1のノイズ耐性評価方法100における第5のステップS15で図9に示したライン経路または図11に示したネット経路のインピーダンス計算を実施し、図1の第6のステップS16でライン経路のインピーダンスリストまたはネット経路の合成インピーダンスリストを作成すれば、次の第7のステップS17におけるノイズ耐性の判定に供することができる。
As described above, the impedance calculation of the line path shown in FIG. 9 or the net path shown in FIG. 11 is performed in the fifth step S15 in the noise
前述したように、図1に示す半導体集積回路のノイズ耐性評価方法100おいては、第3のステップS13において、第2のステップS12で作成した置換回路ネットリストから、全ての制御ノードを抽出して、該半導体集積回路に存在する全てのトランジスタについてのノイズ耐性を評価することができる。また、第3のステップS13において、第2のステップS12で作成した置換回路ネットリストから、所定の制御ノードを選択して抽出し、該半導体集積回路に存在するトランジスタの中で、例えば増幅率が高くて誤動作が発生し易いと考えられるトランジスタを選択してノイズ耐性を評価するようにしてもよい。
As described above, in the noise
図1に示す半導体集積回路のノイズ耐性評価方法100おいては、第4のステップS14において、第2のステップS12で作成した置換回路ネットリストから全てのノードを選択して、ノイズ注入ノードを設定することができる。これによれば、該半導体集積回路の外部端子から伝播する外来ノイズおよび該半導体集積回路にある特定のトランジスタが発生する内部ノイズの両者について、ノイズ耐性を評価することが可能である。また、内部ノイズによる誤動作発生の可能性はないと考えられる場合には、第4のステップS14において、第2のステップS12で作成した置換回路ネットリストから外部端子のノードを選択して、ノイズ注入ノードを設定するようにしてもよい。これによれば、該半導体集積回路の外部端子から伝播する外来ノイズだけについて、ノイズ耐性を評価することができる。
In the noise
また、図1に示す半導体集積回路のノイズ耐性評価方法100おいては、第2のステップS12で作成した置換回路ネットリストの接地(GND)ノードおよび電源ノードを、交流的に0電位に設定されたAC接地ノードとしてもよい。
Also, in the semiconductor integrated circuit noise
上記したGNDノードおよび電源ノードは、例えばIC端子のGND端子や電源端子で、これらのIC端子がICの外部で低インピーダンスとなっている場合に、交流的に0電位に設定可能なAC接地ノードとすることができる。上記AC接地ノードは、GNDノードと電源ノードに限らず、次のようなノードであってもよい。例えば、IC内の各回路ブロックにおけるGND端子と電源端子で、これらがそのままIC端子を介してICの外に接続され、これらのIC端子がICの外部で低インピーダンスとなっている場合である。また、外部に大容量コンデンサ(数μF以上)が付加されるその他のIC端子や各回路ブロックの端子を、あるいはシリコン(Si)基板が確実に接地(GND)されている場合にはSi基板ノードを、AC接地ノードとしてもよい。尚、上記した各ノードは、個別にAC接地ノードとすることもできるし、全てのノードをAC接地ノードとすることもできる。 The above-described GND node and power supply node are, for example, a GND terminal or a power supply terminal of an IC terminal, and when these IC terminals have a low impedance outside the IC, an AC ground node that can be set to 0 potential in an alternating manner. It can be. The AC ground node is not limited to the GND node and the power supply node, but may be the following node. For example, this is a case where a GND terminal and a power supply terminal in each circuit block in the IC are directly connected to the outside of the IC via the IC terminal, and these IC terminals have a low impedance outside the IC. In addition, other IC terminals to which a large-capacitance capacitor (several μF or more) is added externally, terminals of each circuit block, or Si substrate node when the silicon (Si) substrate is securely grounded (GND) May be an AC ground node. Note that each of the nodes described above can be individually an AC ground node, or all nodes can be AC ground nodes.
上記のように、GNDノードや電源ノードなど回路的にインピーダンスの低いノードに0V電位を与えてAC接地ノードとした上で、第5のステップS15を実施する。 As described above, the fifth step S15 is performed after applying a 0V potential to a node having low circuit impedance such as a GND node or a power supply node to form an AC ground node.
図14は、上記電源ノードおよびGNDノードに0電位を設定する場合を説明する図である。図14は、図8の置換回路図13aにおいて、電源ラインと接地(GND)ラインをAC接地して、電源ノードとGNDノードが共に0電位に設定されたAC接地ノードとなるようにしている。 FIG. 14 is a diagram illustrating a case where 0 potential is set to the power supply node and the GND node. FIG. 14 shows that the power supply line and the ground (GND) line are AC-grounded in the replacement circuit diagram 13a of FIG. 8 so that both the power supply node and the GND node become AC ground nodes set to zero potential.
これによれば、図1のノイズ耐性評価方法100における第5のステップS15、すなわち図9の詳細フロー20におけるステップS15a〜S15dや図11の詳細フロー30におけるステップS15iで評価するノイズの伝播経路の数を削減できるため、図1の第5のステップS15におけるインピーダンスの計算が容易になる。
According to this, the noise propagation path evaluated in the fifth step S15 in the noise
図15は、図1に示したノイズ耐性評価方法100の変形例で、ノイズ耐性評価方法101の概略を示したフロー図である。尚、図15のノイズ耐性評価方法101にある各処理ステップにおいて、図1に示したノイズ耐性評価方法100にある処理ステップと同じ処理を行うものについては、同じ符号を付した。
FIG. 15 is a flowchart showing an outline of the noise
また、図16は、図15に示した半導体集積回路のノイズ耐性評価方法101を実施するためのノイズ耐性評価装置の一例で、ノイズ耐性評価装置201の構成を示した図である。尚、図16に示すノイズ耐性評価装置201において、図2に示したノイズ耐性評価装置200と同様の部分については、同じ符号を付した。
FIG. 16 is an example of a noise tolerance evaluation apparatus for implementing the noise
図15に示す半導体集積回路のノイズ耐性評価方法101は、図1に示したノイズ耐性評価方法100と比較して、ステップS1aで示したレイアウト図の作成と寄生素子の抽出処理が、ステップS1の後に付加されている。すなわち、図15に示すノイズ耐性評価方法101は、図1に示したノイズ耐性評価方法100に対して、半導体集積回路を構成する各素子のレイアウト情報を組み込んで、該半導体集積回路のより精密なノイズ耐性評価方法としたものである。従って、図15の第1のステップS11で作成する回路ネットリストには、半導体集積回路を構成している各素子の接続情報が記載されるだけでなく、各素子のレイアウトに起因して発生する各寄生素子の接続情報も付加して記載される。
The noise
先に説明したように、図1に示した半導体集積回路のノイズ耐性評価方法100は、短時間でノイズ耐性についての評価が可能である。このことから、図15に示す半導体集積回路のノイズ耐性評価方法101のように、ステップS1aにおいて半導体集積回路のレイアウト図を作成して、該レイアウト図から寄生素子を抽出し、第1のステップS11において、前記寄生素子を含めた回路ネットリストを作成することが好ましい。これによって、寄生素子を含めた高周波信号(ノイズ)の伝播経路についてのノイズ耐性評価を実施することとなり、該半導体集積回路のノイズ耐性をより正確に評価することができる。
As described above, the noise
図16に示す半導体集積回路のノイズ耐性評価装置201は、図15に示したノイズ耐性評価方法101を実施する半導体集積回路のノイズ耐性評価装置であって、図2に示したノイズ耐性評価装置200の構成に追加して、前記半導体集積回路のレイアウト図から得られるレイアウト情報M1aaを基にして、該レイアウト情報M1aaから寄生素子を抽出する寄生素子抽出部M1abを有しており、回路ネットリスト作成部M11において、前記寄生素子を含めた前記回路ネットリストを作成する。
A noise
これにより、図15に示した半導体集積回路のノイズ耐性評価方法101を実施することができる。
Thereby, the noise
図17は、レイアウト図の一例で、分かり易くするため、簡単なCMOS回路40のレイアウト図を例示している。また、図18は、半導体集積回路50の模式的な断面図で、半導体集積回路50を構成している各素子のレイアウトや構造に起因する種々の寄生素子とノイズの伝播経路を例示した図である。
FIG. 17 is an example of a layout diagram and illustrates a simple layout diagram of the
図17に示すCMOS回路40のレイアウト図では、P基板41,Nウェル42,P+領域43,N+領域44,ポリシリコン層45,第1アルミニウム層46および第2アルミニウム層47について、それぞれ塗りパターンを変えて重ねて図示している。また、二重の四角で囲った×印は、各拡散領域へのコンタクトや、各層間を接続するビアホールの位置を示す。
In the layout diagram of the
図17に示す小さなCMOS回路40であっても、多数の寄生素子が存在し、これらが高周波信号(ノイズ)の伝播経路となる。例えば、配線−配線間の寄生容量、配線−シリコン基板間の寄生容量、配線の寄生抵抗、シリコン基板におけるデバイス間の寄生容量や寄生抵抗である。また、埋め込み酸化膜を有するSOI構造の基板を用いる場合には、埋め込み酸化膜の容量、トレンチ分離構造におけるトレンチの容量なども寄生素子となる。
Even in the
例えば、図18に示す半導体集積回路50では、支持基板51、埋め込み酸化膜52、SOI層53からなるSOI構造の基板が用いられている。そして、トレンチ絶縁分離(TD、Trench Dielectric isolation)技術により、パワートランジスタTr1、CMOSトランジスタTr2、およびバイポーラトランジスタTr3の各素子が、それぞれ絶縁分離トレンチ54で取り囲まれ、SOI層53に形成されている。また、SOI層53上には、層間絶縁膜56を介して、アナログ回路を高精度化するためのオンチップ調整が可能な薄膜抵抗Rfが形成されている。図18に示す各種の素子が集積された半導体集積回路50の構造は、多電源対応、高温での安定動作、高耐圧と高集積の両立などが必要とされる自動車用ICの構造として好適で、自動車特有の負入力サージに対しても強く、ラッチアップフリーの実現も可能である。
For example, in the semiconductor integrated
一方、図18に示す各種の素子が集積された半導体集積回路50の構造においては、多くの寄生素子が発生するため、それら寄生素子の影響を評価する必要がある。図18では、寄生容量として、埋め込み酸化膜52の酸化膜容量や絶縁分離トレンチ54のトレンチ容量、および配線55の間の配線容量等が例示されている。寄生抵抗としては、シリコン(Si)からなる支持基板51やSOI層53の基板抵抗、およびアルミニウム(Al)等からなる配線55の配線抵抗が例示されている。また、寄生インダクタンスとしては、配線55の配線インダクタンスが例示されている。
On the other hand, in the structure of the semiconductor integrated
また、ノイズの伝播経路として、図18では、ICリードおよび配線55を介して注入される外部ノイズN1とパワートランジスタTr1が発生する内部ノイズN2が例示されている。
In addition, as a noise propagation path, FIG. 18 illustrates an external noise N1 injected through the IC lead and the
図15に示したノイズ耐性評価方法101で、実際に評価対象とする半導体集積回路は、大規模なLSIである。このため、該半導体集積回路のレイアウト図も、実際には図17のようなレイアウト図を多数並べた、大規模なレイアウト図となる。従って、図15に示したノイズ耐性評価方法101のステップS1aにおいは、半導体集積回路のレイアウト図を作成して、該レイアウト図から大きな容量値や抵抗値を持つ寄生素子を適宜選択して抽出し、第1のステップS11で作成する回路ネットリストに組み込む。従って、図15の第1のステップS11で作成する回路ネットリストは、回路図から生成されるテキストデータ(回路図データ)とレイアウト図から生成される寄生素子のテキストデータ(レイアウトデータ)を合わせたもので、評価対象とする半導体集積回路の寄生素子を含めた回路トポロジー情報、すなわち該半導体集積回路を構成している各デバイスと寄生素子の接続情報を記述したものである。尚、図15の第1のステップS11で作成する回路ネットリストにおいては、回路図から得られる回路素子のデータとレイアウト図から得られる回路素子および寄生素子のデータについて、LVS検証等を実施して、一致がとられていることを確認する。これにより、回路素子のノードと抽出した寄生素子のノードの接続が可能となり、寄生素子を回路ネットリストに付加することができる。図15の第1のステップS11で作成する回路ネットリストは、図1の第1のステップS11で作成する回路ネットリストとデータ形式的は同等であり、図4で例示したような記述形式をとる。
In the noise
尚、図15のノイズ耐性評価方法101においては、第7のステップS17でノイズ耐性無しと判定された場合、ステップS1ではなく、ステップS1aに戻って回路素子のレイアウトだけを修正するようにしてもよい。特に、先に図1に示したノイズ耐性評価方法100を実施し、該半導体集積回路のノイズ耐性が確認されている場合に有効である。
In the noise
図1および図15に示した半導体集積回路のノイズ耐性評価方法100,101においては、前記半導体集積回路が、一つの半導体チップに形成されている全体回路であってもよいし、一つの半導体チップに形成されている全体回路の構成要素である、回路ブロックであってもよい。
In the semiconductor integrated circuit noise
図19は、論理回路60の一部を例示した回路図である。
FIG. 19 is a circuit diagram illustrating a part of the
図19に示す論理回路60は、一点鎖線で囲った回路ブロックCB1〜CB6で構成されている。各回路ブロックCB1〜CB6は、上述したノイズ耐性評価方法100,101により、それぞれノイズ耐性を評価済みである。このため、一点鎖線で囲った各回路ブロックCB1〜CB6においては、一点鎖線で囲った入出力する端子(ノード)の中で、どの端子(ノード)がノイズに対して最も敏感であり、耐性がどの程度であるか判明している。従って、図19に示す論理回路60のノイズ耐性評価をするにあたっては、各回路ブロックCB1〜CB6においてノイズに対して最も敏感なノードを前述したノイズ耐性評価方法100,101におけるトランジスタの制御ノードとし、一点鎖線で囲った各回路ブロックCB1〜CB6の内部はブラックボックスとして取り扱うことができる。
A
以上のようにして、上記した半導体集積回路のノイズ耐性評価方法は、従来の回路シミュレーションに代わる新規なノイズ耐性評価方法であって、大規模な半導体集積回路であっても実質的なノイズ耐性評価が短時間で可能な半導体集積回路のノイズ耐性評価方法とすることができる。 As described above, the noise immunity evaluation method for the semiconductor integrated circuit described above is a novel noise immunity evaluation method that replaces the conventional circuit simulation, and is a substantial noise immunity evaluation even for a large-scale semiconductor integrated circuit. This can be a method for evaluating noise resistance of a semiconductor integrated circuit that can be performed in a short time.
尚、上記したノイズ耐性評価方法で、ノイズの伝播経路や誤動作が発生し易いトランジスタを絞り込み、絞り込んだイズの伝播経路やトランジスタについて、従来の回路シミュレータ(SPICE)による回路シミュレーションを実施するようにしてもよい。 In the noise tolerance evaluation method described above, noise propagation paths and transistors that are likely to malfunction are narrowed down, and circuit simulation using a conventional circuit simulator (SPICE) is performed on the narrowed propagation paths and transistors. Also good.
図20は、図1に示したノイズ耐性評価方法100の変形例で、ノイズ耐性評価方法102の概略を示したフロー図である。尚、図20のノイズ耐性評価方法102にある各処理ステップにおいて、図1に示したノイズ耐性評価方法100にある処理ステップと同じ処理を行うものについては、同じ符号を付した。
FIG. 20 is a flowchart showing an outline of the noise
図20に示す半導体集積回路のノイズ耐性評価方法102においては、図1に示したノイズ耐性評価方法100に対して、ノイズ注入ノードを設定する第4のステップS14と経路のインピーダンスを計算する第5のステップS15の間に、評価するノイズの周波数範囲(ωa<ωi<ωb)
を設定するステップS18が追加されている。図20のノイズ耐性評価方法102においては、第5のステップS15において設定するノイズの周波数(ωi)を、ステップS18に示した所定の周波数範囲(ωa<ωi<ωb)
で変化させ、第5のステップS15と第6のステップS16で各周波数(ωi)における制御ノードとノイズ注入ノード間の経路のインピーダンスを計算して、該インピーダンスの周波数依存性を評価するようにしている。
In the noise
Step S18 for setting is added. In the noise
In the fifth step S15 and the sixth step S16, the impedance of the path between the control node and the noise injection node at each frequency (ω i ) is calculated, and the frequency dependence of the impedance is evaluated. ing.
これによれば、図1に示したノイズ耐性評価方法100のように一点のノイズ周波数だけでノイズ耐性を評価する場合に較べて、より確実なノイズ耐性の評価が可能となる。
According to this, as compared with the case where the noise tolerance is evaluated only with one noise frequency as in the noise
また、上記のように制御ノードとノイズ注入ノード間の各インピーダンスの周波数依存性を評価することで、ノイズの各伝播経路が、容量性、抵抗性、あるいは誘導性のいずれであるかを判別することができる。 Further, by evaluating the frequency dependence of each impedance between the control node and the noise injection node as described above, it is determined whether each noise propagation path is capacitive, resistive, or inductive. be able to.
図21は、ノイズ伝播経路のインピーダンスの周波数依存性と、該ノイズ伝播経路が容量性、抵抗性、あるいは誘導性のいずれであるかをまとめて示した図である。 FIG. 21 is a diagram collectively showing the frequency dependence of the impedance of the noise propagation path and whether the noise propagation path is capacitive, resistive, or inductive.
図21に示すように、伝播経路のインピーダンスがノイズ周波数に反比例する場合、容量性であり、伝播経路のインピーダンスがノイズ周波数に依存しない場合、抵抗性であり、伝播経路のインピーダンスがノイズ周波数に比例する場合、誘導性である。ノイズの伝播経路が容量性、抵抗性、あるいは誘導性のいずれであるかを判別することで、次に示す伝播経路の特性に合致した適切かつ確実なノイズ対策を実施することが可能となる。 As shown in FIG. 21, when the impedance of the propagation path is inversely proportional to the noise frequency, it is capacitive, and when the impedance of the propagation path does not depend on the noise frequency, it is resistive, and the impedance of the propagation path is proportional to the noise frequency. If you are inductive. By determining whether the noise propagation path is capacitive, resistive, or inductive, it is possible to implement appropriate and reliable noise countermeasures that match the following propagation path characteristics.
次に、図1、図15および図20に示したノイズ耐性評価方法100〜102の第7のステップS17において、ノイズ耐性無しと判定された制御ノードに対するノイズ対策の方法について説明する。
Next, a noise countermeasure method for the control node determined to have no noise tolerance in the seventh step S17 of the noise
図22と図23は、図20に示したノイズ耐性評価方法102の変形例で、それぞれ、ノイズ耐性評価方法102a,102bの概略を示したフロー図である。
FIG. 22 and FIG. 23 are flowcharts showing the outline of the noise
図22と図23に示す半導体集積回路のノイズ耐性評価方法102a,102bにおいては、図20に示したノイズ耐性評価方法102に対して、第7のステップS17においてノイズ耐性無しと判定された制御ノードに対して、後述するノイズ対策回路の設定を行うステップS19が追加されている。尚、図22のノイズ耐性評価方法102aでは、第7のステップS17においてノイズ耐性無しと判定された制御ノードに対して、ステップS19のノイズ対策回路設定を実施した後、再びステップS1に戻り、第1のステップS11以降のステップを繰り返して、ノイズ耐性が確保されたことを再び確認する構成となっている。これに対して、図23のノイズ耐性評価方法102bは、第7のステップS17においてノイズ耐性無しと判定された制御ノードに対して、ステップS19のノイズ対策回路設定を実施した後、ステップS4に進み、そのままインピーダンスチェックによるノイズ耐性評価を終了するようにしている。図23のノイズ耐性評価方法102bは、ステップS19のノイズ対策回路の設定による回路全体への影響と効果が予め分かっている場合に採用することができる。
In the noise
図24は、図22と図23に示した半導体集積回路のノイズ耐性評価方法102a,102bを実施するためのノイズ耐性評価装置の一例で、ノイズ耐性評価装置202の構成を示した図である。尚、図24に示すノイズ耐性評価装置202において、図16に示したノイズ耐性評価装置201と同様の部分については、同じ符号を付した。
FIG. 24 is an example of a noise tolerance evaluation apparatus for implementing the noise
図24に示す半導体集積回路のノイズ耐性評価装置202は、図16に示したノイズ耐性評価装置201の構成に追加して、ノイズ耐性判定部M17においてノイズ耐性無しと判定された前記制御ノードと前記ノイズ注入ノードの組み合わせについて、ノイズ対策回路制約情報M19aを基にして、前記制御ノードと交流的に0電位に設定されたAC接地ノード間に、後述する所定のインピーダンスのノイズ対策素子を挿入するノイズ対策回路作成部M19bを有している。
The noise
これにより、図22と図23に示した半導体集積回路のノイズ耐性評価方法102a,102bを実施することができる。
Thereby, the noise
図25は、前述したノイズ耐性評価方法100〜102,102a,102bでノイズ耐性無しと判定された制御ノードに対するノイズ対策の概略を示す図で、図25(a)はノイズ対策前の構成であり、図25(b)はノイズ対策後の構成である。また、図26は、ノイズ伝播経路の特性を考慮したより詳細なノイズ対策の例を示す図で、図26(a)は容量性の伝播経路の場合についての構成であり、図26(b)は抵抗性または誘導性の伝播経路の場合についての構成である。
FIG. 25 is a diagram showing an outline of noise countermeasures for a control node determined to have no noise tolerance by the noise
図25(a)において、ノイズ注入ノードPa、制御ノードTa、およびノイズ伝播経路のインピーダンスZ1は、前述したノイズ耐性評価方法100〜102,102a,102bにおける第7のステップS17でノイズ耐性無しと判定された組み合わせである。また、制御ノードTaとAC接地ノードGaの間のインピーダンスZ2は、制御ノードTaが属するトランジスタや回路ブロックのAC接地ノードGaに対する対地インピーダンスである。
In FIG. 25A, the noise injection node Pa, the control node Ta, and the impedance Z1 of the noise propagation path are determined as having no noise tolerance in the seventh step S17 in the noise
ノイズ耐性無しと判定された制御ノードTaのノイズ対策として、基本的には図25(b)に示すように、制御ノードTaの対地インピーダンスZ2より小さなインピーダンスZ3のノイズ対策素子を制御ノードTaとAC接地ノードGaの間に挿入して、ノイズ成分がAC接地ノードGaに逃げ易くする。 As a noise countermeasure for the control node Ta determined to have no noise tolerance, basically, as shown in FIG. 25 (b), a noise countermeasure element having an impedance Z3 smaller than the ground impedance Z2 of the control node Ta is connected to the control node Ta and the AC. The noise component is inserted between the ground nodes Ga to facilitate escape to the AC ground node Ga.
より詳細には、図20,図22および図23に示した半導体集積回路のノイズ耐性評価方法102,102a,102bにおいて、第7のステップS17においてノイズ耐性無しと判定された制御ノードとノイズ注入ノードの組み合わせについて、経路のインピーダンスが周波数に反比例する容量性である場合、置き換え前のトランジスタについて、制御ノードと交流的に0電位に設定されたAC接地ノード間の対地インピーダンスを計算し、対地インピーダンスの最小値より小さなインピーダンスの容量を、制御ノードとAC接地ノードの間に挿入することが好ましい。
More specifically, in the noise
すなわち、図25(a)に示したノイズ注入ノードPaと制御ノードTa間のノイズ伝播経路のインピーダンスZ1が、図26(a)に示すように、周波数に反比例する容量性(C)である場合、置き換え前のトランジスタについて、制御ノードTaと交流的に0電位に設定されたAC接地ノードGa間の対地インピーダンスZ2を計算し、対地インピーダンスZ2の最小値より小さなインピーダンス[(1/jωC3)<Z2]の容量C3を、制御ノードTaとAC接地ノードGaの間に挿入する。 That is, when the impedance Z1 of the noise propagation path between the noise injection node Pa and the control node Ta shown in FIG. 25A is capacitive (C) inversely proportional to the frequency as shown in FIG. For the transistor before replacement, the ground impedance Z2 between the control node Ta and the AC ground node Ga which is set to 0 potential in an alternating manner is calculated, and the impedance [(1 / jωC3) <Z2 smaller than the minimum value of the ground impedance Z2 is calculated. ] Is inserted between the control node Ta and the AC ground node Ga.
図26(a)に示す制御ノードTaは、前述したようにバイポーラトランジスタのベースやMOSトランジスタのゲートであり、上記した対地インピーダンスZ2は、一般的に大きな値となる。従って、ノイズの伝播する経路が容量性(C)である場合には、トランジスタの対地インピーダンスZ2より小さなインピーダンス[(1/jωC3)<Z2]の容量C3を制御ノードTaとAC接地ノードGaの間に挿入する。これにより、制御ノードTaに到達したノイズをAC接地ノードGaへ逃がす新たな経路が配置されることとなり、ノイズによる該トランジスタの誤動作等を抑制することができる。制御ノードTaとAC接地ノードGaの間に挿入する容量C3のインピーダンスが十分に小さい場合には、該制御ノードTaは、ノイズに対して擬似的にAC接地された状態となる。 The control node Ta shown in FIG. 26A is the base of the bipolar transistor or the gate of the MOS transistor as described above, and the above-mentioned ground impedance Z2 generally has a large value. Therefore, when the noise propagation path is capacitive (C), the capacitance C3 having an impedance [(1 / jωC3) <Z2] smaller than the ground impedance Z2 of the transistor is set between the control node Ta and the AC ground node Ga. Insert into. As a result, a new path for escaping the noise reaching the control node Ta to the AC ground node Ga is arranged, and malfunction of the transistor due to noise can be suppressed. When the impedance of the capacitor C3 inserted between the control node Ta and the AC ground node Ga is sufficiently small, the control node Ta is in a state of being pseudo-AC grounded against noise.
ノイズ対策を実施する場合、上記と異なり、図26(a)に示すノイズ注入ノードPaにノイズ対策容量を付加してAC接地ノードと接続し、ノイズ注入ノードPaに注入されたノイズをなるべく早くAC接地ノードへ逃がす方法も考えられる。しかしながら、ノイズ対策容量をノイズ注入ノードPaに付加する方法は、ノイズ注入ノードPaに注入されるノイズが減衰していないため、大きな値の容量が必要である。これに対して、上記のノイズ耐性無しと判定されたノイズの影響を受け易いトランジスタの制御ノードTaにノイズ対策容量C3を付加する方法は、ノイズ注入ノードPaから制御ノードTaまでの伝播経路のインピーダンスでノイズが減衰されるため、より小さな値の容量であってよい。 When noise countermeasures are implemented, unlike the above, a noise countermeasure capacitor is added to the noise injection node Pa shown in FIG. 26A and connected to the AC ground node, and the noise injected into the noise injection node Pa is AC as soon as possible. A method of escaping to the ground node is also conceivable. However, the method of adding the noise countermeasure capacity to the noise injection node Pa requires a large capacity because the noise injected to the noise injection node Pa is not attenuated. On the other hand, the method of adding the noise countermeasure capacitor C3 to the control node Ta of the transistor that is easily affected by the noise determined to have no noise tolerance is the impedance of the propagation path from the noise injection node Pa to the control node Ta. Since the noise is attenuated, the capacity may be smaller.
尚、置き換え前のトランジスタについて計算する図26(a)の対地インピーダンスZ2は、例えば、回路シミュレータ(SPICE)を用いて計算することができる。また、例えば、前述した受動素子回路への置き換え後における制御ノードTaとAC接地ノードGa間のネット経路の合成インピーダンスとしてもよい。 Note that the ground impedance Z2 of FIG. 26A calculated for the transistor before replacement can be calculated using, for example, a circuit simulator (SPICE). Further, for example, the combined impedance of the net path between the control node Ta and the AC ground node Ga after replacement with the above-described passive element circuit may be used.
図20,図22および図23に示した半導体集積回路のノイズ耐性評価方法102,102a,102bにおいて、第7のステップS17においてノイズ耐性無しと判定された制御ノードとノイズ注入ノードの組み合わせについて、経路のインピーダンスが周波数に依存しない抵抗性、または周波数に比例して増大する誘導性である場合、抵抗およびインダクタンスの少なくとも一方を該制御ノードの前段に直列に挿入すると共に、容量を該制御ノードと交流的に0電位に設定されたAC接地ノード間に挿入し、前記抵抗およびインダクタンスの少なくとも一方と前記容量とで、ローパスフィルタを構成することが好ましい。
In the noise
すなわち、図25(a)に示したノイズ注入ノードPaと制御ノードTa間のノイズ伝播経路のインピーダンスZ1が、図26(b)に示すように、周波数に依存しない抵抗性(R)、または周波数に比例して増大する誘導性(L)である場合、抵抗R4を制御ノードTaの前段に直列に挿入すると共に、容量C4を制御ノードTaとAC接地ノードGa間に挿入し、抵抗R4と容量C4とで、ローパスフィルタを構成する。尚、図示していないが、抵抗R4の代わりにインダクタンスL4を制御ノードTaの前段に直列に挿入してもよいし、抵抗R4とインダクタンスL4の両方を制御ノードTaの前段に直列に挿入してもよい。 That is, the impedance Z1 of the noise propagation path between the noise injection node Pa and the control node Ta shown in FIG. 25A is a frequency independent resistance (R) or frequency as shown in FIG. In the case of inductivity (L) that increases in proportion to the resistance R4, the resistor R4 is inserted in series before the control node Ta, and the capacitor C4 is inserted between the control node Ta and the AC ground node Ga. C4 constitutes a low-pass filter. Although not shown, instead of the resistor R4, the inductance L4 may be inserted in series before the control node Ta, or both the resistor R4 and the inductance L4 are inserted in series before the control node Ta. Also good.
ノイズの伝播する経路が抵抗性(R)あるいは誘導性(L)である場合には、例えば図26(b)に示すように、抵抗R4を制御ノードTaの前段に直列に挿入し、制御ノードTaまでの経路インピーダンス(R+R4,jωL+R4)が十分に高くなるようにして、ノイズの減衰を大きくする。また、抵抗R4と制御ノードTaとAC接地ノードGa間に挿入した容量C4とで、高域遮断周波数ωh=1/C4・(R+R4,R4)のローパスフィルタを構成する。これによれば、抵抗R4と容量C4の値を適宜設定することにより、問題となる高周波のノイズ成分をカットして、該ノイズ成分のトランジスタへの伝達を抑制することができる。尚、ノイズの伝播する経路が抵抗性(R)である場合、抵抗R4を制御ノードTaの前段に直列に挿入することなく、制御ノードTaとAC接地ノードGa間に挿入した容量C4と抵抗性(R)の経路のインピーダンスとで、ローパスフィルタを構成することも可能である。 When the noise propagation path is resistive (R) or inductive (L), for example, as shown in FIG. 26B, a resistor R4 is inserted in series before the control node Ta, and the control node The attenuation of noise is increased by making the path impedance (R + R4, jωL + R4) to Ta sufficiently high. The resistor R4, the control node Ta, and the capacitor C4 inserted between the AC ground node Ga constitute a low-pass filter having a high cutoff frequency ωh = 1 / C4 · (R + R4, R4). According to this, by appropriately setting the values of the resistor R4 and the capacitor C4, it is possible to cut a high-frequency noise component that is a problem and suppress the transmission of the noise component to the transistor. When the noise propagation path is resistive (R), the resistance R4 is inserted in series between the control node Ta and the AC ground node Ga without connecting the resistor R4 in series before the control node Ta. It is also possible to configure a low-pass filter with the impedance of the path (R).
尚、図1、図15および図20に示したノイズ耐性評価方法100〜102では、図22に示したノイズ耐性評価方法102aと同様に、第7のステップS17においてノイズ耐性無しと判定された制御ノードに対して、ステップS1に戻り上記したノイズ対策を実施して、第1のステップS11以降のステップを繰り返して、ノイズ耐性が確保されたことを再び確認する構成となっている。しかしながら、図26に示したノイズ対策用の容量C3,C4や抵抗R4を挿入するノイズ対策のように、インピーダンスに対するノイズ対策の影響と効果が予め分かっている場合には、図23に示したノイズ耐性評価方法102bと同様に、該ノイズ対策を実施してステップS4に進み、そのままノイズ耐性評価を終了するようにしてもよい。
In the noise
一方、図26に示したノイズ対策用の容量C3,C4や抵抗R4を挿入するノイズ対策を実施した場合には、制御ノードTaの属するトランジスタや回路ブロックの回路動作への影響を、回路シミュレーションにて確認する必要がある。容量C3,C4の挿入は、回路動作の動作点が変り難いというメリットがあるが、遅延時間に影響がある。また、抵抗R43の挿入は、回路動作の電流能力やIRドロップ(電圧降下)および遅延時間に影響がある。 On the other hand, when noise countermeasures such as the noise countermeasure capacitors C3 and C4 and the resistor R4 shown in FIG. 26 are implemented, the influence on the circuit operation of the transistor and circuit block to which the control node Ta belongs is applied to the circuit simulation. Need to confirm. The insertion of the capacitors C3 and C4 has the merit that the operating point of the circuit operation is hardly changed, but the delay time is affected. Further, the insertion of the resistor R43 affects the current capability of circuit operation, IR drop (voltage drop), and delay time.
次に、上記したノイズ対策を、具体的な回路を例にして説明する。 Next, the above-described noise countermeasure will be described using a specific circuit as an example.
図27(a)は、バンドギャップ低電圧回路(BG回路)の回路構成、および寄生容量Ca介した外部ノイズの注入がある場合を示した図であり、図27(b)は、制御ノードTaとAC接地ノードGa間にノイズ対策容量C3を挿入した場合の回路構成を示した図である。 FIG. 27A is a diagram showing a circuit configuration of a bandgap low voltage circuit (BG circuit) and a case where external noise is injected through the parasitic capacitance Ca, and FIG. 27B is a diagram illustrating a control node Ta. 2 is a diagram showing a circuit configuration when a noise countermeasure capacitor C3 is inserted between the AC ground node Ga and the AC ground node Ga.
図27(a)に示すように、外部配線等のノイズ注入ノードPaから、寄生容量Ca(数10fF)を介して、バイポーラトランジスタTraのベース(制御ノードTa)にノイズが伝播する場合を例にする。この場合、以下のようにして、誤動作が発生する。PN接合(バイポーラトランジスタTraのベース−エミッタ間)にノイズ(AC成分の電圧)が加わると、PN接合の非線形性により、動作電流が増加しようとする。しかしながら、バイポーラトランジスタTraの動作電流は、定電流で供給されているため、増加しようとする電流が供給されず、その分、動作点が低くなって、ベース−エミッタ間電圧VBE(アンプの+入力)が低下する。このため、BG回路の出力電圧VBGが低下し、BG回路が誤動作する。 As shown in FIG. 27A, a case where noise propagates from a noise injection node Pa such as an external wiring to the base (control node Ta) of the bipolar transistor Tra via a parasitic capacitance Ca (several tens of fF) is taken as an example. To do. In this case, a malfunction occurs as follows. When noise (AC component voltage) is applied to the PN junction (between the base and emitter of the bipolar transistor Tra), the operating current tends to increase due to the nonlinearity of the PN junction. However, since the operating current of the bipolar transistor Tra is supplied at a constant current, the current to be increased is not supplied, and the operating point is lowered accordingly, and the base-emitter voltage VBE (the + input of the amplifier) ) Decreases. For this reason, the output voltage VBG of the BG circuit decreases and the BG circuit malfunctions.
図27(a)に示すように、バイポーラトランジスタTraのベース−エミッタ間容量やノイズ経路となっている寄生容量Caに対して十分大きい10pFの容量C3を制御ノードTaとAC接地ノードGa間に挿入することで、低インピーダンスで注入されたノイズをGNDへ逃がすことができる。 As shown in FIG. 27A, a capacitance C3 of 10 pF that is sufficiently larger than the base-emitter capacitance of the bipolar transistor Tra and the parasitic capacitance Ca serving as a noise path is inserted between the control node Ta and the AC ground node Ga. By doing so, noise injected with low impedance can be released to GND.
図27に示すBG回路の誤動作解析(5V出力過渡解析)シミュレーション結果によれば、例えば設計出力電圧VBGが1.19VのBG回路に対してノイズ相当の電圧振幅をノイズ注入ノードPaに注入した場合、ノイズ対策容量C3を挿入していない図27(a)の場合には、出力電圧VBGが0.68Vに低下する(約43%の低下)。これに対して、ノイズ対策容量C3を挿入した図27(b)の場合には、ノイズが注入されても出力電圧VBGが1.13Vを確保することができる(約5%の低下)。 According to the BG circuit malfunction analysis (5V output transient analysis) simulation result shown in FIG. 27, for example, when a voltage amplitude equivalent to noise is injected into the noise injection node Pa for a BG circuit whose design output voltage VBG is 1.19V. In the case of FIG. 27A in which the noise countermeasure capacitor C3 is not inserted, the output voltage VBG decreases to 0.68 V (a decrease of about 43%). On the other hand, in the case of FIG. 27B in which the noise countermeasure capacitor C3 is inserted, the output voltage VBG can be 1.13V (a decrease of about 5%) even if noise is injected.
図28は、図3に示したコンパレータ回路10と同様の回路をバイポーラトランジスタで構成した、コンパレータ回路10aの回路図である。
FIG. 28 is a circuit diagram of a
図28に示すコンパレータ回路10aにおいても、図27に示したBG回路と同様に、外部配線等の寄生容量Caを介してノイズ注入(ノイズ注入ノードPa)がある場合を想定しており、図20のノイズ耐性評価方法102における第7のステップS17でノイズ耐性無しと判定された制御ノードTaとAC接地ノードGa間に、ノイズ対策容量C3を挿入している。尚、ノイズ対策容量C3の値は、図26(a)に示した対地インピーダンスZ2としてノイズ対策容量C3の挿入前の制御ノードTaとAC接地ノードGa間のネット経路の合成インピーダンスを計算して、それより小さな値となるように設定する。
Similarly to the BG circuit shown in FIG. 27, the
以上に説明したようにして、上記した半導体集積回路のノイズ耐性評価方法およびそれを実施するノイズ耐性評価装置は、いずれも、従来の回路シミュレーションに代わる新規なノイズ耐性評価方法およびノイズ耐性評価装置であって、大規模な半導体集積回路であっても実質的なノイズ耐性評価が短時間で可能な半導体集積回路のノイズ耐性評価方法およびノイズ耐性評価装置となっている。 As described above, the above-described noise tolerance evaluation method for a semiconductor integrated circuit and the noise tolerance evaluation apparatus for implementing the same are both a novel noise tolerance evaluation method and a noise tolerance evaluation apparatus that replace the conventional circuit simulation. Thus, even in a large-scale semiconductor integrated circuit, a noise resistance evaluation method and a noise resistance evaluation apparatus for a semiconductor integrated circuit capable of performing substantial noise resistance evaluation in a short time.
90,91,100〜102,102a,102b ノイズ耐性評価方法
20,30 詳細フロー
T1〜T8,Ta 制御ノード
P1〜P4,Pa ノイズ注入ノード
Ga AC接地ノード
200〜202 ノイズ耐性評価装置
90, 91, 100-102, 102a, 102b Noise
Claims (21)
回路ネットリスト作成部が、前記半導体集積回路の回路図から、回路ネットリストを作成する第1のステップと、
置換回路ネットリスト作成部が、前記回路ネットリストにある能動素子を高周波的に等価な受動素子回路に置き換えて、置換回路ネットリストを作成する第2のステップと、
制御ノード抽出部が、前記置換回路ネットリストから、前記置き換え前のトランジスタの制御端子に該当する制御ノードを抽出する第3のステップと、
ノイズ注入ノード設定部が、前記置換回路ネットリストから所定のノードを選択して、ノイズ注入ノードを設定する第4のステップと、
ノイズ周波数設定部が、所定周波数のノイズを設定し、経路インピーダンス計算部が、前記置換回路ネットリストにおいて、互いに異なる前記制御ノードと前記ノイズ注入ノード間の経路のインピーダンスを計算する第5のステップと、
インピーダンスリスト作成部が、前記制御ノード、前記ノイズ注入ノードおよび前記経路の各組み合わせにおける前記インピーダンスのリストを作成する第6のステップと、
ノイズ耐性判定部が、前記リストにおける前記インピーダンスの最小値から、前記半導体集積回路のノイズ耐性を判定する第7のステップとを有してなることを特徴とする半導体集積回路のノイズ耐性評価方法。 A noise tolerance evaluation method for a semiconductor integrated circuit for evaluating a noise tolerance of a semiconductor integrated circuit, which is performed in a noise tolerance evaluation apparatus ,
A circuit net list creation unit creating a circuit net list from a circuit diagram of the semiconductor integrated circuit;
A second step in which a replacement circuit netlist creation unit creates a replacement circuit netlist by replacing active elements in the circuit netlist with high-frequency equivalent passive element circuits;
A third step in which a control node extraction unit extracts a control node corresponding to a control terminal of the transistor before replacement from the replacement circuit netlist;
A fourth step in which a noise injection node setting unit selects a predetermined node from the replacement circuit netlist and sets a noise injection node;
A fifth step in which a noise frequency setting unit sets noise of a predetermined frequency, and a path impedance calculation unit calculates a path impedance between the control node and the noise injection node different from each other in the replacement circuit netlist; ,
An impedance list creation unit creating a list of the impedance in each combination of the control node, the noise injection node, and the path;
Noise resistance determining unit, from the minimum value of the impedance in said list, noise immunity evaluation method of a semiconductor integrated circuit characterized by comprising and a seventh step of determining the noise immunity of the semiconductor integrated circuit.
前記第1のステップにおいて、前記回路ネットリスト作成部は、前記寄生素子を含めた回路ネットリストを作成することを特徴とする請求項1に記載の半導体集積回路のノイズ耐性評価方法。 The parasitic element extraction unit further includes an eighth step of extracting a parasitic element based on layout information obtained from the layout diagram of the semiconductor integrated circuit ;
2. The method for evaluating a noise resistance of a semiconductor integrated circuit according to claim 1, wherein, in the first step, the circuit net list creation unit creates a circuit net list including the parasitic elements.
前記第6のステップにおいて、前記インピーダンスリスト作成部は、前記制御ノードおよび前記ノイズ注入ノードの各組み合わせにおける前記合成インピーダンスのリストを作成することを特徴とする請求項1乃至6のいずれか一項に記載の半導体集積回路のノイズ耐性評価方法。 In the fifth step, the path impedance calculation unit calculates a combined impedance of a net path between the control node and a noise injection node,
The said 6th step WHEREIN: The said impedance list preparation part produces the list | wrist of the said synthetic | combination impedance in each combination of the said control node and the said noise injection node, It is any one of Claim 1 thru | or 6 characterized by the above-mentioned. The noise tolerance evaluation method of the semiconductor integrated circuit as described.
当該回路シミュレータが、前記制御ノードとノイズ注入ノードに所定の交流電位差もしくは交流電流を与え、該制御ノードとノイズ注入ノード間に流れる全電流もしくは該ノード間の電位差から前記合成インピーダンスを計算することを特徴とする請求項7に記載の半導体集積回路のノイズ耐性評価方法。 The path impedance calculator has a circuit simulator,
The circuit simulator applies a predetermined AC potential difference or AC current to the control node and the noise injection node, and calculates the combined impedance from the total current flowing between the control node and the noise injection node or the potential difference between the nodes. The method for evaluating noise resistance of a semiconductor integrated circuit according to claim 7, wherein:
前記第6のステップにおいて、前記インピーダンスリスト作成部は、前記制御ノード、前記ノイズ注入ノードおよび前記ライン経路の各組み合わせにおける前記インピーダンスのリストを作成することを特徴とする請求項1乃至6のいずれか一項に記載の半導体集積回路のノイズ耐性評価方法。 In the fifth step, the path impedance calculation unit calculates an impedance of a line path between the control node and a noise injection node,
The impedance list creation unit creates the impedance list in each combination of the control node, the noise injection node, and the line path in the sixth step . The method for evaluating noise resistance of a semiconductor integrated circuit according to one item.
ノイズ対策回路作成部が、前記制御ノードと交流的に0電位に設定されたAC接地ノード間に、所定のインピーダンスのノイズ対策素子を挿入することを特徴とする請求項14に記載の半導体集積回路のノイズ耐性評価方法。 About the combination of the control node and the noise injection node determined to have no noise tolerance in the seventh step,
15. The semiconductor integrated circuit according to claim 14 , wherein the noise countermeasure circuit creation unit inserts a noise countermeasure element having a predetermined impedance between the control node and an AC ground node that is set to zero potential in an alternating manner. Noise tolerance evaluation method.
前記ノイズ対策回路作成部は、前記置き換え前のトランジスタについて、前記制御ノードと前記AC接地ノード間の対地インピーダンスを計算し、
前記ノイズ対策素子として、前記対地インピーダンスの最小値より小さなインピーダンスの容量を、前記制御ノードと前記AC接地ノードの間に挿入することを特徴とする請求項15に記載の半導体集積回路のノイズ耐性評価方法。 For the combination of the control node and the noise injection node determined to have no noise tolerance in the seventh step, when the impedance of the path is capacitive that is inversely proportional to the frequency,
The noise countermeasure circuit creation unit calculates a ground impedance between the control node and the AC ground node for the transistor before replacement,
16. The noise resistance evaluation of a semiconductor integrated circuit according to claim 15, wherein a capacitor having an impedance smaller than the minimum value of the ground impedance is inserted between the control node and the AC ground node as the noise countermeasure element. Method.
前記ノイズ対策回路作成部は、前記ノイズ対策素子として、抵抗およびインダクタンスの少なくとも一方を前記制御ノードの前段に直列に挿入すると共に、容量を前記制御ノードと前記AC接地ノード間に挿入し、前記抵抗およびインダクタンスの少なくとも一方と前記容量とで、ローパスフィルタを構成することを特徴とする請求項15に記載の半導体集積回路のノイズ耐性評価方法。 When the combination of the control node and the noise injection node determined to have no noise tolerance in the seventh step is a frequency-independent resistance or an inductivity that increases in proportion to the frequency ,
The noise countermeasure circuit creation unit inserts at least one of a resistor and an inductance in series before the control node as the noise countermeasure element, and inserts a capacitor between the control node and the AC ground node, 16. The method for evaluating noise resistance of a semiconductor integrated circuit according to claim 15, wherein at least one of the inductance and the capacitance constitute a low-pass filter.
前記半導体集積回路の回路図から得られる回路情報を基にして、回路ネットリストを作成する回路ネットリスト作成部と、
能動素子から受動素子回路への置換情報を基にして、前記回路ネットリストにある能動素子を高周波的に等価な受動素子回路に置き換えて、置換回路ネットリストを作成する置換回路ネットリスト作成部と、
前記置換回路ネットリストから、前記置き換え前のトランジスタの制御端子に該当する制御ノードを抽出する制御ノード抽出部と、
前記置換回路ネットリストから所定のノードを選択して、ノイズ注入ノードを設定するノイズ注入ノード設定部と、
所定周波数のノイズを設定するノイズ周波数設定部と、
前記置換回路ネットリストにおいて、互いに異なる前記制御ノードと前記ノイズ注入ノード間の経路のインピーダンスを計算する経路インピーダンス計算部と、
前記制御ノード、前記ノイズ注入ノードおよび前記経路の各組み合わせにおける前記インピーダンスのリストを作成するインピーダンスリスト作成部と、
前記リストにおける前記インピーダンスの最小値から、前記半導体集積回路のノイズ耐性を判定するノイズ耐性判定部とを有してなることを特徴とする半導体集積回路のノイズ耐性評価装置。 A noise immunity evaluation apparatus of semi-conductor integrated circuit,
Based on the circuit information obtained from the circuit diagram of the semiconductor integrated circuit, a circuit netlist creation unit that creates a circuitry netlist,
Based on replacement information to the passive element circuit from the active element, the circuit active elements in the net list replacing the high-frequency equivalent passive element circuit, replacing circuit creating a location circuit netlist netlist generation unit When,
From the substitution circuit netlist, a control node extracting unit that extracts a control node corresponding to a control terminal of the replacement before the transistor,
And selecting a predetermined node from the substitution circuit netlist, and the noise injection node setting unit for setting a noise injection node,
And the noise frequency setting unit which sets the noise of Jo Tokoro frequency,
In said replacement circuit netlist, and route the impedance calculation unit for calculating the impedance of the route between different said control node and said noise injection node,
An impedance list creation unit for creating a list of the impedances in each combination of the control node, the noise injection node, and the path;
A noise tolerance evaluation apparatus for a semiconductor integrated circuit, comprising: a noise tolerance determination unit that determines noise tolerance of the semiconductor integrated circuit from the minimum value of the impedance in the list.
前記回路ネットリスト作成部において、前記寄生素子を含めた前記回路ネットリストを作成することを特徴とする請求項19に記載の半導体集積回路のノイズ耐性評価装置。 Based on layout information obtained from the layout diagram of the semiconductor integrated circuit, a parasitic element extraction unit that extracts a parasitic element from the layout information,
20. The noise immunity evaluation apparatus for a semiconductor integrated circuit according to claim 19, wherein the circuit net list creation unit creates the circuit net list including the parasitic elements.
ノイズ対策回路制約情報を基にして、前記制御ノードと交流的に0電位に設定されたAC接地ノード間に、所定のインピーダンスのノイズ対策素子を挿入するノイズ対策回路作成部を有してなることを特徴とする請求項19または20に記載の半導体集積回路のノイズ耐性評価装置。 About the combination of the control node and the noise injection node determined to have no noise tolerance in the noise tolerance determination unit,
A noise countermeasure circuit creation unit for inserting a noise countermeasure element having a predetermined impedance between the control node and an AC ground node that is set to 0 potential in an alternating manner based on the noise countermeasure circuit constraint information. 21. The apparatus for evaluating noise tolerance of a semiconductor integrated circuit according to claim 19 or 20.
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