JP5573786B2 - Noise tolerance evaluation method and noise tolerance evaluation apparatus for semiconductor integrated circuit - Google Patents

Noise tolerance evaluation method and noise tolerance evaluation apparatus for semiconductor integrated circuit Download PDF

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Description

本発明は、半導体集積回路のノイズ耐性評価方法およびそれを実施するノイズ耐性評価装置に関する。   The present invention relates to a noise tolerance evaluation method for a semiconductor integrated circuit and a noise tolerance evaluation apparatus for implementing the same.

半導体集積回路のノイズ耐性評価方法が、例えば、特開２００２−２７０６９５号公報（特許文献１）と特開２００７−７３８３８号公報（特許文献２）に開示されている。   For example, Japanese Patent Laid-Open No. 2002-270695 (Patent Document 1) and Japanese Patent Laid-Open No. 2007-73838 (Patent Document 2) disclose methods for evaluating noise resistance of a semiconductor integrated circuit.

図２９は、従来のノイズ耐性評価方法９０の概略を示したフロー図である。   FIG. 29 is a flowchart showing an outline of a conventional noise tolerance evaluation method 90.

図２９に示すノイズ耐性評価方法９０では、ステップＳ１で設計した半導体集積回路の回路図から、ステップＳ１１において、該半導体集積回路を構成している各素子の接続情報を記載した回路ネットリストを作成する。次に、ステップＳ１１で作成した回路ネットリストを元にして、ステップＳ２において、回路シミュレータ（ＳＰＩＣＥ）によるノイズ耐性についての回路シミュレーションを実施する。次に、ステップＳ３において、ステップＳ２で得られた回路シミュレーション結果から、ステップＳ１で設計した半導体集積回路のノイズ耐性を判定する。ノイズ耐性が不十分の場合（ＮＯ）には、ステップＳ１に戻って回路図を修正し、ステップＳ１１，Ｓ２，Ｓ３の各ステップを繰り返す。そして、ステップＳ３においてノイズ耐性が十分となった段階（ＹＥＳ）で初めてステップＳ４に進み、半導体集積回路のノイズ耐性評価を終了する。   In the noise immunity evaluation method 90 shown in FIG. 29, a circuit netlist describing connection information of each element constituting the semiconductor integrated circuit is created in step S11 from the circuit diagram of the semiconductor integrated circuit designed in step S1. To do. Next, based on the circuit net list created in step S11, in step S2, a circuit simulation for noise tolerance by a circuit simulator (SPICE) is performed. Next, in step S3, the noise tolerance of the semiconductor integrated circuit designed in step S1 is determined from the circuit simulation result obtained in step S2. If the noise tolerance is insufficient (NO), the process returns to step S1, corrects the circuit diagram, and repeats steps S11, S2, and S3. Then, the process proceeds to step S4 for the first time when the noise resistance becomes sufficient in step S3 (YES), and the noise resistance evaluation of the semiconductor integrated circuit is completed.

図３０は、図２９のノイズ耐性評価方法９０をより精密にしたもので、従来のノイズ耐性評価方法９１の概略を示したフロー図である。尚、図３０に示すノイズ耐性評価方法９１のフロー図において、図２９に示したノイズ耐性評価方法９０のフロー図と同様のステップについては、同じ符号を付した。   FIG. 30 is a flowchart showing the outline of the conventional noise tolerance evaluation method 91, which is a more precise version of the noise tolerance evaluation method 90 of FIG. In the flowchart of the noise tolerance evaluation method 91 shown in FIG. 30, the same steps as those in the flowchart of the noise tolerance evaluation method 90 shown in FIG.

図３０のノイズ耐性評価方法９１は、図２９のノイズ耐性評価方法９０に半導体集積回路を構成する各素子のレイアウト情報を組み込んで、半導体集積回路のより精密なノイズ耐性評価方法としたものである。すなわち、図３０のノイズ耐性評価方法９１では、図２９のフロー図に対して、ステップＳ１ａで示した半導体集積回路を構成する各素子のレイアウト図の作成と寄生素子を抽出するステップが、ステップＳ１の後に付加されている。従って、図３０のフロー図のステップＳ１１で作成する回路ネットリストには、半導体集積回路を構成している各素子の接続情報が記載されるだけでなく、各素子のレイアウトに起因して発生する各寄生素子の接続情報も付加して記載される。次に、上記ステップＳ１１で作成した回路ネットリストを元にして、ステップＳ２の回路シミュレータ（ＳＰＩＣＥ）によるノイズ耐性についての回路シミュレーションを実施する。図３０のステップＳ３におけるノイズ耐性判定では、ノイズ耐性が不十分の場合（ＮＯ）、ステップＳ１ａに戻ってレイアウト図を修正し、あるいはステップＳ１まで戻ってから回路図およびレイアウト図を修正して、ステップＳ１１，Ｓ２，Ｓ３の各ステップを繰り返すこととなる。そして、ステップＳ３においてノイズ耐性が十分となった段階（ＹＥＳ）で初めてステップＳ４に進み、レイアウト情報を組み込んだ半導体集積回路のより精密なノイズ耐性評価を終了する。   A noise tolerance evaluation method 91 in FIG. 30 is a more accurate noise tolerance evaluation method for a semiconductor integrated circuit by incorporating layout information of each element constituting the semiconductor integrated circuit into the noise tolerance evaluation method 90 in FIG. . That is, in the noise immunity evaluation method 91 of FIG. 30, the step of creating the layout diagram of each element constituting the semiconductor integrated circuit shown in step S1a and extracting the parasitic element in the flowchart of FIG. It is added after. Therefore, the circuit netlist created in step S11 of the flowchart of FIG. 30 not only contains connection information for each element constituting the semiconductor integrated circuit, but also occurs due to the layout of each element. The connection information of each parasitic element is also described. Next, based on the circuit net list created in step S11, a circuit simulation for noise resistance is performed by the circuit simulator (SPICE) in step S2. In the noise tolerance determination in step S3 of FIG. 30, if the noise tolerance is insufficient (NO), the layout diagram is corrected by returning to step S1a, or the circuit diagram and the layout diagram are corrected after returning to step S1, Steps S11, S2, and S3 are repeated. Then, the process proceeds to step S4 for the first time when the noise resistance becomes sufficient in step S3 (YES), and the more accurate noise resistance evaluation of the semiconductor integrated circuit incorporating the layout information is completed.

特開２００２−２７０６９５号公報JP 2002-270695 A 特開２００７−７３８３８号公報JP 2007-73838 A

設計した半導体集積回路について外来ノイズに対する耐性（誤動作発生の可能性）を評価するためには、従来から、図２９および図３０のステップＳ２，Ｓ３に示したように、回路シミュレータ（ＳＰＩＣＥ）によるノイズ耐性についての回路シミュレーションが実施されてきている。   In order to evaluate the tolerance to external noise (possibility of malfunction) for the designed semiconductor integrated circuit, conventionally, as shown in steps S2 and S3 of FIGS. 29 and 30, noise generated by a circuit simulator (SPICE) is used. Circuit simulation for tolerance has been performed.

しかしながら、半導体集積回路が大規模なＬＳＩとなるに従い、一つのチップに多数の回路ブロックが構成され、チップに搭載される各素子の数が著しく増大している。このため、図２９のステップＳ１１における回路ネットリストには、トランジスタ、抵抗、容量などの各素子モデルが多量に含まれて、大規模なネットリストになる。それに加えて、図３０のステップＳ１１における回路ネットリストでは、レイアウト情報から抽出した高周波信号の伝播経路となる寄生抵抗、寄生容量、寄生インダクタンス等の寄生素子が付加されることになり、さらに大規模なネットリスト情報となってしまう。加えて、図２９および図３０に示したステップＳ２のノイズ耐性についての回路シミュレーションには、機能動作させる入力信号とは別に、外来ノイズに相当する数ｋＨｚ〜数ＧＨｚの広い周波数レンジの信号を入力させる必要がある。例えば、近年の事例では、数十ＭＨｚからＧＨｚ程度での回路誤動作が報告されている。各回路ブロックのノイズ耐性の評価には、外来ノイズの周期や各回路ブロックの応答性の時定数に対して十分長い時間の解析が必要であり、外来ノイズが高周波になるほど単位時間当たりの回路シミュレーションの解析ポイント数が増えることで、長い解析時間が必要になる。また、ステップＳ２の回路シミュレーションで用いる外来ノイズのパラメータとしては、周波数だけでなく、ノイズの振幅、ノイズの入力ノード（端子）なども考慮する必要がある。   However, as the semiconductor integrated circuit becomes a large-scale LSI, a large number of circuit blocks are formed on one chip, and the number of elements mounted on the chip is remarkably increased. For this reason, the circuit net list in step S11 of FIG. 29 includes a large amount of element models such as transistors, resistors, and capacitors, and becomes a large-scale net list. In addition, in the circuit netlist in step S11 of FIG. 30, parasitic elements such as parasitic resistance, parasitic capacitance, and parasitic inductance, which become propagation paths of the high-frequency signal extracted from the layout information, are added, and the scale is further increased. Netlist information. In addition, in the circuit simulation for noise immunity in step S2 shown in FIGS. 29 and 30, a signal in a wide frequency range of several kHz to several GHz corresponding to external noise is input separately from the input signal for functional operation. It is necessary to let For example, in recent cases, circuit malfunctions in the order of several tens of MHz to GHz have been reported. To evaluate the noise immunity of each circuit block, it is necessary to analyze the period of the external noise and the time constant of the responsiveness of each circuit block for a sufficiently long time, and the circuit simulation per unit time as the external noise becomes high frequency As the number of analysis points increases, a long analysis time is required. Further, as parameters of the external noise used in the circuit simulation in step S2, it is necessary to consider not only the frequency but also the noise amplitude, the noise input node (terminal), and the like.

以上のような状況から、図２９および図３０のステップＳ２，Ｓ３に示した従来の回路シミュレータ（ＳＰＩＣＥ）によるノイズ耐性評価方法９０，９１は、大規模な半導体集積回路のノイズ耐性の解析に適用しても収束しない場合が多く、また収束したとしても解析時間が膨大になり、現実的でなくなっていきている。   From the above situation, the noise tolerance evaluation methods 90 and 91 by the conventional circuit simulator (SPICE) shown in steps S2 and S3 of FIGS. 29 and 30 are applied to the analysis of noise tolerance of a large-scale semiconductor integrated circuit. In many cases, however, it does not converge, and even if it converges, the analysis time becomes enormous and it becomes unrealistic.

本発明は、上記実情に鑑みてなされたもので、従来の回路シミュレーションに代わる新規なノイズ耐性評価方法およびそれを実施するノイズ耐性評価装置であって、大規模な半導体集積回路であっても実質的なノイズ耐性評価が短時間で可能な半導体集積回路のノイズ耐性評価方法およびノイズ耐性評価装置を提供することを目的としている。   The present invention has been made in view of the above circumstances, and is a novel noise tolerance evaluation method that replaces the conventional circuit simulation and a noise tolerance evaluation apparatus that implements the same, and even if it is a large-scale semiconductor integrated circuit, It is an object of the present invention to provide a noise resistance evaluation method and a noise resistance evaluation apparatus for a semiconductor integrated circuit capable of performing a general noise resistance evaluation in a short time.

請求項１に記載の発明は、ノイズ耐性評価装置において実施される、半導体集積回路のノイズに対する耐性を評価する半導体集積回路のノイズ耐性評価方法であって、
回路ネットリスト作成部が、前記半導体集積回路の回路図から、回路ネットリストを作成する第１のステップと、
置換回路ネットリスト作成部が、前記回路ネットリストにある能動素子を高周波的に等価な受動素子回路に置き換えて、置換回路ネットリストを作成する第２のステップと、
制御ノード抽出部が、前記置換回路ネットリストから、前記置き換え前のトランジスタの制御端子に該当する制御ノードを抽出する第３のステップと、
ノイズ注入ノード設定部が、前記置換回路ネットリストから所定のノードを選択して、ノイズ注入ノードを設定する第４のステップと、
ノイズ周波数設定部が、所定周波数のノイズを設定し、経路インピーダンス計算部が、前記置換回路ネットリストにおいて、互いに異なる前記制御ノードと前記ノイズ注入ノード間の経路のインピーダンスを計算する第５のステップと、
インピーダンスリスト作成部が、前記制御ノード、前記ノイズ注入ノードおよび前記経路の各組み合わせにおける前記インピーダンスのリストを作成する第６のステップと、
ノイズ耐性判定部が、前記リストにおける前記インピーダンスの最小値から、前記半導体集積回路のノイズ耐性を判定する第７のステップとを有してなることを特徴としている。 The invention according to claim 1 is a noise tolerance evaluation method for a semiconductor integrated circuit for evaluating the tolerance of the semiconductor integrated circuit against noise , implemented in a noise tolerance evaluation apparatus ,
A circuit net list creation unit creating a circuit net list from a circuit diagram of the semiconductor integrated circuit;
A second step in which a replacement circuit netlist creation unit creates a replacement circuit netlist by replacing active elements in the circuit netlist with high-frequency equivalent passive element circuits;
A third step in which a control node extraction unit extracts a control node corresponding to a control terminal of the transistor before replacement from the replacement circuit netlist;
A fourth step in which a noise injection node setting unit selects a predetermined node from the replacement circuit netlist and sets a noise injection node;
A fifth step in which a noise frequency setting unit sets noise of a predetermined frequency, and a path impedance calculation unit calculates a path impedance between the control node and the noise injection node different from each other in the replacement circuit netlist; ,
An impedance list creation unit creating a list of the impedance in each combination of the control node, the noise injection node, and the path;
The noise tolerance determination unit includes a seventh step of determining noise tolerance of the semiconductor integrated circuit from the minimum value of the impedance in the list.

上記半導体集積回路のノイズ耐性評価方法は、従来の回路シミュレーションに代わる新規なノイズ耐性評価方法である。上記ノイズ耐性評価方法では、ノイズの伝播経路と該経路のインピーダンスを解析することにより、回路シミュレータ（ＳＰＩＣＥ）を基本的に用いることなく、半導体集積回路を構成している各トランジスタのノイズによる誤動作発生の可能性を短時間で簡便に評価することができる。上記ノイズ耐性評価方法において、第１のステップ〜第７のステップで行う各処理を、以下詳細に説明する。   The noise immunity evaluation method for a semiconductor integrated circuit is a novel noise immunity evaluation method that replaces the conventional circuit simulation. In the noise immunity evaluation method, by analyzing the noise propagation path and the impedance of the path, a malfunction due to noise of each transistor constituting the semiconductor integrated circuit is generated without basically using a circuit simulator (SPICE). This possibility can be easily evaluated in a short time. In the noise tolerance evaluation method, each process performed in the first step to the seventh step will be described in detail below.

上記ノイズ耐性評価方法における第１のステップは、半導体集積回路の回路図から、回路ネットリストを作成するステップである。回路ネットリストは、評価対象とする半導体集積回路の回路トポロジー情報、すなわち該半導体集積回路を構成している各デバイス間の接続情報を記述したものである。上記第１のステップにおける回路ネットリストの作成は、シミュレーションを行う場合の基本的なステップであり、例えば従来の回路シミュレータ（ＳＰＩＣＥ）を用いたノイズ耐性評価方法でも最初に行うステップである。   The first step in the noise tolerance evaluation method is a step of creating a circuit netlist from the circuit diagram of the semiconductor integrated circuit. The circuit netlist describes circuit topology information of a semiconductor integrated circuit to be evaluated, that is, connection information between devices constituting the semiconductor integrated circuit. The creation of the circuit netlist in the first step is a basic step in the case of performing a simulation, and is the first step performed in a noise tolerance evaluation method using a conventional circuit simulator (SPICE), for example.

次に、上記ノイズ耐性評価方法における第２のステップでは、第１のステップで作成した回路ネットリストにある能動素子を高周波的に等価な受動素子回路に置き換えて、置換回路ネットリストを作成する。従って、当該置換回路ネットリストでは、評価対象とする半導体集積回路が、全て受動素子からなる受動素子集積回路として記述され、それら全ての受動素子の接続情報が記述される。   Next, in the second step of the noise tolerance evaluation method, the replacement element net list is created by replacing the active element in the circuit net list created in the first step with a passive element circuit equivalent in terms of high frequency. Therefore, in the replacement circuit netlist, the semiconductor integrated circuit to be evaluated is described as a passive element integrated circuit composed of all passive elements, and connection information of all the passive elements is described.

次に、上記ノイズ耐性評価方法における第３のステップでは、第２のステップで作成した置換回路ネットリストから、前記置き換え前のトランジスタの制御端子に該当する制御ノードを抽出する。尚、上記したトランジスタの制御端子は、バイポーラトランジスタであればベース端子であり、ＭＯＳトランジスタであればゲート端子である。第３のステップにおける制御ノードの抽出は、置換回路ネットリストにある全ての制御ノードを抽出してもよいし、例えば高増幅率や微少電流、微少電圧を扱うような誤動作が発生し易いと思われる一部の制御ノードを抽出するようにしてもよい。   Next, in the third step of the noise tolerance evaluation method, a control node corresponding to the control terminal of the transistor before replacement is extracted from the replacement circuit netlist created in the second step. The control terminal of the transistor is a base terminal if it is a bipolar transistor, and a gate terminal if it is a MOS transistor. The control node extraction in the third step may be performed by extracting all control nodes in the replacement circuit netlist or, for example, a malfunction that handles a high amplification factor, a minute current, and a minute voltage is likely to occur. Some control nodes may be extracted.

また、上記ノイズ耐性評価方法における第４のステップでは、第２のステップで作成した置換回路ネットリストから所定のノードを選択して、ノイズ注入ノードを設定する。第４のステップにおいて、例えば外部端子に該当するノードだけにノイズ注入ノードを設定すれば、外来ノイズに対する当該半導体集積回路のノイズ耐性を評価することになる。一方、例えば発振回路、クロック発生回路などのノイズが発生し易いと思われる置き換え前のトランジスタに該当する一部のノードだけにノイズ注入ノードを設定すれば、内部ノイズに対する当該半導体集積回路のノイズ耐性を評価することになる。尚、言うまでもなく、置換回路ネットリストにある全てのノードに対してノイズ注入ノードを設定するようにしてもよい。   In the fourth step of the noise tolerance evaluation method, a predetermined node is selected from the replacement circuit net list created in the second step, and a noise injection node is set. In the fourth step, for example, if a noise injection node is set only for a node corresponding to an external terminal, the noise resistance of the semiconductor integrated circuit against external noise is evaluated. On the other hand, if noise injection nodes are set only for some of the nodes corresponding to the transistors before replacement, which are likely to generate noise, such as oscillation circuits and clock generation circuits, the noise resistance of the semiconductor integrated circuit against internal noise Will be evaluated. Needless to say, noise injection nodes may be set for all nodes in the replacement circuit netlist.

次に、上記ノイズ耐性評価方法における第５のステップで、所定周波数のノイズを設定し、第２のステップで作成した置換回路ネットリストにおいて、互いに異なる前記制御ノードと前記ノイズ注入ノード間の経路のインピーダンスを計算する。そして、第６のステップで、制御ノード、ノイズ注入ノードおよび経路の各組み合わせにおける上記インピーダンスの計算結果を集積して、インピーダンスのリストを作成する。   Next, in the fifth step of the noise tolerance evaluation method, noise of a predetermined frequency is set, and in the replacement circuit netlist created in the second step, the path between the control node and the noise injection node different from each other is set. Calculate the impedance. In a sixth step, the impedance calculation results for each combination of control node, noise injection node, and path are integrated to create an impedance list.

上記第５のステップにおけるインピーダンスの計算は、互いに異なる制御ノードとノイズ注入ノードに対して、後述するように、ライン経路毎にインピーダンスを計算してもよいし、ネット経路の合成インピーダンスとして計算するようにしてもよい。   The impedance calculation in the fifth step may be performed for each control line and noise injection node that are different from each other, as described later, and may be calculated as a combined impedance of the net path. It may be.

最後に、上記ノイズ耐性評価方法における第７のステップで、上記リストにおけるインピーダンスの最小値から、当該半導体集積回路のノイズ耐性を判定する。すなわち、上記リストにおけるインピーダンスの最小値が所定の基準値より小さい場合には、ノイズ耐性無しと判定して、上記第１のステップまで戻り、当該半導体集積回路の回路図を修正する。そして、修正した回路図について、上記した第１のステップ〜第７のステップを繰り返し、ノイズ耐性評価を継続する。そして、最終的に、第６のステップで作成したリストにおけるインピーダンスの最小値が第７のステップで所定の基準値より大きくなった場合に、ノイズ耐性有りと判定して、当該半導体集積回路のノイズ耐性評価を終了する。   Finally, in the seventh step of the noise tolerance evaluation method, the noise tolerance of the semiconductor integrated circuit is determined from the minimum impedance value in the list. That is, when the minimum impedance value in the list is smaller than a predetermined reference value, it is determined that there is no noise tolerance, the process returns to the first step, and the circuit diagram of the semiconductor integrated circuit is corrected. Then, the first to seventh steps described above are repeated for the corrected circuit diagram, and the noise resistance evaluation is continued. Finally, when the minimum impedance value in the list created in the sixth step becomes larger than a predetermined reference value in the seventh step, it is determined that there is noise tolerance, and the noise of the semiconductor integrated circuit is determined. End resistance evaluation.

以上のように、上記した半導体集積回路のノイズ耐性評価方法は、ノイズの伝播経路と該経路のインピーダンスを解析することにより半導体集積回路のノイズ耐性を評価するもので、従来のノイズ耐性評価方法のように、回路シミュレータ（ＳＰＩＣＥ）による回路シミュレーションを実施するものではない。このため、従来の回路シミュレーションによるノイズ耐性評価方法のように大規模な解析を実施する必要がなく、限られた設計期間のなかで、効率的にノイズ耐性を評価することが可能である。   As described above, the noise immunity evaluation method for a semiconductor integrated circuit described above evaluates the noise immunity of a semiconductor integrated circuit by analyzing the noise propagation path and the impedance of the path. Thus, the circuit simulation by the circuit simulator (SPICE) is not performed. For this reason, it is not necessary to perform a large-scale analysis unlike the noise tolerance evaluation method based on the conventional circuit simulation, and it is possible to efficiently evaluate the noise tolerance within a limited design period.

以上のようにして、上記半導体集積回路のノイズ耐性評価方法は、従来の回路シミュレーションに代わる新規なノイズ耐性評価方法であって、大規模な半導体集積回路であっても実質的なノイズ耐性評価が短時間で可能な半導体集積回路のノイズ耐性評価方法とすることができる。   As described above, the noise immunity evaluation method for the semiconductor integrated circuit is a novel noise immunity evaluation method that replaces the conventional circuit simulation, and a substantial noise immunity evaluation can be performed even for a large-scale semiconductor integrated circuit. It can be a method for evaluating noise resistance of a semiconductor integrated circuit that can be performed in a short time.

上記半導体集積回路のノイズ耐性評価方法は、短時間でノイズ耐性についての評価が可能であることから、請求項２に記載のように、寄生素子抽出部が、前記半導体集積回路のレイアウト図から得られるレイアウト情報を基にして、寄生素子を抽出する第８のステップをさらに有し、前記第１のステップにおいて、前記回路ネットリスト作成部は、前記寄生素子を含めた回路ネットリストを作成することが好ましい。 Since the noise tolerance evaluation method of the semiconductor integrated circuit can evaluate the noise tolerance in a short time, the parasitic element extraction unit is obtained from the layout diagram of the semiconductor integrated circuit as described in claim 2. An eighth step of extracting parasitic elements based on the layout information to be generated , and in the first step, the circuit net list creation unit creates a circuit net list including the parasitic elements. Is preferred.

これによって、寄生素子を含めた高周波信号（ノイズ）の伝播経路についてのノイズ耐性評価を実施することとなり、該半導体集積回路のノイズ耐性をより正確に評価することができる。   As a result, the noise tolerance evaluation is performed on the propagation path of the high-frequency signal (noise) including the parasitic element, and the noise tolerance of the semiconductor integrated circuit can be more accurately evaluated.

上記半導体集積回路のノイズ耐性評価方法においては、例えば請求項３に記載のように、前記第３のステップにおいて、前記制御ノード抽出部は、前記置換回路ネットリストから、全ての制御ノードを抽出して、該半導体集積回路に存在する全てのトランジスタについてのノイズ耐性を評価することができる。 In the noise immunity evaluation method for the semiconductor integrated circuit, as described in claim 3, for example, in the third step, the control node extraction unit extracts all control nodes from the replacement circuit netlist. Thus, it is possible to evaluate the noise resistance of all the transistors present in the semiconductor integrated circuit.

また、請求項４に記載のように、前記第３のステップにおいて、前記制御ノード抽出部は、前記置換回路ネットリストから、所定の制御ノードを選択して抽出しても良い。例えば、半導体集積回路に存在するトランジスタの中で、増幅率が高くて誤動作が発生し易いと考えられるトランジスタを選択してノイズ耐性を評価するようにしてもよい。 According to a fourth aspect of the present invention, in the third step, the control node extraction unit may select and extract a predetermined control node from the replacement circuit netlist . For example, among the transistors that are present in the semiconductor integrated circuit, malfunction amplification factor is higher may be evaluated noise immunity by selecting the transistor that would likely occur.

上記半導体集積回路のノイズ耐性評価方法においては、請求項５に記載のように、前記第４のステップにおいて、前記ノイズ注入ノード設定部は、前記置換回路ネットリストから全てのノードを選択して、ノイズ注入ノードを設定することができる。これによれば、該半導体集積回路の外部端子から伝播する外来ノイズおよび該半導体集積回路にある特定のトランジスタが発生する内部ノイズの両者について、ノイズ耐性を評価することが可能である。 In the noise immunity evaluation method of the semiconductor integrated circuit, as described in claim 5, in the fourth step, the noise injection node setting unit selects all nodes from the replacement circuit netlist, A noise injection node can be set. According to this, it is possible to evaluate noise resistance for both external noise propagating from an external terminal of the semiconductor integrated circuit and internal noise generated by a specific transistor in the semiconductor integrated circuit.

また、内部ノイズによる誤動作発生の可能性はないと考えられる場合には、請求項６に記載のように、前記第４のステップにおいて、前記ノイズ注入ノード設定部は、前記置換回路ネットリストから外部端子のノードを選択して、ノイズ注入ノードを設定するようにしてもよい。これによれば、該半導体集積回路の外部端子から伝播する外来ノイズだけについて、ノイズ耐性を評価することができる。 In addition, when it is considered that there is no possibility of malfunction due to internal noise, in the fourth step, the noise injection node setting unit is externally connected to the external circuit from the replacement circuit netlist. A noise injection node may be set by selecting a terminal node. According to this, it is possible to evaluate the noise resistance of only the external noise propagating from the external terminal of the semiconductor integrated circuit.

上記半導体集積回路のノイズ耐性評価方法においては、請求項７に記載のように、前記第５のステップにおいて、前記経路インピーダンス計算部は、前記制御ノードとノイズ注入ノード間のネット経路の合成インピーダンスを計算し、前記第６のステップにおいて、前記インピーダンスリスト作成部は、前記制御ノードおよび前記ノイズ注入ノードの各組み合わせにおける前記合成インピーダンスのリストを作成することが好ましい。 In the noise immunity evaluation method of the semiconductor integrated circuit, as described in claim 7, in the fifth step, the path impedance calculation unit calculates a combined impedance of a net path between the control node and a noise injection node. Preferably, in the sixth step, the impedance list creation unit creates the list of the combined impedances in each combination of the control node and the noise injection node.

これによれば、後述する請求項１０に記載の制御ノードとノイズ注入ノード間のライン経路のインピーダンスを計算する方法に較べて、実際には制御ノードとノイズ注入ノード間のネット経路において各ライン経路に分散して伝播するノイズを、より忠実に反映する。このため、より正確なノイズ耐性評価が可能である。   According to this, in comparison with the method of calculating the impedance of the line path between the control node and the noise injection node according to claim 10 described later, each line path is actually in the net path between the control node and the noise injection node. Reflects the noise that propagates in a more faithful manner. For this reason, more accurate noise tolerance evaluation is possible.

この場合、請求項８に記載のように、前記経路インピーダンス計算部は、回路シミュレータを有し、当該回路シミュレータが、前記制御ノードとノイズ注入ノードに所定の交流電位差もしくは交流電流を与え、該制御ノードとノイズ注入ノード間に流れる全電流もしくは該ノード間の電位差から前記合成インピーダンスを計算するようにしても良い。これにより、前記合成インピーダンスのリストの作成が容易である。 In this case, as described in claim 8, the path impedance calculation unit includes a circuit simulator, and the circuit simulator gives a predetermined AC potential difference or an AC current to the control node and the noise injection node, and the control is performed. The combined impedance may be calculated from the total current flowing between the node and the noise injection node or the potential difference between the nodes . This makes it easy to create a list of the combined impedances.

また、請求項９に記載のように、前記経路インピーダンス計算部は、ハードウェア記述言語を用いて、前記制御ノードとノイズ注入ノードに所定の交流電位差もしくは交流電流を与え、該制御ノードとノイズ注入ノード間に流れる全電流もしくは該ノード間の電位差から前記合成インピーダンスを計算することも可能である。 The path impedance calculation unit may provide a predetermined AC potential difference or an AC current to the control node and the noise injection node by using a hardware description language, and the control node and the noise injection. It is also possible to calculate the combined impedance from the total current flowing between the nodes or the potential difference between the nodes.

請求項８に記載の回路シミュレータを用いる方法では、一つのノイズの伝播経路に対して、ノイズの伝播方向を識別して取り扱うことができない。このため、回路シミュレータを用いる方法では、第２のステップにおいて例えばダイオードを受動素子に置き換える場合に、順方向のノイズ伝播と逆方向のノイズ伝播のいずれかを選択して置き換える必要がある。これに対して、請求項９に記載のハードウェア記述言語を用いる方法では、一つのノイズの伝播経路に対して、ノイズの伝播方向を識別して取り扱うことが可能である。このため、請求項９に記載のハードウェア記述言語を用いる方法は、請求項８に記載の回路シミュレータを用いる方法に較べて、より正確なノイズ耐性評価が可能である。   In the method using the circuit simulator according to the eighth aspect, it is impossible to identify and handle the noise propagation direction for one noise propagation path. For this reason, in the method using the circuit simulator, for example, when the diode is replaced with a passive element in the second step, it is necessary to select and replace either forward noise propagation or backward noise propagation. On the other hand, in the method using the hardware description language according to the ninth aspect, it is possible to identify and handle the noise propagation direction for one noise propagation path. Therefore, the method using the hardware description language according to claim 9 can perform more accurate noise tolerance evaluation than the method using the circuit simulator according to claim 8.

一方、制御ノードとノイズ注入ノード間のネット経路において、ノイズが伝播し易いライン経路やノイズが伝播し難いライン経路をある程度特定できる場合には、請求項１０に記載のように、前記第５のステップにおいて、前記経路インピーダンス計算部は、前記制御ノードとノイズ注入ノード間のライン経路のインピーダンスを計算し、前記第６のステップにおいて、前記インピーダンスリスト作成部は、前記制御ノード、前記ノイズ注入ノードおよび前記ライン経路の各組み合わせにおける前記インピーダンスのリストを作成するようにしてもよい。 On the other hand, in the net path between the control node and the noise injection node, when it is possible to specify to some extent a line path where noise easily propagates or a line path where noise hardly propagates, the fifth path as described in claim 10 In the step, the path impedance calculation unit calculates an impedance of a line path between the control node and the noise injection node. In the sixth step, the impedance list creation unit includes the control node, the noise injection node, and the noise injection node. A list of the impedances in each combination of the line paths may be created.

また、上記半導体集積回路のノイズ耐性評価方法においては、請求項１１に記載のように、前記置換回路ネットリスト作成部は、前記置換回路ネットリストの接地（ＧＮＤ）ノードおよび電源ノードを、交流的に０電位に設定されたＡＣ接地ノードとしてもよい。 Further, in the noise immunity evaluation method for the semiconductor integrated circuit, as described in claim 11, the replacement circuit netlist creation unit sets a ground (GND) node and a power supply node of the replacement circuit netlist in an alternating manner. The AC ground node may be set to 0 potential.

上記したＧＮＤノードおよび電源ノードは、例えばＩＣ端子のＧＮＤ端子や電源端子で、これらのＩＣ端子がＩＣの外部で低インピーダンスとなっている場合に、交流的に０電位に設定可能なＡＣ接地ノードとすることができる。上記ＡＣ接地ノードは、ＧＮＤノードと電源ノードに限らず、次のようなノードであってもよい。例えば、ＩＣ内の各回路ブロックにおけるＧＮＤ端子と電源端子で、これらが
そのままＩＣ端子を介してＩＣの外に接続され、これらのＩＣ端子がＩＣの外部で低インピーダンスとなっている場合である。また、外部に大容量コンデンサ（数μＦ以上）が付加されるその他のＩＣ端子や各回路ブロックの端子を、あるいはシリコン（Ｓｉ）基板が確実に接地（ＧＮＤ）されている場合にはＳｉ基板ノードを、ＡＣ接地ノードとしてもよい。尚、上記した各ノードは、個別にＡＣ接地ノードとすることもできるし、全てのノードをＡＣ接地ノードとすることもできる。 The above-described GND node and power supply node are, for example, a GND terminal or a power supply terminal of an IC terminal, and when these IC terminals have a low impedance outside the IC, an AC ground node that can be set to 0 potential in an alternating manner. It can be. The AC ground node is not limited to the GND node and the power supply node, but may be the following node. For example, this is a case where a GND terminal and a power supply terminal in each circuit block in the IC are directly connected to the outside of the IC via the IC terminal, and these IC terminals have a low impedance outside the IC. In addition, other IC terminals to which a large-capacitance capacitor (several μF or more) is added externally, terminals of each circuit block, or Si substrate node when the silicon (Si) substrate is securely grounded (GND) May be an AC ground node. Note that each of the nodes described above can be individually an AC ground node, or all nodes can be AC ground nodes.

上記のようにＡＣ接地ノードを設定することで、評価するノイズの伝播経路の数を削減できるため、第５のステップにおけるインピーダンスの計算が容易になる。   Since the number of noise propagation paths to be evaluated can be reduced by setting the AC ground node as described above, the impedance calculation in the fifth step is facilitated.

また、上記半導体集積回路のノイズ耐性評価方法においては、請求項１２に記載のように、前記半導体集積回路が、一つの半導体チップに形成されている全体回路であってもよいし、請求項１３に記載のように、前記半導体集積回路が、一つの半導体チップに形成されている全体回路の構成要素である、回路ブロックであってもよい。   Moreover, in the noise tolerance evaluation method for the semiconductor integrated circuit, as described in claim 12, the semiconductor integrated circuit may be an entire circuit formed in one semiconductor chip. As described above, the semiconductor integrated circuit may be a circuit block that is a component of an entire circuit formed in one semiconductor chip.

上記半導体集積回路のノイズ耐性評価方法においては、請求項１４に記載のように、 インピーダンスの周波数依存性の評価のため、前記第５のステップにおいて、前記ノイズ周波数設定部は、設定するノイズの周波数を所定の周波数範囲で変化させ、前記経路インピーダンス計算部は、前記制御ノードとノイズ注入ノード間の経路のインピーダンスを計算することが好ましい。 In the noise immunity evaluation method of the semiconductor integrated circuit, as described in claim 14, in the fifth step, the noise frequency setting unit sets the frequency of the noise to be set in order to evaluate the frequency dependence of impedance. is varied in a predetermined frequency range, the route impedance calculation unit preferably calculates the impedance of the path between the control node and the noise injection node.

これによれば、一点のノイズ周波数だけでノイズ耐性を評価する場合に較べて、より確実なノイズ耐性の評価が可能となる。   According to this, compared with the case where noise tolerance is evaluated only with one noise frequency, more reliable noise tolerance can be evaluated.

また、上記のように制御ノードとノイズ注入ノード間の各インピーダンスの周波数依存性を評価することで、ノイズの各伝播経路が、容量性、抵抗性、あるいは誘導性のいずれであるかを判別することができる。すなわち、伝播経路のインピーダンスがノイズ周波数に反比例する場合、容量性であり、伝播経路のインピーダンスがノイズ周波数に依存しない場合、抵抗性であり、伝播経路のインピーダンスがノイズ周波数に比例する場合、誘導性である。ノイズの伝播経路が容量性、抵抗性、あるいは誘導性のいずれであるかを判別することで、次に示す伝播経路の特性に合致した適切かつ確実なノイズ対策を実施することが可能となる。   Further, by evaluating the frequency dependence of each impedance between the control node and the noise injection node as described above, it is determined whether each noise propagation path is capacitive, resistive, or inductive. be able to. That is, if the propagation path impedance is inversely proportional to the noise frequency, it is capacitive, if the propagation path impedance does not depend on the noise frequency, it is resistive, and if the propagation path impedance is proportional to the noise frequency, it is inductive. It is. By determining whether the noise propagation path is capacitive, resistive, or inductive, it is possible to implement appropriate and reliable noise countermeasures that match the following propagation path characteristics.

例えば、上記半導体集積回路のノイズ耐性評価方法においては、請求項１５に記載のように、前記第７のステップにおいてノイズ耐性無しと判定された前記制御ノードと前記ノイズ注入ノードの組み合わせについて、ノイズ対策回路作成部が、前記制御ノードと交流的に０電位に設定されたＡＣ接地ノード間に、所定のインピーダンスのノイズ対策素子を挿入するようにしてもよい。 For example, in the noise immunity evaluation method for the semiconductor integrated circuit, as described in claim 15, a noise countermeasure is provided for a combination of the control node and the noise injection node determined as having no noise immunity in the seventh step. The circuit creation unit may insert a noise countermeasure element having a predetermined impedance between the control node and an AC ground node that is set to 0 potential in an alternating manner.

この場合、請求項１６に記載のように、前記第７のステップにおいてノイズ耐性無しと判定された前記制御ノードと前記ノイズ注入ノードの組み合わせについて、前記経路のインピーダンスが周波数に反比例する容量性である場合には、前記ノイズ対策回路作成部は、前記置き換え前のトランジスタについて、前記制御ノードと前記ＡＣ接地ノード間の対地インピーダンスを計算し、前記ノイズ対策素子として、前記対地インピーダンスの最小値より小さなインピーダンスの容量を、前記制御ノードと前記ＡＣ接地ノードの間に挿入することが好ましい。 In this case, as described in claim 16, for the combination of the control node and the noise injection node determined to have no noise tolerance in the seventh step, the impedance of the path is capacitive in inverse proportion to the frequency. In this case, the noise countermeasure circuit creation unit calculates a ground impedance between the control node and the AC ground node for the transistor before replacement , and the impedance as the noise countermeasure element is smaller than a minimum value of the ground impedance. Is preferably inserted between the control node and the AC ground node.

制御ノードは、前述したようにバイポーラトランジスタのベースやＭＯＳトランジスタのゲートであり、上記した対地インピーダンスは、一般的に大きな値となる。従って、ノイズの伝播する経路が容量性である場合には、トランジスタの対地インピーダンスより小さなインピーダンスの容量を制御ノードとＡＣ接地ノードの間に挿入する。これにより、制御ノードに到達したノイズをＡＣ接地ノードへ逃がす新たな経路が配置されることとなり、ノイズによる該トランジスタの誤動作等を抑制することができる。制御ノードとＡＣ接地ノードの間に挿入する容量のインピーダンスが十分に小さい場合には、該制御ノードは、ノイズに対して擬似的にＡＣ接地された状態となる。   The control node is the base of the bipolar transistor or the gate of the MOS transistor as described above, and the above-mentioned ground impedance generally has a large value. Accordingly, when the noise propagation path is capacitive, a capacitance having an impedance smaller than the ground impedance of the transistor is inserted between the control node and the AC ground node. As a result, a new path for escaping noise reaching the control node to the AC ground node is arranged, and malfunction of the transistor due to noise can be suppressed. When the impedance of the capacitor inserted between the control node and the AC ground node is sufficiently small, the control node is in a state of being pseudo-AC grounded against noise.

ノイズ対策を実施する場合、上記と異なり、ノイズ注入ノードにノイズ対策容量を付加してＡＣ接地ノードと接続し、ノイズ注入ノードに注入されたノイズをなるべく早くＡＣ接地ノードへ逃がす方法も考えられる。しかしながら、ノイズ対策容量をノイズ注入ノードに付加する方法は、ノイズ注入ノードに注入されるノイズが減衰していないため、大きな値の容量が必要である。これに対して、上記のノイズ耐性無しと判定されたノイズの影響を受け易いトランジスタの制御ノードにノイズ対策容量を付加する方法は、ノイズ注入ノードから制御ノードまでの伝播経路のインピーダンスでノイズが減衰されるため、より小さな値の容量であってよい。   When implementing noise countermeasures, unlike the above, it is possible to add a noise countermeasure capacitor to the noise injection node and connect it to the AC ground node to allow the noise injected into the noise injection node to escape to the AC ground node as soon as possible. However, the method of adding the noise countermeasure capacitance to the noise injection node requires a large capacitance because the noise injected into the noise injection node is not attenuated. On the other hand, the method of adding a noise countermeasure capacitor to the control node of a transistor that is easily affected by the noise determined to have no noise tolerance described above attenuates the noise by the impedance of the propagation path from the noise injection node to the control node. Therefore, the capacity may be a smaller value.

尚、前記置き換え前のトランジスタについて計算する対地インピーダンスは、例えば、回路シミュレータ（ＳＰＩＣＥ）を用いて計算することができる。また、例えば請求項１７に記載のように、前記置き換え後における前記制御ノードとＡＣ接地ノード間のネット経路の合成インピーダンスとしてもよい。   The ground impedance calculated for the transistor before replacement can be calculated using, for example, a circuit simulator (SPICE). Further, for example, as described in claim 17, it may be a combined impedance of a net path between the control node and the AC ground node after the replacement.

また、請求項１８に記載のように、前記第７のステップにおいてノイズ耐性無しと判定された前記制御ノードと前記ノイズ注入ノードの組み合わせについて、前記経路のインピーダンスが周波数に依存しない抵抗性、または周波数に比例して増大する誘導性である場合には、前記ノイズ対策回路作成部は、前記ノイズ対策素子として、抵抗およびインダクタンスの少なくとも一方を前記制御ノードの前段に直列に挿入すると共に、容量を前記制御ノードと前記ＡＣ接地ノード間に挿入し、前記抵抗およびインダクタンスの少なくとも一方と前記容量とで、ローパスフィルタを構成することが好ましい。 In addition, as described in claim 18, with respect to a combination of the control node and the noise injection node determined to have no noise tolerance in the seventh step, a resistance whose frequency impedance does not depend on a frequency, or a frequency When the inductivity increases in proportion to the noise suppression circuit , the noise suppression circuit creation unit inserts at least one of a resistor and an inductance in series in front of the control node as the noise suppression element, and the capacitance is It is preferable to insert a low-pass filter between the control node and the AC ground node, and at least one of the resistor and the inductance and the capacitor.

上記のようにノイズの伝播する経路が抵抗性あるいは誘導性である場合には、抵抗およびインダクタンスの少なくとも一方を制御ノードの前段に直列に挿入し、制御ノードまでの経路インピーダンスが十分に高くなるようにして、ノイズの減衰を大きくする。また、前記抵抗およびインダクタンスの少なくとも一方と前記制御ノードとＡＣ接地ノード間に挿入した容量とで、ローパスフィルタを構成する。これによれば、前記抵抗およびインダクタンスの少なくとも一方と前記容量の値を適宜設定することにより、問題となる高周波のノイズ成分をカットして、該ノイズ成分のトランジスタへの伝達を抑制することができる。尚、ノイズの伝播する経路が抵抗性である場合、前記抵抗を制御ノードの前段に直列に挿入することなく、制御ノードとＡＣ接地ノード間に挿入した容量と抵抗性の前記経路のインピーダンスとで、ローパスフィルタを構成することも可能である。   When the noise propagation path is resistive or inductive as described above, at least one of the resistance and the inductance is inserted in series before the control node so that the path impedance to the control node becomes sufficiently high. To increase the attenuation of noise. A low-pass filter is formed by at least one of the resistor and the inductance and a capacitor inserted between the control node and the AC ground node. According to this, by appropriately setting at least one of the resistance and the inductance and the value of the capacitance, it is possible to cut off a problematic high frequency noise component and suppress the transmission of the noise component to the transistor. . If the noise propagation path is resistive, the resistance inserted between the control node and the AC ground node and the impedance of the resistive path is not inserted in series in front of the control node. It is also possible to configure a low-pass filter.

請求項１９〜２１に記載の発明は、上記したノイズ耐性評価方法を実施する、半導体集積回路のノイズ耐性評価装置に関する。   The invention described in claims 19 to 21 relates to a noise tolerance evaluation apparatus for a semiconductor integrated circuit, which implements the noise tolerance evaluation method described above.

請求項１９に記載のノイズ耐性評価装置は、半導体集積回路のノイズ耐性評価装置であって、
前記半導体集積回路の回路図から得られる回路情報を基にして、回路ネットリストを作成する回路ネットリスト作成部と、
能動素子から受動素子回路への置換情報を基にして、前記回路ネットリストにある能動素子を高周波的に等価な受動素子回路に置き換えて、置換回路ネットリストを作成する置換回路ネットリスト作成部と、
前記置換回路ネットリストから、前記置き換え前のトランジスタの制御端子に該当する制御ノードを抽出する制御ノード抽出部と、
前記置換回路ネットリストから所定のノードを選択して、ノイズ注入ノードを設定するノイズ注入ノード設定部と、
所定周波数のノイズを設定するノイズ周波数設定部と、
前記置換回路ネットリストにおいて、互いに異なる前記制御ノードと前記ノイズ注入ノード間の経路のインピーダンスを計算する経路インピーダンス計算部と、
前記制御ノード、前記ノイズ注入ノードおよび前記経路の各組み合わせにおける前記インピーダンスのリストを作成するインピーダンスリスト作成部と、
前記リストにおける前記インピーダンスの最小値から、前記半導体集積回路のノイズ耐性を判定するノイズ耐性判定部とを有してなることを特徴としている。 Noise immunity evaluation apparatus according to claim 19, a noise immunity evaluation apparatus of semi-conductor integrated circuit,
Based on the circuit information obtained from the circuit diagram of the semiconductor integrated circuit, a circuit netlist creation unit that creates a circuitry netlist,
Based on replacement information to the passive element circuit from the active element, the circuit active elements in the net list replacing the high-frequency equivalent passive element circuit, replacing circuit creating a location circuit netlist netlist generation unit When,
From the substitution circuit netlist, a control node extracting unit that extracts a control node corresponding to a control terminal of the replacement before the transistor,
And selecting a predetermined node from the substitution circuit netlist, and the noise injection node setting unit for setting a noise injection node,
And the noise frequency setting unit which sets the noise of Jo Tokoro frequency,
In said replacement circuit netlist, and route the impedance calculation unit for calculating the impedance of the route between different said control node and said noise injection node,
An impedance list creation unit for creating a list of the impedances in each combination of the control node, the noise injection node, and the path;
And a noise tolerance determination unit that determines noise tolerance of the semiconductor integrated circuit from the minimum value of the impedance in the list.

これにより、請求項１に記載の半導体集積回路のノイズ耐性評価方法を実施することができる。   Thus, the noise resistance evaluation method for a semiconductor integrated circuit according to claim 1 can be carried out.

請求項２０に記載のノイズ耐性評価装置は、さらに、前記半導体集積回路のレイアウト図から得られるレイアウト情報を基にして、該レイアウト情報から寄生素子を抽出する寄生素子抽出部を有してなり、前記回路ネットリスト作成部において、前記寄生素子を含めた前記回路ネットリストを作成することを特徴としている。   The noise tolerance evaluation apparatus according to claim 20, further comprising a parasitic element extraction unit that extracts a parasitic element from the layout information based on layout information obtained from a layout diagram of the semiconductor integrated circuit, The circuit net list creation unit creates the circuit net list including the parasitic elements.

これにより、請求項２に記載の半導体集積回路のノイズ耐性評価方法を実施することができる。   Thus, the noise resistance evaluation method for a semiconductor integrated circuit according to claim 2 can be carried out.

また、請求項２１に記載のノイズ耐性評価装置は、前記ノイズ耐性判定部においてノイズ耐性無しと判定された前記制御ノードと前記ノイズ注入ノードの組み合わせについて、ノイズ対策回路制約情報を基にして、前記制御ノードと交流的に０電位に設定されたＡＣ接地ノード間に、所定のインピーダンスのノイズ対策素子を挿入するノイズ対策回路作成部を有してなることを特徴としている。 Moreover, noise immunity evaluation apparatus according to claim 21, for the combination of the previous SL noise immunity determination unit without noise immunity been judged with the control node the noise injection node, based on the noise countermeasure circuit constraint information, A noise countermeasure circuit creating unit is provided that inserts a noise countermeasure element having a predetermined impedance between the control node and an AC ground node that is set to 0 potential in an alternating manner.

これにより、請求項１５に記載の半導体集積回路のノイズ耐性評価方法を実施することができる。   Thus, the noise tolerance evaluation method for a semiconductor integrated circuit according to claim 15 can be carried out.

尚、請求項１９〜２１に記載のノイズ耐性評価装置を用いて実施する半導体集積回路のノイズ耐性評価方法によって得られる効果については、前述したとおりであり、その説明は省略する。   The effects obtained by the noise immunity evaluation method for a semiconductor integrated circuit implemented using the noise immunity evaluation apparatus according to claims 19 to 21 are as described above, and a description thereof is omitted.

本発明に係る半導体集積回路のノイズ耐性評価方法の基本的な構成を示した図で、ノイズ耐性評価方法１００の概略を示したフロー図である。1 is a flowchart showing a basic configuration of a noise immunity evaluation method for a semiconductor integrated circuit according to the present invention and an outline of a noise immunity evaluation method 100. FIG. 図１に示した半導体集積回路のノイズ耐性評価方法１００を実施するためのノイズ耐性評価装置の一例で、ノイズ耐性評価装置２００の構成を示した図である。It is an example of a noise tolerance evaluation apparatus for implementing the noise tolerance evaluation method 100 of the semiconductor integrated circuit shown in FIG. 回路図の一例で、簡単なアナログ回路のコンパレータ回路１０の回路図を例示している。In the example of the circuit diagram, the circuit diagram of the comparator circuit 10 of a simple analog circuit is illustrated. 回路ネットリストの一部を例示した図である。It is the figure which illustrated a part of circuit net list. 図４の一点鎖線で囲った部分を例にして、各デバイスの接続情報を説明した図である。FIG. 5 is a diagram illustrating connection information of each device, taking as an example a portion surrounded by a one-dot chain line in FIG. 4. 能動素子から高周波的に等価な受動素子回路への置き換えの一例を示した図で、（ａ）は、抵抗、インピーダンスおよび容量の受動素子であり、置き換えは行わない。（ｂ）〜（ｃ）は、それぞれ、能動素子のダイオード、ＭＯＳトランジスタおよびバイポーラトランジスタである。It is the figure which showed an example of replacement | exchange to the passive element circuit equivalent to a high frequency from an active element, (a) is a passive element of resistance, impedance, and capacity | capacitance, and is not replaced. (B) to (c) are active element diodes, MOS transistors, and bipolar transistors, respectively. デバイス特性を考慮したＭＯＳトランジスタの受動素子への置き換えを具体的に説明する図で、（ａ）は、ＭＯＳトランジスタのゲート電圧Ｖｇとドレイン電流Ｉｄの関係を示した図であり、（ｂ）は、ＭＯＳトランジスタのドレイン電位Ｖｄとドレイン電流Ｉｄの関係を示した図である。FIG. 7 is a diagram specifically explaining replacement of a MOS transistor with a passive element in consideration of device characteristics, where (a) is a diagram showing a relationship between a gate voltage Vg and a drain current Id of the MOS transistor, and (b) is a diagram. FIG. 5 is a diagram showing the relationship between the drain potential Vd of the MOS transistor and the drain current Id. 図６に示した能動素子の置き換え例をもとにして、図３に示したコンパレータ回路１０の能動素子を高周波的に等価な受動素子回路へ置き換えた、置換回路図１３ａである。FIG. 13B is a replacement circuit diagram 13a in which the active element of the comparator circuit 10 shown in FIG. 3 is replaced with a passive element circuit equivalent in terms of high frequency based on the replacement example of the active element shown in FIG. ライン経路毎にインピーダンスを計算する場合について、図１に示した第３のステップＳ１３〜第６のステップＳ１６で行う処理をより詳細に示した、詳細フロー２０である。It is the detailed flow 20 which showed the process performed in 3rd step S13-6th step S16 shown in FIG. 1 in detail about the case where impedance is calculated for every line path | route. 図８の置換回路図１３ａにおいて、制御ノードＴ７とノイズ注入ノードＰ１に対して、破線で示した２本のライン経路Ｌ１，Ｌ２を例示した図である。FIG. 13B is a diagram illustrating two line paths L1 and L2 indicated by broken lines with respect to the control node T7 and the noise injection node P1 in the replacement circuit diagram 13a of FIG. ネット経路の合成インピーダンスを計算する場合について、図１に示した第３のステップＳ１３〜第６のステップＳ１６で行う処理をより詳細に示した、詳細フロー３０である。In the case of calculating the combined impedance of the net path, it is a detailed flow 30 showing in more detail the processing performed in the third step S13 to the sixth step S16 shown in FIG. ネット経路によるノイズの伝播の様子を説明する図である。It is a figure explaining the mode of propagation of noise by a net route. 回路シミュレータやハードウェア記述言語による合成インピーダンスの算出の様子を説明する図である。It is a figure explaining the mode of calculation of the synthetic impedance by a circuit simulator or a hardware description language. 電源ノードおよび接地（ＧＮＤ）ノードに０電位を設定する場合を説明する図である。It is a figure explaining the case where 0 electric potential is set to a power supply node and a ground (GND) node. 図１に示したノイズ耐性評価方法１００の変形例で、ノイズ耐性評価方法１０１の概略を示したフロー図である。FIG. 9 is a flowchart showing an outline of a noise tolerance evaluation method 101 as a modification of the noise tolerance evaluation method 100 shown in FIG. 1. 図１５に示した半導体集積回路のノイズ耐性評価方法１０１を実施するためのノイズ耐性評価装置の一例で、ノイズ耐性評価装置２０１の構成を示した図である。FIG. 16 shows an example of a noise tolerance evaluation apparatus for implementing the noise tolerance evaluation method 101 for the semiconductor integrated circuit shown in FIG. レイアウト図の一例で、分かり易くするため、簡単なＣＭＯＳ回路４０のレイアウト図を例示している。In the example of the layout diagram, a simple layout diagram of the CMOS circuit 40 is illustrated for easy understanding. 半導体集積回路５０の模式的な断面図で、半導体集積回路５０を構成している各素子のレイアウトや構造に起因する種々の寄生素子とノイズの伝播経路を例示した図である。FIG. 2 is a schematic cross-sectional view of a semiconductor integrated circuit 50, illustrating various parasitic elements and noise propagation paths resulting from the layout and structure of each element constituting the semiconductor integrated circuit 50. 論理回路６０の一部を例示した回路図である。3 is a circuit diagram illustrating a part of a logic circuit 60. FIG. 図１に示したノイズ耐性評価方法１００の変形例で、ノイズ耐性評価方法１０２の概略を示したフロー図である。FIG. 9 is a flowchart showing an outline of a noise tolerance evaluation method 102 as a modification of the noise tolerance evaluation method 100 shown in FIG. 1. ノイズ伝播経路のインピーダンスの周波数依存性と、該ノイズ伝播経路が容量性、抵抗性、あるいは誘導性のいずれであるかをまとめて示した図である。It is the figure which showed collectively whether the frequency dependence of the impedance of a noise propagation path | route and whether this noise propagation path | route is capacitive, resistive, or inductive. 図２０に示したノイズ耐性評価方法１０２の変形例で、ノイズ耐性評価方法１０２ａの概略を示したフロー図である。FIG. 21 is a flowchart showing an outline of a noise tolerance evaluation method 102a as a modification of the noise tolerance evaluation method 102 shown in FIG. 20. 図２０に示したノイズ耐性評価方法１０２の変形例で、ノイズ耐性評価方法１０２ｂの概略を示したフロー図である。FIG. 21 is a flowchart showing an outline of a noise tolerance evaluation method 102b as a modification of the noise tolerance evaluation method 102 shown in FIG. 20. 図２２と図２３に示した半導体集積回路のノイズ耐性評価方法１０２ａ，１０２ｂを実施するためのノイズ耐性評価装置の一例で、ノイズ耐性評価装置２０２の構成を示した図である。24 is a diagram showing a configuration of a noise tolerance evaluation apparatus 202 as an example of a noise tolerance evaluation apparatus for implementing the noise tolerance evaluation methods 102a and 102b of the semiconductor integrated circuit shown in FIGS. 22 and 23. FIG. ノイズ耐性評価方法１００〜１０２，１０２ａ，１０２ｂでノイズ耐性無しと判定された制御ノードに対するノイズ対策の概略を示す図で、（ａ）はノイズ対策前の構成であり、（ｂ）はノイズ対策後の構成である。It is a figure which shows the outline of the noise countermeasure with respect to the control node determined with noise tolerance evaluation method 100-102,102a, 102b without noise tolerance, (a) is a structure before noise countermeasure, (b) is after noise countermeasure. It is the composition. ノイズ伝播経路の特性を考慮したより詳細なノイズ対策の例を示す図で、（ａ）は容量性の伝播経路の場合についての構成であり、（ｂ）は抵抗性または誘導性の伝播経路の場合についての構成である。It is a figure which shows the example of the more detailed noise countermeasure which considered the characteristic of the noise propagation path, (a) is a structure about the case of a capacitive propagation path, (b) is the structure of a resistive or inductive propagation path. It is the structure about the case. （ａ）は、バンドギャップ低電圧回路（ＢＧ回路）の回路構成、および寄生容量Ｃａ介した外部ノイズの注入がある場合を示した図であり、（ｂ）は、制御ノードＴａとＡＣ接地ノードＧａ間にノイズ対策容量Ｃ３を挿入した場合の回路構成を示した図である。(A) is the figure which showed the case where there exists injection | pouring of the external noise via the circuit structure of a band gap low voltage circuit (BG circuit) and parasitic capacitance Ca, (b) is control node Ta and AC ground node It is the figure which showed the circuit structure at the time of inserting noise countermeasure capacity | capacitance C3 between Ga. 図３に示したコンパレータ回路１０と同様の回路をバイポーラトランジスタで構成した、コンパレータ回路１０ａの回路図である。FIG. 4 is a circuit diagram of a comparator circuit 10a in which a circuit similar to the comparator circuit 10 shown in FIG. 3 is composed of bipolar transistors. 従来のノイズ耐性評価方法９０の概略を示したフロー図である。It is the flowchart which showed the outline of the conventional noise tolerance evaluation method 90. FIG. 図２９のノイズ耐性評価方法９０をより精密にしたもので、従来のノイズ耐性評価方法９１の概略を示したフロー図である。FIG. 30 is a flowchart showing an outline of a conventional noise tolerance evaluation method 91, which is a more precise noise tolerance evaluation method 90 of FIG.

以下、本発明を実施するための形態を、図に基づいて説明する。   DESCRIPTION OF EMBODIMENTS Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings.

図１は、本発明に係る半導体集積回路のノイズ耐性評価方法の基本的な構成を示した図で、ノイズ耐性評価方法１００の概略を示したフロー図である。尚、図１のノイズ耐性評価方法１００にある各処理ステップにおいて、図２９に示した従来のノイズ耐性評価方法９０にある処理ステップと同じ処理を行うものについては、同じ符号を付した。   FIG. 1 is a diagram showing a basic configuration of a noise tolerance evaluation method for a semiconductor integrated circuit according to the present invention, and is a flowchart showing an outline of a noise tolerance evaluation method 100. In addition, in each processing step in the noise immunity evaluation method 100 of FIG. 1, the same reference numerals are given to those performing the same processing as the processing steps in the conventional noise immunity evaluation method 90 shown in FIG.

また、図２は、図１に示した半導体集積回路のノイズ耐性評価方法１００を実施するためのノイズ耐性評価装置の一例で、ノイズ耐性評価装置２００の構成を示した図である。   FIG. 2 is an example of a noise tolerance evaluation apparatus for implementing the noise tolerance evaluation method 100 of the semiconductor integrated circuit shown in FIG.

図１に示す半導体集積回路のノイズ耐性評価方法１００は、ステップＳ１で設計した半導体集積回路の回路図から、回路ネットリストを作成する第１のステップＳ１１と、前記回路ネットリストにある能動素子を高周波的に等価な受動素子回路に置き換えて、置換回路ネットリストを作成する第２のステップＳ１２と、前記置換回路ネットリストから、前記置き換え前のトランジスタの制御端子に該当する制御ノードを抽出する第３のステップＳ１３と、前記置換回路ネットリストから所定のノードを選択して、ノイズ注入ノードを設定する第４のステップＳ１４と、所定周波数のノイズを設定し、前記置換回路ネットリストにおいて、互いに異なる前記制御ノードと前記ノイズ注入ノード間の経路のインピーダンスを計算する第５のステップＳ１５と、前記制御ノード、前記ノイズ注入ノードおよび前記経路の各組み合わせにおける前記インピーダンスのリストを作成する第６のステップＳ１６と、前記リストにおける前記インピーダンスの最小値から、前記半導体集積回路のノイズ耐性を判定する第７のステップＳ１７とを有している。   The noise immunity evaluation method 100 for a semiconductor integrated circuit shown in FIG. 1 includes a first step S11 for creating a circuit netlist from the circuit diagram of the semiconductor integrated circuit designed in step S1, and active elements in the circuit netlist. A second step S12 for generating a replacement circuit netlist by replacing with a passive element circuit equivalent to a high frequency, and a control node corresponding to the control terminal of the transistor before replacement is extracted from the replacement circuit netlist. Step S13 in Step 3 and a fourth step S14 in which a predetermined node is selected from the replacement circuit net list and a noise injection node is set, and noise of a predetermined frequency is set and is different from each other in the replacement circuit net list. A fifth step for calculating the impedance of the path between the control node and the noise injection node. S15, sixth step S16 for creating a list of the impedances in each combination of the control node, the noise injection node, and the path, and the noise tolerance of the semiconductor integrated circuit from the minimum value of the impedances in the list. And a seventh step S17 for determination.

そして、第７のステップＳ１７においてノイズ耐性無しと判定された場合には、ステップＳ１に戻って回路図を修正し、第１のステップＳ１１以降の各処理を繰り返す。また、第７のステップＳ１７においてノイズ耐性有りと判定された場合には、ステップＳ４に進み、半導体集積回路のノイズ耐性評価を終了する。   If it is determined in the seventh step S17 that there is no noise tolerance, the process returns to step S1, the circuit diagram is corrected, and each process after the first step S11 is repeated. If it is determined in the seventh step S17 that there is noise tolerance, the process proceeds to step S4, and the noise tolerance evaluation of the semiconductor integrated circuit is completed.

また、図２に示す半導体集積回路のノイズ耐性評価装置２００は、図１に示したノイズ耐性評価方法１００を実施する半導体集積回路のノイズ耐性評価装置であって、半導体集積回路の回路図から得られる回路情報Ｍ１を基にして、前記回路ネットリストを作成する回路ネットリスト作成部Ｍ１１と、能動素子から受動素子回路への置換情報Ｍ２を基にして、前記回路ネットリストにある能動素子を高周波的に等価な受動素子回路に置き換えて、前記置換回路ネットリストを作成する置換回路ネットリスト作成部Ｍ１２と、前記置換回路ネットリストから、前記置き換え前のトランジスタの制御端子に該当する前記制御ノードを抽出する制御ノード抽出部Ｍ１３と、前記置換回路ネットリストから所定のノードを選択して、前記ノイズ注入ノードを設定するノイズ注入ノード設定部Ｍ１４と、前記所定周波数のノイズを設定するノイズ周波数設定部Ｍ１５ａと、前記置換回路ネットリストにおいて、互いに異なる前記制御ノードと前記ノイズ注入ノード間の前記経路のインピーダンスを計算する経路インピーダンス計算部Ｍ１５ｂと、前記制御ノード、前記ノイズ注入ノードおよび前記経路の各組み合わせにおける前記インピーダンスのリストを作成するインピーダンスリスト作成部Ｍ１６と、前記リストにおける前記インピーダンスの最小値から、前記半導体集積回路のノイズ耐性を判定するノイズ耐性判定部Ｍ１７とを有している。   2 is a noise tolerance evaluation apparatus for a semiconductor integrated circuit that implements the noise tolerance evaluation method 100 shown in FIG. 1, and is obtained from the circuit diagram of the semiconductor integrated circuit. The circuit netlist creation unit M11 that creates the circuit netlist on the basis of the circuit information M1 and the replacement information M2 from the active element to the passive element circuit, the active element in the circuit netlist is changed to a high frequency. A replacement circuit netlist creation unit M12 that creates the replacement circuit netlist by replacing the passive node circuit with a substantially equivalent passive element circuit, and the control node corresponding to the control terminal of the transistor before replacement from the replacement circuit netlist. A control node extracting unit M13 for extracting and a predetermined node from the replacement circuit net list are selected, and the noise injection node is selected. In the noise injection node setting unit M14 for setting the noise, the noise frequency setting unit M15a for setting the noise of the predetermined frequency, and the impedance of the path between the control node and the noise injection node which are different from each other in the replacement circuit netlist A path impedance calculation unit M15b that calculates the impedance, an impedance list creation unit M16 that creates a list of the impedances in each combination of the control node, the noise injection node, and the path, and a minimum value of the impedance in the list, And a noise tolerance determination unit M17 for determining the noise tolerance of the semiconductor integrated circuit.

これにより、図１に示した半導体集積回路のノイズ耐性評価方法１００を実施することができる。   Thereby, the noise tolerance evaluation method 100 of the semiconductor integrated circuit shown in FIG. 1 can be implemented.

図１に示す半導体集積回路のノイズ耐性評価方法１００は、図２９に示した従来のノイズ耐性評価方法９０に代わる新規なノイズ耐性評価方法である。図１のノイズ耐性評価方法１００では、ノイズの伝播経路と該経路のインピーダンスを解析することにより、回路シミュレータ（ＳＰＩＣＥ）を基本的に用いることなく、半導体集積回路を構成している各トランジスタのノイズによる誤動作発生の可能性を短時間で簡便に評価することができる。図１に示すノイズ耐性評価方法１００は、ノイズの伝播経路のインピーダンスを解析して、ノイズが伝播しやすい制御ノードを抽出することが目的である。該制御ノードは、例えばバイポーラトランジスタやＭＯＳトランジスタのデバイスであれば、ベースやゲートであり、アンプやコンパレータの回路ブロックレベルであれば、感度が高い入力端子である。これら制御ノードを複数ピックアップした上で、その複数のピックアップした制御ノードに対してノイズ伝播の容易性の順位付けを行うのが、図１に示す半導体集積回路のノイズ耐性評価方法１００である。   A noise tolerance evaluation method 100 for a semiconductor integrated circuit shown in FIG. 1 is a novel noise tolerance evaluation method that replaces the conventional noise tolerance evaluation method 90 shown in FIG. In the noise tolerance evaluation method 100 of FIG. 1, by analyzing the noise propagation path and the impedance of the path, the noise of each transistor constituting the semiconductor integrated circuit is basically used without using a circuit simulator (SPICE). It is possible to easily evaluate the possibility of malfunctions due to. The purpose of the noise tolerance evaluation method 100 shown in FIG. 1 is to analyze the impedance of a noise propagation path and extract a control node through which noise easily propagates. The control node is, for example, a base or a gate in the case of a device of a bipolar transistor or a MOS transistor, and an input terminal having a high sensitivity in a circuit block level of an amplifier or a comparator. In the semiconductor integrated circuit noise resistance evaluation method 100 shown in FIG. 1, the plurality of control nodes are picked up and the ease of noise propagation is ranked for the plurality of picked-up control nodes.

次に、図１のノイズ耐性評価方法１００において、第１のステップＳ１１〜第７のステップＳ１７で行う各処理を、具体例を参照しながら、以下詳細に説明する。   Next, in the noise tolerance evaluation method 100 of FIG. 1, each process performed in the first step S11 to the seventh step S17 will be described in detail with reference to a specific example.

図１のノイズ耐性評価方法１００における第１のステップＳ１１は、半導体集積回路の回路図から、回路ネットリストを作成するステップである。   The first step S11 in the noise tolerance evaluation method 100 of FIG. 1 is a step of creating a circuit netlist from the circuit diagram of the semiconductor integrated circuit.

図３は、回路図の一例で、以後の説明を分かり易くするため、簡単なアナログ回路のコンパレータ回路１０の回路図を例示している。図３で例示したように、「回路図」においては、能動素子であるトランジスタおよび受動素子である抵抗や容量などのデバイスの接続が示される。尚、図１に示す半導体集積回路のノイズ耐性評価方法１００は、アナログ回路に限らず、論理回路等のデジタル回路にも適用できる。また、図１のノイズ耐性評価方法１００で実際に評価対象とする半導体集積回路は、大規模なＬＳＩである。このため、図１のノイズ耐性評価方法１００で取り扱う回路図も、図３のような簡単な回路図ではなく、アナログ回路やデジタル回路が複合した大規模な回路図である。   FIG. 3 is an example of a circuit diagram, and illustrates a circuit diagram of a simple analog circuit comparator circuit 10 for easy understanding of the following description. As illustrated in FIG. 3, in the “circuit diagram”, connection of a device such as a transistor as an active element and a resistor or a capacitor as a passive element is shown. 1 is applicable not only to analog circuits but also to digital circuits such as logic circuits. In addition, the semiconductor integrated circuit actually evaluated by the noise tolerance evaluation method 100 of FIG. 1 is a large-scale LSI. Therefore, the circuit diagram handled by the noise tolerance evaluation method 100 in FIG. 1 is not a simple circuit diagram as in FIG. 3, but a large-scale circuit diagram in which analog circuits and digital circuits are combined.

図４は、回路ネットリストの一部を例示した図である。また、図５は、図４の一点鎖線で囲った部分を例にして、各デバイスの接続情報を説明した図である。   FIG. 4 is a diagram illustrating a part of the circuit netlist. FIG. 5 is a diagram for explaining the connection information of each device, taking as an example the part surrounded by the one-dot chain line in FIG.

図１の第１のステップＳ１１で作成する回路ネットリストは、回路図から生成されるテキストデータ（以後、「回路図データ」とも呼ぶ）で、評価対象とする半導体集積回路の回路トポロジー情報、すなわち該半導体集積回路を構成している各デバイスの接続情報を記述したものである。図１の第１のステップＳ１１における回路ネットリストの作成は、シミュレーションを行う場合の基本的なステップであり、例えば図２９に示した従来のノイズ耐性評価方法９０のように、回路シミュレータ（ＳＰＩＣＥ）を用いたノイズ耐性評価方法でも最初に行うステップである。   The circuit netlist created in the first step S11 of FIG. 1 is text data generated from a circuit diagram (hereinafter also referred to as “circuit diagram data”), which is circuit topology information of a semiconductor integrated circuit to be evaluated, that is, The connection information of each device constituting the semiconductor integrated circuit is described. The creation of a circuit netlist in the first step S11 of FIG. 1 is a basic step in the case of performing a simulation. For example, a circuit simulator (SPICE) like the conventional noise tolerance evaluation method 90 shown in FIG. This is also the first step in the noise tolerance evaluation method using.

次に、図１のノイズ耐性評価方法１００における第２のステップＳ１２では、第１のステップＳ１１で作成した回路ネットリストにある能動素子を高周波的に等価な受動素子回路に置き換えて、置換回路ネットリストを作成する。   Next, in the second step S12 in the noise tolerance evaluation method 100 of FIG. 1, the active element in the circuit net list created in the first step S11 is replaced with a passive element circuit equivalent in terms of high frequency, so that a replacement circuit net is obtained. Create a list.

図６は、上記能動素子から高周波的に等価な受動素子回路への置き換えの一例を示した図である。   FIG. 6 is a diagram showing an example of replacement of the active element with a high-frequency equivalent passive element circuit.

図６（ａ）は、抵抗、インダクタンスおよび容量の各受動素子であり、上記置き換えは行わない。抵抗のインピーダンスは、高周波（ノイズ）の周波数ωに依存しないが、インダクタンスと容量のインピーダンスは、記号の括弧内に示したように、周波数ωに依存する。尚、次に示す図６（ｂ）〜（ｄ）のダイオード、ＭＯＳトランジスタおよびバイポーラトランジスタの置き換えに用いている容量のインピーダンスも、高周波（ノイズ）の周波数ωに依存する。回路ネットリスト（置換回路ネットリスト）において、周波数領域を｜Ｚ｜＝｜Ｒ＋ｊωＬ＋１／（ｊωＣ）｜で定義した後、抵抗は、スルーと指定し、＋Ｒ値を加算する。インダクタンスは、スルーと指定し、＋Ｌ値を加算する。容量は、スルーと指定し、＋Ｃ値を加算する。   FIG. 6A shows passive elements of resistance, inductance, and capacitance, and the above replacement is not performed. The impedance of the resistor does not depend on the frequency ω of the high frequency (noise), but the impedance of the inductance and the capacitance depends on the frequency ω as shown in parentheses of the symbol. It should be noted that the impedance of the capacitor used to replace the diode, MOS transistor, and bipolar transistor shown in FIGS. 6B to 6D shown below also depends on the frequency ω of the high frequency (noise). In the circuit net list (replacement circuit net list), after the frequency region is defined by | Z | = | R + jωL + 1 / (jωC) |, the resistor is designated as through and the + R value is added. Inductance is designated as through and the + L value is added. The capacity is specified as “through”, and the + C value is added.

図６（ｂ）は、能動素子のダイオードである。ダイオードは、ノイズの伝播方向で置き換え方が異なり、順方向はゼロ抵抗に、逆方向は容量に置き換える。ダイオードから高周波的に等価な受動素子回路への該置き換えを、表右の白抜き矢印で示したように、四角で囲った記号と伝播方向を示す矢印で図示している。置換回路ネットリストにおいて、例えば、ダイオードの順方向は、スルーと指定し、値は加算しない。ダイオードの逆方向は、スルーと指定し、容量（＋Ｃｊ）値を加算する。尚、一般的に容量（＋Ｃｊ）の値は小さいため、逆方向は伝播せずに指定してもよい。   FIG. 6B shows a diode as an active element. The diode is replaced in different ways depending on the direction of noise propagation. The forward direction is replaced with zero resistance and the reverse direction is replaced with a capacitor. The replacement from a diode to a passive element circuit equivalent to a high frequency is illustrated by a symbol surrounded by a square and an arrow indicating a propagation direction, as indicated by a white arrow on the right side of the table. In the replacement circuit netlist, for example, the forward direction of the diode is designated as through and no value is added. The reverse direction of the diode is designated as through, and the capacitance (+ Cj) value is added. In general, since the value of the capacitance (+ Cj) is small, the reverse direction may be specified without propagating.

図６（ｃ）は、能動素子のＭＯＳトランジスタである。ＭＯＳトランジスタは、ソース−ドレイン間を抵抗で置き換え、ゲート−ドレイン間およびゲート−ソース間を容量で置き換える。ＭＯＳトランジスタでは、ノイズの伝播方向に対する依存性はなくてよい。置換回路ネットリストにおいて、例えば、ＭＯＳトランジスタのドレイン（Ｄ）−ソース（Ｓ）間は、スルーと指定し、オン抵抗（＋Ｒ＿ＯＮ）値を加算する。ＭＯＳトランジスタのゲート（Ｇ）−ドレイン（Ｄ）間およびゲート（Ｇ）−ソース（Ｓ）間は、それぞれ、スルーと指定し、容量（＋Ｃｇｄ）値および容量（＋Ｃｇｓ）値を加算する。また、図６（ｃ）の置き換えに限らず、例えば、Ｄ→Ｓ方向は、スルーと指定し値は加算せず、Ｓ→Ｄ方向は、スルーと指定しオン抵抗（＋Ｒ＿ＯＮ）値を加算し、Ｇ→ＤとＧ→Ｓは伝播せずに指定してもよい。   FIG. 6C shows an active element MOS transistor. In the MOS transistor, the source-drain is replaced with a resistor, and the gate-drain and the gate-source are replaced with a capacitor. In the MOS transistor, there is no dependency on the noise propagation direction. In the replacement circuit netlist, for example, between the drain (D) and the source (S) of the MOS transistor is designated as through, and an on-resistance (+ R_ON) value is added. The gate (G) -drain (D) and the gate (G) -source (S) of the MOS transistor are designated as through, and the capacitance (+ Cgd) value and the capacitance (+ Cgs) value are added. Further, not limited to the replacement of FIG. 6C, for example, the D → S direction is designated as through and the value is not added, and the S → D direction is designated as through and the on-resistance (+ R_ON) value is added. , G → D and G → S may be specified without propagation.

図６（ｄ）は、能動素子のバイポーラトランジスタである。バイポーラは、エミッタ−コレクタ間を抵抗で置き換え、ベース−コレクタ間を容量で置き換える。バイポーラトランジスタのベース−エミッタ間は、ノイズの伝播方向で置き換え方が異なり、ベースからエミッタ方向はゼロ抵抗に、エミッタからベース方向は容量に置き換える。置換回路ネットリストにおいて、例えば、バイポーラトランジスタのベース（Ｂ）→エミッタ（Ｅ）方向は、スルーと指定し値は加算しない。逆のエミッタ（Ｅ）→ベース（Ｂ）方向は、スルーと指定し、容量（＋Ｃｂｅ）値を加算する。バイポーラトランジスタのコレクタ（Ｃ）−エミッタ（Ｅ）間は、スルーと指定し、オン抵抗（＋Ｒ＿ＯＮ）値を加算する。ベース（Ｂ）−コレクタ（Ｃ）間は、スルーと指定し、容量（＋Ｃｂｃ）値を加算する。また、図６（ｄ）の置き換えに限らず、例えば、Ｂ→Ｅ方向は、スルーと指定して値は加算せず、Ｅ−Ｃ間は、スルーと指定してオン抵抗（＋Ｒ＿ＯＮ）値を加算し、Ｂ→Ｃ方向は、伝播せずと指定し、Ｃ→Ｂ方向は、スルーと指定してオン抵抗（＋Ｒ＿ＯＮ）値を加算するようにしてもよい。   FIG. 6D shows a bipolar transistor as an active element. In bipolar, the emitter-collector is replaced with a resistor, and the base-collector is replaced with a capacitor. The method of replacement between the base and the emitter of the bipolar transistor is different depending on the direction of noise propagation. The base to emitter direction is replaced with zero resistance, and the emitter to base direction is replaced with capacitance. In the replacement circuit netlist, for example, the base (B) → emitter (E) direction of the bipolar transistor is designated as through and no value is added. The reverse emitter (E) → base (B) direction is designated as through, and the capacitance (+ Cbe) value is added. Between the collector (C) and the emitter (E) of the bipolar transistor is designated as through, and an on-resistance (+ R_ON) value is added. Between the base (B) and the collector (C) is designated as through, and the capacitance (+ Cbc) value is added. In addition, not limited to the replacement in FIG. 6D, for example, the B → E direction is designated as through and no value is added, and between E and C, through is designated as on resistance (+ R_ON) value. In addition, the B → C direction may be designated as not propagating, and the C → B direction may be designated as through and the on-resistance (+ R_ON) value may be added.

ＭＯＳトランジスタやバイポーラトランジスタでは、オン状態とオフ状態の違いやオン抵抗および接合容量等が動作点により異なってくるため、適宜選択して、上記受動素子回路への置き換えを行う。尚、能動素子から受動素子への置き換えのルールは、上記の手法に限ったものでない。例えば、ノイズ無しの通常状態で事前にＳＰＩＣＥシミュレーションを実施して各ノードの動作点をモニタし、このモニタした動作点の情報を事前に準備した動作点−抵抗、動作点−容量の関係を記載したテーブルに照らし合わせる方法で、各動作点に対応する抵抗値、容量値を一意的に選択するようにしてもよい。   In a MOS transistor or a bipolar transistor, the difference between the on state and the off state, the on resistance, the junction capacitance, and the like differ depending on the operating point. Therefore, the MOS transistor and the bipolar transistor are appropriately selected and replaced with the passive element circuit. Note that the rules for replacing active elements with passive elements are not limited to those described above. For example, a SPICE simulation is performed in advance in a normal state without noise to monitor the operating point of each node, and information on the monitored operating point is prepared in advance, describing the relationship between operating point-resistance and operating point-capacitance. The resistance value and the capacitance value corresponding to each operating point may be uniquely selected by a method of checking against the table.

図７は、デバイス特性を考慮したＭＯＳトランジスタの受動素子への置き換えを具体的に説明する図である。図７（ａ）は、基板電位Ｖｂをパラメータとして、ＭＯＳトランジスタのゲート電圧Ｖｇとドレイン電流Ｉｄの関係を示した図であり、図７（ｂ）は、ゲート電圧Ｖｇをパラメータとして、ＭＯＳトランジスタのドレイン電位Ｖｄとドレイン電流Ｉｄの関係を示した図である。   FIG. 7 is a diagram specifically explaining replacement of a MOS transistor with a passive element in consideration of device characteristics. FIG. 7A is a diagram showing the relationship between the gate voltage Vg of the MOS transistor and the drain current Id using the substrate potential Vb as a parameter. FIG. 7B is a diagram showing the relationship between the gate voltage Vg and the MOS transistor. It is the figure which showed the relationship between the drain electric potential Vd and the drain current Id.

例えば、図７（ｂ）に示す動作点ＭのＭＯＳトランジスタでは、ドレイン（Ｄ）−ソース（Ｓ）間を、ＯＮ抵抗Ｒｄｓ＝３．５［Ｖ］／６．３［Ａ］＝０．５６［Ω］で置き換える。   For example, in the MOS transistor at the operating point M shown in FIG. 7B, the ON resistance Rds = 3.5 [V] /6.3 [A] = 0.56 between the drain (D) and the source (S). Replace with [Ω].

ＭＯＳトランジスタであれば、回路シミュレーションを用いて、ソース（Ｓ）、ドレイン（Ｄ）、ゲート（Ｇ）の各動作点から、より精密に電流値をインピーダンスに置き換えることが可能である。前述した回路図ネットリストを用いて回路シミュレーションを実施すれば、安定点における各ノードの動作点を、「動作点データ」としてリスト化することができる。この動作点データを入力することで、デバイス特性データから読み取られる各動作点に対応したインピーダンスを定義することが可能である。また、ゲート（Ｇ）−ドレイン（Ｄ）間およびゲート（Ｇ）−ソース（Ｓ）間の寄生容量は、回路シミュレーションのトランジスタパラメータにより与えられ、これも同様にインピーダンスに置き換えることができる。   In the case of a MOS transistor, it is possible to more accurately replace the current value with the impedance from each operating point of the source (S), drain (D), and gate (G) using circuit simulation. If circuit simulation is performed using the circuit diagram netlist described above, the operating points of each node at the stable point can be listed as “operating point data”. By inputting this operating point data, it is possible to define the impedance corresponding to each operating point read from the device characteristic data. In addition, the parasitic capacitance between the gate (G) and the drain (D) and between the gate (G) and the source (S) is given by the transistor parameter of the circuit simulation, and this can also be replaced with the impedance.

上記の「回路図データ（回路ネットリスト）」、「動作点データ（ある時間における各ノード、各トランジスタのバイアス点の規定）」、「デバイス特性データ（ノイズ周波数を設定して得られる、動作点データに対応したトランジスタのインピーダンス値）」を組み合わせることで、能動素子を含まない受動素子だけからなる等価回路において、後述する「インピーダンスチェック」を実施することができる。   "Circuit diagram data (circuit netlist)", "Operating point data (regulation of bias points of each node and each transistor at a certain time)", "Device characteristic data (operating point obtained by setting the noise frequency) By combining “impedance values of transistors corresponding to data)”, an “impedance check” to be described later can be performed in an equivalent circuit including only passive elements not including active elements.

図８は、図６に示した能動素子の置き換え例をもとにして、図３に示したコンパレータ回路１０の能動素子を高周波的に等価な受動素子回路へ置き換えた、置換回路図１３ａである。   8 is a replacement circuit diagram 13a in which the active elements of the comparator circuit 10 shown in FIG. 3 are replaced with high-frequency equivalent passive element circuits based on the active element replacement example shown in FIG. .

従って、図１のノイズ耐性評価方法１００において第２のステップＳ１２で作成する置換回路ネットリストは、図３のコンパレータ回路１０の例を参照して説明すると、図８の置換回路図１３ａの回路ネットリストである。具体的には、図４で示したような図３のコンパレータ回路１０の回路ネットリストに対して、該回路ネットリストにある能動素子を図６に示した能動素子の置き換え表をもとにして、高周波的に等価な受動素子回路に置き換えた、「置換回路ネットリスト」を作成する。従って、当該置換回路ネットリストでは、評価対象とする半導体集積回路が、全て受動素子からなる受動素子集積回路として記述され、それら全ての受動素子の接続情報が記述される。   Therefore, the replacement circuit net list created in the second step S12 in the noise tolerance evaluation method 100 of FIG. 1 will be described with reference to the example of the comparator circuit 10 of FIG. It is a list. Specifically, for the circuit netlist of the comparator circuit 10 shown in FIG. 3 as shown in FIG. 4, the active elements in the circuit netlist are replaced with the active element replacement table shown in FIG. Then, a “replacement circuit netlist” is created in which the passive element circuit is replaced with a high frequency equivalent. Therefore, in the replacement circuit netlist, the semiconductor integrated circuit to be evaluated is described as a passive element integrated circuit composed of all passive elements, and connection information of all the passive elements is described.

次に、図１のノイズ耐性評価方法１００における第３のステップＳ１３では、第２のステップＳ１２で作成した置換回路ネットリストから、置き換え前のトランジスタの制御端子に該当する制御ノードを抽出する。尚、該制御ノードの抽出は、図１のステップＳ１における半導体集積回路の回路図の段階で、あるいは第１のステップＳ１１における回路ネットリストの作成段階で、予め抽出するようにしてもよい。上記したトランジスタの制御端子は、バイポーラトランジスタであればベース端子であり、ＭＯＳトランジスタであればゲート端子である。図３のコンパレータ回路１０と図８の置換回路図１３ａの例では、制御ノードＴ１〜Ｔ８が示されている。上記第３のステップＳ１３における制御ノードの抽出は、置換回路ネットリストにある全ての制御ノードを抽出してもよいし、例えば高増幅率や微少電流、微少電圧を扱うような誤動作が発生し易いと思われる一部の制御ノードを抽出するようにしてもよい。   Next, in the third step S13 in the noise tolerance evaluation method 100 of FIG. 1, a control node corresponding to the control terminal of the transistor before replacement is extracted from the replacement circuit netlist created in the second step S12. The control node may be extracted in advance at the stage of the circuit diagram of the semiconductor integrated circuit in step S1 of FIG. 1 or at the stage of creating the circuit netlist in the first step S11. The control terminal of the transistor described above is a base terminal if it is a bipolar transistor, and a gate terminal if it is a MOS transistor. In the example of the comparator circuit 10 in FIG. 3 and the replacement circuit diagram 13a in FIG. 8, control nodes T1 to T8 are shown. The extraction of the control nodes in the third step S13 may extract all the control nodes in the replacement circuit netlist. For example, a malfunction that handles a high amplification factor, a minute current, and a minute voltage is likely to occur. Some control nodes that are considered to be extracted may be extracted.

また、図１のノイズ耐性評価方法１００における第４のステップＳ１４では、第２のステップで作成した置換回路ネットリストから所定のノードを選択して、ノイズ注入ノードを設定する。尚、該ノイズ注入ノードの設定は、図１のステップＳ１における半導体集積回路の回路図の段階で、あるいは第１のステップＳ１１における回路ネットリストの作成段階で、予め設定するようにしてもよい。図３のコンパレータ回路１０と図８の置換回路図１３ａの例では、ノイズ注入ノードＰ１〜Ｐ４が示されている。上記第４のステップＳ１４において、例えば外部端子に該当するノードだけにノイズ注入ノードを設定すれば、外来ノイズに対する当該半導体集積回路のノイズ耐性を評価することになる。一方、例えば発振回路、クロック発生回路などのノイズが発生し易いと思われる置き換え前のトランジスタに該当する一部のノードだけにノイズ注入ノードを設定すれば、内部ノイズに対する当該半導体集積回路のノイズ耐性を評価することになる。尚、言うまでもなく、置換回路ネットリストにある全てのノードに対してノイズ注入ノードを設定するようにしてもよい。   In the fourth step S14 in the noise tolerance evaluation method 100 of FIG. 1, a predetermined node is selected from the replacement circuit net list created in the second step, and a noise injection node is set. The noise injection node may be set in advance at the stage of the circuit diagram of the semiconductor integrated circuit in step S1 in FIG. 1 or at the stage of creating the circuit netlist in the first step S11. In the example of the comparator circuit 10 in FIG. 3 and the replacement circuit diagram 13a in FIG. 8, noise injection nodes P1 to P4 are shown. In the fourth step S14, for example, if the noise injection node is set only for the node corresponding to the external terminal, the noise resistance of the semiconductor integrated circuit against the external noise is evaluated. On the other hand, if noise injection nodes are set only for some of the nodes corresponding to the transistors before replacement, which are likely to generate noise, such as oscillation circuits and clock generation circuits, the noise resistance of the semiconductor integrated circuit against internal noise Will be evaluated. Needless to say, noise injection nodes may be set for all nodes in the replacement circuit netlist.

次に、図１のノイズ耐性評価方法１００における第５のステップＳ１５で、所定周波数のノイズを設定し、第２のステップＳ１２で作成した置換回路ネットリストにおいて、互いに異なる前記制御ノードと前記ノイズ注入ノード間の経路のインピーダンスを計算する。尚、ノイズ周波数の設定は、図１における第５のステップＳ１５より前の段階であれば、どのステップで設定してもよい。   Next, in a fifth step S15 in the noise tolerance evaluation method 100 of FIG. 1, noise having a predetermined frequency is set, and in the replacement circuit netlist created in the second step S12, the control node and the noise injection different from each other are set. Calculate the impedance of the path between nodes. The noise frequency may be set at any step as long as it is a stage prior to the fifth step S15 in FIG.

そして、次の第６のステップＳ１６で、制御ノード、ノイズ注入ノードおよび経路の各組み合わせにおける上記インピーダンスの計算結果を集積して、インピーダンスのリストを作成する。   In the next sixth step S16, the impedance calculation results for each combination of the control node, the noise injection node, and the path are integrated to create an impedance list.

最後に、図１のノイズ耐性評価方法１００における第７のステップＳ１７で、上記リストにおけるインピーダンスの最小値から、当該半導体集積回路のノイズ耐性を判定する。すなわち、上記リストにおけるインピーダンスの最小値が所定の基準値より小さい場合には、ノイズ耐性無しと判定して、ステップＳ１に戻り、当該半導体集積回路の回路図を修正する。そして、修正した回路図について、上記した第１のステップＳ１１〜第７のステップＳ１７を繰り返し、ノイズ耐性評価を継続する。そして、最終的に、第６のステップＳ１６で作成したリストにおけるインピーダンスの最小値が第７のステップＳ１７で所定の基準値より大きくなった場合に、ノイズ耐性有りと判定して、ステップＳ４に進み、当該半導体集積回路のノイズ耐性評価を終了する。   Finally, in the seventh step S17 in the noise tolerance evaluation method 100 of FIG. 1, the noise tolerance of the semiconductor integrated circuit is determined from the minimum impedance value in the list. That is, if the minimum impedance value in the list is smaller than a predetermined reference value, it is determined that there is no noise tolerance, and the process returns to step S1 to correct the circuit diagram of the semiconductor integrated circuit. Then, the first step S11 to the seventh step S17 described above are repeated for the corrected circuit diagram, and the noise resistance evaluation is continued. Finally, when the minimum impedance value in the list created in the sixth step S16 becomes larger than the predetermined reference value in the seventh step S17, it is determined that there is noise tolerance, and the process proceeds to step S4. Then, the noise tolerance evaluation of the semiconductor integrated circuit is completed.

以上のように、図１に示した半導体集積回路のノイズ耐性評価方法１００は、ノイズの伝播経路と該経路のインピーダンスを解析することにより半導体集積回路のノイズ耐性を評価するもので、図２９に示した従来のノイズ耐性評価方法９０のように、回路シミュレータ（ＳＰＩＣＥ）による回路シミュレーションを実施するものではない。このため、従来の回路シミュレーションによるノイズ耐性評価方法のように大規模な解析を実施する必要がなく、限られた設計期間のなかで、効率的にノイズ耐性を評価することが可能である。   As described above, the noise tolerance evaluation method 100 of the semiconductor integrated circuit shown in FIG. 1 evaluates the noise tolerance of the semiconductor integrated circuit by analyzing the noise propagation path and the impedance of the path. Unlike the conventional noise tolerance evaluation method 90 shown, circuit simulation using a circuit simulator (SPICE) is not performed. For this reason, it is not necessary to perform a large-scale analysis unlike the noise tolerance evaluation method based on the conventional circuit simulation, and it is possible to efficiently evaluate the noise tolerance within a limited design period.

次に、上記したノイズ耐性評価方法１００における第５のステップＳ１５のインピーダンス計算について、より詳細に説明する。   Next, the impedance calculation in the fifth step S15 in the noise tolerance evaluation method 100 described above will be described in more detail.

上記第５のステップＳ１５におけるインピーダンスの計算は、互いに異なる制御ノードとノイズ注入ノードに対して、以下に示すように、ライン経路毎にインピーダンスを計算してもよいし、ネット経路の合成インピーダンスとして計算するようにしてもよい。   The calculation of the impedance in the fifth step S15 may calculate the impedance for each line path, as shown below, for the control node and the noise injection node which are different from each other, or as the combined impedance of the net path. You may make it do.

図９は、上記ライン経路毎にインピーダンスを計算する場合について、図１に示した第３のステップＳ１３〜第６のステップＳ１６で行う処理をより詳細に示した、詳細フロー２０である。   FIG. 9 is a detailed flow 20 showing in more detail the processing performed in the third step S13 to the sixth step S16 shown in FIG. 1 when the impedance is calculated for each line path.

図９に示す詳細フロー２０では、図１の第３のステップＳ１３に該当するステップＳ１３ａにおいて、Ａ個の制御ノード（Ｔａ）を抽出する。次に、図１の第４のステップＳ１４に該当するステップＳ１４ａにおいて、Ｂ個のノイズ注入ノード（Ｐｂ）を設定する。次に、ステップＳ１５ａにおいて、特定の制御ノード（Ｔａ）とノイズ注入ノード（Ｐｂ）に対して、Ｃ個のライン経路（Ｌｃ）を抽出する。 In the detailed flow 20 shown in FIG. 9, A control nodes (T a ) are extracted in step S13a corresponding to the third step S13 in FIG. Next, in step S14a corresponding to the fourth step S14 in FIG. 1, B noise injection nodes (P b ) are set. Next, in step S15a, C line paths (L c ) are extracted for the specific control node (T a ) and the noise injection node (P b ).

尚、ライン経路（Ｌｃ）を抽出する場合には、ノイズの伝播経路がループしないようにする。また、同じノードや同じ素子について、２度以上通過しないという条件を与えるようにしてもよい。 When extracting the line path (L c ), the noise propagation path should not be looped. In addition, a condition that the same node or the same element does not pass twice or more may be given.

図１０は、図８の置換回路図１３ａにおいて、制御ノードＴ７とノイズ注入ノードＰ１に対して、破線で示した２本のライン経路Ｌ１，Ｌ２を例示した図である。   FIG. 10 is a diagram illustrating two line paths L1 and L2 indicated by broken lines with respect to the control node T7 and the noise injection node P1 in the replacement circuit diagram 13a of FIG.

図９の詳細フロー２０におけるステップＳ１５ｂでは、周波数（ω）のノイズ（高周波）を設定し、ライン経路（Ｌｃ）のインピーダンスを計算する。図１０では、ライン経路Ｌ１，Ｌ２のインピーダンスＺ１，Ｚ２を例示しており、それぞれ、Ｚ１＝（Ｒ１１）＋１／ｊω（Ｃ１１），Ｚ２＝（Ｒ２１）＋（Ｒ２２）＋（Ｒ２３）である。尚、並列接続されている素子のインピーダンスは、縮退させてもよい。 In step S15b in the detailed flow 20 of FIG. 9, the noise (high frequency) of the frequency (ω) is set, and the impedance of the line path (L c ) is calculated. In FIG. 10, impedances Z1 and Z2 of the line paths L1 and L2 are illustrated as Z1 = (R11) + 1 / jω (C11) and Z2 = (R21) + (R22) + (R23), respectively. The impedance of elements connected in parallel may be degenerated.

一つのライン経路についてステップＳ１５ｂのインピーダンス計算が終了すると、次にステップＳ１５ｃ，Ｓ１５ｄに進んで、ライン経路を変えながらステップＳ１５ｂのインピーダンス計算を繰り返し、特定の制御ノード（Ｔａ）とノイズ注入ノード（Ｐｂ）に対して抽出したライン経路の全て（Ｃ本）のインピーダンス値を算出する。 When the impedance calculation in step S15b is completed for one line path, the process proceeds to steps S15c and S15d, and the impedance calculation in step S15b is repeated while changing the line path, and a specific control node (T a ) and noise injection node ( Impedance values of all (C lines) of the extracted line paths for P b ) are calculated.

特定の制御ノード（Ｔａ）とノイズ注入ノード（Ｐｂ）について、ステップＳ１５ａ〜ステップＳ１５ｄの一連の処理が終了すると、次にステップＳ１５ｅ，Ｓ１５ｆに進んで、ノイズ注入ノード（Ｐｂ）を変えながら、ステップＳ１５ａ〜ステップＳ１５ｄの一連の処理を繰り返す。そして、特定の制御ノード（Ｔａ）と設定した全て（Ｂ個）のノイズ注入ノード（Ｐｂ）について、抽出した各ライン経路のインピーダンス値を算出する。 When a series of processing from step S15a to step S15d is completed for the specific control node (T a ) and noise injection node (P b ), the process proceeds to steps S15e and S15f, and the noise injection node (P b ) is changed. However, the series of processing from step S15a to step S15d is repeated. Then, the impedance values of the extracted line paths are calculated for all (B) noise injection nodes (P b ) set as the specific control node (T a ).

同様に、特定の制御ノード（Ｔａ）について、ステップＳ１４ａ〜ステップＳ１５ｆの一連の処理が終了すると、次にステップＳ１５ｇ，Ｓ１５ｈに進んで、制御ノード（Ｔａ）を変えながら、ステップＳ１４ａ〜ステップＳ１５ｆの一連の処理を繰り返す。そして、抽出した全て（Ａ個）の制御ノード（Ｔａ）と設定した全て（Ｂ個）のノイズ注入ノード（Ｐｂ）について、抽出した各ライン経路のインピーダンス値を算出する。 Similarly, when a series of processing from step S14a to step S15f is completed for a specific control node (T a ), the process proceeds to steps S15g and S15h, and the control node (T a ) is changed, and steps S14a to S15 are performed. The series of processes in S15f is repeated. Then, the impedance values of the extracted line paths are calculated for all (A) extracted control nodes (T a ) and all (B) set noise injection nodes (P b ).

以上の一連の処理が終了すると、次にステップＳ１６ａに進んで、計算した全てのライン経路についてのインピーダンス値のリストを作成する。   When the above series of processing ends, the process proceeds to step S16a, and a list of impedance values for all the calculated line paths is created.

以上説明したように、図９に示す詳細フロー２０では、図１のノイズ耐性評価方法１００における第５のステップＳ１５において、制御ノードとノイズ注入ノード間のライン経路のインピーダンスを計算し、第６のステップＳ１６において、制御ノード、ノイズ注入ノードおよびライン経路の各組み合わせにおけるインピーダンスのリストを作成するようにしたものである。   As described above, in the detailed flow 20 shown in FIG. 9, the impedance of the line path between the control node and the noise injection node is calculated in the fifth step S15 in the noise tolerance evaluation method 100 of FIG. In step S16, a list of impedances in each combination of the control node, the noise injection node, and the line path is created.

図９に示す詳細フロー２０のように、ライン経路毎にインピーダンスを計算する場合には、置換回路ネットリスト（半導体集積回路）に存在する全てのライン経路についてのインピーダンス値のリストを作成してもよい。しかしながら、上記したライン経路毎にインピーダンスを計算する方法は、特定の制御ノードとノイズ注入ノード間においてノイズが伝播し易いライン経路やノイズが伝播し難いライン経路をある程度特定できる場合、図９のステップＳ１５ａで抽出するライン経路（Ｌｃ）が絞り込めるため、特に好適である。 When calculating impedance for each line path as in the detailed flow 20 shown in FIG. 9, even if a list of impedance values for all line paths existing in the replacement circuit netlist (semiconductor integrated circuit) is created. Good. However, the method for calculating the impedance for each line path described above is performed when the line path where noise easily propagates between the specific control node and the noise injection node or the line path where noise hardly propagates can be specified to some extent. Since the line path (L c ) extracted in S15a can be narrowed down, it is particularly suitable.

次に、図１のノイズ耐性評価方法１００における第５のステップＳ１５のインピーダンス計算について、互いに異なる制御ノードとノイズ注入ノードに対して、ネット経路の合成インピーダンスとして計算する場合を説明する。   Next, the case where the impedance calculation in the fifth step S15 in the noise tolerance evaluation method 100 of FIG. 1 is calculated as the combined impedance of the net path for different control nodes and noise injection nodes will be described.

図１１は、上記ネット経路の合成インピーダンスを計算する場合について、図１に示した第３のステップＳ１３〜第６のステップＳ１６で行う処理をより詳細に示した、詳細フロー３０である。尚、図１１に示す詳細フロー３０において、図９に示した詳細フロー２０と同様の処理ステップについては、同じ符号を付した。   FIG. 11 is a detailed flow 30 showing in more detail the processing performed in the third step S13 to the sixth step S16 shown in FIG. 1 when calculating the combined impedance of the net path. In addition, in the detailed flow 30 shown in FIG. 11, the same code | symbol was attached | subjected about the process step similar to the detailed flow 20 shown in FIG.

図１１に示す詳細フロー３０では、図１の第３のステップＳ１３に該当するステップＳ１３ａにおいて、Ａ個の制御ノード（Ｔａ）を抽出する。次に、図１の第４のステップＳ１４に該当するステップＳ１４ａにおいて、Ｂ個のノイズ注入ノード（Ｐｂ）を設定する。 In the detailed flow 30 shown in FIG. 11, A control nodes (T a ) are extracted in step S13a corresponding to the third step S13 in FIG. Next, in step S14a corresponding to the fourth step S14 in FIG. 1, B noise injection nodes (P b ) are set.

上記ステップＳ１３ａとステップＳ１４ａまでは、図９に示した詳細フロー２０と同様である。   Steps S13a and S14a are the same as those in the detailed flow 20 shown in FIG.

一方、図９に示した詳細フロー２０では、ステップＳ１５ａで特定の制御ノード（Ｔａ）とノイズ注入ノード（Ｐｂ）に対してＣ個のライン経路（Ｌｃ）を抽出し、ステップＳ１５ｂで個々のライン経路（Ｌｃ）のインピーダンスを計算していた。これに対して、図１１に示す詳細フロー３０では、ステップＳ１５ｉにおいて、周波数（ω）のノイズ（高周波）を設定し、特定の制御ノード（Ｔａ）とノイズ注入ノード（Ｐｂ）に対して、ネット経路の合成インピーダンスを計算する。すなわち、図１１に示す詳細フロー３０では、図９に示した詳細フロー２０のように特定の制御ノード（Ｔａ）とノイズ注入ノード（Ｐｂ）に対して個々のライン経路（Ｌｃ）のインピーダンスを計算するのではなく、ノイズの伝播経路を制御ノード（Ｔａ）からノイズ注入ノード（Ｐｂ）に繋がるネット経路として全体的に捉え、その合成インピーダンスを計算する。 On the other hand, in the detailed flow 20 shown in FIG. 9, C line paths (L c ) are extracted from the specific control node (T a ) and the noise injection node (P b ) in step S15a, and in step S15b. The impedance of each line path (L c ) was calculated. On the other hand, in the detailed flow 30 shown in FIG. 11, in step S15i, noise (high frequency) of frequency (ω) is set, and a specific control node (T a ) and noise injection node (P b ) are set. Calculate the net path combined impedance. That is, in the detailed flow 30 shown in FIG. 11, the individual line paths (L c ) of the specific control node (T a ) and the noise injection node (P b ) as in the detailed flow 20 shown in FIG. Rather than calculating the impedance, the entire propagation path of noise is regarded as a net path connecting from the control node (T a ) to the noise injection node (P b ), and the combined impedance is calculated.

図１２は、上記ネット経路によるノイズの伝播の様子を説明する図である。   FIG. 12 is a diagram for explaining how noise propagates through the net path.

図１２は、図８の置換回路図１３ａにおいて、ノイズ注入ノードＰ１に注入されたノイズが破線矢印で示したようにネット経路の各方向に分かれて流れ出し、各方向から制御ノードＴ７に達する様子を模式的に示している。   FIG. 12 shows how the noise injected into the noise injection node P1 in the replacement circuit diagram 13a of FIG. 8 flows out in each direction of the net path as indicated by the broken arrow and reaches the control node T7 from each direction. This is shown schematically.

図１１の詳細フロー３０におけるステップＳ１５ｅ以降の処理ステップは、図９の詳細フロー２０と同様である。すなわち、図１１の詳細フロー３０において、特定の制御ノード（Ｔａ）とノイズ注入ノード（Ｐｂ）についてのステップＳ１５ｉの処理が終了すると、次にステップＳ１５ｅ，Ｓ１５ｆに進んで、ノイズ注入ノード（Ｐｂ）を変えながらステップＳ１５ｉの処理を繰り返す。そして、特定の制御ノード（Ｔａ）と設定した全て（Ｂ個）のノイズ注入ノード（Ｐｂ）について、合成インピーダンス値を算出する。 The processing steps after step S15e in the detailed flow 30 of FIG. 11 are the same as those of the detailed flow 20 of FIG. That is, in the detailed flow 30 of FIG. 11, when the process of step S15i for the specific control node (T a ) and the noise injection node (P b ) is completed, the process proceeds to steps S15e and S15f, and the noise injection node ( The process of step S15i is repeated while changing P b ). Then, a combined impedance value is calculated for all (B) noise injection nodes (P b ) set as the specific control node (T a ).

同様に、図１１の詳細フロー３０において、特定の制御ノード（Ｔａ）についてのステップＳ１４ａ〜ステップＳ１５ｆにおける一連の処理が終了すると、次にステップＳ１５ｇ，Ｓ１５ｈに進んで、制御ノード（Ｔａ）を変えながらステップＳ１４ａ〜ステップＳ１５ｆにおける一連の処理を繰り返す。そして、抽出した全て（Ａ個）の制御ノード（Ｔａ）と設定した全て（Ｂ個）のノイズ注入ノード（Ｐｂ）について、各ネット経路の合成インピーダンス値を算出する。 Similarly, in the detailed flow 30 of FIG. 11, when a series of processes in steps S14a to S15f for a specific control node (T a ) is completed, the process proceeds to steps S15g and S15h, and the control node (T a ) A series of processes in step S14a to step S15f are repeated while changing. Then, the combined impedance value of each net path is calculated for all (A) extracted control nodes (T a ) and all (B) set noise injection nodes (P b ).

以上の一連の処理が終了すると、次にステップＳ１６ｂに進んで、計算した全てのネット経路についての合成インピーダンス値のリストを作成する。   When the above series of processing ends, the process proceeds to step S16b, and a list of combined impedance values for all calculated net paths is created.

以上説明したように、図１１に示す詳細フロー３０では、図１のノイズ耐性評価方法１００における第５のステップＳ１５において、制御ノードとノイズ注入ノード間のネット経路の合成インピーダンスを計算し、第６のステップＳ１６において、制御ノードおよびノイズ注入ノードの各組み合わせにおける合成インピーダンスのリストを作成する。   As described above, in the detailed flow 30 shown in FIG. 11, the combined impedance of the net path between the control node and the noise injection node is calculated in the fifth step S15 in the noise tolerance evaluation method 100 of FIG. In step S16, a list of combined impedances in each combination of the control node and the noise injection node is created.

図１１に示す詳細フロー３０のように制御ノードとノイズ注入ノード間のネット経路の合成インピーダンスを計算する方法によれば、前述した図９の詳細フロー２０のように制御ノードとノイズ注入ノード間のライン経路のインピーダンスを計算する方法に較べて、実際には制御ノードとノイズ注入ノード間のネット経路において各ライン経路に分散して伝播するノイズを、より忠実に反映する。このため、より正確なノイズ耐性評価が可能である。   According to the method of calculating the net impedance of the net path between the control node and the noise injection node as in the detailed flow 30 shown in FIG. 11, the control node and the noise injection node are as shown in the detailed flow 20 of FIG. Compared with the method of calculating the impedance of the line path, the noise that is distributed and propagated to each line path in the net path between the control node and the noise injection node is actually reflected more faithfully. For this reason, more accurate noise tolerance evaluation is possible.

図１１の詳細フロー３０のステップＳ１５ｉにおける合成インピーダンスは、図１の第２のステップＳ１２で作成した置換回路ネットリストから、ネット経路にある各受動素子のインピーダンスを合成して、直接計算することができる。一方、回路シミュレータやＶｅｒｉｌｏｇ−ＡＭＳ（Analog & Mixed Signal）、ＶＨＤＬ−ＡＭＳ等のハードウェア記述言語を用いて、制御ノードとノイズ注入ノードに所定の交流電位差もしくは交流電流を与え、該制御ノードとノイズ注入ノード間に流れる全電流もしくは該ノード間の電位差から簡単に計算することが可能であり、このほうが合成インピーダンスのリストの作成が容易である。   The combined impedance in step S15i of the detailed flow 30 in FIG. 11 can be directly calculated by synthesizing the impedance of each passive element in the net path from the replacement circuit netlist created in the second step S12 in FIG. it can. On the other hand, using a hardware description language such as a circuit simulator, Verilog-AMS (Analog & Mixed Signal), or VHDL-AMS, a predetermined AC potential difference or AC current is given to the control node and the noise injection node, and the control node and noise It is possible to easily calculate from the total current flowing between the injection nodes or the potential difference between the nodes, which makes it easier to create a list of combined impedances.

図１３は、上記回路シミュレータやハードウェア記述言語による合成インピーダンスの算出の様子を説明する図である。   FIG. 13 is a diagram for explaining how the synthetic impedance is calculated by the circuit simulator and the hardware description language.

図１３は、図８の置換回路図１３ａにおいて、ノイズ注入ノードＰ１と制御ノードＴ７にそれぞれ電位Ｖｐ，Ｖｔを与え、ノイズ注入ノードＰ１から各方向に分かれて流れ出し、各方向から制御ノードＴ７に流れ込む全電流Ｉを実線で示している。該全電流Ｉを、回路シミュレータ（ＳＰＩＣＥ）やハードウェア記述言語により求めることで、ノイズ注入ノードＰ１と制御ノードＴ７間の合成インピーダンスＺ（＝Ｒ）を、算出式Ｒ＝（Ｖｐ−Ｖｔ）／Ｉから簡単に求めることができる。尚、図１３では、制御ノードとノイズ注入ノードに所定の交流電位差を与え、該制御ノードとノイズ注入ノード間に流れる全電流から合成インピーダンスを計算する方法を示した。しかしながらこれに限らず、制御ノードとノイズ注入ノードに所定の交流電流を与え、該ノード間の電位差から合成インピーダンスを計算するようにしてもよい。   FIG. 13 is a circuit diagram of the replacement circuit 13a of FIG. 8. The potentials Vp and Vt are respectively applied to the noise injection node P1 and the control node T7. The total current I is indicated by a solid line. By calculating the total current I using a circuit simulator (SPICE) or a hardware description language, the combined impedance Z (= R) between the noise injection node P1 and the control node T7 can be calculated as R = (Vp−Vt) / I can be obtained easily from I. FIG. 13 shows a method in which a predetermined AC potential difference is given to the control node and the noise injection node, and the combined impedance is calculated from the total current flowing between the control node and the noise injection node. However, the present invention is not limited to this, and a predetermined alternating current may be given to the control node and the noise injection node, and the combined impedance may be calculated from the potential difference between the nodes.

上記回路シミュレータを用いる方法とハードウェア記述言語を用いる方法では、次のような違いがある。回路シミュレータを用いる方法では、一つのノイズの伝播経路に対して、ノイズの伝播方向を識別して取り扱うことができない。このため、回路シミュレータを用いる方法では、図１の第２のステップＳ１２において例えばダイオードを受動素子に置き換える場合に、図６（ｂ）に示した順方向のノイズ伝播と逆方向のノイズ伝播のいずれかを選択して置き換える必要がある。図６（ｄ）に示したバイポーラトランジスタのベース−エミッタ間も、同様に、選択しての置き換えが必要である。これに対して、Ｖｅｒｉｌｏｇ−ＡＭＳ等のハードウェア記述言語を用いる方法では、一つのノイズの伝播経路に対して、ノイズの伝播方向を識別して取り扱うことが可能である。このため、ハードウェア記述言語を用いる方法は、回路シミュレータを用いる方法に較べて、より正確なノイズ耐性評価が可能である。   There is the following difference between the method using the circuit simulator and the method using a hardware description language. In the method using the circuit simulator, it is impossible to identify and handle the noise propagation direction for one noise propagation path. Therefore, in the method using the circuit simulator, when the diode is replaced with, for example, a passive element in the second step S12 of FIG. 1, either the forward noise propagation or the reverse noise propagation shown in FIG. It is necessary to select and replace. Similarly, the replacement between the base and emitter of the bipolar transistor shown in FIG. On the other hand, in a method using a hardware description language such as Verilog-AMS, it is possible to identify and handle the noise propagation direction for one noise propagation path. For this reason, the method using the hardware description language can perform more accurate noise tolerance evaluation than the method using the circuit simulator.

以上ようにして、図１のノイズ耐性評価方法１００における第５のステップＳ１５で図９に示したライン経路または図１１に示したネット経路のインピーダンス計算を実施し、図１の第６のステップＳ１６でライン経路のインピーダンスリストまたはネット経路の合成インピーダンスリストを作成すれば、次の第７のステップＳ１７におけるノイズ耐性の判定に供することができる。   As described above, the impedance calculation of the line path shown in FIG. 9 or the net path shown in FIG. 11 is performed in the fifth step S15 in the noise tolerance evaluation method 100 of FIG. 1, and the sixth step S16 of FIG. If the impedance list of the line path or the combined impedance list of the net path is created, the noise tolerance can be determined in the next seventh step S17.

前述したように、図１に示す半導体集積回路のノイズ耐性評価方法１００おいては、第３のステップＳ１３において、第２のステップＳ１２で作成した置換回路ネットリストから、全ての制御ノードを抽出して、該半導体集積回路に存在する全てのトランジスタについてのノイズ耐性を評価することができる。また、第３のステップＳ１３において、第２のステップＳ１２で作成した置換回路ネットリストから、所定の制御ノードを選択して抽出し、該半導体集積回路に存在するトランジスタの中で、例えば増幅率が高くて誤動作が発生し易いと考えられるトランジスタを選択してノイズ耐性を評価するようにしてもよい。   As described above, in the noise immunity evaluation method 100 for a semiconductor integrated circuit shown in FIG. 1, in the third step S13, all control nodes are extracted from the replacement circuit netlist created in the second step S12. Thus, it is possible to evaluate the noise resistance of all the transistors present in the semiconductor integrated circuit. Further, in the third step S13, a predetermined control node is selected and extracted from the replacement circuit net list created in the second step S12. For example, the amplification factor among the transistors existing in the semiconductor integrated circuit is A transistor that is considered to be high and likely to cause malfunction may be selected to evaluate noise resistance.

図１に示す半導体集積回路のノイズ耐性評価方法１００おいては、第４のステップＳ１４において、第２のステップＳ１２で作成した置換回路ネットリストから全てのノードを選択して、ノイズ注入ノードを設定することができる。これによれば、該半導体集積回路の外部端子から伝播する外来ノイズおよび該半導体集積回路にある特定のトランジスタが発生する内部ノイズの両者について、ノイズ耐性を評価することが可能である。また、内部ノイズによる誤動作発生の可能性はないと考えられる場合には、第４のステップＳ１４において、第２のステップＳ１２で作成した置換回路ネットリストから外部端子のノードを選択して、ノイズ注入ノードを設定するようにしてもよい。これによれば、該半導体集積回路の外部端子から伝播する外来ノイズだけについて、ノイズ耐性を評価することができる。   In the noise immunity evaluation method 100 for a semiconductor integrated circuit shown in FIG. 1, in a fourth step S14, all nodes are selected from the replacement circuit netlist created in the second step S12, and a noise injection node is set. can do. According to this, it is possible to evaluate noise resistance for both external noise propagating from an external terminal of the semiconductor integrated circuit and internal noise generated by a specific transistor in the semiconductor integrated circuit. If there is no possibility of malfunction due to internal noise, in the fourth step S14, the node of the external terminal is selected from the replacement circuit net list created in the second step S12, and noise injection is performed. A node may be set. According to this, it is possible to evaluate the noise resistance of only the external noise propagating from the external terminal of the semiconductor integrated circuit.

また、図１に示す半導体集積回路のノイズ耐性評価方法１００おいては、第２のステップＳ１２で作成した置換回路ネットリストの接地（ＧＮＤ）ノードおよび電源ノードを、交流的に０電位に設定されたＡＣ接地ノードとしてもよい。   Also, in the semiconductor integrated circuit noise tolerance evaluation method 100 shown in FIG. 1, the ground (GND) node and the power supply node of the replacement circuit netlist created in the second step S12 are set to 0 potential in an alternating manner. Alternatively, an AC ground node may be used.

上記したＧＮＤノードおよび電源ノードは、例えばＩＣ端子のＧＮＤ端子や電源端子で、これらのＩＣ端子がＩＣの外部で低インピーダンスとなっている場合に、交流的に０電位に設定可能なＡＣ接地ノードとすることができる。上記ＡＣ接地ノードは、ＧＮＤノードと電源ノードに限らず、次のようなノードであってもよい。例えば、ＩＣ内の各回路ブロックにおけるＧＮＤ端子と電源端子で、これらがそのままＩＣ端子を介してＩＣの外に接続され、これらのＩＣ端子がＩＣの外部で低インピーダンスとなっている場合である。また、外部に大容量コンデンサ（数μＦ以上）が付加されるその他のＩＣ端子や各回路ブロックの端子を、あるいはシリコン（Ｓｉ）基板が確実に接地（ＧＮＤ）されている場合にはＳｉ基板ノードを、ＡＣ接地ノードとしてもよい。尚、上記した各ノードは、個別にＡＣ接地ノードとすることもできるし、全てのノードをＡＣ接地ノードとすることもできる。   The above-described GND node and power supply node are, for example, a GND terminal or a power supply terminal of an IC terminal, and when these IC terminals have a low impedance outside the IC, an AC ground node that can be set to 0 potential in an alternating manner. It can be. The AC ground node is not limited to the GND node and the power supply node, but may be the following node. For example, this is a case where a GND terminal and a power supply terminal in each circuit block in the IC are directly connected to the outside of the IC via the IC terminal, and these IC terminals have a low impedance outside the IC. In addition, other IC terminals to which a large-capacitance capacitor (several μF or more) is added externally, terminals of each circuit block, or Si substrate node when the silicon (Si) substrate is securely grounded (GND) May be an AC ground node. Note that each of the nodes described above can be individually an AC ground node, or all nodes can be AC ground nodes.

上記のように、ＧＮＤノードや電源ノードなど回路的にインピーダンスの低いノードに０Ｖ電位を与えてＡＣ接地ノードとした上で、第５のステップＳ１５を実施する。   As described above, the fifth step S15 is performed after applying a 0V potential to a node having low circuit impedance such as a GND node or a power supply node to form an AC ground node.

図１４は、上記電源ノードおよびＧＮＤノードに０電位を設定する場合を説明する図である。図１４は、図８の置換回路図１３ａにおいて、電源ラインと接地（ＧＮＤ）ラインをＡＣ接地して、電源ノードとＧＮＤノードが共に０電位に設定されたＡＣ接地ノードとなるようにしている。   FIG. 14 is a diagram illustrating a case where 0 potential is set to the power supply node and the GND node. FIG. 14 shows that the power supply line and the ground (GND) line are AC-grounded in the replacement circuit diagram 13a of FIG. 8 so that both the power supply node and the GND node become AC ground nodes set to zero potential.

これによれば、図１のノイズ耐性評価方法１００における第５のステップＳ１５、すなわち図９の詳細フロー２０におけるステップＳ１５ａ〜Ｓ１５ｄや図１１の詳細フロー３０におけるステップＳ１５ｉで評価するノイズの伝播経路の数を削減できるため、図１の第５のステップＳ１５におけるインピーダンスの計算が容易になる。   According to this, the noise propagation path evaluated in the fifth step S15 in the noise tolerance evaluation method 100 of FIG. 1, that is, steps S15a to S15d in the detailed flow 20 of FIG. 9 or step S15i in the detailed flow 30 of FIG. Since the number can be reduced, the impedance can be easily calculated in the fifth step S15 of FIG.

図１５は、図１に示したノイズ耐性評価方法１００の変形例で、ノイズ耐性評価方法１０１の概略を示したフロー図である。尚、図１５のノイズ耐性評価方法１０１にある各処理ステップにおいて、図１に示したノイズ耐性評価方法１００にある処理ステップと同じ処理を行うものについては、同じ符号を付した。   FIG. 15 is a flowchart showing an outline of the noise tolerance evaluation method 101 as a modification of the noise tolerance evaluation method 100 shown in FIG. In addition, in each processing step in the noise tolerance evaluation method 101 of FIG. 15, the same reference numerals are given to those performing the same processing as the processing steps in the noise tolerance evaluation method 100 shown in FIG.

また、図１６は、図１５に示した半導体集積回路のノイズ耐性評価方法１０１を実施するためのノイズ耐性評価装置の一例で、ノイズ耐性評価装置２０１の構成を示した図である。尚、図１６に示すノイズ耐性評価装置２０１において、図２に示したノイズ耐性評価装置２００と同様の部分については、同じ符号を付した。   FIG. 16 is an example of a noise tolerance evaluation apparatus for implementing the noise tolerance evaluation method 101 of the semiconductor integrated circuit shown in FIG. 15, and is a diagram showing the configuration of the noise tolerance evaluation apparatus 201. In addition, in the noise tolerance evaluation apparatus 201 shown in FIG. 16, the same code | symbol was attached | subjected about the part similar to the noise tolerance evaluation apparatus 200 shown in FIG.

図１５に示す半導体集積回路のノイズ耐性評価方法１０１は、図１に示したノイズ耐性評価方法１００と比較して、ステップＳ１ａで示したレイアウト図の作成と寄生素子の抽出処理が、ステップＳ１の後に付加されている。すなわち、図１５に示すノイズ耐性評価方法１０１は、図１に示したノイズ耐性評価方法１００に対して、半導体集積回路を構成する各素子のレイアウト情報を組み込んで、該半導体集積回路のより精密なノイズ耐性評価方法としたものである。従って、図１５の第１のステップＳ１１で作成する回路ネットリストには、半導体集積回路を構成している各素子の接続情報が記載されるだけでなく、各素子のレイアウトに起因して発生する各寄生素子の接続情報も付加して記載される。   The noise immunity evaluation method 101 of the semiconductor integrated circuit shown in FIG. 15 is different from the noise immunity evaluation method 100 shown in FIG. 1 in that the layout diagram shown in step S1a and the parasitic element extraction process are the same as those in step S1. It has been added later. That is, the noise tolerance evaluation method 101 shown in FIG. 15 incorporates layout information of each element constituting the semiconductor integrated circuit with respect to the noise tolerance evaluation method 100 shown in FIG. This is a noise tolerance evaluation method. Accordingly, the circuit netlist created in the first step S11 of FIG. 15 not only describes connection information of each element constituting the semiconductor integrated circuit, but also occurs due to the layout of each element. The connection information of each parasitic element is also described.

先に説明したように、図１に示した半導体集積回路のノイズ耐性評価方法１００は、短時間でノイズ耐性についての評価が可能である。このことから、図１５に示す半導体集積回路のノイズ耐性評価方法１０１のように、ステップＳ１ａにおいて半導体集積回路のレイアウト図を作成して、該レイアウト図から寄生素子を抽出し、第１のステップＳ１１において、前記寄生素子を含めた回路ネットリストを作成することが好ましい。これによって、寄生素子を含めた高周波信号（ノイズ）の伝播経路についてのノイズ耐性評価を実施することとなり、該半導体集積回路のノイズ耐性をより正確に評価することができる。   As described above, the noise immunity evaluation method 100 for a semiconductor integrated circuit shown in FIG. 1 can evaluate noise immunity in a short time. From this, as in the noise immunity evaluation method 101 of the semiconductor integrated circuit shown in FIG. 15, a layout diagram of the semiconductor integrated circuit is created in step S1a, and parasitic elements are extracted from the layout diagram, and the first step S11. Preferably, a circuit netlist including the parasitic elements is created. As a result, the noise tolerance evaluation is performed on the propagation path of the high-frequency signal (noise) including the parasitic element, and the noise tolerance of the semiconductor integrated circuit can be more accurately evaluated.

図１６に示す半導体集積回路のノイズ耐性評価装置２０１は、図１５に示したノイズ耐性評価方法１０１を実施する半導体集積回路のノイズ耐性評価装置であって、図２に示したノイズ耐性評価装置２００の構成に追加して、前記半導体集積回路のレイアウト図から得られるレイアウト情報Ｍ１ａａを基にして、該レイアウト情報Ｍ１ａａから寄生素子を抽出する寄生素子抽出部Ｍ１ａｂを有しており、回路ネットリスト作成部Ｍ１１において、前記寄生素子を含めた前記回路ネットリストを作成する。   A noise tolerance evaluation apparatus 201 for a semiconductor integrated circuit shown in FIG. 16 is a noise tolerance evaluation apparatus for a semiconductor integrated circuit that implements the noise tolerance evaluation method 101 shown in FIG. 15, and the noise tolerance evaluation apparatus 200 shown in FIG. In addition to the above configuration, a parasitic element extraction unit M1ab for extracting a parasitic element from the layout information M1aa based on the layout information M1aa obtained from the layout diagram of the semiconductor integrated circuit is provided, and a circuit netlist is created. In the part M11, the circuit netlist including the parasitic elements is created.

これにより、図１５に示した半導体集積回路のノイズ耐性評価方法１０１を実施することができる。   Thereby, the noise tolerance evaluation method 101 of the semiconductor integrated circuit shown in FIG. 15 can be implemented.

図１７は、レイアウト図の一例で、分かり易くするため、簡単なＣＭＯＳ回路４０のレイアウト図を例示している。また、図１８は、半導体集積回路５０の模式的な断面図で、半導体集積回路５０を構成している各素子のレイアウトや構造に起因する種々の寄生素子とノイズの伝播経路を例示した図である。   FIG. 17 is an example of a layout diagram and illustrates a simple layout diagram of the CMOS circuit 40 for easy understanding. FIG. 18 is a schematic cross-sectional view of the semiconductor integrated circuit 50, illustrating various parasitic elements and noise propagation paths resulting from the layout and structure of each element constituting the semiconductor integrated circuit 50. is there.

図１７に示すＣＭＯＳ回路４０のレイアウト図では、Ｐ基板４１，Ｎウェル４２，Ｐ＋領域４３，Ｎ＋領域４４，ポリシリコン層４５，第１アルミニウム層４６および第２アルミニウム層４７について、それぞれ塗りパターンを変えて重ねて図示している。また、二重の四角で囲った×印は、各拡散領域へのコンタクトや、各層間を接続するビアホールの位置を示す。   In the layout diagram of the CMOS circuit 40 shown in FIG. 17, the coating pattern is applied to the P substrate 41, the N well 42, the P + region 43, the N + region 44, the polysilicon layer 45, the first aluminum layer 46, and the second aluminum layer 47, respectively. They are shown in a superimposed manner. In addition, the crosses enclosed by double squares indicate the positions of the contacts to the diffusion regions and the via holes connecting the layers.

図１７に示す小さなＣＭＯＳ回路４０であっても、多数の寄生素子が存在し、これらが高周波信号（ノイズ）の伝播経路となる。例えば、配線−配線間の寄生容量、配線−シリコン基板間の寄生容量、配線の寄生抵抗、シリコン基板におけるデバイス間の寄生容量や寄生抵抗である。また、埋め込み酸化膜を有するＳＯＩ構造の基板を用いる場合には、埋め込み酸化膜の容量、トレンチ分離構造におけるトレンチの容量なども寄生素子となる。   Even in the small CMOS circuit 40 shown in FIG. 17, there are a large number of parasitic elements, which serve as propagation paths for high-frequency signals (noise). For example, a parasitic capacitance between wiring and wiring, a parasitic capacitance between wiring and a silicon substrate, a parasitic resistance of wiring, a parasitic capacitance and a parasitic resistance between devices in a silicon substrate. When an SOI structure substrate having a buried oxide film is used, the capacitance of the buried oxide film, the trench capacity in the trench isolation structure, and the like are also parasitic elements.

例えば、図１８に示す半導体集積回路５０では、支持基板５１、埋め込み酸化膜５２、ＳＯＩ層５３からなるＳＯＩ構造の基板が用いられている。そして、トレンチ絶縁分離（ＴＤ、Trench Dielectric isolation）技術により、パワートランジスタＴｒ１、ＣＭＯＳトランジスタＴｒ２、およびバイポーラトランジスタＴｒ３の各素子が、それぞれ絶縁分離トレンチ５４で取り囲まれ、ＳＯＩ層５３に形成されている。また、ＳＯＩ層５３上には、層間絶縁膜５６を介して、アナログ回路を高精度化するためのオンチップ調整が可能な薄膜抵抗Ｒｆが形成されている。図１８に示す各種の素子が集積された半導体集積回路５０の構造は、多電源対応、高温での安定動作、高耐圧と高集積の両立などが必要とされる自動車用ＩＣの構造として好適で、自動車特有の負入力サージに対しても強く、ラッチアップフリーの実現も可能である。   For example, in the semiconductor integrated circuit 50 shown in FIG. 18, a substrate having an SOI structure including a support substrate 51, a buried oxide film 52, and an SOI layer 53 is used. Each element of the power transistor Tr 1, the CMOS transistor Tr 2, and the bipolar transistor Tr 3 is surrounded by the insulating isolation trench 54 and formed in the SOI layer 53 by trench isolation (TD) technology. On the SOI layer 53, a thin film resistor Rf capable of on-chip adjustment for increasing the accuracy of the analog circuit is formed via an interlayer insulating film 56. The structure of the semiconductor integrated circuit 50 in which various elements shown in FIG. 18 are integrated is suitable as a structure of an automotive IC that requires compatibility with multiple power supplies, stable operation at high temperatures, and compatibility between high breakdown voltage and high integration. It is also strong against negative input surges specific to automobiles, and it is possible to realize latch-up free.

一方、図１８に示す各種の素子が集積された半導体集積回路５０の構造においては、多くの寄生素子が発生するため、それら寄生素子の影響を評価する必要がある。図１８では、寄生容量として、埋め込み酸化膜５２の酸化膜容量や絶縁分離トレンチ５４のトレンチ容量、および配線５５の間の配線容量等が例示されている。寄生抵抗としては、シリコン（Ｓｉ）からなる支持基板５１やＳＯＩ層５３の基板抵抗、およびアルミニウム（Ａｌ）等からなる配線５５の配線抵抗が例示されている。また、寄生インダクタンスとしては、配線５５の配線インダクタンスが例示されている。   On the other hand, in the structure of the semiconductor integrated circuit 50 in which various elements shown in FIG. 18 are integrated, many parasitic elements are generated. Therefore, it is necessary to evaluate the influence of these parasitic elements. In FIG. 18, as the parasitic capacitance, an oxide film capacitance of the buried oxide film 52, a trench capacitance of the insulating isolation trench 54, a wiring capacitance between the wirings 55, and the like are illustrated. Examples of the parasitic resistance include the substrate resistance of the support substrate 51 and the SOI layer 53 made of silicon (Si), and the wiring resistance of the wiring 55 made of aluminum (Al) or the like. Further, as the parasitic inductance, the wiring inductance of the wiring 55 is illustrated.

また、ノイズの伝播経路として、図１８では、ＩＣリードおよび配線５５を介して注入される外部ノイズＮ１とパワートランジスタＴｒ１が発生する内部ノイズＮ２が例示されている。   In addition, as a noise propagation path, FIG. 18 illustrates an external noise N1 injected through the IC lead and the wiring 55 and an internal noise N2 generated by the power transistor Tr1.

図１５に示したノイズ耐性評価方法１０１で、実際に評価対象とする半導体集積回路は、大規模なＬＳＩである。このため、該半導体集積回路のレイアウト図も、実際には図１７のようなレイアウト図を多数並べた、大規模なレイアウト図となる。従って、図１５に示したノイズ耐性評価方法１０１のステップＳ１ａにおいは、半導体集積回路のレイアウト図を作成して、該レイアウト図から大きな容量値や抵抗値を持つ寄生素子を適宜選択して抽出し、第１のステップＳ１１で作成する回路ネットリストに組み込む。従って、図１５の第１のステップＳ１１で作成する回路ネットリストは、回路図から生成されるテキストデータ（回路図データ）とレイアウト図から生成される寄生素子のテキストデータ（レイアウトデータ）を合わせたもので、評価対象とする半導体集積回路の寄生素子を含めた回路トポロジー情報、すなわち該半導体集積回路を構成している各デバイスと寄生素子の接続情報を記述したものである。尚、図１５の第１のステップＳ１１で作成する回路ネットリストにおいては、回路図から得られる回路素子のデータとレイアウト図から得られる回路素子および寄生素子のデータについて、ＬＶＳ検証等を実施して、一致がとられていることを確認する。これにより、回路素子のノードと抽出した寄生素子のノードの接続が可能となり、寄生素子を回路ネットリストに付加することができる。図１５の第１のステップＳ１１で作成する回路ネットリストは、図１の第１のステップＳ１１で作成する回路ネットリストとデータ形式的は同等であり、図４で例示したような記述形式をとる。   In the noise tolerance evaluation method 101 shown in FIG. 15, the semiconductor integrated circuit that is actually evaluated is a large-scale LSI. For this reason, the layout diagram of the semiconductor integrated circuit is actually a large-scale layout diagram in which a number of layout diagrams as shown in FIG. 17 are arranged. Therefore, in step S1a of the noise tolerance evaluation method 101 shown in FIG. 15, a layout diagram of a semiconductor integrated circuit is created, and parasitic elements having large capacitance values and resistance values are appropriately selected and extracted from the layout diagram. Incorporated into the circuit net list created in the first step S11. Therefore, the circuit netlist created in the first step S11 of FIG. 15 combines the text data (circuit diagram data) generated from the circuit diagram with the text data (layout data) of the parasitic elements generated from the layout diagram. The circuit topology information including the parasitic element of the semiconductor integrated circuit to be evaluated, that is, the connection information between each device constituting the semiconductor integrated circuit and the parasitic element is described. In the circuit netlist created in the first step S11 of FIG. 15, the LVS verification is performed on the circuit element data obtained from the circuit diagram and the circuit element and parasitic element data obtained from the layout diagram. , Make sure that a match is made. As a result, the node of the circuit element can be connected to the node of the extracted parasitic element, and the parasitic element can be added to the circuit netlist. The circuit net list created in the first step S11 of FIG. 15 is equivalent in data format to the circuit net list created in the first step S11 of FIG. 1, and takes the description format illustrated in FIG. .

尚、図１５のノイズ耐性評価方法１０１においては、第７のステップＳ１７でノイズ耐性無しと判定された場合、ステップＳ１ではなく、ステップＳ１ａに戻って回路素子のレイアウトだけを修正するようにしてもよい。特に、先に図１に示したノイズ耐性評価方法１００を実施し、該半導体集積回路のノイズ耐性が確認されている場合に有効である。   In the noise immunity evaluation method 101 of FIG. 15, when it is determined that there is no noise immunity in the seventh step S17, the process returns to step S1a instead of step S1 to correct only the circuit element layout. Good. In particular, this method is effective when the noise tolerance evaluation method 100 shown in FIG. 1 is performed and the noise tolerance of the semiconductor integrated circuit is confirmed.

図１および図１５に示した半導体集積回路のノイズ耐性評価方法１００，１０１においては、前記半導体集積回路が、一つの半導体チップに形成されている全体回路であってもよいし、一つの半導体チップに形成されている全体回路の構成要素である、回路ブロックであってもよい。   In the semiconductor integrated circuit noise tolerance evaluation methods 100 and 101 shown in FIGS. 1 and 15, the semiconductor integrated circuit may be an entire circuit formed on one semiconductor chip, or one semiconductor chip. It may be a circuit block, which is a component of the entire circuit formed in the above.

図１９は、論理回路６０の一部を例示した回路図である。   FIG. 19 is a circuit diagram illustrating a part of the logic circuit 60.

図１９に示す論理回路６０は、一点鎖線で囲った回路ブロックＣＢ１〜ＣＢ６で構成されている。各回路ブロックＣＢ１〜ＣＢ６は、上述したノイズ耐性評価方法１００，１０１により、それぞれノイズ耐性を評価済みである。このため、一点鎖線で囲った各回路ブロックＣＢ１〜ＣＢ６においては、一点鎖線で囲った入出力する端子（ノード）の中で、どの端子（ノード）がノイズに対して最も敏感であり、耐性がどの程度であるか判明している。従って、図１９に示す論理回路６０のノイズ耐性評価をするにあたっては、各回路ブロックＣＢ１〜ＣＢ６においてノイズに対して最も敏感なノードを前述したノイズ耐性評価方法１００，１０１におけるトランジスタの制御ノードとし、一点鎖線で囲った各回路ブロックＣＢ１〜ＣＢ６の内部はブラックボックスとして取り扱うことができる。   A logic circuit 60 shown in FIG. 19 includes circuit blocks CB1 to CB6 surrounded by a one-dot chain line. Each circuit block CB1 to CB6 has been evaluated for noise resistance by the noise resistance evaluation methods 100 and 101 described above. For this reason, in each of the circuit blocks CB1 to CB6 surrounded by the alternate long and short dash line, which terminal (node) is the most sensitive to noise among the input / output terminals (nodes) enclosed by the alternate long and short dash line, and has the tolerance It is known how much. Accordingly, in the noise tolerance evaluation of the logic circuit 60 shown in FIG. 19, the node most sensitive to noise in each of the circuit blocks CB1 to CB6 is the transistor control node in the noise tolerance evaluation methods 100 and 101 described above. The inside of each of the circuit blocks CB1 to CB6 surrounded by the alternate long and short dash line can be handled as a black box.

以上のようにして、上記した半導体集積回路のノイズ耐性評価方法は、従来の回路シミュレーションに代わる新規なノイズ耐性評価方法であって、大規模な半導体集積回路であっても実質的なノイズ耐性評価が短時間で可能な半導体集積回路のノイズ耐性評価方法とすることができる。   As described above, the noise immunity evaluation method for the semiconductor integrated circuit described above is a novel noise immunity evaluation method that replaces the conventional circuit simulation, and is a substantial noise immunity evaluation even for a large-scale semiconductor integrated circuit. This can be a method for evaluating noise resistance of a semiconductor integrated circuit that can be performed in a short time.

尚、上記したノイズ耐性評価方法で、ノイズの伝播経路や誤動作が発生し易いトランジスタを絞り込み、絞り込んだイズの伝播経路やトランジスタについて、従来の回路シミュレータ（ＳＰＩＣＥ）による回路シミュレーションを実施するようにしてもよい。   In the noise tolerance evaluation method described above, noise propagation paths and transistors that are likely to malfunction are narrowed down, and circuit simulation using a conventional circuit simulator (SPICE) is performed on the narrowed propagation paths and transistors. Also good.

図２０は、図１に示したノイズ耐性評価方法１００の変形例で、ノイズ耐性評価方法１０２の概略を示したフロー図である。尚、図２０のノイズ耐性評価方法１０２にある各処理ステップにおいて、図１に示したノイズ耐性評価方法１００にある処理ステップと同じ処理を行うものについては、同じ符号を付した。   FIG. 20 is a flowchart showing an outline of the noise tolerance evaluation method 102 as a modification of the noise tolerance evaluation method 100 shown in FIG. In addition, in each processing step in the noise tolerance evaluation method 102 in FIG. 20, the same reference numerals are given to those performing the same processing as the processing steps in the noise tolerance evaluation method 100 shown in FIG.

図２０に示す半導体集積回路のノイズ耐性評価方法１０２においては、図１に示したノイズ耐性評価方法１００に対して、ノイズ注入ノードを設定する第４のステップＳ１４と経路のインピーダンスを計算する第５のステップＳ１５の間に、評価するノイズの周波数範囲（ωａ＜ωｉ＜ωｂ）
を設定するステップＳ１８が追加されている。図２０のノイズ耐性評価方法１０２においては、第５のステップＳ１５において設定するノイズの周波数（ωｉ）を、ステップＳ１８に示した所定の周波数範囲（ωａ＜ωｉ＜ωｂ）
で変化させ、第５のステップＳ１５と第６のステップＳ１６で各周波数（ωｉ）における制御ノードとノイズ注入ノード間の経路のインピーダンスを計算して、該インピーダンスの周波数依存性を評価するようにしている。 In the noise immunity evaluation method 102 for the semiconductor integrated circuit shown in FIG. 20, the fourth step S14 for setting the noise injection node and the fifth for calculating the impedance of the path are compared with the noise immunity evaluation method 100 shown in FIG. During the step S15, the frequency range of the noise to be evaluated (ω a <ω i <ω b )
Step S18 for setting is added. In the noise tolerance evaluation method 102 in FIG. 20, the noise frequency (ω i ) set in the fifth step S15 is set to the predetermined frequency range (ω a <ω i <ω b ) shown in step S18.
In the fifth step S15 and the sixth step S16, the impedance of the path between the control node and the noise injection node at each frequency (ω i ) is calculated, and the frequency dependence of the impedance is evaluated. ing.

これによれば、図１に示したノイズ耐性評価方法１００のように一点のノイズ周波数だけでノイズ耐性を評価する場合に較べて、より確実なノイズ耐性の評価が可能となる。   According to this, as compared with the case where the noise tolerance is evaluated only with one noise frequency as in the noise tolerance evaluation method 100 shown in FIG. 1, the noise tolerance can be evaluated more reliably.

また、上記のように制御ノードとノイズ注入ノード間の各インピーダンスの周波数依存性を評価することで、ノイズの各伝播経路が、容量性、抵抗性、あるいは誘導性のいずれであるかを判別することができる。   Further, by evaluating the frequency dependence of each impedance between the control node and the noise injection node as described above, it is determined whether each noise propagation path is capacitive, resistive, or inductive. be able to.

図２１は、ノイズ伝播経路のインピーダンスの周波数依存性と、該ノイズ伝播経路が容量性、抵抗性、あるいは誘導性のいずれであるかをまとめて示した図である。   FIG. 21 is a diagram collectively showing the frequency dependence of the impedance of the noise propagation path and whether the noise propagation path is capacitive, resistive, or inductive.

図２１に示すように、伝播経路のインピーダンスがノイズ周波数に反比例する場合、容量性であり、伝播経路のインピーダンスがノイズ周波数に依存しない場合、抵抗性であり、伝播経路のインピーダンスがノイズ周波数に比例する場合、誘導性である。ノイズの伝播経路が容量性、抵抗性、あるいは誘導性のいずれであるかを判別することで、次に示す伝播経路の特性に合致した適切かつ確実なノイズ対策を実施することが可能となる。   As shown in FIG. 21, when the impedance of the propagation path is inversely proportional to the noise frequency, it is capacitive, and when the impedance of the propagation path does not depend on the noise frequency, it is resistive, and the impedance of the propagation path is proportional to the noise frequency. If you are inductive. By determining whether the noise propagation path is capacitive, resistive, or inductive, it is possible to implement appropriate and reliable noise countermeasures that match the following propagation path characteristics.

次に、図１、図１５および図２０に示したノイズ耐性評価方法１００〜１０２の第７のステップＳ１７において、ノイズ耐性無しと判定された制御ノードに対するノイズ対策の方法について説明する。   Next, a noise countermeasure method for the control node determined to have no noise tolerance in the seventh step S17 of the noise tolerance evaluation methods 100 to 102 shown in FIGS. 1, 15, and 20 will be described.

図２２と図２３は、図２０に示したノイズ耐性評価方法１０２の変形例で、それぞれ、ノイズ耐性評価方法１０２ａ，１０２ｂの概略を示したフロー図である。   FIG. 22 and FIG. 23 are flowcharts showing the outline of the noise tolerance evaluation methods 102a and 102b, respectively, as modifications of the noise tolerance evaluation method 102 shown in FIG.

図２２と図２３に示す半導体集積回路のノイズ耐性評価方法１０２ａ，１０２ｂにおいては、図２０に示したノイズ耐性評価方法１０２に対して、第７のステップＳ１７においてノイズ耐性無しと判定された制御ノードに対して、後述するノイズ対策回路の設定を行うステップＳ１９が追加されている。尚、図２２のノイズ耐性評価方法１０２ａでは、第７のステップＳ１７においてノイズ耐性無しと判定された制御ノードに対して、ステップＳ１９のノイズ対策回路設定を実施した後、再びステップＳ１に戻り、第１のステップＳ１１以降のステップを繰り返して、ノイズ耐性が確保されたことを再び確認する構成となっている。これに対して、図２３のノイズ耐性評価方法１０２ｂは、第７のステップＳ１７においてノイズ耐性無しと判定された制御ノードに対して、ステップＳ１９のノイズ対策回路設定を実施した後、ステップＳ４に進み、そのままインピーダンスチェックによるノイズ耐性評価を終了するようにしている。図２３のノイズ耐性評価方法１０２ｂは、ステップＳ１９のノイズ対策回路の設定による回路全体への影響と効果が予め分かっている場合に採用することができる。   In the noise immunity evaluation methods 102a and 102b of the semiconductor integrated circuit shown in FIGS. 22 and 23, the control node determined as having no noise immunity in the seventh step S17 as compared with the noise immunity evaluation method 102 shown in FIG. On the other hand, step S19 for setting a noise countermeasure circuit to be described later is added. In the noise immunity evaluation method 102a in FIG. 22, after setting the noise countermeasure circuit in step S19 for the control node determined to have no noise immunity in the seventh step S17, the process returns to step S1 again. The configuration is such that the steps after step S11 of 1 are repeated to confirm again that the noise tolerance has been secured. On the other hand, the noise tolerance evaluation method 102b in FIG. 23 performs the noise countermeasure circuit setting in step S19 for the control node determined to have no noise tolerance in the seventh step S17, and then proceeds to step S4. Then, the noise tolerance evaluation by the impedance check is finished as it is. The noise tolerance evaluation method 102b in FIG. 23 can be employed when the influence and effect on the entire circuit due to the setting of the noise countermeasure circuit in step S19 are known in advance.

図２４は、図２２と図２３に示した半導体集積回路のノイズ耐性評価方法１０２ａ，１０２ｂを実施するためのノイズ耐性評価装置の一例で、ノイズ耐性評価装置２０２の構成を示した図である。尚、図２４に示すノイズ耐性評価装置２０２において、図１６に示したノイズ耐性評価装置２０１と同様の部分については、同じ符号を付した。   FIG. 24 is an example of a noise tolerance evaluation apparatus for implementing the noise tolerance evaluation methods 102a and 102b of the semiconductor integrated circuit shown in FIGS. 22 and 23, and is a diagram showing the configuration of the noise tolerance evaluation apparatus 202. In addition, in the noise tolerance evaluation apparatus 202 shown in FIG. 24, the same code | symbol was attached | subjected about the part similar to the noise tolerance evaluation apparatus 201 shown in FIG.

図２４に示す半導体集積回路のノイズ耐性評価装置２０２は、図１６に示したノイズ耐性評価装置２０１の構成に追加して、ノイズ耐性判定部Ｍ１７においてノイズ耐性無しと判定された前記制御ノードと前記ノイズ注入ノードの組み合わせについて、ノイズ対策回路制約情報Ｍ１９ａを基にして、前記制御ノードと交流的に０電位に設定されたＡＣ接地ノード間に、後述する所定のインピーダンスのノイズ対策素子を挿入するノイズ対策回路作成部Ｍ１９ｂを有している。   The noise immunity evaluation device 202 of the semiconductor integrated circuit shown in FIG. 24 is added to the configuration of the noise immunity evaluation device 201 shown in FIG. 16, and the control node determined as having no noise immunity by the noise immunity determination unit M17 and the control node Regarding the combination of noise injection nodes, based on the noise countermeasure circuit constraint information M19a, noise that inserts a noise countermeasure element having a predetermined impedance, which will be described later, between the control node and an AC ground node that is set to 0 potential in an alternating manner. A countermeasure circuit creation unit M19b is included.

これにより、図２２と図２３に示した半導体集積回路のノイズ耐性評価方法１０２ａ，１０２ｂを実施することができる。   Thereby, the noise tolerance evaluation methods 102a and 102b of the semiconductor integrated circuit shown in FIGS. 22 and 23 can be implemented.

図２５は、前述したノイズ耐性評価方法１００〜１０２，１０２ａ，１０２ｂでノイズ耐性無しと判定された制御ノードに対するノイズ対策の概略を示す図で、図２５（ａ）はノイズ対策前の構成であり、図２５（ｂ）はノイズ対策後の構成である。また、図２６は、ノイズ伝播経路の特性を考慮したより詳細なノイズ対策の例を示す図で、図２６（ａ）は容量性の伝播経路の場合についての構成であり、図２６（ｂ）は抵抗性または誘導性の伝播経路の場合についての構成である。   FIG. 25 is a diagram showing an outline of noise countermeasures for a control node determined to have no noise tolerance by the noise tolerance evaluation methods 100 to 102, 102a, and 102b described above, and FIG. 25 (a) is a configuration before noise countermeasures. FIG. 25B shows a configuration after noise countermeasures. FIG. 26 is a diagram showing an example of more detailed noise countermeasures in consideration of the characteristics of the noise propagation path. FIG. 26A shows a configuration for a capacitive propagation path, and FIG. Is a configuration for resistive or inductive propagation paths.

図２５（ａ）において、ノイズ注入ノードＰａ、制御ノードＴａ、およびノイズ伝播経路のインピーダンスＺ１は、前述したノイズ耐性評価方法１００〜１０２，１０２ａ，１０２ｂにおける第７のステップＳ１７でノイズ耐性無しと判定された組み合わせである。また、制御ノードＴａとＡＣ接地ノードＧａの間のインピーダンスＺ２は、制御ノードＴａが属するトランジスタや回路ブロックのＡＣ接地ノードＧａに対する対地インピーダンスである。   In FIG. 25A, the noise injection node Pa, the control node Ta, and the impedance Z1 of the noise propagation path are determined as having no noise tolerance in the seventh step S17 in the noise tolerance evaluation methods 100 to 102, 102a, and 102b described above. Combination. The impedance Z2 between the control node Ta and the AC ground node Ga is a ground impedance with respect to the AC ground node Ga of the transistor or circuit block to which the control node Ta belongs.

ノイズ耐性無しと判定された制御ノードＴａのノイズ対策として、基本的には図２５（ｂ）に示すように、制御ノードＴａの対地インピーダンスＺ２より小さなインピーダンスＺ３のノイズ対策素子を制御ノードＴａとＡＣ接地ノードＧａの間に挿入して、ノイズ成分がＡＣ接地ノードＧａに逃げ易くする。   As a noise countermeasure for the control node Ta determined to have no noise tolerance, basically, as shown in FIG. 25 (b), a noise countermeasure element having an impedance Z3 smaller than the ground impedance Z2 of the control node Ta is connected to the control node Ta and the AC. The noise component is inserted between the ground nodes Ga to facilitate escape to the AC ground node Ga.

より詳細には、図２０，図２２および図２３に示した半導体集積回路のノイズ耐性評価方法１０２，１０２ａ，１０２ｂにおいて、第７のステップＳ１７においてノイズ耐性無しと判定された制御ノードとノイズ注入ノードの組み合わせについて、経路のインピーダンスが周波数に反比例する容量性である場合、置き換え前のトランジスタについて、制御ノードと交流的に０電位に設定されたＡＣ接地ノード間の対地インピーダンスを計算し、対地インピーダンスの最小値より小さなインピーダンスの容量を、制御ノードとＡＣ接地ノードの間に挿入することが好ましい。   More specifically, in the noise tolerance evaluation method 102, 102a, 102b of the semiconductor integrated circuit shown in FIGS. 20, 22 and 23, the control node and the noise injection node determined as having no noise tolerance in the seventh step S17. When the impedance of the path is capacitive that is inversely proportional to the frequency, the ground impedance between the control node and the AC ground node set to 0 potential in an alternating manner is calculated for the transistor before replacement, and the ground impedance It is preferable to insert a capacitor having an impedance smaller than the minimum value between the control node and the AC ground node.

すなわち、図２５（ａ）に示したノイズ注入ノードＰａと制御ノードＴａ間のノイズ伝播経路のインピーダンスＺ１が、図２６（ａ）に示すように、周波数に反比例する容量性（Ｃ）である場合、置き換え前のトランジスタについて、制御ノードＴａと交流的に０電位に設定されたＡＣ接地ノードＧａ間の対地インピーダンスＺ２を計算し、対地インピーダンスＺ２の最小値より小さなインピーダンス［（１／ｊωＣ３）＜Ｚ２］の容量Ｃ３を、制御ノードＴａとＡＣ接地ノードＧａの間に挿入する。   That is, when the impedance Z1 of the noise propagation path between the noise injection node Pa and the control node Ta shown in FIG. 25A is capacitive (C) inversely proportional to the frequency as shown in FIG. For the transistor before replacement, the ground impedance Z2 between the control node Ta and the AC ground node Ga which is set to 0 potential in an alternating manner is calculated, and the impedance [(1 / jωC3) <Z2 smaller than the minimum value of the ground impedance Z2 is calculated. ] Is inserted between the control node Ta and the AC ground node Ga.

図２６（ａ）に示す制御ノードＴａは、前述したようにバイポーラトランジスタのベースやＭＯＳトランジスタのゲートであり、上記した対地インピーダンスＺ２は、一般的に大きな値となる。従って、ノイズの伝播する経路が容量性（Ｃ）である場合には、トランジスタの対地インピーダンスＺ２より小さなインピーダンス［（１／ｊωＣ３）＜Ｚ２］の容量Ｃ３を制御ノードＴａとＡＣ接地ノードＧａの間に挿入する。これにより、制御ノードＴａに到達したノイズをＡＣ接地ノードＧａへ逃がす新たな経路が配置されることとなり、ノイズによる該トランジスタの誤動作等を抑制することができる。制御ノードＴａとＡＣ接地ノードＧａの間に挿入する容量Ｃ３のインピーダンスが十分に小さい場合には、該制御ノードＴａは、ノイズに対して擬似的にＡＣ接地された状態となる。   The control node Ta shown in FIG. 26A is the base of the bipolar transistor or the gate of the MOS transistor as described above, and the above-mentioned ground impedance Z2 generally has a large value. Therefore, when the noise propagation path is capacitive (C), the capacitance C3 having an impedance [(1 / jωC3) <Z2] smaller than the ground impedance Z2 of the transistor is set between the control node Ta and the AC ground node Ga. Insert into. As a result, a new path for escaping the noise reaching the control node Ta to the AC ground node Ga is arranged, and malfunction of the transistor due to noise can be suppressed. When the impedance of the capacitor C3 inserted between the control node Ta and the AC ground node Ga is sufficiently small, the control node Ta is in a state of being pseudo-AC grounded against noise.

ノイズ対策を実施する場合、上記と異なり、図２６（ａ）に示すノイズ注入ノードＰａにノイズ対策容量を付加してＡＣ接地ノードと接続し、ノイズ注入ノードＰａに注入されたノイズをなるべく早くＡＣ接地ノードへ逃がす方法も考えられる。しかしながら、ノイズ対策容量をノイズ注入ノードＰａに付加する方法は、ノイズ注入ノードＰａに注入されるノイズが減衰していないため、大きな値の容量が必要である。これに対して、上記のノイズ耐性無しと判定されたノイズの影響を受け易いトランジスタの制御ノードＴａにノイズ対策容量Ｃ３を付加する方法は、ノイズ注入ノードＰａから制御ノードＴａまでの伝播経路のインピーダンスでノイズが減衰されるため、より小さな値の容量であってよい。   When noise countermeasures are implemented, unlike the above, a noise countermeasure capacitor is added to the noise injection node Pa shown in FIG. 26A and connected to the AC ground node, and the noise injected into the noise injection node Pa is AC as soon as possible. A method of escaping to the ground node is also conceivable. However, the method of adding the noise countermeasure capacity to the noise injection node Pa requires a large capacity because the noise injected to the noise injection node Pa is not attenuated. On the other hand, the method of adding the noise countermeasure capacitor C3 to the control node Ta of the transistor that is easily affected by the noise determined to have no noise tolerance is the impedance of the propagation path from the noise injection node Pa to the control node Ta. Since the noise is attenuated, the capacity may be smaller.

尚、置き換え前のトランジスタについて計算する図２６（ａ）の対地インピーダンスＺ２は、例えば、回路シミュレータ（ＳＰＩＣＥ）を用いて計算することができる。また、例えば、前述した受動素子回路への置き換え後における制御ノードＴａとＡＣ接地ノードＧａ間のネット経路の合成インピーダンスとしてもよい。   Note that the ground impedance Z2 of FIG. 26A calculated for the transistor before replacement can be calculated using, for example, a circuit simulator (SPICE). Further, for example, the combined impedance of the net path between the control node Ta and the AC ground node Ga after replacement with the above-described passive element circuit may be used.

図２０，図２２および図２３に示した半導体集積回路のノイズ耐性評価方法１０２，１０２ａ，１０２ｂにおいて、第７のステップＳ１７においてノイズ耐性無しと判定された制御ノードとノイズ注入ノードの組み合わせについて、経路のインピーダンスが周波数に依存しない抵抗性、または周波数に比例して増大する誘導性である場合、抵抗およびインダクタンスの少なくとも一方を該制御ノードの前段に直列に挿入すると共に、容量を該制御ノードと交流的に０電位に設定されたＡＣ接地ノード間に挿入し、前記抵抗およびインダクタンスの少なくとも一方と前記容量とで、ローパスフィルタを構成することが好ましい。   In the noise immunity evaluation methods 102, 102a, and 102b of the semiconductor integrated circuit shown in FIGS. 20, 22 and 23, the path for the combination of the control node and the noise injection node determined as having no noise immunity in the seventh step S17. Is impedance independent of frequency or inductivity that increases in proportion to frequency, at least one of a resistance and an inductance is inserted in series before the control node, and a capacitor is connected to the control node. Preferably, it is inserted between AC ground nodes set to zero potential, and at least one of the resistance and inductance and the capacitor constitute a low-pass filter.

すなわち、図２５（ａ）に示したノイズ注入ノードＰａと制御ノードＴａ間のノイズ伝播経路のインピーダンスＺ１が、図２６（ｂ）に示すように、周波数に依存しない抵抗性（Ｒ）、または周波数に比例して増大する誘導性（Ｌ）である場合、抵抗Ｒ４を制御ノードＴａの前段に直列に挿入すると共に、容量Ｃ４を制御ノードＴａとＡＣ接地ノードＧａ間に挿入し、抵抗Ｒ４と容量Ｃ４とで、ローパスフィルタを構成する。尚、図示していないが、抵抗Ｒ４の代わりにインダクタンスＬ４を制御ノードＴａの前段に直列に挿入してもよいし、抵抗Ｒ４とインダクタンスＬ４の両方を制御ノードＴａの前段に直列に挿入してもよい。   That is, the impedance Z1 of the noise propagation path between the noise injection node Pa and the control node Ta shown in FIG. 25A is a frequency independent resistance (R) or frequency as shown in FIG. In the case of inductivity (L) that increases in proportion to the resistance R4, the resistor R4 is inserted in series before the control node Ta, and the capacitor C4 is inserted between the control node Ta and the AC ground node Ga. C4 constitutes a low-pass filter. Although not shown, instead of the resistor R4, the inductance L4 may be inserted in series before the control node Ta, or both the resistor R4 and the inductance L4 are inserted in series before the control node Ta. Also good.

ノイズの伝播する経路が抵抗性（Ｒ）あるいは誘導性（Ｌ）である場合には、例えば図２６（ｂ）に示すように、抵抗Ｒ４を制御ノードＴａの前段に直列に挿入し、制御ノードＴａまでの経路インピーダンス（Ｒ＋Ｒ４，ｊωＬ＋Ｒ４）が十分に高くなるようにして、ノイズの減衰を大きくする。また、抵抗Ｒ４と制御ノードＴａとＡＣ接地ノードＧａ間に挿入した容量Ｃ４とで、高域遮断周波数ωｈ＝１／Ｃ４・（Ｒ＋Ｒ４，Ｒ４）のローパスフィルタを構成する。これによれば、抵抗Ｒ４と容量Ｃ４の値を適宜設定することにより、問題となる高周波のノイズ成分をカットして、該ノイズ成分のトランジスタへの伝達を抑制することができる。尚、ノイズの伝播する経路が抵抗性（Ｒ）である場合、抵抗Ｒ４を制御ノードＴａの前段に直列に挿入することなく、制御ノードＴａとＡＣ接地ノードＧａ間に挿入した容量Ｃ４と抵抗性（Ｒ）の経路のインピーダンスとで、ローパスフィルタを構成することも可能である。   When the noise propagation path is resistive (R) or inductive (L), for example, as shown in FIG. 26B, a resistor R4 is inserted in series before the control node Ta, and the control node The attenuation of noise is increased by making the path impedance (R + R4, jωL + R4) to Ta sufficiently high. The resistor R4, the control node Ta, and the capacitor C4 inserted between the AC ground node Ga constitute a low-pass filter having a high cutoff frequency ωh = 1 / C4 · (R + R4, R4). According to this, by appropriately setting the values of the resistor R4 and the capacitor C4, it is possible to cut a high-frequency noise component that is a problem and suppress the transmission of the noise component to the transistor. When the noise propagation path is resistive (R), the resistance R4 is inserted in series between the control node Ta and the AC ground node Ga without connecting the resistor R4 in series before the control node Ta. It is also possible to configure a low-pass filter with the impedance of the path (R).

尚、図１、図１５および図２０に示したノイズ耐性評価方法１００〜１０２では、図２２に示したノイズ耐性評価方法１０２ａと同様に、第７のステップＳ１７においてノイズ耐性無しと判定された制御ノードに対して、ステップＳ１に戻り上記したノイズ対策を実施して、第１のステップＳ１１以降のステップを繰り返して、ノイズ耐性が確保されたことを再び確認する構成となっている。しかしながら、図２６に示したノイズ対策用の容量Ｃ３，Ｃ４や抵抗Ｒ４を挿入するノイズ対策のように、インピーダンスに対するノイズ対策の影響と効果が予め分かっている場合には、図２３に示したノイズ耐性評価方法１０２ｂと同様に、該ノイズ対策を実施してステップＳ４に進み、そのままノイズ耐性評価を終了するようにしてもよい。   In the noise immunity evaluation methods 100 to 102 shown in FIGS. 1, 15 and 20, as in the noise immunity evaluation method 102a shown in FIG. 22, the control determined as having no noise immunity in the seventh step S17. The node is configured to return to step S1 and implement the above-described noise countermeasures, and repeat the steps after the first step S11 to confirm again that noise tolerance has been ensured. However, if the effects and effects of noise countermeasures on impedance are known in advance, such as noise countermeasures inserting noise countermeasure capacitors C3 and C4 and resistor R4 illustrated in FIG. 26, the noise illustrated in FIG. Similar to the tolerance evaluation method 102b, the noise countermeasure may be taken, and the process may proceed to step S4 to end the noise tolerance evaluation as it is.

一方、図２６に示したノイズ対策用の容量Ｃ３，Ｃ４や抵抗Ｒ４を挿入するノイズ対策を実施した場合には、制御ノードＴａの属するトランジスタや回路ブロックの回路動作への影響を、回路シミュレーションにて確認する必要がある。容量Ｃ３，Ｃ４の挿入は、回路動作の動作点が変り難いというメリットがあるが、遅延時間に影響がある。また、抵抗Ｒ４３の挿入は、回路動作の電流能力やＩＲドロップ（電圧降下）および遅延時間に影響がある。   On the other hand, when noise countermeasures such as the noise countermeasure capacitors C3 and C4 and the resistor R4 shown in FIG. 26 are implemented, the influence on the circuit operation of the transistor and circuit block to which the control node Ta belongs is applied to the circuit simulation. Need to confirm. The insertion of the capacitors C3 and C4 has the merit that the operating point of the circuit operation is hardly changed, but the delay time is affected. Further, the insertion of the resistor R43 affects the current capability of circuit operation, IR drop (voltage drop), and delay time.

次に、上記したノイズ対策を、具体的な回路を例にして説明する。   Next, the above-described noise countermeasure will be described using a specific circuit as an example.

図２７（ａ）は、バンドギャップ低電圧回路（ＢＧ回路）の回路構成、および寄生容量Ｃａ介した外部ノイズの注入がある場合を示した図であり、図２７（ｂ）は、制御ノードＴａとＡＣ接地ノードＧａ間にノイズ対策容量Ｃ３を挿入した場合の回路構成を示した図である。   FIG. 27A is a diagram showing a circuit configuration of a bandgap low voltage circuit (BG circuit) and a case where external noise is injected through the parasitic capacitance Ca, and FIG. 27B is a diagram illustrating a control node Ta. 2 is a diagram showing a circuit configuration when a noise countermeasure capacitor C3 is inserted between the AC ground node Ga and the AC ground node Ga.

図２７（ａ）に示すように、外部配線等のノイズ注入ノードＰａから、寄生容量Ｃａ（数１０ｆＦ）を介して、バイポーラトランジスタＴｒａのベース（制御ノードＴａ）にノイズが伝播する場合を例にする。この場合、以下のようにして、誤動作が発生する。ＰＮ接合（バイポーラトランジスタＴｒａのベース−エミッタ間）にノイズ（ＡＣ成分の電圧）が加わると、ＰＮ接合の非線形性により、動作電流が増加しようとする。しかしながら、バイポーラトランジスタＴｒａの動作電流は、定電流で供給されているため、増加しようとする電流が供給されず、その分、動作点が低くなって、ベース−エミッタ間電圧ＶＢＥ（アンプの＋入力）が低下する。このため、ＢＧ回路の出力電圧ＶＢＧが低下し、ＢＧ回路が誤動作する。   As shown in FIG. 27A, a case where noise propagates from a noise injection node Pa such as an external wiring to the base (control node Ta) of the bipolar transistor Tra via a parasitic capacitance Ca (several tens of fF) is taken as an example. To do. In this case, a malfunction occurs as follows. When noise (AC component voltage) is applied to the PN junction (between the base and emitter of the bipolar transistor Tra), the operating current tends to increase due to the nonlinearity of the PN junction. However, since the operating current of the bipolar transistor Tra is supplied at a constant current, the current to be increased is not supplied, and the operating point is lowered accordingly, and the base-emitter voltage VBE (the + input of the amplifier) ) Decreases. For this reason, the output voltage VBG of the BG circuit decreases and the BG circuit malfunctions.

図２７（ａ）に示すように、バイポーラトランジスタＴｒａのベース−エミッタ間容量やノイズ経路となっている寄生容量Ｃａに対して十分大きい１０ｐＦの容量Ｃ３を制御ノードＴａとＡＣ接地ノードＧａ間に挿入することで、低インピーダンスで注入されたノイズをＧＮＤへ逃がすことができる。   As shown in FIG. 27A, a capacitance C3 of 10 pF that is sufficiently larger than the base-emitter capacitance of the bipolar transistor Tra and the parasitic capacitance Ca serving as a noise path is inserted between the control node Ta and the AC ground node Ga. By doing so, noise injected with low impedance can be released to GND.

図２７に示すＢＧ回路の誤動作解析（５Ｖ出力過渡解析）シミュレーション結果によれば、例えば設計出力電圧ＶＢＧが１．１９ＶのＢＧ回路に対してノイズ相当の電圧振幅をノイズ注入ノードＰａに注入した場合、ノイズ対策容量Ｃ３を挿入していない図２７（ａ）の場合には、出力電圧ＶＢＧが０．６８Ｖに低下する（約４３％の低下）。これに対して、ノイズ対策容量Ｃ３を挿入した図２７（ｂ）の場合には、ノイズが注入されても出力電圧ＶＢＧが１．１３Ｖを確保することができる（約５％の低下）。   According to the BG circuit malfunction analysis (5V output transient analysis) simulation result shown in FIG. 27, for example, when a voltage amplitude equivalent to noise is injected into the noise injection node Pa for a BG circuit whose design output voltage VBG is 1.19V. In the case of FIG. 27A in which the noise countermeasure capacitor C3 is not inserted, the output voltage VBG decreases to 0.68 V (a decrease of about 43%). On the other hand, in the case of FIG. 27B in which the noise countermeasure capacitor C3 is inserted, the output voltage VBG can be 1.13V (a decrease of about 5%) even if noise is injected.

図２８は、図３に示したコンパレータ回路１０と同様の回路をバイポーラトランジスタで構成した、コンパレータ回路１０ａの回路図である。   FIG. 28 is a circuit diagram of a comparator circuit 10a in which a circuit similar to the comparator circuit 10 shown in FIG.

図２８に示すコンパレータ回路１０ａにおいても、図２７に示したＢＧ回路と同様に、外部配線等の寄生容量Ｃａを介してノイズ注入（ノイズ注入ノードＰａ）がある場合を想定しており、図２０のノイズ耐性評価方法１０２における第７のステップＳ１７でノイズ耐性無しと判定された制御ノードＴａとＡＣ接地ノードＧａ間に、ノイズ対策容量Ｃ３を挿入している。尚、ノイズ対策容量Ｃ３の値は、図２６（ａ）に示した対地インピーダンスＺ２としてノイズ対策容量Ｃ３の挿入前の制御ノードＴａとＡＣ接地ノードＧａ間のネット経路の合成インピーダンスを計算して、それより小さな値となるように設定する。   Similarly to the BG circuit shown in FIG. 27, the comparator circuit 10a shown in FIG. 28 is assumed to have noise injection (noise injection node Pa) through a parasitic capacitance Ca such as an external wiring. The noise countermeasure capacitor C3 is inserted between the control node Ta determined to have no noise tolerance in the seventh step S17 in the noise tolerance evaluation method 102 and the AC ground node Ga. The value of the noise countermeasure capacitor C3 is calculated by calculating the combined impedance of the net path between the control node Ta and the AC ground node Ga before the noise countermeasure capacitor C3 is inserted as the ground impedance Z2 shown in FIG. Set it to a smaller value.

以上に説明したようにして、上記した半導体集積回路のノイズ耐性評価方法およびそれを実施するノイズ耐性評価装置は、いずれも、従来の回路シミュレーションに代わる新規なノイズ耐性評価方法およびノイズ耐性評価装置であって、大規模な半導体集積回路であっても実質的なノイズ耐性評価が短時間で可能な半導体集積回路のノイズ耐性評価方法およびノイズ耐性評価装置となっている。   As described above, the above-described noise tolerance evaluation method for a semiconductor integrated circuit and the noise tolerance evaluation apparatus for implementing the same are both a novel noise tolerance evaluation method and a noise tolerance evaluation apparatus that replace the conventional circuit simulation. Thus, even in a large-scale semiconductor integrated circuit, a noise resistance evaluation method and a noise resistance evaluation apparatus for a semiconductor integrated circuit capable of performing substantial noise resistance evaluation in a short time.

９０，９１，１００〜１０２，１０２ａ，１０２ｂ ノイズ耐性評価方法
２０，３０ 詳細フロー
Ｔ１〜Ｔ８，Ｔａ 制御ノード
Ｐ１〜Ｐ４，Ｐａ ノイズ注入ノード
Ｇａ ＡＣ接地ノード
２００〜２０２ ノイズ耐性評価装置 90, 91, 100-102, 102a, 102b Noise tolerance evaluation method 20, 30 Detailed flow T1-T8, Ta control node P1-P4, Pa Noise injection node Ga AC ground node 200-202 Noise tolerance evaluation apparatus

Claims (21)

ノイズ耐性評価装置において実施される、半導体集積回路のノイズに対する耐性を評価する半導体集積回路のノイズ耐性評価方法であって、
回路ネットリスト作成部が、前記半導体集積回路の回路図から、回路ネットリストを作成する第１のステップと、
置換回路ネットリスト作成部が、前記回路ネットリストにある能動素子を高周波的に等価な受動素子回路に置き換えて、置換回路ネットリストを作成する第２のステップと、
制御ノード抽出部が、前記置換回路ネットリストから、前記置き換え前のトランジスタの制御端子に該当する制御ノードを抽出する第３のステップと、
ノイズ注入ノード設定部が、前記置換回路ネットリストから所定のノードを選択して、ノイズ注入ノードを設定する第４のステップと、
ノイズ周波数設定部が、所定周波数のノイズを設定し、経路インピーダンス計算部が、前記置換回路ネットリストにおいて、互いに異なる前記制御ノードと前記ノイズ注入ノード間の経路のインピーダンスを計算する第５のステップと、
インピーダンスリスト作成部が、前記制御ノード、前記ノイズ注入ノードおよび前記経路の各組み合わせにおける前記インピーダンスのリストを作成する第６のステップと、
ノイズ耐性判定部が、前記リストにおける前記インピーダンスの最小値から、前記半導体集積回路のノイズ耐性を判定する第７のステップとを有してなることを特徴とする半導体集積回路のノイズ耐性評価方法。 A noise tolerance evaluation method for a semiconductor integrated circuit for evaluating a noise tolerance of a semiconductor integrated circuit, which is performed in a noise tolerance evaluation apparatus ,
A circuit net list creation unit creating a circuit net list from a circuit diagram of the semiconductor integrated circuit;
A second step in which a replacement circuit netlist creation unit creates a replacement circuit netlist by replacing active elements in the circuit netlist with high-frequency equivalent passive element circuits;
A third step in which a control node extraction unit extracts a control node corresponding to a control terminal of the transistor before replacement from the replacement circuit netlist;
A fourth step in which a noise injection node setting unit selects a predetermined node from the replacement circuit netlist and sets a noise injection node;
A fifth step in which a noise frequency setting unit sets noise of a predetermined frequency, and a path impedance calculation unit calculates a path impedance between the control node and the noise injection node different from each other in the replacement circuit netlist; ,
An impedance list creation unit creating a list of the impedance in each combination of the control node, the noise injection node, and the path;
Noise resistance determining unit, from the minimum value of the impedance in said list, noise immunity evaluation method of a semiconductor integrated circuit characterized by comprising and a seventh step of determining the noise immunity of the semiconductor integrated circuit. 寄生素子抽出部が、前記半導体集積回路のレイアウト図から得られるレイアウト情報を基にして、寄生素子を抽出する第８のステップをさらに有し、
前記第１のステップにおいて、前記回路ネットリスト作成部は、前記寄生素子を含めた回路ネットリストを作成することを特徴とする請求項１に記載の半導体集積回路のノイズ耐性評価方法。 The parasitic element extraction unit further includes an eighth step of extracting a parasitic element based on layout information obtained from the layout diagram of the semiconductor integrated circuit ;
2. The method for evaluating a noise resistance of a semiconductor integrated circuit according to claim 1, wherein, in the first step, the circuit net list creation unit creates a circuit net list including the parasitic elements. 前記第３のステップにおいて、前記制御ノード抽出部は、前記置換回路ネットリストから、全ての制御ノードを抽出することを特徴とする請求項１または２に記載の半導体集積回路のノイズ耐性評価方法。 3. The method of evaluating noise immunity of a semiconductor integrated circuit according to claim 1, wherein , in the third step, the control node extraction unit extracts all control nodes from the replacement circuit netlist. 前記第３のステップにおいて、前記制御ノード抽出部は、前記置換回路ネットリストから、所定の制御ノードを選択して抽出することを特徴とする請求項１または２に記載の半導体集積回路のノイズ耐性評価方法。 3. The noise resistance of the semiconductor integrated circuit according to claim 1, wherein , in the third step, the control node extraction unit selects and extracts a predetermined control node from the replacement circuit netlist. Evaluation method. 前記第４のステップにおいて、前記ノイズ注入ノード設定部は、前記置換回路ネットリストから全てのノードを選択して、ノイズ注入ノードを設定することを特徴とする請求項１乃至４のいずれか一項に記載の半導体集積回路のノイズ耐性評価方法。 5. The noise injection node setting unit according to claim 1, wherein in the fourth step, the noise injection node setting unit selects all nodes from the replacement circuit netlist and sets noise injection nodes. 2. A method for evaluating noise resistance of a semiconductor integrated circuit according to 1. 前記第４のステップにおいて、前記ノイズ注入ノード設定部は、前記置換回路ネットリストから外部端子のノードを選択して、ノイズ注入ノードを設定することを特徴とする請求項１乃至４のいずれか一項に記載の半導体集積回路のノイズ耐性評価方法。 5. The noise injection node setting unit according to claim 1, wherein the noise injection node setting unit sets a noise injection node by selecting a node of an external terminal from the replacement circuit netlist. The method for evaluating noise resistance of a semiconductor integrated circuit according to the item. 前記第５のステップにおいて、前記経路インピーダンス計算部は、前記制御ノードとノイズ注入ノード間のネット経路の合成インピーダンスを計算し、
前記第６のステップにおいて、前記インピーダンスリスト作成部は、前記制御ノードおよび前記ノイズ注入ノードの各組み合わせにおける前記合成インピーダンスのリストを作成することを特徴とする請求項１乃至６のいずれか一項に記載の半導体集積回路のノイズ耐性評価方法。 In the fifth step, the path impedance calculation unit calculates a combined impedance of a net path between the control node and a noise injection node,
The said 6th step WHEREIN: The said impedance list preparation part produces the list | wrist of the said synthetic | combination impedance in each combination of the said control node and the said noise injection node, It is any one of Claim 1 thru | or 6 characterized by the above-mentioned. The noise tolerance evaluation method of the semiconductor integrated circuit as described. 前記経路インピーダンス計算部は、回路シミュレータを有し、
当該回路シミュレータが、前記制御ノードとノイズ注入ノードに所定の交流電位差もしくは交流電流を与え、該制御ノードとノイズ注入ノード間に流れる全電流もしくは該ノード間の電位差から前記合成インピーダンスを計算することを特徴とする請求項７に記載の半導体集積回路のノイズ耐性評価方法。 The path impedance calculator has a circuit simulator,
The circuit simulator applies a predetermined AC potential difference or AC current to the control node and the noise injection node, and calculates the combined impedance from the total current flowing between the control node and the noise injection node or the potential difference between the nodes. The method for evaluating noise resistance of a semiconductor integrated circuit according to claim 7, wherein: 前記経路インピーダンス計算部は、ハードウェア記述言語を用いて、前記制御ノードとノイズ注入ノードに所定の交流電位差もしくは交流電流を与え、該制御ノードとノイズ注入ノード間に流れる全電流もしくは該ノード間の電位差から前記合成インピーダンスを計算することを特徴とする請求項７に記載の半導体集積回路のノイズ耐性評価方法。 The path impedance calculation unit uses a hardware description language to give a predetermined AC potential difference or AC current to the control node and the noise injection node, and a total current flowing between the control node and the noise injection node or between the nodes. The method for evaluating noise resistance of a semiconductor integrated circuit according to claim 7, wherein the combined impedance is calculated from a potential difference. 前記第５のステップにおいて、前記経路インピーダンス計算部は、前記制御ノードとノイズ注入ノード間のライン経路のインピーダンスを計算し、
前記第６のステップにおいて、前記インピーダンスリスト作成部は、前記制御ノード、前記ノイズ注入ノードおよび前記ライン経路の各組み合わせにおける前記インピーダンスのリストを作成することを特徴とする請求項１乃至６のいずれか一項に記載の半導体集積回路のノイズ耐性評価方法。 In the fifth step, the path impedance calculation unit calculates an impedance of a line path between the control node and a noise injection node,
The impedance list creation unit creates the impedance list in each combination of the control node, the noise injection node, and the line path in the sixth step . The method for evaluating noise resistance of a semiconductor integrated circuit according to one item. 前記置換回路ネットリスト作成部は、前記置換回路ネットリストの接地（ＧＮＤ）ノードおよび電源ノードを、交流的に０電位に設定されたＡＣ接地ノードとすることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体集積回路のノイズ耐性評価方法。 11. The replacement circuit netlist creation unit sets the ground (GND) node and the power supply node of the replacement circuit netlist as AC ground nodes set to zero potential in an alternating manner. The method for evaluating noise resistance of a semiconductor integrated circuit according to any one of the preceding claims. 前記半導体集積回路が、一つの半導体チップに形成されている全体回路であることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体集積回路のノイズ耐性評価方法。   12. The method for evaluating noise resistance of a semiconductor integrated circuit according to claim 1, wherein the semiconductor integrated circuit is an entire circuit formed on one semiconductor chip. 前記半導体集積回路が、一つの半導体チップに形成されている全体回路の構成要素である、回路ブロックであることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体集積回路のノイズ耐性評価方法。   The noise of the semiconductor integrated circuit according to any one of claims 1 to 11, wherein the semiconductor integrated circuit is a circuit block which is a component of an entire circuit formed in one semiconductor chip. Resistance evaluation method. インピーダンスの周波数依存性の評価のため、前記第５のステップにおいて、前記ノイズ周波数設定部は、設定するノイズの周波数を所定の周波数範囲で変化させ、前記経路インピーダンス計算部は、前記制御ノードとノイズ注入ノード間の経路のインピーダンスを計算することを特徴とする請求項１乃至１３のいずれか一項に記載の半導体集積回路のノイズ耐性評価方法。 In order to evaluate the frequency dependence of impedance, in the fifth step, the noise frequency setting unit changes the frequency of noise to be set within a predetermined frequency range, and the path impedance calculation unit is configured to connect the control node and the noise. noise immunity evaluation method of a semiconductor integrated circuit according to any one of claims 1 to 13, characterized in that to calculate the impedance of the path between the injection node. 前記第７のステップにおいてノイズ耐性無しと判定された前記制御ノードと前記ノイズ注入ノードの組み合わせについて、
ノイズ対策回路作成部が、前記制御ノードと交流的に０電位に設定されたＡＣ接地ノード間に、所定のインピーダンスのノイズ対策素子を挿入することを特徴とする請求項１４に記載の半導体集積回路のノイズ耐性評価方法。 About the combination of the control node and the noise injection node determined to have no noise tolerance in the seventh step,
15. The semiconductor integrated circuit according to claim 14 , wherein the noise countermeasure circuit creation unit inserts a noise countermeasure element having a predetermined impedance between the control node and an AC ground node that is set to zero potential in an alternating manner. Noise tolerance evaluation method. 前記第７のステップにおいてノイズ耐性無しと判定された前記制御ノードと前記ノイズ注入ノードの組み合わせについて、前記経路のインピーダンスが周波数に反比例する容量性である場合、
前記ノイズ対策回路作成部は、前記置き換え前のトランジスタについて、前記制御ノードと前記ＡＣ接地ノード間の対地インピーダンスを計算し、
前記ノイズ対策素子として、前記対地インピーダンスの最小値より小さなインピーダンスの容量を、前記制御ノードと前記ＡＣ接地ノードの間に挿入することを特徴とする請求項１５に記載の半導体集積回路のノイズ耐性評価方法。 For the combination of the control node and the noise injection node determined to have no noise tolerance in the seventh step, when the impedance of the path is capacitive that is inversely proportional to the frequency,
The noise countermeasure circuit creation unit calculates a ground impedance between the control node and the AC ground node for the transistor before replacement,
16. The noise resistance evaluation of a semiconductor integrated circuit according to claim 15, wherein a capacitor having an impedance smaller than the minimum value of the ground impedance is inserted between the control node and the AC ground node as the noise countermeasure element. Method. 前記置き換え前のトランジスタについて計算する対地インピーダンスが、前記置き換え後における前記制御ノードとＡＣ接地ノード間のネット経路の合成インピーダンスであることを特徴とする請求項１６に記載の半導体集積回路のノイズ耐性評価方法。   17. The noise tolerance evaluation of a semiconductor integrated circuit according to claim 16, wherein the ground impedance calculated for the transistor before replacement is a combined impedance of a net path between the control node and the AC ground node after the replacement. Method. 前記第７のステップにおいてノイズ耐性無しと判定された前記制御ノードと前記ノイズ注入ノードの組み合わせについて、前記経路のインピーダンスが周波数に依存しない抵抗性、または周波数に比例して増大する誘導性である場合、
前記ノイズ対策回路作成部は、前記ノイズ対策素子として、抵抗およびインダクタンスの少なくとも一方を前記制御ノードの前段に直列に挿入すると共に、容量を前記制御ノードと前記ＡＣ接地ノード間に挿入し、前記抵抗およびインダクタンスの少なくとも一方と前記容量とで、ローパスフィルタを構成することを特徴とする請求項１５に記載の半導体集積回路のノイズ耐性評価方法。 When the combination of the control node and the noise injection node determined to have no noise tolerance in the seventh step is a frequency-independent resistance or an inductivity that increases in proportion to the frequency ,
The noise countermeasure circuit creation unit inserts at least one of a resistor and an inductance in series before the control node as the noise countermeasure element, and inserts a capacitor between the control node and the AC ground node, 16. The method for evaluating noise resistance of a semiconductor integrated circuit according to claim 15, wherein at least one of the inductance and the capacitance constitute a low-pass filter. 半導体集積回路のノイズ耐性評価装置であって、
前記半導体集積回路の回路図から得られる回路情報を基にして、回路ネットリストを作成する回路ネットリスト作成部と、
能動素子から受動素子回路への置換情報を基にして、前記回路ネットリストにある能動素子を高周波的に等価な受動素子回路に置き換えて、置換回路ネットリストを作成する置換回路ネットリスト作成部と、
前記置換回路ネットリストから、前記置き換え前のトランジスタの制御端子に該当する制御ノードを抽出する制御ノード抽出部と、
前記置換回路ネットリストから所定のノードを選択して、ノイズ注入ノードを設定するノイズ注入ノード設定部と、
所定周波数のノイズを設定するノイズ周波数設定部と、
前記置換回路ネットリストにおいて、互いに異なる前記制御ノードと前記ノイズ注入ノード間の経路のインピーダンスを計算する経路インピーダンス計算部と、
前記制御ノード、前記ノイズ注入ノードおよび前記経路の各組み合わせにおける前記インピーダンスのリストを作成するインピーダンスリスト作成部と、
前記リストにおける前記インピーダンスの最小値から、前記半導体集積回路のノイズ耐性を判定するノイズ耐性判定部とを有してなることを特徴とする半導体集積回路のノイズ耐性評価装置。 A noise immunity evaluation apparatus of semi-conductor integrated circuit,
Based on the circuit information obtained from the circuit diagram of the semiconductor integrated circuit, a circuit netlist creation unit that creates a circuitry netlist,
Based on replacement information to the passive element circuit from the active element, the circuit active elements in the net list replacing the high-frequency equivalent passive element circuit, replacing circuit creating a location circuit netlist netlist generation unit When,
From the substitution circuit netlist, a control node extracting unit that extracts a control node corresponding to a control terminal of the replacement before the transistor,
And selecting a predetermined node from the substitution circuit netlist, and the noise injection node setting unit for setting a noise injection node,
And the noise frequency setting unit which sets the noise of Jo Tokoro frequency,
In said replacement circuit netlist, and route the impedance calculation unit for calculating the impedance of the route between different said control node and said noise injection node,
An impedance list creation unit for creating a list of the impedances in each combination of the control node, the noise injection node, and the path;
A noise tolerance evaluation apparatus for a semiconductor integrated circuit, comprising: a noise tolerance determination unit that determines noise tolerance of the semiconductor integrated circuit from the minimum value of the impedance in the list. 前記半導体集積回路のレイアウト図から得られるレイアウト情報を基にして、該レイアウト情報から寄生素子を抽出する寄生素子抽出部を有してなり、
前記回路ネットリスト作成部において、前記寄生素子を含めた前記回路ネットリストを作成することを特徴とする請求項１９に記載の半導体集積回路のノイズ耐性評価装置。 Based on layout information obtained from the layout diagram of the semiconductor integrated circuit, a parasitic element extraction unit that extracts a parasitic element from the layout information,
20. The noise immunity evaluation apparatus for a semiconductor integrated circuit according to claim 19, wherein the circuit net list creation unit creates the circuit net list including the parasitic elements. 前記ノイズ耐性判定部においてノイズ耐性無しと判定された前記制御ノードと前記ノイズ注入ノードの組み合わせについて、
ノイズ対策回路制約情報を基にして、前記制御ノードと交流的に０電位に設定されたＡＣ接地ノード間に、所定のインピーダンスのノイズ対策素子を挿入するノイズ対策回路作成部を有してなることを特徴とする請求項１９または２０に記載の半導体集積回路のノイズ耐性評価装置。 About the combination of the control node and the noise injection node determined to have no noise tolerance in the noise tolerance determination unit,
A noise countermeasure circuit creation unit for inserting a noise countermeasure element having a predetermined impedance between the control node and an AC ground node that is set to 0 potential in an alternating manner based on the noise countermeasure circuit constraint information. 21. The apparatus for evaluating noise tolerance of a semiconductor integrated circuit according to claim 19 or 20.
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