JP5564551B2 - 半導体装置及び電子機器 - Google Patents
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Description
上に作製されたトランジスタを有するアクティブマトリクス型半導体装置の駆動方法に関
する。
る一つまたは複数のトランジスタが設けられる。光電変換素子としては、PN型のフォト
ダイオードが用いられる場合が多い。その他には、PIN型のフォトダイオード、アバラ
ンシェ型ダイオード、npn埋め込み型ダイオード、ショットキー型ダイオード、フォト
トランジスタ、X線用のフォトコンダクタ、及び赤外線用のセンサなどがある。
る。CMOS型の半導体装置は、増幅用回路を搭載していないものはパッシブ型、増幅用
回路を搭載しているものはアクティブ型に分類される。増幅用回路は、光電変換素子が読
み取った被写体の画像信号を増幅したりする機能を有しているため、ノイズなどの影響を
受けにくく、増幅用回路が搭載されたアクティブ型のCMOS型半導体装置は多く採用さ
れている。
の高い増幅用回路の入力端子を接続している。そのため、被写体の情報を読み取る領域を
劣化させることがなく、何回でも該被写体の情報を読み取ることが可能である。これを一
般的に非破壊読み出しとよぶ。
ミックレンジ(明暗比)を拡大する方法が研究されている。一例として挙げると、“O.Ya
did-Pecht et. al., Proc. SPIE,vol.2654,pp82-92,1996”にて報告されているように、
ソース信号線駆動回路を画素部の上下に一つずつ配置して、蓄積時間の異なる信号をそれ
ぞれに出力する方法が研究されている。また他の例としては、“ISSCC99:p308:A 640x512
CMOS Image Sensor with Ultra Wide Dynamic Range Floating-Point Pixel-Level ADC
”にて報告されているように、蓄積時間をT、2T、4T、・・・、(2K)×T(ここでT
はフレーム期間を示す)のように2のべき乗で変化させて読み取る方法が研究されている
。
から、画素から信号を出力する時までの期間を指す。光電変換素子の受光部に光を照射し
、信号を蓄積している時間のことでもあり、露光時間ともよばれる時間のことを指す。
は、画素部104、画素部104の周辺に配置されたソース信号線駆動回路101、ゲー
ト信号線駆動回路102、リセット信号線駆動回路103を有している。ソース信号線駆
動回路101は、バイアス用回路101a、サンプルホールド回路101b、信号出力線
駆動回路101c、最終出力増幅用回路101dを有する。
なお本明細書において、画素部104には、x列(縦)×y行(横)個の画素100がマ
トリクス状に設けられているとする。
力線(S1〜Sx)のいずれか1つと、電源線(VB1〜VBx)のいずれか1つと、ゲ
ート信号線(G1〜Gy)のいずれか1つと、リセット信号線(R1〜Ry)のいずれか
1つとを有している。また、画素100は、スイッチング用トランジスタ112と、増幅
用トランジスタ113と、リセット用トランジスタ114と、光電変換素子111とを有
している。
1は、被写体から反射した光が照射されることによって、その電位を変化させる。
接続されたスイッチング用トランジスタ112がオン状態になり、光電変換素子111の
電位に応じた信号が、スイッチング用トランジスタ112を介して信号出力線(Sj)に
出力される。そして、信号出力線(Sj)に出力された信号は、ソース信号線駆動回路1
01に送られる。
る。図15において、横軸は時間の経過を示す。なお本明細書において、リセット信号線
R(R1〜Ryのうちのいずれか一つ)にリセット信号が印加されてから、再びリセット
信号が印加されるまでの期間を1フレーム期間(F)
とする。また本明細書において、リセット信号線Rに信号を印加して、次の行のリセット
信号線Rに信号を印加する期間を水平走査期間(P)とする。
るリセット信号によってリセット信号線(R1)が選択される。なお本明細書において、
リセット信号線が選択されるとは、該リセット信号線に接続されている全てのリセット用
トランジスタ114がオンの状態になることを意味する。つまりここでは、リセット信号
線(R1)に接続されている全ての画素(1行目の画素)のリセット用トランジスタ11
4がオンの状態になる。そうすると、1行目の光電変換素子111が初期化される。
が選択される。そして、リセット信号線(R2)に接続されている全ての画素のリセット
用トランジスタ114がオンの状態になり、2行目の画素が有する光電変換素子111が
初期化される。
、選択されたリセット信号線Rに接続された画素100が有する光電変換素子111が初
期化される。
ット信号線(R1)にリセット信号が入力されてから、6個の水平走査期間(6×P)が
経過すると、ゲート信号線駆動回路102からゲート信号線(G1)に入力されるゲート
信号によって、ゲート信号線(G1)が選択される。
そうすると、ゲート信号線(G1)に接続されたスイッチング用トランジスタ112がオ
ンの状態となり、1行目の画素100により信号が信号出力線(S1〜Sx)に出力され
る。なお、この場合における画素100により出力された信号の蓄積時間(L)は、6個
の水平走査期間(6×P)である。
ゲート信号によって、2行目のゲート信号線(G2)が選択される。そうすると、ゲート
信号線(G2)に接続されたスイッチング用トランジスタ112がオンの状態となり、2
行目の画素100により信号が信号出力線(S1〜Sx)に出力される。この場合におけ
る画素100により出力された信号の蓄積時間(L)は、6個の水平走査期間(6×P)
である。
そして、選択されたゲート信号線(G1〜Gy)に接続された画素100の信号が信号出
力線(S1〜Sx)に出力される。図15から分かるように、本駆動方法を用いると、画
素100により出力された画素100の信号の蓄積時間(L)
は、全て同じであり、6個の水平走査期間(6×P)となっている。
ミングと、リセット信号線(R1〜Ry)に出力されるリセット信号のタイミングと、i
行j列目の画素100に設けられた光電変換素子111の電位との関係について説明する
。
ット信号によってリセット信号線(Ri)が選択される。そうするとリセット信号線(R
i)に接続されている全ての画素100(i行目の画素100)のリセット用トランジス
タ114がオンの状態になる。そうすると、i行目の画素100が有する光電変換素子1
11が初期化される。
光強度に応じた電荷が光電変換素子111に発生する。そして、リセット動作により光電
変換素子111に充電された電荷が、徐々に放電され、光電変換素子111のnチャネル
型端子の電位が低くなってくる。
れる量が多いため、光電変換素子111のnチャネル型端子の電位は低くなる。一方、光
電変換素子111に暗い光が照射されている場合は、放電される量が少なく、光電変換素
子111のnチャネル型端子の電位は、明るい光が照射されている場合に比べると、あま
り低くなっていない。
間(6×P)が経過すると、ゲート信号線駆動回路102からj行目のゲート信号線(G
i)に入力されるゲート信号によって、ゲート信号線(Gi)
が選択される。そうすると、ゲート信号線(Gi)に接続されたスイッチング用トランジ
スタ112がオンの状態となり、光電変換素子111のnチャネル型端子の電位を信号と
して読み出す。この信号は、光電変換素子111に照射された光の強度に比例している。
電位が低くなってくるが、その電位が電源基準線121の電位まで低くなると、電位は変
化しなくなる。このような状況を飽和と呼ぶ。
を蓄積している。よって、蓄積時間が異なると、たとえ同じ光強度の光であっても、光に
よって生成される電荷の総量が異なるため、信号値も異なる。
例えば、強い光が光電変換素子111に照射された場合は、短い蓄積時間で飽和してしま
う。また、弱い光が光電変換素子111に照射された場合であっても、蓄積時間が長いと
、いずれは飽和状態に達する。つまり信号は、光電変換素子111に照射される光の強さ
と蓄積時間との積によって決定する。
111の電位は、リセット信号が入力された時点に比べて少し低下しているが、まだ飽和
状態には及ばない。
合には、画素100から出力される信号を正確に読み取ることが出来ない。そのため、明
るい光が照射された光電変換素子111を有する画素100の信号を読み取る際の蓄積時
間はもう少し短い方が好ましい。
6個の水平走査期間(6×P)となっており、言い換えると、画素100から出力される
信号は、全て同じ蓄積時間でしか出力出来なかった。
が飽和状態になることがあり、被写体の情報を正確に読み取ることが出来なかった。また
画素100に照射される光強度が弱い場合には、光電変換素子111の電位の変化が微弱
であるため、画素100から出力される信号にあまり違いがなく、被写体の情報を正確に
読み取ることが出来なかった。
た方法を用いた場合、画素から出力される信号の蓄積時間は、2種類のみであった。しか
も、駆動回路を画素部の上下に一つずつ配置しているため、駆動回路部が大型化してしま
うという欠点もあった。
Floating-Point Pixel-Level ADC”にて報告された方法を用いた場合、画素から出力さ
れる信号の蓄積時間をT、2T、4T、・・・、(2K)×Tのように変化させている。その
結果、kが増加すると、読み取り時間がとても長くなってしまうという欠点が存在した。
例えばk=3の場合(ダイナミックレンジを8倍にする場合)には、通常の読み取り時間
に比べて8倍の読み取り時間が必要となっていた。
7を用いて本発明の駆動方法について説明する。
よるゲート信号線Ga、G(a+1)に印加される信号のタイミングチャートと、本願の
駆動方法によるゲート信号線(Ga〜G(a+1))、ゲート信号線(Gb〜G(b+2
))、ゲート信号線(Gc〜G(c+2))とに印加される信号のタイミングチャートを
示す。なお、a、b、cはともに自然数とする。
(G1〜Gy)のいずれか一本が選択される。つまり、1フレーム期間には、y回(ゲー
ト信号線(G1〜Gy)の本数と同じ数)の垂直走査が行われていた。
)のいずれか3本が選択され、1フレーム期間に(3×y)回の垂直走査を行う。なお1
水平走査期間(P)に3本のゲート信号線(G1〜Gy)を同時に選択すると、同じ信号
出力線(S1〜Sx)に接続している画素のうちの3つの画素から出力される信号が、同
じ信号出力線(S1〜Sx)に出力されるため、信号が混ざってしまう。そのため、本発
明では水平走査期間(P)を3つに分割する。そしてそれぞれを第1サブ水平走査期間、
第2サブ水平走査期間、第3サブ水平走査期間とする。そしてそれぞれのサブ水平走査期
間において、ゲート信号線(G1〜Gy)のいずれか一本を選択する。そうすると、信号
出力線(S1〜Sx)に画素から出力される信号が混ざることなく、1水平走査期間(P
)中に最大で3本のゲート信号線(G1〜Gy)を選択することが出来る。
れず、水平走査期間(P)は設計者の任意の数に分割することが出来る。
1〜Gyのうちのいずれか一つ)に印加される信号を第1サブゲート信号とし、第2サブ
水平走査期間において、ゲート信号線駆動回路から、ゲート信号線Gに印加される信号を
第2サブゲート信号とする。また、第3サブ水平走査期間において、ゲート信号線駆動回
路から、ゲート信号線Gに印加される信号を第3サブゲート信号とする。
いて、a行目のゲート信号線(Ga)が選択され、第2サブ水平走査期間において、b行
目のゲート信号線(Gb)が選択され、第3サブ水平走査期間において、c行目のゲート
信号線(Gc)が選択される。
1)行目のゲート信号線(Ga)が選択され、第2サブ水平走査期間において、(b+1
)行目のゲート信号線(Gb)が選択され、第3サブ水平走査期間において、(c+1)
行目のゲート信号線(Gc)が選択される。
2サブ水平走査期間、および第3サブ水平走査期間のそれぞれの期間において選択される
。言い換えると、全てのゲート信号線(G1〜Gy)に順に第1サブゲート信号、第2サ
ブゲート信号、および第3サブゲート信号を印加させる。本発明では、ゲート信号線(G
1〜Gy)に、第1サブゲート信号、第2サブゲート信号、および第3サブゲート信号が
印加されるタイミングを変化させる。その結果、光電変換素子を有する画素からは、複数
の信号が出力され、さらにその複数の信号の蓄積時間はそれぞれ異なる。
、1フレーム期間内において、(n×y)回の水平走査を行うことが出来るため、読み取
り時間が長くなってしまうことを防ぐことが出来る。またそれぞれの画素からは、n個の
信号を出力することが出来、さらに複数の信号の蓄積時間はそれぞれ異なる。そのため、
画素100に照射された光強度に適した信号を選択することが可能となる。
において、同じ画素から複数の信号を出力することが出来るため、読み取り時間が長くな
ってしまうことを防ぐことが出来、さらにダイナミックレンジを拡大することが出来る。
なお水平走査期間(P)は、任意の数に分割できるため、蓄積時間が異なる信号を出力す
ることは容易に実現出来る。
本発明の駆動方法は、光電変換素子を有するどのような半導体装置にも適用される。図
3、図4には、本発明が適用される半導体装置の一例を示す。
動回路101、ゲート信号線駆動回路102、リセット信号線駆動回路103を有してい
る。ソース信号線駆動回路101は、バイアス用回路101a、サンプルホールド回路1
01b、信号出力線駆動回路101c、及び最終出力増幅用回路101dを有する。
ールド回路101b、信号出力線駆動回路101c、及び最終出力増幅用回路101dが
設けられた例を示したが、本発明はこれに限定されない。ソース信号線駆動回路101に
ついては、実施例において詳しく説明する。
なお本明細書において、画素部104には、x列(縦)×y行(横)個の画素100がマ
トリクス状に設けられているとする。
力線(S1〜Sx)のいずれか1つと、電源線(VB1〜VBx)のいずれか1つと、ゲ
ート信号線(G1〜Gy)のいずれか1つと、リセット信号線(R1〜Ry)のいずれか
1つとを有している。また、画素100は、スイッチング用トランジスタ112と、増幅
用トランジスタ113と、リセット用トランジスタ114と、光電変換素子111とを有
している。
端子とpチャネル型端子の間に設けられている光電変換層を有している。pチャネル型端
子及びnチャネル型端子の一方は、電源基準線121に接続されており、もう一方は増幅
用トランジスタ113のゲート電極に接続されている。
ている。そしてスイッチング用トランジスタ112のソース領域及びドレイン領域は、一
方は増幅用トランジスタ113のソース領域に接続されており、もう一方は信号出力線(
Sj)に接続されている。スイッチング用トランジスタ112は、光電変換素子111の
信号を出力するときのスイッチング素子として機能するトランジスタである。
して増幅用トランジスタ113のソース領域はスイッチング用トランジスタ112のソー
ス領域又はドレイン領域に接続されている。増幅用トランジスタ113は、画素部104
の下部に設けられたバイアス用トランジスタ(図示せず)とソースフォロワ回路を形成す
る。そのため、増幅用トランジスタ113とバイアス用トランジスタの極性は同じである
方がよい。
いる。リセット用トランジスタ114のソース領域とドレイン領域は、一方は電源線(V
Bj)に接続されており、もう一方は、光電変換素子111及び増幅用トランジスタ11
3のゲート電極に接続されている。リセット用トランジスタ114は、光電変換素子11
1を初期化(リセット)するための素子(スイッチング素子)として機能するトランジス
タである。
。例えば、図4に示す画素100に、1つのトランジスタ(転送用トランジスタ)を追加
してもよく、そのような構成を有する半導体装置に本発明を適用することも出来る。また
光電変換素子111として、フォトダイオードやフォトゲートなどを用いてもよい。つま
り、画素100はどのような構成でもよく、画素100が有するトランジスタやコンデン
サの数、及びそれらの接続の構成は特に限定されない。また、画素100の構成に応じて
、ゲート信号線駆動回路102、リセット信号線駆動回路103などの駆動回路の数を変
化させてもよく、半導体装置に設けられる駆動回路の数は特に限定されない。
、図2を用いて説明する。
ゲート信号線(G1〜Gy)とに印加される信号のタイミングチャートを示す。なお本実
施例においては、yは14とするが、本発明はこれに限定されず、リセット信号線(R1
〜Ry)とゲート信号線(G1〜Gy)の数(yの値)は設計者が任意に定めることがで
きる。
ット信号が印加されてから、再びリセット信号が印加されるまでの期間を1フレーム期間
(F)とする。また本明細書において、リセット信号線Rに信号を印加して、次の列のリ
セット信号線Rに信号を印加する期間を水平走査期間(P)とする。そして、水平走査期
間(P)を3つに分割した期間をそれぞれ第1サブ水平走査期間、第2サブ水平走査期間
、第3サブ水平走査期間とする。
G(G1〜Gyのうちのいずれか一つ)に印加される信号を第1サブゲート信号とし、第
2サブ水平走査期間において、ゲート信号線駆動回路102から、ゲート信号線Gに印加
される信号を第2サブゲート信号とする。また、第3サブ水平走査期間において、ゲート
信号線駆動回路102から、ゲート信号線Gに印加される信号を第3サブゲート信号とす
る。
るリセット信号によってリセット信号線(R1)が選択される。そうすると、リセット信
号線(R1)に接続されている全ての画素(1行目の画素)のリセット用トランジスタ1
14がオンの状態になり、1行目の画素100が有する光電変換素子111が初期化され
る。
が選択される。そして、リセット信号線(R2)に接続されている全ての画素100のリ
セット用トランジスタ114がオンの状態になり、2行目の画素100が有する光電変換
素子111が初期化される。
、選択されたリセット信号線Rに接続された画素100が有する光電変換素子111が初
期化される。
明する。
間(3×P)が経過すると、ゲート信号線駆動回路102から1行目のゲート信号線(G
1)に入力される第1サブゲート信号によって、ゲート信号線(G1)が選択される。そ
うすると、ゲート信号線(G1)に接続されたスイッチング用トランジスタ112がオン
の状態となり、1行目の画素100により信号が信号出力線(S1〜Sx)に出力される
。なお、この場合における画素100により出力された信号の蓄積時間(L)は、3個の
水平走査期間(3×P)である。
に入力される第2サブゲート信号によって、ゲート信号線(G12)が選択される。そう
すると、ゲート信号線(G12)に接続されたスイッチング用トランジスタ112がオン
の状態となり、12行目の画素100により信号が信号出力線(S1〜Sx)に出力され
る。
(図示せず)に入力される第3サブゲート信号によって、ゲート信号線(Gb)が選択さ
れる。そうすると、ゲート信号線(Gb)に接続されたスイッチング用トランジスタ11
2がオンの状態となり、b行目の画素100により信号が信号出力線(S1〜Sx)に出
力される。
走査期間において出力され、第2サブゲート信号は12行目のゲート信号線(G12)に
第2サブ水平走査期間において出力され、第3サブゲート信号はb行目のゲート信号線(
Gb)に第3サブ水平走査期間において出力される。
そして、第1サブ水平走査期間、第2サブ水平走査期間、及び第3サブ水平走査期間を合
わせた期間が1水平走査期間(P)となる。
間(4×P)が経過すると、ゲート信号線駆動回路102から2行目のゲート信号線(G
2)に入力される第1サブゲート信号によって、ゲート信号線(G2)が選択される。そ
うすると、ゲート信号線(G2)に接続されたスイッチング用トランジスタ112がオン
の状態となり、2行目の画素100により信号が信号出力線(S1〜Sx)に出力される
。なお、この場合における2行目の画素100により出力された信号の蓄積時間(L)は
、3個の水平走査期間(3×P)である。
に入力される第2サブゲート信号によって、ゲート信号線(G13)が選択される。そう
すると、ゲート信号線(G13)に接続されたスイッチング用トランジスタ112がオン
の状態となり、13行目の画素100により信号が信号出力線(S1〜Sx)に出力され
る。
3サブゲート信号によって、ゲート信号線(G7)が選択される。そうすると、ゲート信
号線(G7)に接続されたスイッチング用トランジスタ112がオンの状態となり、7行
目の画素100により信号が信号出力線(S1〜Sx)に出力される。
走査期間において出力され、第2サブゲート信号は13行目のゲート信号線(G13)に
第2サブ水平走査期間において出力され、第3サブゲート信号は7行目のゲート信号線(
G7)に第3サブ水平走査期間において出力される。
間(6×P)が経過すると、ゲート信号線駆動回路102からゲート信号線(G1)に入
力される第2サブゲート信号によって、ゲート信号線(G1)
が選択される。そうすると、ゲート信号線(G1)に接続されたスイッチング用トランジ
スタ112がオンの状態となり、1行目の画素100により出力された信号が信号出力線
(S1〜Sx)に出力される。この場合における画素100により出力された信号の蓄積
時間(L)は、6個の水平走査期間(6×P)である。
第3サブゲート信号によって、ゲート信号線(G9)が選択される。そうすると、ゲート
信号線(G9)に接続されたスイッチング用トランジスタ112がオンの状態となり、9
行目の画素100により信号が信号出力線(S1〜Sx)に出力される。
期間(12×P)が経過すると、ゲート信号線駆動回路102からゲート信号線(G1)
に入力される第3サブゲート信号によって、ゲート信号線(G1)が選択される。そうす
ると、ゲート信号線(G1)に接続されたスイッチング用トランジスタ112がオンの状
態となり、1行目の画素100により信号が信号出力線(S1〜Sx)に出力される。こ
の場合における画素100により出力された信号の蓄積時間(L)は、12個の水平走査
期間(12×P)である。
れか一つに第1サブゲート信号が入力され、第2サブ水平走査期間において、ゲート信号
線(G1〜Gy)のいずれか一つに第2サブゲート信号が入力され、第3サブ水平走査期
間において、ゲート信号線(G1〜Gy)のいずれか一つに第3サブゲート信号が入力さ
れるという動作が繰り返される。このとき、ある水平走査期間において、第1サブゲート
信号が入力されるゲート信号線(G1〜Gy)、第2サブゲート信号が入力されるゲート
信号線(G1〜Gy)、および第3サブゲート信号が入力されるゲート信号線(G1〜G
y)はそれぞれ異なる。
平走査期間、及び第3サブ水平走査期間においてそれぞれ選択される。
その結果、全てのゲート信号線(G1〜Gy)に第1サブゲート信号、第2サブゲート信
号、及び第3サブゲート信号がそれぞれ入力される。
セット信号線(R1)に入力されるリセット信号によってリセット信号線(R1)が選択
される。そして、図1に示すような上述した動作を繰り返す。
(G1〜Gy)に第1サブゲート信号が入力されるまでの期間(本実施の形態では3×P
)、第2サブゲート信号が入力されるまでの期間(本実施の形態では6×P)、第3サブ
ゲート信号が入力されるまでの期間(本実施の形態では12×P)はそれぞれ異なる。そ
の結果、画素100により3個の信号を出力することができ、さらにその3個の信号の蓄
積時間は異なっている。
の期間にのみ出力され、第2サブゲート信号は第2サブ水平走査期間の期間にのみ出力さ
れ、第3サブゲート信号は第3サブ水平走査期間の期間にのみ出力される。そのため、例
えばリセット信号線(R1)にリセット信号が入力されてから、6個の水平走査期間(6
×P)が経過した後に画素100により出力された信号の蓄積時間(L)は、正確には6
個の水平走査期間(6×P)と、1個のサブ水平走査期間とを足した期間となる。しかし
、サブ水平走査期間は蓄積時間(L)と比較すると十分小さいため、本明細書において、
上記のような場合における蓄積時間(L)は、6個の水平走査期間(6×P)と見なすこ
とにする。
限定されない。水平走査期間(P)は設計者が任意の数に分割することができる。
つになるように信号を出力したが、本発明はこれに限定されない。例えば蓄積時間(L)
を2倍ずつになるように信号を出力するようにしてもよいし、10倍ずつになるように信
号を出力するようにしてもよい。
次いで、図2を用いて第1サブゲート信号、第2サブゲート信号、第3サブゲート信号
がゲート信号線(G1〜Gy)に出力されるタイミングと、リセット信号がリセット信号
線(R1〜Ry)に出力されるタイミングと、光電変換素子111の電位との関係につい
て説明する。なお本実施の形態においては、一例として、i行j列目に設けられた画素1
00について説明する。
に入力されるリセット信号によってリセット信号線(Ri)が選択される。そうするとリ
セット信号線(Ri)に接続されている全ての画素(i行目の画素)のリセット用トラン
ジスタ114がオンの状態になる。そうすると、i行目の画素が有する光電変換素子11
1が初期化される。
間(3×P)が経過すると、ゲート信号線駆動回路102からi行目のゲート信号線(G
i)に入力される第1サブゲート信号によって、ゲート信号線(Gi)が選択される。そ
うすると、ゲート信号線(Gi)に接続されたスイッチング用トランジスタ112がオン
の状態となり、光電変換素子111のnチャネル型端子の電位を信号として読み出す。こ
の信号は、光電変換素子111に照射された光の強度に比例している。
間(6×P)が経過すると、ゲート信号線駆動回路102からi行目のゲート信号線(G
i)に入力される第2サブゲート信号によってゲート信号線(Gi)が選択される。そう
すると、ゲート信号線(Gi)に接続されたスイッチング用トランジスタ112がオンの
状態となり、光電変換素子111のnチャネル型端子の電位を信号として読み出す。
期間(12×P)が経過すると、ゲート信号線駆動回路102からi行目のゲート信号線
(Gi)に入力される第3サブゲート信号によってゲート信号線(Gi)が選択される。
そうすると、ゲート信号線(Gi)に接続されたスイッチング用トランジスタ112がオ
ンの状態となり、光電変換素子111のnチャネル型端子の電位を信号として読み出す。
+1)行目のリセット信号線(R(i+1))に入力されるリセット信号によってリセッ
ト信号線(R(i+1))が選択される。そして、再びリセット用トランジスタ114を
オンの状態にして光電変換素子111をリセットし、上述の動作を繰り返していく。
複数の信号の蓄積時間はそれぞれ異なっている。図2では、実線で示す光電変換素子11
1の電位は暗い光が照射された場合であり、点線で示す光電変換素子111の電位は明る
い光が照射された場合を示している。
変換素子111の電位と、暗い光が照射された光電変換素子111の電位には大きな差は
ない。
子111は既に飽和状態に近くなっている。それに対して、暗い光が照射された光電変換
素子111の電位は、第1サブゲート信号が入力された時点に比べて少し低下しているが
、まだ飽和状態には及ばない。
11は既に飽和状態にある。一方、暗い光が照射された光電変換素子111の電位は飽和
状態に近くなっている。
る光の強さ(光電変換素子111の電位)と蓄積時間との積によって決定することは上述
した。つまり、暗い光が照射された光電変換素子111を有する画素100の信号は、第
3サブゲート信号が入力された時点の光電変換素子111の電位と、蓄積時間(12×P
)との積によって決定されることが好ましい。これは第1サブゲート信号が入力された時
点、第2サブゲート信号が入力された時点では、未だ飽和状態には及ばないためある。
ゲート信号が入力された時点の光電変換素子111の電位と蓄積時間(6×P)との積に
よって決定されることが好ましい。これは第1サブゲート信号が入力された時点では、飽
和状態には及ばない状態であり、一方第3サブゲート信号が入力された時点では、既に飽
和状態になっているためである。
力することができ、さらにその複数の信号はそれぞれ蓄積時間が異なっている。そのため
、その複数の信号から、画素に照射された光強度に適した信号を選択することが出来る。
ース信号線駆動回路101は、バイアス用回路101a、サンプルホールド回路101b
、信号出力用駆動回路101c、最終出力増幅用回路101dを有している。なお、本発
明はこれに限定されず、ソース信号線駆動回路101には、アナログ・デジタル信号変換
回路や雑音低減回路などを設けてもよい。
、ソースフォロワ回路を形成する。サンプルホールド回路101bは、信号をいったん保
存したり、アナログ・デジタル変換を行ったり、雑音を低減する回路を有する。また、信
号出力用駆動回路101cは、一時的に保存されていた信号を、順に出力していくための
信号を出力する回路を有する。そして、最終出力増幅用回路101dは、サンプルホール
ド回路101bと信号出力用駆動回路101cにより出力された信号を増幅する回路を有
する。なお、最終出力増幅用回路101dは、信号を増幅する必要のない場合には設けな
くてもよい。
101cのj列目周辺部分101eの回路図を図5に示す。なお、本実施例では、全ての
トランジスタがnチャネル型トランジスタとするが、本発明はこれに限定されず、トラン
ジスタはnチャネル型でもpチャネル型でもどちらでもよい。
バイアス用トランジスタ210aは、各画素の増幅用トランジスタと同じ極性を有し、ソ
ースフォロワ回路を形成する。バイアス用トランジスタ210aのゲート電極は、バイア
ス信号線200に接続されている。バイアス用トランジスタ210aのソース領域とドレ
イン領域は、一方は信号出力線(Sj)に接続されており、もう一方は電源基準線210
bに接続されている。なお本実施例では、nチャネル型トランジスタをバイアス用トラン
ジスタ210aに用いた場合を示したが、本発明はこれに限定されない。例えば、pチャ
ネル型トランジスタをバイアス用トランジスタ210aと増幅用トランジスタに用いるこ
ともできるが、その場合には、バイアス用トランジスタ210aは電源基準線ではなく電
源線に接続される。
電用トランジスタ214a、215a、216aと、出力用トランジスタ217、218
、219とを有する。転送用トランジスタ211、212、213のゲート電極は、それ
ぞれ転送用信号線201、202、203に接続されている。
号出力線(Sj)に接続され、もう一方は放電用トランジスタ214a、215a、21
6aのソース領域及びドレイン領域の一方に接続されている。
転送用トランジスタ211、212、213がオン状態になると、信号出力線(Sj)の
電位がコンデンサ214b、215b、216bに保持される。
213に用いた場合を示したが、本発明はこれに限定されない。例えば、pチャネル型ト
ランジスタとnチャネル型トランジスタを並列に接続して、それらのトランジスタを転送
用トランジスタとして用いてもよい。
源基準線214cに接続されている。放電用トランジスタ214aのゲート電極は、放電
用信号線204に接続されている。
源基準線215cに接続されている。放電用トランジスタ215aのゲート電極は、放電
用信号線205に接続されている。
源基準線216cに接続されている。放電用トランジスタ216aのゲート電極は、放電
用信号線206に接続されている。
た信号が一時的に保持される。また放電用トランジスタ214a、215a、216aが
オン状態になることによって、コンデンサ214b、215b、216bの電荷を電源基
準線214c、215c放電して初期化させる。
、第1サブゲート信号が入力された画素100から出力された信号が一時的に保持される
とする。またコンデンサ215bには、第2サブゲート信号が入力された画素100から
出力された信号が一時的に保持され、コンデンサ216bには第3サブゲート信号が入力
された画素100から出力された信号が一時的に保持されるとする。
ース領域とドレイン領域は、一方はコンデンサ214bに接続され、他方は最終出力用ト
ランジスタ220のソース領域とドレイン領域の一方に接続されている。また出力用トラ
ンジスタ217のゲート電極は、出力用信号線207に接続されている。
に接続され、他方は最終出力用トランジスタ220のソース領域とドレイン領域の一方に
接続されている。また出力用トランジスタ218のゲート電極は、出力用信号線208に
接続されている。
に接続され、他方は最終出力用トランジスタ220のソース領域とドレイン領域の一方に
接続されている。また、出力用トランジスタ219のゲート電極は、出力用信号線209
に接続されている。
に接続されている。そして最終出力用トランジスタ220のゲート電極は最終選択線(S
Sj)に接続されている。
セット用トランジスタ221aのソース領域とドレイン領域は、一方は電源基準線221
bに接続され、他方は最終出力線222に接続されている。また最終リセット用トランジ
スタ221aのゲート電極は最終リセット線SRjに接続されている。なお最終リセット
用トランジスタ221aがオン状態になることによって、最終出力線222の電位を、電
源基準線221bの電位に初期化させる。
て説明する。図6において、リセット信号線(R1〜Ry)にリセット信号が印加されて
から、再びリセット信号が印加されるまでの期間を1フレーム期間(F)とする。そして
、リセット信号線(R1〜Ry)に信号を印加して、次の列のリセット信号線(R1〜R
y)に信号を印加するまでの期間を水平走査期間(P)とする。水平走査期間(P)は、
第1サブ水平走査期間、第2サブ水平走査期間、第3サブ水平走査期間の3つに分割され
る。
に接続された転送用トランジスタ211がオンの状態になる。そうすると、第1サブゲー
ト信号が入力された画素100から出力された信号がコンデンサ214bに一時的に保持
される。また同様に、出力用信号線209が選択され、出力用信号線209に接続された
出力用トランジスタ219がオンの状態になる。そうすると、コンデンサ216bに保持
されていた信号が最終出力線222に出力される。
線202に接続された転送用トランジスタ212がオンの状態になる。
そうすると、第2サブゲート信号が入力された画素100から出力された信号がコンデン
サ215bに一時的に保持される。また同様に、出力用信号線207が選択され、出力用
信号線207に接続された出力用トランジスタ217がオンの状態になる。そうすると、
コンデンサ214bに保持されていた信号が最終出力線222に出力される。
線203に接続された転送用トランジスタ213がオンの状態になる。
そうすると、第3サブゲート信号が入力された画素100から出力された信号がコンデン
サ216bに一時的に保持される。また同様に、出力用信号線208が選択され、出力用
信号線208に接続された出力用トランジスタ218がオンの状態になる。そうすると、
コンデンサ215bに保持されていた信号が最終出力線222に出力される。
線(SS1〜SSx)とが交互に選択される。本実施例では、第1サブ水平走査期間にお
いては、コンデンサ216bに保持されていた信号が最終出力線222に出力され、第2
サブ水平走査期間においては、コンデンサ214bに保持されていた信号が最終出力線2
22に出力され、第3サブ水平走査期間においては、コンデンサ216bに保持された信
号が最終出力線222に出力される。
(SS1〜SSx)に印加する信号のタイミングチャートについて説明する。なお本実施
例では、第2サブ水平走査期間を例に挙げて説明する。
される。そして1列目の最終リセット線(SR1)を選択する。そうすると、最終リセッ
ト用トランジスタ221aがオンの状態となり、最終出力線222がある電位値までに初
期化される。そして、1列目の最終選択線(SS1)
を選択され、最終選択用トランジスタ220がオンの状態となる。そうすると、1列目の
コンデンサ214bに一時的に保持されていた信号が最終出力線222に出力される。
タ221aがオンの状態となり、最終出力線222をある電位値までに初期化する。そし
て、2列目の最終選択線(SS2)が選択されると、最終選択用トランジスタ220がオ
ンの状態となる。そうすると、2行目のコンデンサ214bに一時的に保持されていた信
号が最終出力線222に出力される。
、外部へ出力される。
〜SSx)とが交互に選択されていく。そうすると、全ての列のコンデンサ214aに保
持されていた信号が最終出力線222に出力される。
全ての放電用トランジスタ214aがオンの状態になり、放電用トランジスタ214aに
接続された全てのコンデンサ214bが、電源基準線214cの電位まで初期化される。
用信号線204を選択して、コンデンサ214bを初期化した場合を示したが、本発明は
これに限定されない。放電用信号線204を選択するタイミングは特に限定されない。
ンサ215bを初期化する場合には、放電用信号線205を選択し、コンデンサ216b
を初期化する場合には、放電用信号線206を選択する。そうすると、放電用信号線20
4、205、206に接続された放電用トランジスタ214a、215a、216aがそ
れぞれオン状態になり、電源基準線214c、215c、216cの電位まで初期化され
る。
たため、1列に3つのコンデンサを設けた例を示したが、本発明はこれに限定されない。
1列に設けられるコンデンサの数は設計者が自由に決めることが可能である。しかし、1
水平走査期間を複数のサブ水平走査期間に分割する場合には、1水平走査期間に複数行分
の信号が出力される。そのため、信号を保存しておくためのコンデンサは、それぞれの列
で複数個(サブ水平走査期間数)あることが望ましい。
。バイアス用回路101a、サンプルホールド回路101bおよび信号出力線用駆動回路
101cのj列目周辺部分101eの回路図を図7に示す。なお、本実施例では、全ての
トランジスタがnチャネル型トランジスタとするが、本発明はこれに限定されず、トラン
ジスタはnチャネル型でもpチャネル型でもどちらでもよい。
バイアス用トランジスタ310aは、各画素の増幅用トランジスタと同じ極性を有し、ソ
ースフォロワ回路を形成する。バイアス用トランジスタ310aのゲート電極は、バイア
ス信号線300に接続されている。バイアス用トランジスタ310aのソース領域および
ドレイン領域は、一方は信号出力線(Sj)に接続されており、もう一方は電源基準線3
10bに接続されている。
いた場合を示したが、本発明はこれに限定されない。例えば、pチャネル型トランジスタ
をバイアス用トランジスタ310aと増幅用トランジスタに用いることもできるが、その
場合には、バイアス用トランジスタ310aは電源基準線ではなく電源線に接続される。
電用トランジスタ314a、315a、316aと、最終選択用トランジスタ317、3
18、319と、最終リセット用トランジスタ321a、322a、323aとを有する
。
02、303にそれぞれ接続されている。
号出力線(Sj)に接続され、もう一方はコンデンサ314b、315b、316bと放
電用トランジスタ314a、315a、316aのソース領域及びドレイン領域の一方に
接続されている。転送用トランジスタ311、312、313がオン状態になると、信号
出力線(Sj)の電位がコンデンサ314b、315b、316bに転送される。
、313に用いた場合を示したが、本発明はこれに限定されない。例えば、pチャネル型
トランジスタとnチャネル型トランジスタを並列に接続して、それらのトランジスタを転
送用トランジスタとして用いてもよい。
源基準線314cに接続されている。放電用トランジスタ314aのゲート電極は、放電
用信号線305に接続されている。
源基準線315cに接続されている。放電用トランジスタ315aのゲート電極は、放電
用信号線305に接続されている。
源基準線316cに接続されている。放電用トランジスタ316aのゲート電極は、放電
用信号線305に接続されている。
信号を一時的に保持する。また放電用トランジスタ314a、315a、316aは、コ
ンデンサ314b、315b、316bの電荷を放電して、電源基準線314c、315
c、316cの電位まで初期化させる。
から出力された信号が一時的に保持されるとする。またコンデンサ315bには、第2サ
ブゲート信号が入力された画素100から出力された信号が一時的に保持され、コンデン
サ316bには第3サブゲート信号が入力された画素100から出力された信号が一時的
に保持されるとする。
17、318、319のゲート電極は最終選択線(SSj)に接続されている。
4bに接続され、他方は最終出力線307に接続されている。最終選択用トランジスタ3
18のソース領域とドレイン領域は、一方はコンデンサ315bに接続され、他方は最終
出力線308に接続されている。最終選択用トランジスタ319のソース領域とドレイン
領域は、一方はコンデンサ316bに接続され、他方は最終出力線309に接続されてい
る。
2b、323bは電源基準線である。最終リセット用トランジスタ321a、322a、
323aのゲート電極は最終リセット線(SRj)に接続されている。そして、最終リセ
ット用トランジスタ321aのソース領域とドレイン領域は、一方は電源基準線321b
に接続され、他方は最終出力線307に接続されている。
線322bに接続され、他方は最終出力線308に接続されている。また、最終リセット
用トランジスタ323aのソース領域とドレイン領域は、一方は電源基準線323bに接
続され、他方は最終出力線309に接続されている。
化するために設けられている。最終リセット線(SR1〜SRx)のいずれか一つが選択
され、最終リセット用トランジスタ221aがオンの状態になると、最終出力線307、
308、309のそれぞれの電位は、電源基準線321b、322b、323bの電位に
初期化される。
て説明する。図7において、リセット信号線(R1〜Ry)にリセット信号が印加されて
から、再びリセット信号が印加されるまでの期間を1フレーム期間(F)とする。そして
、リセット信号線(R1〜Ry)に信号を印加して、次の列のリセット信号線(R1〜R
y)に信号を印加するまでの期間を水平走査期間(P)とする。
、サンプリング期間とシフトレジスタ動作期間に分割される。そして、サンプリング期間
は、第1サブサンプリング期間、第2サブサンプリング期間、第3サブサンプリング期間
の3つに分割される。
線301が選択されると、転送用信号線301に接続された転送用トランジスタ311が
オンの状態になる。そうすると、第1サブゲート信号が入力された画素100から出力さ
れた信号がコンデンサ314bに一時的に保持される。
信号線302に接続された転送用トランジスタ312がオンの状態になる。そうすると、
第2サブゲート信号が入力された画素100から出力された信号がコンデンサ315bに
一時的に保持される。
信号線303に接続された転送用トランジスタ313がオンの状態になる。そうすると、
第3サブゲート信号が入力された画素100から出力された信号がコンデンサ216bに
一時的に保持される。以上でサンプリング期間は終了する。
bのそれぞれに保持された信号が最終出力線307、308、309に出力される。
すると、1列目の最終リセット線(SR1)に接続された最終リセット用トランジスタ3
21a、322a、323aがオンの状態となり、最終出力線307、308、309が
電源基準線321b、322b、323bの電位まで初期化される。
、1列目の最終選択線(SS1)に接続された最終選択用トランジスタ317、318、
319がオンの状態となる。そうすると、1列目のコンデンサ314b、315b、31
6bに一時的に保持されていた信号が最終出力線307、308、309に出力される。
選択すると、2列目の最終リセット線(SR2)に接続された最終リセット用トランジス
タ321a、322a、323aがオンの状態となり、最終出力線307、308、30
9が電源基準線321b、322b、323bの電位まで初期化される。
、2列目の最終選択線(SS2)に接続された最終選択用トランジスタ317、318、
319がオンの状態となる。そうすると、2列目のコンデンサ314b、315b、31
6bに一時的に保持されていた信号が最終出力線307、308、309に出力される。
〜SSx)とが交互に選択されていく。そうすると、全ての列のコンデンサ314b、3
15b、316bに保持されていた信号が最終出力線307、308、309に出力され
る。
放電用トランジスタ314a、315a、316aがオンの状態になり、放電用トランジ
スタ314a、315a、316aに接続された全ての列のコンデンサ314b、315
b、316bが、電源基準線314c、315c、316cの電位まで初期化される。
1dで増幅され、外部へ出力される。
したため、1列に3つのコンデンサ(314b、315b、316b)
を設けた例を示したが、本発明はこれに限定されない。1列に設けられるコンデンサの数
は設計者が自由に決めることが可能である。しかし、1水平走査期間を複数のサブ水平走
査期間に分割する場合には、1水平走査期間に複数列分の信号が出力される。そのため、
信号を保存しておくためのコンデンサは、それぞれの列で複数個(サブ水平走査期間数)
あることが望ましい。
る。
9、10を用いて説明する。
101cのj列目周辺部分101eの回路図を図9に示す。なお、本実施例では、全ての
トランジスタがnチャネル型トランジスタとするが、本発明はこれに限定されず、トラン
ジスタはnチャネル型でもpチャネル型でもどちらでもよい。
ス用トランジスタ5510aは、各画素の増幅用トランジスタ113と同じ極性を有し、
ソースフォロワ回路を形成する。バイアス用トランジスタ5510aのゲート電極は、バ
イアス信号線5511に接続されている。バイアス用トランジスタ5510aのソース領
域およびドレイン領域は、一方は信号出力線(Sj)に接続されており、もう一方は電源
基準線5510bに接続されている。
用いた場合を示したが、本発明はこれに限定されない。例えば、pチャネル型トランジス
タをバイアス用トランジスタ5510aに用いることもできるが、その場合には、バイア
ス用トランジスタ5510aは電源基準線ではなく電源線に接続される。
。転送用トランジスタ5512のソース領域とドレイン領域は、一方は信号出力線(Sj
)に接続され、もう一方は容量選択用トランジスタ5514d、5530d、5531d
のソース領域又はドレイン領域の一方に接続されている。転送用トランジスタ5512が
オン状態になると、信号出力線(Sj)の電位を容量選択用トランジスタ5514d、5
530d、5531dを介してコンデンサ5514b、5530b、5531bに保持さ
れる。
た場合を示したが、本発明はこれに限定されない。例えば、pチャネル型トランジスタと
nチャネル型トランジスタを並列に接続して、それらのトランジスタを転送用トランジス
タとして用いてもよい。
領域の一方と電源基準線5514cに接続されている。容量選択用トランジスタ5514
dのゲート電極は、保持容量制御線5534に接続されている。そして容量選択用トラン
ジスタ5514dのソース領域及びドレイン領域の他方は、信号出力線(Sj)に接続さ
れている。
ている。そして放電用トランジスタ5514aのソース領域とドレイン領域は、一方はコ
ンデンサ5514bに接続され、もう一方は電源基準線5514cにそれぞれ接続されて
いる。放電用トランジスタ5514aがオン状態になることによって、コンデンサ551
4bを電源基準線5514cの電位まで初期化させる。またコンデンサ5514bは、信
号出力線(Sj)から出力された信号を一時的に蓄積する。本実施例では、j列目に設け
られた複数の画素100のうち、第1サブゲート信号が入力された画素100の信号が一
時的に保持されるとする。
領域の一方と電源基準線5530cに接続されている。容量選択用トランジスタ5530
dのゲート電極は、保持容量制御線5535に接続されている。そして容量選択用トラン
ジスタ5530dのソース領域及びドレイン領域の他方は、信号出力線(Sj)に接続さ
れている。
ている。そして放電用トランジスタ5530aのソース領域とドレイン領域は、一方はコ
ンデンサ5530bに接続され、もう一方は電源基準線5530cにそれぞれ接続されて
いる。放電用トランジスタ5530aがオン状態になることによって、コンデンサ553
0bを電源基準線5530cの電位まで初期化させる。またコンデンサ5530bは、信
号出力線(Sj)から出力された信号を一時的に保持する。本実施例では、j列目に設け
られた複数の画素100のうち、第2サブゲート信号が入力された画素100の信号が一
時的に保持されるとする。
領域の一方と電源基準線5531cに接続されている。容量選択用トランジスタ5531
dのゲート電極は、保持容量制御線5536に接続されている。そして容量選択用トラン
ジスタ5531dのソース領域及びドレイン領域の他方は、信号出力線(Sj)に接続さ
れている。
ている。そして放電用トランジスタ5531aのソース領域とドレイン領域は、一方はコ
ンデンサ5531bに接続され、もう一方は電源基準線5531cにそれぞれ接続されて
いる。放電用トランジスタ5531aがオン状態になることによって、コンデンサ553
1bを電源基準線5531cの電位まで初期化させる。またコンデンサ5531bは、信
号出力線(Sj)から出力された信号を一時的に保持する。本実施例では、j列目に設け
られた複数の画素100のうち、第3サブゲート信号が入力された画素100の信号が一
時的に保持されるとする。
びドレイン領域の一方には、最終選択用トランジスタ5516のソース領域及びドレイン
領域の一方が接続されている。そして最終選択用トランジスタ5516のソース領域とド
レイン領域の他方は、最終出力線5518に接続されている。最終選択用トランジスタ5
516のゲート電極は、j列目最終選択線SSjに接続されている。
ールド回路101bにマトリクス状に設けられており、1列目からx列目まで交互に選択
されていく。例えば、最終選択線SSjが選択され、最終選択用トランジスタ5516が
オンの状態になる。そうすると、保持容量制御線5534、5535、5536のいずれ
か一つが選択され、容量選択用トランジスタ5514d、5530d、5531dのいず
れか一つがオン状態になる。そうすると、オン状態となった容量選択用トランジスタ55
14d、5530d、5531dに接続されたコンデンサ5514b、5530b、55
31bに保持されていた信号が最終出力線5518に出力される。
れている場合がある。そうすると、該電荷によって最終出力線5518に信号を出力した
ときの電位は影響を受けてしまう。そこで、最終出力線5518に信号を出力する前に、
最終出力線5518の電位を、ある電位値までに初期化しておくことが必要である。その
ため最終選択線SSjを選択する前に、最終リセット線SRjを選択し、最終リセット用
トランジスタ5517aをオンの状態にする。そうすると、最終出力線5518の電位は
電源基準線5517bの電位に初期化される。
したため、1列に3つのコンデンサ(314b、315b、316b)
を設けた例を示したが、本発明はこれに限定されない。1列に設けられるコンデンサの数
は設計者が自由に決めることが可能である。しかし、1水平走査期間を複数のサブ水平走
査期間に分割する場合には、1水平走査期間に複数列分の信号が出力される。そのため、
信号を保存しておくためのコンデンサは、それぞれの列で複数個(サブ水平走査期間数)
あることが望ましい。
例では、j列目のゲート信号線(Gi)が選択された場合におけるタイミングチャートを
一例として挙げて説明する。
ートを示す。また図9において、コンデンサ5514bに一時蓄積された信号が最終出力
線5518に出力される場合について示す。
選択される。そうすると、放電用トランジスタ5514aがオンの状態になる。なお、ゲ
ート信号線(Gi)が選択されたサブ水平走査期間において、ゲート信号線(Gi)と同
様に保持容量制御線5534も選択されている。
になると、それぞれの画素の光電変換素子から出力された信号が各行のコンデンサ551
4bに出力される。
出力されていく。まず1行目の最終リセット線5519を選択すると、最終リセット用ト
ランジスタ5517aをオンの状態となる。そして、最終出力線5518を電源基準線5
517bの電位に初期化して、1行目の最終選択線5519を選択する。そうすると、最
終選択用トランジスタ5516がオンの状態となり、1行目のコンデンサ5514bの信
号が最終出力線5518に出力される。
7aをオンの状態にし、最終出力線5518を電源基準線5517bの電位に初期化する
。そして、2行目の最終選択線5519を選択し、最終選択用トランジスタ5516を導
通状態にし、2行目のコンデンサ5514bの信号を最終出力線5518に出力する。
、同様の動作を繰り返す。そして、全ての行の信号を最終出力線5518に出力していく
。そして、最終出力線5518に出力された信号は、最終出力増幅用回路101dで増幅
され、外部へ出力される。
が可能である。
)に示す。なお、最終出力線に出力される信号は、そのまま外部に取り出しても良い。し
かし、出力される信号が微弱である場合には、外部に取り出す前に増幅しておくことが好
ましい。また、本実施例では、最も簡単な信号増幅回路として、ソースフォロワ回路を示
すが、本発明はこれに限定されない。例えば、最終出力増幅用回路101dには演算増幅
器などの公知の増幅回路を用いてもよい。
示す。最終出力増幅用回路101dへの信号の入力は、最終選択用トランジスタ5516
を介して行われる。そして最終選択用トランジスタ5516のゲート電極と接続する最終
選択線(SSj)は、画素部104にマトリクス状に設けられており、その1列目からx
列目まで順に選択される。
幅されて外部に出力する。最終出力線5518は、増幅用トランジスタ5521のゲート
電極に接続されている。増幅用トランジスタ5521のドレイン領域は電源線5520に
接続され、ソース領域は出力端子となっている。
線5523に接続されている。バイアス用トランジスタ5522のソース領域とドレイン
領域は、一方は電源基準線5524に接続され、もう一方は増幅用トランジスタ5521
のソース領域に接続されている。
101dを示す。最終出力線5518は、増幅用トランジスタ5521のゲート電極に接
続されている。増幅用トランジスタ5521のドレイン領域は電源基準線5520に接続
され、ソース領域は出力端子となる。
線5523と接続されている。バイアス用トランジスタ5522のソース領域とドレイン
領域は、一方は電源線5520と接続されており、もう一方は増幅用トランジスタ552
1のソース領域と接続されている。なお、pチャネル型のソースフォロワ回路を有する図
11(B)に示す最終出力増幅用バイアス信号線5523の電位は、nチャネル型のソー
スフォロワ回路を有する図11(A)に示すの最終出力増幅用バイアス信号線523の電
位とは異なる。
能である。
装置の断面構造について図12を用いて説明する。
下地膜6001上には光電変換素子111、増幅用トランジスタ113、スイッチング用
トランジスタ112、リセット用トランジスタ114が形成されている。また、駆動回路
として、nチャネル型トランジスタ、pチャネル型トランジスタを図示する。なお、それ
ぞれのトランジスタは公知の如何なる構造のトランジスタを用いてもよい。
。増幅用トランジスタ113において、6023はゲート電極、6008はゲート絶縁膜
、6037はp型の不純物領域からなるソース領域及びドレイン領域、6042はソース
配線、6043はドレイン配線である。
ト絶縁膜、6038はp型の不純物領域からなるソース領域及びドレイン領域、6044
はソース配線、6045はドレイン配線である。
縁膜、6019はn型の不純物領域からなるソース領域及びドレイン領域、6030はL
DD領域(ライトドープドレイン領域)、6046はソース配線、6047はドレイン配
線である。
020bはn型の不純物領域からなるn型半導体層、6054は非晶質半導体膜からなる
光電変換層(i層)である。
ゲート絶縁膜、6021はn型の不純物領域からなるソース領域及びドレイン領域、60
31はLDD領域(ライトドープドレイン領域)、6050はソース配線、6051はド
レイン配線である。
08はゲート絶縁膜、6039はp型の不純物領域からなるソース領域及びドレイン領域
、6052はドレイン配線、6053はソース配線である。
トランジスタ114、nチャネル型トランジスタ、pチャネル型トランジスタを覆って、
第一層間絶縁膜6041、第二層間絶縁膜6059が設けられている。
せることが可能である。
発明の半導体装置を封止してFPCを取り付けた状態について説明する。
で切断した断面図を図13(B)に示す。図13(A)において、4001は基板、40
02は画素部、4003はソース信号線駆動回路、4004はゲート信号線駆動回路であ
り、それぞれの駆動回路は配線4005、4006、4007を経てFPC4008に至
り、外部機器へと接続される。
ー材4009、密封材4010、シーリング材(ハウジング材ともいう)4011(図1
3(B)に図示)が設けられている。
4012の上に駆動回路部(但し、ここではnチャネル型TFTとpチャネル型TFTを
組み合わせたCMOS回路を図示している)4013および画素部4014(但し、ここ
では説明を簡単にするために光電変換素子とスイッチング用トランジスタのみを図示する
)が形成されている。
でなる第一層間絶縁膜(平坦化膜)4015を形成する。
覆うようにパッシベーション膜4022、充填材4023、カバー材4009が形成され
る。
らにシーリング材4011の外側には密封材(第2のシーリング材)4010が形成され
る。
機能する。充填材4023としては、PVC(ポリビニルクロライド)
、エポキシ樹脂、シリコン樹脂、PVB(ポリビニルブチラル)またはEVA(エチレン
ビニルアセテート)を用いることができる。この充填材4023の内部に乾燥剤を設けて
おくと、吸湿効果を保持できるので好ましい。
BaOなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。スペーサ
ーを設けた場合、パッシベーション膜4022はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい
。
(Fiberglass-Reinforced Plastics)板、PVF(ポリビニルフルオライド)フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる
。なお、充填材4023としてPVBやEVAを用いる場合、数十μmのアルミニウムホ
イルをPVFフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい
。
グ材4011および密封材4010と基板4001との隙間を通ってFPC4008に電
気的に接続される。なお、ここでは配線4007について説明したが、他の配線4005
、4006も同様にしてシーリング材4011および密封材4010の下を通ってFPC
4008に電気的に接続される。
023の側面(露呈面)を覆うようにシーリング材4011を取り付けているが、カバー
材4009およびシーリング材4011を取り付けてから、充填材4023を設けても良
い。この場合、基板4001、カバー材4009およびシーリング材4011で形成され
ている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態(10-2Torr以
下)にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の
気圧よりも高くして、充填材を空隙の中に充填する。
せることが可能である。
型)のイメージセンサ1001の上には、ロッドレンズアレイなどの光学系1002が設
けられている。光学系1002は、被写体1004上の画像がイメージセンサ1001上
に映し出されるようにするために用いられる。そして、LEDや蛍光灯などの光源100
3は、被写体1004に光を照射できる位置に設けられている。そして、被写体1004
の下部には、ガラス1005が設けられている。
1004で反射した光は、ガラス1005を介して、光学系1002に入射する。光学系
1002に入射した光は、イメージセンサ1001に入射し、そこで光電変換される。本
発明の半導体装置は、イメージセンサ1001に用いることができる。
04はタッチペンである。タッチパネル1803は透光性を有しており、画素部1802
から発せられる光及び、画素部1802に入射する光を透過することができ、タッチパネ
ル1803を通して被写体上の画像を読み込むことができる。また画素部1802に画像
が表示されている場合にも、タッチパネル1803を通して、画素部1802上の画像を
見ることが可能である。
パネル1803とが接している部分の位置の情報を、電気信号として半導体装置に取り込
むことができる。本実施例で用いられるタッチパネル1803及びタッチペン1804は
、タッチパネル1803が透光性を有していて、なおかつタッチペン1804とタッチパ
ネル1803とが接している部分の位置の情報を、電気信号として半導体装置に取り込む
ことができるものならば、公知のものを用いることができる。なお、本発明の半導体装置
は、画素部1802に用いることができる。
1、画素部1902、上部カバー1903、外部接続ポート1904、操作スイッチ19
05で構成されている。図14(D)は図14(C)と同じ携帯型ハンドスキャナーの上
部カバー1903を閉じた図である。
キャナーの外部に接続されている電子機器に送り、パソコンにおいて画像を補正、合成、
編集等を行うことも可能である。なお、本発明の半導体装置は、画素部1802に用いる
ことができる。
メラ、ノート型パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電
話、携帯型ゲーム機または電子書籍等)などが挙げられる。
603、外部接続ポート2604、リモコン受信部2605、受像部2606、バッテリ
ー2607、音声入力部2608、操作キー2609等を含む。本発明の半導体装置は表
示部2602に用いることができる。
チ2303、操作キー2304、赤外線ポート2305等を含む。本発明の半導体装置2
302に用いることができる。
入力部2704、音声出力部2705、操作キー2706、外部接続ポート2707、ア
ンテナ2708等を含む。本発明の半導体装置は表示部2703に用いることができる。
可能である。
Claims (2)
- 第1のトランジスタと、第2のトランジスタと、第3のトランジスタと、n(nは2以上の整数)個の容量と、光電変換素子と、を有し、
前記光電変換素子は、前記第1のトランジスタのゲートに電荷を供給する機能を有し、
前記第2のトランジスタは、前記第1のトランジスタのゲートにリセット電位を供給する機能を有し、
1フレーム期間において、前記第3のトランジスタは、信号出力線への前記n個の信号の出力を制御する機能を有し、
前記n個の容量に前記n個の信号のそれぞれが保持され、
前記n個の容量は、サンプルホールド回路に設けられており、かつ、共通の配線により放電が制御され、
前記共通の配線は、前記サンプルホールド回路に設けられたn個のトランジスタのそれぞれのゲートに電気的に接続されており、
前記n個のトランジスタのそれぞれのソースとドレインとの間には、前記n個の容量のうち対応する一が電気的に接続されており、
前記リセット電位が供給されている期間は、前記n個の信号のうちのいずれの信号が出力されている期間よりも長いことを特徴とする半導体装置。 - 請求項1に記載の半導体装置と、FPCとを有することを特徴とする電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011038205A Division JP5288645B2 (ja) | 2011-02-24 | 2011-02-24 | 半導体装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014094955A Division JP2014171244A (ja) | 2014-05-02 | 2014-05-02 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013085283A JP2013085283A (ja) | 2013-05-09 |
JP5564551B2 true JP5564551B2 (ja) | 2014-07-30 |
Family
ID=48529951
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012275702A Expired - Fee Related JP5564551B2 (ja) | 2012-12-18 | 2012-12-18 | 半導体装置及び電子機器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5564551B2 (ja) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2610438B2 (ja) * | 1987-08-05 | 1997-05-14 | オリンパス光学工業株式会社 | 固体撮像装置の駆動方法 |
WO1997017800A1 (en) * | 1995-11-07 | 1997-05-15 | California Institute Of Technology | An image sensor with high dynamic range linear output |
JPH11331709A (ja) * | 1998-05-11 | 1999-11-30 | Toshiba Corp | 固体撮像装置 |
JP4081188B2 (ja) * | 1998-09-16 | 2008-04-23 | オリンパス株式会社 | 増幅型固体撮像素子を用いた撮像装置 |
-
2012
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Publication number | Publication date |
---|---|
JP2013085283A (ja) | 2013-05-09 |
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