JP5561091B2

JP5561091B2 - Processor system

Info

Publication number: JP5561091B2
Application number: JP2010232468A
Authority: JP
Inventors: 文彦早川; 晶人片岡
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2010-10-15
Filing date: 2010-10-15
Publication date: 2014-07-30
Anticipated expiration: 2030-10-15
Also published as: JP2012088763A

Description

本発明は、キャッシュメモリを内蔵したプロセッサシステムに関する。 The present invention relates to a processor system incorporating a cache memory.

周知のように、デジタルカメラ等では、キャッシュメモリを内蔵したプロセッサシステムにより、撮像結果（画像データ）に対して画像処理が行われるようになっている。 As is well known, in a digital camera or the like, image processing is performed on an imaging result (image data) by a processor system having a built-in cache memory.

そして、そのようなプロセッサシステムは、画像処理時にメインメモリから同じデータを２度読み出さなくて済む容量のキャッシュメモリを備えていることが望ましいのであるが、近年、画像処理対象の画像データの縦・横方向のピクセル数が極めて多くなってきている。そして、製造コスト等の観点から、プロセッサシステムに内蔵できるキャッシュメモリのサイズにも制限があるため、従来の構成（プロセッサとキャッシュメモリとインタフェース回路からなる構成）を採用したままでは、画像処理時にメインメモリから同じデータを２度読み出さなくて済むプロセッサシステムを製造することが困難になってきている。結果として、同じデータを複数回、メインメモリから読み出すため、全体として消費電力が増加してしまっている。 Such a processor system preferably includes a cache memory having a capacity that does not require the same data to be read twice from the main memory at the time of image processing. The number of pixels in the horizontal direction has become extremely large. Since the size of the cache memory that can be built into the processor system is limited from the viewpoint of manufacturing cost, etc., if the conventional configuration (configuration consisting of the processor, cache memory, and interface circuit) is employed, the main processing is performed during image processing. It has become difficult to manufacture a processor system that does not require reading the same data twice from the memory. As a result, since the same data is read out from the main memory a plurality of times, the power consumption increases as a whole.

特開平７−２００３９９号公報Japanese Patent Laid-Open No. 7-200309

そこで、本発明の課題は、メモリから同じデータを２度読み出さない形で画像処理を実行可能なプロセッサシステムであって、大容量のキャッシュメモリを内蔵させることなく低消費電力を実現できるプロセッサシステムを、提供することにある。 Therefore, an object of the present invention is a processor system capable of executing image processing without reading the same data twice from the memory, and capable of realizing low power consumption without incorporating a large-capacity cache memory. , To provide.

上記課題を解決するために、開示の技術の一態様の，メモリと接続されるプロセッサシステムは、メモリ上の画像データに対して所定内容の画像処理を行うためのプロセッサと、プロセッサと接続された，所定サイズのデータを記憶するための複数のブロックを有するキャッシュメモリと、ローカルメモリと、メモリへのインタフェース回路としての機能を有する，ローカルメモリ及びキャッシュメモリに接続されたインターコネクトとを備えた構成であって、キャッシュメモリとして、データを記憶しているブロックに新たなデータを記憶する前に、そのブロック上のデータ、当該データのアドレスを、それぞれ、掃出データ、掃出アドレスとしてインターコネクトに通知する機能を有するものが採用され、インターコネクトとして、キャッシュメモリから掃出データ及び掃出アドレスが通知される度に、通知された掃出アドレスに基づき、通知された掃出データが、画像処理により再度参照されるデータであるか否かを判別し、そうであると判別した場合には、その掃出データを、当該掃出アドレスから所定のアルゴリズムにて求めたアドレスのデータとしてローカルメモリに格納する機能、及び、メモリに記憶されている読出対象データのアドレスである読出アドレスがキャッシュメモリから通知される度に、その読出アドレスに基づき、読出対象データがローカルメモリに格納されているか否かを判別し、読出対象データがローカルメモリに格納されていると判別した場合には、読出アドレスから所定のアルゴリズムにて求めたアドレスのデータをローカルメモリから読み出してキャッシュメモリに返送し、読出対象データがローカルメモリに格納されていないと判別した場合には、読出アドレスのデータをメモリから読み出してキャッシュメモリに返送するデータ返送機能を有
するものが採用された構成を有する。 In order to solve the above problems, a processor system connected to a memory according to an aspect of the disclosed technology is connected to a processor for performing image processing of predetermined contents on image data on the memory, and the processor , Having a configuration including a cache memory having a plurality of blocks for storing data of a predetermined size, a local memory, and an interconnect connected to the local memory and the cache memory having a function as an interface circuit to the memory As a cache memory, before storing new data in a block storing data, the data on the block and the address of the data are notified to the interconnect as the swept data and the swept address, respectively. The one with the function is adopted, and the interconnect Each time the sweep data and the sweep address are notified from the memory, based on the notified sweep address, it is determined whether the notified sweep data is data that is referred to again by image processing, If it is determined that this is the case, a function for storing the swept data in the local memory as data of an address obtained from the swept address by a predetermined algorithm, and read target data stored in the memory Each time a read address, which is a read address, is notified from the cache memory, it is determined whether or not the read target data is stored in the local memory based on the read address, and the read target data is stored in the local memory. If it is determined that the address data obtained from the read address by a predetermined algorithm is read from the local memory. When the data to be read is returned to the cache memory and it is determined that the data to be read is not stored in the local memory, a data return function is employed that reads the data at the read address from the memory and returns it to the cache memory. It has a configuration.

また、上記課題を解決するために、開示の技術の他の態様の，メモリと接続されるプロセッサシステムは、メモリ上の画像データに対して所定内容の画像処理を行うためのプロセッサと、プロセッサと接続された，所定サイズのデータを記憶するための複数のブロックを有するキャッシュメモリと、ローカルメモリと、メモリへのインタフェース回路としての機能を有する，ローカルメモリ及びキャッシュメモリに接続されたインターコネクトとを備えた構成であって、インターコネクトとして、メモリに記憶されている読出対象データのアドレスである読出アドレスがキャッシュメモリから通知される度に、その読出アドレスに基づき、読出対象データがローカルメモリに格納されているか否かを判別する機能、読出対象データがローカルメモリに格納されていると判別した場合に、読出アドレスから所定のアルゴリズムにて求めたアドレスのデータをローカルメモリから読み出してキャッシュメモリに返送する機能、及び、読出対象データがローカルメモリに格納されていないと判別した場合に、読出アドレスのデータをメモリから読み出してキャッシュメモリに返送すると共に、当該データが、画像処理により２度以上参照されるデータであった場合には、そのデータを、読出アドレスから所定のアルゴリズムにて求めたアドレスのデータとしてローカルメモリに格納するデータ返送機能を有するものが採用された構成を有する。 In order to solve the above problems, a processor system connected to a memory according to another aspect of the disclosed technology includes a processor for performing image processing of predetermined contents on image data on the memory, a processor, A cache memory having a plurality of blocks for storing data of a predetermined size, a local memory, and an interconnect connected to the local memory and the cache memory having a function as an interface circuit to the memory; Each time the read address which is the address of the read target data stored in the memory is notified from the cache memory as the interconnect, the read target data is stored in the local memory based on the read address. Function to determine whether or not the data to be read is local When it is determined that the data is stored in the memory, the function reads the data at the address obtained by the predetermined algorithm from the read address from the local memory and returns it to the cache memory, and the data to be read is stored in the local memory. If it is determined that there is no data, the data at the read address is read from the memory and returned to the cache memory. If the data is referenced more than once by image processing, the data is read from the read address. The data having the function of returning data stored in the local memory as the address data obtained by a predetermined algorithm is employed.

第１実施形態に係るプロセッサシステムの構成及び使用形態の説明図。Explanatory drawing of a structure and usage pattern of the processor system which concerns on 1st Embodiment. 第１実施形態に係るプロセッサシステム内のインターコネクトが実行するリード要求応答処理の流れ図。6 is a flowchart of read request response processing executed by an interconnect in the processor system according to the first embodiment. 第１実施形態に係るプロセッサシステム内のインターコネクトが実行するライト要求応答処理の流れ図。4 is a flowchart of write request response processing executed by an interconnect in the processor system according to the first embodiment. 第１実施形態に係るプロセッサシステム内のプロセッサが実行する画像処理の内容の説明図。Explanatory drawing of the content of the image processing which the processor in the processor system which concerns on 1st Embodiment performs. 第１実施形態に係るプロセッサシステムの内部動作の説明図。Explanatory drawing of the internal operation | movement of the processor system which concerns on 1st Embodiment. 第１実施形態に係るプロセッサシステム内のキャッシュメモリ、ローカルメモリの画像処理時の状態の説明図。Explanatory drawing of the state at the time of the image process of the cache memory in the processor system which concerns on 1st Embodiment, and a local memory. 第１実施形態に係るプロセッサシステム内のキャッシュメモリ、ローカルメモリの画像処理時の状態の説明図。Explanatory drawing of the state at the time of the image process of the cache memory in the processor system which concerns on 1st Embodiment, and a local memory. 第１実施形態に係るプロセッサシステム内のキャッシュメモリ、ローカルメモリの画像処理時の状態の説明図。Explanatory drawing of the state at the time of the image process of the cache memory in the processor system which concerns on 1st Embodiment, and a local memory. 第１実施形態に係るプロセッサシステム内のキャッシュメモリ、ローカルメモリの画像処理時の状態の説明図。Explanatory drawing of the state at the time of the image process of the cache memory in the processor system which concerns on 1st Embodiment, and a local memory. 第１実施形態に係るプロセッサシステム内のキャッシュメモリ、ローカルメモリの画像処理時の状態の説明図。Explanatory drawing of the state at the time of the image process of the cache memory in the processor system which concerns on 1st Embodiment, and a local memory. 第１実施形態に係るプロセッサシステムの，画像処理時における動作内容の説明図。Explanatory drawing of the operation | movement content at the time of image processing of the processor system which concerns on 1st Embodiment. 従来システムの，画像処理時における動作内容の説明図。Explanatory drawing of the operation | movement content at the time of image processing of the conventional system. 第２実施形態に係るプロセッサシステムの構成及び使用形態の説明図。Explanatory drawing of a structure and usage pattern of the processor system which concerns on 2nd Embodiment. 第２実施形態に係るプロセッサシステム内のインターコネクトが実行するリード要求応答処理の流れ図。The flowchart of the read request response process which the interconnect in the processor system which concerns on 2nd Embodiment performs. 第２実施形態に係るプロセッサシステム内のキャッシュメモリ、ローカルメモリの画像処理時の状態の説明図。Explanatory drawing of the state at the time of the image process of the cache memory in the processor system which concerns on 2nd Embodiment, and a local memory. 第２実施形態に係るプロセッサシステムの、画像処理時における動作内容の説明図。Explanatory drawing of the operation | movement content at the time of image processing of the processor system which concerns on 2nd Embodiment. 第２実施形態に係るプロセッサシステムの、画像処理時における動作内容の説明図。Explanatory drawing of the operation | movement content at the time of image processing of the processor system which concerns on 2nd Embodiment. 第２実施形態に係るプロセッサシステムの、画像処理時における動作内容の説明図。Explanatory drawing of the operation | movement content at the time of image processing of the processor system which concerns on 2nd Embodiment. 第３実施形態に係るプロセッサシステムの構成及び使用形態の説明図。Explanatory drawing of the structure and usage pattern of a processor system which concern on 3rd Embodiment. 第３実施形態に係るプロセッサシステム内のプロセッサが実行する画像処理の内容の説明図。Explanatory drawing of the content of the image process which the processor in the processor system which concerns on 3rd Embodiment performs. 第３実施形態に係るプロセッサシステム内のインターコネクトが実行するリード要求応答処理の流れ図。The flowchart of the read request response process which the interconnect in the processor system which concerns on 3rd Embodiment performs. 第３実施形態に係るプロセッサシステム内のインターコネクトが実行するライト要求応答処理の流れ図。The flowchart of the write request response process which the interconnect in the processor system which concerns on 3rd Embodiment performs.

以下、発明者らが開発した３種のプロセッサシステム（以下、第１〜第３実施形態に係るプロセッサシステムと表記する）について、図面を参照して詳細に説明する。 Hereinafter, three types of processor systems developed by the inventors (hereinafter referred to as processor systems according to first to third embodiments) will be described in detail with reference to the drawings.

《第１実施形態》
図１に示してあるように、第１実施形態に係るプロセッサシステム１０は、メインメモリ５０と接続されて使用されるＬＳＩ（large-scale integration）であり、プロセッサ
１１、キャッシュメモリ１２、インターコネクト１３及びローカルメモリ１４を備えている。 << First Embodiment >>
As shown in FIG. 1, the processor system 10 according to the first embodiment is an LSI (large-scale integration) connected to the main memory 50, and includes a processor 11, a cache memory 12, an interconnect 13, and A local memory 14 is provided.

メインメモリ５０は、横（幅）方向のピクセル数が４０９６個、縦（高さ）方向のピクセル数が任意数（図では、２０４８個）の画像データ５１（イメージセンサによる撮像結果等）が書き込まれるメモリである。 In the main memory 50, image data 51 (imaging results by an image sensor, etc.) having 4096 pixels in the horizontal (width) direction and an arbitrary number (2048 in the figure) in the vertical (height) direction is written. Memory.

ローカルメモリ１４は、１６ＫＢ（１６×１０２４バイト）の記憶容量を有するＲＡＭ（Random Access Memory）である。 The local memory 14 is a RAM (Random Access Memory) having a storage capacity of 16 KB (16 × 1024 bytes).

キャッシュメモリ１２は、１６ＫＢの記憶容量を有するキャッシュメモリである。このキャッシュメモリ１２は、既存のキャッシュメモリを、通常動作モードと画像処理用動作モードとで動作可能なように改良したものとなっている。なお、このキャッシュメモリ１２の元となったキャッシュメモリは、ＬＲＵ(Least Recently Used)方式でブロックを入
れ替える、アドレスが“４０９６・Ｎ”（Ｎは任意の整数）異なる５データを同時に記憶できるセットアソシエイティブ方式のキャッシュメモリである。 The cache memory 12 is a cache memory having a storage capacity of 16 KB. The cache memory 12 is an improvement of an existing cache memory so that it can operate in a normal operation mode and an image processing operation mode. The cache memory that is the basis of the cache memory 12 is a set associative that can store 5 data with different addresses “4096 · N” (N is an arbitrary integer) at the same time, with blocks being replaced by the LRU (Least Recently Used) method. This is an active cache memory.

具体的な回路構成の説明は省略するが、キャッシュメモリ１２は、プロセッサ１１がデータを書き込める先頭アドレスレジスタ、末尾アドレスレジスタ及び動作モード指定用レジスタを備えている。 Although a specific description of the circuit configuration is omitted, the cache memory 12 includes a head address register, a tail address register, and an operation mode designation register into which the processor 11 can write data.

キャッシュメモリ１２が備える先頭アドレスレジスタ、末尾アドレスレジスタは、それぞれ、画像データ５１の先頭アドレス、画像データ５１の末尾アドレスがプロセッサ１１により設定されるレジスタである。以下、これらのレジスタの設定値を境界としたアドレス範囲（つまり、画像データ５１が記憶されているアドレス範囲）のことを、指定アドレス範囲と表記する。 The start address register and the end address register provided in the cache memory 12 are registers in which the processor 11 sets the start address of the image data 51 and the end address of the image data 51, respectively. Hereinafter, an address range with the set values of these registers as a boundary (that is, an address range in which the image data 51 is stored) is referred to as a designated address range.

動作モード指定用レジスタは、その設定値が、第１指定値（動作モード指定用レジスタの初期値）である場合にキャッシュメモリ１２が通常動作モードで動作し、その設定値が、第２指定値である場合にキャッシュメモリ１２が画像処理用動作モードで動作するレジスタである。 In the operation mode designating register, when the set value is the first designated value (initial value of the operation mode designating register), the cache memory 12 operates in the normal operation mode, and the set value is the second designated value. In this case, the cache memory 12 is a register that operates in the image processing operation mode.

通常動作モードは、キャッシュメモリ１２が、キャッシュメモリ１２の元となったキャ
ッシュメモリと同機能のユニットとして動作する動作モードである。 The normal operation mode is an operation mode in which the cache memory 12 operates as a unit having the same function as the cache memory that is the source of the cache memory 12.

画像処理用動作モードは、キャッシュメモリ１２が以下の機能を有するユニットとして動作する動作モードである。 The image processing operation mode is an operation mode in which the cache memory 12 operates as a unit having the following functions.

（ａ）指定アドレス範囲外のデータについてのプロセッサ１１からのアクセス要求／インターコネクト１３からのアクセス応答は、通常動作モード時と同等の振る舞いをする。
（ｂ）指定アドレス範囲内のデータについてのプロセッサ１１からのリード要求に対しては、通常のキャッシュメモリと同様に応答。ただし、リード要求に対する応答処理中に、或るブロック上のデータを掃き出す必要が生じた場合には、常に（当該ブロック上のデータが書き換えられていてもいなくても）、当該ブロック上のデータのメインメモリへ書戻要求（通常のライト要求）を発行。 (A) The access request from the processor 11 / access response from the interconnect 13 for data outside the specified address range behaves in the same manner as in the normal operation mode.
(B) In response to a read request from the processor 11 for data within the specified address range, a response is made in the same manner as in a normal cache memory. However, if it is necessary to sweep out data on a block during response processing to a read request, the data on the block is always (whether or not the data on the block has been rewritten). Issue a write-back request (normal write request) to main memory.

インターコネクト１３は、既存のインターコネクトに、先頭アドレスレジスタ、末尾アドレスレジスタ及び動作モード指定用レジスタ等を追加したユニットである。なお、既存のインターコネクトとは、キャッシュメモリ１２からのアクセス要求にローカルメモリ１４を利用することなく応答するユニットのことである。 The interconnect 13 is a unit in which a head address register, a tail address register, an operation mode designation register, and the like are added to an existing interconnect. The existing interconnect is a unit that responds to an access request from the cache memory 12 without using the local memory 14.

インターコネクト１３の動作モード指定用レジスタは、キャッシュメモリ１２の動作モード指定用レジスタと同様に、その設定値が第１指定値／第２指定値である場合にインターコネクト１３が通常動作モード／画像処理用動作モードで動作するレジスタである。 Similarly to the operation mode designating register of the cache memory 12, the interconnect 13 is designated for the normal operation mode / image processing when the set value is the first designated value / second designated value. This register operates in the operation mode.

インターコネクト１３の通常動作モードは、キャッシュメモリ１２の通常動作モードと同様に、インターコネクト１３が、既存のインターコネクトと同機能のユニットとして動作する動作モードである。 The normal operation mode of the interconnect 13 is an operation mode in which the interconnect 13 operates as a unit having the same function as the existing interconnect, similarly to the normal operation mode of the cache memory 12.

インターコネクト１３の画像処理用動作モードは、インターコネクト１３が、以下の機能を有するユニットとして動作する動作モードである。なお、以下の説明において、指定アドレス範囲とは、キャッシュメモリ１２に関する指定アドレス範囲と同様に、インターコネクト１３内の先頭／末尾アドレスレジスタに設定されている２アドレスを境界としたアドレス範囲のことである。 The image processing operation mode of the interconnect 13 is an operation mode in which the interconnect 13 operates as a unit having the following functions. In the following description, the designated address range is an address range having two addresses set in the start / end address register in the interconnect 13 as a boundary, like the designated address range related to the cache memory 12. .

（１）キャッシュメモリ１２からのアクセス要求が、指定アドレス範囲外のデータの読み出し／書き込みを要求するものであった場合には、そのアクセス要求で要求されている処理をそのまま実行。
（２）キャッシュメモリ１２からのアクセス要求が、指定アドレス範囲内のデータについてのリード要求であった場合には、そのリード要求に対して図２に示した手順のリード要求応答処理を実行。
（３）キャッシュメモリ１２からのアクセス要求が、指定アドレス範囲内のデータについてのライト要求であった場合には、そのライト要求に対して図３に示した手順のライト要求応答処理を実行。 (1) If the access request from the cache memory 12 is a request to read / write data outside the specified address range, the processing requested by the access request is executed as it is.
(2) When the access request from the cache memory 12 is a read request for data within the specified address range, the read request response process of the procedure shown in FIG. 2 is executed for the read request.
(3) If the access request from the cache memory 12 is a write request for data within the specified address range, the write request response process of the procedure shown in FIG. 3 is executed for the write request.

なお、これらの応答処理の内容については後ほど説明するが、各流れ図中における“８０”は、キャッシュメモリ１２のブロックサイズが２５６バイトである場合の値（キャッシュメモリ１２のブロックサイズに応じて適切な値が変わる値）である。 Although details of these response processes will be described later, “80” in each flowchart is a value when the block size of the cache memory 12 is 256 bytes (appropriate according to the block size of the cache memory 12). The value changes).

プロセッサ１１（図１）は、図示せぬ不揮発性記憶装置〔本実施形態では、プロセッサシステム１０と接続されるＲＯＭ（Read Only Memory）〕上の画像処理プログラムや他のプログラムに従って各種処理を行うユニットである。 The processor 11 (FIG. 1) is a unit that performs various processes in accordance with an image processing program and other programs on a nonvolatile storage device (not shown) (in this embodiment, a ROM (Read Only Memory) connected to the processor system 10). It is.

不揮発性記憶装置上の画像処理プログラムは、『画像データ５１中の５ピクセル×５ピクセル分のデータ（マトリックス状に並んだ２５個のピクセルに関するデータ）毎に処理結果データを生成する画像処理』をプロセッサ１１に実行させるプログラムである。 The image processing program on the non-volatile storage device executes “image processing for generating processing result data for each data of 5 pixels × 5 pixels in the image data 51 (data on 25 pixels arranged in a matrix)”. A program to be executed by the processor 11.

この画像処理プログラムは、図４に模式的に示したような内容／手順の画像処理をプロセッサ１１に実行させるものとなっている。すなわち、画像処理プログラムは、画像データ５１中の各２５個（５×５個）のピクセルデータを特定位置（例えば、中心位置）に関するピクセルデータのアドレスの昇順に処理していく画像処理をプロセッサ１１に実行させるものとなっている。なお、画像処理プログラムがプロセッサ１１に実行させる画像処理は、２５個のピクセルデータの処理結果（本実施形態では、１個のピクセルデータ）をメインメモリ５０の画像データ５１の記憶に使用されていない記憶領域に記憶する処理である。 This image processing program causes the processor 11 to execute image processing of contents / procedures as schematically shown in FIG. That is, the image processing program performs image processing in which 25 (5 × 5) pieces of pixel data in the image data 51 are processed in ascending order of the address of the pixel data regarding a specific position (for example, the center position). It is supposed to be executed. In the image processing that the image processing program causes the processor 11 to execute, the processing result of 25 pixel data (in this embodiment, one pixel data) is not used for storing the image data 51 of the main memory 50. This is a process of storing in the storage area.

さらに、画像処理プログラムは、プロセッサ１１に、初期化処理、動作モード変更処理、画像処理、動作モード復帰処理を、この順に実行させるものとなっている。 Further, the image processing program causes the processor 11 to execute initialization processing, operation mode change processing, image processing, and operation mode return processing in this order.

画像処理プログラムに従いプロセッサ１１が実行する初期化処理は、キャッシュメモリ１２の状態を、全ブロック（キャッシュライン）に有意なデータが記憶されていない状態とする処理である。動作モード変更処理は、キャッシュメモリ１２内及びインターコネクト１３内の先頭アドレスレジスタ、末尾アドレスレジスタ、動作モード指定用レジスタに、それぞれ、画像データ５１の先頭アドレス、画像データ５１の末尾アドレス、第２指定値を設定する処理である。動作モード復帰処理は、キャッシュメモリ１２内及びインターコネクト１３内の動作モード指定用レジスタに、第１指定値を設定する処理である。 The initialization process executed by the processor 11 according to the image processing program is a process for setting the state of the cache memory 12 to a state in which no significant data is stored in all blocks (cache lines). In the operation mode change process, the start address register, the end address register, and the operation mode designation register in the cache memory 12 and the interconnect 13 are respectively stored in the start address of the image data 51, the end address of the image data 51, and the second specified value. Is a process for setting. The operation mode return process is a process of setting a first specified value in the operation mode specifying register in the cache memory 12 and the interconnect 13.

以下、インターコネクト１３が実行するリード要求応答処理及びライト要求応答処理の内容を、プロセッサシステム１０の全体的な動作と共に、説明する。 Hereinafter, the contents of the read request response process and the write request response process executed by the interconnect 13 will be described together with the overall operation of the processor system 10.

既に説明した事項から明らかなように、プロセッサシステム１０は、画像データ５１に対する画像処理が行われている間、キャッシュメモリ１２及びインターコネクト１３が画像処理用動作モードで動作するシステムである。また、画像処理用動作モードで動作しているキャッシュメモリ１２が、プロセッサ１１からの，画像データ５１中のデータのリード要求に対して行う処理は、データの掃き出し時に常に書戻要求を発行することを除けば、通常のキャッシュメモリが行う処理と同じものである。さらに、プロセッサ１１は、図４に示した内容／手順の画像処理をキャッシュメモリ１２の初期化後に開始するものとなっている。 As is clear from the matters already described, the processor system 10 is a system in which the cache memory 12 and the interconnect 13 operate in the image processing operation mode while image processing is performed on the image data 51. Further, the processing performed by the cache memory 12 operating in the image processing operation mode in response to a read request for data in the image data 51 from the processor 11 always issues a write-back request when data is swept out. Is the same as the processing performed by a normal cache memory. Further, the processor 11 starts the image processing of the contents / procedures shown in FIG. 4 after the cache memory 12 is initialized.

従って、プロセッサ１１による画像処理の開始後、画像データ５１中の図５に網掛けを付して示してある６４個のブロックデータ（２５６バイトのデータ）がキャッシュメモリ１２内にキャッシュされるまでは、書戻要求が出力されることなく、画像処理が進行することになる。 Accordingly, after the image processing by the processor 11 is started, 64 block data (256-byte data) shown by shading in FIG. 5 in the image data 51 is cached in the cache memory 12. Thus, the image processing proceeds without outputting the rewrite request.

そして、ブロックデータ"B4-12"の読み込み時に、ブロックデータ"B0-0"についての書
戻要求が初めて発行される。また、その後、新たなブロックデータがキャッシュメモリ１２内に読み込まれる度に、キャッシュメモリ１２内への読み込み順通りに各ブロックデータについての書戻要求が発行されることになる。 When the block data “B4-12” is read, a write-back request for the block data “B0-0” is issued for the first time. Thereafter, each time new block data is read into the cache memory 12, a write-back request for each block data is issued in the order of reading into the cache memory 12.

キャッシュメモリ１２が発行する書戻要求は、そのアドレスが指定アドレス範囲内にあるデータについてのライト要求である。そのため、各書戻要求に対しては、ライト要求応答処理（図３）が行われる。 The write-back request issued by the cache memory 12 is a write request for data whose address is within the specified address range. Therefore, a write request response process (FIG. 3) is performed for each write-back request.

このライト要求応答処理は、キャッシュメモリ１２から掃き出されたブロックデータ（書戻要求で書き戻しが要求されているブロックデータ）を、ローカルメモリ１４の特定の記憶領域（ブロックデータのアドレスから一意に定まる記憶領域）に記憶する処理である。また、ライト要求応答処理は、画像処理に再度使用される，ローカルメモリ１４に記憶されていないブロックデータのみを、ローカルメモリ１４に記憶する処理となっている。 In this write request response process, block data that has been swept out from the cache memory 12 (block data that is requested to be written back by a write-back request) is uniquely identified from a specific storage area (block data address) of the local memory 14. This is a process of storing in a predetermined storage area. The write request response process is a process for storing only block data that is used again for image processing and is not stored in the local memory 14 in the local memory 14.

具体的には、ライト要求応答処理（図３）時には、まず、処理すべき書戻要求（以下、処理対象書戻要求と表記する）中の書込アドレスに基づき、書込ＬＭアドレス及びＬｗを算出する処理（ステップＳ２０１）が行われる。 Specifically, at the time of the write request response process (FIG. 3), first, the write LM address and Lw are set based on the write address in the write-back request to be processed (hereinafter referred to as a processing target write-back request). A calculation process (step S201) is performed.

このステップＳ２０１の処理で算出される書込ＬＭアドレス、Ｌｗは、書込アドレスと以下の関係を有する値である。
書込ＬＭアドレス＝書込アドレス mod １６・１０２４ …（１）
Ｌｗ＝ＩＮＴ（書込アドレス／４０９６） …（２） The write LM address and Lw calculated in the process of step S201 are values having the following relationship with the write address.
Write LM address = write address mod 16.1024 (1)
Lw = INT (write address / 4096) (2)

なお、（１）式における“１６・１０２４”は、ローカルメモリ１４のバイト単位の記憶容量である。また、（２）式における“４０９６”は、画像データ５１の１行分のデータサイズ（単位はバイト）である。 Note that “16 · 1024” in the equation (1) is the storage capacity in bytes of the local memory 14. In addition, “4096” in the expression (2) is the data size (unit: bytes) of one line of the image data 51.

ステップＳ２０１の処理後には、“Ｌｗ＝０”が成立しているか否かが判断される（ステップＳ２０２）。そして、“Ｌｗ＝０”が成立していた場合（ステップＳ２０２；ＹＥＳ）には、処理対象書戻要求でメインメモリ５０への書き戻しが要求されているデータ（以下、書込要求データと表記する）が破棄されて（図示せず）、このライト要求応答処理が終了される。 After the process of step S201, it is determined whether or not “Lw = 0” is established (step S202). If “Lw = 0” is established (step S202; YES), data requested to be written back to the main memory 50 by the processing target write-back request (hereinafter referred to as write request data). ) Is discarded (not shown), and this write request response process is terminated.

すなわち、プロセッサ１１が実行する画像処理の内容（図４）から明らかなように、第０行目のブロックデータは、画像処理に再度使用されることがないデータとなっている。そのため、キャッシュメモリ１２から掃き出されたブロックデータが第０行目のブロックデータであった場合（“Ｌｗ＝０”が成立していた場合：ステップＳ２０２；ＹＥＳ）には、当該ブロックデータが破棄される。 That is, as is clear from the contents of the image processing executed by the processor 11 (FIG. 4), the block data on the 0th row is data that is not used again for image processing. Therefore, when the block data swept out from the cache memory 12 is the block data on the 0th row (when “Lw = 0” is established: Step S202; YES), the block data is discarded. Is done.

一方、“Ｌｗ＝０”が成立していなかった場合（ステップＳ２０２；ＮＯ）には、“ｃｎｔ＞８０”が成立しているか否かが判断される（ステップＳ２０３）。そして、“ｃｎｔ＞８０”が成立していた場合（ステップＳ２０３；ＹＥＳ）には、“書込アドレス＞最大アドレス”が成立しているか否かが判断される（ステップＳ２０４）。 On the other hand, when “Lw = 0” is not established (step S202; NO), it is determined whether “cnt> 80” is established (step S203). If “cnt> 80” is established (step S203; YES), it is determined whether “write address> maximum address” is established (step S204).

なお、ｃｎｔとは、画像処理開始後のリード要求応答処理の実行回数（後述する図２のステップＳ１０２で“１”インクリメントされる、初期値が“０”の値）のことである。また、最大アドレスとは、ローカルメモリ１４上に記憶されているブロックデータのアドレスの最大値（後述するステップＳ２０７の処理で書込アドレスが設定されるレジスタの値）のことである。 Note that cnt is the number of times of execution of the read request response process after the start of image processing (the initial value is incremented by “1” in step S102 of FIG. 2 described later). The maximum address is the maximum value of the block data address stored in the local memory 14 (the value of the register in which the write address is set in the process of step S207 described later).

ステップＳ２０３及びＳ２０４の判断は、今回の書込要求データがローカルメモリ１４上に既に記憶されているものであるか否かを判断するために行われているものである。 The determinations in steps S203 and S204 are made in order to determine whether or not the current write request data is already stored in the local memory 14.

“ｃｎｔ＞８０”が成立していなかった場合（ステップＳ２０３；ＮＯ）には、書込要求データを、ローカルメモリ１４の書込ＬＭアドレスにて識別される記憶領域に記憶する処理（ステップＳ２０５）が行われる。なお、ローカルメモリ１４の書込ＬＭアドレスにて識別される記憶領域とは、ローカルメモリ１４の，先頭アドレスが書込ＬＭアドレスと一致する連続した２５６バイトの記憶領域のことである。 If “cnt> 80” is not satisfied (step S203; NO), the write request data is stored in the storage area identified by the write LM address of the local memory 14 (step S205). Is done. Note that the storage area identified by the write LM address of the local memory 14 is a continuous 256-byte storage area of the local memory 14 whose head address matches the write LM address.

このステップＳ２０５の処理後には、“書込アドレス＞最大アドレス”が成立しているか否かが判断される（ステップＳ２０６）。そして、“書込アドレス＞最大アドレス”が成立していた場合（ステップＳ２０６；ＹＥＳ）には、その時点における書込アドレスの値を最大アドレスとして記憶する処理（ステップＳ２０７）が行われてから、ライト要求応答処理が終了される。一方、“書込アドレス＞最大アドレス”が成立していなかった場合（ステップＳ２０６；ＮＯ）には、即座に（ステップＳ２０７の処理が行われることなく）、ライト要求応答処理が終了される。 After the processing in step S205, it is determined whether or not “write address> maximum address” is satisfied (step S206). If “write address> maximum address” is established (step S206; YES), a process of storing the value of the write address at that time as the maximum address (step S207) is performed. The write request response process is terminated. On the other hand, if “write address> maximum address” is not satisfied (step S206; NO), the write request response process is immediately terminated (without the process of step S207).

“ｃｎｔ＞８０ and 書込アドレス＞最大アドレス”が成立していた場合（ステップＳ
２０３；ＹＥＳ、ステップＳ２０４；ＹＥＳ）には、ステップＳ２０５と同内容の処理がステップＳ２０８にて行われた後に、ステップＳ２０７以降の処理が行われる。また、“ｃｎｔ＞８０ and 書込アドレス≦最大アドレス”が成立していた場合（ステップＳ２０
３；ＹＥＳ、ステップＳ２０４；ＮＯ）には、書込要求データが破棄されて（図示せず）、ライト要求応答処理が終了される。 If “cnt> 80 and write address> maximum address” holds (step S
203; YES, step S204; YES), the same processing as step S205 is performed in step S208, and then the processing in and after step S207 is performed. If “cnt> 80 and write address ≦ maximum address” are satisfied (step S20).
3; YES, step S204; NO), the write request data is discarded (not shown), and the write request response process is terminated.

次に、リード要求応答処理（図２）の内容を説明する。 Next, the contents of the read request response process (FIG. 2) will be described.

既に説明した事項から明らかなように、リード要求応答処理は、キャッシュメモリ１２が発行する，画像データ５１中の各ブロックデータについてのリード要求に対して行われる処理である。 As is clear from the matters already described, the read request response process is a process performed for a read request for each block data in the image data 51 issued by the cache memory 12.

このリード要求応答処理時には、まず、キャッシュメモリ１２からのリード要求（以下、処理対象リード要求と表記する）中の読出アドレスに基づき、読出ＬＭアドレス及びＬｒを算出する処理（ステップＳ１０１）が行われる。 In this read request response process, first, a process of calculating a read LM address and Lr based on a read address in a read request from the cache memory 12 (hereinafter referred to as a processing target read request) (step S101) is performed. .

このステップＳ１０１の処理で算出される読出ＬＭアドレス及びＬｒは、読出アドレスと以下の関係を有する値である。
読出ＬＭアドレス＝読出アドレス mod １６・１０２４ …（３）
Ｌｒ＝ＩＮＴ（読出アドレス／４０９６） …（４） The read LM address and Lr calculated in the process of step S101 are values having the following relationship with the read address.
Read LM address = Read address mod 16.1024 (3)
Lr = INT (read address / 4096) (4)

ステップＳ１０１の処理後には、ｃｎｔ値に“１”が加算（ステップＳ１０２）されてから、“ｃｎｔ＞８０”が成立しているか否かが判断される（ステップＳ１０３）。そして、“ｃｎｔ＞８０”が成立していた場合（ステップＳ１０３；ＹＥＳ）には、“読出アドレス≦最大アドレス”が成立しているか否かが判断される（ステップＳ１０４）。 After the process of step S101, “1” is added to the cnt value (step S102), and then it is determined whether “cnt> 80” is satisfied (step S103). If “cnt> 80” is established (step S103; YES), it is determined whether “read address ≦ maximum address” is established (step S104).

“読出アドレス≦最大アドレス”が成立していた場合（ステップＳ１０４；ＹＥＳ）には、読出ＬＭアドレスに基づき、ローカルメモリ１４から読出要求データを読み出してキャッシュメモリ１２に返送する処理（ステップＳ１０５）が行われる。より具体的には、ローカルメモリ１４の、先頭アドレスが読出ＬＭアドレスと一致する連続した２５６バイトの記憶領域上のデータを読み出して、読み出したデータを読出要求データとしてキャッシュメモリ１２に返送する処理（ステップＳ１０５）が行われる。 If “read address ≦ maximum address” is satisfied (step S104; YES), a process of reading the read request data from the local memory 14 and returning it to the cache memory 12 based on the read LM address (step S105). Done. More specifically, a process of reading data in a continuous 256-byte storage area in which the top address matches the read LM address in the local memory 14 and returning the read data to the cache memory 12 as read request data ( Step S105) is performed.

また、“ｃｎｔ＞８０”が成立していなかった場合（ステップＳ１０３；ＮＯ）と、“読出アドレス≦最大アドレス”が成立していなかった場合（ステップＳ１０４；ＮＯ）とには、読出要求データをメインメモリ５０から読み出してキャッシュメモリ１２に返送する処理（ステップＳ１０６）が行われる。 Further, when “cnt> 80” is not satisfied (step S103; NO), and when “read address ≦ maximum address” is not satisfied (step S104; NO), read request data is stored. A process of reading from the main memory 50 and returning to the cache memory 12 is performed (step S106).

ここで、図６Ａ〜図６Ｅを用いて、上記した、画像処理時におけるプロセッサシステム１０の各部の動作を、さらに具体的に説明しておくことにする。なお、図６Ａ〜図６Ｅに
おいて、網掛けを付してあるブロックデータがキャッシュメモリ１２内に読み込まれているブロックデータである。[Bn-m]と表記してあるブロックデータは、キャッシュメモリ１２内に最も最近読み込まれたブロックデータである。ハッチングを付してあるブロックデータは、新たなブロックデータの読み込みのためにキャッシュメモリ１２から掃き出されたブロックデータ（書戻要求が発行されたブロックデータ）である。また、<<Bn-m>>と表記してあるブロックデータは、ローカルメモリ１４からキャッシュメモリ１２内に読み込まれたブロックデータである。 Here, the operation of each unit of the processor system 10 during image processing will be described more specifically with reference to FIGS. 6A to 6E. In FIG. 6A to FIG. 6E, block data that is shaded is block data that is read into the cache memory 12. The block data indicated as [Bn-m] is the block data most recently read into the cache memory 12. The hatched block data is block data (block data for which a write-back request has been issued) that has been swept from the cache memory 12 for reading new block data. The block data indicated as << Bn-m >> is block data read from the local memory 14 into the cache memory 12.

既に説明したように、キャッシュメモリ１２が書戻要求を初めて発行するのは、ブロックデータ"B4-12"の読み込み時である。そして、当該書戻要求は、ブロックデータ"B0-0"
の書き戻しを要求するものであり、ライト要求応答処理は、行番号が“０”のブロックデータについての書戻要求を受け取った場合、当該ブロックデータを破棄する処理となっている。従って、ブロックデータ"B4-12"の読み込み時に掃き出されるブロックデータ"B0-0は、図６Ａに模式的に示したように、ローカルメモリ１２上に記憶されることなく破棄されることになる。 As already described, the cache memory 12 issues a write-back request for the first time when reading the block data “B4-12”. The write-back request is made up of block data “B0-0”.
The write request response process is a process for discarding the block data when a write-back request is received for the block data whose row number is “0”. Therefore, the block data “B0-0” that is swept out when the block data “B4-12” is read is discarded without being stored in the local memory 12, as schematically shown in FIG. 6A. .

その後のブロックデータ"B0-13"〜"B4-13"の読み込み時には、キャッシュメモリ１２から、ブロックデータ"B1-0"〜"B4-0"、"B0-0"が掃き出される。なお、画像データ５１中の，最初の５行分の画像データに対する画像処理が完了するまでは、“ｃｎｔ＞８０ and
読出アドレス≦最大アドレス”（図２参照）が成立する（ＴＲＵＥとなる）ことはない。そのため、ブロックデータ"B4-15"までの各ブロックデータは、メインメモリ５０から読
み出されることになる。 When the subsequent block data “B0-13” to “B4-13” are read, the block data “B1-0” to “B4-0” and “B0-0” are swept from the cache memory 12. Note that “cnt> 80 and“ cnt> 80 ”until the image processing on the first five lines of image data in the image data 51 is completed.
“Read address ≦ maximum address” (see FIG. 2) does not hold (becomes TRUE). Therefore, each block data up to block data “B4-15” is read from the main memory 50.

ブロックデータ"B0-13"〜"B3-13"の読み込み時に掃き出されるブロックデータ"B1-0"〜"B4-0"は、いずれも、行番号が“０”ではないブロックデータである。そして、各ブロックデータの掃き出し時のｃｎｔ値は８０以下であり、ブロックデータのローカルメモリ１４への書込アドレス（書込ＬＭアドレス）は、『書込ＬＭアドレス＝書込アドレス mod １６・１０２４』により求められている。従って、ブロックデータ"B1-0"〜"B4-0"は
、図６Ｂに模式的に示したような形で、ローカルメモリ１４上に記憶されることになる。 The block data “B1-0” to “B4-0” that are swept out when reading the block data “B0-13” to “B3-13” are all block data whose row number is not “0”. The cnt value at the time of sweeping out each block data is 80 or less, and the write address (write LM address) of the block data to the local memory 14 is “write LM address = write address mod 16, 1024”. It is demanded by. Accordingly, the block data “B1-0” to “B4-0” are stored on the local memory 14 in the form schematically shown in FIG. 6B.

また、ブロックデータB4-13"の読み込み時に掃き出されるブロックデータ"B0-1"の行番号は“０”である。従って、ブロックデータ"B0-1"は、ローカルメモリ１４上に記憶されない（破棄される）ことになる。 The row number of the block data “B0-1” that is swept out when reading the block data B4-13 is “0.” Therefore, the block data “B0-1” is not stored in the local memory 14 ( Will be discarded).

その後のブロックデータ"B0-14"〜"B4-14"の読み込み時（図６Ｃ）にも、キャッシュメモリ１２から掃き出された、行番号が“０”ではないブロックデータ"B1-1"〜"B4-1"のみがローカルメモリ１２上に記憶されることになる。また、ブロックデータ"B0-15"〜"B4-15"の読み込み時（図６Ｄ）にも、キャッシュメモリ１２から掃き出された、行番号が“０”ではないブロックデータ"B1-2"〜"B4-2"のみがローカルメモリ１４上に記憶されることになる。 When the subsequent block data “B0-14” to “B4-14” are read (FIG. 6C), the block data “B1-1” to which the line number is not “0” is swept from the cache memory 12. Only “B4-1” is stored in the local memory 12. In addition, when the block data “B0-15” to “B4-15” is read (FIG. 6D), the block data “B1-2” to which the line number is not “0” is swept from the cache memory 12. Only “B4-2” is stored in the local memory 14.

さて、ブロックデータ"B0-15"のキャッシュメモリ１２内への読み込みが完了すると、
ｃｎｔ値が、８０となる。 Now, when the reading of the block data “B0-15” into the cache memory 12 is completed,
The cnt value is 80.

従って、その後の、ブロックデータ"B1-0"〜"B5-0"の読み込み時（図２参照）には、“読出アドレス≦最大アドレス”が成立しているか否かが判断されることになる。そして、ブロックデータ"B1-0"〜"B4-0"の読み込み時における最大アドレスは、ブロックデータ"B4-2"のアドレス（＜ブロックデータ"B1-0"〜"B4-0"のアドレス）であるため、ブロックデータ"B1-0"〜"B4-0"は、図６Ｅに模式的に示したように、いずれも、ローカルメモリ１４から読み出されることになる。 Therefore, when the block data “B1-0” to “B5-0” are read thereafter (see FIG. 2), it is determined whether “read address ≦ maximum address” is satisfied. . The maximum address when reading block data “B1-0” to “B4-0” is the address of block data “B4-2” (<address of block data “B1-0” to “B4-0”) Therefore, the block data “B1-0” to “B4-0” are all read from the local memory 14 as schematically shown in FIG. 6E.

また、ブロックデータ"B4-0"の読み込み（含む、ブロックデータ"B4-3"の掃き出し）が完了すると、最大アドレスは、ブロックデータ"B4-3"のアドレスとなる。このアドレスは、ブロックデータ"B5-0"のアドレスよりも小さなアドレスであるため、ブロックデータ"B5-0"は、メインメモリ５０から読み出されることになる。 When the reading of the block data “B4-0” (including the sweeping out of the block data “B4-3”) is completed, the maximum address becomes the address of the block data “B4-3”. Since this address is smaller than the address of the block data “B5-0”, the block data “B5-0” is read from the main memory 50.

以上の説明から明らかなように、本実施形態に係るプロセッサシステム１０は、図７Ａに模式的に示した如く、容量不足によりキャッシュメモリ１２から掃き出された、画像処理に再度使用されるブロックデータ（図では、"B1-0"）のキャッシュメモリ１２内への再読込が、ローカルメモリ１４から行われる構成を有している。 As is clear from the above description, the processor system 10 according to the present embodiment, as schematically shown in FIG. 7A, is block data that is swept out of the cache memory 12 due to insufficient capacity and used again for image processing. (In the figure, “B1-0”) is reread into the cache memory 12 from the local memory 14.

そして、本プロセッサシステム１０のキャッシュメモリ１２内にローカルメモリ１４から読み込まれる各ブロックデータは、ローカルメモリ１２関連の構成・機能を備えないプロセッサシステム（従来システムと表記する）では、図７Ｂに模式的に示してあるように、メインメモリから読み込まれるものである。また、メインメモリからデータの読み込みよりもシステム内に設けられているメモリ（ローカルメモリ１４）からのデータの読み込みの方が短時間・低消費電力で完了する。 Each block data read from the local memory 14 into the cache memory 12 of the processor system 10 is schematically shown in FIG. 7B in a processor system (referred to as a conventional system) that does not have the configuration / function related to the local memory 12. As shown in FIG. 2, the data is read from the main memory. Further, reading data from a memory (local memory 14) provided in the system is completed in a shorter time and with lower power consumption than reading data from the main memory.

従って、プロセッサシステム１０は、メインメモリ１２から同じデータが２度読み出さないものであるが故に、画像処理が、従来システムよりも短時間・低消費電力で完了するシステムとなっていることになる。 Therefore, the processor system 10 is a system in which the same data is not read twice from the main memory 12, so that the image processing is completed in a shorter time and with lower power consumption than the conventional system.

また、従来システムを、プロセッサシステム１０に改良するのに必要なゲート数は、従来システムのキャッシュメモリの大容量化に必要とされるゲート数よりも少なくて済む。また、内部ローカルメモリはキャッシュメモリよりも低速なＲＡＭを利用しても前述の効果が得られる。従って、プロセッサシステム１０は、従来システムのキャッシュメモリを大容量化する場合よりも、安価に製造できるシステムとなっていることにもなる。 Further, the number of gates required to improve the conventional system to the processor system 10 may be smaller than the number of gates required for increasing the capacity of the cache memory of the conventional system. Further, the above-described effects can be obtained even when the internal local memory uses a RAM that is slower than the cache memory. Therefore, the processor system 10 is a system that can be manufactured at a lower cost than the case where the capacity of the cache memory of the conventional system is increased.

《第２実施形態》
図８に、第２実施形態に係るプロセッサシステム２０の構成及び使用形態を示す。 << Second Embodiment >>
FIG. 8 shows the configuration and usage of the processor system 20 according to the second embodiment.

以下、上記したプロセッサシステム１０と異なっている部分を中心に、本プロセッサシステム２０の構成及び動作を説明する。 Hereinafter, the configuration and operation of the processor system 20 will be described focusing on the differences from the processor system 10 described above.

このプロセッサシステム２０は、プロセッサシステム１０内のキャッシュメモリ１２、インターコネクト１３を、それぞれ、キャッシュメモリ２２、インターコネクト２３に置換したシステム（ＬＳＩ）である。 The processor system 20 is a system (LSI) in which the cache memory 12 and the interconnect 13 in the processor system 10 are replaced with a cache memory 22 and an interconnect 23, respectively.

キャッシュメモリ２２は、キャッシュメモリ１２から、書戻要求を発行する機能を取り除いたユニット（キャッシュメモリ）である。 The cache memory 22 is a unit (cache memory) obtained by removing a function for issuing a write-back request from the cache memory 12.

インターコネクト２３は、画像処理用動作モード時に以下の機能を有するユニットとして動作するように、インターコネクト１３を変形／改良したユニットである。 The interconnect 23 is a unit obtained by modifying / improving the interconnect 13 so as to operate as a unit having the following functions in the image processing operation mode.

（１）キャッシュメモリ２２からのアクセス要求が、指定アドレス範囲外のアドレスのデータの読み出し／書き込みを要求するものであった場合には、そのアクセス要求で要求されている処理をそのまま実行。
（２）キャッシュメモリ２２からのアクセス要求が、指定アドレス範囲内のアドレスのデータについてのリード要求であった場合には、そのリード要求に対して図９に示した手順のリード要求応答処理を実行。 (1) If the access request from the cache memory 22 is a request to read / write data at an address outside the specified address range, the processing requested by the access request is executed as it is.
(2) If the access request from the cache memory 22 is a read request for data at an address within the specified address range, the read request response process of the procedure shown in FIG. 9 is executed for the read request. .

なお、この図９のリード要求応答処理中の“８０”（ステップＳ３０３）も、図２のリード要求応答処理中の“８０”（ステップＳ１０３）と同様に、キャッシュメモリ２２のブロックサイズが２５６バイトである場合の値（キャッシュメモリ２２のブロックサイズに応じて適切な値が変わる値）である。 Note that “80” (step S303) during the read request response process in FIG. 9 is 256 bytes in the block size of the cache memory 22 as well as “80” (step S103) during the read request response process in FIG. (A value that varies according to the block size of the cache memory 22).

すなわち、本プロセッサシステム２０は、キャッシュメモリ２２が発行する各ブロックデータについてのリード要求に対して、以下の手順のリード要求処理が行われるシステムとなっている。 That is, the processor system 20 is a system in which a read request process of the following procedure is performed for a read request for each block data issued by the cache memory 22.

リード要求応答処理時には、まず、キャッシュメモリ２２からのリード要求（以下、処理対象リード要求と表記する）中の読出アドレスに基づき、ＬＭアドレス及びＬｒを算出する処理（ステップＳ３０１）が行われる。 In the read request response process, first, a process of calculating the LM address and Lr (step S301) is performed based on the read address in the read request from the cache memory 22 (hereinafter referred to as a process target read request).

このステップＳ３０１の処理で算出されるＬＭアドレス、Ｌｗは、読出アドレスと以下の関係を有する値である。
ＬＭアドレス＝読出アドレス mod １６・１０２４ …（５）
Ｌｒ＝ＩＮＴ（読出アドレス／４０９６） …（６） The LM address and Lw calculated in the process of step S301 are values having the following relationship with the read address.
LM address = read address mod 16.1024 (5)
Lr = INT (read address / 4096) (6)

ステップＳ３０１の処理後には、ｃｎｔ値に“１”が加算（ステップＳ３０２）されてから、“ｃｎｔ＞８０”が成立しているか否かが判断される（ステップＳ３０３）。そして、“ｃｎｔ＞８０”が成立していなかった場合（ステップＳ３０３；ＮＯ）には、読出要求データをメインメモリ５０から読み出してキャッシュメモリ２２に返送する処理（ステップＳ３０６）が行われる。 After the process of step S301, “1” is added to the cnt value (step S302), and then it is determined whether “cnt> 80” is satisfied (step S303). If “cnt> 80” is not satisfied (step S303; NO), a process of reading the read request data from the main memory 50 and returning it to the cache memory 22 (step S306) is performed.

ステップＳ３０６の処理後には、“Ｌｒ＝０”が成立しているか否かが判断される（ステップＳ３０７）。そして、“Ｌｒ＝０”が成立していた場合（ステップＳ３０７：ＹＥＳ）には、リード要求応答処理が終了される。 After the process of step S306, it is determined whether or not “Lr = 0” is established (step S307). If “Lr = 0” is established (step S307: YES), the read request response process is terminated.

一方、“Ｌｒ＝０”が成立していなかった場合（ステップＳ３０７：ＮＯ）には、メインメモリ５０から読み出した読出要求データ（以下、読出データと表記する）を、ローカルメモリ１４のＬＭアドレスにて識別される記憶領域に記憶する処理（ステップＳ３０８）が行われる。なお、ローカルメモリ１４のＬＭアドレスにて識別される記憶領域とは、先頭アドレスがＬＭアドレスと一致する連続した２５６バイトの記憶領域のことである。 On the other hand, if “Lr = 0” is not satisfied (step S307: NO), read request data read from the main memory 50 (hereinafter referred to as read data) is used as the LM address of the local memory 14. The process of storing in the storage area identified in step (S308) is performed. Note that the storage area identified by the LM address of the local memory 14 is a continuous 256-byte storage area whose head address matches the LM address.

その後、“ＬＭアドレス＞最大アドレス”が成立しているか否かが判断され（ステップＳ３０９）、ＬＭアドレス＞最大アドレス”が成立していなかった場合（ステップＳ３０９；ＮＯ）には、リード要求応答処理が終了される。また、“ＬＭアドレス＞最大アドレス”が成立していた場合（ステップＳ３０９；ＹＥＳ）には、その時点におけるＬＭアドレスの値を最大アドレスとして記憶する処理（ステップＳ３１０）が行われるから、リード要求処理が終了される。 Thereafter, it is determined whether or not “LM address> maximum address” is satisfied (step S309). If “LM address> maximum address” is not satisfied (step S309; NO), a read request response process is performed. If “LM address> maximum address” is established (step S309; YES), a process of storing the value of the LM address as the maximum address (step S310) is performed. Then, the read request process is terminated.

一方、“ｃｎｔ＞８０”が成立していた場合（ステップＳ３０３；ＹＥＳ）には、“読出アドレス≦最大アドレス”が成立しているか否かが判断される（ステップＳ３０４）。そして、“読出アドレス≦最大アドレス”が成立していなかった場合（ステップＳ３０４；ＮＯ）には、ステップＳ３０６からの処理が行われる。また、“読出アドレス≦最大アドレス”が成立していた場合（ステップＳ３０４；ＹＥＳ）には、ローカルメモリ１４のＬＭアドレスにて識別される記憶領域から読出要求データを読み出してキャッシュメモリ２２に返送する処理（ステップＳ３０５）が行われる。 On the other hand, if “cnt> 80” is established (step S303; YES), it is determined whether “read address ≦ maximum address” is established (step S304). If “read address ≦ maximum address” is not satisfied (step S304; NO), the processing from step S306 is performed. If “read address ≦ maximum address” is satisfied (step S304; YES), read request data is read from the storage area identified by the LM address of the local memory 14 and returned to the cache memory 22. Processing (step S305) is performed.

要するに、本プロセッサシステム２０は、８０個目までの各ブロックデータは、メインメモリ５０からキャッシュメモリ２２に読み込まれるシステムであると共に、８０個目までの第０行目以外の各ブロックデータは、ローカルメモリ１４にも記憶されるシステムとなっている。 In short, the processor system 20 is a system in which each block data up to the 80th is read from the main memory 50 into the cache memory 22, and each block data other than the 0th line up to the 80th is local. The system is also stored in the memory 14.

そして、キャッシュメモリ２２、ローカルメモリ１４は、いずれも、１６ＫＢの記憶容量を有するものであるため、８０個目のブロックデータ"B4-15"のキャッシュメモリへの
読み込みが完了した際、プロセッサシステム２０のキャッシュメモリ２２、ローカルメモリ１４は、図１０に示したような状態を取っていることになる。 Since both the cache memory 22 and the local memory 14 have a storage capacity of 16 KB, when the reading of the 80th block data “B4-15” into the cache memory is completed, the processor system 20 The cache memory 22 and the local memory 14 are in a state as shown in FIG.

そして、この後、ブロックデータ"B1-0"〜"B4-0"がキャッシュメモリ２２内に読み込まれることになるが、これらのブロックデータの読み込み時における最大アドレスは、ブロックデータ"B4-15"のアドレスとなっている。 Thereafter, the block data “B1-0” to “B4-0” are read into the cache memory 22, and the maximum address at the time of reading these block data is the block data “B4-15”. Address.

従って、ブロックデータ"B1-0"〜"B4-0"については、ステップＳ３０４で“ＹＥＳ”側への分岐が行われる結果として、図１１Ａに模式的に示してあるように、ローカルメモリ１４から読み出されてキャッシュメモリ２２に記憶されることになる。 Accordingly, as for the block data “B1-0” to “B4-0”, as a result of branching to the “YES” side in step S304, as shown schematically in FIG. It is read out and stored in the cache memory 22.

また、ブロックデータ"B5-0"については、ステップＳ３０４で“ＮＯ”側への分岐が行われる結果として、図１１Ｂに模式的に示してあるように、メインメモリ５０から読み出されてキャッシュメモリ２２に記憶されることになる。また、メインメモリ５０から読み出されたブロックデータ"B5-0"が、その後の画像処理に使用されないブロックデータ"B1-0"の代わりにローカルメモリ１４に記憶されることにもなる。 Further, the block data “B5-0” is read from the main memory 50 as a result of branching to the “NO” side in step S304 and cache memory as shown schematically in FIG. 11B. 22 will be stored. Further, the block data “B5-0” read from the main memory 50 is stored in the local memory 14 instead of the block data “B1-0” which is not used for the subsequent image processing.

以上の説明から明らかなように、このプロセッサシステム２０も、図１２に模式的に示した如く、容量不足によりキャッシュメモリ１２から掃き出された、画像処理に再度使用されるブロックデータ（図では、"B1-0"）のキャッシュメモリ１２内への再読込が、ローカルメモリ１４から行われる構成を有している。 As is apparent from the above description, this processor system 20 also has block data (in the figure, which is swept out of the cache memory 12 due to lack of capacity and used again for image processing, as schematically shown in FIG. “B1-0”) is reread into the cache memory 12 from the local memory 14.

従って、本実施形態に係るプロセッサシステム２０も、上記したプロセッサシステム１０と同様に、従来システムよりも画像処理が短時間で完了する、従来システムのキャッシュメモリを大容量化する場合よりも、安価に製造できるシステムとなっていると言うことが出来る。 Therefore, the processor system 20 according to the present embodiment is also less expensive than the case of increasing the capacity of the cache memory of the conventional system, in which the image processing is completed in a shorter time than the conventional system, similarly to the processor system 10 described above. It can be said that it is a system that can be manufactured.

《第３実施形態》
図１３に、第３実施形態に係るプロセッサシステム３０の構成及び使用形態を示す。 << Third Embodiment >>
FIG. 13 shows the configuration and usage of the processor system 30 according to the third embodiment.

図示してあるように、第３実施形態に係るプロセッサシステム３０は、メインメモリ５０と接続されて使用されるＬＳＩであり、プロセッサ３１、キャッシュメモリ３２、インターコネクト３３及びローカルメモリ３４を備えている。 As shown in the figure, the processor system 30 according to the third embodiment is an LSI that is connected to the main memory 50 and includes a processor 31, a cache memory 32, an interconnect 33, and a local memory 34.

メインメモリ５０は、横方向のピクセル数が６４０個、縦方向のピクセル数が任意数（図では、４８０個）の画像データ５２（イメージセンサによる撮像結果等）が書き込まれるメモリである。 The main memory 50 is a memory in which image data 52 (such as an image sensor result) having 640 pixels in the horizontal direction and an arbitrary number (480 in the figure) in the vertical direction is written.

プロセッサ３１は、図示せぬ不揮発性記憶装置〔本実施形態では、プロセッサシステム３０と接続されるＲＯＭ〕上の画像処理プログラムや他のプログラムに従って各種処理を行うユニットである。 The processor 31 is a unit that performs various processes in accordance with an image processing program and other programs on a nonvolatile storage device (not shown) (in this embodiment, a ROM connected to the processor system 30).

このプロセッサ３１が実行する画像処理プログラムは、プロセッサ１１が実行する画像
処理プログラムと本質的には同じものである。ただし、プロセッサ３１が実行する画像処理プログラムは、図１４に模式的に示したような内容／手順の画像処理をプロセッサ３１に実行させるものとなっている。すなわち、画像処理プログラムは、画像データ５２中の各５×７個のピクセルデータを特定位置に関するピクセルデータのアドレスの昇順に処理していく画像処理をプロセッサ３１に実行させるものとなっている。 The image processing program executed by the processor 31 is essentially the same as the image processing program executed by the processor 11. However, the image processing program executed by the processor 31 causes the processor 31 to execute image processing having the contents / procedures schematically shown in FIG. That is, the image processing program causes the processor 31 to execute image processing in which each 5 × 7 pixel data in the image data 52 is processed in ascending order of the address of the pixel data regarding the specific position.

ローカルメモリ３４は、３８４０（＝６×６４０）バイトの記憶容量を有するＲＡＭである。 The local memory 34 is a RAM having a storage capacity of 3840 (= 6 × 640) bytes.

キャッシュメモリ３２は、３８４０バイトの記憶容量を有するキャッシュメモリである。このキャッシュメモリ３２は、上記したキャッシュメモリ１２と、記憶容量及びブロックサイズ（本実施形態では、６４バイト）のみが異なるものとなっている。 The cache memory 32 is a cache memory having a storage capacity of 3840 bytes. The cache memory 32 is different from the cache memory 12 described above only in storage capacity and block size (64 bytes in the present embodiment).

インターコネクト３３は、インターコネクト１３を、リード要求応答処理、ライト要求応答処理として、それぞれ、図１５、図１６に示した手順の処理を行うように改良したユニットである。 The interconnect 33 is a unit in which the interconnect 13 is improved so as to perform the processes shown in FIGS. 15 and 16 as a read request response process and a write request response process, respectively.

すなわち、インターコネクト３３が実行するリード要求応答処理、ライト要求応答処理は、それぞれ、インターコネクト１３が実行するリード要求応答処理（図２）、ライトド要求応答処理（図３）と本質的には同内容の処理となっている。 That is, the read request response process and the write request response process executed by the interconnect 33 have essentially the same contents as the read request response process (FIG. 2) and the written request response process (FIG. 3) executed by the interconnect 13, respectively. It is processing.

ただし、インターコネクト３３が実行するリード要求応答処理は、ステップＳ１０１に相当するステップＳ４０１の処理時に、『読出アドレス mod ３８４０』、『ＩＮＴ（読
出アドレス／６４０）』が、それぞれ、書込アドレス、Ｌｗとして算出されるもの（図示略）となっている。 However, in the read request response process executed by the interconnect 33, “read address mod 3840” and “INT (read address / 640)” are set as the write address and Lw, respectively, in the process of step S401 corresponding to step S101. It is calculated (not shown).

さらに、インターコネクト３３が実行するリード要求応答処理は、ステップＳ１０３に相当するステップＳ４０３の処理（判断）時に、“ｃｎｔ＞８０”ではなく、“ｃｎｔ＞７０”〔７０＝７×６４０／６４〕が成立しているか否かが判断される処理となっている。 Further, the read request response process executed by the interconnect 33 is not “cnt> 80” but “cnt> 70” [70 = 7 × 640/64] in the process (judgment) of step S403 corresponding to step S103. It is a process for determining whether or not it is established.

また、インターコネクト３３が実行するライト要求応答処理（図１５）は、ステップＳ２０１に相当するステップＳ５０１の処理時に、『書込アドレス mod ３８４０』、『Ｉ
ＮＴ（書込アドレス／６４０）』がそれぞれ、書込アドレス、Ｌｗとして算出されるもの（図示略）となっている。さらに、インターコネクト３３が実行するライト要求応答処理は、ステップＳ２０３に相当するステップＳ５０３の処理（判断）時に、“ｃｎｔ＞８０”ではなく、“ｃｎｔ＞７０”が成立しているか否かが判断される処理となっている。 Further, the write request response process (FIG. 15) executed by the interconnect 33 is “write address mod 3840”, “I” during the process of step S501 corresponding to step S201.
NT (write address / 640) "is calculated as a write address and Lw (not shown). Further, in the write request response process executed by the interconnect 33, it is determined whether “cnt> 70” is satisfied instead of “cnt> 80” at the time of the process (determination) in step S503 corresponding to step S203. It has become processing.

詳細説明は省略するが、このプロセッサシステム３０でも、容量不足によりキャッシュメモリ３２から掃き出された、画像処理に再度使用されるブロックデータのキャッシュメモリ３２内への再読込がローカルメモリ３４から行われることになる。 Although detailed explanation is omitted, in this processor system 30 as well, the local memory 34 re-reads the block data, which has been swept from the cache memory 32 due to insufficient capacity, and is used again for image processing, into the cache memory 32. It will be.

従って、本プロセッサシステム３０も、従来システム（実行する画像処理の内容、画像データ５２のサイズ等が等しいもの）よりも画像処理が短時間で完了する、従来システムのキャッシュメモリを大容量化する場合よりも、安価に製造できるシステムとなっていることになる。 Therefore, the processor system 30 also has a larger capacity cache memory of the conventional system in which the image processing is completed in a shorter time than the conventional system (the content of the image processing to be executed, the size of the image data 52 is equal). The system can be manufactured at a lower cost.

１０、２０、３０プロセッサシステム
１１，３１プロセッサ
１２，２２，３２キャッシュメモリ
１３，２３，３３インターコネクト
１４，３４ローカルメモリ
５０メインメモリ
５１、５２画像データ 10, 20, 30 Processor system 11, 31 Processor 12, 22, 32 Cache memory 13, 23, 33 Interconnect 14, 34 Local memory 50 Main memory 51, 52 Image data

Claims

メモリと接続されるプロセッサシステムにおいて、
前記メモリ上の画像データに対して所定内容の画像処理を行うためのプロセッサと、
前記プロセッサと接続された，所定サイズのデータを記憶するための複数のブロックを有するキャッシュメモリと、
ローカルメモリと、
前記メモリへのインタフェース回路としての機能を有する，前記ローカルメモリ及び前記キャッシュメモリに接続されたインターコネクトと、
を備え、
前記キャッシュメモリは、
データを記憶しているブロックに新たなデータを記憶する前に、そのブロック上のデータ、当該データのアドレスを、それぞれ、掃出データ、掃出アドレスとして前記インターコネクトに通知する機能
を有し、
前記インターコネクトは、
前記キャッシュメモリから掃出データ及び掃出アドレスが通知される度に、通知された掃出アドレスに基づき、通知された掃出データが、前記画像処理により再度参照されるデータであるか否かを判別し、そうであると判別した場合には、その掃出データを、当該掃出アドレスから所定のアルゴリズムにて求めたアドレスのデータとして前記ローカルメモリに格納する機能、及び、
前記メモリに記憶されている読出対象データのアドレスである読出アドレスが前記キャッシュメモリから通知される度に、その読出アドレスに基づき、読出対象データが前記ローカルメモリに格納されているか否かを判別し、読出対象データが前記ローカルメモリに格納されていると判別した場合には、読出アドレスから前記所定のアルゴリズムにて求めたアドレスのデータを前記ローカルメモリから読み出して前記キャッシュメモリに返送し、読出対象データが前記ローカルメモリに格納されていないと判別した場合には、読出アドレスのデータを前記メモリから読み出して前記キャッシュメモリに返送するデータ返送機能
を有し、
前記所定内容の画像処理は、前記画像データ中の所定の範囲のデータを前記所定範囲の
データ内の特定位置のアドレスの昇順に処理し、
前記画像処理により再度参照されるデータであるか否かを判別する処理は、前記掃出アドレスに基づいて前記掃出データが前記所定範囲に再度含まれるデータであるか否かを判別する処理である、
ことを特徴とするプロセッサシステム。 In a processor system connected to a memory,
A processor for performing image processing of a predetermined content on the image data on the memory;
A cache memory connected to the processor and having a plurality of blocks for storing data of a predetermined size;
Local memory,
An interconnect connected to the local memory and the cache memory having a function as an interface circuit to the memory;
With
The cache memory is
Before storing new data in a block storing data, the data on the block and the address of the data have a function of notifying the interconnect as sweep data and sweep address, respectively,
The interconnect is
Each time the sweep data and the sweep address are notified from the cache memory, it is determined whether or not the notified sweep data is data to be referred again by the image processing based on the notified sweep address. Determining, if determined to be so, the function of storing the swept data in the local memory as address data obtained from the swept address by a predetermined algorithm, and
Each time a read address, which is the address of read target data stored in the memory, is notified from the cache memory, it is determined whether the read target data is stored in the local memory based on the read address. When it is determined that the read target data is stored in the local memory, the data at the address obtained by the predetermined algorithm from the read address is read from the local memory and returned to the cache memory. If the data is determined to not stored in the local memory is to have a data return function of returning to the cache memory reads the data of the read address from said memory,
In the image processing of the predetermined content, data in a predetermined range in the image data is converted into data in the predetermined range.
Process in ascending order of addresses at specific positions in the data,
The process of determining whether or not the data is referred to again by the image processing is a process of determining whether or not the sweep data is data included again in the predetermined range based on the sweep address. is there,
A processor system characterized by the above.

前記インターコネクトのデータ返送機能が、
掃出データが、前記画像処理により再度参照されるデータであると判別した場合にのみ、その掃出データを、前記ローカルメモリに格納する機能である
ことを特徴とする請求項１に記載のプロセッサシステム。 The interconnect data return function
2. The processor according to claim 1, wherein the sweep data has a function of storing the sweep data in the local memory only when it is determined that the sweep data is data to be referred to again by the image processing. system.

メモリと接続されるプロセッサシステムにおいて、
前記メモリ上の画像データに対して所定内容の画像処理を行うためのプロセッサと、
前記プロセッサと接続された，所定サイズのデータを記憶するための複数のブロックを有するキャッシュメモリと、
ローカルメモリと、
前記メモリへのインタフェース回路としての機能を有する，前記ローカルメモリ及び前記キャッシュメモリに接続されたインターコネクトと、
を備え、
前記インターコネクトは、
前記メモリに記憶されている読出対象データのアドレスである読出アドレスが前記キャッシュメモリから通知される度に、その読出アドレスに基づき、読出対象データが前記ローカルメモリに格納されているか否かを判別する機能、
読出対象データが前記ローカルメモリに格納されていると判別した場合に、読出アドレスから所定のアルゴリズムにて求めたアドレスのデータを前記ローカルメモリから読み出して前記キャッシュメモリに返送する機能、及び、
読出対象データが前記ローカルメモリに格納されていないと判別した場合に、読出アドレスのデータを前記メモリから読み出して前記キャッシュメモリに返送すると共に、当該データが、前記画像処理により２度以上参照されるデータであった場合には、そのデータを、前記読出アドレスから前記所定のアルゴリズムにて求めたアドレスのデータとして前記ローカルメモリに格納するデータ返送機能
を有し、
前記所定内容の画像処理は、前記画像データ中の所定の範囲のデータを前記所定範囲のデータ内の特定位置のアドレスの昇順に処理し、
前記画像処理により２度以上参照されるデータとは、前記データが前記所定範囲に２度以上含まれるデータである、
ことを特徴とするプロセッサシステム。 In a processor system connected to a memory,
A processor for performing image processing of a predetermined content on the image data on the memory;
A cache memory connected to the processor and having a plurality of blocks for storing data of a predetermined size;
Local memory,
An interconnect connected to the local memory and the cache memory having a function as an interface circuit to the memory;
With
The interconnect is
Each time a read address, which is an address of read target data stored in the memory, is notified from the cache memory, it is determined whether the read target data is stored in the local memory based on the read address. function,
When it is determined that the data to be read is stored in the local memory, the function of reading the data of the address obtained by a predetermined algorithm from the read address from the local memory and returning it to the cache memory, and
When it is determined that the data to be read is not stored in the local memory, the data at the read address is read from the memory and returned to the cache memory, and the data is referred to twice or more by the image processing. If it is data, a data return function for storing the data in the local memory as data at an address obtained by the predetermined algorithm from the read address
Have
The image processing of the predetermined content is performed by processing data in a predetermined range in the image data in ascending order of addresses at specific positions in the data in the predetermined range,
The data referred to twice or more by the image processing is data in which the data is included twice or more in the predetermined range.
A processor system characterized by the above.

前記インターコネクトのデータ返送機能が、
前記メモリから読み出したデータが前記画像処理により２度以上参照されるデータである場合にのみ、そのデータを、前記ローカルメモリに格納する機能である
ことを特徴とする請求項３に記載のプロセッサシステム。
The interconnect data return function
4. The processor system according to claim 3, wherein the processor system has a function of storing the data in the local memory only when the data read from the memory is data that is referenced more than once by the image processing. 5. .