JP5546301B2 - 電子デバイス用エピタキシャル基板およびその製造方法 - Google Patents
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Description
本発明は、電子デバイス用エピタキシャル基板およびその製造方法、特に、HEMT用エピタキシャル基板およびその製造方法に関する。
近年、IC用デバイス等の高速化に伴い、高速の電界効果トランジスタ（FET: Field effect transistor）として、高電子移動度トランジスタ(HEMT: High electron mobility transistor)が広く用いられるようになっている。このような電界効果型のトランジスタは、例えば図１に模式的に示されるように、絶縁性基板２１上にチャネル層２２および電子供給層２３を積層し、この電子供給層２３の表面にソース電極２４、ドレイン電極２５およびゲート電極２６を配設することにより形成されるのが一般的である。デバイスの動作時には、ソース電極２４、電子供給層２３、チャネル層２２、電子供給層２３およびドレイン電極２５の順に電子が移動して横方向を主電流導通方向とし、この横方向の電子の移動は、ゲート電極２６に印加される電圧により制御される。HEMTにおいて、バンドギャップの異なる電子供給層２３およびチャネル層２２の接合界面に生じる電子は、通常の半導体内と比較して高速で移動することができる。
このような電界効果型のトランジスタのエピタキシャル基板としては、半導体基板上にIII族窒化物積層体をエピタキシャル成長させたものを用いるのが一般的であり、この半導体基板の例として、特許文献１には、デバイスの性能を劣化させる基板損失の低減を目的として、102Ω・cmを超える抵抗値を有するSi基板を用いることが記載されており、特許文献２には、Si基板へのリーク電流の低減を目的として1.0〜500Ω・cm程度の抵抗値を有するSi基板を用いることが記載されている。
このように、従来は抵抗値の高いSi基板を用いることが望ましいとされてきたが、一般に、所定の抵抗値を有するSi基板上に、抵抗値の異なる層をエピタキシャル成長させると、これらSi基板と層との間に格子定数の不整合が生じ、歪みを緩和するために反りが発生することが知られている。エピタキシャル基板の反りは、デバイスプロセスの段階で、吸着不良や露光不良の原因となっていた。
このような問題を解決するため、特許文献３には、予め半導体基板の反りの方向を識別し、その後適切にエピタキシャル層を成長させることにより、反りの絶対値を低減させる技術が開示されている。
しかしながら、特許文献３に記載された技術では、予め識別される反りはインゴットからのスライス工程由来のもので、あくまでもエピタキシャル基板の反りの絶対値を低減させることだけを目的としており、最終的なエピタキシャル基板の反り形状を十分に制御することはできず、また、半導体基板の反りの方向を識別する工程を経るため製造工程が複雑であるという問題があった。
本発明の目的は、上記問題を解決し、反り形状を適正に制御した、横方向を主電流導通方向とする電子デバイス用エピタキシャル基板およびその製造方法を提供することにある。
上記目的を達成するため、本発明の要旨構成は以下のとおりである。
（１）Si単結晶基板と、該Si単結晶基板上に複数層のIII族窒化物層をエピタキシャル成長させて形成したIII族窒化物積層体とを具え、横方向を主電流導通方向とする電子デバイス用エピタキシャル基板であって、前記Si単結晶基板と前記III族窒化物積層体との間に、絶縁層としてのバッファをさらに具え、前記バッファは、１×1018/cm3以上のCを含む超格子多層構造からなる積層体を有し、前記Si単結晶基板は、0.01Ω・cm以下の比抵抗値を有するｐ型基板であることを特徴とする電子デバイス用エピタキシャル基板。
（１）Si単結晶基板と、該Si単結晶基板上に複数層のIII族窒化物層をエピタキシャル成長させて形成したIII族窒化物積層体とを具え、横方向を主電流導通方向とする電子デバイス用エピタキシャル基板であって、前記Si単結晶基板と前記III族窒化物積層体との間に、絶縁層としてのバッファをさらに具え、前記バッファは、１×1018/cm3以上のCを含む超格子多層構造からなる積層体を有し、前記Si単結晶基板は、0.01Ω・cm以下の比抵抗値を有するｐ型基板であることを特徴とする電子デバイス用エピタキシャル基板。
（２）前記III族窒化物層が、少なくともＡｌまたはＧａを含む層である上記（１）に記載の電子デバイス用エピタキシャル基板。
（３）Si単結晶基板上に複数層のIII族窒化物層をエピタキシャル成長させてIII族窒化物積層体を形成した、横方向を主電流導通方向とする電子デバイス用エピタキシャル基板の製造方法であって、前記III族窒化物積層体を形成する前に、前記Si単結晶基板上に超格子多層構造からなる積層体を有する絶縁層としてのバッファを形成し、前記バッファは、１×1018/cm3以上のCを含む超格子多層構造からなる積層体を有し、前記Si単結晶基板は0.01Ω・cm以下の比抵抗値を有するｐ型基板となるよう形成されることを特徴とする電子デバイス用エピタキシャル基板の製造方法。
本発明は、Si単結晶基板の比抵抗値を適正値以下とすることによって、デバイスの性能を劣化させることなく、電子デバイス用エピタキシャル基板の反り形状を適正に制御することができる。
また、本発明は、Si単結晶基板とIII族窒化物積層体との間に、絶縁層としてのバッファをさらに具え、バッファは、１×1018/cm3以上のCを含む超格子多層構造からなる積層体を有することによって、Si単結晶基板に電流が流れるのを防止し、また、比抵抗の低いSi基板を用いることによる、縦方向のリーク電流の抑制及び耐圧向上を図り、かつバンド不連続に起因したキャリアの発生を抑制し、バッファの耐圧をより向上させることができる。
また、本発明は、高濃度のボロンを添加してSi単結晶基板の比抵抗値を適正値以下とすることにより、電子デバイス用エピタキシャル基板の反り形状を適正に制御することができる。
次に、本発明の電子デバイス用エピタキシャル基板の実施形態について図面を参照しながら説明する。図２は、この発明に従う電子デバイス用エピタキシャル基板の断面構造を模式的に示したものである。
図２に示すように、本発明の電子デバイス用エピタキシャル基板１は、Si単結晶基板２と、このSi単結晶基板２上に複数層のIII族窒化物層をエピタキシャル成長させて形成したIII族窒化物積層体３とを具え、横方向を主電流導通方向とする電子デバイス用エピタキシャル基板であって、Si単結晶基板２はｐ型基板であって、かつ比抵抗値が0.01Ω・cm以下であることを特徴とし、かかる構成を有することにより、デバイスの性能を劣化させることなく、電子デバイス用エピタキシャル基板の反り形状を適正に制御することができることを見出したものである。
ここで、「横方向を主電流導通方向とする」とは、図１で示したように、ソース電極からドレイン電極へ、主に積層体の幅方向に電流が流れることを意味し、例えば半導体を一対の電極で挟んだ構造のように、主に縦方向すなわち積層体の厚さ方向に電流が流れるものとは異なることを意味する。
Si単結晶基板２の比抵抗値は、ｐ型不純物元素を添加することにより調整される。このｐ型不純物元素としては、例えばボロン、アルミニウムやガリウムなどが挙げられるが、より高濃度に添加できるという点から、ボロンを用いるのが好ましい。このとき、Si単結晶基板２の比抵抗値を0.01Ω・cm以下に調整するため、ボロンの添加濃度は1019/cm3以上とするのが好ましい。なお、Si単結晶基板２のサイズは、用途に応じて適宜選択することができる。なお、Si単結晶基板の面は特に特定されるものでなく、(111),(100),(110)面など、各面が適用可能であるが、(111)面を用いることが好ましい。(111)面を用いた場合、III族窒化物の(0001)面が容易に成長でき、表面平坦性が向上できるからである。また、裏面に他の材料の基板を貼り合わせたり、酸化膜、窒化膜等の保護膜をつけたりすることもできる。
このように、Si単結晶基板２の比抵抗値を0.01Ω・cm以下とすることにより、電子デバイス用エピタキシャル基板の反り形状を適正化することができる。ここで、「反り」形状の適正度は、図３に示される「BOW」の絶対値から、図４に示される「SORI」を差し引いた値の絶対値によって定義される。BOW値とは、図３に示すとおり、非吸着でのワーク中心測定値（測定表面）に対し、中心以外の測定値と異符号で絶対値の最大のものを絶対値同士で和をとり中心測定値の符号を付した値である。一方、SORI値とは、図４に示すとおり、非吸着での主表面(front surface)での全測定点データの最大値と最小値との差の値である。
本発明に従う電子デバイス用エピタキシャル基板１の反りの断面形状は、以下の関係式を満たすのが好ましい。
||BOW|-SORI|≦2μm
但し、基板の周辺部3mmは除外して測定した値とする。基板周辺部は、Si単結晶基板自体のSORI形状・基板エッジ処理形状等の要因で、狭い領域の変形が発生することがあるためである。
||BOW|-SORI|≦2μm
但し、基板の周辺部3mmは除外して測定した値とする。基板周辺部は、Si単結晶基板自体のSORI形状・基板エッジ処理形状等の要因で、狭い領域の変形が発生することがあるためである。
図５(a)〜(d)は、様々な反りの断面形状をそれぞれ示したものであって、図６(a)〜(d)は、図５(a)〜(d)と同じ反りの断面形状をそれぞれ示したものである。図５および図６中の破線は、BOWとSORIを測定するために用いたものである。図５(a)〜(c)および図６(a)〜(c)は、|BOW|とSORIの値がほぼ等しい場合を、図５(d)および図６(d)は|BOW|とSORIが異なる場合を示したものである。電子デバイス用エピタキシャル基板１の反りの断面形状は、図５(a)および図６(a)のように、一方向に均一に反っているのが好ましい。反対に、図５(d)および図６(d)に示すように、反りの断面形状が両方向に反っている場合には、|BOW|とSORIの値が異なり、これらの差の絶対値が大きくなるほど、反りの形状は両方向に不均一になることとなる。上記||BOW|−SORI|が2μmを超える場合、デバイスの性能を劣化させるおそれがあり、また、吸着不良や露光不良の原因となるおそれがある。
電子デバイス用エピタキシャル基板の反りの断面形状は、図５(a)および図６(a)に示すように、全幅にわたって一様の湾曲形状であるのが好ましい。反りの矯正を容易に行うことができ、吸着不良によるデバイス露光不良を抑制することができるためである。但し、上述したように、基板の周辺部3mmは除くものとする。
また、Si単結晶基板２とIII族窒化物積層体３との間に、絶縁層としてのバッファ４をさらに具える。Si単結晶基板２に電流が流れるのを防止し、また、比抵抗の低いSi基板を用いることによる、縦方向のリーク電流の抑制及び耐圧向上を図ることができるためである。
バッファ４は、超格子多層構造からなる積層体４ａを有する。この積層体４ａは、例えばBa1Alb1Gac1Ind1N(0≦a1≦1, 0≦b1≦1, 0≦c1≦1, 0≦d1≦1, a1+b1+c1+d1=1)材料からなる第１層４ａ１および該第１層とはバンドギャップの異なるBa2Alb2Gac2Ind2N(0≦a2≦1, 0≦b2≦1, 0≦c2≦1, 0≦d2≦1, a2+b2+c2+d2=1)材料からなる第２層４ａ２を少なくとも含むものを交互に積層したものとすることができる。バンドの不連続に起因した縦方向の抵抗を増大することができるためである。この際、超格子多層構造内には、1×1018/cm3以上のC(カーボン)を含むものとする。バンド不連続に起因したキャリアの発生を抑制し、バッファの耐圧をより向上させることができるためである。C濃度の上限は特に指定されるものではないが、III族窒化物積層体３でのピットの発生を抑制する観点から、1×1020/cm3以下であることが好ましい。なお、通常の超格子においては、界面を急峻に変化させて形成するが、本出願においては、本願の発明の技術的効果を損なわない範囲内で、界面に他の層を挿入したり、界面の組成を連続的に変化させたり、超格子多層構造の組成を変化させたりする場合も含まれる。
特に耐圧の向上という観点から考えると、バンドギャップの大きい層の厚みは、トンネル電流が抑制できる程度の厚み以上でかつ、クラックの発生しない膜厚以下とすることが好ましい。たとえば、III族窒化物中最大のバンドギャップを持つAlNを用いて、2〜10nmに設定することが好ましい。また、同様の観点から、バンドギャップの小さい層は、C濃度を有効に取りこめるように、少なくともAlを含むことが好ましい。
また、超格子多層構造の歪緩衝効果を有効に発揮し、クラックの発生を抑制するために、バンドギャップの小さい層の厚みは、バンドギャップの大きい層より厚く、40nm以下が好ましい。また、同様の理由により、バンドギャップの大きい層との組成差が必要であり、バンドギャップの大きい層よりAlの組成が50%以上の差(|b1-b2|≧0.5)があることが好ましい。
超格子多層構造の積層ペア数は特に限定されるものではないが、ペア数を増やせば増やすほど縦方向のリーク電流の抑制及び耐圧向上を図ることができる。
次に、本発明の電子デバイス用エピタキシャル基板の製造方法の実施形態について図面を参照しながら説明する。図２に示すように、本発明の電子デバイス用エピタキシャル基板１は、横方向を主電流導通方向とする電子デバイス用エピタキシャル基板１であって、Si単結晶基板２上に複数層のIII族窒化物層をエピタキシャル成長させてIII族窒化物積層体３を形成し、Si単結晶基板２は、0.01Ω・cm以下の比抵抗値を有するｐ型基板となるよう形成されることを特徴とし、かかる構成を有することにより、デバイスの性能を劣化させることなく、反り形状を適正に制御することができるものである。
ｐ型不純物元素としては、例えばボロン、アルミニウムやガリウムなどが挙げられるが、より高濃度に添加できるという点から、ボロンを用いるのが好ましい。ボロンの添加量は、1019/cm3以上とし、基板全体に含まれているのが好ましい。このボロンは、CZ法・FZ法などの単結晶作製時に不純物として添加することにより、単結晶内に添加してもよいし、イオン注入等の方法や、熱拡散で導入することもできる。また、この際、単結晶基板全域に上記のボロンが添加されている必要はなく、基板の一部に添加されていれば良い。例えば、ボロン添加量が上記値以上の基板上に、ボロン添加量が上記値未満のSi膜が形成されていたり、部分的に、上記値未満の添加量の部分がSi基板内にある場合も、本発明に含まれる。また、基板表面に、初期層として、Si窒化膜・炭化膜・酸化膜等の表面変質層が形成されていたり、SiもしくはIII族窒化物以外の異なる材料が形成されている場合も本発明に含まれる。また、B以外の不純物、たとえば、Al、Ga、In、P、Sb、As、H、C、Ge、N、Oなども含むことができる。Si単結晶基板の硬度をあげる目的の不純物の添加はより好ましい。
III族窒化物積層体を形成する前に、Si単結晶基板上に超格子多層構造からなる積層体を有する絶縁層としてのバッファを形成し、その後、HEMT構造のIII族窒化物積層体を形成する。超格子多層構造からなる積層体、HEMT構造のIII族窒化物積層体ともに、MOCVD、MBE、HVPE等の各種薄膜積層方法により形成することができる。
バッファは、１×1018/cm3以上のＣを含む超格子多層構造からなる積層体を有するよう形成される。
なお、図１〜６は、代表的な実施形態の例を示したものであって、本発明はこれらの実施形態に限定されるものではない。
（実施例１）
直径3インチのSi単結晶基板(板厚：625μm，ボロン添加量：2×1019/cm3,比抵抗値：0.005Ω・cm,結晶面(111))を、水素および窒素雰囲気中で1050℃に加熱した後、MOCVD法を用いて、トリメチルガリウム(TMG)、トリメチルアルミニウム(TMA)、NH3の供給量を調整することにより、膜厚200nmのAlN層と膜厚50nmのAl0.25Ga0.75N層を形成した。その後、トリメチルガリウム(TMG)、トリメチルアルミニウム(TMA)、NH3の供給量を調整することにより、前記Al0.25Ga0.75N層の上に、AlN(膜厚4nm)とAl0.15Ga0.85N(膜厚：25nm)を交互に80対積層させた絶縁性の超格子層を形成した。この超格子層の平均Ｃ濃度は2×1018/cm3であった。更にその上に、横方向電流導電層として機能する、厚さ1.5μmのGaN層とAl0.25Ga0.75N(膜厚20nm)を積層し、電子デバイス用エピタキシャル基板を作製した。
直径3インチのSi単結晶基板(板厚：625μm，ボロン添加量：2×1019/cm3,比抵抗値：0.005Ω・cm,結晶面(111))を、水素および窒素雰囲気中で1050℃に加熱した後、MOCVD法を用いて、トリメチルガリウム(TMG)、トリメチルアルミニウム(TMA)、NH3の供給量を調整することにより、膜厚200nmのAlN層と膜厚50nmのAl0.25Ga0.75N層を形成した。その後、トリメチルガリウム(TMG)、トリメチルアルミニウム(TMA)、NH3の供給量を調整することにより、前記Al0.25Ga0.75N層の上に、AlN(膜厚4nm)とAl0.15Ga0.85N(膜厚：25nm)を交互に80対積層させた絶縁性の超格子層を形成した。この超格子層の平均Ｃ濃度は2×1018/cm3であった。更にその上に、横方向電流導電層として機能する、厚さ1.5μmのGaN層とAl0.25Ga0.75N(膜厚20nm)を積層し、電子デバイス用エピタキシャル基板を作製した。
（実施例２）
ボロン添加量を1019/cm3とし、Si単結晶基板の比抵抗値を0.01Ω・cmとしたこと以外は、実施例１と同様の方法により電子デバイス用エピタキシャル基板を作製した。
ボロン添加量を1019/cm3とし、Si単結晶基板の比抵抗値を0.01Ω・cmとしたこと以外は、実施例１と同様の方法により電子デバイス用エピタキシャル基板を作製した。
（比較例１）
ボロン添加量を4×1018/cm3とし、Si単結晶基板の比抵抗値を0.02Ω・cmとしたこと以外は、実施例１と同様の方法により電子デバイス用エピタキシャル基板を作製した。
ボロン添加量を4×1018/cm3とし、Si単結晶基板の比抵抗値を0.02Ω・cmとしたこと以外は、実施例１と同様の方法により電子デバイス用エピタキシャル基板を作製した。
（比較例２）
ボロン添加量を1.5×1016/cm3とし、Si単結晶基板の比抵抗値を1Ω・cmとしたこと以外は、実施例１と同様の方法により電子デバイス用エピタキシャル基板を作製した。
ボロン添加量を1.5×1016/cm3とし、Si単結晶基板の比抵抗値を1Ω・cmとしたこと以外は、実施例１と同様の方法により電子デバイス用エピタキシャル基板を作製した。
（比較例３）
ボロン添加量を8×1014/cm3とし、Si単結晶基板の比抵抗値を25Ω・cmとしたこと以外は、実施例１と同様の方法により電子デバイス用エピタキシャル基板を作製した。
ボロン添加量を8×1014/cm3とし、Si単結晶基板の比抵抗値を25Ω・cmとしたこと以外は、実施例１と同様の方法により電子デバイス用エピタキシャル基板を作製した。
（比較例４）
ボロン添加量を1×1013/cm3とし、Si単結晶基板の比抵抗値を5000Ω・cmとしたこと以外は、実施例１と同様の方法により電子デバイス用エピタキシャル基板を作製した。
ボロン添加量を1×1013/cm3とし、Si単結晶基板の比抵抗値を5000Ω・cmとしたこと以外は、実施例１と同様の方法により電子デバイス用エピタキシャル基板を作製した。
（評価）
実施例１〜２および比較例１〜４の各電子デバイス用エピタキシャル基板に対し、形状測定装置（FT-900：NIDEC製）を用いて、反りの形状を観察し、BOWおよびSORIの値を測定した。図７(a)〜(d)は、上記形状測定装置を用いて、実施例１、比較例１、比較例２および比較例４の断面の反りの形状の表面をそれぞれ示したものであり、表１は、BOWおよびSORIの値の測定結果を示したものである。
実施例１〜２および比較例１〜４の各電子デバイス用エピタキシャル基板に対し、形状測定装置（FT-900：NIDEC製）を用いて、反りの形状を観察し、BOWおよびSORIの値を測定した。図７(a)〜(d)は、上記形状測定装置を用いて、実施例１、比較例１、比較例２および比較例４の断面の反りの形状の表面をそれぞれ示したものであり、表１は、BOWおよびSORIの値の測定結果を示したものである。
また、Si単結晶基板自体の形状のばらつきを考慮すべく、実施例１〜２および比較例１〜４の電子デバイス用エピタキシャル基板をそれぞれ10枚ずつ作製し、各々上記と同様の実験を行った。表２は、各例の結果の最小値および最大値を示したものである。
図７(ａ)に示すように、本発明に従う実施例１の電子デバイス用エピタキシャル基板の断面の反りの形状は、一方向に均一となっていることがわかる。一方、図７(ｂ)〜図７(ｄ)に示すように、比較例１、比較例２および比較例４の電子デバイス用エピタキシャル基板の断面の反りの形状は、不均一となっていることがわかる。また、表1および表２に示すように、本発明に従う実施例１および２は、Si単結晶基板の比抵抗値を0.01Ω・cm以下とすることにより、比較例１〜４と比較して||BOW|-SORI|の値を小さくすることができていることがわかる。
基板厚み・サイズについては、特に上記実施例に限定されるわけではなく、適用用途により適宜選択される。
本発明によれば、Si単結晶基板の比抵抗値を適正値以下とすることによって、デバイスの性能を劣化させることなく、電子デバイス用エピタキシャル基板の反り形状を適正に制御することができる。
また、本発明によれば、Si単結晶基板とIII族窒化物積層体との間に、絶縁層としてのバッファをさらに具え、バッファは、１×1018/cm3以上のCを含む超格子多層構造からなる積層体を有することによって、Si単結晶基板に電流が流れるのを防止し、また、比抵抗の低いSi基板を用いることによる、縦方向のリーク電流の抑制及び耐圧向上を図り、かつバンド不連続に起因したキャリアの発生を抑制し、バッファの耐圧をより向上させることができる。
１ 電子デバイス用エピタキシャル基板
２ Si単結晶基板
３ III族窒化物積層体
３ａ チャネル層
３ｂ 電子供給層
４ バッファ
４ａ 超格子多層構造からなる積層体
４ｂ 中間層
４ｃ 核形成層
２ Si単結晶基板
３ III族窒化物積層体
３ａ チャネル層
３ｂ 電子供給層
４ バッファ
４ａ 超格子多層構造からなる積層体
４ｂ 中間層
４ｃ 核形成層
Claims (3)
- Si単結晶基板と、該Si単結晶基板上に複数層のIII族窒化物層をエピタキシャル成長させて形成したIII族窒化物積層体とを具え、横方向を主電流導通方向とする電子デバイス用エピタキシャル基板であって、
前記Si単結晶基板と前記III族窒化物積層体との間に、絶縁層としてのバッファをさらに具え、
前記バッファは、１×1018/cm3以上のCを含む超格子多層構造からなる積層体を有し、
前記Si単結晶基板は、0.01Ω・cm以下の比抵抗値を有するｐ型基板であることを特徴とする電子デバイス用エピタキシャル基板。 - 前記III族窒化物層が、少なくともＡｌまたはＧａを含む層である請求項１に記載の電子デバイス用エピタキシャル基板。
- Si単結晶基板上に複数層のIII族窒化物層をエピタキシャル成長させてIII族窒化物積層体を形成した、横方向を主電流導通方向とする電子デバイス用エピタキシャル基板の製造方法であって、
前記III族窒化物積層体を形成する前に、前記Si単結晶基板上に超格子多層構造からなる積層体を有する絶縁層としてのバッファを形成し、
前記バッファは、１×1018/cm3以上のCを含む超格子多層構造からなる積層体を有し、
前記Si単結晶基板は0.01Ω・cm以下の比抵抗値を有するｐ型基板となるよう形成されることを特徴とする電子デバイス用エピタキシャル基板の製造方法。
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