JP5540576B2 - Test data generation method - Google Patents

Description

本発明は、検証プログラムをテストするためのテストデータを生成する技術に関する。   The present invention relates to a technique for generating test data for testing a verification program.

例えばＬＳＩ（Large Scale Integration）等の半導体装置の設計工程の一つに、半導体装置を構成する複数の構成要素の配置を決めるレイアウト設計工程がある。レイアウト設計工程では、デザインルールに従って、各構成要素が配置されたレイアウトデータが生成される。レイアウトデータでは、複数の構成要素のそれぞれが「レイヤ」という概念を用いて記述される。例えば、レイアウトデータに含まれる複数のレイヤのそれぞれは、１つのマスクを用いて半導体基板に形成される１又は複数の構成要素に対応する。レイアウトデータは、複数のレイヤが配置されたデータである。デザインルールでは、各レイヤの寸法、各レイヤ間の距離、レイヤ同士の重なり関係等の、半導体装置を設計する際に従うべきルールが規定されている。   For example, one of the design processes of a semiconductor device such as an LSI (Large Scale Integration) is a layout design process for determining the arrangement of a plurality of components constituting the semiconductor device. In the layout design process, layout data in which each component is arranged is generated according to the design rule. In the layout data, each of a plurality of components is described using the concept of “layer”. For example, each of the plurality of layers included in the layout data corresponds to one or a plurality of components formed on the semiconductor substrate using one mask. The layout data is data in which a plurality of layers are arranged. In the design rule, rules to be followed when designing a semiconductor device, such as the dimensions of each layer, the distance between layers, and the overlapping relationship between layers, are defined.

レイアウトデータを生成すると、レイアウトデータがデザインルールに適合しているか否かを検証する。レイアウトデータの検証には、検証プログラムが用いられる。検証プログラムは、デザインルールに基づいて生成される。検証プログラムは、レイアウトデータを解析し、レイアウトデータに記述されているレイヤがデザインルールに沿っているか違反しているか否かを確かめる。   When the layout data is generated, it is verified whether the layout data conforms to the design rule. A verification program is used to verify the layout data. The verification program is generated based on the design rule. The verification program analyzes the layout data and confirms whether or not the layer described in the layout data conforms to or violates the design rule.

特許文献１，２に、検証プログラムを生成する技術が開示されている。一つの半導体装置は多数の構成要素を含むため、デザインルールも複雑になる。そのため、検証プログラム自体が正しく動作するか否かを確かめる必要がある。即ち、検証プログラムを検証するための技術が必要となる。特許文献２には、検証プログラムが正しく動作することを確かめる技術として、デザインルールに適合した第１のテストデータと、デザインルールに適合していない第２のテストデータを用意し、それぞれのテストデータを検証プログラムに入力する技術が開示されている。   Patent Documents 1 and 2 disclose a technique for generating a verification program. Since one semiconductor device includes a large number of components, the design rule is also complicated. Therefore, it is necessary to check whether the verification program itself operates correctly. That is, a technique for verifying the verification program is required. Patent Document 2 prepares first test data that conforms to the design rules and second test data that does not conform to the design rules as a technique for confirming that the verification program operates correctly. Has been disclosed.

特開２００６−２５３４０９号公報JP 2006-253409 A 特開２００６−３５０４２０号公報JP 2006-350420 A

従来、検証プログラムのテストが煩雑であった。例えば特許文献２の技術では、デザインルールに適合しているテストデータと、デザインルールに適合していないテストデータとを準備しなければならない。本発明は、上記の実情に鑑みて創作されたものであり、複数のテストデータを準備することなく、検証プログラムをテストすることができるテストデータを効率的に生成する技術を提供することを目的とする。   Conventionally, verification program testing has been complicated. For example, in the technique of Patent Document 2, it is necessary to prepare test data that conforms to the design rules and test data that does not conform to the design rules. The present invention was created in view of the above circumstances, and an object of the present invention is to provide a technology for efficiently generating test data that can test a verification program without preparing a plurality of test data. And

本明細書で開示される技術は、半導体装置のレイアウトデータであり複数のレイヤの配置を規定するレイアウトデータがレイヤ同士の重なり関係を規定するデザインルールに適合しているか否かを検証するための検証プログラムがレイアウトデータの適否を正しく検証できるか否かをテストするためのテストデータを生成する方法である。テストデータ生成方法は、夫々が各レイヤに対応している擬似レイヤを含む擬似レイヤ群が平面上に規則的に配置された第１平面データを生成する第１平面データ生成工程と、前記擬似レイヤ群が平面上に規則的に配置された第２平面データであり、第１平面データと重ね合わせたときに第２平面データ上の各擬似レイヤが第１平面データ上のそれぞれの擬似レイヤと重なる第２平面データを生成する第２平面データ生成工程と、第１平面データと第２平面データとが重なった第１レイアウトデータであって、第２平面データ上の各擬似レイヤが第１平面データ上のそれぞれの擬似レイヤと重なっている第１レイアウトデータを含むテストレイアウトデータを生成するテストレイアウトデータ生成工程と、を備える。
また、本明細書で開示される技術は、テストデータ生成方法に関する。生成されるテストデータは、半導体装置のレイアウトデータがデザインルールに適合しているか否かを検証するための検証プログラムがレイアウトデータの適否を正しく検証できるか否かをテストするためのテストデータである。前述したように、レイアウトデータは、半導体装置の複数の構成要素、即ち、レイヤの配置を規定するデータである。ここで、デザインルールは、レイアウトデータに記述されているレイヤ同士の重なり関係を規定するルールである。このテストデータ生成方法は、第１平面データ生成工程と第２平面データ生成工程とテストレイアウトデータ生成工程とを備える。第１平面データ生成工程は、夫々が各レイヤに対応している擬似レイヤを含む擬似レイヤ群が一つの平面上に規則的に配置された第１平面データを生成する。第２平面データ生成工程は、擬似レイヤ群が他の一つの平面上に規則的に配置された第２平面データであり、第１平面データと重ね合わせたときに第２平面データ上の各擬似レイヤが第１平面データ上のそれぞれの擬似レイヤと重なる第２平面データを生成する。テストレイアウトデータ生成工程は、第１平面データと第２平面データとが重なったレイアウトデータを含むテストレイアウトデータを生成する。ここで、「第１平面データと第２平面データを重ねる」という表現は、第１平面データが表す擬似レイヤの平面配置と第２平面データが表す擬似レイヤの平面配置を重ねることを意味する。また、「第２平面データ上の擬似レイヤが第１平面データ上の擬似レイヤと重なる」という表現は、第２平面上で擬似レイヤが占める領域の一部が、第１平面上で各擬似レイヤが占める領域の一部と重なることを意味する。 The technology disclosed in this specification is for verifying whether layout data of a semiconductor device and layout data defining the arrangement of a plurality of layers conforms to a design rule that defines an overlapping relationship between layers. This is a method for generating test data for testing whether the verification program can correctly verify the suitability of the layout data. The test data generation method includes: a first plane data generation step for generating first plane data in which pseudo layer groups each including a pseudo layer corresponding to each layer are regularly arranged on a plane; and the pseudo layer The second plane data is a group regularly arranged on a plane, and each pseudo layer on the second plane data overlaps with each pseudo layer on the first plane data when superimposed on the first plane data. The second plane data generation step for generating the second plane data, and the first layout data in which the first plane data and the second plane data are overlapped, and each pseudo layer on the second plane data is the first plane data. A test layout data generation step of generating test layout data including first layout data overlapping each of the pseudo layers above.
The technology disclosed in the present specification also relates to a test data generation method. The generated test data is test data for testing whether the verification program for verifying whether the layout data of the semiconductor device conforms to the design rule can correctly verify the suitability of the layout data. . As described above, the layout data is data defining a plurality of components of the semiconductor device, that is, the arrangement of layers. Here, the design rule is a rule that defines an overlapping relationship between layers described in the layout data. The test data generation method includes a first plane data generation step, a second plane data generation step, and a test layout data generation step. The first plane data generation step generates first plane data in which pseudo layer groups including pseudo layers each corresponding to each layer are regularly arranged on one plane. The second plane data generation step is second plane data in which the pseudo layer group is regularly arranged on another one plane, and each pseudo plane group on the second plane data is overlapped with the first plane data. Second plane data in which the layer overlaps each pseudo layer on the first plane data is generated. In the test layout data generation step, test layout data including layout data in which the first plane data and the second plane data overlap is generated. Here, the expression “superimpose the first plane data and the second plane data” means to overlap the plane arrangement of the pseudo layer represented by the first plane data and the plane arrangement of the pseudo layer represented by the second plane data. In addition, the expression “a pseudo layer on the second plane data overlaps with a pseudo layer on the first plane data” means that a part of the area occupied by the pseudo layer on the second plane is each pseudo layer on the first plane. It means that it overlaps with a part of the area occupied by.

上記した方法で生成されるテストレイアウトデータでは、第１平面データに配置された擬似レイヤと第２平面データに配置された擬似レイヤ群のそれぞれの擬似レイヤが重なっている。理解を助けるために、第１から第３レイヤの３つのレイヤで構成されるレイアウトデータを例に挙げて説明する。第１平面データ生成工程では、第１から第３レイヤのそれぞれに対応する第１から第３擬似レイヤが一つの平面上に規則的に配置された第１平面データを生成する。第２平面データ生成工程では、第１から第３レイヤのそれぞれに対応する第１から第３擬似レイヤが規則的に一つの平面上に配置された第２平面データを生成する。ここで、第２平面データ生成工程では、第１平面データと重ねたときに、第１平面データの第１擬似レイヤと第２平面データの第１から第３擬似レイヤとが重なり、第１平面データの第２擬似レイヤと第２平面データの第１から第３擬似レイヤとが重なり、第１平面データの第３擬似レイヤと第２平面データの第１から第３擬似レイヤとが重なるように第２平面データを生成する。テストレイアウト生成工程が生成するテストレイアウトデータは、第１平面データと第２平面データが重なり合っており、第１平面データの第１擬似レイヤと第２平面データの第１から第３擬似レイヤとが重なり、第１平面データの第２擬似レイヤと第２平面データの第１から第３擬似レイヤとが重なり、第１平面データの第３擬似レイヤと第２平面データの第１から第３擬似レイヤとが重なっている。   In the test layout data generated by the above-described method, the pseudo layers arranged in the first plane data and the pseudo layers arranged in the second plane data overlap each other. In order to help understanding, layout data composed of three layers from first to third layers will be described as an example. In the first plane data generation step, first plane data in which the first to third pseudo layers corresponding to the first to third layers are regularly arranged on one plane is generated. In the second plane data generation step, second plane data in which the first to third pseudo layers corresponding to the first to third layers are regularly arranged on one plane is generated. Here, in the second plane data generation step, when the first plane data is overlapped, the first pseudo layer of the first plane data and the first to third pseudo layers of the second plane data are overlapped, so that the first plane The second pseudo layer of data and the first to third pseudo layers of the second plane data overlap, and the third pseudo layer of the first plane data and the first to third pseudo layers of the second plane data overlap. Second plane data is generated. In the test layout data generated by the test layout generation process, the first plane data and the second plane data overlap, and the first pseudo layer of the first plane data and the first to third pseudo layers of the second plane data are different. Overlap, the second pseudo layer of the first plane data and the first to third pseudo layers of the second plane data overlap, the third pseudo layer of the first plane data and the first to third pseudo layers of the second plane data And overlap.

この方法によれば、複数のレイヤのそれぞれが、他の全てのレイヤのそれぞれと重なる領域を有する模擬的なテストデータを生成することができる。このテストデータを検証プログラムに入力すると、検証プログラムは、第１平面データ上の擬似レイヤと第２平面データ上の擬似レイヤの重なり領域のそれぞれが、デザインルールに適合しているか否かを出力する。その出力を正しいデザインルールと照合することによって、検証プログラムが正しく動作しているか否かを確認することができる。このテストデータを利用することによって、検証プログラムをテストするために、複数のテストデータを生成する必要がなくなる。   According to this method, it is possible to generate simulated test data in which each of a plurality of layers has a region overlapping with each of all other layers. When this test data is input to the verification program, the verification program outputs whether or not each overlapping region of the pseudo layer on the first plane data and the pseudo layer on the second plane data conforms to the design rule. . By collating the output with the correct design rule, it is possible to confirm whether or not the verification program is operating correctly. By using this test data, it is not necessary to generate a plurality of test data in order to test the verification program.

３つのレイヤの重なり関係を規定するデザインルールに好適なテストデータの生成方法を以下に示す。このテストデータ生成方法は、複数のレイヤのうち、少なくとも１つのレイヤに対応する擬似レイヤであって、テストレイアウトデータの第１平面データと第２平面データとが重なる領域以上の面積の領域を有する擬似レイヤが平面上に配置された第３平面データを生成する第３平面データ生成工程をさらに備えていてもよい。テストレイアウトデータ生成工程は、第１平面データと第２平面データと第３平面データとが重なり合ったレイアウトデータを含むテストレイアウトデータを生成してもよい。この構成によれば、３つのレイヤが重なる領域を有するテストデータを生成することができる。   A test data generation method suitable for the design rule that defines the overlapping relationship of the three layers will be described below. The test data generation method is a pseudo layer corresponding to at least one of a plurality of layers, and has a region having an area equal to or larger than a region where the first plane data and the second plane data of the test layout data overlap. You may further provide the 3rd plane data production | generation process which produces | generates the 3rd plane data by which the pseudo | simulation layer is arrange | positioned on the plane. The test layout data generation step may generate test layout data including layout data in which the first plane data, the second plane data, and the third plane data overlap each other. According to this configuration, it is possible to generate test data having a region where three layers overlap.

上記のテストデータ生成方法は、４以上のｎ個のレイヤの重なり関係を規定するデザインルールに対するテストデータの生成方法に容易に拡張できる。４つのレイヤの重なり関係を規定するデザインルールの場合、夫々が各レイヤに対応している擬似レイヤを含む擬似レイヤ群が一つの平面上に規則的に配置された第３平面データと、擬似レイヤ群が他の一つの平面上に規則的に配置された第４平面データであり、第３平面データと重ね合わせたときに第４平面データ上の各擬似レイヤが第３平面データ上のそれぞれの擬似レイヤと重なる第４平面データを生成する。即ち、第３平面データは第１平面データと擬似レイヤの配置が同じであり、第４平面データは第２平面データと擬似レイヤの配置が同じである。但し、第３平面上の擬似レイヤと第４平面上の各擬似レイヤが重なった領域の面積が、第１平面データと第２平面データが重なる領域の面積以上である。テストレイアウトデータ生成工程は、第１〜第４平面データが重なったデータであり、第３平面上の擬似レイヤと第４平面上の各擬似レイヤが重なっている各領域に、第１平面データと第２平面データを重ねたテストレイアウトデータを生成する。そのようなテストレイアウトデータは、４つの擬似レイヤの重なり関係の全ての組み合わせが含まれる。そのようなテストレイアウトデータを検証プログラムに入力することによって、検証プログラムは、４つの擬似レイヤの重なり関係の全ての組み合わせに対してデザインルールに適合しているか否かを出力する。その出力を正しいデザインルールと照合することによって、検証プログラムが正しく動作しているか否かを確認することができる。   The test data generation method can be easily extended to a test data generation method for a design rule that defines an overlapping relationship of four or more n layers. In the case of the design rule that defines the overlapping relationship of the four layers, the third plane data in which the pseudo layer group including the pseudo layer corresponding to each layer is regularly arranged on one plane, and the pseudo layer The group is the fourth plane data regularly arranged on the other one plane, and when superposed on the third plane data, each pseudo layer on the fourth plane data is changed to each of the third plane data. Fourth plane data that overlaps the pseudo layer is generated. That is, the third plane data has the same arrangement of the first plane data and the pseudo layer, and the fourth plane data has the same arrangement of the second plane data and the pseudo layer. However, the area of the area where the pseudo layer on the third plane and each pseudo layer on the fourth plane overlap is equal to or larger than the area of the area where the first plane data and the second plane data overlap. The test layout data generation step is data in which the first to fourth plane data are overlapped. In each area where the pseudo layer on the third plane and each pseudo layer on the fourth plane are overlapped, the first plane data and Test layout data is generated by superimposing the second plane data. Such test layout data includes all combinations of the overlapping relationships of the four pseudo layers. By inputting such test layout data to the verification program, the verification program outputs whether all the combinations of the overlapping relationships of the four pseudo layers conform to the design rule. By collating the output with the correct design rule, it is possible to confirm whether or not the verification program is operating correctly.

第１平面データ生成工程は、擬似レイヤ群が一つの方向に沿って並んで配置された第１平面データを生成することが好ましい。第２平面データ生成工程は、擬似レイヤ群が他の一つの方向に沿って並んで配置された第２平面データを生成することが好ましい。
この構成では、第２平面データ生成工程は、第１平面データを回転させることによって、生成することができる。この結果、より簡単に、テストレイアウトデータを生成することができる。 In the first plane data generation step, it is preferable to generate first plane data in which pseudo layer groups are arranged side by side along one direction. In the second plane data generation step, it is preferable to generate second plane data in which the pseudo layer group is arranged along the other direction.
In this configuration, the second plane data generation step can be generated by rotating the first plane data. As a result, test layout data can be generated more easily.

本明細書が開示する技術によると、検証プログラムが正しく動作するか否かを効率よくテストすることができる。   According to the technique disclosed in this specification, it is possible to efficiently test whether or not the verification program operates correctly.

テスト装置の構成を示すブロック図を示す。The block diagram which shows the structure of a test apparatus is shown. 半導体装置の模式図を示す。The schematic diagram of a semiconductor device is shown. ２つの擬似レイヤの重なりを有するテストレイアウトデータの生成処理のフローチャートを示す。6 shows a flowchart of a process for generating test layout data having an overlap of two pseudo layers. 第１平面データを示す。First plane data is shown. 実施例１の第２平面データを示す。The 2nd plane data of Example 1 are shown. 実施例１の２つの擬似レイヤの重なりを有するテストレイアウトデータを示す。2 shows test layout data having an overlap of two pseudo layers of Example 1. FIG. ３つの擬似レイヤの重なりを有するテストレイアウトデータの生成処理のフローチャートを示す。3 shows a flowchart of a process for generating test layout data having an overlap of three pseudo layers. 第３平面データを示す。3rd plane data are shown. ３つの擬似レイヤの重なりを有するテストレイアウトデータを示す。3 shows test layout data having an overlap of three pseudo layers. ４つの擬似レイヤの重なりを有するテストレイアウトデータを示す。Fig. 4 shows test layout data having an overlap of four pseudo layers. 実施例２の第２平面データを示す。The 2nd plane data of Example 2 are shown. 実施例２の２つの擬似レイヤの重なりを有するテストレイアウトデータを示す。10 shows test layout data having an overlap of two pseudo layers of Example 2. 変形例の２つの擬似レイヤの重なりを有するテストレイアウトデータを示す。The test layout data which has the overlap of two pseudo | simulation layers of a modification are shown. 変形例の２つの擬似レイヤの重なりを有するテストレイアウトデータを示す。The test layout data which has the overlap of two pseudo | simulation layers of a modification are shown.

本明細書に開示される技術の実施形態のいくつかを示す。
（形態１）本明細書の技術によって生成されるテストデータは、以下のように表現することができる。即ち、テストデータは、第１平面データと第２平面データを含んでいる。第１平面データは、夫々が各レイヤに対応している擬似レイヤ群が一つの平面に規則的に配置されている。第２平面データは、擬似レイヤ群が他の一つの平面上に規則的に配置されたデータであり、第１平面データと重ねたときに第２平面データ上の各擬似レイヤが第１平面データ上の擬似レイヤ群のそれぞれと重なる平面データである。
（形態２）本明細書の技術によって生成されるテストデータは、以下のようにも表現することができる。即ち、テストデータは、夫々が各レイヤに対応している擬似レイヤ群が一つの平面に規則的に配置されている平面配置データを複数の平面に亘って有していてもよい。テストデータは、複数の平面配置データを相互に重ねたときに、一の平面データ上の各擬似レイヤが他の平面データ上の各擬似レイヤと重なる。
（形態３）本明細書の技術によって生成されるテストデータを利用して、検証プログラムをテストする方法は、以下のように表現することができる。この方法は、半導体装置のレイアウトデータであり複数のレイヤの配置を規定するレイアウトデータがレイヤ同士の重なり関係を規定するデザインルールに適合しているか否かを検証するための検証プログラムがレイアウトデータの適否を正しく検証できるか否かをテストする方法である。この方法は、夫々が各レイヤに対応している擬似レイヤ群が一つの平面に規則的に配置されている平面配置データを複数の平面に亘って有しており、相互に重ねたときに、一の平面データ上の各擬似レイヤが他の平面データ上の各擬似レイヤと重なるテストデータを用意する工程と、テストデータを与えて検証プログラムを実行する工程と、検証プログラムの実行結果を、テストデータにおけるデザインルールの不適合箇所を示す（既知の）正解データと比較する工程と、を含んでいてもよい。このテスト方法によれば、複数のテストデータを利用することなく、検証プログラムをテストすることができる。
（形態４）第１平面データ生成工程は、長方形の領域を有する擬似レイヤ群が一つの方向に沿って並んで配置されており全体で正方形となる第１平面データを生成してもよい。第２平面データ生成工程は、第１平面データをコピーし、そのコピーを９０度回転させることによって、第２平面データを生成してもよい。
（形態５）テストレイアウト生成工程は、第３平面データの擬似レイヤのそれぞれに、第１平面データと第２平面データを重ねたテストレイアウトデータを生成する。
（形態６）テストレイアウトデータのフォーマットは、半導体装置のレイアウトデータのフォーマットと同じである。
（形態７）テストレイアウトデータの検証対象である検証プログラムは、レイアウトデータを入力すると、レイヤが重なっている領域の全てを抽出するとともに、各重なり領域がデザインルールに適合しているか否かの情報を出力する。 Some of the embodiments of the technology disclosed herein are shown.
(Mode 1) Test data generated by the technique of this specification can be expressed as follows. That is, the test data includes first plane data and second plane data. In the first plane data, a pseudo layer group corresponding to each layer is regularly arranged on one plane. The second plane data is data in which the pseudo layer group is regularly arranged on another plane, and each pseudo layer on the second plane data is the first plane data when superimposed on the first plane data. The plane data overlaps with each of the upper pseudo layer group.
(Mode 2) Test data generated by the technique of this specification can also be expressed as follows. That is, the test data may have plane arrangement data in which pseudo layer groups each corresponding to each layer are regularly arranged on one plane over a plurality of planes. In the test data, when a plurality of plane arrangement data are overlapped with each other, each pseudo layer on one plane data overlaps each pseudo layer on other plane data.
(Mode 3) A method for testing a verification program using test data generated by the technique of this specification can be expressed as follows. This method is a layout data of a semiconductor device, and a verification program for verifying whether layout data that defines the arrangement of a plurality of layers conforms to a design rule that defines an overlapping relationship between layers is provided by the layout data. This is a method for testing whether the correctness can be correctly verified. This method has a plurality of plane arrangement data in which pseudo layer groups each corresponding to each layer are regularly arranged on one plane, and when overlapping each other, Test process for preparing test data in which each pseudo layer on one plane data overlaps with each pseudo layer on other plane data, executing test program by giving test data, and execution result of verification program And a step of comparing with (known) correct answer data indicating a nonconformity point of the design rule in the data. According to this test method, the verification program can be tested without using a plurality of test data.
(Mode 4) In the first plane data generation step, the first plane data may be generated in which pseudo layer groups having a rectangular region are arranged side by side along one direction and are square as a whole. The second plane data generation step may generate the second plane data by copying the first plane data and rotating the copy by 90 degrees.
(Mode 5) The test layout generation step generates test layout data in which the first plane data and the second plane data are superimposed on each of the pseudo layers of the third plane data.
(Mode 6) The format of the test layout data is the same as the format of the layout data of the semiconductor device.
(Mode 7) When the verification program, which is the verification target of the test layout data, inputs the layout data, it extracts all the areas where the layers overlap, and information on whether each overlapping area conforms to the design rule Is output.

本発明を実施した実施例について図面を参照しながら説明する。図１は、本実施例のテスト装置１０の構成ブロック図を示す。テスト装置１０は、ＣＰＵ１２と、記憶部１４と、操作部１８と、表示部２０を備える。各部１２，１４，１８，２０は、バス２２によって接続されている。ＣＰＵ１２は、記憶部１４に記憶されているプログラムに従って処理を実行する。プログラムには、半導体装置のレイアウトデータがデザインルールに適合しているか否かを検証する処理が記述されている。即ち、このテスト装置１０は、レイアウトデータがデザインルールに適合しているか否かを検証する装置である。また、このテスト装置１０は、検証プログラムが正しく動作するか否かを確かめるためのテストレイアウトデータを生成することもできる。   Embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing the configuration of a test apparatus 10 according to this embodiment. The test apparatus 10 includes a CPU 12, a storage unit 14, an operation unit 18, and a display unit 20. Each part 12, 14, 18, 20 is connected by a bus 22. The CPU 12 executes processing according to a program stored in the storage unit 14. The program describes a process for verifying whether the layout data of the semiconductor device conforms to the design rule. That is, the test apparatus 10 is an apparatus that verifies whether layout data conforms to a design rule. The test apparatus 10 can also generate test layout data for confirming whether or not the verification program operates correctly.

記憶部１４は、ＲＡＭ、ＲＯＭ等で構成されている。記憶部１４には、ＣＰＵ１２が処理を実行するためのプログラムが記憶されている。また、記憶部１４には、デザインルール１６が記憶されている。デザインルール１６には、ＬＳＩ等の半導体装置を設計する際に、従うべきルールや制約等が記述されている。制約の一つとして、デザインルール１６には、各レイヤの重なり関係が規定されている。   The storage unit 14 includes a RAM, a ROM, and the like. The storage unit 14 stores a program for the CPU 12 to execute processing. The storage unit 14 stores design rules 16. The design rule 16 describes rules and restrictions to be followed when designing a semiconductor device such as an LSI. As one of the restrictions, the design rule 16 defines the overlapping relationship of each layer.

操作部１８は、キーボードやマウス等を備える。ユーザは、操作部１８を操作することによって、テスト装置１０に情報（レイアウトデータ）を入力したり、ＣＰＵ１２に所定の処理を実行させることができる。表示部２０は、ＣＰＵ１２によって指示された情報を表示することができる。なお、表示部２０は、例えば、印刷装置等、ＣＰＵ１２によって指示された情報を出力するものであってもよい。出力情報のひとつとして、テスト装置１０は、入力されたレイアウトデータが規定するレイヤ群の重なり領域がデザインルールに適合しているか否かを領域毎に示す。   The operation unit 18 includes a keyboard, a mouse, and the like. The user can input information (layout data) to the test apparatus 10 or cause the CPU 12 to execute predetermined processing by operating the operation unit 18. The display unit 20 can display information instructed by the CPU 12. The display unit 20 may output information instructed by the CPU 12, such as a printing device. As one piece of output information, the test apparatus 10 indicates, for each region, whether or not the overlapping region of the layer group defined by the input layout data conforms to the design rule.

図２は、半導体装置の配線パターンの一部の模式図を示す。デザインルール１６では、第１配線パターン３０と第２配線パターン３２とは、互いに重なる領域３４を有することが必須であることが規定されている。また、第３配線パターン４０と第４配線パターン４２とは、互いに重なる領域４４を有することが必須であることが規定されている。一方において、第１配線パターン３０は、第３配線パターン４０及び第４配線パターン４２とは重なってはならず、また、第２配線パターン３２は、第３配線パターン４０及び第４配線パターン４２とは重なってはならないことが規定されている。   FIG. 2 is a schematic diagram of a part of the wiring pattern of the semiconductor device. The design rule 16 stipulates that it is essential for the first wiring pattern 30 and the second wiring pattern 32 to have regions 34 that overlap each other. Further, it is specified that the third wiring pattern 40 and the fourth wiring pattern 42 are required to have a region 44 that overlaps each other. On the other hand, the first wiring pattern 30 should not overlap the third wiring pattern 40 and the fourth wiring pattern 42, and the second wiring pattern 32 may be connected to the third wiring pattern 40 and the fourth wiring pattern 42. It is stipulated that must not overlap.

第１から第４配線パターン３０，３２，４０，４２は、それぞれ異なるマスクを用いて半導体基板（図示省略）に形成される。半導体装置のレイアウトデータでは、各配線パターン３０，３２，４０，４２は、それぞれ異なるレイヤとして記述されている。即ち、配線パターンの一つひとつがレイヤに相当する。以下では、第１配線パターン３０に対応するレイヤを第１レイヤ３０と、第２配線パターン３２に対応するレイヤを第２レイヤ３２と、第３配線パターン４０に対応するレイヤを第３レイヤ４０と、第４配線パターン４２に対応するレイヤを第４レイヤ４２と呼ぶ。   The first to fourth wiring patterns 30, 32, 40, and 42 are formed on a semiconductor substrate (not shown) using different masks. In the layout data of the semiconductor device, the wiring patterns 30, 32, 40, and 42 are described as different layers. That is, each wiring pattern corresponds to a layer. Hereinafter, the layer corresponding to the first wiring pattern 30 is the first layer 30, the layer corresponding to the second wiring pattern 32 is the second layer 32, and the layer corresponding to the third wiring pattern 40 is the third layer 40. A layer corresponding to the fourth wiring pattern 42 is referred to as a fourth layer 42.

ユーザは、操作部１８を操作することによって、レイアウトデータの各レイヤの重なりを検証するための検証プログラムを生成する。検証プログラムは、半導体装置のレイアウトデータがデザインルール１６に適合しているか否かを検証するためのプログラムである。ユーザは、デザインルール１６に従って、検証プログラムを生成する。生成された検証プログラムでは、第１レイヤ３０と第２レイヤ３２との重なり、及び、第３レイヤ４０と第４レイヤ４２との重なりが必須であり、第１レイヤ３０と第３レイヤ４０及び第４レイヤ４２との重なり、及び、第２レイヤ３２と第３レイヤ４０及び第４レイヤ４２との重なりが禁止であることが規定されているはずである。   The user operates the operation unit 18 to generate a verification program for verifying the overlapping of each layer of the layout data. The verification program is a program for verifying whether the layout data of the semiconductor device conforms to the design rule 16. The user generates a verification program according to the design rule 16. In the generated verification program, the overlap between the first layer 30 and the second layer 32 and the overlap between the third layer 40 and the fourth layer 42 are essential. It should be stipulated that the overlap with the fourth layer 42 and the overlap between the second layer 32 and the third layer 40 and the fourth layer 42 are prohibited.

次に、テストレイアウトデータの生成方法を説明する。なお、以下では、「テストレイアウトデータ」を単に「テストデータ」と称する。また、テストデータはレイアウトデータと同じフォーマットを有しており、レイアウトデータと同様に検証プログラムへの入力データとして用いることができる。   Next, a method for generating test layout data will be described. Hereinafter, “test layout data” is simply referred to as “test data”. The test data has the same format as the layout data, and can be used as input data to the verification program in the same manner as the layout data.

図３は、ＣＰＵ１２で実行されるテストデータ生成処理のフローチャートである。図４から図６は、テストデータの生成処理の過程で生成されるデータを示す。ＣＰＵ１２は、第１レイヤ３０から第４レイヤ４２のそれぞれを模擬的に示す擬似レイヤを生成する（Ｓ１２）。レイヤ３０，３２，４０，４２は、それぞれ擬似レイヤ５２，５４，５６，５８に対応する（図４参照）。擬似レイヤ５２，５４，５６，５８は、各レイヤの重なり関係を調べるためのデータであり、その機能が特定されている必要はない。また、実際のレイアウトデータでは第１レイヤ３０から第４レイヤ４２のそれぞれが異なる大きさや形状を有している場合であっても、各擬似レイヤ５２，５４，５６，５８は、元のレイヤの形状に関係なく、同一形状で生成される。続いて、ＣＰＵ１２は、各擬似レイヤ５２，５４，５６，５８が一方向（図４の左右方向）に並んだ第１平面データ５０を生成する（Ｓ１４）。図４は、第１平面データ５０を示す。第１平面データ５０では、各擬似レイヤ５２，５４，５６，５８が隣り合う擬似レイヤと接して並べられている。第１平面データ５０は、正方形である。言い換えれば、各擬似レイヤ５２，５４，５６，５８の長手方向（図４の上下方向）の長さが、短手方向（図４の左右方向）の長さの４倍となっている。以下では、第ｎレイヤ（ｎは１から４の自然数）に対応する擬似レイヤを第ｎ擬似レイヤと呼ぶ。   FIG. 3 is a flowchart of the test data generation process executed by the CPU 12. 4 to 6 show data generated in the process of test data generation processing. The CPU 12 generates a pseudo layer that simulates each of the first layer 30 to the fourth layer 42 (S12). The layers 30, 32, 40, and 42 correspond to the pseudo layers 52, 54, 56, and 58, respectively (see FIG. 4). The pseudo layers 52, 54, 56, and 58 are data for examining the overlapping relationship between the layers, and it is not necessary to specify their functions. Further, in the actual layout data, even if each of the first layer 30 to the fourth layer 42 has a different size and shape, each of the pseudo layers 52, 54, 56, and 58 is the same as the original layer. Regardless of the shape, they are generated in the same shape. Subsequently, the CPU 12 generates first plane data 50 in which the pseudo layers 52, 54, 56, and 58 are arranged in one direction (left and right direction in FIG. 4) (S14). FIG. 4 shows the first plane data 50. In the first plane data 50, the pseudo layers 52, 54, 56, and 58 are arranged in contact with adjacent pseudo layers. The first plane data 50 is a square. In other words, the length in the longitudinal direction (vertical direction in FIG. 4) of each pseudo layer 52, 54, 56, 58 is four times the length in the short direction (horizontal direction in FIG. 4). Hereinafter, a pseudo layer corresponding to the nth layer (n is a natural number from 1 to 4) is referred to as an nth pseudo layer.

次いで、ＣＰＵ１２は、第１平面データ５０をコピーするとともに、平面の垂直線周りに９０度回転した第２平面データ６０を生成する（Ｓ１６）。図５は、第２平面データ６０を示す。第２平面データ６０の擬似レイヤ６２，６４，６６，６８は、それぞれレイヤ３０，３２，４０，４２に対応する。ＣＰＵ１２は、第１平面データ５０と第２平面データ６０とを重ね合わせて、テストデータ７０を生成する（Ｓ１８）。   Next, the CPU 12 copies the first plane data 50 and generates the second plane data 60 rotated 90 degrees around the vertical line of the plane (S16). FIG. 5 shows the second plane data 60. The pseudo layers 62, 64, 66, and 68 of the second plane data 60 correspond to the layers 30, 32, 40, and 42, respectively. The CPU 12 superimposes the first plane data 50 and the second plane data 60 to generate test data 70 (S18).

図６は、テストデータ７０を示す。図６の各領域内の数字の組合せ（ｘ，ｙ）は、当該領域が一方の平面データの第ｘ擬似レイヤと、他方の平面データの第ｙ擬似レイヤとが重なる領域であることを示す。例えば、領域７２は、第２平面データ６０の第１擬似レイヤ６２と第１平面データ５０の第２擬似レイヤ５４とが重なっている領域であり、領域７４は、第２平面データ６０の第２擬似レイヤ６４と第１平面データ５０の第３擬似レイヤ５６とが重なっている領域である。テストデータ７０は、第１から第４擬似レイヤのそれぞれが重なる領域が、２つずつ存在する。例えば、第１擬似レイヤと第２擬似レイヤとが重なる領域は、領域７２と領域７６の２つの領域が存在する。ＣＰＵ１２は、テストデータ７０を生成する際に、例えば第１平面データ５０の第１擬似レイヤ５２と第２平面データ６０の第１擬似レイヤ６２とが重なる領域７８のように、同一の擬似レイヤが重なる領域を削除してもよい。あるいは、当該領域を擬似レイヤが重なっていない単一の擬似レイヤの領域として取り扱ってもよい。   FIG. 6 shows the test data 70. The combination of numbers (x, y) in each area in FIG. 6 indicates that the area is an area where the x-th pseudo layer of one plane data overlaps the y-th pseudo layer of the other plane data. For example, the region 72 is a region where the first pseudo layer 62 of the second plane data 60 and the second pseudo layer 54 of the first plane data 50 overlap, and the region 74 is the second of the second plane data 60. This is an area where the pseudo layer 64 and the third pseudo layer 56 of the first plane data 50 overlap. In the test data 70, there are two regions where the first to fourth pseudo layers overlap each other. For example, there are two areas, an area 72 and an area 76, in which the first pseudo layer and the second pseudo layer overlap. When the CPU 12 generates the test data 70, for example, the same pseudo layer, such as the region 78 where the first pseudo layer 52 of the first plane data 50 and the first pseudo layer 62 of the second plane data 60 overlap, is generated. The overlapping area may be deleted. Alternatively, the area may be handled as a single pseudo layer area where the pseudo layers do not overlap.

テスト装置１０は、ユーザによって生成された検証プログラムを実行する。即ち、テスト装置１０は、テストデータ７０を入力としてレイアウト検証処理を実行する。これにより、検証プログラムがデザインルール１６に適合しているか否かをテストする。レイアウト検証処理では、テストデータ７０の領域ごとに、デザインルール１６に適合しているか否かが判定される。例えば、デザインルール１６では、第１配線パターン３０（第１レイヤ３０）と配線パターン３２（第２レイヤ３２）との重なりが必須である。領域７２は、第１擬似レイヤと第２擬似レイヤとが重なっているため、デザインルール１６に適合している。従って、レイアウト検証処理が実行されると、領域７２は、デザインルール１６に適合しているという結果が得られるはずである。一方、領域７４は、デザインルール１６に適合していないという結果が得られるはずである。   The test apparatus 10 executes a verification program generated by the user. That is, the test apparatus 10 executes the layout verification process with the test data 70 as an input. Thereby, it is tested whether the verification program conforms to the design rule 16 or not. In the layout verification process, it is determined for each area of the test data 70 whether the design rule 16 is met. For example, in the design rule 16, the first wiring pattern 30 (first layer 30) and the wiring pattern 32 (second layer 32) must be overlapped. The region 72 conforms to the design rule 16 because the first pseudo layer and the second pseudo layer overlap each other. Therefore, when the layout verification process is executed, a result that the area 72 conforms to the design rule 16 should be obtained. On the other hand, the result should be that the region 74 does not conform to the design rule 16.

ユーザは、検証プログラムの出力とは別に、テストデータ７０がデザインルール１６に適合していると仮定したときの正解データを用意する。正解データのフォーマットは、レイアウト検証処理の結果のフォーマットと同じにする。即ち、正解データは、検証プログラムが正しく動作すると仮定したときのテストデータ７０に対する検証プログラムの出力に等しい。別言すれば、正解データには、テストデータ７０に記述されているレイヤの重なり領域ごとに、その重なり領域がデザインルールに適合しているか否かが記されている。例えば、正解データには、領域７２がデザインルール１６に適合し、領域７４が不適合であり、領域７６が適合していることが記されている。このとき、正解データは、各重なり領域を、その行位置と列位置を表す座標として表されてもよい。例えば、領域７２は座標（１，２）で表され、領域７４は座標（２，３）で表される。   In addition to the output of the verification program, the user prepares correct answer data when it is assumed that the test data 70 conforms to the design rule 16. The format of the correct answer data is the same as the format of the result of the layout verification process. That is, the correct answer data is equal to the output of the verification program for the test data 70 when the verification program is assumed to operate correctly. In other words, in the correct answer data, for each layer overlapping region described in the test data 70, whether or not the overlapping region conforms to the design rule is described. For example, the correct answer data indicates that the region 72 conforms to the design rule 16, the region 74 does not conform, and the region 76 conforms. At this time, the correct answer data may be expressed as coordinates indicating the row position and the column position of each overlapping region. For example, the region 72 is represented by coordinates (1, 2), and the region 74 is represented by coordinates (2, 3).

正解データは、生成されたテストデータ７０に基づいてユーザが用意し、テスト装置１０に記憶される。ＣＰＵ１２は、レイアウト検証処理で検証されたレイアウトデータ７０の検証結果と正解データとを比較する。検証結果と正解データとが一致する場合には、ＣＰＵ１２は検証プログラムが正しいと判断する。一方において、検証結果と正解データとが一致しない場合には、検証プログラムが誤りであると判断する。検証プログラムが誤りである場合、ＣＰＵ１２は、表示部２０に検証プログラムが誤りであることを表示する。これにより、ユーザに検証プログラムの修正を促す。   Correct data is prepared by the user based on the generated test data 70 and stored in the test apparatus 10. The CPU 12 compares the verification result of the layout data 70 verified in the layout verification process with the correct answer data. When the verification result and the correct answer data match, the CPU 12 determines that the verification program is correct. On the other hand, if the verification result does not match the correct answer data, it is determined that the verification program is incorrect. When the verification program is incorrect, the CPU 12 displays on the display unit 20 that the verification program is incorrect. This prompts the user to correct the verification program.

上記した実施例のテストデータ７０は、第１平面データ５０と第２平面データ６０とを重ね合わせることによって生成される。テストデータ７０は、半導体装置の各要素に対応する第１から第４レイヤ３０，３２，４０，４２を模擬した第１平面データ５０の第１から第４擬似レイヤ５２，５４，５６，５８と、第２平面データ６０の第１から第４擬似レイヤ６２，６４，６６，６８のそれぞれが重なる領域を有する。即ち、テストデータ７０では、全てのレイヤ３０，３２，４０，４２の重なりが擬似的に再現されている。テストデータ７０を利用してレイアウト検証処理することによって、検証プログラムがどのレイヤの重なりが必須であると規定し、どのレイヤの重なりが禁止であると規定しているのかを判定することができる。これにより、デザインルール１６に適合しているテストデータと、デザインルール１６に不適合なテストデータの２つのテストデータを利用して、検証プログラムが正しいか否かを判定する場合と比べて、短時間で判定することができる。テストデータ７０を利用することによって、検証プログラムが正しく動作するか否かを効率よく確かめることができる。   The test data 70 of the above-described embodiment is generated by superimposing the first plane data 50 and the second plane data 60. The test data 70 includes first to fourth pseudo layers 52, 54, 56, 58 of the first plane data 50 simulating the first to fourth layers 30, 32, 40, 42 corresponding to the respective elements of the semiconductor device. Each of the first to fourth pseudo layers 62, 64, 66, and 68 of the second plane data 60 has an overlapping area. That is, in the test data 70, the overlap of all the layers 30, 32, 40, 42 is reproduced in a pseudo manner. By performing the layout verification processing using the test data 70, it is possible to determine which layer overlap is essential by the verification program and which layer overlap is prohibited. As a result, compared to the case where the test data conforming to the design rule 16 and the test data that does not conform to the design rule 16 are used to determine whether or not the verification program is correct, the time is shorter. Can be determined. By using the test data 70, it can be efficiently confirmed whether or not the verification program operates correctly.

テストデータ７０は、第１平面データ５０を生成し、第１平面データ５０のコピーを９０度回転させることによって第２平面データ６０を生成している。この方法によれば、第１平面データを使って第２平面データ６０を生成することができるので、テストデータ７０を効率よく生成することができる。   The test data 70 generates first plane data 50 and generates second plane data 60 by rotating a copy of the first plane data 50 by 90 degrees. According to this method, since the second plane data 60 can be generated using the first plane data, the test data 70 can be generated efficiently.

また、第１平面データ５０において擬似レイヤが規則的に並んでおり、第２平面データ６０においても擬似レイヤが規則的に並んでいる。このため、テストデータ７０においては、重なり領域が規則的に並ぶ。それゆえ、テストデータ７０を用いると、どの領域でどの擬似レイヤが重なっているかを特定しやすい。この結果、正解データを生成する際に、各領域や各領域を示す座標ごとに検証の結果を付与することができる。これにより、正解データを容易に生成することができる。また、レイアウト検証処理の検証結果が、どのレイヤの重なり領域で適否が判定されたかをユーザが容易に把握することができる。   In addition, the pseudo layers are regularly arranged in the first plane data 50, and the pseudo layers are also regularly arranged in the second plane data 60. For this reason, in the test data 70, overlapping regions are regularly arranged. Therefore, when the test data 70 is used, it is easy to specify which pseudo layer overlaps in which area. As a result, when the correct answer data is generated, a verification result can be given to each region and each coordinate indicating each region. Thereby, correct data can be easily generated. In addition, the user can easily grasp in which layer overlapping region the suitability of the verification result of the layout verification processing is determined.

テストデータ７０は、一方の平面データ上の擬似レイヤと他方の平面データ上の擬似レイヤが重なり合う領域（重なり領域）を有する。以下では、３つの擬似レイヤが重なり合う領域を有するテストデータ９０を生成する方法を説明する。ここで、擬似レイヤの元となるレイヤは、前述した第１レイヤ３０、第２レイヤ３２、第３レイヤ４０、及び第４レイヤ４２である。但し、テストデータ９０が対象とするレイアウトデータでは、３つのレイヤが重なる場合がある。即ち、テストデータ９０が対象とするデザインルールには、４つのレイヤの中から選んだ３つのレイヤが重なることが必須であるのか禁止であるのかが規定されている。   The test data 70 has a region (overlapping region) where a pseudo layer on one plane data and a pseudo layer on the other plane data overlap. Hereinafter, a method for generating test data 90 having a region where three pseudo layers overlap will be described. Here, the layers that are the basis of the pseudo layer are the first layer 30, the second layer 32, the third layer 40, and the fourth layer 42 described above. However, in the layout data targeted by the test data 90, three layers may overlap. That is, the design rule targeted by the test data 90 defines whether it is essential or prohibited that three layers selected from the four layers overlap.

図７は、テストデータ９０の生成処理を示すフローチャートである。図７のフローチャートの処理は、図３のフローチャートの処理に続いて実行される。ＣＰＵ１２は、第１レイヤ３０と第２レイヤ３２のそれぞれに対応する擬似レイヤ８２，８４を生成する（Ｓ２２）。擬似レイヤ８２，８４のそれぞれは、テストデータ７０と同一の形状とサイズを有している。ＣＰＵ１２は、図８に示すように、擬似レイヤ８２，８４を、同一平面上に隣接して配置し、第３平面データ８０を生成する（Ｓ２４）。すなわち、第３平面データ８０は、第１平面データ５０や第２平面データ６０の２倍の大きさの領域を有している。次いで、ＣＰＵ１２は、図３のフローチャートの処理で生成されたテストデータ７０をコピーして２つのテストデータ７０を用意し、図９に示すように、第３平面データ８０の各擬似レイヤ８２，８４のそれぞれに、テストデータ７０を重ね合わせて、テストデータ９０を生成する（Ｓ２６）。   FIG. 7 is a flowchart showing a process for generating the test data 90. The process of the flowchart of FIG. 7 is executed following the process of the flowchart of FIG. The CPU 12 generates pseudo layers 82 and 84 corresponding to the first layer 30 and the second layer 32 (S22). Each of the pseudo layers 82 and 84 has the same shape and size as the test data 70. As shown in FIG. 8, the CPU 12 arranges the pseudo layers 82 and 84 adjacent to each other on the same plane, and generates the third plane data 80 (S24). That is, the third plane data 80 has an area twice as large as the first plane data 50 and the second plane data 60. Next, the CPU 12 prepares two test data 70 by copying the test data 70 generated in the process of the flowchart of FIG. 3, and as shown in FIG. 9, each pseudo layer 82, 84 of the third plane data 80. The test data 70 is superimposed on each of them to generate test data 90 (S26).

生成されたテストデータ９０では、例えば、領域９２は、第１、第２及び第３擬似レイヤの３つの擬似レイヤが重なる領域である。同様に、領域９４は第１、第２及び第４擬似レイヤの３つの擬似レイヤが重なる領域であり、領域９６は第１、第３及び第４擬似レイヤの３つの擬似レイヤが重なる領域であり、領域９８は第２、第３及び第４擬似レイヤの３つの擬似レイヤが重なる領域である。これにより、３つの擬似レイヤが重なる領域を有するテストデータ９０を容易に生成することができる。   In the generated test data 90, for example, the region 92 is a region where three pseudo layers of the first, second, and third pseudo layers overlap. Similarly, the region 94 is a region where three pseudo layers of the first, second and fourth pseudo layers overlap, and the region 96 is a region where three pseudo layers of the first, third and fourth pseudo layers overlap. The area 98 is an area where three pseudo layers of the second, third and fourth pseudo layers overlap. Thereby, the test data 90 having a region where the three pseudo layers overlap can be easily generated.

図１０は、擬似レイヤの４つの重なり領域を有するテストデータ１００を示す。テストデータ１００の生成処理では、まず、ＣＰＵ１２は、図３に示すフローチャートに従って、テストデータ７０を生成する。次いで、ＣＰＵ１２は、再度図３に示すフローチャートに従って、補助テストデータ１０２を生成する。補助テストデータ１０２は、第１平面データ５０と第２平面データ６０を重ね合わせたテストデータ７０と同じ構造を有している。即ち、補助テストデータ１０２は、２つの平面データを重ね合わせたレイアウトデータであり、４つの擬似レイヤから２つを選択する全ての組み合わせについて選択された２つの擬似レイヤの重なり領域を有する。但し、補助テストデータ１０２において２つの擬似レイヤが重なる領域１０４は、テストデータ７０と同一の形状とサイズを有する。ＣＰＵ１２は、重なり領域１０４の数だけテストデータ７０をコピーし、補助テストデータ１０２のそれぞれの重なり領域１０４にテストデータ７０を重ねる。そうすると、それぞれの重なり領域１０４では、４つの擬似データが重なっている。これにより、４つの擬似レイヤが重なる領域を有するテストデータ１００を生成することができる。テストデータ１００には、４つの擬似レイヤが重なる領域、３つの擬似レイヤが重なる領域、２つの擬似レイヤが重なる領域、及び、異なる擬似レイヤが全く重ならない領域が形成される。例えば、図１０のテストデータ１００において、左上から右下に亘る対角線上の最小サイズの重なり領域は、同一の擬似レイヤが重なる領域、即ち、異なる擬似レイヤが全く重ならない領域に相当する。上記した４つの擬似レイヤが重なるテストデータの生成方法と、先に示した３つの擬似レイヤが重なるテストデータの生成方法を組み合わせれば、任意の数の擬似レイヤが重なる領域を有するテストデータを容易に生成することができる。   FIG. 10 shows test data 100 having four overlapping regions of pseudo layers. In the generation process of the test data 100, first, the CPU 12 generates the test data 70 according to the flowchart shown in FIG. Next, the CPU 12 generates auxiliary test data 102 again according to the flowchart shown in FIG. The auxiliary test data 102 has the same structure as the test data 70 obtained by superimposing the first plane data 50 and the second plane data 60. That is, the auxiliary test data 102 is layout data obtained by superimposing two pieces of plane data, and has overlapping regions of two pseudo layers selected for all combinations of selecting two from four pseudo layers. However, the region 104 where the two pseudo layers overlap in the auxiliary test data 102 has the same shape and size as the test data 70. The CPU 12 copies the test data 70 by the number of the overlapping areas 104 and superimposes the test data 70 on each overlapping area 104 of the auxiliary test data 102. Then, in each overlapping area 104, four pseudo data overlap. As a result, it is possible to generate test data 100 having a region where four pseudo layers overlap. The test data 100 includes a region where four pseudo layers overlap, a region where three pseudo layers overlap, a region where two pseudo layers overlap, and a region where different pseudo layers do not overlap at all. For example, in the test data 100 of FIG. 10, the overlapping area of the smallest size on the diagonal line from the upper left to the lower right corresponds to an area where the same pseudo layer overlaps, that is, an area where different pseudo layers do not overlap at all. By combining the test data generation method in which the four pseudo layers overlap with the test data generation method in which the three pseudo layers overlap as described above, test data having an area where any number of pseudo layers overlap can be easily obtained. Can be generated.

実施例２のテストデータ生成方法について説明する。ここでは、実施例１と重複する説明については適宜省略する。ＣＰＵ１２は、図３のフローチャートに従って、第１平面データ５０を生成する（Ｓ１２，１４）。次いで、ＣＰＵ１２は、第１平面データ５０のコピーを生成するとともに、コピーした第１平面データ全体の左右方向の幅を、各擬似レイヤ５２，５４，５６，５８の左右方向の幅と同一の幅になるように変形して、図１１に示す第２平面データ１１０を生成する（Ｓ１６）。第２平面データ１１０は、第１レイヤ３０に対応する第１擬似レイヤ１１２、第２レイヤ３２に対応する第２擬似レイヤ１１４、第３レイヤに対応する第３擬似レイヤ１１６、及び第４レイヤに対応する第４擬似レイヤ１１８を有している。第２平面データ１１０上の擬似レイヤの幅は、第１平面データ５０上の擬似レイヤの幅の１／４である。   A test data generation method according to the second embodiment will be described. Here, descriptions overlapping with those of the first embodiment are omitted as appropriate. The CPU 12 generates the first plane data 50 according to the flowchart of FIG. 3 (S12, 14). Next, the CPU 12 generates a copy of the first plane data 50, and the width of the entire copied first plane data is the same as the width of the pseudo layers 52, 54, 56, and 58 in the horizontal direction. The second plane data 110 shown in FIG. 11 is generated (S16). The second plane data 110 includes the first pseudo layer 112 corresponding to the first layer 30, the second pseudo layer 114 corresponding to the second layer 32, the third pseudo layer 116 corresponding to the third layer, and the fourth layer. A corresponding fourth pseudo layer 118 is provided. The width of the pseudo layer on the second plane data 110 is ¼ of the width of the pseudo layer on the first plane data 50.

続いて、ＣＰＵ１２は、第１平面データ５０の擬似レイヤ５２，５４，５６，５８のそれぞれに、第２平面データ１１０を重ね合わせて、図１２に示すテストデータ１２０を生成する（Ｓ１８）。これにより、２つの擬似レイヤが重なる領域を有するテストデータ１２０を生成することができる。   Subsequently, the CPU 12 superimposes the second plane data 110 on each of the pseudo layers 52, 54, 56, and 58 of the first plane data 50 to generate the test data 120 shown in FIG. 12 (S18). As a result, it is possible to generate test data 120 having a region where two pseudo layers overlap.

ＣＰＵ１２は、テストデータ１２０を、先に示した第３平面データ８０の擬似レイヤ８２，８４のそれぞれに重ね合わせることによって、３つの擬似レイヤが重なり合う領域を有するテストデータを生成することができる。また、ＣＰＵ１２は、テストデータ１２０を、先に示した補助テストデータ１０２の各領域に重ね合わせることによって、４つの擬似レイヤが重なり合う領域を有するテストデータを生成することができる。実施例２においても、実施例１と同様の効果を奏することができる。   The CPU 12 can generate test data having a region where the three pseudo layers overlap by superimposing the test data 120 on each of the pseudo layers 82 and 84 of the third plane data 80 described above. Further, the CPU 12 can generate test data having a region where the four pseudo layers overlap by superimposing the test data 120 on each region of the auxiliary test data 102 described above. In the second embodiment, the same effect as that of the first embodiment can be obtained.

上記したテストデータを用いて、検証プログラムが正しく動作するか否かをテストする方法は、端的には次の通りである。その方法では、まず、夫々が各レイヤに対応している擬似レイヤ群が一つの平面に規則的に配置されている平面配置データを複数の平面に亘って有しており、相互に重ねたときに、一の平面データ上の各擬似レイヤが他の平面データ上の各擬似レイヤと重なるテストデータを用意する（用意工程）。図３のフローチャートの処理、或いは図７のフローチャートの処理が「用意工程」に相当する。次に、用意されたテストデータを与えて検証プログラムを実行する。最後に、検証プログラムの実行結果を、テストデータにおけるデザインルールの不適合箇所を示す既知の正解データと比較する。検証プログラムの実行結果が正解データと一致していれば、検証プログラムが正しく動作することが確認される。   A method for testing whether or not the verification program operates correctly using the above test data is as follows. In that method, firstly, when a plurality of plane arrangement data having a plurality of plane arrangement data in which a pseudo layer group corresponding to each layer is arranged regularly on one plane is overlapped with each other, In addition, test data is prepared in which each pseudo layer on one plane data overlaps with each pseudo layer on other plane data (preparation step). The process of the flowchart of FIG. 3 or the process of the flowchart of FIG. 7 corresponds to a “preparation process”. Next, the prepared test data is given and the verification program is executed. Finally, the execution result of the verification program is compared with known correct answer data indicating the non-conformity part of the design rule in the test data. If the execution result of the verification program matches the correct answer data, it is confirmed that the verification program operates correctly.

（変形例）
（１）上記した実施例１，２では、平面データ５０，６０，８０，１１０は、隣り合う擬似レイヤ同士が接している。しかしながら、ＣＰＵ１２は、隣り合う擬似レイヤが離間している平面データを生成してもよい。図１３は、隣り合う擬似レイヤが離間している平面データを重ね合わせることによって生成されるテストデータ１３０の一例を示す。テストデータ１３０では、２つの擬似レイヤの重なり合う領域が互いに離間している。このようなテストデータによっても、上記した実施例１，２と同様の効果を奏することができる。 (Modification)
(1) In the first and second embodiments, the adjacent pseudo layers are in contact with each other in the plane data 50, 60, 80, 110. However, the CPU 12 may generate plane data in which adjacent pseudo layers are separated. FIG. 13 shows an example of test data 130 generated by superimposing plane data in which adjacent pseudo layers are separated from each other. In the test data 130, the overlapping areas of the two pseudo layers are separated from each other. Even with such test data, the same effects as those of the first and second embodiments can be obtained.

（２）上記したテストデータ７０では、対角線対称に、擬似レイヤの同じ組合せの重なり領域が、２つ存在している。しかしながら、図１４に示すように、対角線対称の一方を削除し、擬似レイヤの同じ組合せの重なり領域が、１つのみ存在するテストデータ１４０を生成してもよい。ＣＰＵ１２は、テストデータ７０を生成した後、左下半分の領域と、重なりがない領域を削除することによって、テストデータ１４０を生成する。この構成によれば、テストデータのデータサイズを小さくすることができる。 (2) In the test data 70 described above, two overlapping regions of the same combination of pseudo layers exist diagonally symmetrically. However, as shown in FIG. 14, one of the diagonal symmetry may be deleted, and the test data 140 may be generated in which only one overlapping region of the same combination of pseudo layers exists. After generating the test data 70, the CPU 12 generates the test data 140 by deleting the lower left half area and the non-overlapping area. According to this configuration, the data size of the test data can be reduced.

上記した平面データ５０，６０，８０，１１０のそれぞれに含まれる各擬似レイヤは、同一の形状を有している。しかしながら、擬似レイヤは、それぞれ異なる形状であってもよい。例えば、平面データ５０の擬似レイヤ５２，５４，５６，５８は、その長手方向の長さが同一であり、短手方向の長さが異なっていてもよい。   Each pseudo layer included in each of the plane data 50, 60, 80, and 110 has the same shape. However, the pseudo layers may have different shapes. For example, the pseudo layers 52, 54, 56, and 58 of the plane data 50 may have the same length in the longitudinal direction and may have different lengths in the short direction.

以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時の請求項に記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。   Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology illustrated in the present specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.

１０：検証装置
１２：ＣＰＵ
１４：記憶部
１６：デザインルール
１８：操作部
２０：表示部
５０：第１平面データ
６０：第２平面データ
７０：テストレイアウトデータ 10: Verification device 12: CPU
14: Storage unit 16: Design rule 18: Operation unit 20: Display unit 50: First plane data 60: Second plane data 70: Test layout data

Claims (3)

半導体装置のレイアウトデータであり複数のレイヤの配置を規定するレイアウトデータがレイヤ同士の重なり関係を規定するデザインルールに適合しているか否かを検証するための検証プログラムがレイアウトデータの適否を正しく検証できるか否かをテストするためのテストデータを生成する方法であって、
夫々が各レイヤに対応している擬似レイヤを含む擬似レイヤ群が平面上に規則的に配置された第１平面データを生成する第１平面データ生成工程と、
前記擬似レイヤ群が平面上に規則的に配置された第２平面データであり、第１平面データと重ね合わせたときに第２平面データ上の各擬似レイヤが第１平面データ上のそれぞれの擬似レイヤと重なる第２平面データを生成する第２平面データ生成工程と、
第１平面データと第２平面データとが重なった第１レイアウトデータであって、第２平面データ上の各擬似レイヤが第１平面データ上のそれぞれの擬似レイヤと重なっている第１レイアウトデータを含むテストレイアウトデータを生成するテストレイアウトデータ生成工程と、
を備えるテストデータ生成方法。 A verification program for verifying whether layout data for semiconductor devices and layout data that defines the arrangement of multiple layers conforms to design rules that define the overlapping relationship between layers correctly verifies the suitability of layout data A method for generating test data for testing whether or not it is possible,
A first plane data generating step of generating a first plane data pseudo layer group are regularly arranged on a flat plane including a pseudo layer respectively correspond to each layer,
The pseudo-layer group is a second plane data are regularly arranged on a flat surface, the pseudo layer on the second plane data when superimposed with the first plane data respectively on the first plane data A second plane data generation step of generating second plane data overlapping the pseudo layer;
First layout data in which the first plane data and the second plane data overlap each other, and the first layout data in which each pseudo layer on the second plane data overlaps with each pseudo layer on the first plane data. A test layout data generation process for generating test layout data including,
A test data generation method comprising: 複数のレイヤのうち、少なくとも１つのレイヤに対応する擬似レイヤであって、テストレイアウトデータの第１平面データと第２平面データとが重なる領域以上の面積の領域を有する擬似レイヤが平面上に配置された第３平面データを生成する第３平面データ生成工程をさらに備えており、
テストレイアウトデータ生成工程は、第１平面データと第２平面データと第３平面データとが重なり合った第２レイアウトデータを含むテストレイアウトデータを生成し、
第２レイアウトデータは、第１レイアウトデータが、第３平面データの擬似レイヤと重なっていることを特徴とする請求項１に記載のテストデータ生成方法。 A pseudo layer corresponding to at least one of the plurality of layers and having an area larger than the area where the first plane data and the second plane data of the test layout data overlap is arranged on the plane. A third plane data generation step for generating the generated third plane data;
The test layout data generation step generates test layout data including second layout data in which the first plane data, the second plane data, and the third plane data are overlapped,
The test data generation method according to claim 1, wherein the second layout data is such that the first layout data overlaps with the pseudo layer of the third plane data . 第１平面データ生成工程は、擬似レイヤ群が一つの方向に沿って並んで配置された第１平面データを生成し、
第２平面データ生成工程は、擬似レイヤ群が他の一つの方向に沿って並んで配置された第２平面データを生成することを特徴とする請求項１又は２に記載のテストデータ生成方法。 The first plane data generation step generates first plane data in which pseudo layer groups are arranged side by side along one direction,
3. The test data generation method according to claim 1, wherein the second plane data generation step generates second plane data in which the pseudo layer group is arranged side by side along one other direction.

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