JP5536311B2 - Semiconductor wafer flattening method and semiconductor wafer manufacturing method - Google Patents
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Description
本発明は、高い平坦度が要求される半導体ウェーハの平坦化方法、及び半導体ウェーハの製造方法に関する。
The present invention, planarizing a semiconductor wafer high flatness is required, a method of manufacturing a 及 beauty semiconductor wafer.
シリコンウェーハなどの半導体ウェーハは、表面に微細な回路パターンを形成させる必要上、半導体ウェーハの厚さが均一であること、表面形状が平坦であることが要求される。 ここで、半導体ウェーハを平坦化する技術としては、グラインディングやCMP(Chemical Mechanical Polishing)などの機械的または機械的化学的研磨方法が知られているが、得られる平坦度には限界があった。
そこで、近年、被加工面に局部的なプラズマエッチングを施して平坦化を図る技術が提案されている(特許文献1を参照)。
特許文献1に開示されている技術では、予め半導体ウェーハの平坦度を求め、その値に基づいて各部分における除去量を演算する。そして、厚さのばらつきに応じた除去量で半導体ウェーハの表面側をプラズマエッチングして、高い平坦度を得ようとするものである。 しかしながら、この技術においては、半導体ウェーハの周縁部をエッチングするために半導体ウェーハの周縁部を超えた位置までノズルを相対的に走査(移動)する必要がある(特許文献1の図4、図10を参照)。そのため、ノズルの相対移動距離が長くなり、処理時間の増大、生産性の低下などを招くおそれがあった。
A semiconductor wafer such as a silicon wafer is required to have a uniform thickness and a flat surface shape in order to form a fine circuit pattern on the surface. Here, as a technique for planarizing a semiconductor wafer, mechanical or mechanical chemical polishing methods such as grinding and CMP (Chemical Mechanical Polishing) are known, but there is a limit to the flatness obtained. .
Therefore, in recent years, a technique has been proposed in which the surface to be processed is subjected to local plasma etching to achieve planarization (see Patent Document 1).
In the technique disclosed in
ここで、半導体ウェーハ面内における位置によってエッチングレートのプロファイルが変化する。例えば、半導体ウェーハの中央部と周縁部とではエッチングレートが異なる。そのため、半導体ウェーハの中央部と周縁部とを同じ条件でエッチングするものとすれば、平坦度が悪化するおそれがある。 Here, the profile of the etching rate changes depending on the position in the surface of the semiconductor wafer. For example, the etching rate differs between the central portion and the peripheral portion of the semiconductor wafer. Therefore, if the central part and the peripheral part of the semiconductor wafer are etched under the same conditions, the flatness may be deteriorated.
そこで、エッチングレートのプロファイルの違いを考慮した平坦化技術が提案されている(特許文献2、3を参照)。
しかしながら、これらの技術においても半導体ウェーハの周縁部をエッチングするために半導体ウェーハの周縁部を超えた位置までノズルを相対的に走査(移動)している(特許文献2の図1、特許文献3の図8を参照)。そのため、ノズルの相対移動距離が長くなり、処理時間の増大、生産性の低下などを招くおそれがあった。
Therefore, a flattening technique that takes into account the difference in the etching rate profile has been proposed (see Patent Documents 2 and 3).
However, even in these techniques, the nozzle is relatively scanned (moved) to a position beyond the peripheral edge of the semiconductor wafer in order to etch the peripheral edge of the semiconductor wafer (FIG. 1, Patent Document 3 of Patent Document 2). (See FIG. 8). For this reason, the relative movement distance of the nozzle becomes long, which may increase the processing time and decrease the productivity.
また、エッチングレートのプロファイルは半導体ウェーハ面内位置のみならず、例えば、中性活性種の濃度、中性活性種を含むガスの流れ、温度などの影響をも受ける。そのため、特許文献2に開示された技術のみでは、平坦度の向上を図ることができないおそれがある。また、特許文献3に開示された技術のように、ノズルを半導体ウェーハの半径方向にジグザグに走査しつつ中央部と周縁部とでエッチング条件を変えるものとすれば演算処理が困難となるおそれがあった。
本発明は、処理時間を抑制することができる半導体ウェーハの平坦化方法、及び半導体ウェーハの製造方法を提供する。
The present invention, planarizing a semiconductor wafer which can suppress the processing time, to provide a method of manufacturing a 及 beauty semiconductor wafer.
本発明の一態様によれば、エッチングガスをプラズマにより励起して、中性活性種を含むガスを生成し、前記ガスを半導体ウェーハの主面に局所的に供給して、局部的なエッチングを行う半導体ウェーハの平坦化方法であって、半導体ウェーハの面内を、エッチングレートのプロファイルが互いに異なる複数の領域に分割し、前記複数の領域のあいだの前記エッチングレートのプロファイルの差異が抑制されるように、前記複数の領域のそれぞれにおいて前記局部的なエッチングを行う位置を決定し、前記エッチングレートのプロファイルが非対称な前記半導体ウェーハの周縁部においては、前記半導体ウェーハの周縁に沿って、前記局部的なエッチングを行う位置を相対的に移動し、前記エッチングレートのプロファイルが対称な前記半導体ウェーハの中央部においては、方向が異なる複数の直線の組み合わせからなる軌跡で前記局部的なエッチングを行う位置を相対的に移動すること、を特徴とする半導体ウェーハの平坦化方法が提供される。
According to one aspect of the present invention, an etching gas is excited by plasma to generate a gas containing neutral active species, and the gas is locally supplied to the main surface of the semiconductor wafer to perform local etching. A method for planarizing a semiconductor wafer, wherein the surface of the semiconductor wafer is divided into a plurality of regions having different etching rate profiles, and the difference in the etching rate profile between the plurality of regions is suppressed. As described above, the position where the local etching is performed in each of the plurality of regions is determined, and in the peripheral portion of the semiconductor wafer where the profile of the etching rate is asymmetric, the local portion is aligned along the peripheral edge of the semiconductor wafer. The semiconductor etching position is symmetrically moved, and the etching rate profile is symmetrical. In the central portion of the wafer, a method for planarizing a semiconductor wafer to be relatively moving the position for the localized etching in trajectory direction is a combination of a plurality of different straight lines, the features are provided.
さらにまた、本発明の他の一態様によれば、単結晶シリコンのインゴットから半導体ウェーハを切り出し、前記半導体ウェーハの周縁に、面取り加工を施して面取り面を形成し、前記半導体ウェーハの主面を研磨加工し、前記半導体ウェーハをエッチング処理し、上記の半導体ウェーハの平坦化方法を用いて、前記半導体ウェーハの平坦化を行うこと、を特徴とする半導体ウェーハの製造方法が提供される。 Furthermore, according to another aspect of the present invention, a semiconductor wafer is cut out from an ingot of single crystal silicon, and a chamfered surface is formed on a peripheral edge of the semiconductor wafer to form a main surface of the semiconductor wafer. There is provided a method for producing a semiconductor wafer, comprising: polishing, etching the semiconductor wafer, and planarizing the semiconductor wafer by using the semiconductor wafer planarization method.
本発明によれば、処理時間を抑制することができる半導体ウェーハの平坦化方法、及び半導体ウェーハの製造方法が提供される。 According to the present invention, a method for planarizing a semiconductor wafer which can suppress the processing time, a manufacturing method of 及 beauty semiconductor wafer is provided.
以下、図面を参照しつつ、本発明の実施の形態について例示をする。尚、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。 Hereinafter, embodiments of the present invention will be illustrated with reference to the drawings. In addition, in each drawing, the same code | symbol is attached | subjected to the same component and detailed description is abbreviate | omitted suitably.
図1は、本発明の実施の形態に係る半導体ウェーハWの製造方法について例示をするためのフローチャートである。
まず、単結晶シリコンのインゴットから所定の厚さの半導体ウェーハWを、刃物やワイヤーなどの切断具用いて切り出すスライシングを行う(ステップS1)。
次に、切り出された半導体ウェーハWの周縁に、面取り加工を施して面取り面を形成させる(ステップS2)。
FIG. 1 is a flowchart for illustrating a method for manufacturing a semiconductor wafer W according to an embodiment of the present invention.
First, slicing is performed by cutting a semiconductor wafer W having a predetermined thickness from a single crystal silicon ingot using a cutting tool such as a blade or a wire (step S1).
Next, a chamfering process is performed on the peripheral edge of the cut-out semiconductor wafer W to form a chamfered surface (step S2).
次に、半導体ウェーハWの面を研磨する研磨加工を行う(ステップS3)。
この研磨加工は、前述のスライシングで生じた半導体ウェーハWの主面上の凹凸を除去して、平坦化するために行われる。例えば、公知の研磨装置などを用いて主面のラッピング加工などが行われる。
Next, a polishing process for polishing the surface of the semiconductor wafer W is performed (step S3).
This polishing process is performed in order to remove the unevenness on the main surface of the semiconductor wafer W generated by the above-described slicing and to flatten the surface. For example, lapping of the main surface is performed using a known polishing apparatus or the like.
次に、半導体ウェーハWをエッチング処理して、前述の面取り加工および研磨加工による加工ダメージを除去する(ステップS4)。
このエッチング処理は、例えば、ウエットエッチング処理とすることができ、具体的には酸エッチング処理またはアルカリエッチング処理とすることができる。酸エッチング処理には、例えば、半導体ウェーハWを硝酸(HNO3)とフッ化水素(HF)との混合溶液に浸し、半導体ウェーハWのシリコン(Si )を硝酸で酸化させて、酸化シリコン(SiO2)を形成させ、これをフッ化水素で溶解除去するものなどがある。また、アルカリエッチング処理には、例えば、半導体ウェーハWを水酸化カリウム(KOH)や水酸化ナトリウム(NaOH)などのアルカリ溶液に浸して、半導体ウェーハW表面をエッチングするものなどがある。
Next, the semiconductor wafer W is etched to remove the processing damage caused by the chamfering process and the polishing process (step S4).
This etching process can be, for example, a wet etching process, specifically an acid etching process or an alkali etching process. In the acid etching process, for example, the semiconductor wafer W is immersed in a mixed solution of nitric acid (HNO 3 ) and hydrogen fluoride (HF), and silicon (Si) of the semiconductor wafer W is oxidized with nitric acid to form silicon oxide (SiO 2). 2 ) is formed, and this is dissolved and removed with hydrogen fluoride. The alkali etching treatment includes, for example, a method in which the surface of the semiconductor wafer W is etched by immersing the semiconductor wafer W in an alkaline solution such as potassium hydroxide (KOH) or sodium hydroxide (NaOH).
また、このエッチング処理はドライエッチング処理とすることもできる。例えば、所定のエッチングガス(SF4、NF3など)をプラズマなどで励起、活性化させて中性活性種などを生成し、このうち、半導体ウェーハWに与えるダメージが少ない中性活性種を用いてエッチング処理を行うようなものを例示することができる。 Further, this etching process can be a dry etching process. For example, a neutral active species is generated by exciting and activating a predetermined etching gas (SF 4 , NF 3, etc.) with plasma or the like, and among these, a neutral active species that causes little damage to the semiconductor wafer W is used. For example, an etching process is performed.
次に、半導体ウェーハWの表面および裏面の凹凸の形状を、平坦度測定手段によって測定する。そして、得られた凹凸の値から面内の厚みのばらつき(厚みの面内分布)を演算し、演算結果を面内分布のデータとして記憶する(ステップS5)。 Next, the shape of the unevenness on the front and back surfaces of the semiconductor wafer W is measured by flatness measuring means. Then, the in-plane thickness variation (in-plane thickness distribution) is calculated from the obtained unevenness values, and the calculation result is stored as in-plane distribution data (step S5).
この面内分布のデータ(厚みと座標)に基づいて、後述する局所プラズマエッチングの処理条件が決められる。この場合、例えば、予め中性活性種やイオンの供給量、供給時間などと、エッチング量との関係を調べておき、それに基づいて載置台4の移動速度などを制御して、平坦化を行うようにすることができる。 Based on the in-plane distribution data (thickness and coordinates), processing conditions for local plasma etching described later are determined. In this case, for example, the relationship between the amount of neutral active species and ions supplied, the supply time, and the etching amount and the etching amount are examined in advance, and the moving speed of the mounting table 4 is controlled based on the relationship to perform planarization. Can be.
平坦度測定手段には、例えば、半導体ウェーハWの表面および裏面にそれぞれ対向するように配設され、レーザ光により凹凸を測定することのできる非接触型のレーザ測定装置を備えたものなどを例示することができる。また、平坦度測定手段には、レーザ測定装置を半導体ウェーハWの表面および裏面に沿って移動させることのできる移動手段と、これらの動作の制御を行うと共に測定された凹凸のデータを記憶することのできる制御手段とを備えるようにすることもできる。 Examples of the flatness measuring means include those equipped with a non-contact type laser measuring device that is disposed so as to face the front surface and the back surface of the semiconductor wafer W and that can measure irregularities by laser light. can do. Further, the flatness measuring means stores moving means capable of moving the laser measuring apparatus along the front and back surfaces of the semiconductor wafer W, and controls the operation of these and stores measured unevenness data. It is also possible to provide a control means capable of performing the above.
次に、本実施の形態に係る平坦化方法を用いて、半導体ウェーハWの主面を局部的にプラズマエッチング処理する高平坦化処理を行う(ステップS6)。
例えば、マイクロ波などを導入することにより所定のエッチングガスをプラズマ化して、中性活性種、イオンなどを生成し、半導体ウェーハWに与えるダメージの少ない中性活性種により半導体ウェーハWの主面上の凸部を局部的に除去することを例示することができる。
Next, using the planarization method according to the present embodiment, a high planarization process is performed in which the main surface of the semiconductor wafer W is locally subjected to plasma etching (step S6).
For example, a predetermined etching gas is turned into plasma by introducing a microwave or the like to generate neutral active species, ions, etc., on the main surface of the semiconductor wafer W by the neutral active species with little damage to the semiconductor wafer W. It is possible to exemplify the local removal of the protrusions.
また、中性活性種とイオンとを半導体ウェーハWの主面上の凸部に向けて局部的に供給し、化学的な反応と物理的な衝撃でエッチング処理を行うこともできる。
この場合、中性活性種に対するイオンの量やイオンの衝突エネルギーを制御することで、半導体ウェーハWの主面上の凸部の形状に合わせた最適なエッチング処理をすることができる。例えば、化学的な反応で等方性エッチングを行うことができる中性活性種を多く用いれば、凸部の高さが低く面積が比較的大きいような部分(なだらかな凸部部分)を、効率よく平坦化することができる。また、物理的な衝撃で異方性エッチングを行うことができるイオンの量を多くしたり、衝突エネルギーを強めれば、凸部の高さが高く面積が比較的小さいような部分(急峻な凸部部分)を、効率よくかつ精度よく平坦化させることができる。ここで、イオンの量やイオンの衝突エネルギーを余り大きくしすぎると、半導体ウェーハWにダメージを与えるおそれがある。そのため、中性活性種を主体とした処理とすることが好ましい。
次に、必要に応じて、半導体ウェーハWに鏡面仕上げ加工などを施す(ステップS7)。尚、高平坦化処理後の処理や加工は必要に応じて適宜行うようにすればよい。
また、ステップS6において、後述する周縁部における局部的なエッチング、および中央部における局部的なエッチングのうち少なくともいずれかが行われるようにすることもできる。場合によっては、どちらかを高平坦化処理すれば足りる場合もあるからである。
Further, the neutral active species and ions can be locally supplied toward the convex portion on the main surface of the semiconductor wafer W, and the etching process can be performed by chemical reaction and physical impact.
In this case, by controlling the amount of ions and the collision energy of ions with respect to the neutral active species, it is possible to perform an optimal etching process in accordance with the shape of the convex portion on the main surface of the semiconductor wafer W. For example, if many neutral active species that can be isotropically etched by a chemical reaction are used, a portion where the height of the convex portion is low and the area is relatively large (a gentle convex portion) is efficiently It can be flattened well. In addition, if the amount of ions that can be anisotropically etched by physical impact is increased or the collision energy is increased, the portion where the height of the convex portion is high and the area is relatively small (the sharp convex portion Part) can be flattened efficiently and accurately. Here, if the amount of ions and the collision energy of ions are too large, the semiconductor wafer W may be damaged. Therefore, it is preferable to use a treatment mainly composed of neutral active species.
Next, mirror finishing is performed on the semiconductor wafer W as necessary (step S7). In addition, what is necessary is just to perform suitably the process and process after a high planarization process as needed.
Further, in step S6, at least one of local etching at a peripheral portion, which will be described later, and local etching at a central portion can be performed. This is because depending on the case, it may be sufficient to perform either of the flattening processing.
次に、本実施の形態に係る平坦化方法についてさらに例示をする。
図2は、ノズルNの直下のエッチングレートEのプロファイルを例示するための模式図である。なお、グラフ図の縦軸はエッチングレートEを表し、横軸はノズルN中心からの距離Xを表している。
図2に示すように、エッチングレートEはノズルNの中心直下において最大となり、ノズルNの中心から遠ざかるにつれて減少する。このエッチングレートEの変化は、ガウス分布に近似した曲線となる。
Next, the planarization method according to this embodiment will be further illustrated.
FIG. 2 is a schematic diagram for illustrating the profile of the etching rate E immediately below the nozzle N. FIG. In the graph, the vertical axis represents the etching rate E, and the horizontal axis represents the distance X from the center of the nozzle N.
As shown in FIG. 2, the etching rate E becomes maximum immediately below the center of the nozzle N and decreases as the distance from the center of the nozzle N increases. This change in the etching rate E is a curve approximating a Gaussian distribution.
ここで、半導体ウェーハWの面内における位置によってエッチングレートEのプロファイルが変化する。例えば、半導体ウェーハWの中央部においては、ノズルNの直下を中心としてその周辺に半導体ウェーハWの主面が存在する。そのため、噴射された中性活性種を含むガスは、半導体ウェーハWの主面に沿って均等に広がることができる。その結果、エッチングレートEのプロファイルも図2に例示をしたような対称形を呈するようになる。 一方、半導体ウェーハWの周縁部においては、ノズルNの直下を中心としてその一方向にしか半導体ウェーハWの主面が存在しない。そのため、噴射された中性活性種を含むガスの流れは、半導体ウェーハWの形状の影響を受けることになる。 Here, the profile of the etching rate E changes depending on the position in the plane of the semiconductor wafer W. For example, in the central portion of the semiconductor wafer W, the main surface of the semiconductor wafer W exists around the nozzle N as a center. Therefore, the injected gas containing neutral active species can spread evenly along the main surface of the semiconductor wafer W. As a result, the profile of the etching rate E also exhibits a symmetrical shape as illustrated in FIG. On the other hand, at the peripheral edge of the semiconductor wafer W, the main surface of the semiconductor wafer W exists only in one direction centered directly below the nozzle N. Therefore, the flow of the gas containing the neutral active species that is injected is affected by the shape of the semiconductor wafer W.
図3は、半導体ウェーハWの周縁部におけるエッチングレートEのプロファイルを例示するための模式図である。なお、グラフ図の縦軸はエッチングレートEを表し、横軸はノズルN中心からの距離Xを表している。
半導体ウェーハWの周縁部においては、ノズルNの直下を中心としてその一方向にしか半導体ウェーハWの主面が存在しない。そのため、中性活性種を含んだガスの流れは対称にならず、エッチングレートEのプロファイルが図3に例示をしたように変形する。また、周縁部においては半導体ウェーハWの裏面側に中性活性種を含んだガスが回りこむので、この影響を受けてエッチングレートEのプロファイルが変形する場合もある。また、周縁部の外側にはエッチング対象物である半導体ウェーハWが存在しないので、単位面積あたりにおける中性活性種の量が多くなる。以上のことより、中央部に比べて周縁部におけるエッチングレートEが高くなりやすくなる。そのため、周縁部と中央部とを同じ条件で処理するようにすれば、平坦度が悪化するおそれがある。
FIG. 3 is a schematic diagram for illustrating the profile of the etching rate E at the peripheral edge of the semiconductor wafer W. In the graph, the vertical axis represents the etching rate E, and the horizontal axis represents the distance X from the center of the nozzle N.
At the peripheral edge of the semiconductor wafer W, the main surface of the semiconductor wafer W exists only in one direction centered directly below the nozzle N. Therefore, the flow of the gas containing neutral active species is not symmetric, and the profile of the etching rate E is deformed as illustrated in FIG. In addition, since the gas containing the neutral active species flows around the back surface side of the semiconductor wafer W at the peripheral portion, the profile of the etching rate E may be deformed due to this influence. Moreover, since the semiconductor wafer W which is an etching object does not exist outside the peripheral portion, the amount of neutral active species per unit area increases. From the above, the etching rate E at the peripheral portion is likely to be higher than that at the central portion. Therefore, if the peripheral portion and the central portion are processed under the same conditions, the flatness may be deteriorated.
このような半導体ウェーハWの面内位置による影響を軽減させるために、特許文献1〜3に開示された技術においては、ノズルNを半導体ウェーハWの周縁部を超えた位置まで相対的に走査(移動)するようにしている。
In order to reduce the influence of the in-plane position of the semiconductor wafer W, in the techniques disclosed in
図4は、比較例に係るノズルNの走査(移動)の様子を例示するための模式図である。 本比較例においては、ノズルNを半導体ウェーハWの半径方向にジグザグに走査するようにしている。また、半導体ウェーハWの面内位置による影響を軽減させるために、ノズルNを半導体ウェーハWの周縁部を超えた位置まで相対的に走査(移動)するようにしている。この場合、ノズルNを半導体ウェーハWの周縁部からオーバーストロークさせることになるため、その分余計な時間を費やすことになる。また、ノズルNをオーバーストロークさせず走査(移動)速度や中性活性種の量を調整するなどして、周縁部のエッチングレートを抑えるようにしても処理に余計な時間を費やすことになる。そのため、いずれにしても処理時間の増大や生産性の低下を招くおそれがある。 FIG. 4 is a schematic diagram for illustrating the state of scanning (moving) of the nozzle N according to the comparative example. In this comparative example, the nozzle N is scanned in a zigzag manner in the radial direction of the semiconductor wafer W. In order to reduce the influence of the in-plane position of the semiconductor wafer W, the nozzle N is relatively scanned (moved) to a position beyond the peripheral edge of the semiconductor wafer W. In this case, since the nozzle N is overstroked from the peripheral edge of the semiconductor wafer W, extra time is consumed accordingly. Even if the etching rate of the peripheral portion is suppressed by adjusting the scanning (moving) speed and the amount of neutral active species without overstroke of the nozzle N, extra time is spent on the processing. Therefore, in any case, there is a risk of increasing the processing time and reducing the productivity.
また、特許文献1の図10に開示がされた技術のように、渦巻き状にノズルNを走査(移動)する場合においても、走査(移動)の開始または終了を半導体ウェーハWの周縁部の外側にする必要がある。そのため、この場合においても走査距離が長くなり、余計な時間を費やすことになる。その結果、処理時間の増大や生産性の低下を招くおそれがある。
Further, even when the nozzle N is scanned (moved) in a spiral manner as in the technique disclosed in FIG. 10 of
図5は、本実施の形態に係るノズルNの走査(移動)の様子を例示するための模式図である。なお、図5(a)は中央部を処理した後に周縁部を処理する場合、図5(b)は周縁部を処理した後に中央部を処理する場合を例示するものである。
本実施の形態においては、エッチングレートEのプロファイルにより半導体ウェーハWの面内を複数の領域に分割するようにしている。そして、分割された領域毎に最適な走査(移動)方法やエッチング条件を選択するようにしている。すなわち、分割された領域毎のエッチングレートのプロファイルの差異が抑制されるように、局部的なエッチングが行われる位置を相対的に走査(移動)するようにしている。また、分割された領域毎のエッチングレートに合わせて最適なエッチング条件を選択するようにしている。
FIG. 5 is a schematic diagram for illustrating the state of scanning (moving) of the nozzle N according to the present embodiment. 5A illustrates the case where the peripheral portion is processed after processing the central portion, and FIG. 5B illustrates the case where the central portion is processed after processing the peripheral portion.
In the present embodiment, the surface of the semiconductor wafer W is divided into a plurality of regions based on the etching rate E profile. An optimum scanning (moving) method and etching conditions are selected for each divided region. That is, the position where the local etching is performed is relatively scanned (moved) so that the difference in the etching rate profile for each of the divided regions is suppressed. In addition, an optimum etching condition is selected in accordance with the etching rate for each divided region.
例えば、図5に示すように、エッチングレートEのプロファイルが対称な中央部においては、ノズルNを半導体ウェーハWの半径方向にジグザグに走査(移動)するようにしている。また、エッチングレートEのプロファイルが非対称な周縁部においては、半導体ウェーハWの周縁に沿って、局部的なエッチングが行われる位置を相対的に走査(移動)するようにしている。また、前述したように周縁部のエッチングレートEが高くなりやすいため、中央部に比べてエッチングレートEが抑えられるようなエッチング条件としている。 For example, as shown in FIG. 5, the nozzle N is scanned (moved) zigzag in the radial direction of the semiconductor wafer W in the central portion where the profile of the etching rate E is symmetric. Further, at the peripheral portion where the profile of the etching rate E is asymmetric, the position where the local etching is performed is relatively scanned (moved) along the peripheral portion of the semiconductor wafer W. In addition, as described above, the etching rate E at the peripheral portion tends to be high, and therefore the etching conditions are set such that the etching rate E can be suppressed as compared with the central portion.
この場合、比較例のようにノズルNをオーバーストロークさせる必要がないので走査(移動)距離が無駄に伸びることはない。また、各領域毎に最適なエッチング条件を選択することができるため、無駄な処理時間を費やすこともない。また、エッチングレートEのプロファイルにより領域を分割するようにしているため、各領域内ではエッチング条件をほぼ同一とすることができる。そのため、演算処理の簡略化、演算速度の向上などをも図ることができる。 In this case, since it is not necessary to overstroke the nozzle N as in the comparative example, the scanning (movement) distance does not increase unnecessarily. In addition, since the optimum etching conditions can be selected for each region, useless processing time is not consumed. Further, since the regions are divided according to the profile of the etching rate E, the etching conditions can be made almost the same in each region. Therefore, it is possible to simplify the calculation process and improve the calculation speed.
また、各領域毎に最適な条件を選択することができるため、平坦度の向上を図ることができる。例えば、中央部を渦巻き状に走査(移動)するものとすれば、中性活性種が半導体ウェーハWの中心部付近に滞留しやすくなり平坦度が悪化するおそれがある。そのため、中央部においてはノズルNを半導体ウェーハWの半径方向にジグザグに走査(移動)することで、中性活性種の滞留を抑えて平坦度の向上を図るようにしている。一方、片方向が開放されている周縁部においては、中性活性種の滞留が少ないので周縁に沿った走査(移動)とすることができる。 In addition, since optimum conditions can be selected for each region, flatness can be improved. For example, if the central portion is scanned (moved) in a spiral shape, the neutral active species tends to stay near the central portion of the semiconductor wafer W, and the flatness may be deteriorated. Therefore, the nozzle N is scanned (moved) in a zigzag manner in the radial direction of the semiconductor wafer W in the central portion, thereby suppressing the retention of neutral active species and improving the flatness. On the other hand, at the peripheral edge where one direction is open, there is little retention of neutral active species, so scanning (movement) along the peripheral edge can be performed.
なお、図5(a)に示すように中央部を処理した後に周縁部を処理してもよいし、図5(b)に示すように周縁部を処理した後に中央部を処理するようにしてもよい。 The peripheral portion may be processed after the central portion is processed as shown in FIG. 5A, or the central portion is processed after the peripheral portion is processed as shown in FIG. 5B. Also good.
図6は、本実施の形態に係るノズルNの走査(移動)の様子を例示するための模式図である。なお、図6(a)は中央部を処理した後に周縁部を処理する場合、図6(b)は周縁部を処理した後に中央部を処理する場合を例示するものである。 FIG. 6 is a schematic diagram for illustrating the state of scanning (moving) of the nozzle N according to the present embodiment. 6A illustrates a case where the peripheral portion is processed after processing the central portion, and FIG. 6B illustrates a case where the central portion is processed after processing the peripheral portion.
本実施の形態においては、エッチングレートEのプロファイルが対称な中央部においては、ノズルNを半導体ウェーハWの半径方向に「Z字状」に走査(移動)するようにしている。また、エッチングレートEのプロファイルが非対称な周縁部においては、半導体ウェーハWの周縁に沿ってノズルNを走査(移動)するようにしている。また、前述したように周縁部のエッチングレートEが高くなりやすいため、中央部に比べてエッチングレートEが抑えられるようなエッチング条件としている。 In the present embodiment, the nozzle N is scanned (moved) in a “Z shape” in the radial direction of the semiconductor wafer W in the central portion where the profile of the etching rate E is symmetrical. Further, the nozzle N is scanned (moved) along the peripheral edge of the semiconductor wafer W at the peripheral edge where the profile of the etching rate E is asymmetric. In addition, as described above, the etching rate E at the peripheral portion tends to be high, and therefore the etching conditions are set such that the etching rate E can be suppressed as compared with the central portion.
この場合、図5、図6に例示をしたように中央部に置いては、直線的な往復移動を含む軌跡でノズルNの走査(移動)を行えばよい。なお、直線的な軌跡には、例えば、湾曲した軌跡のようなものも含めることができる。
また、周縁部における実効エッチング領域(実際にエッチングされる範囲)と、中央部における実効エッチング領域(実際にエッチングされる範囲)と、が重ならないようになっている。実効エッチング領域同士が重なれば、平坦度が悪化するおそれがあるからである。
In this case, as illustrated in FIGS. 5 and 6, the nozzle N may be scanned (moved) along a trajectory including a linear reciprocating movement when placed in the center. Note that the linear trajectory may include a curved trajectory, for example.
In addition, the effective etching region (the actual etching range) in the peripheral portion and the effective etching region (the actual etching range) in the central portion do not overlap. This is because the flatness may deteriorate if the effective etching regions overlap.
次に、周縁部におけるノズルNの走査位置についてさらに例示をする。
図7は、周縁部におけるノズルNの位置を例示するための模式図である。なお、図中の2E1はエッチングレートの最大値、E1はその半分の値である。また、2X1はエッチングレートのプロファイルの半値幅(半値全幅)、X1は半値半幅である。
ノズルNの位置を半導体ウェーハWの周縁(端面)W1に近づけるほどエッチングレートEのプロファイルの変形は大きくなる。この場合、エッチングレートEのプロファイルの変形が余り大きくなりすぎると、平坦度が悪化するおそれがある。そのため、平坦度への影響を抑制することができるノズルNの位置とすることが好ましい。
Next, the scanning position of the nozzle N at the peripheral edge will be further illustrated.
FIG. 7 is a schematic diagram for illustrating the position of the nozzle N at the peripheral edge. In the figure, 2E1 is the maximum value of the etching rate, and E1 is half the value. Further, 2X1 is the half width (full width at half maximum) of the etching rate profile, and X1 is the half width at half maximum.
The closer the position of the nozzle N is to the peripheral edge (end face) W1 of the semiconductor wafer W, the greater the deformation of the etching rate E profile. In this case, if the deformation of the etching rate E profile becomes too large, the flatness may be deteriorated. Therefore, it is preferable to set the position of the nozzle N that can suppress the influence on the flatness.
この場合、本発明者の得た知見によれば、ノズルNの中心位置を半導体ウェーハWの周縁(端面)W1から半値半幅X1以上内側にすることが好ましい。すなわち、中性活性種を含むガスの供給中心が半導体ウェーハWの周縁からエッチングレートのプロファイルの半値半幅以上内側を相対的に移動するようにすることが好ましい。そのようにすれば、エッチングレートEのプロファイルの変形が平坦度に与える影響を抑制することができる。 In this case, according to the knowledge obtained by the present inventor, it is preferable that the center position of the nozzle N is on the inner side from the peripheral edge (end face) W1 of the semiconductor wafer W by a half-value half width X1 or more. That is, it is preferable that the supply center of the gas containing the neutral active species is relatively moved from the periphery of the semiconductor wafer W to the inside of the half-width at half maximum or more of the etching rate profile. By doing so, the influence of the deformation of the etching rate E profile on the flatness can be suppressed.
なお、半導体ウェーハWの品種などによっては、周縁部における平坦度をさらに高めることが必要となる場合がある。
図8は、周縁部における平坦度の向上について例示をするための模式図である。なお、図8(a)は中央部を処理した後に周縁部を処理する場合、図8(b)は周縁部を処理した後に中央部を処理する場合を例示するものである。
図8(a)、図8(b)に例示をするものの場合には、半導体ウェーハWの周縁を囲むようにリング状部材200が設けられている。リング状部材200を設けるようにすれば、エッチングレートEのプロファイルの変形を抑制することができるので、周縁部における平坦度を向上させることができる。
Depending on the type of the semiconductor wafer W, it may be necessary to further increase the flatness at the peripheral edge.
FIG. 8 is a schematic diagram for illustrating the improvement of the flatness at the peripheral edge. 8A illustrates the case where the peripheral portion is processed after processing the central portion, and FIG. 8B illustrates the case where the central portion is processed after processing the peripheral portion.
In the case illustrated in FIGS. 8A and 8B, the ring-shaped
図9は、プロファイルの変形の抑制について例示をするための模式図である。
図9に示すように、半導体ウェーハWの周縁を囲むようにリング状部材200を設けるものとすれば、ノズルNの中心直下の条件をノズル中心軸に対して対称とすることができる。そのため、エッチングレートEのプロファイルの変形を抑制することができるので、周縁部における平坦度を向上させることができる。
FIG. 9 is a schematic diagram for illustrating the suppression of profile deformation.
As shown in FIG. 9, if the ring-shaped
この場合、リング状部材200は、半導体ウェーハWと同程度に中性活性種を消費する材料からなるものとすることが好ましい。そのようにすれば、エッチングレートEのプロファイルの対称性を高めることができる。そのような材料としては、例えば、シリコン、石英、ポリカーボネート、SiCなどを例示することができる。
In this case, the ring-shaped
また、リング状部材200の表面と半導体ウェーハWの表面とは必ずしも同じ高さである必要はなく、段差があってもよい。ただし、リング状部材200の表面と半導体ウェーハWの表面とを同じ程度の高さとすれば、半導体ウェーハWの主面上におけるガスの流れを円滑にすることができる。また、リング状部材200の内周面と半導体ウェーハWの周縁とは密着させてもよいし、ある程度の隙間を設けるようにしてもよい。
Further, the surface of the ring-shaped
次に、本発明の実施の形態に係る局所プラズマ処理装置について例示をする。
以下に例示をする局所プラズマ処理装置によれば、前述した半導体ウェーハWの主面を局部的にプラズマエッチング処理し、高平坦化処理を行う(ステップ6)ことができる。
Next, the local plasma processing apparatus according to the embodiment of the present invention is illustrated.
According to the local plasma processing apparatus illustrated below, the main surface of the semiconductor wafer W described above can be locally subjected to plasma etching processing to perform high planarization processing (step 6).
図10は、本発明の第1の実施の形態に係る局所プラズマ処理装置について例示をするための模式図である。
図10に示すように、局所プラズマ処理装置1には、プラズマ発生手段2、減圧チャンバ3、載置台4、図示しない制御手段などが主に備えられている。
プラズマ発生手段2には、導入導波管7、放電管8、導波管9、冷却ブロック10、ガス導入管11などが設けられている。尚、冷却ブロック10は必ずしも必要ではなく、適宜設けるようにすればよい。
FIG. 10 is a schematic diagram for illustrating the local plasma processing apparatus according to the first embodiment of the present invention.
As shown in FIG. 10, the local
The plasma generating means 2 is provided with an
減圧チャンバ3の天井板には、天井板に略垂直になるように放電管8が設けられている。放電管8は、一端が減圧チャンバ3の外側に向けて突出するように設けられ、その端面は気密となるように塞がれている。また、他端は減圧チャンバ3内側の載置台4の載置面4a(半導体ウェーハWが載置、保持される面)に向けて突出するように設けられ、その端面は開口されている。なお、本実施の形態においては、放電管8が前述したノズルNの機能を果たすことになる。また、図示の便宜上、放電管8の大きさを大きく描いているが、放電管8の開口を被エッチング部分(凹凸の領域)の大きさよりも小さなものとして、繰り返し走査(移動)を行うことで被エッチング部分の平坦化を図るようにしている。
A
放電管8の開口寸法は、直径10ミリメートル以上、直径60ミリメートル以下とすることが好ましい。直径10ミリメートル未満とすれば、放電管8から供給される中性活性種の失活割合が多くなりエッチングレートが下がってしまうからである。また、直径60ミリメートルを超えるものとすれば局部的なエッチングができず平坦化に問題が生じるからである。
The opening size of the
減圧チャンバ3外側の放電管8の突出端近傍にはガス導入管11が設けられ、ガス導入管11には図示しないガス供給手段が接続されている。そして、放電管8内にガス導入管11を介してエッチングガスG1が導入できるようになっている。
A
放電管8は、環状の導入導波管7に略直交するように挿通している。また、導入導波管7には導波管9が接続され、導波管9には図示しないマイクロ波発生手段が接続されている。そして、導入導波管7には、放電管8の軸方向に略直交する方向から伝播してきたマイクロ波Mを、放電管8の内部に向けて放射するための環状のスロット7aが設けられている。放電管8の内部は、プラズマP1を発生させるためのプラズマ発生室Cともなるが、スリット7aに対向する部分がプラズマ発生室Cの略中心領域となる。
The
冷却手段である冷却ブロック10は、放電管8と導入導波管7との挿通部分の周辺において、放電管8の外周面を包囲するようにして設けられている。また、冷却ブロック10は循環する冷却水により冷却されるようになっている。冷却ブロック10と放電管8との間には、隙間(例えば1mm程度)が形成されている。
減圧チャンバ3の側壁には排気口14が設けられ、排気口14には排気管14aの一端が接続されている。排気管14aの他端には排気手段EXが接続されている。
減圧チャンバ3の内部には、載置台4が設けられている。載置台4の上面は半導体ウェーハWを載置、保持するための載置面4aとなっている。載置台4には、半導体ウェーハWを保持するための図示しない保持手段(例えば、静電チャックなど)が設けられている。また、半導体ウェーハWの温度を制御するための図示しない温度制御手段(例えば、ヒータなど)などを適宜設けるようにすることもできる。この場合、例えば、中性活性種による反応生成物の昇華を促進するために、載置面4a近傍から加熱された窒素ガスなどを流すことにより、半導体ウェーハWを加熱するようにしても良い。
The
An
A mounting table 4 is provided inside the decompression chamber 3. The upper surface of the mounting table 4 is a mounting
載置台4には、水平面のX軸方向への移動を行うための第1のテーブル4bと、X軸方向に直交するY軸方向への移動を行うための第2のテーブル4cと、垂直方向(Z軸方向)への移動を行うための垂直移動部4dと、が設けられている。そして、これらは個別に位置制御することができ、載置された半導体ウェーハWを所望の位置に移動可能としている。尚、半導体ウェーハWの水平面内における回転方向(θ方向)位置を移動、調整するための手段を設けることもできる。また、載置台4の載置面4a上には、半導体ウェーハWの周縁を囲むようにリング状部材200が設けられている。
図示しない制御手段は、プラズマ発生手段2(放電管8)と、載置台4と、の相対的位置を制御する。すなわち、図示しない制御手段は、エッチングレートのプロファイルにより複数に分割された半導体ウェーハの領域毎のエッチングレートのプロファイルの変形が抑制されるように、プラズマ発生手段2(放電管8)と、載置台4と、の相対位置を制御する。また、減圧チャンバ3の圧力、プラズマの発生、エッチングガスG1の導入、温度などを制御するようにもなっている。
The mounting table 4 includes a first table 4b for moving the horizontal plane in the X-axis direction, a second table 4c for moving in the Y-axis direction orthogonal to the X-axis direction, and a vertical direction. And a vertical moving
Control means (not shown) controls the relative positions of the plasma generating means 2 (discharge tube 8) and the mounting table 4. That is, the control means (not shown) includes the plasma generating means 2 (discharge tube 8) and the mounting table so that the deformation of the etching rate profile for each region of the semiconductor wafer divided into a plurality of regions by the etching rate profile is suppressed. 4 is controlled. The pressure in the decompression chamber 3, the generation of plasma, the introduction of the etching gas G1, the temperature, and the like are also controlled.
ここで、主要部分の材質を例示するものとすれば、放電管8はアルミナ、石英などの誘電体材料からなり、減圧チャンバ3などはステンレスなどの金属材料からなるものとすることができる。この場合、減圧チャンバ3などの表面は、フッ素系樹脂でコーティングするか、フッ素系樹脂部材で覆う事が望ましい。
Here, if the material of the main part is exemplified, the
次に、局所プラズマ処理装置1の作用について例示をする。
まず、図示しない搬送装置により被処理物である半導体ウェーハWが、減圧チャンバ3内に搬入され、載置台4の載置面4a上に載置される。搬送装置が減圧チャンバ3内から退避した後には、図示しない扉を閉じて減圧チャンバ3を気密となるように密閉する。搬入された半導体ウェーハWは、図示しない静電チャックにより載置面4a上に保持される。
Next, the operation of the local
First, a semiconductor wafer W, which is an object to be processed, is carried into the decompression chamber 3 by a transfer device (not shown) and placed on the
次に、前述した平坦度測定(ステップS5)の演算結果(面内分布のデータ)に基づき、平坦化される箇所が放電管8の直下に来るように載置台4のテーブル4b、テーブル4c、垂直移動部4dの移動が行われる。
Next, based on the calculation result (in-plane distribution data) of the above-described flatness measurement (step S5), the table 4b, table 4c, The vertical moving
この際、前述したように、エッチングレートEのプロファイルにより半導体ウェーハWの面内を複数の領域に分割し、分割された領域毎最適な移動方法がとられる。例えば、エッチングレートEのプロファイルが対称な中央部においては、放電管8と半導体ウェーハWの相対的な位置を半導体ウェーハWの半径方向にジグザグに移動するようにすることができる。また、エッチングレートEのプロファイルが非対称な周縁部においては、半導体ウェーハWの周縁に沿って放電管8と半導体ウェーハWの相対的な位置を移動するようにすることができる。また、前述したように周縁部のエッチングレートEが高くなりやすいため、中央部に比べてエッチングレートEが抑えられるようなエッチング条件とされる。
At this time, as described above, the in-plane surface of the semiconductor wafer W is divided into a plurality of regions according to the profile of the etching rate E, and an optimum moving method is taken for each of the divided regions. For example, in the central portion where the profile of the etching rate E is symmetric, the relative positions of the
プラズマ発生手段2と、載置台4と、の相対的位置の制御は図示しない制御手段により行われる。なお、減圧チャンバ3の圧力、プラズマの発生、エッチングガスG1の導入、温度などを制御することでエッチング条件の制御を行うこともできる。 Control of the relative positions of the plasma generating means 2 and the mounting table 4 is performed by a control means (not shown). The etching conditions can be controlled by controlling the pressure in the decompression chamber 3, the generation of plasma, the introduction of the etching gas G1, the temperature, and the like.
次に、減圧チャンバ3内が排気手段EXにより所定圧力まで減圧される。この際、図示しない制御手段により減圧チャンバ3内の圧力が調整される。また、減圧チャンバ3と連通する放電管8の内部もともに減圧される。
Next, the inside of the decompression chamber 3 is decompressed to a predetermined pressure by the exhaust means EX. At this time, the pressure in the decompression chamber 3 is adjusted by control means (not shown). Further, the inside of the
次に、図示しないガス供給手段から所定量のエッチングガスG1(例えば、SF4など)が、ガス導入管11を介して放電管8内に導入される。また、図示しないマイクロ波発生手段から、所定のパワーのマイクロ波Mが導波管9に放射される。そして、導波管9、導入導波管7内を伝播してきたマイクロ波Mは、環状のスロット7aから放電管8内のプラズマ発生室Cに導入される。また、冷却ブロック10内に冷却水が供給されて、放電管8の冷却が行われる。
Next, a predetermined amount of etching gas G1 (for example, SF 4 or the like) is introduced into the
この導入されたマイクロ波MによりプラズマP1が発生し、エッチングガスG1が励起、活性化されて中性活性種、イオン、電子が生成される。生成された中性活性種、イオン、電子は、放電管8内を下降して減圧チャンバ3内に供給される。この際、イオンと電子は放電管8の内壁に衝突すると電荷を失い、中性ガスあるいは中性活性種となって下降する。そのため、イオンと電子は放電管8から放出されず、中性活性種とエッチングに寄与しない中性ガス、残余のエッチングガスG1が放電管8から放出される。そして、エッチングに寄与するものとしては中性活性種が減圧チャンバ3まで到達し、半導体ウェーハWの所定の箇所を局部的にエッチングする。ここで、図中の「○」は中性活性種、「+」はイオン、「−」は電子を表している。
Plasma P1 is generated by the introduced microwave M, and the etching gas G1 is excited and activated to generate neutral active species, ions, and electrons. The generated neutral active species, ions, and electrons descend in the
また、中性活性種に対するイオンの量も調整が可能である。例えば、マイクロ波Mの出力や放電管8内の圧力調整により、放電管8における中性活性種の生成量を制御してイオンとの割合を変えることもできる。そのようにすれば、イオンを半導体ウェーハWの表面まで到達させることもできる。この場合、前述したように、半導体ウェーハW上の凸部の形状に合わせた最適なエッチングをすることができる。
In addition, the amount of ions relative to the neutral active species can be adjusted. For example, the amount of neutral active species in the
また、半導体ウェーハWの温度を載置台4に設けられた図示しない温度制御手段により制御して中性活性種による化学的なエッチングを制御することもできる。中性活性種によるエッチングは化学反応により進むので、一般的には、温度が上がれば反応が促進されるからである。 Further, chemical etching by neutral active species can be controlled by controlling the temperature of the semiconductor wafer W by a temperature control means (not shown) provided on the mounting table 4. This is because etching by neutral active species proceeds by a chemical reaction, and generally, the reaction is accelerated as the temperature rises.
そして、1箇所の平坦化が終了した後は、前述した平坦度測定(ステップS5)の演算結果(面内分布のデータ)に基づき、次に平坦化される箇所が放電管8の直下に来るよう載置台4のテーブル4b、テーブル4c、垂直移動部4dの移動が行われる。この際、前述したように、分割された領域毎に最適な走査(移動)方法がとられる。そして、1つの領域における平坦化が修了した場合には、他の領域の平坦化が行われる。
After the flattening of one place is completed, the next flattened place comes directly under the
以上の手順により、半導体ウェーハWの全面における処理が終了した場合には、図示しない搬送装置により半導体ウェーハWが減圧チャンバ3の外に搬出される。この後、必要があれば、他の半導体ウェーハWが減圧チャンバ3内に搬入され、前述の平坦化の処理が繰り返される。 When the processing on the entire surface of the semiconductor wafer W is completed by the above procedure, the semiconductor wafer W is unloaded from the decompression chamber 3 by a transfer device (not shown). Thereafter, if necessary, another semiconductor wafer W is carried into the decompression chamber 3 and the above-described flattening process is repeated.
図11は、本発明の第2の実施の形態に係る局所プラズマ処理装置について例示をするための模式図である。
尚、図10で例示をしたものと同様の部分には同じ符号を付し説明は適宜省略する。
図11(a)に示すように、局所プラズマ処理装置110には、大気圧プラズマ発生手段25、チャンバ31、載置台4、図示しない制御手段などが主に備えられている。
FIG. 11 is a schematic diagram for illustrating a local plasma processing apparatus according to the second embodiment of the present invention.
In addition, the same code | symbol is attached | subjected to the part similar to what was illustrated in FIG. 10, and description is abbreviate | omitted suitably.
As shown in FIG. 11A, the local
チャンバ31の天井板には、天井板に略垂直となるように大気圧プラズマ発生手段25が設けられている。大気圧プラズマ発生手段25は、噴出口25eがチャンバ31内側の載置台4の載置面4a(半導体ウェーハWが載置、保持される面)に向けて突出するように設けられている。チャンバ31の外側であって、大気圧プラズマ発生手段25の突出端近傍にある導入口25dにはガス導入管11が接続され、ガス導入管11には図示しないガス供給手段に接続されている。そして、大気圧プラズマ発生手段25内にガス導入管11を介してエッチングガスG1が導入できるようになっている。
An atmospheric pressure plasma generating means 25 is provided on the ceiling plate of the
また、図示の便宜上、大気圧プラズマ発生手段25の大きさを大きく描いているが、噴出口25eを被エッチング部分(凹凸の領域)の大きさよりも小さなものとして、繰り返し走査(移動)を行うことで被エッチング部分の平坦化を図るようにしている。
For the convenience of illustration, the size of the atmospheric pressure plasma generation means 25 is drawn large, but the
噴出口25eの開口寸法は、直径10ミリメートル以上、直径60ミリメートル以下とすることが好ましい。直径10ミリメートル未満とすれば、大気圧プラズマ発生手段25から供給される中性活性種の失活の割合が多くなりエッチングレートが下がってしまうからである。また、直径60ミリメートルを超えるものとすれば局部的なエッチングができず平坦化に問題が生じるからである。
The opening size of the
図示しない制御手段は、大気圧プラズマ発生手段25と、載置台4と、の相対的位置を制御する。すなわち、図示しない制御手段は、エッチングレートのプロファイルにより複数に分割された半導体ウェーハWの領域毎のエッチングレートのプロファイルの差異が抑制されるように、大気圧プラズマ発生手段25と、載置台4と、の相対位置を制御する。また、プラズマの発生、エッチングガスG1の導入、温度などを制御するようにもなっている。 A control means (not shown) controls the relative positions of the atmospheric pressure plasma generation means 25 and the mounting table 4. That is, the control means (not shown) includes the atmospheric pressure plasma generation means 25, the mounting table 4 and the mounting table 4 so that the difference in the etching rate profile for each region of the semiconductor wafer W divided into a plurality of parts by the etching rate profile is suppressed. Control the relative position of. Further, the generation of plasma, the introduction of the etching gas G1, the temperature, and the like are controlled.
次に、大気圧プラズマ発生手段25の概要を例示する。
図11(b)は、大気圧プラズマ発生手段25の概略構成を例示するための模式図である。
図11(b)に示すように、アルミナ、石英などの誘電体からなる放電管25aの外周面には、互いに対向するように電極25b、25cが設けられている。そして、一方の電極25cには、コンデンサ23を介して高周波電源24が接続されている。また、他方の電極25bは接地されている。電極25cに高周波電力を印加するとプラズマP4が発生し、このプラズマP4により、導入口25dから供給されたエッチングガスG1が励起、活性化されて中性活性種、イオン、電子が生成される。
Next, the outline of the atmospheric pressure plasma generating means 25 will be exemplified.
FIG. 11B is a schematic diagram for illustrating a schematic configuration of the atmospheric pressure plasma generating means 25.
As shown in FIG. 11B,
また、半導体ウェーハWの載置される部分(図5(a)の場合では、テーブル4b)には、可変電源50が電気的に接続されている。この可変電源50により、印加電圧を制御して半導体ウェーハWに入射するイオンの量が制御される。
In addition, a
次に、局所プラズマ処理装置110の作用について例示をする。
なお、前述した局所プラズマ処理装置1と同様の部分については、適宜説明を省略する。 局所プラズマ処理装置1の場合と同様に、半導体ウェーハWの搬入、載置・保持、処理のための移動が行われた後、前述した大気圧プラズマ発生手段25によりエッチングガスG1(例えば、SF4など)を励起、活性化させて中性活性種、イオン、電子を生成させる。
Next, the operation of the local
In addition, about the part similar to the local
生成された中性活性種は、半導体ウェーハWの所定の箇所を局部的にエッチングする。 また、イオンにより物理的なエッチングが行われる。この際、可変電源50により入射するイオンの量が制御される。
ここで、図中の「○」は中性活性種、「+」はイオン、「−」は電子を表している。
The generated neutral active species locally etch a predetermined portion of the semiconductor wafer W. Further, physical etching is performed by ions. At this time, the amount of incident ions is controlled by the
Here, “◯” in the figure represents a neutral active species, “+” represents an ion, and “−” represents an electron.
また、半導体ウェーハWの温度を載置台4に設けられた図示しない温度制御手段により制御して中性活性種による化学的なエッチングを制御することもできる。
このように、大気圧プラズマにより中性活性種、イオン、電子を生成するものとすれば、減圧環境が不要となるので局所プラズマ処理装置自体の構成を簡略化することもできる。
Further, chemical etching by neutral active species can be controlled by controlling the temperature of the semiconductor wafer W by a temperature control means (not shown) provided on the mounting table 4.
As described above, if the neutral active species, ions, and electrons are generated by the atmospheric pressure plasma, a reduced pressure environment is not necessary, and the configuration of the local plasma processing apparatus itself can be simplified.
大気圧プラズマ発生手段25と半導体ウェーハWの相対的な位置の移動に関しては、図10において説明をしたものと同様のため説明を省略する。 The movement of the relative position between the atmospheric pressure plasma generation means 25 and the semiconductor wafer W is the same as that described with reference to FIG.
そして、1箇所の平坦化が終了した後は、前述した平坦度測定(ステップS5)の演算結果(面内分布のデータ)に基づき、次に平坦化される箇所が大気圧プラズマ発生手段25の直下に来るよう載置台4のテーブル4b、テーブル4c、垂直移動部4dの移動が行われる。この際、前述したように、分割された領域毎に最適な走査(移動)方法がとられる。そして、1つの領域における平坦化が修了した場合には、他の領域の平坦化が行われる。
Then, after the flattening of one place is completed, the place to be flattened next is the atmospheric pressure plasma generating means 25 based on the calculation result (in-plane distribution data) of the flatness measurement (step S5) described above. The table 4b, the table 4c, and the vertical moving
以上の手順により、半導体ウェーハWの全面における処理が終了した場合には、図示しない搬送装置により半導体ウェーハWが減圧チャンバ31の外に搬出される。この後、必要があれば、他の半導体ウェーハWが減圧チャンバ31内に搬入され、前述の平坦化の処理が繰り返される。
When the processing on the entire surface of the semiconductor wafer W is completed by the above procedure, the semiconductor wafer W is unloaded from the
以上、本発明の実施の形態について例示をした。しかし、本発明はこれらの記述に限定されるものではない。
前述の実施の形態に関して、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。
例えば、半導体ウェーハ平坦化装置1、半導体ウェーハ平坦化装置110に備えられた各要素の形状、寸法、材質、配置などは、例示したものに限定されるわけではなく適宜変更することができる。
The embodiment of the present invention has been illustrated above. However, the present invention is not limited to these descriptions.
As long as the features of the present invention are provided, those skilled in the art appropriately modified the design of the above-described embodiments are also included in the scope of the present invention.
For example, the shape, size, material, arrangement, and the like of each element provided in the semiconductor
また、プラズマの発生方法に関しても前述したものに限定されるわけではなく、高密度のプラズマが発生できる種々の方法を適宜選択することができる。
また、前述した各実施の形態が備える各要素は、可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
Further, the plasma generation method is not limited to that described above, and various methods capable of generating high-density plasma can be appropriately selected.
Moreover, each element with which each embodiment mentioned above is combined can be combined as much as possible, and what combined these is also included in the scope of the present invention as long as the characteristics of the present invention are included.
1、110 局所プラズマ処理装置、2 プラズマ発生手段、3 減圧チャンバ、4 載置台、4a 載置面、25 大気圧プラズマ発生手段、31 チャンバ、50 可変電源、G1 エッチングガス、M マイクロ波、P1 プラズマ、W 半導体ウェーハ DESCRIPTION OF SYMBOLS 1,110 Local plasma processing apparatus, 2 Plasma generating means, 3 Depressurization chamber, 4 Mounting stand, 4a Mounting surface, 25 Atmospheric pressure plasma generating means, 31 chamber, 50 Variable power supply, G1 etching gas, M microwave, P1 plasma , W Semiconductor wafer
Claims (6)
前記ガスを半導体ウェーハの主面に局所的に供給して、局部的なエッチングを行う半導体ウェーハの平坦化方法であって、
半導体ウェーハの面内を、エッチングレートのプロファイルが互いに異なる複数の領域に分割し、
前記複数の領域のあいだの前記エッチングレートのプロファイルの差異が抑制されるように、前記複数の領域のそれぞれにおいて前記局部的なエッチングを行う位置を決定し、
前記エッチングレートのプロファイルが非対称な前記半導体ウェーハの周縁部においては、前記半導体ウェーハの周縁に沿って、前記局部的なエッチングを行う位置を相対的に移動し、
前記エッチングレートのプロファイルが対称な前記半導体ウェーハの中央部においては、方向が異なる複数の直線の組み合わせからなる軌跡で前記局部的なエッチングを行う位置を相対的に移動すること、を特徴とする半導体ウェーハの平坦化方法。 An etching gas is excited by plasma to generate a gas containing neutral active species,
A method for planarizing a semiconductor wafer in which the gas is locally supplied to the main surface of the semiconductor wafer to perform local etching,
Divide the surface of the semiconductor wafer into multiple regions with different etching rate profiles,
Determining a position for performing the local etching in each of the plurality of regions so that a difference in the profile of the etching rate between the plurality of regions is suppressed;
In the peripheral portion of the semiconductor wafer where the etching rate profile is asymmetrical, the position of performing the local etching is relatively moved along the peripheral edge of the semiconductor wafer,
In the central portion of the semiconductor wafer having a symmetrical etching rate profile, the position for performing the local etching is relatively moved along a trajectory formed by a combination of a plurality of straight lines having different directions. Wafer planarization method.
前記半導体ウェーハの周縁に、面取り加工を施して面取り面を形成し、
前記半導体ウェーハの主面を研磨加工し、
前記半導体ウェーハをエッチング処理し、
請求項1〜5のいずれか1つに記載の半導体ウェーハの平坦化方法を用いて、前記半導体ウェーハの平坦化を行うこと、を特徴とする半導体ウェーハの製造方法。 A semiconductor wafer is cut out from a single crystal silicon ingot,
On the periphery of the semiconductor wafer, chamfering is performed to form a chamfered surface,
Polishing the main surface of the semiconductor wafer,
Etching the semiconductor wafer;
Using the method for planarizing a semiconductor wafer according to any one of claims 1 to 5, a method of manufacturing a semiconductor wafer, comprising, carrying out the planarization of the semiconductor wafer.
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