JP5535753B2 - 無線基地局装置 - Google Patents
無線基地局装置 Download PDFInfo
- Publication number
- JP5535753B2 JP5535753B2 JP2010106188A JP2010106188A JP5535753B2 JP 5535753 B2 JP5535753 B2 JP 5535753B2 JP 2010106188 A JP2010106188 A JP 2010106188A JP 2010106188 A JP2010106188 A JP 2010106188A JP 5535753 B2 JP5535753 B2 JP 5535753B2
- Authority
- JP
- Japan
- Prior art keywords
- unit
- clock
- signal
- phase synchronization
- radio
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000012544 monitoring process Methods 0.000 claims description 76
- 230000005540 biological transmission Effects 0.000 claims description 25
- 238000011084 recovery Methods 0.000 claims description 18
- 230000005856 abnormality Effects 0.000 claims description 16
- 239000000284 extract Substances 0.000 claims description 9
- 238000001514 detection method Methods 0.000 claims description 2
- 238000004891 communication Methods 0.000 description 34
- 238000000034 method Methods 0.000 description 33
- 230000002159 abnormal effect Effects 0.000 description 10
- 230000001360 synchronised effect Effects 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- 230000005611 electricity Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 230000008929 regeneration Effects 0.000 description 2
- 238000011069 regeneration method Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Images
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Description
このように高速なデジタル通信方式のための無線基地局用の電波送受信のシステムとして、RF(Radio Frequency)出力のための高出力増幅器(high−powered AMP)を備えた無線部(Radio Equipment、RE)と、この無線部を制御する上位装置である無線制御部(Radio Equipment Control、REC)を備える無線基地局装置のシステムが用いられている。
この無線制御部と無線部の間は、通常、一般的なインターフェイスを用いて、有線のデータ通信を行っていた。近年の高速化により、この無線制御部と無線部の間のプロトコル・インタフェースとして、CPRI(Common Public Radio Interface)やOBSAI(Open Base Station Standard Initiative)を利用したものが一般的になりつつあった。
この同期方法においては、無線部の装置の基準クロックを供給するための電圧制御発振器として、VCXO(Voltage Controlled Xtal Oscillator)を用いる。
しかしながら、高速周波数に対応したVCXOは高価であるという問題があった。
このため、VCOを内蔵したPLL IC(Integrated Circuit)を利用することで、50MHz以下のVCXOを用いるようにしている。この50MHz以下のVCXOは、水晶振動子の周波数として得られやすいため、コストを抑えて使用できる。
しかしながら、電圧制御発振器190として、このような50MHz以下のVCXOを用いると、位相同期回路(PLL)が2段となる「2段PLL構成」を用いる必要があった。
この図6(a)のブロック図は、無線部において、上述の高速シリアル通信規格であるサーデスからクロックを取り出す従来の回路である多出力位相同期回路部13を示している。
具体的に説明すると、このような構成の無線部は、無線制御部と接続するためにはスレーブとしてサーデスで通信し、カスケード接続時には、下位装置に対してマスターとして通信する。このようにスレーブとして接続された場合には、マスターの装置と同期するため、サーデスから再生クロック(Recovery Clock)を抽出する必要がある。
このSFPコネクタのようなコネクタ120には、上位装置である無線制御部、又は上位装置である無線制御部から、上述のサーデスを用いたデジタルベースバンド信号5が入力される。
ここで、ベースバンド信号5は、電気あるいは光で無線部に到達するため、コネクタ120には変換インターフェイスが必要になる。SFPコネクタには、このような変換インターフェイスとして変換モジュールを差し込むことができるように構成されている。
このため、コネクタ120は、ベースバンド信号5が光でも電気でも、共通回路で実現できる。コネクタ120で変換インターフェイスを通った信号は、上述のクロックを備えたサーデス信号としてサーデス送受信部140へ出力される。
具体的には、このサーデス送受信部140は、データを伝送するためにシリアル化する回路であるシリアライザー(SERializer)と、データの受信側で該シリアルデータをパラレルデータに変換する回路(DESerializer、デシリアライザ)を備えている。
なお、サーデス送受信部140は、FPGA以外にも、サーデス対応トランシーバICを用いることができる。
なお、従来の同期方法として、原子時計を備えた人工衛星からのGPS(Global Positioning System)信号を受信して同期する同期方法や、測定器の擬似同期等を用いる同期方法等があるが、本発明においては技術分野として対象としない。
サーデス送受信部140は、サーデスを受信する側の回路として、インターポレータ/クロック再生部1510、シリアル/パラレルデータ変換部1520を備えている。また、逓倍クロックシンセサイザ部1410を備えている。
ここで、データ/クロック再生回路部150は、インターポレータ/クロック再生部1510、シリアル/パラレルデータ変換部1520から構成される。
なお、サーデス送受信部140には、この他にサーデスを送信する側の回路も備えているが図示しない。
インターポレータ/クロック再生部1510は、サーデス信号130からマスター側のクロックを再生、抽出して出力する。このクロックの一部は、再生クロック160として出力され、残りはサーデス信号130のデシリアライズを行うのに用いる。
シリアル/パラレルデータ変換部1520は、上述の再生、抽出されたクロックを用いて、サーデス信号130を、各種符号化を用いてデシリアライズし、パラレルデータに変換する。以降、このパラレルデータは受信データとして用いることができる。
上述した再生クロック160は、インターフェイス伝送速度等に依存して、抽出されるクロック周波数が、システム仕様等により異なる。
このため、位相同期回路(PLL、Phase−locked loop)を用いて、入力された再生クロック160の信号を基に、フィードバック制御を加えて、位相が同期したクロックの信号を出力する。
ここで、位相比較器170と、ローパスフィルタ180と、電圧制御発振器190と、分周器200とは、1段目の位相同期回路を構成する。また、供給クロック生成部220は、2段目の位相同期回路を構成する。
位相比較器170は、上位装置である無線制御部1からの位相と同期をとるために、再生クロック160をチャージポンプ回路(VCP、Voltage Charge Pump)のVCP電圧によって周波数制御する。
フィードバック制御を行う場合、短周期の信号変動が増幅され、発振が起こることがある。これを避けるために、ローパスフィルタ180により、不要な周期の変動を抑制する。
このため、電圧制御発振器190は、電圧制御発振器(VCXO、Voltage Controlled. Xtal Oscillator)を用いることが必要であった。
VCXOは、電圧によって周波数を可変することができる水晶発振器で、VXO(Variable Xtal Oscillator)の可変キャパシタンスを可変容量ダイオードに置換したものが一般的である。
分周器200は、信号の周波数を精確な倍率で高めて、電圧制御発振器190に依存した基準クロック210(Reference Clock)を出力する。
この基準クロック210は、2段目の位相同期回路の基準クロックにもなる。すなわち、位相比較器170ヘフィードバックするクロックと、2段目の位相同期回路に出力するクロックがここから制御出力(ドライブ)される。
なお、サーデス送受信部140への供給クロックをここから供給してもよい。
供給クロック生成部220は、供給先に必要な周波数のクロックである供給クロック230を生成し、各機能部位に分配する。また、供給クロック生成部220は、多種類の周波数に対応し、多出力に対応することができる。
供給クロック230は、各部への供給されるクロックである。この供給クロック230の一部は、内部動作クロック205に用いることができる。
このように構成することで、上位装置である無線制御部やカスケード接続時の無線部からのサーデス信号130のクロックを再生、抽出して、無線部を同期させることができる。
このため、上述の機器やデジタルベースバンド信号5の切替え等により、2段目の位相同期回路の供給クロック生成部220に再生、抽出されたクロックが入力されなくなると、供給クロック生成部220のPLL ICはアンロック状態になってしまい、出力がストップしてしまっていた。
このような状態になった場合、1段目の位相同期回路の電圧制御発振器190もアンロック状態になる。これは、サーデスからクロックを抽出するには、1段目の位相同期回路の電圧制御発振器190も非同期で動作した状態になっているためである。
同様に,2段目の位相同期回路の供給クロック生成部220からクロックを供給してもらうデバイスは全てアンロック状態となる。
このため、無線部2のシステム全体のリブートによる再同期が必要になる。
このため、従来、クロックの同期方法を変更する場合には、いちいち無線部を再設定する必要があった。さらに、異なるネットワークにぶら下がる無線制御部や測定器との接続を切替える際には、物理的にデジタルベースバンド信号5を切替えて、最初から再設定し直す必要があった。
しかしながら、従来の多出力位相同期回路部13に高性能な位相同期回路を用いても、無線基地局装置のような過酷な環境で使用される機器に用いることは難しかった。
たとえば、高温・長寿命(例えば、85℃、25年以上の保障)を維持できることを保証できなかった。
従来技術1の位相制御回路は、制御切替器に、基準クロックと分周出力と反転分周出力とを入力し、位相制御信号に従って、入力したもののうちの一つを選択クロック信号として選択し、位相比較器に引き渡す。その後、位相制御部は、制御切替器に与える位相制御信号により、通常の場合、基準クロックを選択させ、上位装置とのフレーム再同期が必要な場合、分周出力または反転分周出力を選択させる。
このように構成することで、従来技術1の位相制御回路は、無線基地局のシステム運用中にフレーム位相の再同期が必要になったときに、再同期制御を可能にする簡易な構成の位相制御回路およびそれを用いた携帯電話システムを実現することができる。
この際に、従来技術1の位相制御回路は、サーデスからのクロックの再生、抽出には対応できないという問題があった。
本発明の無線基地局装置は、前記監視回路部は、SFPからのフレーム損失(LOF、Loss of Frame)や信号消失(LOS、Loss of Signal)のアラーム信号であるLOS/LOF信号、回線障害であるTX_FAULT信号、及び/又は信号経路の異常について監視を行うことを特徴とする。
〔通信システムXの制御構成〕
以下で、本発明の第1の実施の形態に係る通信システムXについて、図面を参照して詳しく説明する。
まず、図1を参照して、通信システムXの構成例を説明する。図1(a)を参照すると、通信システムXは、無線制御部1(REC)、無線部2(RE)、塔設増幅器部3(TMA)、空中線4を含む無線基地局装置のシステムである。
無線制御部1と無線部2とは、サーデスを用いたデジタルベースバンド信号5にて接続されている。デジタルベースバンド信号5は、無線制御部1から無線部2への受信信号の流れ(DL、Down Link)と、無線部2から無線制御部1への送信信号の流れ(UL、Up Link)を用いて接続されている。
以下で、この通信システムXの各構成部位を詳しく説明する。
無線制御部1は、通信システムXが例えば携帯基地局網の場合は、3GPP、3GPP−LTE無線規格等の通信ネットワーク用の信号を外部のネットワーク等(図示せず)とパケット等の単位で送受信する。
無線制御部1は、また、電波の送受信のためのデータをサーデスを用いたデジタルベースバンド信号5にて無線部2との間で送受信する。
すなわち、無線部2は、無線制御部1との間で、電波の送受信のためのデータをデジタルベースバンド信号5にて送受信する。また、電波信号を、塔設増幅器部3に出力する。
空中線4は、塔設増幅器部3にて増幅された電波信号を送受信するためのアンテナ等から構成される部位である。
図1(b)によると、無線制御部1と無線部2との間のインターフェイスは、上述したように、サーデスを用いたデジタルベースバンド信号5で実現している。
無線制御部1は、ネットワーク・インターフェイスに接続されてパケット単位のデータを受信する。無線制御部1は、論理層等の上位レイヤーであるレイヤーIIにて、このパケット単位のデータを送受信のためのユーザ信号に、制御・管理信号、同期信号を加える。
この上で、無線制御部1は、物理層のような下位レイヤーであるレイヤーIにて、ユーザ信号、制御・管理信号、同期信号が入れ込まれた高速なシリアル通信であるサーデスの信号を作成し、これをデジタルベースバンド信号5として送信する。この際に、8B/10B符号化や64B/66B符号化等のサーデス用の符号化を用いることができる。
すなわち、このデジタルベースバンド信号5には、管理信号であるC&M(Control&Management)信号と、クロックの基になる同期信号が含まれている。
IQデータは、正弦波の振幅および位相の変化により表されるデータである。すなわち、振幅と位相を所定の方法で規則的に変化させて変調することで、情報の符号化を行うことができる。
無線部2においては、無線制御部1と通信を同期させるために、サーデスから再生クロックの再生、抽出が必要となる。このクロックの再生、抽出を多出力位相同期回路部10にて行うことができる。
なお、無線部2が、他の無線部2とカスケード接続される構成も可能である。また、図1(b)に示した多出力位相同期回路部10と同様の構成の回路を、無線制御部1に備えることも可能である。
また、上述したように、同期信号を取得する手段として、GPS装置より取得する方式があるが、本実施形態の通信システムXはこれを用いない。
ここで、図2を参照して、本発明の実施の形態に係る多出力位相同期回路部10の制御構成について説明する。この多出力位相同期回路部10は、図6に記載した従来の多出力位相同期回路部13と同一の符号は同様の構成部位を示している。
これに加えて、多出力位相同期回路部10は、サーデス送受信部145、固定電圧260、スイッチ部270を備えている。
多出力位相同期回路部10は、アナログ回路のスイッチ(Analog SW)を用いて多出力の位相同期回路を構成することで、サーデス信号を用いた無線基地局において、信頼性・耐久性を備えた位相同期回路を実現することができる。
サーデス送受信部145は、図6(a)と同様のデータ/クロック再生回路部150に加えて、監視回路部240を備えている。
監視回路部240は、データ/クロック再生回路部150から、監視信号235を受信して、スイッチ切替え信号250を送信する制御を行う部位である。
この監視信号235は、光や電気の制御信号であり、サーデスに含まれているC&M信号から復号化したり、コネクタ120のSFPの制御信号を用いることができる。以下では、SFPの制御信号を1例として説明する。
監視回路部240は、監視信号235として、例えば、SFPからのフレーム損失(LOF、Loss of Frame)や信号消失(LOS、Loss of Signal)のアラーム信号であるLOS/LOF信号、回線障害であるTX_FAULT信号等を受信することができる。また、無線制御部1や無線部2等の構成に従って、実装/未実装の情報を検出して受信できる。さらに、信号経路になんらかの異常があった場合にはこれを判定することもできる。
これらにより、監視回路部240は、サーデスからクロックの抽出力が困難と判定すると、スイッチ部270の出力を変更させるスイッチ切替え信号250を出力する。
スイッチ部270は、固定電圧260からの直流(DC)を通すか、位相比較器170からの信号を通すアナログ回路のスイッチである。
スレーブ装置である無線部2においては、サーデス送受信部145が上位装置である無線制御部1と同期するため同期信号を監視し、チャージポンプ回路の信号レベルであるVCP電圧を自動的、もしくは強制的に切替えるように構成している。これにより、多出力位相同期回路部10のクロックの同期の動作モードを切替えることができる。
以下で、無線制御部1の同期信号を基にクロックを同期するモードを「同期モード」という。また、再生クロック160を利用しないで多出力位相同期回路部10のVCXO等で作成されるクロックのみを使用するモードを「自走モード」とよぶ。
この処理について、図3のフローチャートを参照して、多出力位相同期回路部10の位相同期のための動作シーケンスについて詳しく説明する。
具体的には、多出力位相同期回路部10が起動された際、デフォルト(標準)の状態では、多出力位相同期回路部10を自走モ一ドで起動する。ここでは、監視回路部240は、スイッチ切替え信号250を、スイッチ部270が自走モードになるような自走モード切替信号を送信する。
このスイッチ切替え信号250からの自走モード切替信号により、スイッチ部270は、例えば、位相比較器170からの入力信号がないときに、固定電圧260を用いるような「プルダウン」を行う。
この自走モードの詳細については、後述する。
Yesの場合、監視回路部240は、位相同期処理の動作シーケンスを終了する。
Noの場合、監視回路部240は、処理をステップS102に進める。
具体的に、監視回路部240は、監視信号235に、例えば、SFPのLOF/LOS信号、TX_FAULT信号、クロック信号であるSFP DEF等が含まれているか等について監視する。
これにより、監視回路部240は、デジタルベースバンド信号5のサーデスが正常に復号化され、クロックが正常に再生、抽出できたか等を監視することができる。これらの信号がすべて正常であれば、監視回路部240は、サーデスが正常であると判定できる。逆に、これらの信号のうち1つでも異常があれば、監視回路部240は、サーデスが異常であると判定できる。
なお、別のクロックをサーデス送受信部145へ供給し、クロックが一定時間途切れたのをきっかけにモード信号を切替えるように構成することも可能である。これにより、監視回路部240自体が動作しない場合でも、モードを自走モードに切替えられる。
また、監視回路部240が再生クロック160の出力自体を監視する構成も可能である。
Yesの場合、監視回路部240は、処理をステップS104に進める。
Noの場合、監視回路部240は、処理をステップS105に進める。
具体的には、監視回路部240は、スイッチ切替え信号250として、同期モードに切替える同期モード切替信号を出力する。
同期モード切替信号により、スイッチ部270は同期モードとなるように、位相比較器170からの信号を通過させるように制御する。
これにより、従来の位相同期回路部と同様に、1段目の位相同期回路により無線制御部1のクロックと合わせることができる。
その後、監視回路部240は、処理をステップS101に戻す。
すなわち、監視回路部240は、スイッチ切替え信号250として、自走モードに切替える自走モード切替信号を出力する。
これにより、上述のように、スイッチ部270は、固定電圧260をローパスフィルタ180に供給する。
ここで、自走モードにて供給されるVCP電圧(電位のレベル)は、例えば、
VCP電圧=VDD(電源電圧)/2
のような所定値に設定することができる。
すなわち、この所定値になるような基準クロック210が、2段目の位相同期回路である供給クロック生成部220に供給される。これにより、供給される基準クロック210が、供給クロック生成部220のロック範囲に必ず納まるようにできる。
その後、監視回路部240は、処理をステップS101に戻す。
以上により、位相同期処理の動作シーケンスを終了する。
これにより、サーデスが異常であり、無線制御部1からクロックが再生、抽出できない場合でも、2段目の位相同期回路である供給クロック生成部220に基準クロック210が供給される。
よって、供給クロック生成部220において、ロック範囲外にVCXOの周波数が移動するのを防ぐことができる。
これにより、システムの再起動等をする必要がなく、無線基地局である通信システムXを安定して稼働することができる。
〔多出力位相同期回路部11の構成〕
次に、図4を参照して、本発明の第2の実施の形態に係る多出力位相同期回路部11の制御構成について説明する。多出力位相同期回路部11は、上述の通信システムXと同様の無線基地局装置のシステムにおいて用いられる多出力位相同期回路である。
図4においては、図2に記載した本発明の第1の実施の形態に係る多出力位相同期回路部10、及び図6に記載した従来の多出力位相同期回路部13と同一の符号は同様の構成部位を示している。
これに加えて、多出力位相同期回路部11は、サーデス送受信部147と、ローパスフィルタ280とを備えている。
また、監視回路部241は、上述の第1の実施の形態に係る多出力位相同期回路部10の監視回路部240と同様の機能に加え、サーデスが異常であった場合に、パルス幅変調生成回路部245と位相比較器171を制御することができる。
ここで、本実施形態に係る位相比較器171は、同期式シリアル通信信号257にて制御が可能なデバイスであり、監視回路部241により、後述するトライステートの状態にすることができる。また、監視回路部241は、排他制御として、パルス幅変調生成回路部245も同様にトライステート出力にできる。
なお、同期式シリアル通信信号257は、クロックにあわせてビット・データを入出力し、それを必要回繰り返すことで制御するようなSPI通信の信号等を用いることができる。
パルス幅変調生成回路部245は、監視回路部241の状態に従って、任意のPWM信号であるパルス幅変調信号255を出力する。
具体的には、パルス幅変調生成回路部245は、供給クロック作成部220がアンロックしない安全範囲の中央となるようなVCP電圧が得られるような所定値を用いて、PWM信号を作成する。
すなわち、本実施形態においては、パルス幅変調生成回路部245は、予め最適なPWM信号の値を記億しておくことができ、このPWM信号にてVCP電圧を制御する。
本実施形態に係る多出力位相同期回路部11においては、パルス幅変調信号255を用いて、上述のように2段目の位相同期回路がアンロック状態にならないように制御する。
すなわち、本実施形態の多出力位相同期回路部11においては、多出力位相同期回路部10と同様に、2段目の位相同期回路である供給クロック作成部220に供給するVCP電圧を切替える。
本実施形態においては、上述のように、この切替えるVCP電圧の電位レベルは、サーデス送受信部147のFPGA等であるパルス幅変調生成回路部245にて生成したPWM信号であるパルス幅変調信号255と、ローパスフィルタ280のLPFを用いて制御する。
以下で、図5のフローチャートを参照して、多出力位相同期回路部11の位相同期処理の詳細を説明する。
具体的に、本実施形態においては、デフォルト(標準)の状態では、上述の多出力位相同期回路部10と同様に自走モードに設定する。
本実施形態の多出力位相同期回路部11においては、自走モードでは、位相比較器171をトライステートに設定し、パルス幅変調生成回路部245からパルス幅変調信号255を出力する。
本実施形態におけるトライステート(Tri−state)は、「1」「0」「Hi−Z(又はオープン)」の3つの電気的状態の出力を備えた論理回路において、Hi−Z状態であることを示す。ここでのHi−Z状態は、出力が切断され/出力信号がオープンのままにされ、他の回路によって駆動される、又は未定義状態を避けるために提供される抵抗によってプルアップ/プルダウンされるハイインピーダンス状態のことをいう。
すなわち、多出力位相同期回路部11の自走モードにおいては、位相比較器171の出力が遮断され、上述のように所定値のVCP電圧が得られるようなPWM信号であるパルス幅変調信号255が出力される。
Yesの場合、監視回路部241は、位相同期処理の動作シーケンスを終了する。
Noの場合、監視回路部241は、処理をステップS202に進める。
このサーデス監視処理についても、上述のステップS102(図3)と同様に行う。すなわち、SFPのLOF/LOS信号、TX_FAULT、再生されたクロック等を監視する。
Yesの場合、監視回路部241は、処理をステップS204に進める。
Noの場合、監視回路部241は、処理をステップS206に進める。
ここでは、監視回路部241は、同期モードに切替えるよう設定する。
この際、ステップS204では、監視回路部241は、サーデスが正常である状態を確認したため、パルス幅変調生成回路部245をトライステートに設定する。このため、パルス幅変調信号255は、出力されなくなる。
具体的に、監視回路部241は、同期式シリアル通信信号257を位相比較器171に送信し、トライステートから通常の位相比較を行う状態に復帰させる。
これにより、位相比較器171に、再生、抽出された再生クロック160が入力されて、第1段の位相同期回路として、上位装置とのクロックの同期を行うことができる。よって、多出力位相同期回路部11は、同期モードにて動作することができる。
その後、監視回路部241は、処理をステップS201に戻す。
具体的に、監視回路部241は、上述のように自走モードに切替えるよう設定する。
このステップS206では、監視回路部241はまず、同期式シリアル通信信号257を出力し、位相比較器171をトライステートにする。
これにより、位相比較器171の出力が遮断される。
具体的には、監視回路部241は、パルス幅変調生成回路部245がパルス幅変調信号255を出力するように制御する。
その後、パルス幅変調生成回路部245から、上述の所定値のVCP電圧が得られるようなPWM信号となるパルス幅変調信号255が出力される。
これにより、多出力位相同期回路部11は、自走モードにて動作することができる。
その後、監視回路部241は、処理をステップS201に戻す。
以上により、位相同期処理の動作シーケンスを終了する。
このため、第1の実施の形態に係る多出力位相同期回路部10の効果に加えて、さらに確実に第2段の位相同期回路である供給クロック生成部220のアンロック状態を防ぐことができる。
よって、無線基地局装置の長寿命化を可能にし,異常時は状態を維持することができる。
なお、他の実施の形態として、1段目の位相同期回路の位相比較器とローパスフィルタとの間に、監視回路部を備える構成も可能である。
この場合は、ADC(Analog−to−Digital Converter)を介して、位相比較器からの信号をデジタル信号に変換して監視回路部に入力する。
その上で、監視回路部から、DAC(Digital−to−Analog Converter)した信号又はPWM信号をローパスフィルタに出力する。
このような構成により、常にサーデスからの再生クロック160を監視しておき、クロックの停止を検知したら.VCP電圧を保持することができる。これにより、レイテンシ等が少ない状態で、より確実に位相同期を行うことができる。
まず、従来の2段PLL構成の多出力位相同期回路は、断線やノイズ等によってサーデス異常が起こると、再生クロック160が停止し、第2段の位相同期回路の供給クロック生成部220がロック範囲に納まるVCP電圧のレベルを維持できないという問題があった。
しかしながら、サーデスからクロックを抽出するためには、1段目の位相同期回路として高速なクロックが必要になっていた。
このため、再生クロック160が停止すると、アンロックを起こして異常動作をするため、リブートが必要となる問題があった。
つまり、再生クロック160が停止すると、VCP電圧が張りついてしまい、2段目の位相同期回路の許容範囲を超えてアンロックが起こり、出力を停止してしまうことを防ぐことができる。
しかしながら、従来の多出力位相同期回路部において、高性能で高額な部品であるVCXOを用いても、アンロック状態を抑えることは難しかった。
このため、長寿命を求めらるインフラ製品である無線基地局装置に求められる高温・長寿命での動作(例えば、85℃、25年以上の保障)を維持できる保証をすることができなかった。
すなわち、高額部品である高周波数VCXOを利用することなく.VCO内蔵のPLL ICを利用して、安価で多種多出力クロック源を構築することができ、さらに高温・長寿命の多出力位相同期回路部を提供することができる。
ここで、従来の2段PLL構成の多出力位相同期回路は、同期してからのキャリブレーションが求められていた。このため、無線制御部と無線部を接続して調整を行う必要があり、人的コストがかかっていた。また、この人的コストを差し置いても、異常時復旧後に毎回リブートする起動時間が必要になるため、インフラストラクチャーとして求められている迅速な復旧ができなかった。
これに対して、多出力位相同期回路部10又は多出力位相同期回路部11は、全体的な安定範囲内でロック状態を保つよう、予め自走モードにて動作する。このため、同期していなくてもキャリブレーションすることができる。すなわち、設置時の上位装置と接続していない状況でも問題なく起動できる。これにより、設置コストや時間的コストを削減することができる。
このような場合、すなわち異なるネットワークにぶら下がる無線制御部や測定器との接続を切替えたり、物理的にデジタルベースバンド信号を切替える際にも、自走モードによる装置クロックにより、動作異常を起こすことなく切替えが可能になる。
すなわち、無線制御部と無線部との接続において、プラグ・アンド・プレイを実現することができる。
また、無線部から無線制御部へのクロックの同期を行うような構成も可能である。
2 無線部
3 塔設増幅器部
4 空中線
5 デジタルベースバンド信号
10、11、13 多出力位相同期回路部
120 コネクタ
130 サーデス信号
140、145、147 サーデス送受信部
150 データ/クロック再生回路部
160 再生クロック
170、171 位相比較器
180、280 ローパスフィルタ
190 電圧制御発振器
200 分周器
205 内部動作クロック
210 基準クロック
220 供給クロック生成部
230 供給クロック
235 監視信号
240、241 監視回路部
245 パルス幅変調生成回路部
250 スイッチ切替え信号
255 パルス幅変調信号
257 同期式シリアル通信信号
260 固定電圧
270 スイッチ部
1410 逓倍クロックシンセサイザ部
1510 インターポレータ/クロック再生部
1520 シリアル/パラレルデータ変換部
X 通信システム
Claims (2)
- サーデスインターフェイスを持つ大電力増幅器を備えた無線部と、該無線部を制御する上位装置である無線制御部とを備えた無線基地局装置において、
前記無線部は、サーデス送受信部と1段目の位相同期回路と2段目の位相同期回路とを備え、
前記サーデス送受信部は、データ/クロック再生回路部においてサーデスから再生クロックを抽出し、監視回路部において前記サーデスの異常検知と前記再生クロックの同期状態を監視して、異常があった場合に前記再生クロックに替わる信号を前記1段目の位相同期回路に出力する制御を行い、
前記1段目の位相同期回路は、前記監視回路部での監視において異常がなかった場合には前記データ/クロック再生回路部においてサーデスから抽出した再生クロックを用いた基準クロックを前記2段目の位相同期回路に出力し、前記監視回路部での監視において異常があった場合には前記再生クロックに替わる信号を用いた基準クロックを前記2段目の位相同期回路に出力し、
前記2段目の位相同期回路は、前記1段目の位相同期回路からの基準クロックを用いた供給クロックを出力する
ことを特徴とする無線基地局装置。 - 前記監視回路部は、SFPからのフレーム損失(LOF、Loss of Frame)や信号消失(LOS、Loss of Signal)のアラーム信号であるLOS/LOF信号、回線障害であるTX_FAULT信号、及び/又は信号経路の異常について監視を行う
ことを特徴とする請求項1に記載の無線基地局装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010106188A JP5535753B2 (ja) | 2010-05-06 | 2010-05-06 | 無線基地局装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010106188A JP5535753B2 (ja) | 2010-05-06 | 2010-05-06 | 無線基地局装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2011239011A JP2011239011A (ja) | 2011-11-24 |
JP2011239011A5 JP2011239011A5 (ja) | 2013-06-13 |
JP5535753B2 true JP5535753B2 (ja) | 2014-07-02 |
Family
ID=45326548
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010106188A Active JP5535753B2 (ja) | 2010-05-06 | 2010-05-06 | 無線基地局装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5535753B2 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11581941B2 (en) | 2020-03-18 | 2023-02-14 | Sony Semiconductor Solutions Corporation | Communication device and communication system |
US11831739B2 (en) | 2020-06-22 | 2023-11-28 | Sony Semiconductor Solutions Corporation | Communication apparatus and communication system |
US11971842B2 (en) | 2020-08-27 | 2024-04-30 | Sony Semiconductor Solutions Corporation | Communication device, communication system, and communication method for transmitting a serial signal group conforming to a serial peripheral interface |
US11601254B2 (en) | 2020-09-18 | 2023-03-07 | Sony Semiconductor Solutions Corporation | Communication apparatus, communications system, and communication method |
US12019580B2 (en) | 2021-02-10 | 2024-06-25 | Sony Semiconductor Solutions Corporation | Communication device, communication system, and communication method with identification information added to data blocks |
US11743024B2 (en) | 2021-02-10 | 2023-08-29 | Sony Semiconductor Solutions Corporation | Communication device and communication system |
US11863500B2 (en) | 2021-02-25 | 2024-01-02 | Sony Semiconductor Solutions Corporation | Communication apparatus, communications system, and communication method |
US11960434B2 (en) | 2021-04-07 | 2024-04-16 | Sony Semiconductor Solutions Corporation | Communication device, communication system, and communication method for transmitting data blocks including signal groups conforming to a serial peripheral interface |
JPWO2022244761A1 (ja) | 2021-05-19 | 2022-11-24 | ||
US20230066221A1 (en) | 2021-08-27 | 2023-03-02 | Sony Semiconductor Solutions Corporation | Communication device and communications system |
WO2023132367A1 (ja) | 2022-01-06 | 2023-07-13 | ソニーセミコンダクタソリューションズ株式会社 | 通信装置、通信システム及び通信方法 |
US20230254059A1 (en) | 2022-02-04 | 2023-08-10 | Sony Semiconductor Solutions Corporation | Communication apparatus and communication system |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005117352A (ja) * | 2003-10-08 | 2005-04-28 | Nec Saitama Ltd | 移動通信システム |
JP4545510B2 (ja) * | 2004-07-30 | 2010-09-15 | パナソニック株式会社 | 同期追従装置 |
JP2008175646A (ja) * | 2007-01-17 | 2008-07-31 | Nec Electronics Corp | 半導体装置、半導体装置のテスト回路、及び試験方法 |
JP2009239768A (ja) * | 2008-03-28 | 2009-10-15 | Hitachi Ltd | 半導体集積回路装置、及び、クロックデータ復元方法 |
JP2011049727A (ja) * | 2009-08-26 | 2011-03-10 | Nec Saitama Ltd | 無線装置 |
JP2011176590A (ja) * | 2010-02-24 | 2011-09-08 | Nec Corp | クロック切り替え回路 |
-
2010
- 2010-05-06 JP JP2010106188A patent/JP5535753B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2011239011A (ja) | 2011-11-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5535753B2 (ja) | 無線基地局装置 | |
USRE48342E1 (en) | Distributed digital reference clock | |
US9521636B2 (en) | Synchronization circuitry, common public radio interface enable device, and a method of synchronizing a synchronized clock signal of a second transceiver to a clock of a first transceiver | |
JP2006025417A (ja) | クロック信号復元のための回路及び方法 | |
US9490969B2 (en) | Transmission apparatus, reception apparatus, and transmission and reception system | |
US9520986B2 (en) | Method and appartus for exchanging data between devices operating at different clock rates | |
US8208596B2 (en) | System and method for implementing a dual-mode PLL to support a data transmission procedure | |
CN102104474B (zh) | 一种时钟检测方法及装置 | |
JP4545510B2 (ja) | 同期追従装置 | |
WO2019067194A1 (en) | SERIES-PARALLEL / PARALLEL-SERIES CONVERTER CHANNELS (SERDES) WITH INDEPENDENCE OF DATA FLOW BETWEEN CHANNELS | |
US9893826B2 (en) | Method for retaining clock traceability over an asynchronous interface | |
US7057430B2 (en) | Clock shaping device and electronic instrument using the same | |
JP6319423B2 (ja) | 光トランシーバ制御回路、光ネットワークシステムおよび光トランシーバの出力制御方法 | |
JP2007306362A (ja) | 通信装置 | |
JP2003209539A (ja) | 複数クロックの発生システム | |
JP6361744B2 (ja) | 基地局装置及びその制御方法 | |
JP7280587B2 (ja) | 受信装置および送受信システム | |
US6925575B2 (en) | Selectable clocking synchronization of a parallel-to-serial converter and memory | |
CN116846530B (zh) | 基于全网时钟频率同步的光交换网络、数据发送及接收方法 | |
US7215210B2 (en) | Clock signal outputting method, clock shaper and electronic equipment using the clock shaper | |
JP7345351B2 (ja) | 無線通信システム | |
JP2011049727A (ja) | 無線装置 | |
JP5482545B2 (ja) | 通信装置および経路切替方法 | |
JP2001156759A (ja) | シリアル送受信回路 | |
JP3160146B2 (ja) | 無線通信装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130424 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130424 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140108 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140114 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140312 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140401 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140423 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5535753 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |