JP5535464B2 - TS signal delay detection adjustment method and apparatus - Google Patents
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Description
本発明は、地上デジタル放送伝送システムのTS(Transport Stream)信号処理回路、およびクロック信号処理回路に関し、さらに詳しくは、TS信号処理回路に入力される複数のTS信号間の遅延時間差および入出力遅延時間を短時間に測定する回路、および信号の連続性を乱すことなく入出力遅延時間ずれを校正する回路、および入力されるクロック周波数にずれが発生しても、周波数ずれが発生する前の周波数を保持し、クロック入力が正常に復帰したときの復帰時間を最小にする装置に関する。 The present invention relates to a TS (Transport Stream) signal processing circuit and a clock signal processing circuit of a terrestrial digital broadcast transmission system, and more specifically, a delay time difference and input / output delay between a plurality of TS signals input to the TS signal processing circuit. A circuit that measures the time in a short time, a circuit that calibrates the input / output delay time deviation without disturbing the continuity of the signal, and the frequency before the frequency deviation occurs even if a deviation occurs in the input clock frequency And an apparatus for minimizing the recovery time when the clock input returns to normal.
地上デジタル放送システム全体を演奏所のマスタークロックに同期させる従属同期方式において、遅延時間制御の容易な自動遅延制御方式で運用することができる遅延時間調整方法及び遅延時間調整装置が提案されている(特許文献1、参照)。 A delay time adjustment method and a delay time adjustment device that can be operated in an automatic delay control method that is easy to control the delay time in the subordinate synchronization method that synchronizes the entire digital terrestrial broadcasting system with the master clock of the performance hall has been proposed ( Patent Document 1).
特許文献1に開示された遅延時間調整方法及び装置は、演奏所から放送TS信号の付加情報伝送パケットに基準時刻との時間差情報及び最大遅延時間情報を設定して伝送し、放送所それぞれで受信した放送TS信号の付加情報伝送パケットに設定されている時間差情報とリファレンス基準信号とを用いて放送所それぞれまでの伝送遅延時間を計測し、放送所それぞれで計測した伝送遅延時間と受信した放送TS信号の付加情報伝送パケットに設定されている最大遅延時間情報に基づいて調整遅延時間を決定し、放送所それぞれでマスタークロックと共に受信した放送TS信号をマスタークロックに同期して調整遅延時間だけ遅延するように構成されている。
The delay time adjustment method and apparatus disclosed in
図17は、従来のフレーム信号を使った入出力間遅延測定方法を示す図である。図17を参照すると、入出力間遅延測定装置は、信号処理回路80と、入出力遅延時間測定回路81とを備えている。F_sync信号入力78は、信号処理回路80及び入出力遅延時間測定回路81に受け入れられる。信号処理回路80は、F_sync信号出力82を出力する。また、F_sync信号出力82は、分岐して、入出力遅延時間測定回路81に入力する。
FIG. 17 is a diagram showing a conventional method for measuring delay between input and output using a frame signal. Referring to FIG. 17, the inter-input / output delay measuring apparatus includes a
入出力遅延時間測定回路81は、F_sync信号入力78と、F_sync信号出力82との間の遅延時間をシステムクロックに基いて測定する。
The input / output delay
具体的には、図17の下側のクロック図に示すように、F_sync信号入力85及びF_sync信号出力86のクロックの1フレームは、約231.336m秒であるが、各フレームの遅延時間をCLK信号(周波数f=8.127MHz,波長T=123nsecのシステムクロック)84を用いてパルス数をカウンタでカウントすることによって測定される。 Specifically, as shown in the lower clock diagram of FIG. 17, one frame of the clock of the F_sync signal input 85 and the F_sync signal output 86 is about 231.336 msec, but the delay time of each frame is set to CLK. It is measured by counting the number of pulses with a counter using a signal (system clock of frequency f = 8.127 MHz, wavelength T = 123 nsec) 84.
ここで、特許文献1においては、放送TS信号の多重フレームのIIP(ISDB−Tinformation_Packet)パケット内のNSI(Network_Synchronization_Information)情報が設定されている。このNSI情報内には、基準時刻との時間差を示すSTS(Synchronization Time_stamp)情報、例えば、演奏所からOFDM変調器出力までの最大遅延量(maximum_delay)、固定遅延フラグ(static_delay_flag)、後続のタイムオフセットの極性を著すタイムオフセット極性(time_offset_polarity)、最大遅延量に対するタイムオフセット(time_offset)それぞれが設定されている。特許文献1においては、このIIP(ISDB−Tinformation Packet)パケット内の各情報とリファレンス基準信号に基いて遅延時間を調整しているが、遅延時間調整器に入出力される実際のTS信号の入出力遅延時間の測定,調整及び入出力信号の異常への対応に関しては、言及されていない。
Here, in
図17に示された従来の遅延時間調整方式では、次の問題があった。 The conventional delay time adjustment method shown in FIG. 17 has the following problems.
地上デジタル放送用のTS信号(放送TS)を伝送する機器や伝送路に異常が発生した場合、親局送信システムなどを正常な状態に短時間で復旧させるには、以下の処置が必要になる。 The following measures are required to restore the master station transmission system to a normal state in a short time when an abnormality occurs in a device or transmission path for transmitting a digital terrestrial broadcasting TS signal (broadcast TS). .
(1)異常発生によるシステムクロック信号周波数の乱れが原因となる装置遅延時間のずれなどを短時間で測定し、修正する。 (1) Measure and correct a device delay time shift caused by a disturbance in the system clock signal frequency due to the occurrence of an abnormality in a short time.
(2)冗長系を校正する複数の伝送路、機器で伝送される地上デジタル放送用TSの相対的な遅延時間差を短時間で測定し、遅延時間調整を行い、現用系システムと予備系システムのシームレス切替を可能にする。 (2) Measure the relative delay time difference of digital terrestrial broadcasting TS transmitted by multiple transmission paths and devices that calibrate the redundant system, adjust the delay time, and adjust the active system and the standby system Allows seamless switching.
(3)上記遅延時間測定、校正、調整過程において、可能な限り主信号であるTS信号の連続性を乱さない。 (3) In the delay time measurement, calibration, and adjustment processes, the continuity of the TS signal as the main signal is not disturbed as much as possible.
第1の問題点は、地上デジタル放送用TS信号の遅延時間の測定には、通常、最長で数百ミリsec〜数秒要することである。その理由は、地上デジタル放送TS信号の遅延測定は、通常、フレーム信号を使用して行っているが、フレーム信号の周期が現在の地上デジタル放送では231msecの設定で運用されていることが多く、複数経路で伝送されるTS信号間の伝送遅延時間差や、入出力遅延時間の測定には最長で231msec、測定誤差を小さくするための確認時間を設けた場合では、この数倍の時間がかかるためである。 The first problem is that measurement of the delay time of a terrestrial digital broadcasting TS signal usually requires several hundred milliseconds to several seconds at the longest. The reason for this is that the delay measurement of the terrestrial digital broadcasting TS signal is usually performed using a frame signal, but the period of the frame signal is often operated at a setting of 231 msec in the current terrestrial digital broadcasting, When measuring transmission delay time differences between TS signals transmitted through multiple paths and measuring input / output delay time is 231 msec at the longest and a confirmation time for reducing the measurement error is set, it takes several times longer. It is.
遅延時間の測定に時間がかかると異常検出や遅延時間補正に時間がかかることになり、SFN(Single Frequency Network)による地上デジタル放送を行う場合、受信不可となる時間が長くなることを意味する。 If it takes a long time to measure the delay time, it takes time to detect an abnormality and correct the delay time, which means that when terrestrial digital broadcasting by SFN (Single Frequency Network) is performed, the time during which reception is impossible becomes longer.
第2の問題点は、TS信号に同期したクロック信号の周波数変動が発生すると、装置の入出力遅延時間が変動するため、たとえばSFNによる単一周波数による放送を行っているエリアでは、遅延時間ずれによりSFN運用が不可能になる恐れがあるため、TS信号の遅延時間ずれが発生した場合には、遅延時間を補正する必要があるが、従来の方法では一時的にTS信号が不連続になるため、一時的に放送の視聴ができなくなるという問題である。その理由は、TS信号の入出力時間が変動した場合、装置内に蓄積されているTSデータ量が変化したことが原因であるので、蓄積されているデータ量を元の状態に戻すためには、(1)遅延時間が増えた場合は、内部のデータを廃棄する(内部バッファのクリアなど)、(2)遅延時間が減った場合には、内部のデータ出力を一時的に停止する、などの処理を行うが、いずれの場合も装置から出力されるTS信号が不連続になるため、地上デジタル放送システムにおいてTS信号を処理する最終装置であるOFDM変調器、およびその前段にある装置で通常動作を行うことができなくなるためである。 The second problem is that when the frequency fluctuation of the clock signal synchronized with the TS signal occurs, the input / output delay time of the apparatus fluctuates. For example, in an area where broadcasting is performed at a single frequency by SFN, the delay time shifts. SFN operation may become impossible due to the above, so when a delay in TS signal delay occurs, it is necessary to correct the delay time, but the conventional method temporarily makes the TS signal discontinuous. Therefore, the problem is that the broadcast cannot be viewed temporarily. The reason is that when the input / output time of the TS signal fluctuates, the amount of TS data stored in the device has changed, so in order to return the stored data amount to the original state. (1) If the delay time increases, discard internal data (clear internal buffer, etc.), (2) If the delay time decreases, temporarily stop internal data output, etc. In all cases, the TS signal output from the device is discontinuous. Therefore, the OFDM modulator, which is the final device for processing the TS signal in the digital terrestrial broadcasting system, and the device in the preceding stage are usually used. This is because the operation cannot be performed.
第3の問題は、たとえばデジタル変復調器によって、TS信号の無線伝送を行う場合、復調器の入力信号の劣化により復調器において、変調器側のクロックに同期をかけることができなくなるため、周波数ずれが発生する。このときに、周波数ずれを起こしたクロックに追従したままで動作を継続すると、後段の装置の動作クロック周波数も定常状態から大きくズレた状態になるため、信号が正常に復帰した場合の復旧時間が長くなることである。復旧時間が長くなると、デジタル放送受信機が正常に戻るまでの時間も長くなってしまうことである。 The third problem is that, for example, when a TS signal is transmitted wirelessly by a digital modulator / demodulator, the demodulator cannot synchronize with the clock on the modulator side due to the deterioration of the input signal of the demodulator. Will occur. At this time, if the operation is continued while following the clock that has caused the frequency shift, the operation clock frequency of the subsequent device is also greatly deviated from the steady state, so the recovery time when the signal returns to normal is restored. It will be longer. If the recovery time becomes longer, the time until the digital broadcast receiver returns to normal also becomes longer.
そこで、本発明の技術的課題は、特性・性能向上した地上デジタル放送伝送システムのクロック信号処理も含めたTS信号遅延検出調整方法及び装置を提供することにある。 Accordingly, it is an object of the present invention to provide a TS signal delay detection adjustment method and apparatus including clock signal processing of a terrestrial digital broadcast transmission system with improved characteristics and performance.
本発明によれば、入出力されるTS信号の遅延時間を検出調整する装置において、前記TS信号のTSパケットは、フォーマットが、先頭からパケットヘッダ、アダプテーションフィールド、ペイロード、TSPカウンタを有する送信制御情報、及びパリティの順で有し、前記装置は、前記TSPカウンタの前記TSパケット間の遅延時間差と、前記TSPカウンタの差分測定値からTS信号の遅延時間を検出し、一時的な入力異常の際に、前記遅延時間が第1の周波数を備えた入力クロック信号の予め定められたクロック数よりも大きい場合には、前記入力クロック信号の周波数を前記第1の周波数よりも高い第2の周波数とし、前記遅延時間が前記第1の周波数の前記予め定められたクロック数よりも小さい場合には、前記入力クロック信号の周波数を第1の周波数よりも低い第3の周波数とするTS信号処理クロック生成制御手段を備え、さらに、TS信号または入力クロック信号の内の一方の一連の信号の全てが異常になった場合には、異常になった信号を異常前の周波数に戻して校正する周波数制御信号記憶再生手段を備えることを特徴とするTS信号遅延検出調整装置が得られる。 According to the present invention, in the apparatus for detecting and adjusting the delay time of an input / output TS signal, the TS packet of the TS signal has a format including a packet header, an adaptation field, a payload, and a TSP counter from the beginning. And in the order of parity, the device detects the delay time of the TS signal from the delay time difference between the TS packets of the TSP counter and the difference measurement value of the TSP counter, and in the event of a temporary input abnormality In addition, when the delay time is larger than a predetermined number of clocks of the input clock signal having the first frequency, the frequency of the input clock signal is set to the second frequency higher than the first frequency. If the delay time is less than the predetermined number of clocks of the first frequency, the input clock TS signal processing clock generation control means for setting the frequency of the signal to a third frequency lower than the first frequency, and one of a series of signals of the TS signal or the input clock signal has become abnormal. In this case, a TS signal delay detection and adjustment device is provided that includes frequency control signal storage / reproduction means that calibrates an abnormal signal by returning it to the frequency before the abnormality.
また、本発明によれば、前記TS信号遅延検出調整装置において、入力クロック信号と同期をとるためのPLL回路を備えたTS信号処理クロック生成手段と、当該装置の入出力時間を校正するためのPLL回路を備えたTS信号処理クロック生成制御手段とを備えていることを特徴とするTS信号遅延検出調整装置が得られる。 According to the present invention, in the TS signal delay detection adjusting device, the TS signal processing clock generating means including a PLL circuit for synchronizing with the input clock signal, and the input / output time of the device are calibrated. A TS signal delay detection adjusting device comprising a TS signal processing clock generation control means including a PLL circuit is obtained.
また、本発明によれば、入出力されるTS信号の遅延時間を検出調整する方法において、前記TS信号のTSパケットは、フォーマットが、先頭からパケットヘッダ、アダプテーションフィールド、ペイロード、TSPカウンタを有する送信制御情報、及びパリティの順で有し、前記TSPカウンタの前記TSパケット間の遅延時間差と、前記TSPカウンタの差分測定値からTS信号の遅延時間を検出するステップを備え、一時的な入力異常の際に、前記遅延時間が第1の周波数を備えた入力クロック信号の予め定められたクロック数よりも大きい場合には、前記入力クロック信号の周波数を前記第1の周波数よりも高い第2の周波数とし、前記遅延時間が前記第1の周波数の前記予め定められたクロック数よりも小さい場合には、前記入力クロック信号の周波数を第1の周波数よりも低い第3の周波数とするステップを有し、TS信号または入力クロック信号の内の一方の一連の信号の全てが異常になった場合には、異常になった信号を異常前の周波数に戻して校正するステップを有することを特徴とするTS信号遅延検出調整方法が得られる。 According to the present invention, in the method for detecting and adjusting the delay time of the input / output TS signal, the TS packet of the TS signal has a format including a packet header, an adaptation field, a payload, and a TSP counter from the beginning. a control information, and the parity of the order, the delay time difference between the TS packets of the TSP counter, from the difference measurement values of the TSP counter comprises the step of detecting the delay time of the TS signal, the temporary input error When the delay time is larger than a predetermined number of clocks of the input clock signal having the first frequency, the frequency of the input clock signal is set to a second frequency higher than the first frequency. And when the delay time is smaller than the predetermined number of clocks of the first frequency, A step of setting the frequency of the clock signal to a third frequency lower than the first frequency, and if all of one of a series of signals of the TS signal or the input clock signal becomes abnormal, There is obtained a TS signal delay detection adjustment method characterized by having a step of calibrating by returning the generated signal to the frequency before the abnormality.
また、本発明によれば、前記TS信号遅延検出調整方法において、入力クロック信号と同期をとるためのPLL回路を備えたTS信号処理クロック生成ステップと、当該装置の入出力時間を校正するためのPLL回路を備えたTS信号処理クロック生成制御ステップとを備えていることを特徴とするTS信号遅延検出調整方法が得られる。 According to the present invention, in the TS signal delay detection adjustment method, a TS signal processing clock generation step including a PLL circuit for synchronizing with an input clock signal, and an input / output time of the device are calibrated. A TS signal delay detection adjustment method comprising a TS signal processing clock generation control step including a PLL circuit is obtained.
本発明による第1の効果は、地上TSパケットごとに付加されたTSPカウンタの値を比較することで遅延測定を行うため、遅延測定周期が約231msecから約50μsec(1TSP)に短縮されるために、従来の地上デジタル放送TS信号遅延測定方法に比べ、遅延測定時間が大幅に短縮されることである。 The first effect of the present invention is that the delay measurement period is shortened from about 231 msec to about 50 μsec (1 TSP) because the delay measurement is performed by comparing the value of the TSP counter added for each terrestrial TS packet. Compared with the conventional digital terrestrial broadcasting TS signal delay measurement method, the delay measurement time is greatly reduced.
本発明による第2の効果は、遅延時間調整をする際、装置内部のTSデータ量を操作するのではなく、TS信号を処理するクロック信号の周波数を操作するため、TS信号が途切れることがないので、TS信号入出力時間を校正するときにTS信号が途切れないことである。 The second effect of the present invention is that, when adjusting the delay time, the TS signal amount is not manipulated, but the frequency of the clock signal for processing the TS signal is manipulated, so that the TS signal is not interrupted. Therefore, the TS signal is not interrupted when the TS signal input / output time is calibrated.
本発明による第3の効果は、同期用システムクロック入力が乱れた場合、乱れたクロックに追従せず、正常時の周波数を維持しているため、システムが正常に戻った場合に即時正常動作に入ることが出来るために、システムが異常から復旧したとき、復旧時間が短縮できるという点である。 The third effect of the present invention is that when the synchronization system clock input is disturbed, the normal clock frequency is maintained without following the disturbed clock, so that the normal operation is immediately performed when the system returns to normal. Since it can enter, when the system recovers from an abnormality, the recovery time can be shortened.
次に、本発明の実施の形態について図面を参照して詳細に説明する。 Next, embodiments of the present invention will be described in detail with reference to the drawings.
図1(a)は本発明によるTS信号遅延検出調整装置の一例を示すブロック図である。図1(a)を参照すると、本発明の実施の形態によるTS信号遅延検出調整装置190は、TS信号入力の正常・異常を夫々判断するTS入力異常検出回路1、地上デジタル放送用TSパケットに付加された“TSPカウンタ”と呼ばれる情報を取り出す2個のTSPカウンタ抽出回路3、クロック信号入力の正常、異常を判断するクロック入力異常検出回路2、TS入力とTS出力から抽出したTSPカウンタを比較するTSPカウンタ比較回路5、TS信号の遅延処理などを行うTS信号処理回路4、入力クロックに追従し、装置内部でのTS信号処理クロックを生成するTS信号処理クロック生成用PLL制御手段6、TS信号処理クロック生成用のPLL回路7を備えて構成される。
FIG. 1A is a block diagram showing an example of a TS signal delay detection adjusting device according to the present invention. Referring to FIG. 1 (a), a TS signal delay
図1(b)は図1(a)のTS信号遅延検出調整装置190の適用例を示している。
FIG. 1B shows an application example of the TS signal delay
図1(b)に示すように、本発明の一例によるTS信号遅延検出調整装置190は、後に説明する図3及び図4に示した64QAM復調器18,19,50,51及びOFDM変調器34,35,65,66に適用される。OFDM変調器34内部には、TS信号遅延検出調整装置190と、TS信号を処理するTS信号処理部4と、TS信号処理済のTSデータにデジタル変調をかけ、IF信号を生成するための変調回路58´とを備えている。クロック信号入力が乱れると、TS信号入力と、TS信号前置処理出力部である変調回路58´の出力との間での遅延がずれるため、本発明の遅延調整回路190を使用して、遅延変動の測定、および遅延時間校正をかけている。
As shown in FIG. 1B, the TS signal delay
図2は、本発明の実施の形態によるTS信号遅延検出調整装置を示すブロック図である。図2を参照すると、本発明の実施の形態によるTS信号遅延検出調整装置200は、2種のTS信号入力の正常・異常を夫々判断する2個のTS入力異常検出回路1、地上デジタル放送用TSパケットに付加された“TSPカウンタ”と呼ばれる情報を取り出す3個のTSPカウンタ抽出回路3、クロック信号入力の正常、異常を判断する2個のクロック入力異常検出回路2、複数のTS入力間、およびTS入力とTS出力から抽出したTSPカウンタを比較する3個のTSPカウンタ比較回路5、夫々のTS信号の遅延処理などを行う2個のTS信号処理回路4、2種の入力クロックに追従し、装置内部でのTS信号処理クロックを生成するTS信号処理用クロック生成用PLL制御手段6、TS信号処理クロック生成用のPLL7、複数のTS信号を切替るTS信号切替回路8を備えて構成される。
FIG. 2 is a block diagram showing a TS signal delay detection adjusting apparatus according to the embodiment of the present invention. Referring to FIG. 2, a TS signal delay detection adjustment apparatus 200 according to an embodiment of the present invention includes two TS input
次に、図1のTS信号遅延検出調整装置190と図2のTS信号遅延検出調整装置200の動作について説明する。
Next, operations of the TS signal delay
まず、TS入力間、およびTS入出力の間の遅延測定方法の高速化について、図3及び図4の参考例と図5から図8を使用して説明する。以下の説明において、同一名称の部位の1号、2号は、夫々系統が異なることを明確にするために、便宜上用いている。 First, speeding up of the delay measurement method between TS inputs and between TS inputs and outputs will be described with reference to FIGS. 3 and 4 and FIGS. In the following description, No. 1 and No. 2 having the same name are used for convenience in order to clarify that the respective systems are different.
図3は一般的な地上デジタル放送送信所マイクロ受信システム例(参考例1)
を示す図である。
Fig. 3 shows a typical terrestrial digital broadcast transmitter micro-reception system (Reference Example 1).
FIG.
図3を参照すると、参考例1では、受信アンテナ9で受信されるマイクロ波(SHF帯の周波数)は、演奏所(具体的には、放送局マスター調整室内のRe−MUX装置)からのTSデータが、64QAM(sixty four−Quadrature Amplitude Modulation)変調にてマイクロ波伝送されてくるものである。受信されたマイクロ波は、SHF分配器11を介して、夫々RF信号12、RF13として、冗長系を構成する2台の受信変換器14,15でIF信号16,17にダウンコンバートした後、64QAM復調器18,19で復調して、TS信号20、CLK信号22、F_sync信号21及びTS信号23、CLK信号25、F_sync信号24を取り出し、切替分配器26で切替を行い、TS信号28、CLK信号30、F_sync信号29及びTS信号31、CLK信号33、F_sync信号32として、後段の装置であるOFDM(Orthogonal Frequency Division Multiplexing:直交周波数分割多重)変調器34,35に入力し、夫々のOFDM変調器34,35から夫々IF信号36,37として、励振器38,39に入力し、励振器38,39を介して、RF信号40,41として夫々の送信機に送出する。
Referring to FIG. 3, in Reference Example 1, the microwave (frequency in the SHF band) received by the receiving antenna 9 is a TS from a performance place (specifically, a Re-MUX device in the broadcast station master adjustment room). Data is microwave-transmitted by 64QAM (Sixty Four-Quadrature Amplitude Modulation) modulation. The received microwaves are down-converted to IF signals 16 and 17 by two receiving
このシステムの場合、マイクロ波は、1波(同一の伝送路)なので、2台の64QAM復調器18,19のTS信号出力タイミングは同じになるが、冗長系を構成する各機器の個体差ばらつきが存在する場合は、後段の切替分配器26で検出、補正して、シームレス切替を行っている。また、冗長系を構成するいづれかの装置で故障が発生した場合、選択信号27によって、正常系への切替動作を行う。
In the case of this system, since the microwave is one wave (the same transmission line), the TS signal output timings of the two
図4は受信アンテナを2本使用したスペースダイバーシティと呼ばれる系統の一例(参考例2)を示す図である。図4を参照すると、参考例2においては、受信アンテナ42,43で受信されるマイクロ波(SHF帯の周波数)は、演奏所(具体的には、放送局マスター調整室内のRe−MUX装置)からのTSデータが、64QAM変調にてマイクロ波伝送されてくるものである。受信されたマイクロ波は、夫々RF信号44、RF45として、冗長系を構成する2台の受信変換器46,47でIF信号48,49にダウンコンバートした後、64QAM復調器50,51で復調して、TS信号52、CLK信号54、F_sync信号53及びTS信号55、CLK信号57、F_sync信号56を取り出し、切替分配器58で切替を行い、TS信号59、CLK信号61、F_sync信号60及びTS信号62、CLK信号64、F_sync信号63として、後段の装置であるOFDM変調器65,66に入力し、夫々のOFDM変調器65,66から夫々IF信号67,68として、励振器69,70に入力し、励振器69,70を介して、RF信号71,72として夫々の送信機に送出する。なお、符号73は、いずれかの系統で故障が発生した場合、系統を切り替えるために切替分配器58に入力される選択信号である。
FIG. 4 is a diagram showing an example (reference example 2) of a system called space diversity using two receiving antennas. Referring to FIG. 4, in Reference Example 2, the microwaves (frequency in the SHF band) received by the receiving antennas 42 and 43 are played at a performance place (specifically, the Re-MUX device in the broadcast station master adjustment room). TS data is transmitted by microwave with 64QAM modulation. The received microwaves are down-converted to IF signals 48 and 49 by two receiving converters 46 and 47 constituting a redundant system as RF signals 44 and RF 45, respectively, and demodulated by
図4の場合は、冗長系を構成する装置の遅延時間のばらつきのほかに、アンテナ42,43からの配線長の差や、伝送路の長さの違いのため、系統間で遅延時間が異なる可能性も発生する。 In the case of FIG. 4, in addition to the variation in delay time of the devices constituting the redundant system, the delay time differs between systems due to the difference in the wiring length from the antennas 42 and 43 and the difference in the length of the transmission path. A possibility also arises.
図3及び図4のいずれの参考例1,2の場合でも、切替分配器26,58においては、系統間の遅延時間を測定し、常にシームレス切替可能な状態かどうかを確認する必要がある。異常が発生した場合には系統切替を行い、異常発生に伴い遅延時間ずれが発生した場合には、短時間に遅延時間も元の状態に戻さなければならない。
In any of Reference Examples 1 and 2 in FIGS. 3 and 4, the switching
従って、このように、異常からの復帰動作を高速化するためには、TS信号の遅延時間差(入力間、および入出力間)の検出・補正を高速化する必要がある。 Therefore, in order to speed up the recovery operation from an abnormality in this way, it is necessary to speed up the detection and correction of the delay time difference (between input and input / output) of the TS signal.
このような系統間の遅延の測定には、通常は、F_sync信号を使用している。 Usually, the F_sync signal is used for measuring the delay between the systems.
図5は、参考例3としての地上デジタル放送のTS信号74とF_sync信号75の関係の説明に供せられる図である。図5に示すように、F_sync信号75は、フレーム構造を構成する複数の地上デジタル放送TSパケットの先頭TSパケット位置を示すもので、この信号を使用することにより、1TSパケット以上の遅延差も測定可能になる。しかしながら、現状の地上デジタル放送のフレーム長は、ほとんどが約231msecの設定となっており、遅延測定も最短でこの周期分の時間がかかるという欠点を有している。 FIG. 5 is a diagram for explaining the relationship between the TS signal 74 and the F_sync signal 75 of terrestrial digital broadcasting as Reference Example 3. As shown in FIG. 5, the F_sync signal 75 indicates the position of the first TS packet of a plurality of terrestrial digital broadcasting TS packets constituting the frame structure. By using this signal, a delay difference of 1 TS packet or more is also measured. It becomes possible. However, the current frame length of terrestrial digital broadcasting is almost set at about 231 msec, and there is a disadvantage that the delay measurement is the shortest and takes a time corresponding to this period.
そこで、本発明では、次のTS信号測定方法を用いている。 Therefore, in the present invention, the following TS signal measurement method is used.
図6は、地上デジタル放送のTSパケットフォーマット76を示している。図6に示すように、パケットの最後部に8バイトの送信制御情報77が載せられている。
FIG. 6 shows a
図7は、TSパケットの送信制御情報(ISDB−T Information)77フォーマットを示す図である。送信制御情報77の中に、図7に示した“TSPカウンタ”と呼ばれる13bitの情報が含まれている。この値は、フレーム先頭パケットで0となり、以後次に続くフレーム先頭パケットまでインクリメントするパケットカウンタの値を示すもので、現在の地上デジタル放送は大半が1フレームを構成するTSパケットの数が4608パケットなので、TSPカウンタの値は0から4607の値を繰り返すことになる。このTSPカウンタを使用することで、遅延測定の高速化を図ることが出来る。
FIG. 7 is a diagram showing a TS packet transmission control information (ISDB-T Information) 77 format. The
ここで、図1の本発明の一例によるTS信号遅延検出調整装置190は、図3及び図4に示した地上デジタル放送送信所マイクロ受信システムの64QAM復調器18,19,50,51又はOFDM変調器34,35,65,66に適用され、図2の本発明のもう一つの例によるTS信号遅延検出調整装置200は、図3及び図4に示した地上デジタル放送送信所マイクロ受信システムの切替分配器26,58に適用されるものであり、更に、本発明いずれのTS信号遅延検出調整装置190,200においても、前述したTSPカウンタを用いて処理するものである。
Here, the TS signal delay detection and
図8は前述したTSPカウンタを使った図1及び図2のTS信号遅延検出調整装置190,200の入出力遅延測定動作の一例を示すブロック図及びタイミングを示す図である。
FIG. 8 is a block diagram and timing chart showing an example of the input / output delay measurement operation of the TS signal delay
図8を参照すると、入出力間遅延測定においては、説明を簡略化するために、TS信号入力88を受け取る、図2のTS信号処理回路4に対応する信号処理回路90と、図2のTSPカウンタ5に対応する入出力遅延時間測定回路91とを主に挙げて説明する。TS信号入力88は、信号処理回路90及び入出力遅延時間測定回路91に受け取られる。信号処理回路90は、TS信号出力92を出力する。また、TS信号出力は、分岐して、入出力遅延時間測定回路91に入力する。
Referring to FIG. 8, in the inter-input / output delay measurement, for simplicity of explanation, the
測定すべき情報は、遅延測定点での入力TS信号と出力TS信号の間のTSPカウンタの差分、およびTSパケットの時間差である。たとえば、図8の例で説明すると、測定終了点で見た場合、TS信号入力95とTS信号出力96のTSPカウンタの差分は“1”であり、TSパケット間の遅延差は5クロックであることがわかるので、TSパケット間遅延時間測定結果97で示すように、遅延差は1パケット+5クロックであることが計算できる。 The information to be measured is the difference of the TSP counter between the input TS signal and the output TS signal at the delay measurement point, and the time difference of the TS packet. For example, referring to the example of FIG. 8, when viewed at the measurement end point, the difference between the TS signal input 95 and the TS signal output 96 in the TSP counter is “1”, and the delay difference between TS packets is 5 clocks. Therefore, as shown in the delay time measurement result 97 between TS packets, it can be calculated that the delay difference is 1 packet + 5 clocks.
より具体的には、1パケットは204バイトであり、204バイトはシステムクロックで408クロック(204×2)に相当するので、トータル408+5=413クロックの遅延差となる。 More specifically, one packet is 204 bytes, and 204 bytes corresponds to 408 clocks (204 × 2) in the system clock, so the total delay difference is 408 + 5 = 413 clocks.
本発明によれば、遅延測定を毎TSパケットごと(50.2μsec周期)に行うことが出来るので、F_sync信号(231msec周期)を使用して遅延測定をする場合にくらべて4600倍もの高速化を実現できる。 According to the present invention, since delay measurement can be performed every TS packet (50.2 μsec cycle), the speed can be increased by 4600 times compared to the case where delay measurement is performed using the F_sync signal (231 msec cycle). realizable.
次に、本発明のクロック入力異常発生時に生じた遅延時間ずれの校正方法に関する動作について、図9から図13を使用して説明する。 Next, an operation relating to a method for calibrating a delay time shift caused when a clock input abnormality occurs according to the present invention will be described with reference to FIGS.
図9は定常時の遅延状態(5クロックの遅延で、クロック入出力で同期が取れ、周波数が一致している場合)を示す図、図10は比較のために、従来の遅延時間調整方式における定常動作時の系統切替動作例を示す図、図11は同じく比較のために、従来の遅延時間調整方式における入力信号異常発生時の切替動作例を示す図である。また、図12は本発明の遅延時間調整(遅延が増えた場合の補正動作)の説明に供せられる図、図13は本発明の遅延時間調整(遅延が少なくなった場合の補正動作)の説明に供せられる図である。ここで、説明を簡略化するために、図10で示すように、定常動作時はTS信号の入出力遅延時間が5クロック遅延しているものとする。なお、符号103はTS入力1、104はクロック入力1、105はTS入力2、106はクロック入力2、107は切替信号、108はTS出力、109はクロック出力を夫々示している。
FIG. 9 is a diagram showing a delay state in a steady state (in the case of a delay of 5 clocks, synchronization in the clock input / output, and the same frequency), and FIG. 10 is a graph in the conventional delay time adjustment method for comparison. FIG. 11 is a diagram showing an example of switching operation during steady operation, and FIG. 11 is a diagram showing an example of switching operation when an input signal abnormality occurs in the conventional delay time adjustment method for comparison. FIG. 12 is a diagram for explaining the delay time adjustment (correction operation when the delay increases) according to the present invention. FIG. 13 shows the delay time adjustment (correction operation when the delay decreases) according to the present invention. It is a figure used for description. Here, in order to simplify the explanation, it is assumed that the input / output delay time of the TS signal is delayed by 5 clocks during steady operation as shown in FIG. Reference numeral 103 denotes a
マイクロ波回線に、フェージングなどの異常が発生すると、64QAM復調器が出力するクロック信号の周波数がずれる現象が発生する。切替信号107で、系統を切り替える際、異常を検出するまでの間に、わずかではあるが、ずれた周波数のクロックに追従することになる。このことが原因で、図11の従来例に示したように、遅延時間ずれが発生する。 When an abnormality such as fading occurs in the microwave line, a phenomenon occurs in which the frequency of the clock signal output from the 64QAM demodulator is shifted. When the system is switched by the switching signal 107, the clock with a frequency shifted slightly is followed until the abnormality is detected. Due to this, a delay time shift occurs as shown in the conventional example of FIG.
遅延時間ずれが発生した場合、従来の方式においては、内部バッファをクリアし、再度5クロックの遅延に設定しなおして動作を再開することになるが、この際、TS信号が途切れるので受信機での画像は乱れることになる。 When a delay time difference occurs, in the conventional method, the internal buffer is cleared and the operation is restarted by setting the delay again to 5 clocks. Will be disturbed.
このため、本発明では、図12のように遅延時間が増加した場合は、一時的にクロック周波数を高くし、遅延が短くなった場合は、図13に示すように、一時的にクロック周波数を遅くすることで、バッファをクリアすることなく(TS信号を途切れさせることなく)遅延調整を完了するものである。尚、図12中において、符号117はTS信号入力、118はクロック信号入力、119はTS信号出力、120はクロック信号出力、121はTS信号出力、122はクロック信号出力を夫々示している。 Therefore, in the present invention, when the delay time is increased as shown in FIG. 12, the clock frequency is temporarily increased, and when the delay is shortened, the clock frequency is temporarily set as shown in FIG. By delaying the delay, the delay adjustment is completed without clearing the buffer (without interrupting the TS signal). In FIG. 12, reference numeral 117 denotes a TS signal input, 118 denotes a clock signal input, 119 denotes a TS signal output, 120 denotes a clock signal output, 121 denotes a TS signal output, and 122 denotes a clock signal output.
次に、クロック入力がすべて異常(周波数ずれが発生)になった場合の本発明(周波数ずれが発生する前のクロック周波数を維持)の動作について、図10〜図16を使用して、図18の一般的なPLL回路と比較しながら説明する。 Next, the operation of the present invention (maintaining the clock frequency before the occurrence of the frequency deviation) when all the clock inputs become abnormal (frequency deviation occurs) will be described with reference to FIGS. This will be described in comparison with a general PLL circuit.
図18は一般的なPLL回路のブロックとそのタイミング例(参考例3)を示す図である。 FIG. 18 is a diagram showing a block of a general PLL circuit and its timing example (reference example 3).
図18を参照すると、参考例4は、図の上側において示されるように、入力クロック129の位相と、周波数可変発振器134の位相の差が最小になるように、両者の位相差を位相比較手段130で検出し、位相差データ131を出力させる。次に、この位相差データ131を発振周波数制御信号生成手段132によって、制御電圧(周波数可変発振器134がVCXOの場合)や、位相加算値(周波数可変発振器134がNCO(数値制御発振器)の場合)などの値に変換し、周波数可変発振器134の発振周波数を制御する。
Referring to FIG. 18, in the reference example 4, as shown in the upper side of the figure, the phase difference between the phase of the input clock 129 and the phase of the frequency variable oscillator 134 is reduced so as to minimize the phase difference. Detection is performed at 130 and
図18の下図において示されるように、入力クロック129と、出力クロック135との位相差である位相差データ131のパルス幅が小さくなると、周波数制御信号133は位相差データを積分した、単調増加し一定値となる出力となり、周波数可変発信器134の周波数を高くするように制御する。
As shown in the lower diagram of FIG. 18, when the pulse width of the
図19は図18の一般的なPLL回路の定常動作時の周波数制御値の出力例(参考例5)を示す図である。 FIG. 19 is a diagram showing an output example (reference example 5) of the frequency control value during steady operation of the general PLL circuit of FIG.
図19に示すように、参考例5においては、発振器制御信号生成手段132(図18参照)の出力する周波数制御信号133(図18参照)は通常、離散的な値になるため、可変発振器134(図18参照)の出力周波数154(図18参照)が目標周波数を上下する動作をさせ、符号158で示すように、平均して目標周波数に一致させている形になる。周波数制御信号133の更新間隔は、位相比較回路130(図18参照)が位相比較を行う周期になる。尚、符号150はクロック入力(正常時)に対する出力クロック位相誤差、符号151はクロック入力(正常時)に対する出力クロック周波数誤差、152は周波数制御最小ステップ、153は位相比較周期、154は可変発振器制御値、157は入力クロック周波数、158は可変発振器平均周波数を夫々示している。
As shown in FIG. 19, in Reference Example 5, the frequency control signal 133 (see FIG. 18) output from the oscillator control signal generating means 132 (see FIG. 18) is normally a discrete value. The output frequency 154 (see FIG. 18) of (see FIG. 18) moves up and down the target frequency and, as indicated by reference numeral 158, averages to match the target frequency. The update interval of the
図20はクロック入力が異常(周波数ずれが発生)となった場合の図18の一般的なPLL回路の周波数制御信号の遷移の一例(参考例6)を示す図である。 FIG. 20 is a diagram showing an example (reference example 6) of transition of the frequency control signal of the general PLL circuit of FIG. 18 when the clock input becomes abnormal (frequency deviation occurs).
図20に示すように、参考例6においては、入力クロック周波数166の変化に少し遅れながら、その変化に追従する形になっている。その結果、可変発振器の出力するクロック信号周波数163もクロック入力正常時から大きくずれて、可変発振器平均周波数167も正常時から大きくずれてしまっている。尚、図中において、符号159はクロック入力(正常時)に対する出力クロック位相誤差、符号160はクロック入力(正常時)に対する出力クロック周波数誤差、161は周波数制御最小ステップ、162は位相比較周期、163は、可変発振器制御値、166は、入力クロック周波数、167は可変発振器平均周波数を夫々示している。
As shown in FIG. 20, in the reference example 6, the change follows the change with a slight delay to the change of the input clock frequency 166. As a result, the clock signal frequency 163 output from the variable oscillator is also greatly deviated from the normal clock input, and the variable oscillator average frequency 167 is also largely deviated from the normal time. In the figure,
次に、本発明のPLL回路の一例について説明する。 Next, an example of the PLL circuit of the present invention will be described.
図14は本発明のPLL回路の一例を示すブロック図である。図14に示す本発明のPLL回路は、入力クロック141の位相と、周波数可変発振器148の位相の差が最小になるように、両者の位相差を位相比較手段142で検出し、位相差データ143を出力させる。次に、この位相差データ143を発振周波数制御信号生成手段144によって、制御電圧(周波数可変発振器134がVCXOの場合)や、位相加算値(周波数可変発振器148がNCO(数値制御発振器)の場合)などの値に変換し、周波数可変発振器148の発振周波数を制御する点で図18の一般的なPLL回路と同様である。しかし、図18の参考例3による回路に対して、更に、正常時の最後に出力した制御値を繰り返し出力する周波数制御信号記憶・再生手段145と、異常を検出した際に(入力信号異常検出信号の入力)、周波数制御信号147の出力を周波数制御信号記憶・再生手段145に切り替える切り替えスイッチ146とを有する点で異なる。
FIG. 14 is a block diagram showing an example of the PLL circuit of the present invention. The PLL circuit of the present invention shown in FIG. 14 detects the phase difference between the phase of the
図15は本発明によるクロック入力異常時の自クロック周波数制御方法の一例を示す図である。 FIG. 15 is a diagram showing an example of the own clock frequency control method when the clock input is abnormal according to the present invention.
図15を参照すると、本発明の1例である、入力異常が発生する前の周波数制御信号を保持する方式の周波数制御信号例においては、入力異常を検出する(入力異常を検出した信号を入力)すると、入力クロック信号141と出力クロック信号との位相比較動作(位相比較手段142)を停止し、周波数制御信号記憶・再生手段145(図14参照)に記憶させておいた、可変発振平均周波数175に示すように、正常時の最後に出力した制御値を繰り返し出力している。このために、入力クロック周波数176は大きく下降しているが、可変発信器制御値172及び可変発信器平均周波数175は一定であり、クロック入力(正常時)に対する出力クロック位相誤差168は短時間では位相のずれは小さい。尚、符号169はクロック入力(正常時)に対する出力クロック周波数誤差、170は周波数制御最小ステップ、171は位相比較周期を夫々示している。
Referring to FIG. 15, in the example of the frequency control signal of the method of holding the frequency control signal before the occurrence of the input abnormality, which is an example of the present invention, the input abnormality is detected (the input abnormality detected signal is input). Then, the phase comparison operation (phase comparison unit 142) between the
図15の場合は、図20の場合に比較して大幅に出力クロック周波数ずれを抑圧でき、大幅な復帰時間の短縮が期待できる。ただし、この方式は、目標周波数に対するずれ量が微量ながら周波数が高い状態、低い状態のどちらかで固定になるので、時間ともに周波数誤差が積分され、正常時のクロック入力に対して位相誤差は序々に増加する。 In the case of FIG. 15, compared with the case of FIG. 20, it is possible to greatly suppress the output clock frequency deviation, and a significant reduction in the recovery time can be expected. However, in this method, the amount of deviation from the target frequency is small, but the frequency is fixed in either a high or low state, so the frequency error is integrated over time, and the phase error gradually increases with respect to the normal clock input. To increase.
図16は本発明によるクロック入力異常時の自クロック周波数制御方法の他の例を示す図である。図16で示す方式は、図15の方式に対して周波数誤差、および位相誤差の増加を抑圧させるための改善方法の一例を示している。図中において、符号177はクロック入力(正常時)に対する出力クロック位相誤差、178は周波数制御最小ステップ、179は位相比較周期、180は可変発振器制御値、183は可変発振器平均周波数、184は入力クロック周波数を夫々示している。 FIG. 16 is a diagram showing another example of the own clock frequency control method when the clock input is abnormal according to the present invention. The system shown in FIG. 16 shows an example of an improvement method for suppressing an increase in frequency error and phase error with respect to the system in FIG. In the figure, reference numeral 177 denotes an output clock phase error with respect to the clock input (normal state), 178 denotes a frequency control minimum step, 179 denotes a phase comparison period, 180 denotes a variable oscillator control value, 183 denotes a variable oscillator average frequency, and 184 denotes an input clock. Each frequency is shown.
図16に示すように、周波数制御信号記憶・再生手段145(図14参照)に入力異常が発生する前の周波数制御信号のシーケンスを記憶、再生することで、図15の方式よりもさらにクロック入力異常時の周波数誤差を小さく出来、その結果位相誤差の増加も抑圧させることが出来ている。 As shown in FIG. 16, the frequency control signal storing / reproducing means 145 (see FIG. 14) stores and reproduces the sequence of the frequency control signal before the input abnormality occurs, thereby further inputting the clock than the method of FIG. The frequency error at the time of abnormality can be reduced, and as a result, the increase in phase error can also be suppressed.
以上の本発明の実施の形態の説明においては、入力異常検出方法として、クロック信号異常を仮定して説明した。 In the above description of the embodiment of the present invention, the description has been made assuming that the clock signal abnormality is the input abnormality detection method.
しかしながら、本発明においては、TS信号異常も、周波数保持動作開始条件に加えることも出来る。そして、クロック入力異常が発生する場合、TS信号異常も同時に発生する確率が高い。また、TS信号異常はクロック信号異常よりも検出が容易で、かつ瞬時に検出可能なため、異常発生時に周波数保持動作に入る時間を短縮できる。 However, in the present invention, TS signal abnormality can also be added to the frequency holding operation start condition. When a clock input abnormality occurs, there is a high probability that a TS signal abnormality will occur at the same time. Further, since the TS signal abnormality is easier to detect and can be detected instantaneously than the clock signal abnormality, it is possible to shorten the time for entering the frequency holding operation when the abnormality occurs.
以上説明したように、本発明の実施の形態においては、遅延時間処理の高速化を図ることができるとともに、伝送効率向上、信頼性向上、操作性向上及び保守性の向上を図ることができる。 As described above, in the embodiment of the present invention, the delay time processing can be speeded up, and transmission efficiency, reliability, operability, and maintainability can be improved.
以上の説明の通り、本発明のTS信号遅延調整方法及び装置は、地上デジタル放送システムのデジタルSTLシステム、デジタルTTLシステムの64QAM変調器・64QAM復調器・TS切替分配器及びOFDM変調器に適用することが出来る。 As described above, the TS signal delay adjusting method and apparatus of the present invention are applied to a digital STL system of a terrestrial digital broadcasting system, a 64QAM modulator, a 64QAM demodulator, a TS switching distributor, and an OFDM modulator of a digital TTL system. I can do it.
1 TS信号異常検出回路
2 クロック入力異常検出回路
3 TSPカウンタ抽出回路
4 TS信号処理回路
5 TSPカウンタ比較回路
6 TS信号処理クロック生成用PLL制御回路
7 TS信号処理クロック生成用PLL
8 TS信号切替回路
9 アンテナ
10 RF信号
11 SHF分配器
12,13 RF信号
14 受信変換器1号
15 受信変換器2号
16,17 IF信号
18 64QAM復調器1号
19 64QAM復調器2号
20,23,28,31 TS信号
21,24,29,32 F_sync信号
22,25,30,33 CLK(クロック)信号
26 切替分配器
27 1号2号選択信号
34 OFDM変調器1号
35 OFDM変調器2号
36,37 IF信号
38 励振器1号
39 励振器2号
40,41 RF信号
42,43 受信アンテナ
44,45 RF信号
46,47 受信変換器
48,49 IF信号
50,51 64QAM復調器
52,55,59,62 TS信号
53,56,60,63 F_sync信号
54,57,61,64 CLK(クロック)信号
58´ 変調回路
65,66 OFDM変調器
67,68 IF信号
69,70 励振器
71,72 RF信号
73 (1号2号)選択信号
74 TS信号
75 F_sync信号
76 地上デジタル放送のTSパケットフォーマット
77 送信制御情報(ISDT−T Information)フォーマット
78 F_sync信号入力
79 CLK信号入力
80 信号処理回路
81 入出力遅延時間測定回路
82 F_sync信号出力
83 遅延時間測定結果出力
84 CLK信号
85 F_sync信号入力
86 F_sync信号出力
87 遅延時間測定結果出力例
88 TS信号入力
89 CLK信号入力
90 信号処理回路
91 入出力遅延時間測定回路
92 TS信号出力
93 遅延時間測定結果出力
94 CLK信号
95 TS信号入力
96 TS信号出力
97 パケット間遅延時間測定結果出力例
98 TS信号入力
99 クロック信号入力
100 TS信号処理装置
101 TS信号出力
102 クロック信号出力
103 TS入力1
104 クロック入力1
105 TS入力2
106 クロック入力2
107 1号2号切替信号
108 TS出力
109 クロック出力
117 TS信号入力
118 クロック信号入力
119 TS信号出力(遅延調整なし)
120 クロック信号出力
121 TS信号出力(遅延調整あり)
122 クロック信号出力
129 入力クロック
130 位相比較手段
131 位相差データ
132 発振器制御信号生成手段
133 周波数制御信号
134 周波数可変発振器
135 出力クロック
140 入力信号異常検出
141 入力クロック
142 位相比較手段
143 位相差データ
144 発振器制御信号生成手段
145 周波数制御信号記憶・再生手段
146 切替スイッチ
147 周波数制御信号
148 周波数可変発振器
149 出力クロック
150 クロック入力に対する出力クロック位相誤差
151 クロック入力に対する出力クロック周波数誤差
152 周波数制御最小ステップ
153 位相比較周期
154 可変発振器制御値
157 入力クロック周波数
158 可変発振器平均周波数
159 クロック入力に対する出力クロック位相誤差
160 クロック入力に対する出力クロック周波数誤差
161 周波数制御最小ステップ
162 位相比較周期
163 可変発振器制御値
164 入力クロック周波数
165 可変発振器平均周波数
166 入力クロック周波数
167 可変発振器平均周波数
168 クロック入力に対する出力クロック位相誤差
169 クロック入力に対する出力クロック周波数誤差
170 周波数制御最小ステップ
171 位相比較周期
172 可変発振器制御値
175 可変発振器平均周波数
176 入力クロック周波数
177 クロック入力に対する出力クロック位相誤差
178 周波数制御最小ステップ
179 位相比較周期
180 可変発振器制御値
183 可変発振器平均周波数
184 入力クロック周波数
190,200 TS信号遅延検出調整装置
DESCRIPTION OF
8 TS signal switching circuit 9 Antenna 10 RF signal 11 SHF distributor 12, 13 RF signal 14 Reception converter 1 15 Reception converter 2 16, 17 IF signal 18 64QAM demodulator 1 19 64QAM demodulator 2 20, 23, 28, 31 TS signal 21, 24, 29, 32 F_sync signal 22, 25, 30, 33 CLK (clock) signal 26 Switching distributor 27 No. 1 No. 2 selection signal 34 OFDM modulator No. 1 35 OFDM modulator 2 No. 36, 37 IF signal 38 Exciter No. 1 39 Exciter No. 2 40, 41 RF signal 42, 43 Receiving antenna 44, 45 RF signal 46, 47 Receiving converter 48, 49 IF signal 50, 51 64 QAM demodulator 52, 55, 59, 62 TS signal 53, 56, 60, 63 F_sync signal 54, 57, 61, 64 CL (Clock) signal 58 'modulation circuit 65, 66 OFDM modulator 67, 68 IF signal 69, 70 Exciter 71, 72 RF signal 73 (No. 1 No. 2) selection signal 74 TS signal 75 F_sync signal 76 TS of terrestrial digital broadcasting Packet format 77 Transmission control information (ISDT-T Information) format 78 F_sync signal input 79 CLK signal input 80 Signal processing circuit 81 Input / output delay time measurement circuit 82 F_sync signal output 83 Delay time measurement result output 84 CLK signal 85 F_sync signal input 86 F_sync signal output 87 Delay time measurement result output example 88 TS signal input 89 CLK signal input 90 Signal processing circuit 91 Input / output delay time measurement circuit 92 TS signal output 93 Delay time measurement result output 94 CLK signal 95 TS signal input 96 TS signal output 97 Inter-packet delay time measurement result output example 98 TS signal input 99 Clock signal input 100 TS signal processor 101 TS signal output 102 Clock signal output 103 TS input 1
104
105
106
107 No. 1 No. 2 switching signal 108 TS output 109 Clock output 117 TS signal input 118 Clock signal input 119 TS signal output (no delay adjustment)
120
122 clock signal output 129 input clock 130 phase comparison means 131 phase difference data 132 oscillator control signal generation means 133 frequency control signal 134 frequency variable oscillator 135 output clock 140 input signal abnormality detection 141 input clock 142 phase comparison means 143 phase difference data 144 oscillator Control signal generating means 145 Frequency control signal storing / reproducing means 146 Changeover switch 147 Frequency control signal 148 Frequency variable oscillator 149 Output clock 150 Output clock phase error with respect to clock input 151 Output clock frequency error with respect to clock input 152 Frequency control minimum step 153 Phase comparison Period 154 Variable oscillator control value 157 Input clock frequency 158 Variable oscillator average frequency 159 Output clock level with respect to clock input Error 160 Output clock frequency error with respect to clock input 161 Frequency control minimum step 162 Phase comparison period 163 Variable oscillator control value 164 Input clock frequency 165 Variable oscillator average frequency 166 Input clock frequency 167 Variable oscillator average frequency 168 Output clock phase error 169 with respect to clock input Output clock frequency error with respect to clock input 170 Frequency control minimum step 171 Phase comparison period 172 Variable oscillator control value 175 Variable oscillator average frequency 176 Input clock frequency 177 Output clock phase error with respect to clock input 178 Frequency control minimum step 179 Phase comparison period 180 Variable oscillator Control value 183 Variable oscillator average frequency 184 Input clock frequency 190,200 TS signal delay detection adjustment device
Claims (4)
前記装置は、前記TSPカウンタの前記TSパケット間の遅延時間差と、前記TSPカウンタの差分測定値からTS信号の遅延時間を検出し、
一時的な入力異常の際に、前記遅延時間が第1の周波数を備えた入力クロック信号の予め定められたクロック数よりも大きい場合には、前記入力クロック信号の周波数を前記第1の周波数よりも高い第2の周波数とし、前記遅延時間が前記第1の周波数の前記予め定められたクロック数よりも小さい場合には、前記入力クロック信号の周波数を第1の周波数よりも低い第3の周波数とするTS信号処理クロック生成制御手段を備え、
さらに、TS信号または入力クロック信号の内の一方の一連の信号の全てが異常になった場合には、異常になった信号を異常前の周波数に戻して校正する周波数制御信号記憶再生手段を備えることを特徴とするTS信号遅延検出調整装置。 In the apparatus for detecting and adjusting the delay time of the input / output TS signal, the TS packet of the TS signal has a format in the order of packet header, adaptation field, payload, transmission control information including a TSP counter, and parity from the top. Have
The apparatus detects the delay time of the TS signal from the delay time difference between the TS packets of the TSP counter and the difference measurement value of the TSP counter,
If the delay time is larger than a predetermined number of clocks of the input clock signal having the first frequency in the case of a temporary input abnormality, the frequency of the input clock signal is set to be higher than the first frequency. A second frequency that is higher than the first frequency, and the delay time is smaller than the predetermined number of clocks of the first frequency, the frequency of the input clock signal is lower than the first frequency. TS signal processing clock generation control means
Furthermore, when all of one of a series of signals of the TS signal or the input clock signal becomes abnormal, a frequency control signal storage / reproducing unit is provided that calibrates the abnormal signal by returning it to the frequency before the abnormality. A TS signal delay detection adjusting device characterized by the above.
前記TSPカウンタの前記TSパケット間の遅延時間差と、前記TSPカウンタの差分測定値からTS信号の遅延時間を検出するステップを備え、
一時的な入力異常の際に、前記遅延時間が第1の周波数を備えた入力クロック信号の予め定められたクロック数よりも大きい場合には、前記入力クロック信号の周波数を前記第1の周波数よりも高い第2の周波数とし、前記遅延時間が前記第1の周波数の前記予め定められたクロック数よりも小さい場合には、前記入力クロック信号の周波数を第1の周波数よりも低い第3の周波数とするステップを有し、
TS信号または入力クロック信号の内の一方の一連の信号の全てが異常になった場合には、異常になった信号を異常前の周波数に戻して校正するステップを有することを特徴とするTS信号遅延検出調整方法。 In the method for detecting and adjusting the delay time of the input / output TS signal, the TS packet of the TS signal has a format in the order of packet header, adaptation field, payload, transmission control information including a TSP counter, and parity from the beginning. Have
Detecting a delay time of a TS signal from a difference in delay time between the TS packets of the TSP counter and a difference measurement value of the TSP counter;
If the delay time is larger than a predetermined number of clocks of the input clock signal having the first frequency in the case of a temporary input abnormality, the frequency of the input clock signal is set to be higher than the first frequency. A second frequency that is higher than the first frequency, and the delay time is smaller than the predetermined number of clocks of the first frequency, the frequency of the input clock signal is lower than the first frequency. And having a step
A TS signal comprising a step of calibrating by returning the abnormal signal to the frequency before the abnormality when all of one of a series of signals of the TS signal or the input clock signal become abnormal. Delay detection adjustment method.
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