JP5535464B2

JP5535464B2 - TS signal delay detection adjustment method and apparatus

Info

Publication number: JP5535464B2
Application number: JP2008274608A
Authority: JP
Inventors: 高行三富; 研一村山
Original assignee: NEC Corp; Japan Broadcasting Corp
Current assignee: NEC Corp; Japan Broadcasting Corp
Priority date: 2008-10-24
Filing date: 2008-10-24
Publication date: 2014-07-02
Anticipated expiration: 2028-10-24
Also published as: JP2010103845A

Description

本発明は、地上デジタル放送伝送システムのＴＳ（ＴｒａｎｓｐｏｒｔＳｔｒｅａｍ）信号処理回路、およびクロック信号処理回路に関し、さらに詳しくは、ＴＳ信号処理回路に入力される複数のＴＳ信号間の遅延時間差および入出力遅延時間を短時間に測定する回路、および信号の連続性を乱すことなく入出力遅延時間ずれを校正する回路、および入力されるクロック周波数にずれが発生しても、周波数ずれが発生する前の周波数を保持し、クロック入力が正常に復帰したときの復帰時間を最小にする装置に関する。 The present invention relates to a TS (Transport Stream) signal processing circuit and a clock signal processing circuit of a terrestrial digital broadcast transmission system, and more specifically, a delay time difference and input / output delay between a plurality of TS signals input to the TS signal processing circuit. A circuit that measures the time in a short time, a circuit that calibrates the input / output delay time deviation without disturbing the continuity of the signal, and the frequency before the frequency deviation occurs even if a deviation occurs in the input clock frequency And an apparatus for minimizing the recovery time when the clock input returns to normal.

地上デジタル放送システム全体を演奏所のマスタークロックに同期させる従属同期方式において、遅延時間制御の容易な自動遅延制御方式で運用することができる遅延時間調整方法及び遅延時間調整装置が提案されている（特許文献１、参照）。 A delay time adjustment method and a delay time adjustment device that can be operated in an automatic delay control method that is easy to control the delay time in the subordinate synchronization method that synchronizes the entire digital terrestrial broadcasting system with the master clock of the performance hall has been proposed ( Patent Document 1).

特許文献１に開示された遅延時間調整方法及び装置は、演奏所から放送ＴＳ信号の付加情報伝送パケットに基準時刻との時間差情報及び最大遅延時間情報を設定して伝送し、放送所それぞれで受信した放送ＴＳ信号の付加情報伝送パケットに設定されている時間差情報とリファレンス基準信号とを用いて放送所それぞれまでの伝送遅延時間を計測し、放送所それぞれで計測した伝送遅延時間と受信した放送ＴＳ信号の付加情報伝送パケットに設定されている最大遅延時間情報に基づいて調整遅延時間を決定し、放送所それぞれでマスタークロックと共に受信した放送ＴＳ信号をマスタークロックに同期して調整遅延時間だけ遅延するように構成されている。 The delay time adjustment method and apparatus disclosed in Patent Literature 1 sets and transmits time difference information and maximum delay time information with respect to a reference time to an additional information transmission packet of a broadcast TS signal from a performance station, and receives each broadcast station. The transmission delay time to each broadcast station is measured using the time difference information set in the additional information transmission packet of the broadcast TS signal and the reference reference signal, and the transmission delay time measured at each broadcast station and the received broadcast TS The adjustment delay time is determined based on the maximum delay time information set in the signal additional information transmission packet, and the broadcast TS signal received together with the master clock at each broadcast station is delayed by the adjustment delay time in synchronization with the master clock. It is configured as follows.

図１７は、従来のフレーム信号を使った入出力間遅延測定方法を示す図である。図１７を参照すると、入出力間遅延測定装置は、信号処理回路８０と、入出力遅延時間測定回路８１とを備えている。Ｆ＿ｓｙｎｃ信号入力７８は、信号処理回路８０及び入出力遅延時間測定回路８１に受け入れられる。信号処理回路８０は、Ｆ＿ｓｙｎｃ信号出力８２を出力する。また、Ｆ＿ｓｙｎｃ信号出力８２は、分岐して、入出力遅延時間測定回路８１に入力する。 FIG. 17 is a diagram showing a conventional method for measuring delay between input and output using a frame signal. Referring to FIG. 17, the inter-input / output delay measuring apparatus includes a signal processing circuit 80 and an input / output delay time measuring circuit 81. The F_sync signal input 78 is received by the signal processing circuit 80 and the input / output delay time measurement circuit 81. The signal processing circuit 80 outputs an F_sync signal output 82. The F_sync signal output 82 branches and is input to the input / output delay time measurement circuit 81.

入出力遅延時間測定回路８１は、Ｆ＿ｓｙｎｃ信号入力７８と、Ｆ＿ｓｙｎｃ信号出力８２との間の遅延時間をシステムクロックに基いて測定する。 The input / output delay time measurement circuit 81 measures the delay time between the F_sync signal input 78 and the F_sync signal output 82 based on the system clock.

具体的には、図１７の下側のクロック図に示すように、Ｆ＿ｓｙｎｃ信号入力８５及びＦ＿ｓｙｎｃ信号出力８６のクロックの１フレームは、約２３１．３３６ｍ秒であるが、各フレームの遅延時間をＣＬＫ信号（周波数ｆ＝８．１２７ＭＨｚ，波長Ｔ＝１２３ｎｓｅｃのシステムクロック）８４を用いてパルス数をカウンタでカウントすることによって測定される。 Specifically, as shown in the lower clock diagram of FIG. 17, one frame of the clock of the F_sync signal input 85 and the F_sync signal output 86 is about 231.336 msec, but the delay time of each frame is set to CLK. It is measured by counting the number of pulses with a counter using a signal (system clock of frequency f = 8.127 MHz, wavelength T = 123 nsec) 84.

ここで、特許文献１においては、放送ＴＳ信号の多重フレームのＩＩＰ（ＩＳＤＢ−Ｔｉｎｆｏｒｍａｔｉｏｎ＿Ｐａｃｋｅｔ）パケット内のＮＳＩ（Ｎｅｔｗｏｒｋ＿Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ＿Ｉｎｆｏｒｍａｔｉｏｎ）情報が設定されている。このＮＳＩ情報内には、基準時刻との時間差を示すＳＴＳ（ＳｙｎｃｈｒｏｎｉｚａｔｉｏｎＴｉｍｅ＿ｓｔａｍｐ）情報、例えば、演奏所からＯＦＤＭ変調器出力までの最大遅延量（ｍａｘｉｍｕｍ＿ｄｅｌａｙ）、固定遅延フラグ（ｓｔａｔｉｃ＿ｄｅｌａｙ＿ｆｌａｇ）、後続のタイムオフセットの極性を著すタイムオフセット極性（ｔｉｍｅ＿ｏｆｆｓｅｔ＿ｐｏｌａｒｉｔｙ）、最大遅延量に対するタイムオフセット（ｔｉｍｅ＿ｏｆｆｓｅｔ）それぞれが設定されている。特許文献１においては、このＩＩＰ（ＩＳＤＢ−ＴｉｎｆｏｒｍａｔｉｏｎＰａｃｋｅｔ）パケット内の各情報とリファレンス基準信号に基いて遅延時間を調整しているが、遅延時間調整器に入出力される実際のＴＳ信号の入出力遅延時間の測定，調整及び入出力信号の異常への対応に関しては、言及されていない。 Here, in Patent Document 1, NSI (Network_Synchronization_Information) information in an IIP (ISDB-Information_Packet) packet of a multiplexed frame of a broadcast TS signal is set. In this NSI information, STS (Synchronization Time_stamp) information indicating a time difference from the reference time, for example, a maximum delay amount (maximum_delay) from a performance place to an OFDM modulator output, a fixed delay flag (static_delay_flag), and a subsequent time offset Each of the time offset polarity (time_offset_polarity) and the time offset (time_offset) with respect to the maximum delay amount are set. In Patent Document 1, the delay time is adjusted based on each information in the IIP (ISDB-Information Packet) packet and the reference reference signal. However, the actual TS signal input / output to / from the delay time adjuster is input. No mention is made of measuring and adjusting the output delay time and dealing with input / output signal abnormalities.

特開２００５−１７５６９９公報JP 2005-175699 A

図１７に示された従来の遅延時間調整方式では、次の問題があった。 The conventional delay time adjustment method shown in FIG. 17 has the following problems.

地上デジタル放送用のＴＳ信号（放送ＴＳ）を伝送する機器や伝送路に異常が発生した場合、親局送信システムなどを正常な状態に短時間で復旧させるには、以下の処置が必要になる。 The following measures are required to restore the master station transmission system to a normal state in a short time when an abnormality occurs in a device or transmission path for transmitting a digital terrestrial broadcasting TS signal (broadcast TS). .

（１）異常発生によるシステムクロック信号周波数の乱れが原因となる装置遅延時間のずれなどを短時間で測定し、修正する。 (1) Measure and correct a device delay time shift caused by a disturbance in the system clock signal frequency due to the occurrence of an abnormality in a short time.

（２）冗長系を校正する複数の伝送路、機器で伝送される地上デジタル放送用ＴＳの相対的な遅延時間差を短時間で測定し、遅延時間調整を行い、現用系システムと予備系システムのシームレス切替を可能にする。 (2) Measure the relative delay time difference of digital terrestrial broadcasting TS transmitted by multiple transmission paths and devices that calibrate the redundant system, adjust the delay time, and adjust the active system and the standby system Allows seamless switching.

（３）上記遅延時間測定、校正、調整過程において、可能な限り主信号であるＴＳ信号の連続性を乱さない。 (3) In the delay time measurement, calibration, and adjustment processes, the continuity of the TS signal as the main signal is not disturbed as much as possible.

第１の問題点は、地上デジタル放送用ＴＳ信号の遅延時間の測定には、通常、最長で数百ミリｓｅｃ〜数秒要することである。その理由は、地上デジタル放送ＴＳ信号の遅延測定は、通常、フレーム信号を使用して行っているが、フレーム信号の周期が現在の地上デジタル放送では２３１ｍｓｅｃの設定で運用されていることが多く、複数経路で伝送されるＴＳ信号間の伝送遅延時間差や、入出力遅延時間の測定には最長で２３１ｍｓｅｃ、測定誤差を小さくするための確認時間を設けた場合では、この数倍の時間がかかるためである。 The first problem is that measurement of the delay time of a terrestrial digital broadcasting TS signal usually requires several hundred milliseconds to several seconds at the longest. The reason for this is that the delay measurement of the terrestrial digital broadcasting TS signal is usually performed using a frame signal, but the period of the frame signal is often operated at a setting of 231 msec in the current terrestrial digital broadcasting, When measuring transmission delay time differences between TS signals transmitted through multiple paths and measuring input / output delay time is 231 msec at the longest and a confirmation time for reducing the measurement error is set, it takes several times longer. It is.

遅延時間の測定に時間がかかると異常検出や遅延時間補正に時間がかかることになり、ＳＦＮ（ＳｉｎｇｌｅＦｒｅｑｕｅｎｃｙＮｅｔｗｏｒｋ）による地上デジタル放送を行う場合、受信不可となる時間が長くなることを意味する。 If it takes a long time to measure the delay time, it takes time to detect an abnormality and correct the delay time, which means that when terrestrial digital broadcasting by SFN (Single Frequency Network) is performed, the time during which reception is impossible becomes longer.

第２の問題点は、ＴＳ信号に同期したクロック信号の周波数変動が発生すると、装置の入出力遅延時間が変動するため、たとえばＳＦＮによる単一周波数による放送を行っているエリアでは、遅延時間ずれによりＳＦＮ運用が不可能になる恐れがあるため、ＴＳ信号の遅延時間ずれが発生した場合には、遅延時間を補正する必要があるが、従来の方法では一時的にＴＳ信号が不連続になるため、一時的に放送の視聴ができなくなるという問題である。その理由は、ＴＳ信号の入出力時間が変動した場合、装置内に蓄積されているＴＳデータ量が変化したことが原因であるので、蓄積されているデータ量を元の状態に戻すためには、（１）遅延時間が増えた場合は、内部のデータを廃棄する（内部バッファのクリアなど）、（２）遅延時間が減った場合には、内部のデータ出力を一時的に停止する、などの処理を行うが、いずれの場合も装置から出力されるＴＳ信号が不連続になるため、地上デジタル放送システムにおいてＴＳ信号を処理する最終装置であるＯＦＤＭ変調器、およびその前段にある装置で通常動作を行うことができなくなるためである。 The second problem is that when the frequency fluctuation of the clock signal synchronized with the TS signal occurs, the input / output delay time of the apparatus fluctuates. For example, in an area where broadcasting is performed at a single frequency by SFN, the delay time shifts. SFN operation may become impossible due to the above, so when a delay in TS signal delay occurs, it is necessary to correct the delay time, but the conventional method temporarily makes the TS signal discontinuous. Therefore, the problem is that the broadcast cannot be viewed temporarily. The reason is that when the input / output time of the TS signal fluctuates, the amount of TS data stored in the device has changed, so in order to return the stored data amount to the original state. (1) If the delay time increases, discard internal data (clear internal buffer, etc.), (2) If the delay time decreases, temporarily stop internal data output, etc. In all cases, the TS signal output from the device is discontinuous. Therefore, the OFDM modulator, which is the final device for processing the TS signal in the digital terrestrial broadcasting system, and the device in the preceding stage are usually used. This is because the operation cannot be performed.

第３の問題は、たとえばデジタル変復調器によって、ＴＳ信号の無線伝送を行う場合、復調器の入力信号の劣化により復調器において、変調器側のクロックに同期をかけることができなくなるため、周波数ずれが発生する。このときに、周波数ずれを起こしたクロックに追従したままで動作を継続すると、後段の装置の動作クロック周波数も定常状態から大きくズレた状態になるため、信号が正常に復帰した場合の復旧時間が長くなることである。復旧時間が長くなると、デジタル放送受信機が正常に戻るまでの時間も長くなってしまうことである。 The third problem is that, for example, when a TS signal is transmitted wirelessly by a digital modulator / demodulator, the demodulator cannot synchronize with the clock on the modulator side due to the deterioration of the input signal of the demodulator. Will occur. At this time, if the operation is continued while following the clock that has caused the frequency shift, the operation clock frequency of the subsequent device is also greatly deviated from the steady state, so the recovery time when the signal returns to normal is restored. It will be longer. If the recovery time becomes longer, the time until the digital broadcast receiver returns to normal also becomes longer.

そこで、本発明の技術的課題は、特性・性能向上した地上デジタル放送伝送システムのクロック信号処理も含めたＴＳ信号遅延検出調整方法及び装置を提供することにある。 Accordingly, it is an object of the present invention to provide a TS signal delay detection adjustment method and apparatus including clock signal processing of a terrestrial digital broadcast transmission system with improved characteristics and performance.

本発明によれば、入出力されるＴＳ信号の遅延時間を検出調整する装置において、前記ＴＳ信号のＴＳパケットは、フォーマットが、先頭からパケットヘッダ、アダプテーションフィールド、ペイロード、ＴＳＰカウンタを有する送信制御情報、及びパリティの順で有し、前記装置は、前記ＴＳＰカウンタの前記ＴＳパケット間の遅延時間差と、前記ＴＳＰカウンタの差分測定値からＴＳ信号の遅延時間を検出し、一時的な入力異常の際に、前記遅延時間が第１の周波数を備えた入力クロック信号の予め定められたクロック数よりも大きい場合には、前記入力クロック信号の周波数を前記第１の周波数よりも高い第２の周波数とし、前記遅延時間が前記第１の周波数の前記予め定められたクロック数よりも小さい場合には、前記入力クロック信号の周波数を第１の周波数よりも低い第３の周波数とするＴＳ信号処理クロック生成制御手段を備え、さらに、ＴＳ信号または入力クロック信号の内の一方の一連の信号の全てが異常になった場合には、異常になった信号を異常前の周波数に戻して校正する周波数制御信号記憶再生手段を備えることを特徴とするＴＳ信号遅延検出調整装置が得られる。 According to the present invention, in the apparatus for detecting and adjusting the delay time of an input / output TS signal, the TS packet of the TS signal has a format including a packet header, an adaptation field, a payload, and a TSP counter from the beginning. And in the order of parity, the device detects the delay time of the TS signal from the delay time difference between the TS packets of the TSP counter and the difference measurement value of the TSP counter, and in the event of a temporary input abnormality In addition, when the delay time is larger than a predetermined number of clocks of the input clock signal having the first frequency, the frequency of the input clock signal is set to the second frequency higher than the first frequency. If the delay time is less than the predetermined number of clocks of the first frequency, the input clock TS signal processing clock generation control means for setting the frequency of the signal to a third frequency lower than the first frequency, and one of a series of signals of the TS signal or the input clock signal has become abnormal. In this case, a TS signal delay detection and adjustment device is provided that includes frequency control signal storage / reproduction means that calibrates an abnormal signal by returning it to the frequency before the abnormality.

また、本発明によれば、前記ＴＳ信号遅延検出調整装置において、入力クロック信号と同期をとるためのＰＬＬ回路を備えたＴＳ信号処理クロック生成手段と、当該装置の入出力時間を校正するためのＰＬＬ回路を備えたＴＳ信号処理クロック生成制御手段とを備えていることを特徴とするＴＳ信号遅延検出調整装置が得られる。 According to the present invention, in the TS signal delay detection adjusting device, the TS signal processing clock generating means including a PLL circuit for synchronizing with the input clock signal, and the input / output time of the device are calibrated. A TS signal delay detection adjusting device comprising a TS signal processing clock generation control means including a PLL circuit is obtained.

また、本発明によれば、入出力されるＴＳ信号の遅延時間を検出調整する方法において、前記ＴＳ信号のＴＳパケットは、フォーマットが、先頭からパケットヘッダ、アダプテーションフィールド、ペイロード、ＴＳＰカウンタを有する送信制御情報、及びパリティの順で有し、前記ＴＳＰカウンタの前記ＴＳパケット間の遅延時間差と、前記ＴＳＰカウンタの差分測定値からＴＳ信号の遅延時間を検出するステップを備え、一時的な入力異常の際に、前記遅延時間が第１の周波数を備えた入力クロック信号の予め定められたクロック数よりも大きい場合には、前記入力クロック信号の周波数を前記第１の周波数よりも高い第２の周波数とし、前記遅延時間が前記第１の周波数の前記予め定められたクロック数よりも小さい場合には、前記入力クロック信号の周波数を第１の周波数よりも低い第３の周波数とするステップを有し、ＴＳ信号または入力クロック信号の内の一方の一連の信号の全てが異常になった場合には、異常になった信号を異常前の周波数に戻して校正するステップを有することを特徴とするＴＳ信号遅延検出調整方法が得られる。 According to the present invention, in the method for detecting and adjusting the delay time of the input / output TS signal, the TS packet of the TS signal has a format including a packet header, an adaptation field, a payload, and a TSP counter from the beginning. a control information, and the parity of the order, the delay time difference between the TS packets of the TSP counter, from the difference measurement values of the TSP counter comprises the step of detecting the delay time of the TS signal, the temporary input error When the delay time is larger than a predetermined number of clocks of the input clock signal having the first frequency, the frequency of the input clock signal is set to a second frequency higher than the first frequency. And when the delay time is smaller than the predetermined number of clocks of the first frequency, A step of setting the frequency of the clock signal to a third frequency lower than the first frequency, and if all of one of a series of signals of the TS signal or the input clock signal becomes abnormal, There is obtained a TS signal delay detection adjustment method characterized by having a step of calibrating by returning the generated signal to the frequency before the abnormality.

また、本発明によれば、前記ＴＳ信号遅延検出調整方法において、入力クロック信号と同期をとるためのＰＬＬ回路を備えたＴＳ信号処理クロック生成ステップと、当該装置の入出力時間を校正するためのＰＬＬ回路を備えたＴＳ信号処理クロック生成制御ステップとを備えていることを特徴とするＴＳ信号遅延検出調整方法が得られる。 According to the present invention, in the TS signal delay detection adjustment method, a TS signal processing clock generation step including a PLL circuit for synchronizing with an input clock signal, and an input / output time of the device are calibrated. A TS signal delay detection adjustment method comprising a TS signal processing clock generation control step including a PLL circuit is obtained.

本発明による第１の効果は、地上ＴＳパケットごとに付加されたＴＳＰカウンタの値を比較することで遅延測定を行うため、遅延測定周期が約２３１ｍｓｅｃから約５０μｓｅｃ（１ＴＳＰ）に短縮されるために、従来の地上デジタル放送ＴＳ信号遅延測定方法に比べ、遅延測定時間が大幅に短縮されることである。 The first effect of the present invention is that the delay measurement period is shortened from about 231 msec to about 50 μsec (1 TSP) because the delay measurement is performed by comparing the value of the TSP counter added for each terrestrial TS packet. Compared with the conventional digital terrestrial broadcasting TS signal delay measurement method, the delay measurement time is greatly reduced.

本発明による第２の効果は、遅延時間調整をする際、装置内部のＴＳデータ量を操作するのではなく、ＴＳ信号を処理するクロック信号の周波数を操作するため、ＴＳ信号が途切れることがないので、ＴＳ信号入出力時間を校正するときにＴＳ信号が途切れないことである。 The second effect of the present invention is that, when adjusting the delay time, the TS signal amount is not manipulated, but the frequency of the clock signal for processing the TS signal is manipulated, so that the TS signal is not interrupted. Therefore, the TS signal is not interrupted when the TS signal input / output time is calibrated.

本発明による第３の効果は、同期用システムクロック入力が乱れた場合、乱れたクロックに追従せず、正常時の周波数を維持しているため、システムが正常に戻った場合に即時正常動作に入ることが出来るために、システムが異常から復旧したとき、復旧時間が短縮できるという点である。 The third effect of the present invention is that when the synchronization system clock input is disturbed, the normal clock frequency is maintained without following the disturbed clock, so that the normal operation is immediately performed when the system returns to normal. Since it can enter, when the system recovers from an abnormality, the recovery time can be shortened.

次に、本発明の実施の形態について図面を参照して詳細に説明する。 Next, embodiments of the present invention will be described in detail with reference to the drawings.

図１（ａ）は本発明によるＴＳ信号遅延検出調整装置の一例を示すブロック図である。図１（ａ）を参照すると、本発明の実施の形態によるＴＳ信号遅延検出調整装置１９０は、ＴＳ信号入力の正常・異常を夫々判断するＴＳ入力異常検出回路１、地上デジタル放送用ＴＳパケットに付加された“ＴＳＰカウンタ”と呼ばれる情報を取り出す２個のＴＳＰカウンタ抽出回路３、クロック信号入力の正常、異常を判断するクロック入力異常検出回路２、ＴＳ入力とＴＳ出力から抽出したＴＳＰカウンタを比較するＴＳＰカウンタ比較回路５、ＴＳ信号の遅延処理などを行うＴＳ信号処理回路４、入力クロックに追従し、装置内部でのＴＳ信号処理クロックを生成するＴＳ信号処理クロック生成用ＰＬＬ制御手段６、ＴＳ信号処理クロック生成用のＰＬＬ回路７を備えて構成される。 FIG. 1A is a block diagram showing an example of a TS signal delay detection adjusting device according to the present invention. Referring to FIG. 1 (a), a TS signal delay detection adjustment device 190 according to an embodiment of the present invention includes a TS input abnormality detection circuit 1 for determining whether a TS signal input is normal or abnormal, and a terrestrial digital broadcast TS packet. Two TSP counter extraction circuits 3 for extracting information called “TSP counter” added, clock input abnormality detection circuit 2 for judging normality / abnormality of clock signal input, and comparison of TSP counter extracted from TS input and TS output TSP counter comparison circuit 5 that performs TS signal delay processing and the like, TS signal processing circuit 4 that performs TS signal delay processing, TS signal processing clock generation PLL control means 6 that follows the input clock and generates a TS signal processing clock inside the apparatus, TS A PLL circuit 7 for generating a signal processing clock is provided.

図１（ｂ）は図１（ａ）のＴＳ信号遅延検出調整装置１９０の適用例を示している。 FIG. 1B shows an application example of the TS signal delay detection adjustment device 190 of FIG.

図１（ｂ）に示すように、本発明の一例によるＴＳ信号遅延検出調整装置１９０は、後に説明する図３及び図４に示した６４ＱＡＭ復調器１８，１９，５０，５１及びＯＦＤＭ変調器３４，３５，６５，６６に適用される。ＯＦＤＭ変調器３４内部には、ＴＳ信号遅延検出調整装置１９０と、ＴＳ信号を処理するＴＳ信号処理部４と、ＴＳ信号処理済のＴＳデータにデジタル変調をかけ、ＩＦ信号を生成するための変調回路５８´とを備えている。クロック信号入力が乱れると、ＴＳ信号入力と、ＴＳ信号前置処理出力部である変調回路５８´の出力との間での遅延がずれるため、本発明の遅延調整回路１９０を使用して、遅延変動の測定、および遅延時間校正をかけている。 As shown in FIG. 1B, the TS signal delay detection adjusting device 190 according to an example of the present invention includes a 64QAM demodulator 18, 19, 50, 51 and an OFDM modulator 34 shown in FIGS. , 35, 65, 66. Inside the OFDM modulator 34, a TS signal delay detection adjustment device 190, a TS signal processing unit 4 for processing the TS signal, and a modulation for generating an IF signal by digitally modulating the TS signal processed TS data. Circuit 58 '. When the clock signal input is disturbed, the delay between the TS signal input and the output of the modulation circuit 58 ′, which is the TS signal preprocessing output unit, is shifted. Therefore, the delay adjustment circuit 190 of the present invention is used to delay the delay. Measurement of fluctuation and delay time calibration are applied.

図２は、本発明の実施の形態によるＴＳ信号遅延検出調整装置を示すブロック図である。図２を参照すると、本発明の実施の形態によるＴＳ信号遅延検出調整装置２００は、２種のＴＳ信号入力の正常・異常を夫々判断する２個のＴＳ入力異常検出回路１、地上デジタル放送用ＴＳパケットに付加された“ＴＳＰカウンタ”と呼ばれる情報を取り出す３個のＴＳＰカウンタ抽出回路３、クロック信号入力の正常、異常を判断する２個のクロック入力異常検出回路２、複数のＴＳ入力間、およびＴＳ入力とＴＳ出力から抽出したＴＳＰカウンタを比較する３個のＴＳＰカウンタ比較回路５、夫々のＴＳ信号の遅延処理などを行う２個のＴＳ信号処理回路４、２種の入力クロックに追従し、装置内部でのＴＳ信号処理クロックを生成するＴＳ信号処理用クロック生成用ＰＬＬ制御手段６、ＴＳ信号処理クロック生成用のＰＬＬ７、複数のＴＳ信号を切替るＴＳ信号切替回路８を備えて構成される。 FIG. 2 is a block diagram showing a TS signal delay detection adjusting apparatus according to the embodiment of the present invention. Referring to FIG. 2, a TS signal delay detection adjustment apparatus 200 according to an embodiment of the present invention includes two TS input abnormality detection circuits 1 for judging normality / abnormality of two types of TS signal inputs, for digital terrestrial broadcasting. Three TSP counter extraction circuits 3 for extracting information called “TSP counter” added to the TS packet, two clock input abnormality detection circuits 2 for judging whether the clock signal input is normal or abnormal, between a plurality of TS inputs, And three TSP counter comparison circuits 5 for comparing the TSP counters extracted from the TS input and the TS output, two TS signal processing circuits 4 for performing the delay processing of the respective TS signals, and the two input clocks. , A TS signal processing clock generation PLL control means 6 for generating a TS signal processing clock inside the apparatus, a TS signal processing clock generation PLL 7, a plurality of The TS signal configured with a switched TS signal switching circuit 8.

次に、図１のＴＳ信号遅延検出調整装置１９０と図２のＴＳ信号遅延検出調整装置２００の動作について説明する。 Next, operations of the TS signal delay detection adjustment device 190 of FIG. 1 and the TS signal delay detection adjustment device 200 of FIG. 2 will be described.

まず、ＴＳ入力間、およびＴＳ入出力の間の遅延測定方法の高速化について、図３及び図４の参考例と図５から図８を使用して説明する。以下の説明において、同一名称の部位の１号、２号は、夫々系統が異なることを明確にするために、便宜上用いている。 First, speeding up of the delay measurement method between TS inputs and between TS inputs and outputs will be described with reference to FIGS. 3 and 4 and FIGS. In the following description, No. 1 and No. 2 having the same name are used for convenience in order to clarify that the respective systems are different.

図３は一般的な地上デジタル放送送信所マイクロ受信システム例（参考例１）
を示す図である。 Fig. 3 shows a typical terrestrial digital broadcast transmitter micro-reception system (Reference Example 1).
FIG.

図３を参照すると、参考例１では、受信アンテナ９で受信されるマイクロ波（ＳＨＦ帯の周波数）は、演奏所（具体的には、放送局マスター調整室内のＲｅ−ＭＵＸ装置）からのＴＳデータが、６４ＱＡＭ(ｓｉｘｔｙｆｏｕｒ−ＱｕａｄｒａｔｕｒｅＡｍｐｌｉｔｕｄｅＭｏｄｕｌａｔｉｏｎ)変調にてマイクロ波伝送されてくるものである。受信されたマイクロ波は、ＳＨＦ分配器１１を介して、夫々ＲＦ信号１２、ＲＦ１３として、冗長系を構成する２台の受信変換器１４，１５でＩＦ信号１６，１７にダウンコンバートした後、６４ＱＡＭ復調器１８，１９で復調して、ＴＳ信号２０、ＣＬＫ信号２２、Ｆ＿ｓｙｎｃ信号２１及びＴＳ信号２３、ＣＬＫ信号２５、Ｆ＿ｓｙｎｃ信号２４を取り出し、切替分配器２６で切替を行い、ＴＳ信号２８、ＣＬＫ信号３０、Ｆ＿ｓｙｎｃ信号２９及びＴＳ信号３１、ＣＬＫ信号３３、Ｆ＿ｓｙｎｃ信号３２として、後段の装置であるＯＦＤＭ（ＯｒｔｈｏｇｏｎａｌＦｒｅｑｕｅｎｃｙＤｉｖｉｓｉｏｎＭｕｌｔｉｐｌｅｘｉｎｇ：直交周波数分割多重）変調器３４，３５に入力し、夫々のＯＦＤＭ変調器３４，３５から夫々ＩＦ信号３６，３７として、励振器３８，３９に入力し、励振器３８，３９を介して、ＲＦ信号４０，４１として夫々の送信機に送出する。 Referring to FIG. 3, in Reference Example 1, the microwave (frequency in the SHF band) received by the receiving antenna 9 is a TS from a performance place (specifically, a Re-MUX device in the broadcast station master adjustment room). Data is microwave-transmitted by 64QAM (Sixty Four-Quadrature Amplitude Modulation) modulation. The received microwaves are down-converted to IF signals 16 and 17 by two receiving converters 14 and 15 constituting a redundant system as RF signals 12 and RF 13 via the SHF distributor 11, respectively, and then 64QAM Demodulated by the demodulators 18 and 19, the TS signal 20, the CLK signal 22, the F_sync signal 21, the TS signal 23, the CLK signal 25, and the F_sync signal 24 are taken out, switched by the switching distributor 26, and the TS signal 28, CLK The signal 30, the F_sync signal 29, the TS signal 31, the CLK signal 33, and the F_sync signal 32 are input to the OFDM (Orthogonal Frequency Division Multiplexing) modulators 34 and 35, which are subsequent devices, and are respectively modulated by OFDM. IF signals from devices 34 and 35 As 36 and 37, and input to the exciter 38 and 39, via the exciter 38 and 39, and sends to the transmitter of each as RF signals 40 and 41.

このシステムの場合、マイクロ波は、１波（同一の伝送路）なので、２台の６４ＱＡＭ復調器１８，１９のＴＳ信号出力タイミングは同じになるが、冗長系を構成する各機器の個体差ばらつきが存在する場合は、後段の切替分配器２６で検出、補正して、シームレス切替を行っている。また、冗長系を構成するいづれかの装置で故障が発生した場合、選択信号２７によって、正常系への切替動作を行う。 In the case of this system, since the microwave is one wave (the same transmission line), the TS signal output timings of the two 64QAM demodulators 18 and 19 are the same, but the individual difference of each device constituting the redundant system varies. Is detected and corrected by the subsequent switching distributor 26, and seamless switching is performed. In addition, when a failure occurs in any of the devices constituting the redundant system, the switching operation to the normal system is performed by the selection signal 27.

図４は受信アンテナを２本使用したスペースダイバーシティと呼ばれる系統の一例（参考例２）を示す図である。図４を参照すると、参考例２においては、受信アンテナ４２，４３で受信されるマイクロ波（ＳＨＦ帯の周波数）は、演奏所（具体的には、放送局マスター調整室内のＲｅ−ＭＵＸ装置）からのＴＳデータが、６４ＱＡＭ変調にてマイクロ波伝送されてくるものである。受信されたマイクロ波は、夫々ＲＦ信号４４、ＲＦ４５として、冗長系を構成する２台の受信変換器４６，４７でＩＦ信号４８，４９にダウンコンバートした後、６４ＱＡＭ復調器５０，５１で復調して、ＴＳ信号５２、ＣＬＫ信号５４、Ｆ＿ｓｙｎｃ信号５３及びＴＳ信号５５、ＣＬＫ信号５７、Ｆ＿ｓｙｎｃ信号５６を取り出し、切替分配器５８で切替を行い、ＴＳ信号５９、ＣＬＫ信号６１、Ｆ＿ｓｙｎｃ信号６０及びＴＳ信号６２、ＣＬＫ信号６４、Ｆ＿ｓｙｎｃ信号６３として、後段の装置であるＯＦＤＭ変調器６５，６６に入力し、夫々のＯＦＤＭ変調器６５，６６から夫々ＩＦ信号６７，６８として、励振器６９，７０に入力し、励振器６９，７０を介して、ＲＦ信号７１，７２として夫々の送信機に送出する。なお、符号７３は、いずれかの系統で故障が発生した場合、系統を切り替えるために切替分配器５８に入力される選択信号である。 FIG. 4 is a diagram showing an example (reference example 2) of a system called space diversity using two receiving antennas. Referring to FIG. 4, in Reference Example 2, the microwaves (frequency in the SHF band) received by the receiving antennas 42 and 43 are played at a performance place (specifically, the Re-MUX device in the broadcast station master adjustment room). TS data is transmitted by microwave with 64QAM modulation. The received microwaves are down-converted to IF signals 48 and 49 by two receiving converters 46 and 47 constituting a redundant system as RF signals 44 and RF 45, respectively, and demodulated by 64QAM demodulators 50 and 51, respectively. The TS signal 52, the CLK signal 54, the F_sync signal 53 and the TS signal 55, the CLK signal 57, and the F_sync signal 56 are taken out and switched by the switching distributor 58, and the TS signal 59, the CLK signal 61, the F_sync signal 60 and the TS are switched. The signal 62, the CLK signal 64, and the F_sync signal 63 are input to the OFDM modulators 65 and 66, which are subsequent devices, and the IF signals 67 and 68 are sent from the respective OFDM modulators 65 and 66 to the exciters 69 and 70, respectively. The signals are input and sent to the respective transmitters as RF signals 71 and 72 via the exciters 69 and 70. Reference numeral 73 denotes a selection signal input to the switching distributor 58 in order to switch the system when a failure occurs in any of the systems.

図４の場合は、冗長系を構成する装置の遅延時間のばらつきのほかに、アンテナ４２，４３からの配線長の差や、伝送路の長さの違いのため、系統間で遅延時間が異なる可能性も発生する。 In the case of FIG. 4, in addition to the variation in delay time of the devices constituting the redundant system, the delay time differs between systems due to the difference in the wiring length from the antennas 42 and 43 and the difference in the length of the transmission path. A possibility also arises.

図３及び図４のいずれの参考例１，２の場合でも、切替分配器２６，５８においては、系統間の遅延時間を測定し、常にシームレス切替可能な状態かどうかを確認する必要がある。異常が発生した場合には系統切替を行い、異常発生に伴い遅延時間ずれが発生した場合には、短時間に遅延時間も元の状態に戻さなければならない。 In any of Reference Examples 1 and 2 in FIGS. 3 and 4, the switching distributors 26 and 58 need to measure the delay time between the systems and confirm whether or not seamless switching is always possible. When an abnormality occurs, the system is switched, and when a delay time shift occurs due to the occurrence of the abnormality, the delay time must be restored to the original state in a short time.

従って、このように、異常からの復帰動作を高速化するためには、ＴＳ信号の遅延時間差（入力間、および入出力間）の検出・補正を高速化する必要がある。 Therefore, in order to speed up the recovery operation from an abnormality in this way, it is necessary to speed up the detection and correction of the delay time difference (between input and input / output) of the TS signal.

このような系統間の遅延の測定には、通常は、Ｆ＿ｓｙｎｃ信号を使用している。 Usually, the F_sync signal is used for measuring the delay between the systems.

図５は、参考例３としての地上デジタル放送のＴＳ信号７４とＦ＿ｓｙｎｃ信号７５の関係の説明に供せられる図である。図５に示すように、Ｆ＿ｓｙｎｃ信号７５は、フレーム構造を構成する複数の地上デジタル放送ＴＳパケットの先頭ＴＳパケット位置を示すもので、この信号を使用することにより、１ＴＳパケット以上の遅延差も測定可能になる。しかしながら、現状の地上デジタル放送のフレーム長は、ほとんどが約２３１ｍｓｅｃの設定となっており、遅延測定も最短でこの周期分の時間がかかるという欠点を有している。 FIG. 5 is a diagram for explaining the relationship between the TS signal 74 and the F_sync signal 75 of terrestrial digital broadcasting as Reference Example 3. As shown in FIG. 5, the F_sync signal 75 indicates the position of the first TS packet of a plurality of terrestrial digital broadcasting TS packets constituting the frame structure. By using this signal, a delay difference of 1 TS packet or more is also measured. It becomes possible. However, the current frame length of terrestrial digital broadcasting is almost set at about 231 msec, and there is a disadvantage that the delay measurement is the shortest and takes a time corresponding to this period.

そこで、本発明では、次のＴＳ信号測定方法を用いている。 Therefore, in the present invention, the following TS signal measurement method is used.

図６は、地上デジタル放送のＴＳパケットフォーマット７６を示している。図６に示すように、パケットの最後部に８バイトの送信制御情報７７が載せられている。 FIG. 6 shows a TS packet format 76 for terrestrial digital broadcasting. As shown in FIG. 6, 8-byte transmission control information 77 is placed at the end of the packet.

図７は、ＴＳパケットの送信制御情報（ＩＳＤＢ−ＴＩｎｆｏｒｍａｔｉｏｎ）７７フォーマットを示す図である。送信制御情報７７の中に、図７に示した“ＴＳＰカウンタ”と呼ばれる１３ｂｉｔの情報が含まれている。この値は、フレーム先頭パケットで０となり、以後次に続くフレーム先頭パケットまでインクリメントするパケットカウンタの値を示すもので、現在の地上デジタル放送は大半が１フレームを構成するＴＳパケットの数が４６０８パケットなので、ＴＳＰカウンタの値は０から４６０７の値を繰り返すことになる。このＴＳＰカウンタを使用することで、遅延測定の高速化を図ることが出来る。 FIG. 7 is a diagram showing a TS packet transmission control information (ISDB-T Information) 77 format. The transmission control information 77 includes 13-bit information called “TSP counter” shown in FIG. This value is 0 at the frame head packet and indicates the value of the packet counter that is incremented until the next frame head packet. In the current terrestrial digital broadcasting, the number of TS packets that constitute one frame is 4608 packets. Therefore, the value of the TSP counter is repeated from 0 to 4607. By using this TSP counter, the delay measurement can be speeded up.

ここで、図１の本発明の一例によるＴＳ信号遅延検出調整装置１９０は、図３及び図４に示した地上デジタル放送送信所マイクロ受信システムの６４ＱＡＭ復調器１８，１９，５０，５１又はＯＦＤＭ変調器３４，３５，６５，６６に適用され、図２の本発明のもう一つの例によるＴＳ信号遅延検出調整装置２００は、図３及び図４に示した地上デジタル放送送信所マイクロ受信システムの切替分配器２６，５８に適用されるものであり、更に、本発明いずれのＴＳ信号遅延検出調整装置１９０，２００においても、前述したＴＳＰカウンタを用いて処理するものである。 Here, the TS signal delay detection and adjustment device 190 according to the example of the present invention shown in FIG. 1 is the 64QAM demodulator 18, 19, 50, 51 or OFDM modulation of the terrestrial digital broadcasting transmitting station micro reception system shown in FIGS. 2, the TS signal delay detection and adjustment apparatus 200 according to another example of the present invention shown in FIG. 2 is used to switch the terrestrial digital broadcasting transmitting station micro reception system shown in FIGS. 3 and 4. The present invention is applied to the distributors 26 and 58. Further, in any of the TS signal delay detection adjusting devices 190 and 200 of the present invention, processing is performed using the above-described TSP counter.

図８は前述したＴＳＰカウンタを使った図１及び図２のＴＳ信号遅延検出調整装置１９０，２００の入出力遅延測定動作の一例を示すブロック図及びタイミングを示す図である。 FIG. 8 is a block diagram and timing chart showing an example of the input / output delay measurement operation of the TS signal delay detection adjusting devices 190 and 200 of FIGS. 1 and 2 using the TSP counter described above.

図８を参照すると、入出力間遅延測定においては、説明を簡略化するために、ＴＳ信号入力８８を受け取る、図２のＴＳ信号処理回路４に対応する信号処理回路９０と、図２のＴＳＰカウンタ５に対応する入出力遅延時間測定回路９１とを主に挙げて説明する。ＴＳ信号入力８８は、信号処理回路９０及び入出力遅延時間測定回路９１に受け取られる。信号処理回路９０は、ＴＳ信号出力９２を出力する。また、ＴＳ信号出力は、分岐して、入出力遅延時間測定回路９１に入力する。 Referring to FIG. 8, in the inter-input / output delay measurement, for simplicity of explanation, the signal processing circuit 90 corresponding to the TS signal processing circuit 4 of FIG. 2 that receives the TS signal input 88 and the TSP of FIG. The input / output delay time measuring circuit 91 corresponding to the counter 5 will be mainly described. The TS signal input 88 is received by the signal processing circuit 90 and the input / output delay time measurement circuit 91. The signal processing circuit 90 outputs a TS signal output 92. The TS signal output is branched and input to the input / output delay time measurement circuit 91.

測定すべき情報は、遅延測定点での入力ＴＳ信号と出力ＴＳ信号の間のＴＳＰカウンタの差分、およびＴＳパケットの時間差である。たとえば、図８の例で説明すると、測定終了点で見た場合、ＴＳ信号入力９５とＴＳ信号出力９６のＴＳＰカウンタの差分は“１”であり、ＴＳパケット間の遅延差は５クロックであることがわかるので、ＴＳパケット間遅延時間測定結果９７で示すように、遅延差は１パケット＋５クロックであることが計算できる。 The information to be measured is the difference of the TSP counter between the input TS signal and the output TS signal at the delay measurement point, and the time difference of the TS packet. For example, referring to the example of FIG. 8, when viewed at the measurement end point, the difference between the TS signal input 95 and the TS signal output 96 in the TSP counter is “1”, and the delay difference between TS packets is 5 clocks. Therefore, as shown in the delay time measurement result 97 between TS packets, it can be calculated that the delay difference is 1 packet + 5 clocks.

より具体的には、１パケットは２０４バイトであり、２０４バイトはシステムクロックで４０８クロック（２０４×２）に相当するので、トータル４０８＋５＝４１３クロックの遅延差となる。 More specifically, one packet is 204 bytes, and 204 bytes corresponds to 408 clocks (204 × 2) in the system clock, so the total delay difference is 408 + 5 = 413 clocks.

本発明によれば、遅延測定を毎ＴＳパケットごと（５０．２μｓｅｃ周期）に行うことが出来るので、Ｆ＿ｓｙｎｃ信号（２３１ｍｓｅｃ周期）を使用して遅延測定をする場合にくらべて４６００倍もの高速化を実現できる。 According to the present invention, since delay measurement can be performed every TS packet (50.2 μsec cycle), the speed can be increased by 4600 times compared to the case where delay measurement is performed using the F_sync signal (231 msec cycle). realizable.

次に、本発明のクロック入力異常発生時に生じた遅延時間ずれの校正方法に関する動作について、図９から図１３を使用して説明する。 Next, an operation relating to a method for calibrating a delay time shift caused when a clock input abnormality occurs according to the present invention will be described with reference to FIGS.

図９は定常時の遅延状態（５クロックの遅延で、クロック入出力で同期が取れ、周波数が一致している場合）を示す図、図１０は比較のために、従来の遅延時間調整方式における定常動作時の系統切替動作例を示す図、図１１は同じく比較のために、従来の遅延時間調整方式における入力信号異常発生時の切替動作例を示す図である。また、図１２は本発明の遅延時間調整（遅延が増えた場合の補正動作）の説明に供せられる図、図１３は本発明の遅延時間調整（遅延が少なくなった場合の補正動作）の説明に供せられる図である。ここで、説明を簡略化するために、図１０で示すように、定常動作時はＴＳ信号の入出力遅延時間が５クロック遅延しているものとする。なお、符号１０３はＴＳ入力１、１０４はクロック入力１、１０５はＴＳ入力２、１０６はクロック入力２、１０７は切替信号、１０８はＴＳ出力、１０９はクロック出力を夫々示している。 FIG. 9 is a diagram showing a delay state in a steady state (in the case of a delay of 5 clocks, synchronization in the clock input / output, and the same frequency), and FIG. 10 is a graph in the conventional delay time adjustment method for comparison. FIG. 11 is a diagram showing an example of switching operation during steady operation, and FIG. 11 is a diagram showing an example of switching operation when an input signal abnormality occurs in the conventional delay time adjustment method for comparison. FIG. 12 is a diagram for explaining the delay time adjustment (correction operation when the delay increases) according to the present invention. FIG. 13 shows the delay time adjustment (correction operation when the delay decreases) according to the present invention. It is a figure used for description. Here, in order to simplify the explanation, it is assumed that the input / output delay time of the TS signal is delayed by 5 clocks during steady operation as shown in FIG. Reference numeral 103 denotes a TS input 1, 104 denotes a clock input 1, 105 denotes a TS input 2, 106 denotes a clock input 2, 107 denotes a switching signal, 108 denotes a TS output, and 109 denotes a clock output.

マイクロ波回線に、フェージングなどの異常が発生すると、６４ＱＡＭ復調器が出力するクロック信号の周波数がずれる現象が発生する。切替信号１０７で、系統を切り替える際、異常を検出するまでの間に、わずかではあるが、ずれた周波数のクロックに追従することになる。このことが原因で、図１１の従来例に示したように、遅延時間ずれが発生する。 When an abnormality such as fading occurs in the microwave line, a phenomenon occurs in which the frequency of the clock signal output from the 64QAM demodulator is shifted. When the system is switched by the switching signal 107, the clock with a frequency shifted slightly is followed until the abnormality is detected. Due to this, a delay time shift occurs as shown in the conventional example of FIG.

遅延時間ずれが発生した場合、従来の方式においては、内部バッファをクリアし、再度５クロックの遅延に設定しなおして動作を再開することになるが、この際、ＴＳ信号が途切れるので受信機での画像は乱れることになる。 When a delay time difference occurs, in the conventional method, the internal buffer is cleared and the operation is restarted by setting the delay again to 5 clocks. Will be disturbed.

このため、本発明では、図１２のように遅延時間が増加した場合は、一時的にクロック周波数を高くし、遅延が短くなった場合は、図１３に示すように、一時的にクロック周波数を遅くすることで、バッファをクリアすることなく（ＴＳ信号を途切れさせることなく）遅延調整を完了するものである。尚、図１２中において、符号１１７はＴＳ信号入力、１１８はクロック信号入力、１１９はＴＳ信号出力、１２０はクロック信号出力、１２１はＴＳ信号出力、１２２はクロック信号出力を夫々示している。 Therefore, in the present invention, when the delay time is increased as shown in FIG. 12, the clock frequency is temporarily increased, and when the delay is shortened, the clock frequency is temporarily set as shown in FIG. By delaying the delay, the delay adjustment is completed without clearing the buffer (without interrupting the TS signal). In FIG. 12, reference numeral 117 denotes a TS signal input, 118 denotes a clock signal input, 119 denotes a TS signal output, 120 denotes a clock signal output, 121 denotes a TS signal output, and 122 denotes a clock signal output.

次に、クロック入力がすべて異常（周波数ずれが発生）になった場合の本発明（周波数ずれが発生する前のクロック周波数を維持）の動作について、図１０〜図１６を使用して、図１８の一般的なＰＬＬ回路と比較しながら説明する。 Next, the operation of the present invention (maintaining the clock frequency before the occurrence of the frequency deviation) when all the clock inputs become abnormal (frequency deviation occurs) will be described with reference to FIGS. This will be described in comparison with a general PLL circuit.

図１８は一般的なＰＬＬ回路のブロックとそのタイミング例（参考例３）を示す図である。 FIG. 18 is a diagram showing a block of a general PLL circuit and its timing example (reference example 3).

図１８を参照すると、参考例４は、図の上側において示されるように、入力クロック１２９の位相と、周波数可変発振器１３４の位相の差が最小になるように、両者の位相差を位相比較手段１３０で検出し、位相差データ１３１を出力させる。次に、この位相差データ１３１を発振周波数制御信号生成手段１３２によって、制御電圧（周波数可変発振器１３４がＶＣＸＯの場合）や、位相加算値（周波数可変発振器１３４がＮＣＯ（数値制御発振器）の場合）などの値に変換し、周波数可変発振器１３４の発振周波数を制御する。 Referring to FIG. 18, in the reference example 4, as shown in the upper side of the figure, the phase difference between the phase of the input clock 129 and the phase of the frequency variable oscillator 134 is reduced so as to minimize the phase difference. Detection is performed at 130 and phase difference data 131 is output. Next, the phase difference data 131 is converted into a control voltage (when the variable frequency oscillator 134 is a VCXO) or a phase addition value (when the variable frequency oscillator 134 is an NCO (numerically controlled oscillator)) by the oscillation frequency control signal generator 132. And the oscillation frequency of the variable frequency oscillator 134 is controlled.

図１８の下図において示されるように、入力クロック１２９と、出力クロック１３５との位相差である位相差データ１３１のパルス幅が小さくなると、周波数制御信号１３３は位相差データを積分した、単調増加し一定値となる出力となり、周波数可変発信器１３４の周波数を高くするように制御する。 As shown in the lower diagram of FIG. 18, when the pulse width of the phase difference data 131 that is the phase difference between the input clock 129 and the output clock 135 becomes smaller, the frequency control signal 133 monotonically increases by integrating the phase difference data. The output becomes a constant value, and the frequency of the variable frequency oscillator 134 is controlled to be high.

図１９は図１８の一般的なＰＬＬ回路の定常動作時の周波数制御値の出力例（参考例５）を示す図である。 FIG. 19 is a diagram showing an output example (reference example 5) of the frequency control value during steady operation of the general PLL circuit of FIG.

図１９に示すように、参考例５においては、発振器制御信号生成手段１３２（図１８参照）の出力する周波数制御信号１３３（図１８参照）は通常、離散的な値になるため、可変発振器１３４（図１８参照）の出力周波数１５４（図１８参照）が目標周波数を上下する動作をさせ、符号１５８で示すように、平均して目標周波数に一致させている形になる。周波数制御信号１３３の更新間隔は、位相比較回路１３０（図１８参照）が位相比較を行う周期になる。尚、符号１５０はクロック入力（正常時）に対する出力クロック位相誤差、符号１５１はクロック入力（正常時）に対する出力クロック周波数誤差、１５２は周波数制御最小ステップ、１５３は位相比較周期、１５４は可変発振器制御値、１５７は入力クロック周波数、１５８は可変発振器平均周波数を夫々示している。 As shown in FIG. 19, in Reference Example 5, the frequency control signal 133 (see FIG. 18) output from the oscillator control signal generating means 132 (see FIG. 18) is normally a discrete value. The output frequency 154 (see FIG. 18) of (see FIG. 18) moves up and down the target frequency and, as indicated by reference numeral 158, averages to match the target frequency. The update interval of the frequency control signal 133 is a cycle in which the phase comparison circuit 130 (see FIG. 18) performs phase comparison. Reference numeral 150 denotes an output clock phase error with respect to the clock input (normal time), reference numeral 151 denotes an output clock frequency error with respect to the clock input (normal time), 152 denotes a frequency control minimum step, 153 denotes a phase comparison period, and 154 denotes variable oscillator control. The value 157 indicates the input clock frequency, and 158 indicates the variable oscillator average frequency.

図２０はクロック入力が異常（周波数ずれが発生）となった場合の図１８の一般的なＰＬＬ回路の周波数制御信号の遷移の一例（参考例６）を示す図である。 FIG. 20 is a diagram showing an example (reference example 6) of transition of the frequency control signal of the general PLL circuit of FIG. 18 when the clock input becomes abnormal (frequency deviation occurs).

図２０に示すように、参考例６においては、入力クロック周波数１６６の変化に少し遅れながら、その変化に追従する形になっている。その結果、可変発振器の出力するクロック信号周波数１６３もクロック入力正常時から大きくずれて、可変発振器平均周波数１６７も正常時から大きくずれてしまっている。尚、図中において、符号１５９はクロック入力（正常時）に対する出力クロック位相誤差、符号１６０はクロック入力（正常時）に対する出力クロック周波数誤差、１６１は周波数制御最小ステップ、１６２は位相比較周期、１６３は、可変発振器制御値、１６６は、入力クロック周波数、１６７は可変発振器平均周波数を夫々示している。 As shown in FIG. 20, in the reference example 6, the change follows the change with a slight delay to the change of the input clock frequency 166. As a result, the clock signal frequency 163 output from the variable oscillator is also greatly deviated from the normal clock input, and the variable oscillator average frequency 167 is also largely deviated from the normal time. In the figure, reference numeral 159 denotes an output clock phase error with respect to the clock input (normal time), reference numeral 160 denotes an output clock frequency error with respect to the clock input (normal time), 161 denotes a frequency control minimum step, 162 denotes a phase comparison period, 163 Denotes a variable oscillator control value, 166 denotes an input clock frequency, and 167 denotes a variable oscillator average frequency.

次に、本発明のＰＬＬ回路の一例について説明する。 Next, an example of the PLL circuit of the present invention will be described.

図１４は本発明のＰＬＬ回路の一例を示すブロック図である。図１４に示す本発明のＰＬＬ回路は、入力クロック１４１の位相と、周波数可変発振器１４８の位相の差が最小になるように、両者の位相差を位相比較手段１４２で検出し、位相差データ１４３を出力させる。次に、この位相差データ１４３を発振周波数制御信号生成手段１４４によって、制御電圧（周波数可変発振器１３４がＶＣＸＯの場合）や、位相加算値（周波数可変発振器１４８がＮＣＯ（数値制御発振器）の場合）などの値に変換し、周波数可変発振器１４８の発振周波数を制御する点で図１８の一般的なＰＬＬ回路と同様である。しかし、図１８の参考例３による回路に対して、更に、正常時の最後に出力した制御値を繰り返し出力する周波数制御信号記憶・再生手段１４５と、異常を検出した際に（入力信号異常検出信号の入力）、周波数制御信号１４７の出力を周波数制御信号記憶・再生手段１４５に切り替える切り替えスイッチ１４６とを有する点で異なる。 FIG. 14 is a block diagram showing an example of the PLL circuit of the present invention. The PLL circuit of the present invention shown in FIG. 14 detects the phase difference between the phase of the input clock 141 and the phase of the frequency variable oscillator 148 by the phase comparison means 142 so that the difference between the phases of the variable frequency oscillator 148 is minimized. Is output. Next, the phase difference data 143 is output from the oscillation frequency control signal generation means 144 by a control voltage (when the frequency variable oscillator 134 is a VCXO) or a phase addition value (when the frequency variable oscillator 148 is an NCO (numerically controlled oscillator)). 18 is the same as the general PLL circuit of FIG. 18 in that the oscillation frequency of the frequency variable oscillator 148 is controlled. However, with respect to the circuit according to the reference example 3 in FIG. 18, the frequency control signal storage / reproduction means 145 that repeatedly outputs the control value output last at the normal time and the abnormality (input signal abnormality detection) are detected. Signal input), and a changeover switch 146 that switches the output of the frequency control signal 147 to the frequency control signal storage / reproduction means 145.

図１５は本発明によるクロック入力異常時の自クロック周波数制御方法の一例を示す図である。 FIG. 15 is a diagram showing an example of the own clock frequency control method when the clock input is abnormal according to the present invention.

図１５を参照すると、本発明の１例である、入力異常が発生する前の周波数制御信号を保持する方式の周波数制御信号例においては、入力異常を検出する（入力異常を検出した信号を入力）すると、入力クロック信号１４１と出力クロック信号との位相比較動作（位相比較手段１４２）を停止し、周波数制御信号記憶・再生手段１４５（図１４参照）に記憶させておいた、可変発振平均周波数１７５に示すように、正常時の最後に出力した制御値を繰り返し出力している。このために、入力クロック周波数１７６は大きく下降しているが、可変発信器制御値１７２及び可変発信器平均周波数１７５は一定であり、クロック入力（正常時）に対する出力クロック位相誤差１６８は短時間では位相のずれは小さい。尚、符号１６９はクロック入力（正常時）に対する出力クロック周波数誤差、１７０は周波数制御最小ステップ、１７１は位相比較周期を夫々示している。 Referring to FIG. 15, in the example of the frequency control signal of the method of holding the frequency control signal before the occurrence of the input abnormality, which is an example of the present invention, the input abnormality is detected (the input abnormality detected signal is input). Then, the phase comparison operation (phase comparison unit 142) between the input clock signal 141 and the output clock signal is stopped, and the variable oscillation average frequency stored in the frequency control signal storage / reproduction unit 145 (see FIG. 14). As indicated by 175, the control value output last at the normal time is repeatedly output. For this reason, although the input clock frequency 176 is greatly decreased, the variable oscillator control value 172 and the variable oscillator average frequency 175 are constant, and the output clock phase error 168 with respect to the clock input (normal time) is short. The phase shift is small. Reference numeral 169 denotes an output clock frequency error with respect to the clock input (normal), 170 denotes a frequency control minimum step, and 171 denotes a phase comparison period.

図１５の場合は、図２０の場合に比較して大幅に出力クロック周波数ずれを抑圧でき、大幅な復帰時間の短縮が期待できる。ただし、この方式は、目標周波数に対するずれ量が微量ながら周波数が高い状態、低い状態のどちらかで固定になるので、時間ともに周波数誤差が積分され、正常時のクロック入力に対して位相誤差は序々に増加する。 In the case of FIG. 15, compared with the case of FIG. 20, it is possible to greatly suppress the output clock frequency deviation, and a significant reduction in the recovery time can be expected. However, in this method, the amount of deviation from the target frequency is small, but the frequency is fixed in either a high or low state, so the frequency error is integrated over time, and the phase error gradually increases with respect to the normal clock input. To increase.

図１６は本発明によるクロック入力異常時の自クロック周波数制御方法の他の例を示す図である。図１６で示す方式は、図１５の方式に対して周波数誤差、および位相誤差の増加を抑圧させるための改善方法の一例を示している。図中において、符号１７７はクロック入力（正常時）に対する出力クロック位相誤差、１７８は周波数制御最小ステップ、１７９は位相比較周期、１８０は可変発振器制御値、１８３は可変発振器平均周波数、１８４は入力クロック周波数を夫々示している。 FIG. 16 is a diagram showing another example of the own clock frequency control method when the clock input is abnormal according to the present invention. The system shown in FIG. 16 shows an example of an improvement method for suppressing an increase in frequency error and phase error with respect to the system in FIG. In the figure, reference numeral 177 denotes an output clock phase error with respect to the clock input (normal state), 178 denotes a frequency control minimum step, 179 denotes a phase comparison period, 180 denotes a variable oscillator control value, 183 denotes a variable oscillator average frequency, and 184 denotes an input clock. Each frequency is shown.

図１６に示すように、周波数制御信号記憶・再生手段１４５（図１４参照）に入力異常が発生する前の周波数制御信号のシーケンスを記憶、再生することで、図１５の方式よりもさらにクロック入力異常時の周波数誤差を小さく出来、その結果位相誤差の増加も抑圧させることが出来ている。 As shown in FIG. 16, the frequency control signal storing / reproducing means 145 (see FIG. 14) stores and reproduces the sequence of the frequency control signal before the input abnormality occurs, thereby further inputting the clock than the method of FIG. The frequency error at the time of abnormality can be reduced, and as a result, the increase in phase error can also be suppressed.

以上の本発明の実施の形態の説明においては、入力異常検出方法として、クロック信号異常を仮定して説明した。 In the above description of the embodiment of the present invention, the description has been made assuming that the clock signal abnormality is the input abnormality detection method.

しかしながら、本発明においては、ＴＳ信号異常も、周波数保持動作開始条件に加えることも出来る。そして、クロック入力異常が発生する場合、ＴＳ信号異常も同時に発生する確率が高い。また、ＴＳ信号異常はクロック信号異常よりも検出が容易で、かつ瞬時に検出可能なため、異常発生時に周波数保持動作に入る時間を短縮できる。 However, in the present invention, TS signal abnormality can also be added to the frequency holding operation start condition. When a clock input abnormality occurs, there is a high probability that a TS signal abnormality will occur at the same time. Further, since the TS signal abnormality is easier to detect and can be detected instantaneously than the clock signal abnormality, it is possible to shorten the time for entering the frequency holding operation when the abnormality occurs.

以上説明したように、本発明の実施の形態においては、遅延時間処理の高速化を図ることができるとともに、伝送効率向上、信頼性向上、操作性向上及び保守性の向上を図ることができる。 As described above, in the embodiment of the present invention, the delay time processing can be speeded up, and transmission efficiency, reliability, operability, and maintainability can be improved.

以上の説明の通り、本発明のＴＳ信号遅延調整方法及び装置は、地上デジタル放送システムのデジタルＳＴＬシステム、デジタルＴＴＬシステムの６４ＱＡＭ変調器・６４ＱＡＭ復調器・ＴＳ切替分配器及びＯＦＤＭ変調器に適用することが出来る。 As described above, the TS signal delay adjusting method and apparatus of the present invention are applied to a digital STL system of a terrestrial digital broadcasting system, a 64QAM modulator, a 64QAM demodulator, a TS switching distributor, and an OFDM modulator of a digital TTL system. I can do it.

（ａ）は本発明によるＴＳ信号遅延検出調整装置の一例を示すブロック図である。（ｂ）は（ａ）のＴＳ信号遅延検出調整装置１９０の適用例を示すブロック図である。(A) is a block diagram which shows an example of the TS signal delay detection adjustment apparatus by this invention. (B) is a block diagram showing an application example of the TS signal delay detection adjustment device 190 of (a). 本発明の実施の形態によるＴＳ信号遅延検出調整装置を示すブロック図である。It is a block diagram which shows the TS signal delay detection adjustment apparatus by embodiment of this invention. 参考例１として、一般的な地上デジタル放送送信所マイクロ受信システム例を示す図である。1 is a diagram illustrating an example of a general terrestrial digital broadcast transmitting station micro reception system as Reference Example 1. FIG. 参考例２として、スペースダイバーシティを行う場合の地上デジタル放送送信所マイクロ受信システム例を示す図である。As a reference example 2, it is a figure which shows the example of a terrestrial digital broadcasting transmission station micro reception system in the case of performing space diversity. 参考例３としての地上デジタル放送のＴＳ信号とＦ＿ｓｙｎｃ信号の関係を示す図である。It is a figure which shows the relationship between the TS signal and F_sync signal of the terrestrial digital broadcasting as Reference Example 3. 本発明で用いる地上デジタル放送のＴＳパケットフォーマットを示す図である。It is a figure which shows the TS packet format of the terrestrial digital broadcasting used by this invention. 本発明で用いる送信制御情報（ＩＳＤＢ−ＴＩｎｆｏｒｍａｔｉｏｎ）フォーマットを示す図である。It is a figure which shows the transmission control information (ISDB-T Information) format used by this invention. 本発明のＴＳＰカウンタを使ったＴＳ信号遅延検出調整装置の入出力遅延測定動作の一例を示すブロック図及びタイミングを示す図である。FIG. 6 is a block diagram and timing diagrams showing an example of an input / output delay measurement operation of the TS signal delay detection and adjustment apparatus using the TSP counter of the present invention. 本発明の定常時の遅延状態（５クロックの遅延で、クロック入出力で同期が取れ、周波数が一致している場合）の一例を示す図である。It is a figure which shows an example of the delay state at the time of the steady state of this invention (when it is synchronized with a clock input / output with a delay of 5 clocks, and the frequency is the same). 従来の定常動作時の系統切替動作例を示す図である。It is a figure which shows the system switching operation example at the time of the conventional steady operation. 従来の入力信号異常発生時の切替動作例を示す図である。It is a figure which shows the example of switching operation at the time of the conventional input signal abnormality generation | occurrence | production. 本発明の遅延時間調整（遅延が増えた場合の補正動作）の一例を示す図である。It is a figure which shows an example of the delay time adjustment (correction operation | movement when a delay increases) of this invention. 本発明の遅延時間調整（遅延が少なくなった場合の補正動作）の一例を示す図である。It is a figure which shows an example of delay time adjustment (correction operation | movement when delay becomes small) of this invention. 本発明のＰＬＬ回路の一例を示すブロック図である。It is a block diagram which shows an example of the PLL circuit of this invention. 本発明によるクロック入力異常時の自クロック周波数制御方法の一例を示す図である。It is a figure which shows an example of the own clock frequency control method at the time of clock input abnormality by this invention. 本発明によるクロック入力異常時の自クロック周波数制御方法の他の例を示す図である。It is a figure which shows the other example of the own clock frequency control method at the time of clock input abnormality by this invention. 従来のフレーム信号を使った入出力間遅延測定方法を示す図である。It is a figure which shows the conventional delay measuring method using the frame signal. 参考例４による一般的なＰＬＬ回路ブロックとそのタイミング例を示す図である。It is a figure which shows the general PLL circuit block by the reference example 4, and its timing example. 参考例５による定常動作時の周波数制御値を示す図である。It is a figure which shows the frequency control value at the time of the steady operation by the reference example 5. FIG. 図１８による通常のＰＬＬのクロック入力異常発生時の周波数制御値の例（参考例６）を示す図である。It is a figure which shows the example (reference example 6) of the frequency control value at the time of the clock input abnormality occurrence of the normal PLL by FIG.

符号の説明Explanation of symbols

１ＴＳ信号異常検出回路
２クロック入力異常検出回路
３ＴＳＰカウンタ抽出回路
４ＴＳ信号処理回路
５ＴＳＰカウンタ比較回路
６ＴＳ信号処理クロック生成用ＰＬＬ制御回路
７ＴＳ信号処理クロック生成用ＰＬＬ
８ＴＳ信号切替回路
９アンテナ
１０ＲＦ信号
１１ＳＨＦ分配器
１２，１３ＲＦ信号
１４受信変換器１号
１５受信変換器２号
１６，１７ＩＦ信号
１８６４ＱＡＭ復調器１号
１９６４ＱＡＭ復調器２号
２０，２３，２８，３１ＴＳ信号
２１，２４，２９，３２Ｆ＿ｓｙｎｃ信号
２２，２５，３０，３３ＣＬＫ（クロック）信号
２６切替分配器
２７１号２号選択信号
３４ＯＦＤＭ変調器１号
３５ＯＦＤＭ変調器２号
３６，３７ＩＦ信号
３８励振器１号
３９励振器２号
４０，４１ＲＦ信号
４２，４３受信アンテナ
４４，４５ＲＦ信号
４６，４７受信変換器
４８，４９ＩＦ信号
５０，５１６４ＱＡＭ復調器
５２，５５，５９，６２ＴＳ信号
５３，５６，６０，６３Ｆ＿ｓｙｎｃ信号
５４，５７，６１，６４ＣＬＫ（クロック）信号
５８´ 変調回路
６５，６６ＯＦＤＭ変調器
６７，６８ＩＦ信号
６９，７０励振器
７１，７２ＲＦ信号
７３（１号２号）選択信号
７４ＴＳ信号
７５Ｆ＿ｓｙｎｃ信号
７６地上デジタル放送のＴＳパケットフォーマット
７７送信制御情報（ＩＳＤＴ−ＴＩｎｆｏｒｍａｔｉｏｎ）フォーマット
７８Ｆ＿ｓｙｎｃ信号入力
７９ＣＬＫ信号入力
８０信号処理回路
８１入出力遅延時間測定回路
８２Ｆ＿ｓｙｎｃ信号出力
８３遅延時間測定結果出力
８４ＣＬＫ信号
８５Ｆ＿ｓｙｎｃ信号入力
８６Ｆ＿ｓｙｎｃ信号出力
８７遅延時間測定結果出力例
８８ＴＳ信号入力
８９ＣＬＫ信号入力
９０信号処理回路
９１入出力遅延時間測定回路
９２ＴＳ信号出力
９３遅延時間測定結果出力
９４ＣＬＫ信号
９５ＴＳ信号入力
９６ＴＳ信号出力
９７パケット間遅延時間測定結果出力例
９８ＴＳ信号入力
９９クロック信号入力
１００ＴＳ信号処理装置
１０１ＴＳ信号出力
１０２クロック信号出力
１０３ＴＳ入力１
１０４クロック入力１
１０５ＴＳ入力２
１０６クロック入力２
１０７１号２号切替信号
１０８ＴＳ出力
１０９クロック出力
１１７ＴＳ信号入力
１１８クロック信号入力
１１９ＴＳ信号出力（遅延調整なし）
１２０クロック信号出力
１２１ＴＳ信号出力（遅延調整あり）
１２２クロック信号出力
１２９入力クロック
１３０位相比較手段
１３１位相差データ
１３２発振器制御信号生成手段
１３３周波数制御信号
１３４周波数可変発振器
１３５出力クロック
１４０入力信号異常検出
１４１入力クロック
１４２位相比較手段
１４３位相差データ
１４４発振器制御信号生成手段
１４５周波数制御信号記憶・再生手段
１４６切替スイッチ
１４７周波数制御信号
１４８周波数可変発振器
１４９出力クロック
１５０クロック入力に対する出力クロック位相誤差
１５１クロック入力に対する出力クロック周波数誤差
１５２周波数制御最小ステップ
１５３位相比較周期
１５４可変発振器制御値
１５７入力クロック周波数
１５８可変発振器平均周波数
１５９クロック入力に対する出力クロック位相誤差
１６０クロック入力に対する出力クロック周波数誤差
１６１周波数制御最小ステップ
１６２位相比較周期
１６３可変発振器制御値
１６４入力クロック周波数
１６５可変発振器平均周波数
１６６入力クロック周波数
１６７可変発振器平均周波数
１６８クロック入力に対する出力クロック位相誤差
１６９クロック入力に対する出力クロック周波数誤差
１７０周波数制御最小ステップ
１７１位相比較周期
１７２可変発振器制御値
１７５可変発振器平均周波数
１７６入力クロック周波数
１７７クロック入力に対する出力クロック位相誤差
１７８周波数制御最小ステップ
１７９位相比較周期
１８０可変発振器制御値
１８３可変発振器平均周波数
１８４入力クロック周波数
１９０，２００ＴＳ信号遅延検出調整装置 DESCRIPTION OF SYMBOLS 1 TS signal abnormality detection circuit 2 Clock input abnormality detection circuit 3 TSP counter extraction circuit 4 TS signal processing circuit 5 TSP counter comparison circuit 6 TS signal processing clock generation PLL control circuit 7 TS signal processing clock generation PLL
8 TS signal switching circuit 9 Antenna 10 RF signal 11 SHF distributor 12, 13 RF signal 14 Reception converter 1 15 Reception converter 2 16, 17 IF signal 18 64QAM demodulator 1 19 64QAM demodulator 2 20, 23, 28, 31 TS signal 21, 24, 29, 32 F_sync signal 22, 25, 30, 33 CLK (clock) signal 26 Switching distributor 27 No. 1 No. 2 selection signal 34 OFDM modulator No. 1 35 OFDM modulator 2 No. 36, 37 IF signal 38 Exciter No. 1 39 Exciter No. 2 40, 41 RF signal 42, 43 Receiving antenna 44, 45 RF signal 46, 47 Receiving converter 48, 49 IF signal 50, 51 64 QAM demodulator 52, 55, 59, 62 TS signal 53, 56, 60, 63 F_sync signal 54, 57, 61, 64 CL (Clock) signal 58 'modulation circuit 65, 66 OFDM modulator 67, 68 IF signal 69, 70 Exciter 71, 72 RF signal 73 (No. 1 No. 2) selection signal 74 TS signal 75 F_sync signal 76 TS of terrestrial digital broadcasting Packet format 77 Transmission control information (ISDT-T Information) format 78 F_sync signal input 79 CLK signal input 80 Signal processing circuit 81 Input / output delay time measurement circuit 82 F_sync signal output 83 Delay time measurement result output 84 CLK signal 85 F_sync signal input 86 F_sync signal output 87 Delay time measurement result output example 88 TS signal input 89 CLK signal input 90 Signal processing circuit 91 Input / output delay time measurement circuit 92 TS signal output 93 Delay time measurement result output 94 CLK signal 95 TS signal input 96 TS signal output 97 Inter-packet delay time measurement result output example 98 TS signal input 99 Clock signal input 100 TS signal processor 101 TS signal output 102 Clock signal output 103 TS input 1
104 Clock input 1
105 TS input 2
106 Clock input 2
107 No. 1 No. 2 switching signal 108 TS output 109 Clock output 117 TS signal input 118 Clock signal input 119 TS signal output (no delay adjustment)
120 Clock signal output 121 TS signal output (with delay adjustment)
122 clock signal output 129 input clock 130 phase comparison means 131 phase difference data 132 oscillator control signal generation means 133 frequency control signal 134 frequency variable oscillator 135 output clock 140 input signal abnormality detection 141 input clock 142 phase comparison means 143 phase difference data 144 oscillator Control signal generating means 145 Frequency control signal storing / reproducing means 146 Changeover switch 147 Frequency control signal 148 Frequency variable oscillator 149 Output clock 150 Output clock phase error with respect to clock input 151 Output clock frequency error with respect to clock input 152 Frequency control minimum step 153 Phase comparison Period 154 Variable oscillator control value 157 Input clock frequency 158 Variable oscillator average frequency 159 Output clock level with respect to clock input Error 160 Output clock frequency error with respect to clock input 161 Frequency control minimum step 162 Phase comparison period 163 Variable oscillator control value 164 Input clock frequency 165 Variable oscillator average frequency 166 Input clock frequency 167 Variable oscillator average frequency 168 Output clock phase error 169 with respect to clock input Output clock frequency error with respect to clock input 170 Frequency control minimum step 171 Phase comparison period 172 Variable oscillator control value 175 Variable oscillator average frequency 176 Input clock frequency 177 Output clock phase error with respect to clock input 178 Frequency control minimum step 179 Phase comparison period 180 Variable oscillator Control value 183 Variable oscillator average frequency 184 Input clock frequency 190,200 TS signal delay detection adjustment device

Claims

入出力されるＴＳ信号の遅延時間を検出調整する装置において、前記ＴＳ信号のＴＳパケットは、フォーマットが、先頭からパケットヘッダ、アダプテーションフィールド、ペイロード、ＴＳＰカウンタを有する送信制御情報、及びパリティの順で有し、
前記装置は、前記ＴＳＰカウンタの前記ＴＳパケット間の遅延時間差と、前記ＴＳＰカウンタの差分測定値からＴＳ信号の遅延時間を検出し、
一時的な入力異常の際に、前記遅延時間が第１の周波数を備えた入力クロック信号の予め定められたクロック数よりも大きい場合には、前記入力クロック信号の周波数を前記第１の周波数よりも高い第２の周波数とし、前記遅延時間が前記第１の周波数の前記予め定められたクロック数よりも小さい場合には、前記入力クロック信号の周波数を第１の周波数よりも低い第３の周波数とするＴＳ信号処理クロック生成制御手段を備え、
さらに、ＴＳ信号または入力クロック信号の内の一方の一連の信号の全てが異常になった場合には、異常になった信号を異常前の周波数に戻して校正する周波数制御信号記憶再生手段を備えることを特徴とするＴＳ信号遅延検出調整装置。 In the apparatus for detecting and adjusting the delay time of the input / output TS signal, the TS packet of the TS signal has a format in the order of packet header, adaptation field, payload, transmission control information including a TSP counter, and parity from the top. Have
The apparatus detects the delay time of the TS signal from the delay time difference between the TS packets of the TSP counter and the difference measurement value of the TSP counter,
If the delay time is larger than a predetermined number of clocks of the input clock signal having the first frequency in the case of a temporary input abnormality, the frequency of the input clock signal is set to be higher than the first frequency. A second frequency that is higher than the first frequency, and the delay time is smaller than the predetermined number of clocks of the first frequency, the frequency of the input clock signal is lower than the first frequency. TS signal processing clock generation control means
Furthermore, when all of one of a series of signals of the TS signal or the input clock signal becomes abnormal, a frequency control signal storage / reproducing unit is provided that calibrates the abnormal signal by returning it to the frequency before the abnormality. A TS signal delay detection adjusting device characterized by the above.

請求項１に記載されたＴＳ信号遅延検出調整装置において、入力クロック信号と同期をとるためのＰＬＬ回路を備えたＴＳ信号処理クロック生成手段と、当該装置の入出力時間を校正するためのＰＬＬ回路を備えたＴＳ信号処理クロック生成制御手段とを備えていることを特徴とするＴＳ信号遅延検出調整装置。 2. The TS signal delay detection adjusting device according to claim 1, wherein the TS signal processing clock generating means includes a PLL circuit for synchronizing with the input clock signal, and a PLL circuit for calibrating the input / output time of the device. And a TS signal processing clock generation control means comprising: a TS signal delay detection adjusting device.

入出力されるＴＳ信号の遅延時間を検出調整する方法において、前記ＴＳ信号のＴＳパケットは、フォーマットが、先頭からパケットヘッダ、アダプテーションフィールド、ペイロード、ＴＳＰカウンタを有する送信制御情報、及びパリティの順で有し、
前記ＴＳＰカウンタの前記ＴＳパケット間の遅延時間差と、前記ＴＳＰカウンタの差分測定値からＴＳ信号の遅延時間を検出するステップを備え、
一時的な入力異常の際に、前記遅延時間が第１の周波数を備えた入力クロック信号の予め定められたクロック数よりも大きい場合には、前記入力クロック信号の周波数を前記第１の周波数よりも高い第２の周波数とし、前記遅延時間が前記第１の周波数の前記予め定められたクロック数よりも小さい場合には、前記入力クロック信号の周波数を第１の周波数よりも低い第３の周波数とするステップを有し、
ＴＳ信号または入力クロック信号の内の一方の一連の信号の全てが異常になった場合には、異常になった信号を異常前の周波数に戻して校正するステップを有することを特徴とするＴＳ信号遅延検出調整方法。 In the method for detecting and adjusting the delay time of the input / output TS signal, the TS packet of the TS signal has a format in the order of packet header, adaptation field, payload, transmission control information including a TSP counter, and parity from the beginning. Have
Detecting a delay time of a TS signal from a difference in delay time between the TS packets of the TSP counter and a difference measurement value of the TSP counter;
If the delay time is larger than a predetermined number of clocks of the input clock signal having the first frequency in the case of a temporary input abnormality, the frequency of the input clock signal is set to be higher than the first frequency. A second frequency that is higher than the first frequency, and the delay time is smaller than the predetermined number of clocks of the first frequency, the frequency of the input clock signal is lower than the first frequency. And having a step
A TS signal comprising a step of calibrating by returning the abnormal signal to the frequency before the abnormality when all of one of a series of signals of the TS signal or the input clock signal become abnormal. Delay detection adjustment method.

請求項３に記載されたＴＳ信号遅延検出調整方法において、入力クロック信号と同期をとるためのＰＬＬ回路を備えたＴＳ信号処理クロック生成ステップと、当該装置の入出力時間を校正するためのＰＬＬ回路を備えたＴＳ信号処理クロック生成制御ステップとを備えていることを特徴とするＴＳ信号遅延検出調整方法。 4. The TS signal delay detection adjustment method according to claim 3, wherein a TS signal processing clock generation step includes a PLL circuit for synchronizing with an input clock signal, and a PLL circuit for calibrating the input / output time of the device. A TS signal delay detection adjustment method comprising: a TS signal processing clock generation control step comprising: