JP5531538B2 - Heterojunction transistor and method of manufacturing heterojunction transistor - Google Patents

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本発明は、ヘテロ接合トランジスタ、及びヘテロ接合トランジスタを作製する方法に関する。   The present invention relates to heterojunction transistors and methods for making heterojunction transistors.

特許文献１には、半導体装置が記載されている。この半導体装置は、ピンチオフ特性を改善し、またはチャネル層の移動度を向上させ電気的特性の良好な半導体装置を提供する。この半導体装置は、基板上に形成されると共に開口部を有するＧａＮ系半導体層を備える。ＧａＮ系半導体層の開口部側面には、電子走行層が形成される。電子供給層は、電子走行層の開口部側の側面に形成され、電子供給層のバンドギャップは、電子走行層のバンドギャップより大きい。ゲート電極は、電子供給層の開口部側の側面に形成される。ソース電極は、ＧａＮ系半導体層上に形成される。ドレイン電極は、ＧａＮ系半導体層のソース電極と相対する面に接続された。   Patent Document 1 describes a semiconductor device. This semiconductor device provides a semiconductor device with improved electrical characteristics by improving pinch-off characteristics or improving mobility of a channel layer. This semiconductor device includes a GaN-based semiconductor layer formed on a substrate and having an opening. An electron transit layer is formed on the side surface of the opening of the GaN-based semiconductor layer. The electron supply layer is formed on the side surface of the electron transit layer on the opening side, and the band gap of the electron supply layer is larger than the band gap of the electron transit layer. The gate electrode is formed on the side surface of the electron supply layer on the opening side. The source electrode is formed on the GaN-based semiconductor layer. The drain electrode was connected to the surface facing the source electrode of the GaN-based semiconductor layer.

特開２００６−２８６９４２号公報JP 2006-286542 A

特許文献１の半導体装置では、半導体装置をｃ面ＧａＮ基板上に形成するとき、開口部側面は、ｍ面及びａ面に近い面方位の傾斜面になる。この開口部側面上に電子走行層が形成される。発明者らの知見によれば、チャネル層のためのアンドープの半導体層を上記の傾斜面上に成長するとき、成長炉に不可避的に含まれる酸素不純物の取り込み量が増加する。酸素不純物の取り込みは、チャネル層のための成長された半導体層の抵抗が意図した値に比べて低下させる。このため、チャネル層の下部の低抵抗の薄層が形成されて、チャネル内の抵抗値を不均一にする。この薄層は、チャネル層にリークパスを形成することとなる。   In the semiconductor device of Patent Document 1, when the semiconductor device is formed on the c-plane GaN substrate, the side surface of the opening is an inclined surface having a plane orientation close to the m-plane and the a-plane. An electron transit layer is formed on the side surface of the opening. According to the knowledge of the inventors, when an undoped semiconductor layer for the channel layer is grown on the inclined surface, the amount of oxygen impurities inevitably contained in the growth furnace increases. Oxygen impurity incorporation reduces the resistance of the grown semiconductor layer for the channel layer compared to the intended value. For this reason, a low resistance thin layer under the channel layer is formed to make the resistance value in the channel non-uniform. This thin layer forms a leak path in the channel layer.

本発明は、このような事情を鑑みて為されたものであり、チャネル層内の抵抗の不均一を避けることを可能にする構造を有するヘテロ接合トランジスタを提供することを目的とし、またチャネル層内の抵抗の不均一を避けることを可能にする、ヘテロ接合トランジスタを作製する方法を提供することを目的とする。   The present invention has been made in view of such circumstances, and an object of the present invention is to provide a heterojunction transistor having a structure capable of avoiding non-uniform resistance in the channel layer. It is an object of the present invention to provide a method for fabricating a heterojunction transistor that makes it possible to avoid inhomogeneous resistance.

本発明の一側面に係るヘテロ接合トランジスタは、（ａ）半極性を示すIII族窒化物の主面を有する導電性基板と、（ｂ）前記導電性基板の前記主面に到達する開口を有する半導体積層と、（ｃ）前記半導体積層の前記開口内及び前記導電性基板の前記主面上に設けられ窒化ガリウム系半導体からなるドリフト層と、（ｄ）前記半導体積層の前記開口内に設けられ窒化ガリウム系半導体からなるチャネル半導体層と、（ｅ）前記半導体積層の前記開口内の前記チャネル半導体層上に設けられ窒化ガリウム系半導体からなるバリア層と、（ｆ）前記バリア層上に設けられたゲート電極とを備える。前記半導体積層は、前記導電性基板の前記主面上に設けられた第１導電型窒化ガリウム系半導体層、前記導電性基板と前記第１導電型窒化ガリウム系半導体層との間に設けられた第２導電型窒化ガリウム系半導体層、及び前記導電性基板と前記第２導電型窒化ガリウム系半導体層との間に設けられ絶縁のための窒化ガリウム系半導体層を含み、前記第１導電型窒化ガリウム系半導体層は、前記半導体積層の前記開口の側面に位置する端面を有し、前記第２導電型窒化ガリウム系半導体層は、前記半導体積層の前記開口の側面に位置する端面を有し、前記絶縁のための窒化ガリウム系半導体層は、前記半導体積層の前記開口の前記側面に到達する端面を有し、前記チャネル層は、前記第１導電型窒化ガリウム系半導体層の前記端面及び前記第２導電型窒化ガリウム系半導体層の前記端面上に設けられ、前記ドリフト層は、前記絶縁のための窒化ガリウム系半導体層の前記端面上に設けられ、前記開口の前記側面は、前記III族窒化物半導体のａ面に対して第１の角度を成し、前記III族窒化物半導体のｍ面に対して第２の角度を成すと共に前記III族窒化物半導体のｃ面に対して第３の角度を成し、前記第３の角度は前記第１の角度よりも小さく、前記第３の角度は前記第２の角度よりも小さい。   A heterojunction transistor according to one aspect of the present invention includes (a) a conductive substrate having a main surface of a group III nitride exhibiting semipolarity, and (b) an opening reaching the main surface of the conductive substrate. A semiconductor stack; (c) a drift layer made of a gallium nitride-based semiconductor provided in the opening of the semiconductor stack and on the main surface of the conductive substrate; and (d) provided in the opening of the semiconductor stack. A channel semiconductor layer made of a gallium nitride semiconductor, (e) a barrier layer made of a gallium nitride semiconductor provided on the channel semiconductor layer in the opening of the semiconductor stack, and (f) provided on the barrier layer. And a gate electrode. The semiconductor stack is provided on a first conductive type gallium nitride based semiconductor layer provided on the main surface of the conductive substrate, and between the conductive substrate and the first conductive type gallium nitride based semiconductor layer. A second conductive type gallium nitride based semiconductor layer; and a gallium nitride based semiconductor layer for insulation provided between the conductive substrate and the second conductive type gallium nitride based semiconductor layer. The gallium based semiconductor layer has an end face located on a side surface of the opening of the semiconductor stack, and the second conductivity type gallium nitride based semiconductor layer has an end face located on a side face of the opening of the semiconductor stack, The insulating gallium nitride based semiconductor layer has an end surface that reaches the side surface of the opening of the semiconductor stack, and the channel layer includes the end surface of the first conductivity type gallium nitride based semiconductor layer and the first surface. 2 The drift layer is provided on the end face of the gallium nitride semiconductor layer for insulation, and the side surface of the opening is provided on the group III nitride. A first angle is formed with respect to the a-plane of the semiconductor, a second angle is formed with respect to the m-plane of the group III nitride semiconductor, and a third angle is formed with respect to the c-plane of the group III nitride semiconductor. The third angle is smaller than the first angle, and the third angle is smaller than the second angle.

このヘテロ接合トランジスタでは、半導体積層が、半極性を示すIII族窒化物主面上に設けられており、半導体積層が導電性基板の主面に到達する開口を有する。第１導電型窒化ガリウム系半導体層の端面（開口の側面）上に、チャネル層が設けられる。また、開口の側面上に、ドリフト層が設けられる。   In this heterojunction transistor, the semiconductor stack is provided on the group III nitride main surface exhibiting semipolarity, and the semiconductor stack has an opening that reaches the main surface of the conductive substrate. A channel layer is provided on the end face (side face of the opening) of the first conductivity type gallium nitride based semiconductor layer. A drift layer is provided on the side surface of the opening.

III族窒化得物の成長をｍ面やａ面及びこれらの面に近い面方位の窒化物表面に行うとき、半導体層が、成長中に不可避的に取り込まれる不純物により低抵抗になる。ドリフト層及びチャネル層の特性は、このような不純物の影響に敏感である。   When the growth of the group III nitride is performed on the m-plane, the a-plane, and the nitride surface having a plane orientation close to these planes, the semiconductor layer has a low resistance due to impurities inevitably incorporated during the growth. The characteristics of the drift layer and the channel layer are sensitive to the influence of such impurities.

半導体積層では、開口の側面は、III族窒化物半導体のａ面に対して第１の角度を成し、III族窒化物半導体のｍ面に対して第２の角度を成すと共にIII族窒化物半導体のｃ面に対して第３の角度を成す。第３の角度は第１の角度よりも小さく、第３の角度は第２の角度よりも小さいので、開口の側面の傾斜角は、ｍ面やａ面よりもｃ面に近くなる。この開口の側面にドリフト層及びチャネル層の半導体が設けられるので、その成長中に取り込まれる不純物量を小さくできる。これ故に、ドリフト層及びチャネル層では、これらの不純物濃度は低い。したがって、このトランジスタの構造によれば、ドリフト層及びチャネル層における抵抗の不均一を避けることができる。   In the semiconductor stack, the side surface of the opening forms a first angle with respect to the a-plane of the group III nitride semiconductor, forms a second angle with respect to the m-plane of the group III nitride semiconductor, and includes the group III nitride. A third angle is formed with respect to the c-plane of the semiconductor. Since the third angle is smaller than the first angle and the third angle is smaller than the second angle, the inclination angle of the side surface of the opening is closer to the c-plane than the m-plane or the a-plane. Since the semiconductor of the drift layer and the channel layer is provided on the side surface of the opening, the amount of impurities taken in during the growth can be reduced. Therefore, the impurity concentration is low in the drift layer and the channel layer. Therefore, according to this transistor structure, non-uniform resistance in the drift layer and the channel layer can be avoided.

本発明に係るヘテロ接合トランジスタは、前記第１導電型窒化ガリウム系半導体層に接続されたソース電極を更に備えることができる。前記ソース電極は前記第２導電型窒化ガリウム系半導体層に接続されている。   The heterojunction transistor according to the present invention may further include a source electrode connected to the first conductivity type gallium nitride based semiconductor layer. The source electrode is connected to the second conductivity type gallium nitride based semiconductor layer.

このヘテロ接合トランジスタによれば、ソース電極が第１導電型窒化ガリウム系半導体層だけでなく、第２導電型窒化ガリウム系半導体層とオーミック接続された電極を介して接続されているので、第２導電型窒化ガリウム系半導体層の電位をソース電極を用いて制御できる。   According to this heterojunction transistor, since the source electrode is connected not only to the first conductivity type gallium nitride based semiconductor layer but also to the second conductivity type gallium nitride based semiconductor layer via an electrode that is ohmically connected, The potential of the conductive gallium nitride based semiconductor layer can be controlled using the source electrode.

本発明に係るヘテロ接合トランジスタでは、前記導電性基板の裏面に設けられたドレイン電極を更に備えることができる。このヘテロ接合トランジスタによれば、ドレイン電極が導電性基板の裏面に設けられるので、ドレイン電極をゲート電極から隔てることができる。   The heterojunction transistor according to the present invention may further include a drain electrode provided on the back surface of the conductive substrate. According to this heterojunction transistor, since the drain electrode is provided on the back surface of the conductive substrate, the drain electrode can be separated from the gate electrode.

本発明に係るヘテロ接合トランジスタでは、前記導電性基板の前記主面は、前記III族窒化物半導体のｃ軸の方向に延在する基準軸に直交する面に対して６３度以上８０度以下の範囲の角度を成すことができる。   In the heterojunction transistor according to the present invention, the main surface of the conductive substrate is not less than 63 degrees and not more than 80 degrees with respect to a plane orthogonal to a reference axis extending in the c-axis direction of the group III nitride semiconductor. A range of angles can be made.

このヘテロ接合トランジスタによれば、上記の角度範囲において、開口の側面に、不純物の取り込みによる抵抗不均一を避けることができる。   According to this heterojunction transistor, nonuniform resistance due to impurity incorporation can be avoided on the side surface of the opening in the above-mentioned angular range.

本発明に係るヘテロ接合トランジスタでは、前記導電性基板の前記主面は、前記III族窒化物半導体のｃ軸の方向に延在する基準軸に直交する面に対して７０度以上８０度以下の範囲の角度を成す。   In the heterojunction transistor according to the present invention, the main surface of the conductive substrate is 70 degrees or more and 80 degrees or less with respect to a plane orthogonal to a reference axis extending in the c-axis direction of the group III nitride semiconductor. Make an angle of range.

このヘテロ接合トランジスタによれば、上記の角度範囲において、開口の側面に、不純物の取り込みによる抵抗不均一を避けることができる。また、開口の側面にｃ面及び／又はｃ面に近い面方位を提供できる。   According to this heterojunction transistor, nonuniform resistance due to impurity incorporation can be avoided on the side surface of the opening in the above-mentioned angular range. Also, the c-plane and / or the plane orientation close to the c-plane can be provided on the side surface of the opening.

本発明に係るヘテロ接合トランジスタでは、前記チャネル層は不純物として酸素及び炭素を含み、前記チャネル層における酸素濃度は前記チャネル層における炭素濃度より小さい。   In the heterojunction transistor according to the present invention, the channel layer includes oxygen and carbon as impurities, and the oxygen concentration in the channel layer is lower than the carbon concentration in the channel layer.

酸素はドナーとして作用して半導体層に電子を供給する一方、炭素の添加は半導体を高比抵抗にする。このヘテロ接合トランジスタによれば、チャネル層において、酸素濃度が炭素濃度より小さい。これ故に、酸素の働きが炭素により低減される。   Oxygen acts as a donor to supply electrons to the semiconductor layer, while the addition of carbon makes the semiconductor high resistivity. According to this heterojunction transistor, the oxygen concentration is lower than the carbon concentration in the channel layer. Therefore, the action of oxygen is reduced by carbon.

本発明に係るヘテロ接合トランジスタでは、前記開口の前記側面は、前記第１導電型窒化ガリウム系半導体層のｃ面を基準にして40度以上90度以下の角度範囲にあることができる。ヘテロ接合トランジスタによれば、上記の角度範囲において、開口の側面上への半導体層の成長において、不純物の取り込みを低減できる。   In the heterojunction transistor according to the present invention, the side surface of the opening may be in an angle range of not less than 40 degrees and not more than 90 degrees with reference to the c-plane of the first conductivity type gallium nitride based semiconductor layer. According to the heterojunction transistor, the incorporation of impurities can be reduced in the growth of the semiconductor layer on the side surface of the opening in the above angle range.

本発明に係るヘテロ接合トランジスタでは、前記第１導電型窒化ガリウム系半導体層の前記端面は、前記第１導電型窒化ガリウム系半導体層のｃ面を含むことが良い。また、前記第２導電型窒化ガリウム系半導体層の前記端面は、前記第２導電型窒化ガリウム系半導体層のｃ面を含むことが良い。ヘテロ接合トランジスタによれば、上記の角度範囲において、開口の側面上への半導体層の成長において、不純物の取り込みを低減できる。   In the heterojunction transistor according to the present invention, the end surface of the first conductivity type gallium nitride based semiconductor layer may include the c surface of the first conductivity type gallium nitride based semiconductor layer. The end surface of the second conductivity type gallium nitride based semiconductor layer may include the c surface of the second conductivity type gallium nitride based semiconductor layer. According to the heterojunction transistor, the incorporation of impurities can be reduced in the growth of the semiconductor layer on the side surface of the opening in the above angle range.

本発明に係るヘテロ接合トランジスタでは、前記絶縁のための窒化ガリウム系半導体層の端面は、前記窒化ガリウム系半導体層のｃ面を含むことが良い。ヘテロ接合トランジスタによれば、上記の角度範囲において、開口の側面上への半導体層の成長において、不純物の取り込みを低減できる。   In the heterojunction transistor according to the present invention, the end face of the gallium nitride based semiconductor layer for insulation preferably includes the c-plane of the gallium nitride based semiconductor layer. According to the heterojunction transistor, the incorporation of impurities can be reduced in the growth of the semiconductor layer on the side surface of the opening in the above angle range.

本発明に係るヘテロ接合トランジスタでは、前記導電性基板はｎ型ＧａＮからなり、前記窒化ガリウム系半導体ドリフト層はＧａＮからなり、前記チャネル半導体層はアンドープＧａＮからなり、前記バリア層はＡｌＧａＮからなり、前記第１導電型窒化ガリウム系半導体層はｎ型ＧａＮからなり、第２導電型窒化ガリウム系半導体層はｐ＋型ＧａＮからなり、前記窒化ガリウム系半導体層はＧａＮからなることが良い。このヘテロ接合トランジスタによれば、実用的な構造の一例が提供される。 In the heterojunction transistor according to the present invention, the conductive substrate is made of n-type GaN, the gallium nitride based semiconductor drift layer is made of GaN, the channel semiconductor layer is made of undoped GaN, the barrier layer is made of AlGaN, The first conductive gallium nitride based semiconductor layer may be made of n-type GaN, the second conductive gallium nitride based semiconductor layer may be made of p + -type GaN, and the gallium nitride based semiconductor layer may be made of GaN. This heterojunction transistor provides an example of a practical structure.

本発明の別の側面は、ヘテロ接合トランジスタを作製する方法である。この方法は、（ａ）III族窒化物半導体の半極性を示す主面を有する導電性基板を準備する工程と、（ｂ）前記導電性基板の前記主面に半導体積層を成長する工程と、（ｃ）前記半導体積層に前記導電性基板の前記主面に到達する開口を形成する工程と、（ｄ）前記半導体積層の前記開口内及び前記導電性基板の前記主面上に窒化ガリウム系半導体ドリフト層を形成する工程と、（ｅ）前記半導体積層の前記開口の側面及び前記窒化ガリウム系半導体ドリフト層上に、窒化ガリウム系半導体からなるチャネル半導体層を成長する工程と、（ｆ）窒化ガリウム系半導体からなるバリア層を前記チャネル半導体層上に成長する工程と、（ｇ）前記バリア層上にゲート電極を形成する工程とを備える。前記半導体積層は、前記導電性基板の前記主面上に設けられた第１導電型窒化ガリウム系半導体層、前記導電性基板と前記第１導電型窒化ガリウム系半導体層との間に設けられた第２導電型窒化ガリウム系半導体層、及び前記導電性基板と前記第２導電型窒化ガリウム系半導体層との間に設けられ絶縁のための窒化ガリウム系半導体層を含み、前記第１導電型窒化ガリウム系半導体層は、前記半導体積層の前記開口の前記側面に到達する端面を有し、前記第２導電型窒化ガリウム系半導体層は、前記半導体積層の前記開口の前記側面に到達する端面を有し、前記チャネル層は、前記第１導電型窒化ガリウム系半導体層の前記端面及び前記第２導電型窒化ガリウム系半導体層の前記端面上に設けられ、前記ドリフト層は、前記絶縁のための窒化ガリウム系半導体層の前記端面上に設けられ、前記開口の前記側面は、前記III族窒化物半導体のａ面に対して第１の角度を成し、前記III族窒化物半導体のｍ面に対して第２の角度を成すと共に前記III族窒化物半導体のｃ面に対して第３の角度を成し、前記第３の角度は前記第１の角度よりも小さく、前記第３の角度は前記第２の角度よりも小さい。   Another aspect of the invention is a method of making a heterojunction transistor. The method includes (a) preparing a conductive substrate having a main surface exhibiting semipolarity of a group III nitride semiconductor, and (b) growing a semiconductor stack on the main surface of the conductive substrate; (C) forming an opening reaching the main surface of the conductive substrate in the semiconductor stack; and (d) a gallium nitride based semiconductor in the opening of the semiconductor stack and on the main surface of the conductive substrate. Forming a drift layer; (e) growing a channel semiconductor layer made of a gallium nitride based semiconductor on the side surface of the opening of the semiconductor stack and the gallium nitride based semiconductor drift layer; and (f) gallium nitride. A step of growing a barrier layer made of a system semiconductor on the channel semiconductor layer; and (g) a step of forming a gate electrode on the barrier layer. The semiconductor stack is provided on a first conductive type gallium nitride based semiconductor layer provided on the main surface of the conductive substrate, and between the conductive substrate and the first conductive type gallium nitride based semiconductor layer. A second conductive type gallium nitride based semiconductor layer; and a gallium nitride based semiconductor layer for insulation provided between the conductive substrate and the second conductive type gallium nitride based semiconductor layer. The gallium based semiconductor layer has an end surface that reaches the side surface of the opening of the semiconductor stack, and the second conductivity type gallium nitride based semiconductor layer has an end surface that reaches the side surface of the opening of the semiconductor stack. The channel layer is provided on the end face of the first conductivity type gallium nitride semiconductor layer and the end face of the second conductivity type gallium nitride semiconductor layer, and the drift layer is nitrided for the insulation. The side surface of the opening is provided on the end surface of the palladium-based semiconductor layer, and forms a first angle with respect to the a-plane of the group III nitride semiconductor, and with respect to the m-plane of the group III nitride semiconductor. Forming a second angle and a third angle with respect to the c-plane of the group III nitride semiconductor, wherein the third angle is smaller than the first angle, and the third angle is It is smaller than the second angle.

この方法によれば、半導体積層が、半極性を示すIII族窒化物主面上に成長され、半導体積層には、導電性基板の主面に到達する開口が形成される。チャネル層が、第１導電型窒化ガリウム系半導体層及び第２導電型窒化ガリウム系半導体層の端面（開口の側面）上に成長される。また、ドリフト層が、開口の側面上に成長される。   According to this method, the semiconductor stack is grown on the group III nitride main surface exhibiting semipolarity, and an opening reaching the main surface of the conductive substrate is formed in the semiconductor stack. A channel layer is grown on end faces (side surfaces of the openings) of the first conductivity type gallium nitride semiconductor layer and the second conductivity type gallium nitride semiconductor layer. A drift layer is grown on the side of the opening.

III族窒化得物の成長をｍ面やａ面及びこれらの面に近い面方位の窒化物表面に行うとき、半導体層が、成長中に不可避的に取り込まれる不純物により低抵抗になる。ドリフト層及びチャネル層の特性は、このような不純物の影響に敏感である。   When the growth of the group III nitride is performed on the m-plane, the a-plane, and the nitride surface having a plane orientation close to these planes, the semiconductor layer has a low resistance due to impurities inevitably incorporated during the growth. The characteristics of the drift layer and the channel layer are sensitive to the influence of such impurities.

半導体積層では、開口の側面は、III族窒化物半導体のａ面に対して第１の角度を成し、III族窒化物半導体のｍ面に対して第２の角度を成すと共にIII族窒化物半導体のｃ面に対して第３の角度を成す。第３の角度は第１の角度よりも小さく、第３の角度は第２の角度よりも小さいので、開口の側面の傾斜角は、ｍ面やａ面よりもｃ面に近くなる。この開口の側面にドリフト層及びチャネル層の半導体を成長するので、その成長中に取り込まれる不純物量を小さくできる。これ故に、ドリフト層及びチャネル層は低い不純物濃度を有する。したがって、この方法によれば、ドリフト層及びチャネル層における抵抗の不均一を避けることができる。   In the semiconductor stack, the side surface of the opening forms a first angle with respect to the a-plane of the group III nitride semiconductor, forms a second angle with respect to the m-plane of the group III nitride semiconductor, and includes the group III nitride. A third angle is formed with respect to the c-plane of the semiconductor. Since the third angle is smaller than the first angle and the third angle is smaller than the second angle, the inclination angle of the side surface of the opening is closer to the c-plane than the m-plane or the a-plane. Since the semiconductor of the drift layer and the channel layer is grown on the side surface of the opening, the amount of impurities taken in during the growth can be reduced. Therefore, the drift layer and the channel layer have a low impurity concentration. Therefore, according to this method, non-uniform resistance in the drift layer and the channel layer can be avoided.

本発明に係る方法は、前記第１導電型窒化ガリウム系半導体層に接続されたソース電極を形成する工程を更に備えることができる。前記ソース電極は前記第２導電型窒化ガリウム系半導体層に接続されている。   The method according to the present invention may further include a step of forming a source electrode connected to the first conductivity type gallium nitride based semiconductor layer. The source electrode is connected to the second conductivity type gallium nitride based semiconductor layer.

この方法によれば、チャネル層の一方の面上にゲート電圧が形成されると共にチャネル層の他方の面が第２導電型窒化ガリウム系半導体層に接触している。ソース電極は、チャネル層の背面に接する第２導電型窒化ガリウム系半導体層の電位を制御できる。   According to this method, a gate voltage is formed on one surface of the channel layer, and the other surface of the channel layer is in contact with the second conductivity type gallium nitride based semiconductor layer. The source electrode can control the potential of the second conductivity type gallium nitride based semiconductor layer in contact with the back surface of the channel layer.

本発明に係る方法では、前記開口の前記側面は、前記第１導電型窒化ガリウム系半導体層のｃ面を基準にして40度以上90度以下の角度範囲にあることができる。   In the method according to the present invention, the side surface of the opening may be in an angle range of not less than 40 degrees and not more than 90 degrees with reference to the c-plane of the first conductivity type gallium nitride based semiconductor layer.

この方法によれば、上記の角度範囲において、開口の側面上への半導体層の成長において、不純物の取り込みを低減できる。   According to this method, it is possible to reduce the incorporation of impurities in the growth of the semiconductor layer on the side surface of the opening in the above angle range.

本発明に係る方法では、前記第１導電型窒化ガリウム系半導体層の前記端面は、前記第１導電型窒化ガリウム系半導体層のｃ面を含むことが良い。また、前記第２導電型窒化ガリウム系半導体層の前記端面は、前記第２導電型窒化ガリウム系半導体層のｃ面を含むことが良い。この方法によれば、上記の角度範囲において、開口の側面上への半導体層の成長において、不純物の取り込みを低減できる。さらに、本発明に係る方法では、前記絶縁のための窒化ガリウム系半導体層の端面は、前記窒化ガリウム系半導体層のｃ面を含むことが良い。この方法によれば、上記の角度範囲において、開口の側面上への半導体層の成長において、不純物の取り込みを低減できる。   In the method according to the present invention, the end surface of the first conductivity type gallium nitride based semiconductor layer may include the c surface of the first conductivity type gallium nitride based semiconductor layer. The end surface of the second conductivity type gallium nitride based semiconductor layer may include the c surface of the second conductivity type gallium nitride based semiconductor layer. According to this method, it is possible to reduce the incorporation of impurities in the growth of the semiconductor layer on the side surface of the opening in the above angle range. Furthermore, in the method according to the present invention, the end face of the gallium nitride based semiconductor layer for insulation preferably includes the c-plane of the gallium nitride based semiconductor layer. According to this method, it is possible to reduce the incorporation of impurities in the growth of the semiconductor layer on the side surface of the opening in the above angle range.

本発明に係る方法では、前記絶縁のための窒化ガリウム系半導体層の端面は、前記窒化ガリウム系半導体層のｃ面を含むことが良い。この方法によれば、上記の角度範囲において、開口の側面上への半導体層の成長において、不純物の取り込みを低減できる。   In the method according to the present invention, the end face of the gallium nitride based semiconductor layer for insulation preferably includes the c-plane of the gallium nitride based semiconductor layer. According to this method, it is possible to reduce the incorporation of impurities in the growth of the semiconductor layer on the side surface of the opening in the above angle range.

本発明に係る方法では、前記チャネル層は不純物として酸素及び炭素を含み、前記チャネル層における酸素濃度は前記チャネル層における炭素濃度より小さいことが良い。この方法によれば、酸素はドナーとして作用して半導体層に電子を供給する一方、炭素の添加は半導体を高比抵抗にする。チャネル層において、酸素濃度が炭素濃度より小さい。これ故に、酸素の働きが炭素により低減される。   In the method according to the present invention, the channel layer preferably contains oxygen and carbon as impurities, and the oxygen concentration in the channel layer is preferably smaller than the carbon concentration in the channel layer. According to this method, oxygen acts as a donor to supply electrons to the semiconductor layer, while the addition of carbon makes the semiconductor high resistivity. In the channel layer, the oxygen concentration is smaller than the carbon concentration. Therefore, the action of oxygen is reduced by carbon.

本発明に係る方法では、前記ドリフト層は不純物として酸素及び炭素を含み、前記ドリフト層における酸素濃度は前記ドリフト層における炭素濃度より小さいことが良い。この方法によれば、酸素はドナーとして作用して半導体層に電子を供給する一方、炭素の添加は半導体を高比抵抗にする。ドリフト層において、酸素濃度が炭素濃度より小さい。これ故に、酸素の働きが炭素により低減される。   In the method according to the present invention, the drift layer preferably contains oxygen and carbon as impurities, and the oxygen concentration in the drift layer is preferably smaller than the carbon concentration in the drift layer. According to this method, oxygen acts as a donor to supply electrons to the semiconductor layer, while the addition of carbon makes the semiconductor high resistivity. In the drift layer, the oxygen concentration is lower than the carbon concentration. Therefore, the action of oxygen is reduced by carbon.

本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。   The above and other objects, features, and advantages of the present invention will become more readily apparent from the following detailed description of preferred embodiments of the present invention, which proceeds with reference to the accompanying drawings.

以上説明したように、本発明によれば、チャネル層内の抵抗の不均一を避けることを可能にする構造を有するヘテロ接合トランジスタが提供される。また、本発明によれば、チャネル層内の抵抗の不均一を避けることを可能にする、ヘテロ接合トランジスタを作製する方法が提供される。   As described above, according to the present invention, there is provided a heterojunction transistor having a structure that makes it possible to avoid non-uniform resistance in a channel layer. The present invention also provides a method of making a heterojunction transistor that allows avoiding non-uniform resistance in the channel layer.

図１は、本実施の形態に係るヘテロ接合トランジスタの構造を示す図面である。FIG. 1 is a drawing showing the structure of a heterojunction transistor according to the present embodiment. 図２は、図１に示されたヘテロ接合トランジスタの動作を示す図面である。FIG. 2 is a diagram showing an operation of the heterojunction transistor shown in FIG. 図３は、本実施の形態に係るヘテロ接合トランジスタを作製する方法における主要な工程を模式的に示す図面である。FIG. 3 is a drawing schematically showing main steps in the method of manufacturing the heterojunction transistor according to the present embodiment. 図４は、本実施の形態に係るヘテロ接合トランジスタを作製する方法における主要な工程を模式的に示す図面である。FIG. 4 is a drawing schematically showing main steps in the method of manufacturing the heterojunction transistor according to the present embodiment. 図５は、本実施の形態に係るヘテロ接合トランジスタを作製する方法における主要な工程を模式的に示す図面である。FIG. 5 is a drawing schematically showing main steps in the method of manufacturing the heterojunction transistor according to the present embodiment.

本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明のヘテロ接合トランジスタ、及びヘテロ接合トランジスタを作製する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。   The knowledge of the present invention can be easily understood by considering the following detailed description with reference to the accompanying drawings shown as examples. Subsequently, embodiments of the heterojunction transistor of the present invention and the method for manufacturing the heterojunction transistor will be described with reference to the accompanying drawings. Where possible, the same parts are denoted by the same reference numerals.

図１は、本実施の形態に係るヘテロ接合トランジスタの構造を示す図面である。図２は、図１に示されたヘテロ接合トランジスタの動作を示す図面である。ヘテロ接合トランジスタ１１は、導電性基板１３と、半導体積層１５と、ドリフト層１７と、チャネル層１９と、バリア層２１と、ゲート電極２３とを備える。導電性基板１３は、半極性を示すIII族窒化物主面１３ａを有すると共に、裏面１３ｂを有する。半導体積層１５は、導電性基板１３の主面１３ａに到達する開口１６を有する。開口１６は、半導体積層１５に形成されたメサ、凹部又は溝により規定される。ドリフト層１７は、窒化ガリウム系半導体からなり、また半導体積層１５の開口１６内及び導電性基板１３の主面１３ａ上に設けられる。チャネル層１９は、窒化ガリウム系半導体からなり、また半導体積層１５の開口１６内に設けられる。バリア層２１は、窒化ガリウム系半導体からなり、また半導体積層１５の開口１６内に設けられると共に開口１６内のチャネル層１９上に延在する。ゲート電極２３はバリア層２１上に設けられ、開口１６内においてバリア層２１はチャネル層１９とゲート電極２３との間に位置する。チャネル層１９とバリア層２１とはヘテロ接合２０を成す。ゲート電極２３はヘテロ接合２０に沿った二次元電子ガスの生成を制御する。   FIG. 1 is a drawing showing the structure of a heterojunction transistor according to the present embodiment. FIG. 2 is a diagram showing an operation of the heterojunction transistor shown in FIG. The heterojunction transistor 11 includes a conductive substrate 13, a semiconductor stack 15, a drift layer 17, a channel layer 19, a barrier layer 21, and a gate electrode 23. The conductive substrate 13 has a group III nitride main surface 13a exhibiting semipolarity and a back surface 13b. The semiconductor stack 15 has an opening 16 that reaches the main surface 13 a of the conductive substrate 13. The opening 16 is defined by a mesa, a recess, or a groove formed in the semiconductor stack 15. The drift layer 17 is made of a gallium nitride semiconductor, and is provided in the opening 16 of the semiconductor stack 15 and on the main surface 13 a of the conductive substrate 13. The channel layer 19 is made of a gallium nitride based semiconductor and is provided in the opening 16 of the semiconductor stack 15. The barrier layer 21 is made of a gallium nitride-based semiconductor, and is provided in the opening 16 of the semiconductor stack 15 and extends on the channel layer 19 in the opening 16. The gate electrode 23 is provided on the barrier layer 21, and the barrier layer 21 is located between the channel layer 19 and the gate electrode 23 in the opening 16. The channel layer 19 and the barrier layer 21 form a heterojunction 20. The gate electrode 23 controls the generation of a two-dimensional electron gas along the heterojunction 20.

半導体積層１５は、第１導電型窒化ガリウム系半導体層２５、第２導電型窒化ガリウム系半導体層２７、及び窒化ガリウム系半導体層２９を含む。第１導電型窒化ガリウム系半導体層２５は、例えばｎ導電性を有し、また基板１３の主面１３ａ上に設けられる。第２導電型窒化ガリウム系半導体層２７は、例えばｐ導電性を有し、また導電性基板１３の主面１３ａと第１導電型窒化ガリウム系半導体層２５との間に設けられる。窒化ガリウム系半導体層２９は、第２導電型窒化ガリウム系半導体層２７と導電性基板１３との間の絶縁のために、導電性基板１３と第２導電型窒化ガリウム系半導体層２７との間に設けられる。窒化ガリウム系半導体層２９は、例えばアンドープ半導体であることができる。   The semiconductor stack 15 includes a first conductivity type gallium nitride based semiconductor layer 25, a second conductivity type gallium nitride based semiconductor layer 27, and a gallium nitride based semiconductor layer 29. The first conductivity type gallium nitride based semiconductor layer 25 has, for example, n conductivity, and is provided on the main surface 13 a of the substrate 13. The second conductivity type gallium nitride based semiconductor layer 27 has p conductivity, for example, and is provided between the main surface 13 a of the conductive substrate 13 and the first conductivity type gallium nitride based semiconductor layer 25. The gallium nitride based semiconductor layer 29 is provided between the conductive substrate 13 and the second conductive gallium nitride based semiconductor layer 27 for insulation between the second conductive gallium nitride based semiconductor layer 27 and the conductive substrate 13. Is provided. The gallium nitride based semiconductor layer 29 can be, for example, an undoped semiconductor.

第１導電型窒化ガリウム系半導体層２５は、半導体積層１５の開口１６の側面１６ａに位置する端面２５ａを有する。第２導電型窒化ガリウム系半導体層２７は、半導体積層１５の開口１６の側面１６ａに位置する端面２７ａを有する。窒化ガリウム系半導体層２９は、半導体積層１５の開口１６の側面１６ａに到達する端面２９ａを有する。チャネル層１９は、第１導電型窒化ガリウム系半導体層２５の端面２５ａ及び第２導電型窒化ガリウム系半導体層２７の端面２７ａ並びにドリフト半導体層１７の上面１７ａ上に設けられる。ドリフト層１７は、絶縁のための窒化ガリウム系半導体層２９の端面２９ａ上に設けられ、また主面１３ア上に設けられる。ドリフト層１７の側面１７ｂは、窒化ガリウム系半導体層２９の端面２９ａに接合を成しており、端面２９ａはドリフト層１７の側面１７ｂを覆っている。また、ドリフト層１７の側面１７ｂは、第１導電型窒化ガリウム系半導体層２５の端面２５ａ及び第２導電型窒化ガリウム系半導体層２７の端面２７ａとは対面していない。   The first conductivity type gallium nitride based semiconductor layer 25 has an end face 25 a located on the side face 16 a of the opening 16 of the semiconductor stack 15. The second conductivity type gallium nitride based semiconductor layer 27 has an end face 27 a located on the side face 16 a of the opening 16 of the semiconductor stack 15. The gallium nitride based semiconductor layer 29 has an end surface 29 a that reaches the side surface 16 a of the opening 16 of the semiconductor stack 15. The channel layer 19 is provided on the end surface 25 a of the first conductivity type gallium nitride based semiconductor layer 25, the end surface 27 a of the second conductivity type gallium nitride based semiconductor layer 27, and the upper surface 17 a of the drift semiconductor layer 17. The drift layer 17 is provided on the end face 29a of the gallium nitride based semiconductor layer 29 for insulation, and is provided on the main surface 13a. The side surface 17 b of the drift layer 17 forms a junction with the end surface 29 a of the gallium nitride based semiconductor layer 29, and the end surface 29 a covers the side surface 17 b of the drift layer 17. Further, the side surface 17 b of the drift layer 17 does not face the end surface 25 a of the first conductivity type gallium nitride semiconductor layer 25 and the end surface 27 a of the second conductivity type gallium nitride semiconductor layer 27.

図１に示されるように、本実施例では開口１６の側面１６ａはほぼｃ面（ｃ軸に直交する面）に沿って設けられている。図１においては、結晶座標系ＣＲが示されており、基準軸Ｃｘはｃ軸の方向を示している。ｍ面は結晶座標系ＣＲのｍ軸に直交する面であり、ａ面は結晶座標系ＣＲのａ軸に直交する面である。開口１６の側面１６ａは、III族窒化物半導体のａ面に対して第１の角度を成し、III族窒化物半導体のｍ面に対して第２の角度を成すと共に前記III族窒化物半導体のｃ面に対して第３の角度を成す。これらの角度は、それぞれの面における法線動詞の成す角度として規定される。この定義に基づくとき、第３の角度は前記第１の角度よりも小さく、第３の角度は第２の角度よりも小さい。   As shown in FIG. 1, in this embodiment, the side surface 16a of the opening 16 is provided substantially along the c-plane (a plane orthogonal to the c-axis). In FIG. 1, a crystal coordinate system CR is shown, and the reference axis Cx indicates the direction of the c-axis. The m plane is a plane orthogonal to the m axis of the crystal coordinate system CR, and the a plane is a plane orthogonal to the a axis of the crystal coordinate system CR. The side surface 16a of the opening 16 forms a first angle with respect to the a-plane of the group III nitride semiconductor, forms a second angle with respect to the m-plane of the group III nitride semiconductor, and the group III nitride semiconductor. A third angle is formed with respect to the c-plane. These angles are defined as the angles formed by the normal verbs in each plane. Based on this definition, the third angle is smaller than the first angle, and the third angle is smaller than the second angle.

このヘテロ接合トランジスタ１１では、半導体積層１５が、半極性を示すIII族窒化物主面１３ａ上に設けられており、半導体積層１５が導電性基板１３の主面１３ａに到達する開口１６を有する。第２導電型窒化ガリウム系半導体層２７の端面２７ａ（開口１６の側面１６ａ）上に、チャネル層１９が設けられる。また、窒化ガリウム系半導体層２９の端面２９ａ（開口１６の側面１６ａ）上にドリフト層１７が設けられる。   In the heterojunction transistor 11, the semiconductor stack 15 is provided on the group III nitride main surface 13 a exhibiting semipolarity, and the semiconductor stack 15 has an opening 16 that reaches the main surface 13 a of the conductive substrate 13. A channel layer 19 is provided on the end face 27 a (side face 16 a of the opening 16) of the second conductivity type gallium nitride based semiconductor layer 27. Further, the drift layer 17 is provided on the end face 29 a (side face 16 a of the opening 16) of the gallium nitride based semiconductor layer 29.

III族窒化得物の成長をｍ面やａ面及びこれらの面に近い面方位の窒化物表面に行うとき、成長された半導体層が、取り込まれる不純物により低抵抗になる。ドリフト層１７及びチャネル層１９の特性は、このような不純物の影響に敏感である。   When the group III nitride product is grown on the m-plane, the a-plane, and the nitride surface having a plane orientation close to these planes, the grown semiconductor layer has a low resistance due to the incorporated impurities. The characteristics of the drift layer 17 and the channel layer 19 are sensitive to the influence of such impurities.

半導体積層１５では、開口１６の側面１６ａは、III族窒化物半導体のａ面に対して第１の角度を成し、III族窒化物半導体のｍ面に対して第２の角度を成すと共にIII族窒化物半導体のｃ面に対して第３の角度を成す。このとき、第３の角度は第１の角度よりも小さく、第３の角度は第２の角度よりも小さいので、開口１６の側面１６ａの傾斜角は、ｍ面やａ面よりもｃ面に近くなる。この開口１６の側面１６ａにドリフト層１７及びチャネル層１９の半導体が設けられるので、その成長中に不可避的に取り込まれる不純物量を小さくできる。これ故に、ドリフト層１７及びチャネル層１９は低い不純物濃度を有する。したがって、このトランジスタ１１の構造によれば、ドリフト層１７及びチャネル層１９における抵抗の不均一を避けることができる。   In the semiconductor multilayer 15, the side surface 16 a of the opening 16 forms a first angle with respect to the a-plane of the group III nitride semiconductor, forms a second angle with respect to the m-plane of the group III nitride semiconductor, and III A third angle is formed with respect to the c-plane of the group nitride semiconductor. At this time, since the third angle is smaller than the first angle and the third angle is smaller than the second angle, the inclination angle of the side surface 16a of the opening 16 is set to the c-plane rather than the m-plane or the a-plane. Get closer. Since the semiconductor of the drift layer 17 and the channel layer 19 is provided on the side surface 16a of the opening 16, the amount of impurities inevitably taken in during the growth can be reduced. Therefore, the drift layer 17 and the channel layer 19 have a low impurity concentration. Therefore, according to the structure of the transistor 11, nonuniform resistance in the drift layer 17 and the channel layer 19 can be avoided.

ヘテロ接合トランジスタ１１は、第１導電型窒化ガリウム系半導体層２５に接続されたソース電極３１を更に備えることができる。ソース電極３１は第２導電型窒化ガリウム系半導体層２７に接続されている。ソース電極３１が第１導電型窒化ガリウム系半導体層２５だけでなく、第２導電型窒化ガリウム系半導体層２７にも接続されているので、第２導電型窒化ガリウム系半導体層２７の電位はソース電極３１を用いて印加されて、これが背面バイアスとなる。これは、ヘテロ接合トランジスタ１１にノーマリオフ動作をさせるために好適である。   The heterojunction transistor 11 may further include a source electrode 31 connected to the first conductivity type gallium nitride based semiconductor layer 25. The source electrode 31 is connected to the second conductivity type gallium nitride based semiconductor layer 27. Since the source electrode 31 is connected not only to the first conductivity type gallium nitride based semiconductor layer 25 but also to the second conductivity type gallium nitride based semiconductor layer 27, the potential of the second conductivity type gallium nitride based semiconductor layer 27 is the source It is applied using the electrode 31, which becomes the back bias. This is suitable for causing the heterojunction transistor 11 to perform a normally-off operation.

ヘテロ接合トランジスタ１１では、導電性基板１３の裏面１３ｂに設けられたドレイン電極３３を更に備えることができる。ドレイン電極３３が導電性基板１３の裏面１３ｂに設けられるので、ドレイン電極３３をゲート電極２３から隔てることができる。   The heterojunction transistor 11 can further include a drain electrode 33 provided on the back surface 13 b of the conductive substrate 13. Since the drain electrode 33 is provided on the back surface 13 b of the conductive substrate 13, the drain electrode 33 can be separated from the gate electrode 23.

第１導電型窒化ガリウム系半導体層２５の第１の面２５ｂは、チャネル層１９と接合３５ａを成す。第１導電型窒化ガリウム系半導体層２５の第２の面２５ｃは、第２導電型窒化ガリウム系半導体層２７の第１の面２７ｂと接合３５ｂを成す。窒化ガリウム系半導体層２９の第１の面２９ｂは、第２導電型窒化ガリウム系半導体層２７の第２の面２７ｃと接合３５ｃを成す。窒化ガリウム系半導体層２９の第２の面２９ｃは、導電性基板１３の主面１３ａと接合３５ｄを成す。   The first surface 25 b of the first conductivity type gallium nitride based semiconductor layer 25 forms a junction 35 a with the channel layer 19. The second surface 25 c of the first conductivity type gallium nitride based semiconductor layer 25 forms a junction 35 b with the first surface 27 b of the second conductivity type gallium nitride based semiconductor layer 27. The first surface 29 b of the gallium nitride based semiconductor layer 29 forms a junction 35 c with the second surface 27 c of the second conductivity type gallium nitride based semiconductor layer 27. The second surface 29 c of the gallium nitride based semiconductor layer 29 forms a junction 35 d with the main surface 13 a of the conductive substrate 13.

開口１６の側面１６ａでは、チャネル層１９の裏面は、第１導電型窒化ガリウム系半導体層２５の端面２５ａと接合３５ａを成す。また、チャネル層１９の裏面は、第１導電型窒化ガリウム系半導体層２５の端面２５ａ、及び第２導電型窒化ガリウム系半導体層２７の端面２７ａと接合３５ｅを成す。チャネル層２３の裏面は、窒化ガリウム系半導体層２９の端面２９ａと接合３５ｆを成す。ゲート電極１８は、バリア層２１にショットキ接合３５ｇを成す。   On the side surface 16 a of the opening 16, the back surface of the channel layer 19 forms a junction 35 a with the end surface 25 a of the first conductivity type gallium nitride based semiconductor layer 25. The back surface of the channel layer 19 forms a junction 35e with the end surface 25a of the first conductivity type gallium nitride semiconductor layer 25 and the end surface 27a of the second conductivity type gallium nitride semiconductor layer 27. The back surface of the channel layer 23 forms a junction 35 f with the end surface 29 a of the gallium nitride based semiconductor layer 29. The gate electrode 18 forms a Schottky junction 35 g with the barrier layer 21.

本発明に係るヘテロ接合トランジスタでは、導電性基板１３はｎ型ＧａＮからなり、ドリフト層１７はＧａＮからなり、チャネル層１９はアンドープＧａＮからなり、バリア層２１はＡｌＧａＮからなり、第１導電型窒化ガリウム系半導体層２５はｎ型ＧａＮからなり、第２導電型窒化ガリウム系半導体層２７はｐ＋型ＧａＮからなり、絶縁用の窒化ガリウム系半導体層２９はＧａＮからなることができる。 In the heterojunction transistor according to the present invention, the conductive substrate 13 is made of n-type GaN, the drift layer 17 is made of GaN, the channel layer 19 is made of undoped GaN, the barrier layer 21 is made of AlGaN, and the first conductivity type nitridation. The gallium semiconductor layer 25 can be made of n-type GaN, the second conductivity type gallium nitride semiconductor layer 27 can be made of p + -type GaN, and the insulating gallium nitride semiconductor layer 29 can be made of GaN.

ヘテロ接合トランジスタ１１の一実施例を以下に示す。
導電性基板１３：ｎ型ＧａＮ（キャリア濃度：1×1019cm-3）；
ドリフト層１７：アンドープＧａＮ（キャリア濃度：5×1015cm-3、厚さ：５μｍ）；
チャネル層１９：アンドープＧａＮ（キャリア濃度：1×1015cm-3、厚さ：３０ｎｍ）；
バリア層２１：アンドープＡｌＧａＮ（厚さ：３０ｎｍ、Al組成比0.25）；
第１導電型窒化ガリウム系半導体層２５：ｎ型ＧａＮ（キャリア濃度：1×1018cm-3、厚さ：０．３μｍ）；
第２導電型窒化ガリウム系半導体層２７：ｐ＋型ＧａＮ（キャリア濃度：1×1018cm-3、厚さ：０．５μｍ）；
窒化ガリウム系半導体層２９：アンドープＧａＮ（厚さ：５μｍ）。
このヘテロ接合トランジスタによれば、実用的な構造の一例が提供される。 An example of the heterojunction transistor 11 is shown below.
Conductive substrate 13: n-type GaN (carrier concentration: 1 × 10 19 cm −3 );
Drift layer 17: undoped GaN (carrier concentration: 5 × 10 15 cm −3 , thickness: 5 μm);
Channel layer 19: undoped GaN (carrier concentration: 1 × 10 15 cm −3 , thickness: 30 nm);
Barrier layer 21: undoped AlGaN (thickness: 30 nm, Al composition ratio 0.25);
First conductivity type gallium nitride based semiconductor layer 25: n-type GaN (carrier concentration: 1 × 10 18 cm −3 , thickness: 0.3 μm);
Second conductivity type gallium nitride based semiconductor layer 27: p + type GaN (carrier concentration: 1 × 10 18 cm −3 , thickness: 0.5 μm);
Gallium nitride semiconductor layer 29: undoped GaN (thickness: 5 μm).
This heterojunction transistor provides an example of a practical structure.

図２を参照しながら、ヘテロ接合トランジスタ１１の動作を説明する。ヘテロ接合トランジスタ１１の導通及び非導通は、ゲート電極２３に印加される電圧により制御される。ヘテロ接合トランジスタ１１が非導通であるとき、ヘテロ接合トランジスタ１１のソース電極３１及びドレイン電極３３の間に電流は流れない。ヘテロ接合トランジスタ１１が導通であるとき、ソース電極３１からキャリアＩＣ１が第１導電型窒化ガリウム系半導体層２５に流れ込む。第１導電型窒化ガリウム系半導体層２５からチャネル層１９にキャリアＩＣ２が流れ込む。ゲートバイアスにおかげでチャネルが形成されているので、キャリアＩＣ３は、ゲート電極直下のチャネルを通過する。チャネルを通過したキャリアＩＣ４は、ドレインバイアスに引かれて、チャネル層１９からドリフト層１７に流れ込む。さらに、ドリフト層１７を走行したキャリアＩＣ５は、導電性基板１３を介してドレイン電極３３に到達する。   The operation of the heterojunction transistor 11 will be described with reference to FIG. The conduction and non-conduction of the heterojunction transistor 11 is controlled by a voltage applied to the gate electrode 23. When the heterojunction transistor 11 is non-conductive, no current flows between the source electrode 31 and the drain electrode 33 of the heterojunction transistor 11. When the heterojunction transistor 11 is conductive, the carrier IC 1 flows from the source electrode 31 into the first conductivity type gallium nitride based semiconductor layer 25. The carrier IC 2 flows from the first conductivity type gallium nitride based semiconductor layer 25 into the channel layer 19. Since the channel is formed thanks to the gate bias, the carrier IC3 passes through the channel directly under the gate electrode. The carrier IC 4 that has passed through the channel is attracted by the drain bias and flows from the channel layer 19 into the drift layer 17. Furthermore, the carrier IC 5 that has traveled through the drift layer 17 reaches the drain electrode 33 via the conductive substrate 13.

有用な形態では、第１導電型窒化ガリウム系半導体層２５の端面２５ａは、この半導体層２５のｃ面を含むことが良い。また、第２導電型窒化ガリウム系半導体層２７の端面２７ａは、この半導体層２７のｃ面を含むことが良い。さらに、絶縁用の窒化ガリウム系半導体層２９の端面２９ａは、この半導体層２９のｃ面を含むことが良い。ｃ面において、開口１６の側面１６ａ上への半導体層の成長の際に、不純物の取り込みを低減できる。   In a useful form, the end surface 25 a of the first conductivity type gallium nitride based semiconductor layer 25 may include the c-plane of the semiconductor layer 25. The end face 27 a of the second conductivity type gallium nitride based semiconductor layer 27 preferably includes the c-plane of the semiconductor layer 27. Further, the end face 29 a of the insulating gallium nitride based semiconductor layer 29 preferably includes the c-plane of the semiconductor layer 29. In the c-plane, the incorporation of impurities can be reduced during the growth of the semiconductor layer on the side surface 16a of the opening 16.

実験的には、炭素の取り込み量及び酸素の取り込み量をｃ面ＧａＮ及びｍ面ＧａＮにおいて調べた。
面方位、酸素濃度、炭素濃度、 濃度の単位（ｃｍ−３）
ｃ面：７×１０１６、８×１０１６；
ｍ面：９×１０１７、４×１０１６。
ｃ面上の成長では、酸素濃度が炭素濃度より小さく、ｍ面上の成長では、酸素濃度が炭素濃度より大きい。 Experimentally, carbon uptake and oxygen uptake were examined for c-plane GaN and m-plane GaN.
Plane orientation, oxygen concentration, carbon concentration, unit of concentration (cm -3 )
c-plane: 7 × 10 16 , 8 × 10 16 ;
m-plane: 9 × 10 17 , 4 × 10 16 .
In the growth on the c-plane, the oxygen concentration is lower than the carbon concentration, and in the growth on the m-plane, the oxygen concentration is higher than the carbon concentration.

実用的には、トランジスタでは、開口１６の側面１６ａは、窒化ガリウム系半導体層２５、２７、２９のｃ面を基準にして40度以上90度以下の角度範囲にあることができる。この角度範囲において、開口１６の側面１６ａ上への半導体層の成長において、不純物の取り込みを低減できる。   Practically, in the transistor, the side surface 16a of the opening 16 can be in an angle range of 40 degrees or more and 90 degrees or less with reference to the c-plane of the gallium nitride based semiconductor layers 25, 27, and 29. In this angular range, the incorporation of impurities can be reduced in the growth of the semiconductor layer on the side surface 16a of the opening 16.

ヘテロ接合トランジスタ１１では、導電性基板１３の主面１３ａはIII族窒化物半導体のｃ軸の方向に延在する基準軸Ｃｘに直交する面に対して６３度以上８０度以下の範囲の角度を成すことができる。このトランジスタ１１によれば、75度とする。また、開口１６の側面１６ａに、不純物の取り込みによる抵抗不均一を避けることができる。   In the heterojunction transistor 11, the main surface 13a of the conductive substrate 13 has an angle in the range of 63 degrees or more and 80 degrees or less with respect to a plane orthogonal to the reference axis Cx extending in the c-axis direction of the group III nitride semiconductor. Can be made. According to this transistor 11, it is set to 75 degrees. In addition, nonuniform resistance due to the incorporation of impurities into the side surface 16a of the opening 16 can be avoided.

また、ヘテロ接合トランジスタ１１では、導電性基板１３の主面１３ａは基準軸Ｃｘに直交する面に対して７０度以上８０度以下の範囲の角度を成すことができる。このトランジスタ１１によれば、上記の角度範囲において、75度とする。また、開口１６の側面１６ａに、不純物の取り込みによる抵抗不均一を避けることができる。また、開口１６の側面１６ａにｃ面及び／又はｃ面に近い面方位を提供できる。   In the heterojunction transistor 11, the main surface 13a of the conductive substrate 13 can form an angle in a range of 70 degrees or more and 80 degrees or less with respect to a plane orthogonal to the reference axis Cx. According to the transistor 11, the angle is set to 75 degrees in the above angle range. In addition, nonuniform resistance due to the incorporation of impurities into the side surface 16a of the opening 16 can be avoided. Further, the c-plane and / or the plane orientation close to the c-plane can be provided on the side surface 16 a of the opening 16.

さらに、ヘテロ接合トランジスタ１１では、チャネル層１９は不純物として酸素及び炭素を含み、チャネル層１９における酸素濃度はチャネル層１９における炭素濃度より小さい。酸素はドナーとして作用して半導体層に電子を供給する一方、炭素の添加は半導体を高比抵抗にする。これ故に、チャネル層１９において、酸素濃度が炭素濃度より小さい。これ故に、酸素の働きが炭素により低減される。また、ドリフト層１７は不純物として酸素及び炭素を含み、ドリフト層１７における酸素濃度はドリフト層１７における炭素濃度より小さい。既に説明したように、酸素はドナーとして作用して半導体層に電子を供給する一方、炭素の添加は半導体を高比抵抗にする。このため、ドリフト層１７において、酸素濃度が炭素濃度より小さい。これ故に、酸素の働きが炭素により低減される。   Further, in the heterojunction transistor 11, the channel layer 19 includes oxygen and carbon as impurities, and the oxygen concentration in the channel layer 19 is lower than the carbon concentration in the channel layer 19. Oxygen acts as a donor to supply electrons to the semiconductor layer, while the addition of carbon makes the semiconductor high resistivity. Therefore, the oxygen concentration is lower than the carbon concentration in the channel layer 19. Therefore, the action of oxygen is reduced by carbon. The drift layer 17 includes oxygen and carbon as impurities, and the oxygen concentration in the drift layer 17 is smaller than the carbon concentration in the drift layer 17. As already explained, oxygen acts as a donor to supply electrons to the semiconductor layer, while the addition of carbon makes the semiconductor high resistivity. For this reason, in the drift layer 17, the oxygen concentration is lower than the carbon concentration. Therefore, the action of oxygen is reduced by carbon.

図３〜図５は、本実施の形態に係るヘテロ接合トランジスタを作製する方法における主要な工程を模式的に示す図面である。   3 to 5 are drawings schematically showing main steps in the method of manufacturing the heterojunction transistor according to the present embodiment.

工程Ｓ１０１では、図３（ａ）に示されるように、III族窒化物半導体の半極性を示す主面５１ａを有する導電性基板５１を準備する。例えば、導電性基板５１として、III族窒化物半導体基板を用いることができる。III族窒化物半導体基板は、例えばＧａＮ、ＡｌＮ等からなることができる。導電性基板５１の主面５１ａは、後の工程で形成される開口の側面の傾斜角に所望の面方位を提供できるように選択される。一実施例として、｛２０−２１｝ＧａＮ面を用いることができる。この面は、ＧａＮのｃ軸に対してｍ軸方向に約７５度の角度で傾斜している。面方位の傾斜を例えばａ軸方向に行うことができる。   In step S101, as shown in FIG. 3A, a conductive substrate 51 having a main surface 51a showing the semipolarity of a group III nitride semiconductor is prepared. For example, a group III nitride semiconductor substrate can be used as the conductive substrate 51. The group III nitride semiconductor substrate can be made of, for example, GaN, AlN, or the like. The main surface 51a of the conductive substrate 51 is selected so that a desired plane orientation can be provided to the inclination angle of the side surface of the opening formed in a later step. As an example, a {20-21} GaN surface can be used. This plane is inclined at an angle of about 75 degrees in the m-axis direction with respect to the c-axis of GaN. The surface orientation can be inclined in the a-axis direction, for example.

工程Ｓ１０２では、図３（ａ）に示されるように、導電性基板５１の主面５１ａに半導体積層５３を成長する。半導体積層５３の形成では、絶縁用窒化ガリウム系半導体層５５、第２導電型窒化ガリウム系半導体層５７、及び第１導電型窒化ガリウム系半導体層５９を基板５１の主面５１ａ上に順に成長する。この成長は、例えば有機金属気相成長法で行われる。絶縁用窒化ガリウム系半導体層５５は、例えば厚さ５μｍのアンドープＧａＮからなり、第２導電型窒化ガリウム系半導体層５７は例えば厚さ１．０μｍのＭｇドープｐ型ＧａＮからなり、及び第１導電型窒化ガリウム系半導体層５９は例えば厚さ0.3μｍのＳｉドープｎ＋型ＧａＮからなる。半導体積層５３における接合６１ａ、６１ｂの各々も、基板５１の主面５１ａの傾斜に応じてｃ軸に対して傾斜している。このとき、半導体積層５３の厚さは７μｍである。 In step S102, a semiconductor stack 53 is grown on the main surface 51a of the conductive substrate 51, as shown in FIG. In the formation of the semiconductor stack 53, the insulating gallium nitride semiconductor layer 55, the second conductivity type gallium nitride semiconductor layer 57, and the first conductivity type gallium nitride semiconductor layer 59 are grown in this order on the main surface 51 a of the substrate 51. . This growth is performed by, for example, a metal organic chemical vapor deposition method. The insulating gallium nitride semiconductor layer 55 is made of, for example, undoped GaN having a thickness of 5 μm, and the second conductive gallium nitride semiconductor layer 57 is made of, for example, Mg-doped p-type GaN having a thickness of 1.0 μm, and the first conductive The type gallium nitride based semiconductor layer 59 is made of, for example, Si-doped n + type GaN having a thickness of 0.3 μm. Each of the junctions 61 a and 61 b in the semiconductor stack 53 is also inclined with respect to the c-axis in accordance with the inclination of the main surface 51 a of the substrate 51. At this time, the thickness of the semiconductor stack 53 is 7 μm.

工程Ｓ１０３では、図３（ｂ）に示されるように、フォトリソグラフィで半導体積層５３の表面５３ａに形成されたマスク６３を用いて、半導体積層５３に開口６５を形成する。開口６５は、半導体積層５３の表面５３ａから導電性基板５１の主面５１ａに到達する。開口６５は、第１〜第３部分６５ａ、６５ｂ、６５ｃを有する。第１の部分６５ａでは、導電性基板５１の主面５１ａの一部５１ｂが露出している。第２の部分６５ｂでは、開口６５の側面６５ｃが、導電性基板５１の主面５１ａから半導体積層５３の表面５３ａまで傾斜する。開口６５の側面６５ｃには、絶縁用窒化ガリウム系半導体層５５の端面５５ａ、第２導電型窒化ガリウム系半導体層５７の端面５７ａ、及び第１導電型窒化ガリウム系半導体層５９の端面５９ａが現れている。開口形成の結果として、半導体積層５３ｂが形成される。半導体積層５３ｂは、基板５１の主面５１ａの残り５１ｃを覆う。半導体積層５３ｂは、開口の形状に応じて、メサ形状、或いは凹部を含む形状を成す。開口６５の側面６５ｃには、良好な条件ではほぼｃ面が現れる。側面６５ａは、基板５１の主面５１ａに対して傾斜している。側面６５ａの具体的な傾斜角は、基板５１の主面５１ａの半極の傾斜に応じて決定される。   In step S103, as shown in FIG. 3B, an opening 65 is formed in the semiconductor stack 53 using a mask 63 formed on the surface 53a of the semiconductor stack 53 by photolithography. The opening 65 reaches the main surface 51 a of the conductive substrate 51 from the surface 53 a of the semiconductor stack 53. The opening 65 includes first to third portions 65a, 65b, and 65c. In the first portion 65a, a part 51b of the main surface 51a of the conductive substrate 51 is exposed. In the second portion 65 b, the side surface 65 c of the opening 65 is inclined from the main surface 51 a of the conductive substrate 51 to the surface 53 a of the semiconductor stack 53. On the side surface 65c of the opening 65, an end surface 55a of the insulating gallium nitride semiconductor layer 55, an end surface 57a of the second conductivity type gallium nitride semiconductor layer 57, and an end surface 59a of the first conductivity type gallium nitride semiconductor layer 59 appear. ing. As a result of the opening formation, the semiconductor stack 53b is formed. The semiconductor stacked layer 53 b covers the remaining 51 c of the main surface 51 a of the substrate 51. The semiconductor stacked layer 53b has a mesa shape or a shape including a recess depending on the shape of the opening. On the side surface 65c of the opening 65, a substantially c-plane appears under favorable conditions. The side surface 65 a is inclined with respect to the main surface 51 a of the substrate 51. The specific inclination angle of the side surface 65 a is determined according to the semipolar inclination of the main surface 51 a of the substrate 51.

工程Ｓ１０４では、開口６５を形成した後に、図３（ｃ）に示されるように、半導体積層５３ｂ及び基板５１上にドリフト層のための窒化ガリウム系半導体膜６７を成長する。窒化ガリウム系半導体膜６７の成長では、半導体積層５３ｂの側面における成長速度が基板５１の露出面上の成長速度より十分に大きくなる条件が用いられる。また、窒化ガリウム系半導体膜６７は、開口６５を埋め込む程度の厚さに成長されることが良い。窒化ガリウム系半導体膜６７の厚さは、少なくとも絶縁用窒化ガリウム系半導体層５５の端面５５ａを覆う程度である。本実施例では、窒化ガリウム系半導体膜６７の厚さは、半導体積層５３ｂの厚さ以上の値であり、例えば７μｍである。   In step S104, after forming the opening 65, a gallium nitride based semiconductor film 67 for a drift layer is grown on the semiconductor stack 53b and the substrate 51 as shown in FIG. In the growth of the gallium nitride based semiconductor film 67, a condition is used in which the growth rate on the side surface of the semiconductor stack 53b is sufficiently higher than the growth rate on the exposed surface of the substrate 51. The gallium nitride based semiconductor film 67 is preferably grown to a thickness that fills the opening 65. The thickness of the gallium nitride based semiconductor film 67 is at least enough to cover the end face 55 a of the insulating gallium nitride based semiconductor layer 55. In this embodiment, the thickness of the gallium nitride based semiconductor film 67 is equal to or greater than the thickness of the semiconductor stack 53b, for example, 7 μm.

次いで、工程Ｓ１０５では、図４（ａ）に示されるように、窒化ガリウム系半導体膜６７を加工して、エピタキシャル基板の表面に半導体積層５３ｃが露出させる。加工は例えば研磨及び化学的エッチングであることができる。研磨は、例えば機械的研磨（ＭＰ）及び化学的機械的研磨（ＣＭＰ）を用いることができる。この加工の結果、エピタキシャル基板の表面には、半導体積層５３ｃ及びドリフト層のための窒化ガリウム系半導体領域６７ａが現れている。本実施例では、窒化ガリウム系半導体領域６７ａは、開口１６に充填されている。窒化ガリウム系半導体領域６７ａは、半導体層５５、５７、５９の端面５５ａ、５７ａ、５９ａを覆っている。本実施例では、研磨を用いて上記の加工を行う。この研磨により、半導体積層５３ｂの最上層の半導体５９の表層が少し除かれて、半導体積層５３ｃが形成される。   Next, in step S105, as shown in FIG. 4A, the gallium nitride based semiconductor film 67 is processed to expose the semiconductor stack 53c on the surface of the epitaxial substrate. The processing can be, for example, polishing and chemical etching. For the polishing, for example, mechanical polishing (MP) and chemical mechanical polishing (CMP) can be used. As a result of this processing, a semiconductor stack 53c and a gallium nitride based semiconductor region 67a for the drift layer appear on the surface of the epitaxial substrate. In this embodiment, the gallium nitride based semiconductor region 67 a is filled in the opening 16. The gallium nitride based semiconductor region 67a covers the end faces 55a, 57a, 59a of the semiconductor layers 55, 57, 59. In this embodiment, the above processing is performed using polishing. By this polishing, the surface layer of the uppermost semiconductor 59 of the semiconductor stack 53b is slightly removed to form the semiconductor stack 53c.

工程Ｓ１０６では、図４（ｂ）に示されるように、窒化ガリウム系半導体領域６７ａを選択的にエッチングして、窒化ガリウム系半導体領域６７ｂを形成する。この結果、開口６５の側面６５ａのうち端面５５ａの一部及び端面５７ａ、５９ａの全体を露出される。前述の開口65形成と同様である。窒化ガリウム系半導体領域６７ｂは、端面５５ａの残りを覆う。窒化ガリウム系半導体領域６７ｂはドリフト層を構成する。このエッチングで、半導体層５５、５７、５９もエッチングされることがあるが、エッチング後において、半導体層５５、５７、５９の端面はほぼｃ面からなることが良い。この工程において、半導体積層５３ｃの開口内及び導電性基板５１の主面５１ａ上にドリフト層６７ｂが形成される。   In step S106, as shown in FIG. 4B, the gallium nitride based semiconductor region 67a is selectively etched to form a gallium nitride based semiconductor region 67b. As a result, a part of the end surface 55a and the entire end surfaces 57a and 59a are exposed in the side surface 65a of the opening 65. This is the same as the formation of the opening 65 described above. The gallium nitride based semiconductor region 67b covers the remainder of the end face 55a. The gallium nitride based semiconductor region 67b constitutes a drift layer. In this etching, the semiconductor layers 55, 57, and 59 may also be etched. After the etching, the end surfaces of the semiconductor layers 55, 57, and 59 are preferably substantially c-planes. In this step, the drift layer 67 b is formed in the opening of the semiconductor stack 53 c and on the main surface 51 a of the conductive substrate 51.

必要な場合には、図４（ｃ）に示されるように、工程Ｓ１０７においてチャネル層及びバリア層の成長に先立って前処理を行う。   If necessary, as shown in FIG. 4C, a pretreatment is performed prior to the growth of the channel layer and the barrier layer in step S107.

工程Ｓ１０８では、図５（ａ）に示されるように、半導体積層５３ｃの表面、開口６５の側面及びドリフト層６７ｂ上に、窒化ガリウム系半導体からなるチャネル半導体層６９を成長する。次いで、工程Ｓ１０９では、チャネル半導体層６９上に、窒化ガリウム系半導体からなるバリア層７１を成長する。   In step S108, as shown in FIG. 5A, a channel semiconductor layer 69 made of a gallium nitride based semiconductor is grown on the surface of the semiconductor stack 53c, the side surface of the opening 65, and the drift layer 67b. Next, in step S <b> 109, a barrier layer 71 made of a gallium nitride based semiconductor is grown on the channel semiconductor layer 69.

工程Ｓ１１０では、半導体積層５３ｃの半導体層５７、５９に接触を成すソース電極７３の形成、バリア層７１にショットキ接触を成すゲート電極の形成、及び基板５１の裏面５１ｂに接触を成すドレイン電極７５の形成を行う。   In step S110, the source electrode 73 that makes contact with the semiconductor layers 57 and 59 of the semiconductor stack 53c, the gate electrode that makes Schottky contact with the barrier layer 71, and the drain electrode 75 that makes contact with the back surface 51b of the substrate 51 are formed. Form.

この製造方法によれば、半導体積層５３が、半極性を示すIII族窒化物主面５１ａ上に成長され、半導体積層５３には、該主面５１ａに到達する開口６５が形成される。開口６５の側面６５ａ上に、ドリフト層のための半導体層６７が成長される。また、第１導電型窒化ガリウム系半導体層５９及び第２導電型窒化ガリウム系半導体層５７の端面（開口６５の側面６５ａ）上に、チャネル層７１が成長される。   According to this manufacturing method, the semiconductor stack 53 is grown on the group III nitride main surface 51a exhibiting semipolarity, and the opening 65 reaching the main surface 51a is formed in the semiconductor stack 53. A semiconductor layer 67 for the drift layer is grown on the side surface 65 a of the opening 65. A channel layer 71 is grown on the end surfaces (side surfaces 65 a of the openings 65) of the first conductivity type gallium nitride semiconductor layer 59 and the second conductivity type gallium nitride semiconductor layer 57.

上記の説明においては、良好な形態を提供するｃ面傾斜を開口に形成したけれども、以下の角度条件を満たすとき、ドリフト層６７ｂ及びチャネル層７１の成長中に取り込まれる不純物量を低減できる。角度条件を次のように規定する：開口６５の側面６５ａが当該トランジスタを構成するIII族窒化物半導体のａ面に対して角度（図面には記載しないが「角度θ１」として参照する）を成し、該III族窒化物半導体のｍ面に対して角度（図面には記載しないが「角度θ２」として参照する）を成し、該III族窒化物半導体のｃ面に対して角度（図面には記載しないが「角度θ３」として参照する）を成す。角度条件：角度θ３が角度θ１よりも小さく、且つ角度θ３が角度θ２よりも小さい。   In the above description, the c-plane slope that provides a good form is formed in the opening. However, when the following angle conditions are satisfied, the amount of impurities taken in during the growth of the drift layer 67b and the channel layer 71 can be reduced. The angle condition is defined as follows: the side surface 65a of the opening 65 forms an angle (referred to as “angle θ1” although not shown in the drawing) with respect to the a-plane of the group III nitride semiconductor constituting the transistor. And an angle (not shown in the drawing but referred to as “angle θ2”) with respect to the m-plane of the group III nitride semiconductor, and an angle (in the drawing with respect to the c-plane of the group III nitride semiconductor). Is referred to as “angle θ3”. Angle condition: The angle θ3 is smaller than the angle θ1, and the angle θ3 is smaller than the angle θ2.

このとき、上記の角度の関係から、開口６５の側面６５ａの傾斜角は、ｍ面やａ面よりもｃ面に近くなる。この側面６５ａにドリフト層６７ｂ及びチャネル層７１の半導体を成長するので、その成長中に不可避的に取り込まれる不純物量を小さくできる。これ故に、ドリフト層７６ｂ及びチャネル層７１は低い不純物濃度を有する。したがって、この方法によれば、ドリフト６７ｂ層及びチャネル層７１における抵抗の不均一を避けることができる。   At this time, the inclination angle of the side surface 65a of the opening 65 is closer to the c-plane than the m-plane or the a-plane because of the above-described angle relationship. Since the semiconductor of the drift layer 67b and the channel layer 71 is grown on the side surface 65a, the amount of impurities inevitably taken in during the growth can be reduced. Therefore, the drift layer 76b and the channel layer 71 have a low impurity concentration. Therefore, according to this method, nonuniform resistance in the drift 67b layer and the channel layer 71 can be avoided.

この結果、チャネル層７１は不純物として酸素及び炭素を含むけれども、チャネル層７１における酸素濃度をチャネル層７１における炭素濃度より小さくできる。また、ドリフト層６７ｂは不純物として酸素及び炭素を含むけれども。ドリフト層６７ｂにおける酸素濃度をドリフト層６７ｂにおける炭素濃度より小さくできる。酸素はドナーとして作用して半導体層に電子を供給する一方、炭素の添加は半導体を高比抵抗にする。チャネル層において、酸素濃度が炭素濃度より小さい。これ故に、酸素の働きが炭素により低減される。   As a result, although the channel layer 71 contains oxygen and carbon as impurities, the oxygen concentration in the channel layer 71 can be made smaller than the carbon concentration in the channel layer 71. The drift layer 67b contains oxygen and carbon as impurities. The oxygen concentration in the drift layer 67b can be made smaller than the carbon concentration in the drift layer 67b. Oxygen acts as a donor to supply electrons to the semiconductor layer, while the addition of carbon makes the semiconductor high resistivity. In the channel layer, the oxygen concentration is smaller than the carbon concentration. Therefore, the action of oxygen is reduced by carbon.

好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。   While the principles of the invention have been illustrated and described in the preferred embodiments, it will be appreciated by those skilled in the art that the invention can be modified in arrangement and detail without departing from such principles. The present invention is not limited to the specific configuration disclosed in the present embodiment. We therefore claim all modifications and changes that come within the scope and spirit of the following claims.

１１…ヘテロ接合トランジスタ、１３…導電性基板、１５…半導体積層、１６…開口、１７…ドリフト層、１９…チャネル層、２０…ヘテロ接合、２１…バリア層、２３…ゲート電極、２５…第１導電型窒化ガリウム系半導体層、２７…第２導電型窒化ガリウム系半導体層、２９…絶縁用の窒化ガリウム系半導体層、３１…ソース電極、３３…ドレイン電極、３５ａ、３５ｂ、３５ｃ、３５ｄ、３５ｅ、３５ｆ…接合、３５ｇ…ショットキ接合、ＣＲ…結晶座標系
DESCRIPTION OF SYMBOLS 11 ... Heterojunction transistor, 13 ... Conductive substrate, 15 ... Semiconductor lamination, 16 ... Opening, 17 ... Drift layer, 19 ... Channel layer, 20 ... Heterojunction, 21 ... Barrier layer, 23 ... Gate electrode, 25 ... 1st Conductive gallium nitride semiconductor layer, 27 ... second conductive gallium nitride semiconductor layer, 29 ... insulating gallium nitride semiconductor layer, 31 ... source electrode, 33 ... drain electrode, 35a, 35b, 35c, 35d, 35e , 35f ... junction, 35g ... Schottky junction, CR ... crystal coordinate system

Claims (15)

ヘテロ接合トランジスタであって、
半極性を示すIII族窒化物半導体の主面を有する導電性基板と、
前記導電性基板の前記主面に到達する開口を有する半導体積層と、
前記半導体積層の前記開口内及び前記導電性基板の前記主面上に設けられ窒化ガリウム系半導体からなるドリフト層と、
前記半導体積層の前記開口内に設けられ窒化ガリウム系半導体からなるチャネル層と、
前記半導体積層の前記開口内の前記チャネル層上に設けられたバリア層と、
前記バリア層上に設けられたゲート電極と、
を備え、
前記半導体積層は、前記導電性基板の前記主面上に設けられた第１導電型窒化ガリウム系半導体層、前記導電性基板と前記第１導電型窒化ガリウム系半導体層との間に設けられた第２導電型窒化ガリウム系半導体層、及び前記導電性基板と前記第２導電型窒化ガリウム系半導体層との間に設けられ絶縁のための窒化ガリウム系半導体層を含み、前記第１導電型窒化ガリウム系半導体層は前記第２導電型窒化ガリウム系半導体層と接合を成し、前記第２導電型窒化ガリウム系半導体層は前記絶縁のための窒化ガリウム系半導体層と接合を成し、
前記第１導電型窒化ガリウム系半導体層は、前記半導体積層の前記開口の側面に位置する端面を有し、前記第１導電型窒化ガリウム系半導体層の前記端面は、前記第１導電型窒化ガリウム系半導体層のｃ面を含み、
前記第２導電型窒化ガリウム系半導体層は、前記半導体積層の前記開口の側面に位置する端面を有し、前記第２導電型窒化ガリウム系半導体層の前記端面は前記第２導電型窒化ガリウム系半導体層のｃ面を含み、
前記絶縁のための窒化ガリウム系半導体層は、前記半導体積層の前記開口の前記側面に到達する端面を有し、前記絶縁のための窒化ガリウム系半導体層の前記端面は前記絶縁のための窒化ガリウム系半導体層のｃ面を含み、
前記チャネル層は、前記第１導電型窒化ガリウム系半導体層の前記端面及び前記第２導電型窒化ガリウム系半導体層の前記端面上に設けられ、
前記ドリフト層は、前記絶縁のための窒化ガリウム系半導体層の前記端面上に設けられ、
前記開口の前記側面は、前記III族窒化物半導体のａ面に対して第１の角度を成し、前記III族窒化物半導体のｍ面に対して第２の角度を成すと共に前記III族窒化物半導体のｃ面に対して第３の角度を成し、
前記第３の角度は前記第１の角度よりも小さく、
前記第３の角度は前記第２の角度よりも小さい、ことを特徴とするヘテロ接合トランジスタ。 A heterojunction transistor comprising:
A conductive substrate having a main surface of a group III nitride semiconductor exhibiting semipolarity;
A semiconductor stack having an opening reaching the main surface of the conductive substrate;
A drift layer made of a gallium nitride based semiconductor provided in the opening of the semiconductor stack and on the main surface of the conductive substrate;
A channel layer made of a gallium nitride based semiconductor provided in the opening of the semiconductor stack;
A barrier layer provided on the channel layer in the opening of the semiconductor stack;
A gate electrode provided on said barrier layer,
With
The semiconductor stack is provided on a first conductive type gallium nitride based semiconductor layer provided on the main surface of the conductive substrate, and between the conductive substrate and the first conductive type gallium nitride based semiconductor layer. second conductive type gallium nitride based semiconductor layer, and includes a gallium nitride-based semiconductor layer for insulation is provided between the conductive substrate and the second conductive type gallium nitride based semiconductor layer, the first conductive type nitride The gallium based semiconductor layer forms a junction with the second conductivity type gallium nitride based semiconductor layer, the second conductivity type gallium nitride based semiconductor layer forms a junction with the gallium nitride based semiconductor layer for insulation,
The first conductivity type gallium nitride based semiconductor layer has an end surface located on a side surface of the opening of the semiconductor stack, and the end surface of the first conductivity type gallium nitride based semiconductor layer is the first conductivity type gallium nitride. Including the c-plane of the semiconductor layer,
The second conductivity type gallium nitride based semiconductor layer has an end surface located on a side surface of the opening of the semiconductor stack, and the end surface of the second conductivity type gallium nitride based semiconductor layer is the second conductivity type gallium nitride based layer. Including the c-plane of the semiconductor layer;
The gallium nitride based semiconductor layer for insulation has an end face reaching the side surface of the opening of the semiconductor stack, and the end face of the gallium nitride based semiconductor layer for insulation is gallium nitride for the insulation Including the c-plane of the semiconductor layer,
The channel layer is provided on the end face of the first conductivity type gallium nitride based semiconductor layer and the end face of the second conductivity type gallium nitride based semiconductor layer,
The drift layer is provided on the end face of the gallium nitride based semiconductor layer for the insulation,
The side surface of the opening forms a first angle with the a-plane of the group III nitride semiconductor, forms a second angle with the m-plane of the group III nitride semiconductor, and the group III nitride Forming a third angle with respect to the c-plane of the semiconductor,
The third angle is smaller than the first angle;
The heterojunction transistor, wherein the third angle is smaller than the second angle. 前記半導体積層に設けられたソース電極を更に備え、
前記ソース電極は、前記第１導電型窒化ガリウム系半導体層に接続されている、ことを特徴とする請求項１に記載されたヘテロ接合トランジスタ。 A source electrode provided in the semiconductor stack;
The heterojunction transistor according to claim 1, wherein the source electrode is connected to the first conductivity type gallium nitride based semiconductor layer . 前記ソース電極は、前記第２導電型窒化ガリウム系半導体層に接続されている、ことを特徴とする請求項２に記載されたヘテロ接合トランジスタ。The heterojunction transistor according to claim 2, wherein the source electrode is connected to the second conductivity type gallium nitride based semiconductor layer. 前記半導体積層は、前記第１導電型窒化ガリウム系半導体層及び前記第２導電型窒化ガリウム系半導体層に設けられた開口を有し、The semiconductor stack has openings provided in the first conductivity type gallium nitride based semiconductor layer and the second conductivity type gallium nitride based semiconductor layer,
前記ソース電極は前記開口に設けられる、ことを特徴とする請求項２または請求項３に記載されたヘテロ接合トランジスタ。The heterojunction transistor according to claim 2, wherein the source electrode is provided in the opening. 前記チャネル層は不純物として酸素及び炭素を含み、
前記チャネル層における酸素濃度は前記チャネル層における炭素濃度より小さい、ことを特徴とする請求項１〜請求項４のいずれか一項に記載されたヘテロ接合トランジスタ。 The channel layer includes oxygen and carbon as impurities,
The heterojunction transistor according to any one of claims 1 to 4, wherein an oxygen concentration in the channel layer is smaller than a carbon concentration in the channel layer. 前記導電性基板の裏面に設けられたドレイン電極を更に備える、ことを特徴とする請求項１〜請求項５のいずれか一項に記載されたヘテロ接合トランジスタ。 The heterojunction transistor according to any one of claims 1 to 5 , further comprising a drain electrode provided on a back surface of the conductive substrate. 前記導電性基板の前記主面は、前記III族窒化物半導体のｃ軸の方向に延在する基準軸に直交する面に対して６３度以上８０度以下の範囲の角度を成す、ことを特徴とする請求項１〜請求項６のいずれか一項に記載されたヘテロ接合トランジスタ。 The main surface of the conductive substrate forms an angle in a range of not less than 63 degrees and not more than 80 degrees with respect to a plane orthogonal to a reference axis extending in the c-axis direction of the group III nitride semiconductor. A heterojunction transistor according to any one of claims 1 to 6 . 前記導電性基板の前記主面は、前記III族窒化物半導体のｃ軸の方向に延在する基準軸に直交する面に対して７０度以上８０度以下の範囲の角度を成す、ことを特徴とする請求項１〜請求項７のいずれか一項に記載されたヘテロ接合トランジスタ。 The main surface of the conductive substrate forms an angle in a range of 70 degrees or more and 80 degrees or less with respect to a plane orthogonal to a reference axis extending in a c-axis direction of the group III nitride semiconductor. A heterojunction transistor according to any one of claims 1 to 7 . 前記開口の前記側面は、前記第１導電型窒化ガリウム系半導体層のｃ面を基準にして40度以上90度以下の角度範囲にある、ことを特徴とする請求項１〜請求項８のいずれか一項に記載されたヘテロ接合トランジスタ。 The side surface of the opening, one of the claims 1 to 8, wherein the first with respect to the c-plane conductivity type gallium nitride based semiconductor layer in the following angle range 40 degrees to 90 degrees, and wherein A heterojunction transistor according to any one of the preceding claims. 前記導電性基板はｎ型ＧａＮからなり、
前記ドリフト層はＧａＮからなり、
前記チャネル層はアンドープＧａＮからなり、
前記バリア層はＡｌＧａＮからなり、
前記第１導電型窒化ガリウム系半導体層はｎ型ＧａＮからなり、
前記第２導電型窒化ガリウム系半導体層はｐ＋型ＧａＮからなり、
前記絶縁のための窒化ガリウム系半導体層はＧａＮからなる、ことを特徴とする請求項１〜請求項９のいずれか一項に記載されたヘテロ接合トランジスタ。 The conductive substrate is made of n-type GaN,
The drift layer is made of GaN,
The channel layer is made of undoped GaN;
The barrier layer is made of AlGaN,
The first conductivity type gallium nitride based semiconductor layer is made of n-type GaN,
The second conductivity type gallium nitride based semiconductor layer is made of p + -type GaN,
The heterojunction transistor according to any one of claims 1 to 9, wherein the gallium nitride based semiconductor layer for insulation is made of GaN. ヘテロ接合トランジスタを作製する方法であって、
半極性を示すIII族窒化物半導体の主面を有する導電性基板を準備する工程と、
前記導電性基板の前記主面に半導体積層を成長する工程と、
前記導電性基板の前記主面に到達する開口を前記半導体積層に形成する工程と、
前記半導体積層の前記開口内及び前記導電性基板の前記主面上に、窒化ガリウム系半導体からなるドリフト層を形成する工程と、
前記半導体積層の前記開口の側面及び前記ドリフト層上に、窒化ガリウム系半導体からなるチャネル層を成長する工程と、
窒化ガリウム系半導体からなるバリア層を前記チャネル層上に成長する工程と、
前記バリア層上にゲート電極を形成する工程と、
を備え、
前記半導体積層は、前記導電性基板の前記主面上に設けられた第１導電型窒化ガリウム系半導体層、前記導電性基板と前記第１導電型窒化ガリウム系半導体層との間に設けられた第２導電型窒化ガリウム系半導体層、及び前記導電性基板と前記第２導電型窒化ガリウム系半導体層との間に設けられ絶縁のための窒化ガリウム系半導体層を含み、前記第１導電型窒化ガリウム系半導体層は前記第２導電型窒化ガリウム系半導体層と接合を成し、前記第２導電型窒化ガリウム系半導体層は前記絶縁のための窒化ガリウム系半導体層と接合を成し、
前記第１導電型窒化ガリウム系半導体層は、前記半導体積層の前記開口の前記側面に到達する端面を有し、前記第１導電型窒化ガリウム系半導体層の前記端面は、前記第１導電型窒化ガリウム系半導体層のｃ面を含み、
前記第２導電型窒化ガリウム系半導体層は、前記半導体積層の前記開口の前記側面に到達する端面を有し、前記第２導電型窒化ガリウム系半導体層の前記端面は前記第２導電型窒化ガリウム系半導体層のｃ面を含み、
前記絶縁のための窒化ガリウム系半導体層は、前記半導体積層の前記開口の前記側面に到達する端面を有し、前記絶縁のための窒化ガリウム系半導体層の前記端面は前記絶縁のための窒化ガリウム系半導体層のｃ面を含み、
前記チャネル層は、前記第１導電型窒化ガリウム系半導体層の前記端面及び前記第２導電型窒化ガリウム系半導体層の前記端面上に設けられ、
前記ドリフト層は、前記絶縁のための窒化ガリウム系半導体層の前記端面上に設けられ、
前記開口の前記側面は、前記III族窒化物半導体のａ面に対して第１の角度を成し、前記III族窒化物半導体のｍ面に対して第２の角度を成すと共に前記III族窒化物半導体のｃ面に対して第３の角度を成し、
前記第３の角度は前記第１の角度よりも小さく、
前記第３の角度は前記第２の角度よりも小さい、ことを特徴とする方法。 A method for fabricating a heterojunction transistor comprising:
Preparing a conductive substrate having a main surface of a group III nitride semiconductor exhibiting semipolarity;
Growing a semiconductor stack on the main surface of the conductive substrate;
Forming an opening in the semiconductor stack that reaches the main surface of the conductive substrate;
Forming a drift layer made of a gallium nitride based semiconductor in the opening of the semiconductor stack and on the main surface of the conductive substrate;
Growing a channel layer made of a gallium nitride based semiconductor on the side surface of the opening and the drift layer of the semiconductor stack;
Growing a barrier layer made of a gallium nitride based semiconductor on the channel layer ;
Forming a gate electrode on the barrier layer,
With
The semiconductor stack is provided on a first conductive type gallium nitride based semiconductor layer provided on the main surface of the conductive substrate, and between the conductive substrate and the first conductive type gallium nitride based semiconductor layer. second conductive type gallium nitride based semiconductor layer, and includes a gallium nitride-based semiconductor layer for insulation is provided between the conductive substrate and the second conductive type gallium nitride based semiconductor layer, the first conductive type nitride The gallium based semiconductor layer forms a junction with the second conductivity type gallium nitride based semiconductor layer, the second conductivity type gallium nitride based semiconductor layer forms a junction with the gallium nitride based semiconductor layer for insulation,
The first conductivity type gallium nitride based semiconductor layer has an end surface reaching the side surface of the opening of the semiconductor stack, and the end surface of the first conductivity type gallium nitride based semiconductor layer is formed by the first conductivity type nitridation semiconductor layer. Including the c-plane of the gallium-based semiconductor layer,
The second conductivity type gallium nitride based semiconductor layer has an end surface reaching the side surface of the opening of the semiconductor stack, and the end surface of the second conductivity type gallium nitride based semiconductor layer is the second conductivity type gallium nitride. Including the c-plane of the semiconductor layer,
The gallium nitride based semiconductor layer for insulation has an end face reaching the side surface of the opening of the semiconductor stack, and the end face of the gallium nitride based semiconductor layer for insulation is gallium nitride for the insulation Including the c-plane of the semiconductor layer,
The channel layer is provided on the end face of the first conductivity type gallium nitride based semiconductor layer and the end face of the second conductivity type gallium nitride based semiconductor layer,
The drift layer is provided on the end face of the gallium nitride based semiconductor layer for the insulation,
The side surface of the opening forms a first angle with the a-plane of the group III nitride semiconductor, forms a second angle with the m-plane of the group III nitride semiconductor, and the group III nitride Forming a third angle with respect to the c-plane of the semiconductor,
The third angle is smaller than the first angle;
The method of claim 3, wherein the third angle is less than the second angle. 前記半導体積層にソース電極を形成する工程を更に備え、
前記ソース電極は前記第１導電型窒化ガリウム系半導体層及び前記第２導電型窒化ガリウム系半導体層に接続されている、ことを特徴とする請求項１１に記載された方法。 Further comprising forming a source electrode in the semiconductor stack;
12. The method according to claim 11, wherein the source electrode is connected to the first conductive type gallium nitride based semiconductor layer and the second conductive type gallium nitride based semiconductor layer. 前記開口の前記側面は、前記第１導電型窒化ガリウム系半導体層のｃ面を基準にして40度以上90度以下の角度範囲にある、ことを特徴とする請求項１１または請求項１２に記載された方法。   The side surface of the opening is in an angle range of 40 degrees or more and 90 degrees or less with reference to the c-plane of the first conductivity type gallium nitride based semiconductor layer. Way. 前記チャネル層は不純物として酸素及び炭素を含み、
前記チャネル層における酸素濃度は前記チャネル層における炭素濃度より小さい、ことを特徴とする請求項１１〜請求項１３のいずれか一項に記載された方法。 The channel layer includes oxygen and carbon as impurities,
The method according to claim 11, wherein an oxygen concentration in the channel layer is smaller than a carbon concentration in the channel layer. 前記ドリフト層は不純物として酸素及び炭素を含み、
前記ドリフト層における酸素濃度は前記ドリフト層における炭素濃度より小さい、ことを特徴とする請求項１１〜請求項１４のいずれか一項に記載された方法。 The drift layer includes oxygen and carbon as impurities,
The method according to any one of claims 11 to 14, wherein an oxygen concentration in the drift layer is smaller than a carbon concentration in the drift layer.
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