JP5527397B1 - パルス生成器 - Google Patents

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Abstract

【課題】制御パルスを生成する回路の動作クロックの周期を短くせずに制御パルスのパルス幅をより短かい時間刻みで変動させる。
【解決手段】幅データの下位側ビット列全てをゼロでマスクした第１幅データで規定される第１パルス幅のパルスＳｐ１を生成する第１パルス生成回路１１と、パルスＳｐ１の終了タイミングに同期して上限電圧値から降下を開始し第１時間を経過した時点で下限電圧値に達するランプ波形Ｗｒａを生成するランプ波形生成回路１２と、幅データの下位側ビット列で構成される電圧データが最小のときに上限電圧値に一致し、電圧データが最大のときに下限電圧値に一致する閾値電圧Ｖｔｈを生成するＤ／Ａ変換回路１３と、ランプ波形Ｗｒａが閾値電圧Ｖｔｈに一致する一致タイミングを検出する検出回路１４と、パルスＳｐ１の開始タイミングで開始し、一致タイミングで停止する制御パルスＳｓを生成する第２パルス生成回路１５とを備えている。
【選択図】図１

Description

本発明は、例えば出力電圧に応じて帰還回路からの制御パルスのパルス幅（時間幅）を変更することにより、ＭＯＳＦＥＴなどのスイッチング素子のオン時間を調整して、出力電圧の安定化を図りつつスイッチング素子のスイッチング動作を行うスイッチング電源装置に組み込まれて、この制御パルスを生成するパルス生成器に関するものである。
この種のパルス生成器として、下記の特許文献１に開示されたスイッチングレギュレータに帰還回路として使用されているパルス生成器が知られている。このパルス生成器は、基準電圧供給回路、差動増幅器、クロック信号供給部、Ａ／Ｄコンバータ、帰還量演算回路、Ｄ／Ａコンバータおよびドライブ回路を有している。
このパルス生成器では、差動増幅器が、スイッチング素子を備えたスイッチングレギュレータの被監視対象となる出力電圧と、基準電圧供給回路で生成された基準電圧との差を検出し、Ａ／Ｄコンバータがこの差をデジタルデータ化し、帰還量演算回路が、Ａ／Ｄコンバータから出力されるデジタルデータに対する処理をクロック信号供給部からのクロック信号に同期して実行して帰還量を演算し、Ｄ／Ａコンバータが帰還量を示すデジタルデータをアナログレベルに変換し、ドライブ回路が、このアナログレベルに応じたパルス幅で、制御パルスとしてのパルス駆動信号を生成して、スイッチング素子に出力する。この構成により、このパルス生成器は、スイッチングレギュレータにおける帰還回路として機能して、スイッチングレギュレータの出力電圧を安定化させている。
また、この特許文献１では、出力電圧が急激に変化する過渡応答時には、クロック信号供給部からのクロックの周波数が高くなり、それ以外の出力電圧が比較的安定している時には、クロック信号供給部からのクロックの周波数を低くして、出力電圧の急変時における過渡応答特性を改善する考えも提案されている。
特開平４−３２２１６１号公報（第２−３頁、第１図）
上記構成のような帰還回路としてのパルス生成器からの制御パルスによりスイッチング素子をスイッチング動作させるスイッチング電源装置において、例えば制御パルスがパルス生成器内におけるクロック信号のカウンタ値を基に生成される場合には、制御パルスのオン時間幅の増減の最小単位（最小変動値）は、クロック信号の１周期Ｔｃｌｋに自ずと制限される。このため、例えば入力電圧よりも低い出力電圧を取り出す降圧コンバータでは、制御パルスの一周期をＴｓｗとし、入力電圧をＶｉｎとしたときに、出力電圧Ｖｏｕｔの最小変動値ΔＶｏｕｔは、ΔＶｏｕｔ＝Ｖｉｎ×Ｔｃｌｋ／Ｔｓｗで表されることから、コンバータの小型化を図るために、スイッチング周波数を高く、すなわち周期Ｔｓｗを小さくしようとすると、被監視対象の出力電圧の最小変動値ΔＶｏｕｔが大きくなり、クロック信号の１周期Ｔｃｌｋを短くしない限り、出力電圧の設定精度が粗くなるという課題が生じる。また、クロック信号の１周期Ｔｃｌｋを短くしようとすると、高い周波数で動作可能な高価な電子デバイスを使用しなければならないため、装置コストが上昇するという課題や、スイッチングロスが増加するという課題が新たに発生することから、こられの課題を回避するための大幅な設計変更が必要になる。
本発明は、かかる課題を改善するためになされたものであり、制御パルスを生成するための回路の動作クロックの周期を短くすることなく、生成する制御パルスのパルス幅をより短かい時間刻みで変動させ得るパルス生成器を提供することを主目的とする。
上記目的を達成すべく、本発明に係るパルス生成器は、幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られる第１幅データで規定されて、前記下位側ビット列を除く上位側ビット列における最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、前記第１パルスの終了タイミングに同期して予め規定された上限電圧値から降下を開始すると共に、当該降下の開始から前記第１時間を経過した時点で予め規定された下限電圧値に達するランプ波形を生成するランプ波形生成回路と、前記下位側ビット列で構成される電圧データが最小のときに前記上限電圧値に対応し、かつ当該電圧データが最大のときに前記下限電圧値に対応する電圧値の閾値電圧を生成するＤ／Ａ変換回路と、前記ランプ波形と前記閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出する検出回路と、前記第１パルスの開始タイミングに同期して出力が開始されると共に、前記一致タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する第２パルス生成回路とを備えている。
また、本発明に係るパルス生成器は、幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られる第１幅データで規定されて、前記下位側ビット列を除く上位側ビット列における最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、前記第１パルスの終了タイミングに同期して予め規定された下限電圧値から上昇を開始すると共に、当該上昇の開始から前記第１時間を経過した時点で予め規定された上限電圧値に達するランプ波形を生成するランプ波形生成回路と、前記下位側ビット列で構成される電圧データが最小のときに前記下限電圧値に対応し、かつ当該電圧データが最大のときに前記上限電圧値に対応する電圧値の閾値電圧を生成するＤ／Ａ変換回路と、前記ランプ波形と前記閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出する検出回路と、前記第１パルスの開始タイミングに同期して出力が開始されると共に、前記一致タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する第２パルス生成回路とを備えている。
また、本発明に係るパルス生成器は、幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られるデータの当該下位側ビット列を除く上位側ビット列における最下位ビットに１が加算された第１幅データで規定されて、前記最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、前記第１パルスの開始タイミングに同期して予め規定された下限電圧値から上昇を開始すると共に、当該上昇の開始から前記第１時間を経過した時点で予め規定された上限電圧値に達するランプ波形を生成するランプ波形生成回路と、Ｄ／Ａ変換回路と、検出回路と、第２パルス生成回路とを備え、少なくとも前記下位側ビット列の値が１以上のときに、前記Ｄ／Ａ変換回路が、等価的に前記下位側ビット列よりも１ビット多いビット列で構成されると共に最上位ビットのみが１に規定されたデータから前記下位側ビット列で構成されるデータを減算して得られる電圧データが最小のときに前記下限電圧値に対応し、かつ当該電圧データが最大のときに前記上限電圧値に対応する電圧値の閾値電圧を生成し、前記検出回路が、前記ランプ波形と前記閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出し、前記第２パルス生成回路が、前記一致タイミングに同期して出力が開始されると共に、前記第１パルスの終了タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する。
また、本発明に係るパルス生成器は、幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られるデータの当該下位側ビット列を除く上位側ビット列における最下位ビットに１が加算された第１幅データで規定されて、前記最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、前記第１パルスの開始タイミングに同期して予め規定された上限電圧値から降下を開始すると共に、当該降下の開始から前記第１時間を経過した時点で予め規定された下限電圧値に達するランプ波形を生成するランプ波形生成回路と、Ｄ／Ａ変換回路と、検出回路と、第２パルス生成回路とを備え、少なくとも前記下位側ビット列の値が１以上のときに、前記Ｄ／Ａ変換回路が、等価的に前記下位側ビット列よりも１ビット多いビット列で構成されると共に最上位ビットのみが１に規定されたデータから前記下位側ビット列で構成されるデータを減算して得られる電圧データが最小のときに前記上限電圧値に対応し、かつ当該電圧データが最大のときに前記下限電圧値に対応する電圧値の閾値電圧を生成し、前記検出回路が、前記ランプ波形と前記閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出し、前記第２パルス生成回路が、前記一致タイミングに同期して出力が開始されると共に、前記第１パルスの終了タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する。
また、本発明に係るパルス生成器は、幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られる第１幅データで規定されて、前記下位側ビット列を除く上位側ビット列における最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、前記第１パルスの終了タイミングに同期して予め規定された電圧値から前記下位側ビット列で構成されるデータのデータ値に対応した時定数で降下または上昇を開始することにより、当該データ値に対応した経過時間後に予め規定された閾値電圧に達するランプ波形を生成するランプ波形生成回路と、前記ランプ波形と前記閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出する検出回路と、前記第１パルスの開始タイミングに同期して出力が開始されると共に、前記一致タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する第２パルス生成回路とを備えている。
また、本発明に係るパルス生成器は、幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られるデータの当該下位側ビット列を除く上位側ビット列における最下位ビットに１が加算された第１幅データで規定されて、前記最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、前記第１パルスの開始タイミングに同期して予め規定された電圧値から前記下位側ビット列で構成されるデータのデータ値に対応した時定数で降下または上昇を開始することにより、当該データ値に対応した経過時間後に予め規定された閾値電圧に達するランプ波形を生成するランプ波形生成回路と、前記ランプ波形と前記閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出する検出回路と、前記一致タイミングに同期して出力が開始されると共に、前記第１パルスの終了タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する第２パルス生成回路とを備えている。
また、本発明に係るパルス生成器は、幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られる第１幅データで規定されて、前記下位側ビット列を除く上位側ビット列における最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、前記第１パルスの印加によって当該第１パルスの振幅と同じ電圧値に充電されているコンデンサを前記下位側ビット列で構成される電圧データで規定される電圧値まで抵抗を介して放電させる動作を当該第１パルスの終了タイミングに同期して開始することにより、当該終了タイミングに同期して降下するランプ波形を生成するランプ波形生成回路と、前記ランプ波形と予め規定された閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出する検出回路と、前記第１パルスの開始タイミングに同期して出力が開始されると共に、前記一致タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する第２パルス生成回路とを備えている。
また、本発明に係るパルス生成器は、幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られるデータの当該下位側ビット列を除く上位側ビット列における最下位ビットに１が加算された第１幅データで規定されて、前記最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、前記第１パルスの反転パルスの印加によって当該反転パルスの振幅と同じ電圧値に充電されているコンデンサを前記下位側ビット列で構成される電圧データで規定される電圧値まで抵抗を介して放電させる動作を当該反転パルスの終了タイミングに同期して開始することにより、当該終了タイミングに同期して降下するランプ波形を生成するランプ波形生成回路と、前記ランプ波形と予め規定された閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出する検出回路と、前記一致タイミングに同期して出力が開始されると共に、前記第１パルスの終了タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する第２パルス生成回路とを備えている。
本発明のパルス生成器によれば、第１パルス生成回路で生成される第１パルスの第１パルス幅に、幅データの下位側ビット列に応じた長さに規定される遅延時間（最小のゼロから最大の第１時間までの間で下位側ビット列に応じて変化する時間）が付加された長さのパルス幅で制御パルスを生成することができるため、このパルス幅の制御パルスを生成するための第１パルス生成回路の動作クロックを、幅データの上位側ビット列で規定される第１パルス幅の分解能に対応する周波数に維持しつつ、つまり、制御パルスを生成するための回路の動作クロックの周期を短くすることなく、制御パルスのパルス幅を第１パルス幅の分解能よりも短い時間刻みで変動させることができる。
また、本発明のパルス生成器によれば、幅データの上位側ビット列に１が加算されたデータを上位側ビット列とし、下位側ビット列全てがゼロでマスクされた第１幅データで規定されて第１パルス生成回路で生成される第１パルスの第１パルス幅から、このようにして第１幅データに加算されている分と幅データの下位側ビット列との差分に応じた長さに規定される遅延時間（最小のゼロから最大の第１時間までの間で、この差分に応じて変化する時間）を減じた長さのパルス幅で制御パルスを生成することができるため、このパルス幅の制御パルスを生成するための第１パルス生成回路の動作クロックを、幅データの上位側ビット列で規定される第１パルス幅の分解能に対応する周波数に維持しつつ、つまり、制御パルスを生成するための回路の動作クロックの周期を短くすることなく、パルス幅を第１パルス幅の分解能よりも短い時間刻みで変動させることができる。
パルス生成器５（５Ａ）を有する電源装置ＰＳの構成を示す構成図である。 ランプ波形生成回路１２の回路図である。 パルス生成器５の動作を説明するための各部の波形図である。 ランプ波形生成回路１２Ａの回路図である。 ランプ波形生成回路１２Ａを備えたパルス生成器５の動作を説明するための各部の波形図である。 ランプ波形生成回路１２Ｂの回路図である。 ランプ波形生成回路１２Ｂを備えたパルス生成器５の動作を説明するための各部の波形図である。 パルス生成器５Ａの動作を説明するための各部の波形図である。 ランプ波形生成回路１２Ａを備えたパルス生成器５Ａの動作を説明するための各部の波形図である。 パルス生成器５Ｂ（５Ｃ）を有する電源装置ＰＳの構成を示す構成図である。 ランプ波形生成回路１２Ｃの回路図である。 パルス生成器５Ｂの動作を説明するための各部の波形図である。 パルス生成器５Ｃの動作を説明するための各部の波形図である。 パルス生成器５Ｄ（５Ｅ）を有する電源装置ＰＳの構成を示す構成図である。 ランプ波形生成回路１２Ｄの回路図である。 パルス生成器５Ｄの動作を説明するための各部の波形図である。 ランプ波形生成回路１２Ｅの回路図である。 パルス生成器５Ｅの動作を説明するための各部の波形図である。
以下、パルス生成器の実施の形態について、一例として電源装置に適用した例を挙げて、図面を参照しつつ説明する。
図１の電源装置ＰＳは、コンバータ１と、コンバータ１に対する電圧帰還ループ（帰還回路）を形成する電圧検出回路２、Ａ／Ｄ変換回路３、ＣＰＵ４およびパルス生成器５と、後述の各種のクロック（動作クロックＳｏｐやサンプリングクロックＳｓｐ）や後述のスタートパルスＳｓｔを生成するクロック生成回路６とを備えている。
コンバータ１は、入力端子＋Ｖｉ，−Ｖｉ間に印加される直流入力電圧Ｖｉｎ（以下、「入力電圧Ｖｉｎ」ともいう）を、直流出力電圧Ｖｏｕｔ（以下、「出力電圧Ｖｏｕｔ」ともいう）に変換して出力端子＋Ｖｏ，−Ｖｏに出力する機能を有し、出力端子＋Ｖｏ，−Ｖｏ間に接続される不図示の負荷に出力電圧Ｖｏｕｔを供給する。本例では、コンバータ１は、一例として、スイッチ素子Ｑ１、ダイオードＤ１、チョークコイルＬ１およびコンデンサＣ１を備えて非絶縁型降圧チョッパ回路に構成されて、入力電圧Ｖｉｎをより低い出力電圧Ｖｏｕｔに変換して出力する。また、入力端子−Ｖｉおよび出力端子−Ｖｏは共にグランドに接続されている。
具体的には、入力端子＋Ｖｉ，−Ｖｉの両端間に、スイッチ素子Ｑ１およびダイオードＤ１で構成される直列回路が接続され、ダイオードＤ１の両端間に、チョークコイルＬ１およびコンデンサＣ１で構成される直列回路が接続され、コンデンサＣ１の両端に出力端子＋Ｖｏ，−Ｖｏが接続されている。スイッチ素子Ｑ１は、例えば、ＭＯＳ型ＦＥＴやバイポーラトランジスタなどの制御端子付き半導体スイッチ素子で構成されて、パルス生成器５から出力される後述の制御パルスＳｓによるＰＷＭ制御でオン・オフ駆動される（スイッチング周波数ｆｓｗ（周期Ｔｓｗ））。なお、図示はしないが、上記の降圧チョッパ回路を有する構成のコンバータ１に代えて、昇圧チョッパ回路などの公知の種々の回路で構成されたコンバータを使用することができる。
電圧検出回路２は、コンバータ１からの出力電圧Ｖｏｕｔを検出する回路であって、抵抗Ｒ１，Ｒ２の直列回路で構成されて、出力端子＋Ｖｏ，−Ｖｏ間に接続されている。この構成により、電圧検出回路２は、出力電圧Ｖｏｕｔを検出すると共に、検出した出力電圧Ｖｏｕｔを抵抗Ｒ１，Ｒ２の分圧比で分圧してアナログ検出電圧Ｖｄとして出力する。
Ａ／Ｄ変換回路３は、電圧検出回路２から出力されるアナログ検出電圧Ｖｄを、クロック生成回路６から出力されるサンプリングクロックＳｓｐ（本例では一例として、後述のように周波数が１２５ｋＨｚのクロック）でサンプリングすることにより、アナログ検出電圧Ｖｄの電圧値を示す検出電圧データＤｖ（一例として１２ビットのデータ）に変換して出力する。
ＣＰＵ（中央演算ユニット）４は、クロック生成回路６から出力される動作クロックＳｏｐ（本例では後述のように周波数が１６ＭＨｚのクロック）に同期して作動して、サンプリングクロックＳｓｐの周期で新たな検出電圧データＤｖをＡ／Ｄ変換回路３から入力する都度、制御指令値算出処理およびデータ出力処理を実行する。
具体的には、ＣＰＵ４は、制御指令値算出処理では、新たな検出電圧データＤｖに基づいて、出力電圧Ｖｏｕｔを予め規定された目標電圧に制御する（安定化させる）ための制御指令値（制御パルスＳｓのパルス幅Ｔｏｎを表す所定数のビット列（本例では一例として、検出電圧データＤｖと同じ１２ビット）で構成される幅データＤｗ。なお、制御パルスＳｓは一定の周波数であるため、幅データＤｗは制御パルスＳｓのデューティ比を示すデータでもある）を図３に示すようにサンプリングクロックＳｓｐの１周期Ｔｓｗ内で算出する。本例では一例として、パルス生成器５から出力される制御パルスＳｓの周波数は、１２５ｋＨｚに規定されている。このため、ＣＰＵ４は、制御パルスＳｓのパルス幅Ｔｏｎを最小の０μｓ（デューティ比：０）から最大の８μｓ（＝１／１２５ｋＨｚ。デューティ比：１）までの範囲内で変化させ得ることから、１．９５ｎｓ（＝８μｓ／４０９６（＝２１２））を増減の最小単位（最小変動時間）として（つまり、１．９５ｎｓの分解能で）、制御指令値（幅データＤｗ）を算出する。
また、ＣＰＵ４は、データ出力処理では、下位側ビット列（本例では一例として、最下位ビットを含む５ビット）と、上位側ビット列（下位側ビット列を除く残りの全てのビット。本例では、最上位ビットを含む７ビット）とに幅データＤｗを分割して、下位側ビット列については下位分割データＤｄｉ１として、また上位側ビット列については上位分割データＤｄｉ２としてそれぞれパルス生成器５に出力する。ＣＰＵ４は、この下位分割データＤｄｉ１および上位分割データＤｄｉ２についても、図３に示すように、一例として、新たな検出電圧データＤｖに基づく新たな制御指令値（幅データＤｗ）を算出したのと同じ周期Ｔｓｗ内で算出する。
パルス生成器５は、第１パルス生成回路１１、ランプ波形生成回路１２、Ｄ／Ａ変換回路１３、検出回路１４および第２パルス生成回路１５を備えている。
第１パルス生成回路１１は、一例として、ＣＰＵ４から出力される上位分割データＤｄｉ２の下位側に、すべてのビットがゼロである下位分割データＤｄｉ１と同じビット数のビット列を付加することで、ＣＰＵ４で算出された制御指令値（幅データＤｗ）を構成する１２ビットのうちの上位側ビット列はそのまま（上位分割データＤｄｉ２そのもの）で、上記の下位分割データＤｄｉ１分（下位側ビット列の５ビット分）全てをゼロでマスクするマスク処理を実行して得られる第１幅データ（１２ビットの幅データ）を作成する。また、第１パルス生成回路１１は、この第１幅データで規定される第１パルス幅Ｔ１の第１パルスＳｐ１を、図３に示すように、上限電圧値が予め規定されたＶｍａｘで、下限電圧値が予め規定されたＶｍｉｎ（本例では一例として、ゼロボルト（グランド電位））になる状態で生成して出力する。
例を挙げて説明すると、制御指令値が１０進数で「１２３４」のときには、制御指令値を示す１２ビットの幅データＤｗは２進数（バイナリデータ）で「０１００１１０１００１０」と表される。このため、このうちの下位側ビット列（５ビット）に対するマスク処理によって得られる第１幅データは、２進数では「０１００１１００００００」（１０進数では「１２１６」）と表される。この場合、制御指令値を構成する１２ビットの幅データＤｗの分解能は上記したように、１．９５ｎｓ（＝８μｓ／４０９６）であるから、同じビット数の第１幅データで規定される第１パルスＳｐ１の第１パルス幅Ｔ１は、２．３７５μｓ（＝８μｓ／４０９６×１２１６）に規定される。
この第１パルス生成回路１１は、図示はしないが、例えば、クロック生成回路６から出力される後述のスタートパルスＳｓｔ（コンバータ１のスイッチング周波数ｆｓｗ（スイッチング周期Ｔｓｗ）と同じ周波数。本例では一例として、サンプリングクロックＳｓｐと同じ１２５ｋＨｚ）を入力する都度、動作クロックＳｏｐ（１６ＭＨｚ）に同期したカウント動作をＣＰＵ４から出力される上位分割データＤｄｉ２で表される値分だけ実行するカウンタを用いて構成することができる。
この構成では、例えば、制御指令値が「１２３４」（１０進数）であるときには、上記のように１２ビットの幅データが「０１００１１０１００１０」（２進数）であることから、上位分割データＤｄｉ２は「０１００１１０」（２進数）で表される（１０進数では「３８」）。このため、第１パルス生成回路１１は、スタートパルスＳｓｔの入力タイミングに同期して、動作クロックＳｏｐ（１６ＭＨｚ）に同期したカウント動作をこの上位分割データＤｄｉ２で表される値分だけ実行することにより、２．３７５μｓ（＝１／１６ＭＨｚ×３８）の第１パルス幅Ｔ１で第１パルスＳｐ１を生成して出力する。つまり、第１パルス生成回路１１は、１２ビットの幅データの上位側ビット列における最下位ビットで規定される第１時間ΔＴ１（本例では、０．０６２５μｓ（＝１／１６ＭＨｚ））を最小単位として、第１パルスＳｐ１の第１パルス幅Ｔ１を増減して出力する。言い換えれば、第１パルス生成回路１１は、第１時間ΔＴ１の分解能で、幅データＤｗで規定されるパルス幅Ｔｏｎに近い第１パルス幅Ｔ１で第１パルスＳｐ１を生成して出力する。
なお、ＣＰＵ４が上位分割データＤｄｉ２に代えて幅データＤｗそのものを第１パルス生成回路１１に出力し、第１パルス生成回路１１が、幅データＤｗの下位分割データＤｄｉ１分に対する上記したマスク処理を実行することで、第１幅データを演算する構成を採用することもできる。
ランプ波形生成回路１２は、入力した第１パルスＳｐ１の終了タイミングに同期して上記の上限電圧値Ｖｍａｘから降下を開始すると共に、降下の開始から上記の第１時間ΔＴ１を経過した時点で上記の下限電圧値Ｖｍｉｎに達するランプ波形Ｗｒａを生成して出力する。
本例ではランプ波形生成回路１２は、一例として、図２に示すように、抵抗２１（抵抗値Ｒａ）とコンデンサ２２（静電容量値Ｃａ）とで形成されたＲＣ積分回路で構成されている。この構成のランプ波形生成回路１２は、同図に示すように、入力した第１パルスＳｐ１（上限電圧値がＶｍａｘで、下限電圧値がＶｍｉｎの矩形波）を積分することにより、立ち上がり波形が下限電圧値Ｖｍｉｎから上限電圧値Ｖｍａｘまで指数関数的（擬似的なランプ波形状）に上昇し、立ち下がり波形が上限電圧値Ｖｍａｘから下限電圧値Ｖｍｉｎまで指数関数的（擬似的なランプ波形状）に降下する第２パルスＳｐ２に変換して出力する。
また、このランプ波形生成回路１２では、ＲＣ積分回路の時定数（Ｒａ×Ｃａ）が第１時間ΔＴ１とほぼ等しくなるように、抵抗値Ｒａおよび静電容量値Ｃａが予め規定されている。これにより、ランプ波形生成回路１２は、図２，４に示すように、上限電圧値がＶｍａｘで、下限電圧値がＶｍｉｎの第１パルスＳｐ１に基づいて、第２パルスＳｐ２における立ち下がり波形を上記のランプ波形Ｗｒａとして、第１パルスＳｐ１の第１パルス幅Ｔ１の長短に拘わらず一定の形状で生成して出力する。
なお、図示はしないが、第１パルスＳｐ１の第１パルス幅Ｔ１が極めて短くなって、第２パルスＳｐ２における立ち上がり波形が上限電圧値Ｖｍａｘに達する前に、第１パルスＳｐ１が立ち下がる状況が発生したときや、第１パルスＳｐ１の第１パルス幅Ｔ１が極めて長くなって、第２パルスＳｐ２が立ち下がっているときに次の第１パルスＳｐ１が入力される状況が発生したときには、ランプ波形生成回路１２による一定の形状でのランプ波形Ｗｒａの生成に支障を来す状況に陥る。しかしながら、ＣＰＵ４は、このような状況にならない範囲で制御指令値（幅データＤｗ）を算出する。
また、本例では、このように１つの抵抗２１と１つのコンデンサ２２とでランプ波形生成回路１２を構成したことにより、極めて簡易な回路構成でランプ波形Ｗｒａを生成することが可能になっている。
Ｄ／Ａ変換回路１３は、ＣＰＵ４から出力される下位分割データＤｄｉ１に基づいて閾値電圧Ｖｔｈを生成して出力する。具体的には、Ｄ／Ａ変換回路１３は、下位分割データＤｄｉ１に基づいて、下位分割データＤｄｉ１が増加したときには電圧値が降下して、下位側ビット列が最大（本例では「１１１１１」）のときに下限電圧値Ｖｍｉｎに達し（一致し：対応の一例）、下位分割データＤｄｉ１が減少したときには電圧値が上昇して、下位側ビット列が最小（本例では「０００００」）のときに上限電圧値Ｖｍａｘに達する（一致する：対応の一例）ように閾値電圧Ｖｔｈを生成する。また、Ｄ／Ａ変換回路１３は、図３において第２パルスＳｐ２と共に示すように、このようにして生成した閾値電圧ＶｔｈをスタートパルスＳｓｔに同期して出力する。
検出回路１４は、第２パルスＳｐ２のランプ波形Ｗｒａと閾値電圧Ｖｔｈとを比較することにより、ランプ波形Ｗｒａの電圧が閾値電圧Ｖｔｈに一致するタイミング（一致タイミング）を検出して、二値化信号である検出パルスＳｄｅを出力する。本例では一例として、検出回路１４は、１つのコンパレータで構成されて、その非反転入力端子に第２パルスＳｐ２が入力され、その反転入力端子に閾値電圧Ｖｔｈが入力されている。
この構成により、検出回路１４は、図３に示すように、第２パルスＳｐ２の立ち上がり波形が閾値電圧Ｖｔｈに一致したタイミング（立ち上がり波形が閾値電圧Ｖｔｈと交差するタイミング）を検出して、このタイミングに同期して立ち上がり、第２パルスＳｐ２の立ち下がり波形（ランプ波形Ｗｒａ）が閾値電圧Ｖｔｈに一致したタイミング（立ち下がり波形が閾値電圧Ｖｔｈと交差するタイミング。上記の一致タイミング）を検出して、このタイミングに同期して立ち下がる検出パルスＳｄｅを出力する。
第２パルス生成回路１５は、第１パルスＳｐ１および検出パルスＳｄｅを入力すると共に、第１パルスＳｐ１の開始タイミング（本例では、第１パルスＳｐ１の立ち上がりタイミング）に同期して出力が開始される（ＬレベルからＨレベルに移行する）と共に、検出回路１４で検出された上記の一致タイミング（本例では、検出パルスＳｄｅの立ち下がりタイミング）に同期して出力が停止される（ＨレベルからＬレベルに移行する）パルスを制御パルスＳｓとして生成して出力する。本例では一例として、第２パルス生成回路１５は、１つのＯＲ素子で構成されて、図３に示すように、第１パルスＳｐ１と検出パルスＳｄｅの論理和を演算することにより、パルス幅がＴｏｎで、かつ一定周期Ｔｓｗの制御パルスＳｓを生成して出力する。
このパルス生成器５では、このように、ランプ波形生成回路１２が第１パルスＳｐ１に基づいて第２パルスＳｐ２を生成し、この第２パルスＳｐ２に基づいて検出回路１４が検出パルスＳｄｅを生成し、第２パルス生成回路１５がこの検出パルスＳｄｅと第１パルスＳｐ１とに基づいて制御パルスＳｓを生成する構成のため、第１パルス生成回路１１で生成された第１パルスＳｐ１にのみ基づいて制御パルスＳｓを生成することが可能になっている。
クロック生成回路６は、基準クロック（本例では、周波数が１６ＭＨｚのクロック）を生成する不図示の発振器と、この基準クロックを分周してサンプリングクロックＳｓｐおよびスタートパルスＳｓｔを生成する分周器とを備えている。本例では、クロック生成回路６は、基準クロックを不図示のバッファを介して動作クロックＳｏｐ（１６ＭＨｚ）として出力すると共に、一例として基準クロックを１２８分周してサンプリングクロックＳｓｐおよびスタートパルスＳｓｔ（互いの位相が一致し、かついずれの周波数も１２５ｋＨｚの信号）を生成して出力する。
次に、パルス生成器５の動作について、電源装置ＰＳの動作と併せて説明する。
この電源装置ＰＳでは、コンバータ１のスイッチ素子Ｑ１が、電圧帰還ループを形成するパルス生成器５から制御パルスＳｓが供給されている状態において、オン・オフ動作を繰り返す。これにより、制御パルスＳｓのパルス幅Ｔｏｎをその周期Ｔｓｗで除算した値（デューティ比）に入力電圧Ｖｉｎを乗算して得られる電圧値の出力電圧Ｖｏｕｔが、出力端子＋Ｖｏ，−Ｖｏから負荷に供給される。
この際に、電圧検出回路２は、コンバータ１からの出力電圧Ｖｏｕｔを抵抗Ｒ１，Ｒ２で分圧して得たアナログ検出電圧ＶｄをＡ／Ｄ変換回路３に出力する。Ａ／Ｄ変換回路３は、アナログ検出電圧ＶｄをサンプリングクロックＳｓｐでサンプリングすることにより、図３に示すように、サンプリングクロックＳｓｐに同期してアナログ検出電圧Ｖｄの電圧値を示す検出電圧データＤｖを出力する。
ＣＰＵ４は、アナログ検出電圧Ｖｄの電圧値を示す新たな検出電圧データＤｖ（電圧検出回路２で検出された出力電圧Ｖｏｕｔの電圧値を示すデータでもある）を入力する都度（周期Ｔｓｗ毎に）、図３に示すように、この検出電圧データＤｖに基づいて出力電圧Ｖｏｕｔを目標電圧に制御するための制御指令値（幅データＤｗ）を算出すると共に、下位分割データＤｄｉ１および上位分割データＤｄｉ２を出力する。
この場合、ＣＰＵ４は、制御指令値算出処理を実行して、新たな検出電圧データＤｖに基づき、制御パルスＳｓのパルス幅Ｔｏｎを示す制御指令値としての幅データＤｗを上記の分解能（１．９５ｎｓ）で算出する。また、ＣＰＵ４は、データ出力処理を実行して、幅データＤｗを下位分割データＤｄｉ１と上位分割データＤｄｉ２とに分割すると共に、下位分割データＤｄｉ１についてはＤ／Ａ変換回路１３に出力し、上位分割データＤｄｉ２については第１パルス生成回路１１に出力する。
第１パルス生成回路１１は、まず、ＣＰＵ４が新たな上位分割データＤｄｉ２の出力を開始した周期Ｔｓｗと同じ周期Ｔｓｗ内において、この上位分割データＤｄｉ２を入力する。本例では一例として、図３に示すように、スタートパルスＳｓｔの立ち下がりタイミングまでに、ＣＰＵ４が第１パルス生成回路１１に上位分割データＤｄｉ２を出力するため、第１パルス生成回路１１は、このスタートパルスＳｓｔの立ち下がりタイミングで上位分割データＤｄｉ２を入力する。
次いで、第１パルス生成回路１１は、次の周期Ｔｓｗの開始タイミングに同期（スタートパルスＳｓｔに同期）して、入力した上位分割データＤｄｉ２に基づいて作成した第１幅データで規定される第１パルス幅Ｔ１での第１パルスＳｐ１の生成、並びに生成している第１パルスＳｐ１のランプ波形生成回路１２および第２パルス生成回路１５への出力を開始する。この場合、第１パルス生成回路１１は、上記したように、第１時間ΔＴ１（本例では、１／１６ＭＨｚ）の分解能で第１パルスＳｐ１を生成する。また、生成される第１パルスＳｐ１の第１パルス幅Ｔ１は、幅データＤｗの下位側ビット列（５ビット）をゼロでマスクして得られる第１幅データで規定されているため、幅データＤｗで規定される制御パルスＳｓの本来のパルス幅Ｔｏｎよりも、下位側ビット列で規定される幅分だけ短い幅に規定されている。
Ｄ／Ａ変換回路１３もまた、第１パルス生成回路１１と同様にして、ＣＰＵ４が新たな下位分割データＤｄｉ１の出力を開始した周期Ｔｓｗと同じ周期Ｔｓｗ内において、この下位分割データＤｄｉ１を入力する。また、Ｄ／Ａ変換回路１３は、図３に示すように、次の周期Ｔｓｗの開始タイミングに同期（スタートパルスＳｓｔに同期）して、入力した下位分割データＤｄｉ１に基づいて閾値電圧Ｖｔｈの生成を開始すると共に、検出回路１４への出力を開始する。
ランプ波形生成回路１２は、入力した第１パルスＳｐ１を積分することにより、図３に示すように、第１パルスＳｐ１を、立ち上がり波形が下限電圧値Ｖｍｉｎから上限電圧値Ｖｍａｘまでランプ波形状に上昇し、立ち下がり波形が上限電圧値Ｖｍａｘから下限電圧値Ｖｍｉｎまでランプ波形状に降下する第２パルスＳｐ２に変換して、検出回路１４に出力する。この場合、ランプ波形生成回路１２は、第２パルスＳｐ２における立ち下がり波形をランプ波形Ｗｒａ（第１パルスＳｐ１の終了タイミングに同期して上限電圧値Ｖｍａｘから降下を開始し、降下の開始から第１時間ΔＴ１を経過した時点で下限電圧値Ｖｍｉｎに達する波形）として出力する。
検出回路１４は、第２パルスＳｐ２のランプ波形Ｗｒａと閾値電圧Ｖｔｈとを比較することにより、第２パルスＳｐ２の立ち上がり波形が閾値電圧Ｖｔｈに一致したタイミングに同期して立ち上がり、第２パルスＳｐ２の立ち下がり波形（ランプ波形Ｗｒａ）が閾値電圧Ｖｔｈに一致したタイミング（一致タイミング）に同期して立ち下がる検出パルスＳｄｅを出力する。
この場合、第１パルスＳｐ１の立ち下がりタイミング（第２パルスＳｐ２の立ち下がりタイミングでもある）から検出パルスＳｄｅの立ち下がりタイミングまでの遅延時間τ１は、第１時間ΔＴ１の時間幅で生成されるランプ波形Ｗｒａの開始から閾値電圧Ｖｔｈと一致するまでの時間である。また、遅延時間τ１の長さは、最小のゼロから最大の第１時間ΔＴ１までの間において、閾値電圧Ｖｔｈが上昇したときには短くなり、閾値電圧Ｖｔｈが降下したときには長くなるように変化する。
また、Ｄ／Ａ変換回路１３は、上記したように、上限電圧値Ｖｍａｘから下限電圧値Ｖｍｉｎまでの範囲内において、下位分割データＤｄｉ１が減少したときには電圧値が上昇し、下位分割データＤｄｉ１が増加したときには電圧値が降下するように閾値電圧Ｖｔｈを生成する。したがって、遅延時間τ１の長さは、下位分割データＤｄｉ１に基づいて、下位分割データＤｄｉ１が減少したときには短くなり、下位分割データＤｄｉ１が増加したときには長くなるように、最小のゼロから最大の第１時間ΔＴ１までの間において変化する。
第２パルス生成回路１５は、第１パルスＳｐ１および検出パルスＳｄｅを入力すると共に、両パルスＳｐ１，Ｓｄｅの論理和を演算することにより、第１パルスＳｐ１の開始タイミングに同期して出力が開始され（ＬレベルからＨレベルに移行し）、検出回路１４で検出された上記の一致タイミング（本例では、検出パルスＳｄｅの立ち下がりタイミング）に同期して出力が停止される（ＨレベルからＬレベルに移行する）制御パルスＳｓを生成して、コンバータ１のスイッチ素子Ｑ１に出力する。これにより、スイッチ素子Ｑ１は、制御パルスＳｓの立ち上がりに同期してオン状態に制御され、制御パルスＳｓの立ち下がりに同期してオン状態に制御される。これらの動作が繰り返されることにより、コンバータ１は、規定された電圧値の出力電圧Ｖｏｕｔを生成する。
この場合、第２パルス生成回路１５で生成される制御パルスＳｓのパルス幅Ｔｏｎは、上位分割データＤｄｉ２（すなわち、幅データＤｗの下位側ビット列をゼロでマスクして得られる第１幅データ）で規定される第１パルスＳｐ１の第１パルス幅Ｔ１に、下位分割データＤｄｉ１（この下位側ビット列）に応じた長さに規定される遅延時間τ１が付加された長さに規定されている。また、この付加される遅延時間τ１は、上記したように、その長さが最小のゼロから最大の第１時間ΔＴ１までの間の長さであって、下位分割データＤｄｉ１の値で規定される長さである。
これにより、このパルス生成器５を含む電源装置ＰＳでは、パルス幅Ｔｏｎの制御パルスＳｓを生成するための動作クロックＳｏｐを１６ＭＨｚ（上位分割データＤｄｉ２で規定される第１パルス幅Ｔ１の分解能ΔＴ１に対応する周波数）に維持しつつ、パルス幅Ｔｏｎを第１パルス幅Ｔ１の分解能ΔＴ１（動作クロックＳｏｐの１周期分）よりも短い時間刻み（分解能）Ｔｃｌｋで変動させることが可能になっている。
本例では、ランプ波形Ｗｒａは擬似的なランプ波形（具体的には、指数関数的に降下する波形）であるが、第１時間ΔＴ１が短時間であるときには、ほぼランプ波形とみなすことができる。この場合には、下位分割データＤｄｉ１の１ビット分の閾値電圧Ｖｔｈの変化（つまり、下位分割データＤｄｉ１の１ビット）に対して、遅延時間τ１は、ΔＴ１／３２（＝２５）ずつ一定時間単位で変化する。つまり、下位分割データＤｄｉ１に基づいて、遅延時間τ１を均一な時間刻み（分解能）Ｔｃｌｋ（＝ΔＴ１／３２＝１．９５３ｎｓ）で規定することが可能になる。
例えば、ＣＰＵ４が、制御パルスＳｓのパルス幅Ｔｏｎについての制御指令値（幅データＤｗ）として「１２３４」（１０進数）（２進数では「０１００１１０１００１０」）を算出したときには、この制御指令値で示されるパルス幅Ｔｏｎは、１．９５ｎｓ（＝８μｓ／４０９６）×１２３４＝２．４１０μｓになる。
この場合、幅データＤｗの上位分割データＤｄｉ２は、「０１００１１０」（２進数）であり、１０進数では「３８」であるから、第１パルス生成回路１１は、動作クロックＳｏｐ（１６ＭＨｚ）に基づいて、０．０６２５μｓ（＝１／１６ＭＨｚ）×３８＝２．３７５μｓの第１パルス幅Ｔ１（第１幅データ「０１００１１００００００」（２進数）で規定されるパルス幅）で第１パルスＳｐ１を生成して出力する。
一方、ランプ波形Ｗｒａがランプ波形と見なせる場合においては、検出回路１４は、ランプ波形Ｗｒａと閾値電圧Ｖｔｈとを比較することにより、上記の時間刻み（分解能）Ｔｃｌｋ（＝ΔＴ１／３２＝１．９５３ｎｓ）に下位分割データＤｄｉ１で示される値（下位分割データＤｄｉ１は「１００１０」（２進数）であり、１０進数では「１８」であるため、値「１８」）を乗算して得られる遅延時間τ１（＝ΔＴ１／３２×１８＝０．０３５μｓ）だけ、第１パルスＳｐ１の立ち下がりタイミング（第２パルスＳｐ２の立ち下がりタイミングでもある）から遅延させて、検出パルスＳｄｅを立ち下げる。
これにより、第１パルスＳｐ１と検出パルスＳｄｅとを論理和して得られる制御パルスＳｓのパルス幅Ｔｏｎは、２．４１０μｓ（＝２．３７５μｓ＋０．０３５μｓ）となり、ＣＰＵ４が算出した制御指令値（幅データＤｗ）で示されるパルス幅Ｔｏｎに一致する。
このように、この電源装置ＰＳのパルス生成器５では、第１パルス生成回路１１が、動作クロックＳｏｐに同期して作動して、ＣＰＵ４が算出した制御指令値（幅データＤｗ）の上位分割データＤｄｉ２に基づいて、幅データＤｗの下位側ビット列をゼロでマスクして得られる第１幅データで規定される第１パルス幅Ｔ１の第１パルスＳｐ１を第１時間ΔＴ１を増減の最小単位として生成し、ランプ波形生成回路１２が、第１パルスＳｐ１の終了タイミングに同期して上限電圧値から降下を開始すると共に第１時間ΔＴ１を経過した時点で下限電圧値に達するランプ波形Ｗｒａを生成し、Ｄ／Ａ変換回路１３が、幅データＤｗの下位分割データＤｄｉ１に基づいて、下位分割データＤｄｉ１が最小のときに上限電圧値に一致し、かつ下位分割データＤｄｉ１が最大のときに下限電圧値に一致する電圧値の閾値電圧Ｖｔｈを生成し、検出回路１４が、ランプ波形Ｗｒａと閾値電圧Ｖｔｈとを比較して、ランプ波形Ｗｒａの電圧が閾値電圧Ｖｔｈに一致する一致タイミングを検出し、第２パルス生成回路１５が、第１パルスＳｐ１の開始タイミングに同期して出力が開始されると共に、検出回路１４で検出された一致タイミングに同期して出力が停止されるパルス幅Ｔｏｎの制御パルスＳｓを生成する。
したがって、このパルス生成器５によれば、上位分割データＤｄｉ２で規定される第１パルスＳｐ１の第１パルス幅Ｔ１に、下位分割データＤｄｉ１に応じた長さに規定される遅延時間τ１（最小のゼロから最大の第１時間ΔＴ１までの間で下位分割データＤｄｉ１に応じて変化する時間）が付加された長さのパルス幅Ｔｏｎで制御パルスＳｓを生成することができるため、パルス幅Ｔｏｎの制御パルスＳｓを生成するためのＣＰＵ４や第１パルス生成回路１１の動作クロックＳｏｐを１６ＭＨｚ（上位分割データＤｄｉ２で規定される第１パルス幅Ｔ１の分解能ΔＴ１に対応する周波数）に維持しつつ、つまり、制御パルスＳｓを生成するための回路の動作クロックＳｏｐの周期を短くすることなく、制御パルスＳｓのパルス幅Ｔｏｎを第１パルス幅Ｔ１の分解能ΔＴ１（動作クロックＳｏｐの１周期分０．０６２５μｓ（＝１／１６ＭＨｚ））よりも短い時間刻み（分解能）Ｔｃｌｋで変動させることができる。
なお、上記の例は、第１パルスＳｐ１の立ち下がりに同期して立ち下がるランプ波形Ｗｒａを生成し、第１パルスＳｐ１の開始タイミング（この例では立ち上がりタイミング）と、このランプ波形Ｗｒａと閾値電圧Ｖｔｈの一致タイミングとから制御パルスＳｓを生成しているが、図４に示すように、抵抗２１（抵抗値Ｒａ）とコンデンサ２２（静電容量値Ｃａ）とで形成されたＲＣ積分回路の前段にインバータ２３が配設されたランプ波形生成回路１２Ａを使用して、図５に示すように、第１パルスＳｐ１の反転信号をランプ波形生成回路１２Ａで積分することにより、図４，５に示すように、第１パルスＳｐ１を、立ち下がり波形が上限電圧値Ｖｍａｘから下限電圧値Ｖｍｉｎまでランプ波形状に降下し、立ち上がり波形が下限電圧値Ｖｍｉｎから上限電圧値Ｖｍａｘまでランプ波形状に上昇する第２パルスＳｐ２に変換して、検出回路１４に出力する構成を採用することもできる。
この構成では、ランプ波形生成回路１２Ａは、第２パルスＳｐ２における立ち上がり波形（第１パルスＳｐ１の終了タイミングに同期して下限電圧値Ｖｍｉｎから上昇を開始し、上昇の開始から第１時間ΔＴ１を経過した時点で上限電圧値Ｖｍａｘに達する波形）をランプ波形Ｗｒａとして出力する。また、Ｄ／Ａ変換回路１３は、このランプ波形Ｗｒａに対応させて、下位分割データＤｄｉ１に基づいて、下位分割データＤｄｉ１が増加したときには電圧値が上昇して、下位側ビット列が最大（本例では「１１１１１」）のときに上限電圧値Ｖｍａｘに達し（一致し：対応の一例）、下位分割データＤｄｉ１が減少したときには電圧値が降下して、下位側ビット列が最小（本例では「０００００」）のときに下限電圧値Ｖｍｉｎに達する（一致する：対応の一例）ように閾値電圧Ｖｔｈを生成する。また、Ｄ／Ａ変換回路１３は、このようにして生成した閾値電圧ＶｔｈをスタートパルスＳｓｔに同期して出力する。
また、このランプ波形生成回路１２Ａを備えたパルス生成器５においても、検出回路１４が、このランプ波形Ｗｒａと閾値電圧Ｖｔｈとを比較することにより、ランプ波形Ｗｒａの電圧が閾値電圧Ｖｔｈに一致する一致タイミングを検出して、図５に示すタイミングで検出パルスＳｄｅを出力し、第２パルス生成回路１５が、第１パルスＳｐ１および検出パルスＳｄｅに基づいて、図５に示すように、第１パルスＳｐ１の開始タイミング（立ち上がりタイミング）に同期して出力が開始され（立ち上がり）、かつ検出回路１４で検出された上記の一致タイミング（検出パルスＳｄｅの立ち下がりタイミング）に同期して出力が停止される（立ち下がる）パルス幅Ｔｏｎ（＝第１パルス幅Ｔ１＋遅延時間τ１）の制御パルスＳｓを生成して出力する。
したがって、このランプ波形生成回路１２Ａを備えたパルス生成器５によっても、上位分割データＤｄｉ２で規定される第１パルスＳｐ１の第１パルス幅Ｔ１に、下位分割データＤｄｉ１に応じた長さに規定される遅延時間τ１（最小のゼロから最大の第１時間ΔＴ１までの間で下位分割データＤｄｉ１に応じて変化する時間）が付加された長さのパルス幅Ｔｏｎで制御パルスＳｓを生成することができるため、パルス幅Ｔｏｎの制御パルスＳｓを生成するためのＣＰＵ４や第１パルス生成回路１１の動作クロックＳｏｐを１６ＭＨｚ（上位分割データＤｄｉ２で規定される第１パルス幅Ｔ１の分解能ΔＴ１に対応する周波数）に維持しつつ、つまり、制御パルスＳｓを生成するための回路の動作クロックＳｏｐの周期を短くすることなく、制御パルスＳｓのパルス幅Ｔｏｎを第１パルス幅Ｔ１の分解能ΔＴ１（動作クロックＳｏｐの１周期分０．０６２５μｓ（＝１／１６ＭＨｚ））よりも短い時間刻み（分解能）Ｔｃｌｋで変動させることができる。
また、上記のランプ波形生成回路１２Ａに代えて、図６に示すランプ波形生成回路１２Ｂを使用しても、同図に示すように、第１パルスＳｐ１の終了タイミングに同期して下限電圧値ＶｍｉｎＢから上昇を開始し、上昇の開始から第１時間ΔＴ１を経過した時点で上限電圧値ＶｍａｘＢに達するランプ波形Ｗｒａを生成することができる。
このランプ波形生成回路１２Ｂは、図６に示すように、抵抗２１（抵抗値Ｒａ）とコンデンサ２２（静電容量値Ｃａ）とで形成されたＣＲ微分回路で構成されて、図６，７に示すように、第１パルスＳｐ１を微分して第２パルスＳｐ２に変換して出力することにより、第１パルスＳｐ１の立ち下がり微分波形を、第１パルスＳｐ１の立ち下がりに同期して立ち上がるランプ波形Ｗｒａとして生成して出力する。
また、このランプ波形生成回路１２Ｂを備えたパルス生成器５では、Ｄ／Ａ変換回路１３が、このランプ波形Ｗｒａに対応させて、下位分割データＤｄｉ１に基づいて、下位分割データＤｄｉ１が増加したときには電圧値が上昇して、下位側ビット列が最大（本例では「１１１１１」）のときに上限電圧値ＶｍａｘＢに達し（一致し：対応の一例）、下位分割データＤｄｉ１が減少したときには電圧値が降下して、下位側ビット列が最小（本例では「０００００」）のときに下限電圧値ＶｍｉｎＢに達する（一致する：対応の一例）ように閾値電圧Ｖｔｈを生成して出力する。また、検出回路１４が、第２パルスＳｐ２の電圧と閾値電圧Ｖｔｈとを比較することにより、図７に示すタイミングで検出パルスＳｄｅを出力し、第２パルス生成回路１５が、第１パルスＳｐ１の開始タイミングと検出回路１４で検出された一致タイミング（本例では検出パルスＳｄｅの立ち下がりタイミング）とに基づいて、第１パルスＳｐ１の開始タイミング（立ち上がりタイミング）に同期して出力が開始され（立ち上がり）、かつ一致タイミング（検出パルスＳｄｅの立ち下がりタイミング）に同期して出力が停止される（立ち下がる）パルス幅Ｔｏｎ（＝第１パルス幅Ｔ１＋遅延時間τ１）の制御パルスＳｓを生成して出力する。
したがって、このランプ波形生成回路１２Ｂを備えたパルス生成器５によっても、ランプ波形生成回路１２やランプ波形生成回路１２Ａを備えたパルス生成器５と同様の効果を奏することができる。
また、図示はしないが、図５に示す第１パルスＳｐ１の反転信号を図６に示す構成のランプ波形生成回路１２Ｂで微分して、第２パルスＳｐ２として出力することにより、第１パルスＳｐ１の終了タイミングに同期して上限電圧値Ｖｍａｘから降下を開始し、降下の開始から第１時間ΔＴ１を経過した時点で下限電圧値Ｖｍｉｎに達するランプ波形Ｗｒａを生成することができる。
これにより、この構成を採用したパルス生成器においても、上記したパルス生成器５と同様にして、第２パルス生成回路１５が、第１パルスＳｐ１の開始タイミングに同期して出力が開始されると共に、検出回路１４で検出された一致タイミングに同期して出力が停止されるパルス幅Ｔｏｎの制御パルスＳｓを生成することができる。したがって、このパルス生成器によっても、上記したパルス生成器５と同様の効果を奏することができる。
なお、上記のパルス生成器５では、第１パルス生成回路１１が、入力した上位分割データＤｄｉ２に基づいて第１幅データを作成すると共に、この第１幅データで規定される第１パルス幅Ｔ１（幅データＤｗで規定される制御パルスＳｓの本来のパルス幅Ｔｏｎよりも、幅データＤｗの下位側ビット列分だけ短い幅）で第１パルスＳｐ１を生成し、ランプ波形生成回路１２（１２Ａ，１２Ｂ）が第１パルスＳｐ１の終了タイミングに同期して立ち下がる（または立ち上がる）ランプ波形Ｗｒａを生成し、第２パルス生成回路１５が、第１パルスＳｐ１の開始タイミングおよび検出回路１４で検出された一致タイミングに基づいて、第１パルスＳｐ１の第１パルス幅Ｔ１に遅延時間τ１を付加して、本来のパルス幅Ｔｏｎ（＝第１パルス幅Ｔ１＋遅延時間τ１）の制御パルスＳｓを生成して出力する構成を採用しているが、図１に示すパルス生成器５Ａのように、第１パルス生成回路１１Ａが、制御パルスＳｓの本来のパルス幅Ｔｏｎよりも長いパルス幅Ｔ１で第１パルスＳｐ１を生成し、第２パルス生成回路１５Ａが、幅データＤｗの下位側ビット列分に応じた長さの期間をパルス幅Ｔ１から減ずることにより、本来のパルス幅Ｔｏｎの制御パルスＳｓを生成して出力する構成を採用することもできる。
以下、この構成を採用したパルス生成器５Ａについて、図面を参照して説明する。なお、パルス生成器５と同一の構成については、同一の符号を付して重複する説明を省略する。
パルス生成器５Ａは、第１パルス生成回路１１Ａ、ランプ波形生成回路１２、Ｄ／Ａ変換回路１３、検出回路１４および第２パルス生成回路１５Ａを備えている。
第１パルス生成回路１１Ａは、上記の第１パルス生成回路１１と同様にして、図８に示すように、ＣＰＵ４が新たな上位分割データＤｄｉ２の出力を開始した周期Ｔｓｗと同じ周期Ｔｓｗ内において、この上位分割データＤｄｉ２を入力する。本例では一例として、図８に示すように、スタートパルスＳｓｔの立ち下がりタイミングまでに、ＣＰＵ４が第１パルス生成回路１１Ａに上位分割データＤｄｉ２を出力するため、第１パルス生成回路１１Ａは、このスタートパルスＳｓｔの立ち下がりタイミングで上位分割データＤｄｉ２を入力する。
また、第１パルス生成回路１１Ａは、上記の第１パルス生成回路１１と同様にして、上位分割データＤｄｉ２に基づいて、制御指令値（幅データＤｗ）を構成する１２ビットのうちの上位側ビット列はそのまま（上位分割データＤｄｉ２そのもの）で、上記の下位分割データＤｄｉ１分（下位側ビット列の５ビット分）全てをゼロでマスクして得られるデータを作成する。また、第１パルス生成回路１１Ａは、上記の第１パルス生成回路１１とは異なり、さらに、この作成したデータを構成する上位側ビット列（上位分割データＤｄｉ２）における最下位ビットに１を加算して第１幅データ（１２ビットの幅データ）を作成する。
例を挙げて説明すると、制御指令値が１０進数で「１２３４」のときには、制御指令値を示す１２ビットの幅データＤｗは２進数（バイナリデータ）で「０１００１１０１００１０」と表される。このため、このうちの下位側ビット列（５ビット）全てをゼロでマスクして得られるデータは２進数では「０１００１１００００００」（１０進数では「１２１６」）と表されることから、１が加算された第１幅データは、２進数では「０１００１１１０００００」（１０進数では「１２４８」）と表される。この場合、第１パルスＳｐ１の第１パルス幅Ｔ１は、２．４３７μｓ（＝８μｓ／４０９６×１２４８）に規定されるため、１０進数「１２３４」の幅データＤｗで規定される本来のパルス幅２．４１０μｓ（＝８μｓ／４０９６×１２３４）よりも、０．０２７μｓ（＝８μｓ／４０９６×（１２４８−１２３４））だけ長く規定されている。
また、この第１パルス生成回路１１Ａは、上記した第１パルス生成回路１１と同様にして、スタートパルスＳｓｔの入力タイミングに同期して、動作クロックＳｏｐ（１６ＭＨｚ）に同期したカウント動作を、第１幅データで表される値分だけ実行するカウンタを用いて構成されている。したがって、第１パルス生成回路１１Ａは、上記した第１パルス生成回路１１と同様にして、第１幅データで規定される第１パルス幅Ｔ１の第１パルスＳｐ１を、この第１パルス幅Ｔ１を１２ビットの幅データＤｗの上位側ビット列における最下位ビットで規定される第１時間ΔＴ１（本例では、０．０６２５μｓ（＝１／１６ＭＨｚ））を最小単位として、増減しつつ生成して出力する（第１時間ΔＴ１の分解能で第１パルスＳｐ１を生成して出力する）。また、第１パルス生成回路１１Ａは、この第１パルスＳｐ１を、図８に示すように、上限電圧値が予め規定されたＶｍａｘで、下限電圧値が予め規定されたＶｍｉｎになる状態で生成して出力する。
なお、ＣＰＵ４が上位分割データＤｄｉ２に代えて幅データＤｗそのものを第１パルス生成回路１１Ａに出力し、第１パルス生成回路１１Ａが、幅データＤｗの下位分割データＤｄｉ１分に対する上記したマスク処理と、幅データＤｗの上位側ビット列における最下位ビットに１を加算する処理とを実行することで、第１幅データを演算する構成を採用することもできる。
Ｄ／Ａ変換回路１３は、ＣＰＵ４から出力される下位分割データＤｄｉ１に基づいて閾値電圧Ｖｔｈを生成して出力する。具体的には、Ｄ／Ａ変換回路１３は、等価的に、下位分割データＤｄｉ１を構成する下位側ビット列よりも１ビット多いビット列で構成されると共に最上位ビットのみが１に規定されたデータから下位分割データＤｄｉ１を減算して得られる電圧データに対応する電圧値であって、電圧データが最小のときに下限電圧値Ｖｍｉｎに対応し（本例では一例として下限電圧値Ｖｍｉｎに一致し）、かつ電圧データが最大のときに上限電圧値Ｖｍａｘに対応する（本例では一例として上限電圧値Ｖｍａｘに一致する）電圧値の閾値電圧Ｖｔｈを生成する。また、Ｄ／Ａ変換回路１３は、この生成した閾値電圧Ｖｔｈを、一例として、図８に示すように、次のスタートパルスＳｓｔの到来よりも若干早いタイミングで出力する。
例えば、制御指令値が１０進数で「１２３４」（２進数で「０１００１１０１００１０」）のときの幅データＤｗについての下位分割データＤｄｉ１は、２進数で「１００１０」である。このため、この下位分割データＤｄｉ１を構成する幅データＤｗの下位側ビット列（５ビット）よりも１ビット多いビット列で構成されると共に最上位ビットのみが１に規定されたデータは、２進数で「１０００００」である。これにより、このデータから下位分割データＤｄｉ１を減算して得られる電圧データは、２進数で「１１１０」（１０進数で「１４」）と算出される。したがって、Ｄ／Ａ変換回路１３は、このようにして算出された電圧データに対応する電圧値であって、電圧データが、２進数で「０００００」のときに下限電圧値Ｖｍｉｎになり、２進数で「１１１１１」のときに上限電圧値Ｖｍａｘになる電圧値で閾値電圧Ｖｔｈを生成して出力する。
なお、下位分割データＤｄｉ１に基づく上記の電圧データの算出は、上記したように、１の加算による第１幅データの増加分から下位分割データＤｄｉ１分を減算して得られる電圧データを等価的に算出できればよく、上記した算出方法に限定されるものではなく、２の補数を用いた減算などを使用して算出することもできる。また、下位分割データＤｄｉ１に基づく上記の電圧データの算出は、Ｄ／Ａ変換回路１３にＤ／Ａ変換器と共に演算回路を配置して、Ｄ／Ａ変換回路１３の演算回路で実行する構成を作用することもできるし、ＣＰＵ４で実行して、その算出結果としての電圧データをＤ／Ａ変換回路１３に出力する構成を採用することもできる。
第２パルス生成回路１５Ａは、第１パルスＳｐ１および検出回路１４から出力される検出パルスＳｄｅに基づいて、図８に示すように、検出回路１４で検出された一致タイミング（本例では、検出パルスＳｄｅの立ち上がりタイミング）に同期して出力が開始される（ＬレベルからＨレベルに移行する）と共に、第１パルスＳｐ１の終了タイミングに同期して出力が停止される（ＨレベルからＬレベルに移行する）パルスを制御パルスＳｓとして生成して出力する。本例では一例として、第２パルス生成回路１５Ａは、図示はしないが、１つのＡＮＤ素子で構成されて、第１パルスＳｐ１と検出パルスＳｄｅの論理積を演算することにより、パルス幅がＴｏｎで、かつ一定周期Ｔｓｗの制御パルスＳｓを生成して出力する。
次に、パルス生成器５Ａの動作について説明する。なお、パルス生成器５の動作と相違する動作について主として説明し、共通する動作についての説明を省略する。
このパルス生成器５Ａでは、図８に示すように、ＣＰＵ４が新たな上位分割データＤｄｉ２および下位分割データＤｄｉ１の出力を開始した周期Ｔｓｗと同じ周期Ｔｓｗ内において、Ｄ／Ａ変換回路１３がこの下位分割データＤｄｉ１を入力すると共に、下位分割データＤｄｉ１に基づいて算出される上記の電圧データに対応する電圧値で閾値電圧Ｖｔｈを生成して出力する。また、第１パルス生成回路１１Ａが、上記の同じ周期Ｔｓｗ内において、この上位分割データＤｄｉ２を入力すると共に、次の周期Ｔｓｗの開始タイミングに同期（スタートパルスＳｓｔに同期）して、この上位分割データＤｄｉ２に基づいて作成した上記の第１幅データで規定される第１パルス幅Ｔ１での第１パルスＳｐ１の生成、並びに生成している第１パルスＳｐ１のランプ波形生成回路１２および第２パルス生成回路１５への出力を開始する。
ランプ波形生成回路１２は、入力した第１パルスＳｐ１を積分することにより、図８に示すように、第１パルスＳｐ１を、立ち上がり波形が下限電圧値Ｖｍｉｎから上限電圧値Ｖｍａｘまでランプ波形状に上昇し、立ち下がり波形が上限電圧値Ｖｍａｘから下限電圧値Ｖｍｉｎまでランプ波形状に降下する第２パルスＳｐ２に変換して、検出回路１４に出力する。この場合、ランプ波形生成回路１２は、第２パルスＳｐ２における立ち上がり波形（第１パルスＳｐ１の開始タイミングに同期して下限電圧値Ｖｍｉｎから上昇を開始し、上昇の開始から第１時間ΔＴ１を経過した時点で上限電圧値Ｖｍａｘに達する波形）をランプ波形Ｗｒａとして出力する。
検出回路１４は、第２パルスＳｐ２のランプ波形Ｗｒａと閾値電圧Ｖｔｈとを比較することにより、第２パルスＳｐ２の立ち上がり波形（ランプ波形Ｗｒａ）が閾値電圧Ｖｔｈに一致したタイミング（一致タイミング）に同期して立ち上がり、第２パルスＳｐ２の立ち下がり波形が閾値電圧Ｖｔｈに一致したタイミングに同期して立ち下がる検出パルスＳｄｅを出力する。
この場合、第１パルスＳｐ１の立ち上がりタイミング（第２パルスＳｐ２の立ち上がりタイミングでもある）から検出パルスＳｄｅの立ち上がりタイミングまでの遅延時間τ２は、第１時間ΔＴ１の時間幅で生成されるランプ波形Ｗｒａの開始タイミングから閾値電圧Ｖｔｈと一致するタイミングまでの時間である。また、遅延時間τ２の長さは、最小のゼロから最大の第１時間ΔＴ１までの間において、閾値電圧Ｖｔｈが上昇したときには長くなり、閾値電圧Ｖｔｈが降下したときには短くなるように変化する。
また、Ｄ／Ａ変換回路１３は、上記したように、上限電圧値Ｖｍａｘから下限電圧値Ｖｍｉｎまでの範囲内において、電圧データが減少したときには電圧値が降下し、電圧データが増加したときには電圧値が上昇するように閾値電圧Ｖｔｈを生成する。したがって、遅延時間τ２は、電圧データに基づいて、電圧データが減少したときには短くなり、電圧データが増加したときには長くなるように、最小のゼロから最大の第１時間ΔＴ１までの間において変化する。
第２パルス生成回路１５Ａは、第１パルスＳｐ１および検出パルスＳｄｅを入力すると共に両パルスＳｐ１，Ｓｄｅの論理積を演算することにより、検出回路１４で検出された上記の一致タイミング（本例では、検出パルスＳｄｅの立ち上がりタイミング）に同期して出力が開始され、第１パルスＳｐ１の立ち下がりタイミングに同期して出力が停止される制御パルスＳｓを生成して、コンバータ１のスイッチ素子Ｑ１に出力する。
この場合、第２パルス生成回路１５で生成される制御パルスＳｓのパルス幅Ｔｏｎは、第１幅データで規定される第１パルスＳｐ１の第１パルス幅Ｔ１から、電圧データで規定される遅延時間τ２を減じた長さに規定されている。また、この減じられる遅延時間τ２は、上記したように、その長さが最小のゼロから最大の第１時間ΔＴ１までの間の長さであって、電圧データの値で規定される長さである。
これにより、このパルス生成器５Ａを含む電源装置ＰＳでは、パルス幅Ｔｏｎの制御パルスＳｓを生成するための動作クロックＳｏｐを１６ＭＨｚ（上位分割データＤｄｉ２で規定される第１パルス幅Ｔ１の分解能ΔＴ１に対応する周波数）に維持しつつ、パルス幅Ｔｏｎを第１パルス幅Ｔ１の分解能ΔＴ１（動作クロックＳｏｐの１周期分）よりも短い時間刻み（分解能）Ｔｃｌｋで変動させることが可能になっている。
本例では、ランプ波形Ｗｒａは擬似的なランプ波形（具体的には、指数関数的に降下する波形）であるが、第１時間ΔＴ１が短時間であるときには、ほぼランプ波形とみなすことができる。この場合には、電圧データの１ビット分の閾値電圧Ｖｔｈの変化（つまり、電圧データの１ビット）に対して、遅延時間τ２は、ΔＴ１／３２（＝２５）ずつ一定時間単位で変化する。つまり、電圧データに基づいて、遅延時間τ２を均一な時間刻み（分解能）Ｔｃｌｋ（＝ΔＴ１／３２＝１．９５３ｎｓ）で規定することが可能になる。
例えば、ＣＰＵ４が、制御パルスＳｓのパルス幅Ｔｏｎについての制御指令値（幅データＤｗ）として「１２３４」（１０進数）（２進数では「０１００１１０１００１０」）を算出したときには、この制御指令値で示されるパルス幅Ｔｏｎは、１．９５ｎｓ（＝８μｓ／４０９６）×１２３４＝２．４１０μｓになる。
この場合、幅データＤｗの上位分割データＤｄｉ２は「０１００１１０」（２進数）であり、これにより第１幅データの上位側ビットは「０１００１１１」（２進数）（１０進数では「３９」）であるから、第１パルス生成回路１１Ａは、動作クロックＳｏｐ（１６ＭＨｚ）に基づいて、０．０６２５μｓ（＝１／１６ＭＨｚ）×３９＝２．４３７μｓの第１パルス幅Ｔ１（第１幅データ「０１００１１１０００００」（２進数）で規定されるパルス幅）で第１パルスＳｐ１を生成して出力する。
一方、ランプ波形Ｗｒａがランプ波形と見なせる場合においては、検出回路１４は、ランプ波形Ｗｒａと閾値電圧Ｖｔｈとを比較することにより、上記の時間刻み（分解能）Ｔｃｌｋ（＝ΔＴ１／３２＝１．９５３ｎｓ）に電圧データで示される値（第１幅データに加算されている分「１０００００」（２進数）から下位分割データＤｄｉ１「１００１０」（２進数）を減じて得られる「０１１１０」（２進数）（１０進数では「１４」））を乗算して得られる遅延時間τ２（＝ΔＴ１／３２×１４＝０．０２７μｓ）だけ、第１パルスＳｐ１の立ち上がりタイミング（第２パルスＳｐ２の立ち上がりタイミングでもある）から遅延させて、検出パルスＳｄｅを立ち上げる。
これにより、第１パルスＳｐ１と検出パルスＳｄｅとを論理積して得られる制御パルスＳｓのパルス幅Ｔｏｎは、２．４１０μｓ（＝２．４３７μｓ−０．０２７μｓ）となり、ＣＰＵ４が算出した制御指令値（幅データＤｗ）で示されるパルス幅Ｔｏｎに一致する。
したがって、この電源装置ＰＳのパルス生成器５Ａによれば、１が加算された上位分割データＤｄｉ２を上位側ビット列とし、下位側ビット列全てがゼロでマスクされた第１幅データで規定される第１パルスＳｐ１の第１パルス幅Ｔ１から、このようにして第１幅データに加算されている分と下位分割データＤｄｉ１との差分に応じた長さに規定される遅延時間τ２（最小のゼロから最大の第１時間ΔＴ１までの間で、この差分に応じて変化する時間）を減じた長さのパルス幅Ｔｏｎで制御パルスＳｓを生成することができるため、パルス幅Ｔｏｎの制御パルスＳｓを生成するためのＣＰＵ４や第１パルス生成回路１１Ａの動作クロックＳｏｐを１６ＭＨｚ（上位分割データＤｄｉ２で規定される第１パルス幅Ｔ１の分解能ΔＴ１に対応する周波数）に維持しつつ、つまり、制御パルスＳｓを生成するための回路の動作クロックＳｏｐの周期を短くすることなく、パルス幅Ｔｏｎを第１パルス幅Ｔ１の分解能ΔＴ１（動作クロックＳｏｐの１周期分０．０６２５μｓ（＝１／１６ＭＨｚ））よりも短い時間刻み（分解能）Ｔｃｌｋで変動させることができる。
なお、上記の例は、第１パルスＳｐ１の立ち上がりに同期して立ち上がるランプ波形Ｗｒａを生成し、このランプ波形Ｗｒａと閾値電圧Ｖｔｈの一致タイミングと第１パルスＳｐ１の終了タイミング（この例では立ち下がりタイミング）とから制御パルスＳｓを生成しているが、上記したパルス生成器５と同様にして、図９に示すように、第１パルスＳｐ１の反転信号をランプ波形生成回路１２Ａで積分することにより、第１パルスＳｐ１を、立ち下がり波形が上限電圧値Ｖｍａｘから下限電圧値Ｖｍｉｎまでランプ波形状に降下し、立ち上がり波形が下限電圧値Ｖｍｉｎから上限電圧値Ｖｍａｘまでランプ波形状に上昇する第２パルスＳｐ２に変換して、検出回路１４に出力する構成を採用することで、第１パルスＳｐ１の立ち上がりに同期して立ち下がるランプ波形Ｗｒａを生成し、このランプ波形Ｗｒａと閾値電圧Ｖｔｈの一致タイミングと第１パルスＳｐ１の終了タイミング（この例では立ち下がりタイミング）とから制御パルスＳｓを生成する構成を採用することもできる。
この構成では、Ｄ／Ａ変換回路１３は、上記した電圧データに対応する電圧値であって、電圧データが最小のときに上限電圧値Ｖｍａｘに対応し（本例では一例として上限電圧値Ｖｍａｘに一致し）、かつ電圧データが最大のときに下限電圧値Ｖｍｉｎに対応する（本例では一例として下限電圧値Ｖｍｉｎに一致する）電圧値の閾値電圧Ｖｔｈを生成して、次のスタートパルスＳｓｔの到来よりも若干早いタイミングで出力する。
この構成を採用したパルス生成器５Ａによっても、１が加算された上位分割データＤｄｉ２を上位側ビット列とし、下位側ビット列全てがゼロでマスクされた第１幅データで規定される第１パルスＳｐ１の第１パルス幅Ｔ１から、このようにして第１幅データに加算されている分と下位分割データＤｄｉ１との差分に応じた長さに規定される遅延時間τ２（最小のゼロから最大の第１時間ΔＴ１までの間で、この差分に応じて変化する時間）を減じた長さのパルス幅Ｔｏｎで制御パルスＳｓを生成することができるため、パルス幅Ｔｏｎの制御パルスＳｓを生成するためのＣＰＵ４や第１パルス生成回路１１Ａの動作クロックＳｏｐを１６ＭＨｚ（上位分割データＤｄｉ２で規定される第１パルス幅Ｔ１の分解能ΔＴ１に対応する周波数）に維持しつつ、つまり、制御パルスＳｓを生成するための回路の動作クロックＳｏｐの周期を短くすることなく、パルス幅Ｔｏｎを第１パルス幅Ｔ１の分解能ΔＴ１（動作クロックＳｏｐの１周期分０．０６２５μｓ（＝１／１６ＭＨｚ））よりも短い時間刻み（分解能）Ｔｃｌｋで変動させることができる。
なお、図示はしないが、第１パルスＳｐ１の立ち上がりに同期して立ち上がるランプ波形Ｗｒａを生成する構成としては、上記の構成に代えて、例えば、第１パルスＳｐ１の反転信号を図６に示すランプ波形生成回路１２Ｂで微分する構成を採用することもできる。また、図示はしないが、第１パルスＳｐ１の立ち上がりに同期して立ち下がるランプ波形Ｗｒａを生成する構成としては、上記の構成に代えて、例えば、第１パルスＳｐ１を図６に示すランプ波形生成回路１２Ｂで微分する構成を採用することもできる。
また、上記したパルス生成器５，５Ａでは、第１幅データで規定される第１パルスＳｐ１の第１パルス幅Ｔ１に対して付加する（加える）遅延時間τ１や、この第１パルス幅Ｔ１から減じる遅延時間τ２を規定する構成として、ランプ波形生成回路１２，１２Ａ，１２Ｂにおいて、形状が一定のランプ波形Ｗｒａを第１パルスＳｐ１に基づいて生成させると共に、Ｄ／Ａ変換回路１３において、電圧値が変化する閾値電圧Ｖｔｈを下位分割データＤｄｉ１や下位分割データＤｄｉ１から算出される上記の電圧データに基づいて生成させ、検出回路１４がこのランプ波形Ｗｒａとこの閾値電圧Ｖｔｈとを比較することによって検出した一致タイミングを使用して規定する構成を採用しているが、この構成とは逆に、下位分割データＤｄｉ１や下位分割データＤｄｉ１から算出される上記の電圧データに基づいて波形が変化するランプ波形Ｗｒａをランプ波形生成回路において生成させ、検出回路１４がこのランプ波形Ｗｒａと電圧値が一定の閾値電圧（後述する閾値電圧Ｖｔｈ１，Ｖｔｈ２）とを比較することによって検出した一致タイミングを使用して遅延時間τ１や遅延時間τ２を規定する構成を採用することもできる。以下、この構成を採用するパルス生成器５Ｂ〜５Ｅについて説明する。
まず、パルス生成器５Ｂについて、その構成を説明する。なお、パルス生成器５と同一の構成については、同一の符号を付して重複する説明を省略する。
パルス生成器５Ｂは、図１０に示すように、第１パルス生成回路１１、ランプ波形生成回路１２Ｃ、検出回路１４および第２パルス生成回路１５を備えている。
第１パルス生成回路１１は、パルス生成器５と同様にして、ＣＰＵ４から出力される上位分割データＤｄｉ２の下位側に、すべてのビットがゼロである下位分割データＤｄｉ１と同じビット数のビット列を付加することで（制御指令値（幅データＤｗ）を構成する１２ビットのうちの上位側ビット列はそのままで、下位分割データＤｄｉ１分（下位側ビット列の５ビット分）全てをゼロでマスクするマスク処理を実行することで）、第１幅データ（１２ビットの幅データ）を作成する。また、第１パルス生成回路１１は、この第１幅データで規定される第１パルス幅Ｔ１の第１パルスＳｐ１を、図１２に示すように、上限電圧値が予め規定されたＶｍａｘで、下限電圧値が予め規定されたＶｍｉｎになる状態で生成してランプ波形生成回路１２Ｃおよび第２パルス生成回路１５に出力する。
ランプ波形生成回路１２Ｃは、一例として、図１１に示すように、１つの抵抗２１（抵抗値Ｒａ）と、それぞれの一端が抵抗２１に接続された複数（下位分割データＤｄｉ１と同じビット数）のコンデンサ２２（本例では、このビット数に対応して５つのコンデンサ２２ａ〜２２ｅ）と、各コンデンサ２２ａ〜２２ｅの他端とグランドとの間に配設されて、対応するコンデンサ２２の他端を、対応する下位分割データＤｄｉ１のビット（最上位ビットのＤｄｉ１ａ〜最下位ビットのＤｄｉ１ｅ）の状態に応じて、グランドに接地される接地状態とグランドから切り離される分離状態のいずれかの状態に移行させるスイッチ素子２４（本例では、上記のビット数に対応して５つのスイッチ素子２４ａ〜２４ｅ）とを備えている。なお、本例では、各スイッチ素子２４は、一例としてＭＯＳＦＥＴで構成されているが、バイポーラ型トランジスタなどの制御端子を有する他の半導体スイッチ素子で構成することもできる。
具体的には、ランプ波形生成回路１２Ｃでは、各スイッチ素子２４が、下位分割データＤｄｉ１の対応するビットが「１」のときにオン状態に移行することで、接続されているコンデンサ２２を接地状態に移行させ、一方、下位分割データＤｄｉ１の対応するビットが「０」のときにオフ状態に移行することで、接続されているコンデンサ２２を分離状態に移行させる。この構成により、ランプ波形生成回路１２Ｃでは、下位分割データＤｄｉ１に基づいて、下位分割データＤｄｉ１が増加したときには積分回路の時定数が増加して、下位側ビット列が最大（本例では「１１１１１」）のときに時定数が最大となり、下位分割データＤｄｉ１が減少したときには時定数が減少して、下位側ビット列が最小（本例では「０００００」）のときに時定数が最小になる。
この構成により、ランプ波形生成回路１２Ｃは、入力した第１パルスＳｐ１を積分して出力することにより、図１２に示すように、第１パルスＳｐ１の開始タイミングに同期して、予め規定された電圧値（この例では下限電圧値Ｖｍｉｎ（ゼロボルト））から下位分割データＤｄｉ１のデータ値に対応した時定数で上昇を開始して、予め規定された電圧値（この例では上限電圧値Ｖｍａｘ）に達し、また第１パルスＳｐ１の終了タイミングに同期して、上限電圧値Ｖｍａｘから下位分割データＤｄｉ１のデータ値に対応した時定数で降下を開始して、このデータ値に対応した経過時間（遅延時間τ１）後に閾値電圧Ｖｔｈ１に達すると共に、最終的には下限電圧値Ｖｍｉｎに至る第２パルスＳｐ２を生成して出力する。この場合、同図に示すように、第２パルスＳｐ２の立ち下がり波形がランプ波形Ｗｒａとして生成される。なお、同図では、説明のために第２パルスＳｐ２の振幅を誇張して記載しているが、第１パルスＳｐ１の振幅と同じである。
検出回路１４は、第２パルスＳｐ２の電圧と閾値電圧Ｖｔｈ１とを比較することにより、第２パルスＳｐ２の電圧が閾値電圧Ｖｔｈ１に一致するタイミングを検出して、二値化信号である検出パルスＳｄｅを出力する。この構成により、検出回路１４は、図１２に示すように、第２パルスＳｐ２の立ち上がり波形の電圧が閾値電圧Ｖｔｈ１に一致したタイミングに同期して立ち上がり、第２パルスＳｐ２の立ち下がり波形（ランプ波形Ｗｒａ）の電圧が閾値電圧Ｖｔｈ１に一致したタイミング（一致タイミング）に同期して立ち下がる検出パルスＳｄｅを出力する。
第２パルス生成回路１５は、第１パルスＳｐ１および検出パルスＳｄｅを入力すると共に、第１パルスＳｐ１の開始タイミングに同期して出力が開始されると共に、検出回路１４で検出された上記の一致タイミング（検出パルスＳｄｅの立ち下がりタイミング）に同期して出力が停止される制御パルスＳｓを、パルス幅Ｔｏｎ（＝第１パルス幅Ｔ１＋遅延時間τ１）で生成して出力する。
したがって、このパルス生成器５Ｂによっても、パルス生成器５と同様にして、上位分割データＤｄｉ２で規定される第１パルスＳｐ１の第１パルス幅Ｔ１に、下位分割データＤｄｉ１に応じた長さに規定される遅延時間τ１が付加された長さのパルス幅Ｔｏｎで制御パルスＳｓを生成することができるため、パルス幅Ｔｏｎの制御パルスＳｓを生成するためのＣＰＵ４や第１パルス生成回路１１の動作クロックＳｏｐを１６ＭＨｚ（上位分割データＤｄｉ２で規定される第１パルス幅Ｔ１の分解能ΔＴ１に対応する周波数）に維持しつつ、つまり、制御パルスＳｓを生成するための回路の動作クロックＳｏｐの周期を短くすることなく、制御パルスＳｓのパルス幅Ｔｏｎを第１パルス幅Ｔ１の分解能ΔＴ１（動作クロックＳｏｐの１周期分（１／１６ＭＨｚ））よりも短い時間刻み（分解能）Ｔｃｌｋで変動させることができる。
また、パルス生成器５Ｂにおける第１パルス生成回路１１と第２パルス生成回路１５とを上記した第１パルス生成回路１１Ａと第２パルス生成回路１５Ａとにそれぞれ代えて、図１０に示すように、パルス生成器５Ｃとして構成することもできる。
このパルス生成器５Ｃでは、第１パルス生成回路１１Ａが、上記したパルス生成器５Ａと同様にして制御パルスＳｓの本来のパルス幅Ｔｏｎよりも長いパルス幅Ｔ１で第１パルスＳｐ１を生成する。また、ランプ波形生成回路１２Ｃは、下位分割データＤｄｉ１のデータ値に対応した時定数でこの第１パルスＳｐ１を積分して第２パルスＳｐ２を生成して出力する。この場合、ランプ波形生成回路１２Ｃは、第１パルスＳｐ１の開始タイミングに同期して、下位分割データＤｄｉ１のデータ値に対応した時定数で上昇を開始し、下位分割データＤｄｉ１のデータ値に対応した経過時間（遅延時間τ２）後に閾値電圧Ｖｔｈ１に達する第２パルスＳｐ２の立ち上がり波形をランプ波形Ｗｒａとして生成して出力する。
検出回路１４は、第２パルスＳｐ２の電圧と閾値電圧Ｖｔｈ１とを比較することにより、第２パルスＳｐ２の電圧が閾値電圧Ｖｔｈ１に一致するタイミングを検出して、二値化信号である検出パルスＳｄｅを出力する。この構成により、検出回路１４は、図１３に示すように、第２パルスＳｐ２の立ち上がり波形（ランプ波形Ｗｒａ）の電圧が閾値電圧Ｖｔｈ１に一致したタイミングに同期して立ち上がり、第２パルスＳｐ２の立ち下がり波形の電圧が閾値電圧Ｖｔｈ１に一致したタイミングに同期して立ち下がる検出パルスＳｄｅを出力する。
第２パルス生成回路１５Ａは、第１パルスＳｐ１および検出回路１４から出力される検出パルスＳｄｅに基づいて、検出回路１４で検出された一致タイミング（本例では、検出パルスＳｄｅの立ち上がりタイミング）に同期して出力が開始されると共に、第１パルスＳｐ１の終了タイミングに同期して出力が停止されるパルスであって、第１幅データで規定される第１パルスＳｐ１の第１パルス幅Ｔ１から電圧データで規定される遅延時間τ２を減じた長さにパルス幅Ｔｏｎが規定されたパルスを、制御パルスＳｓとして生成して出力する。
したがって、このパルス生成器５Ｃによっても、パルス生成器５Ａと同様にして、１が加算された上位分割データＤｄｉ２を上位側ビット列とし、下位側ビット列全てがゼロでマスクされた第１幅データで規定される第１パルスＳｐ１の第１パルス幅Ｔ１から、第１幅データに加算されている分と下位分割データＤｄｉ１との差分に応じた長さに規定される遅延時間τ２（最小のゼロから最大の第１時間ΔＴ１までの間で、この差分に応じて変化する時間）を減じた長さのパルス幅Ｔｏｎで制御パルスＳｓを生成することができるため、パルス幅Ｔｏｎの制御パルスＳｓを生成するためのＣＰＵ４や第１パルス生成回路１１Ａの動作クロックＳｏｐを１６ＭＨｚ（上位分割データＤｄｉ２で規定される第１パルス幅Ｔ１の分解能ΔＴ１に対応する周波数）に維持しつつ、つまり、制御パルスＳｓを生成するための回路の動作クロックＳｏｐの周期を短くすることなく、パルス幅Ｔｏｎを第１パルス幅Ｔ１の分解能ΔＴ１（動作クロックＳｏｐの１周期分（１／１６ＭＨｚ））よりも短い時間刻み（分解能）Ｔｃｌｋで変動させることができる。
また、上記のパルス生成器５Ｂ，５Ｃでは、ランプ波形生成回路１２Ｃが第１パルスＳｐ１をそのまま積分して第２パルスＳｐ２を出力することにより、第１パルスＳｐ１の終了タイミングに同期して立ち下がる第２パルスＳｐ２の立ち下がり波形や、第１パルスＳｐ１の開始タイミングに同期して立ち上がる第２パルスＳｐ２の立ち上がり波形をランプ波形Ｗｒａとして生成しているが、図示はしないが、上記したランプ波形生成回路１２Ａと同様にして、ランプ波形生成回路１２Ｃ内にインバータ２３を配置して、第１パルスＳｐ１の反転信号をランプ波形生成回路１２Ｃで積分することにより、第１パルスＳｐ１の終了タイミングに同期して立ち上がる第２パルスＳｐ２の立ち上がり波形や、第１パルスＳｐ１の開始タイミングに同期して立ち下がる第２パルスＳｐ２の立ち下がり波形をランプ波形Ｗｒａとして生成して出力する構成を採用することもできる。
また、上記したインバータ２３をランプ波形生成回路１２Ｃ内に配置する構成に代えて、図示はしないが、上記したランプ波形生成回路１２Ｂの構成とランプ波形生成回路１２Ｃの構成とを組み合わせることにより、下位分割データＤｄｉ１のデータ値に対応してコンデンサ２２の容量値を変化可能な微分回路でランプ波形生成回路を構成することもでき、このランプ波形生成回路を使用して第１パルスＳｐ１を微分して第２パルスＳｐ２を生成することでも、第１パルスＳｐ１の終了タイミングに同期して一旦立ち下がった後に立ち上がる第２パルスＳｐ２の立ち上がり波形や、第１パルスＳｐ１の開始タイミングに同期して一旦立ち上がった後に立ち下がる第２パルスＳｐ２の立ち下がり波形をランプ波形Ｗｒａとして生成して出力する構成を採用することもできる。
まず、パルス生成器５Ｄについて、その構成を説明する。なお、パルス生成器５と同一の構成については、同一の符号を付して重複する説明を省略する。
パルス生成器５Ｄは、図１４に示すように、第１パルス生成回路１１、ランプ波形生成回路１２Ｄ、Ｄ／Ａ変換回路１３、検出回路１４および第２パルス生成回路１５を備えている。
第１パルス生成回路１１は、パルス生成器５の第１パルス生成回路１１と同様にして、ＣＰＵ４から出力される上位分割データＤｄｉ２の下位側に、すべてのビットがゼロである下位分割データＤｄｉ１と同じビット数のビット列を付加することで（制御指令値（幅データＤｗ）を構成する１２ビットのうちの上位側ビット列はそのままで、下位分割データＤｄｉ１分（下位側ビット列の５ビット分）全てをゼロでマスクするマスク処理を実行することで）、第１幅データ（１２ビットの幅データ）を作成する。また、第１パルス生成回路１１は、この第１幅データで規定される第１パルス幅Ｔ１の第１パルスＳｐ１を、図１６に示すように、上限電圧値が予め規定されたＶｍａｘで、下限電圧値が予め規定されたＶｍｉｎになる状態で生成してランプ波形生成回路１２Ｄおよび第２パルス生成回路１５に出力する。
Ｄ／Ａ変換回路１３は、下位分割データＤｄｉ１で構成される電圧データで規定される電圧値の電圧をＬｏ側電圧ＶＬＯとして生成して出力する。具体的には、Ｄ／Ａ変換回路１３は、下位分割データＤｄｉ１に基づいて、下位分割データＤｄｉ１が増加したときには電圧値が降下して、下位側ビット列が最大（本例では「１１１１１」）のときに最も低い電圧値になり、下位分割データＤｄｉ１が減少したときには電圧値が上昇して、下位側ビット列が最小（本例では「０００００」）のときに最も高い電圧値なるＬｏ側電圧ＶＬＯを生成する。
ランプ波形生成回路１２Ｄは、一例として、図１５に示すように、アノード端子に第１パルスＳｐ１が供給されるダイオード２５と、ダイオード２５のカソード端子とグランドとの間に接続されたコンデンサ２２と、ダイオード２５のカソード端子とＤ／Ａ変換回路１６の出力端子との間に配設された抵抗２１とを備えている。
このランプ波形生成回路１２Ｄでは、抵抗２１におけるＤ／Ａ変換回路１６の出力端子に接続された端部の電圧は、Ｄ／Ａ変換回路１６から出力されているＬｏ側電圧ＶＬＯに規定されている。この構成により、ランプ波形生成回路１２Ｄは、図１６に示すように、第１パルスＳｐ１の開始タイミングに同期して、ダイオード２５を介して上限電圧値Ｖｍａｘによるコンデンサ２２に対する充電を開始することにより、Ｌｏ側電圧ＶＬＯから第１パルスＳｐ１の振幅（詳細には、上限電圧値Ｖｍａｘからダイオード２５の順方向電圧Ｖｆを減算した電圧）に向けて急速に立ち上がり、第１パルスＳｐ１の終了タイミングに同期して、抵抗２１を介してコンデンサ２２のＬｏ側電圧ＶＬＯへの放電を開始することにより、第１パルスＳｐ１の振幅（詳細には、Ｖｍａｘ−Ｖｆ）からＬｏ側電圧ＶＬＯに向けて、抵抗２１の抵抗値とコンデンサ２２の容量値とで規定される時定数で立ち下がる第２パルスＳｐ２を生成して出力する。
この場合、第２パルスＳｐ２のランプ波形Ｗｒａとして生成される立ち下がり波形は、図１６に示すように、Ｌｏ側電圧ＶＬＯの電圧値に応じて変化し、第１パルスＳｐ１の終了タイミングから後述する閾値電圧Ｖｔｈ２（電圧値が一定）に達するまでの経過時間（遅延時間τ１）もＬｏ側電圧ＶＬＯの電圧値に応じて変化する。なお、同図では、発明の理解を容易にするため、Ｌｏ側電圧ＶＬＯの電圧値が電圧ＶＬＯ１，ＶＬＯ２，ＶＬＯ３，ＶＬＯ４，の４段階に変化する状態で記載しているが、実際には、下位分割データＤｄｉ１のビット数分の段階（本例では、２５段階）で変化する。
検出回路１４は、第２パルスＳｐ２の電圧と閾値電圧Ｖｔｈ２とを比較することにより、第２パルスＳｐ２の電圧が閾値電圧Ｖｔｈ２に一致するタイミングを検出して、二値化信号である検出パルスＳｄｅを出力する。この構成により、検出回路１４は、図１６に示すように、第２パルスＳｐ２の立ち上がり波形の電圧が閾値電圧Ｖｔｈ２に一致したタイミングに同期して立ち上がり、第２パルスＳｐ２の立ち下がり波形（ランプ波形Ｗｒａ）の電圧が閾値電圧Ｖｔｈ２に一致したタイミング（一致タイミング）に同期して立ち下がる検出パルスＳｄｅを出力する。
第２パルス生成回路１５は、第１パルスＳｐ１および検出パルスＳｄｅを入力すると共に、第１パルスＳｐ１の開始タイミングに同期して出力が開始されると共に、検出回路１４で検出された上記の一致タイミング（検出パルスＳｄｅの立ち下がりタイミング）に同期して出力が停止される制御パルスＳｓを、パルス幅Ｔｏｎ（＝第１パルス幅Ｔ１＋遅延時間τ１）で生成して出力する。
したがって、このパルス生成器５Ｂによっても、パルス生成器５と同様にして、上位分割データＤｄｉ２で規定される第１パルスＳｐ１の第１パルス幅Ｔ１に、下位分割データＤｄｉ１に応じた長さに規定される遅延時間τ１が付加された長さのパルス幅Ｔｏｎで制御パルスＳｓを生成することができるため、パルス幅Ｔｏｎの制御パルスＳｓを生成するためのＣＰＵ４や第１パルス生成回路１１の動作クロックＳｏｐを１６ＭＨｚ（上位分割データＤｄｉ２で規定される第１パルス幅Ｔ１の分解能ΔＴ１に対応する周波数）に維持しつつ、つまり、制御パルスＳｓを生成するための回路の動作クロックＳｏｐの周期を短くすることなく、制御パルスＳｓのパルス幅Ｔｏｎを第１パルス幅Ｔ１の分解能ΔＴ１（動作クロックＳｏｐの１周期分（１／１６ＭＨｚ））よりも短い時間刻み（分解能）Ｔｃｌｋで変動させることができる。
また、パルス生成器５Ｄにおける第１パルス生成回路１１と第２パルス生成回路１５とを上記した第１パルス生成回路１１Ａと第２パルス生成回路１５Ａとにそれぞれ代えると共に、ランプ波形生成回路１２Ｄに代えて図１７に示すランプ波形生成回路１２Ｅを使用することにより、図１４に示すように、パルス生成器５Ｅとして構成することもできる。
このパルス生成器５Ｅでは、第１パルス生成回路１１Ａが、上記したパルス生成器５Ａと同様にして制御パルスＳｓの本来のパルス幅Ｔｏｎよりも長いパルス幅Ｔ１で第１パルスＳｐ１を生成する。
また、ランプ波形生成回路１２Ｅは、ランプ波形生成回路１２Ｄの構成に加えてインバータ２３を備え、第１パルスＳｐ１を反転してダイオード２５のアノード端子に供給する。これにより、ランプ波形生成回路１２Ｅは、図１８に示すように、第１パルスＳｐ１の開始タイミングに同期して、抵抗２１を介してコンデンサ２２のＬｏ側電圧ＶＬＯへの放電を開始することにより、第１パルスＳｐ１の振幅（詳細には、Ｖｍａｘ−Ｖｆ）からＬｏ側電圧ＶＬＯに向けて、抵抗２１の抵抗値とコンデンサ２２の容量値とで規定される時定数で立ち下がり、第１パルスＳｐ１の終了タイミングに同期して、ダイオード２５を介して上限電圧値Ｖｍａｘによるコンデンサ２２に対する充電を開始することにより、Ｌｏ側電圧ＶＬＯから第１パルスＳｐ１の振幅（詳細には、上限電圧値Ｖｍａｘからダイオード２５の順方向電圧Ｖｆを減算した電圧）に向けて急速に立ち上がる第２パルスＳｐ２を生成して出力する。
この場合、第２パルスＳｐ２のランプ波形Ｗｒａとして生成される立ち下がり波形は、図１６を参照して説明した場合と同様にして、図１８に示すように、Ｌｏ側電圧ＶＬＯの電圧値に応じて変化し、第１パルスＳｐ１の開始タイミングから閾値電圧Ｖｔｈ２（電圧値が一定）に達するまでの経過時間（遅延時間τ２）もＬｏ側電圧ＶＬＯの電圧値に応じて変化する。なお、同図では、発明の理解を容易にするため、Ｌｏ側電圧ＶＬＯの電圧値が電圧ＶＬＯ１，ＶＬＯ２，ＶＬＯ３，ＶＬＯ４，の４段階に変化する状態で記載しているが、実際には、下位分割データＤｄｉ１のビット数分の段階（本例では、２５段階）で変化する。
検出回路１４は、第２パルスＳｐ２の電圧と閾値電圧Ｖｔｈ２とを比較することにより、第２パルスＳｐ２の電圧が閾値電圧Ｖｔｈ２に一致するタイミングを検出して、二値化信号である検出パルスＳｄｅを出力する。この構成により、検出回路１４は、図１６に示すように、第２パルスＳｐ２の立ち下がり波形（ランプ波形Ｗｒａ）の電圧が閾値電圧Ｖｔｈ２に一致したタイミング（一致タイミング）に同期して立ち上がり、第２パルスＳｐ２の立ち下がり波形の電圧が閾値電圧Ｖｔｈ２に一致したタイミングに同期して立ち下がる検出パルスＳｄｅを出力する。
第２パルス生成回路１５Ａは、第１パルスＳｐ１および検出回路１４から出力される検出パルスＳｄｅに基づいて、検出回路１４で検出された一致タイミング（本例では、検出パルスＳｄｅの立ち上がりタイミング）に同期して出力が開始されると共に、第１パルスＳｐ１の終了タイミングに同期して出力が停止されるパルスであって、第１幅データで規定される第１パルスＳｐ１の第１パルス幅Ｔ１から電圧データで規定される遅延時間τ２を減じた長さにパルス幅Ｔｏｎが規定されたパルスを、制御パルスＳｓとして生成して出力する。
したがって、このパルス生成器５Ｅによっても、パルス生成器５Ａと同様にして、１が加算された上位分割データＤｄｉ２を上位側ビット列とし、下位側ビット列全てがゼロでマスクされた第１幅データで規定される第１パルスＳｐ１の第１パルス幅Ｔ１から、第１幅データに加算されている分と下位分割データＤｄｉ１との差分に応じた長さに規定される遅延時間τ２（最小のゼロから最大の第１時間ΔＴ１までの間で、この差分に応じて変化する時間）を減じた長さのパルス幅Ｔｏｎで制御パルスＳｓを生成することができるため、パルス幅Ｔｏｎの制御パルスＳｓを生成するためのＣＰＵ４や第１パルス生成回路１１Ａの動作クロックＳｏｐを１６ＭＨｚ（上位分割データＤｄｉ２で規定される第１パルス幅Ｔ１の分解能ΔＴ１に対応する周波数）に維持しつつ、つまり、制御パルスＳｓを生成するための回路の動作クロックＳｏｐの周期を短くすることなく、パルス幅Ｔｏｎを第１パルス幅Ｔ１の分解能ΔＴ１（動作クロックＳｏｐの１周期分（１／１６ＭＨｚ））よりも短い時間刻み（分解能）Ｔｃｌｋで変動させることができる。
また、第１幅データで規定される第１パルス幅Ｔ１から遅延時間τ２を減じる構成において、下位分割データＤｄｉ１の値の如何に拘わらず、幅データＤｗの上位分割データＤｄｉ２に１を加算して第１パルスＳｐ１の第１パルス幅Ｔ１を規定する第１幅データを算出する複数の例について上記したが、これに限定されない。例えば、下位分割データＤｄｉ１が１以上のときにのみ上記の処理を行い、ゼロのときには、１を加算する上記の演算を行うことなく、幅データＤｗの上位分割データＤｄｉ２をそのまま上位側ビット列とし、下位側ビット列全てがゼロでマスクされた第１幅データを使用して、この第１幅データで規定される第１パルス幅Ｔ１で第１パルスＳｐ１を生成する構成を採用することもできる。
１ コンバータ
５，５Ａ，５Ｂ，５Ｃ，５Ｄ，５Ｅ パルス生成器
１１，１１Ａ 第１パルス生成回路
１２，１２Ａ、１２Ｂ，１２Ｃ，１２Ｄ，１２Ｅ ランプ波形生成回路
１３ Ｄ／Ａ変換回路
１４ 検出回路
１５，１５Ａ 第２パルス生成回路

Claims (8)

  1. 幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、
    前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られる第１幅データで規定されて、前記下位側ビット列を除く上位側ビット列における最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、
    前記第１パルスの終了タイミングに同期して予め規定された上限電圧値から降下を開始すると共に、当該降下の開始から前記第１時間を経過した時点で予め規定された下限電圧値に達するランプ波形を生成するランプ波形生成回路と、
    前記下位側ビット列で構成される電圧データが最小のときに前記上限電圧値に対応し、かつ当該電圧データが最大のときに前記下限電圧値に対応する電圧値の閾値電圧を生成するＤ／Ａ変換回路と、
    前記ランプ波形と前記閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出する検出回路と、
    前記第１パルスの開始タイミングに同期して出力が開始されると共に、前記一致タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する第２パルス生成回路とを備えているパルス生成器。
  2. 幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、
    前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られる第１幅データで規定されて、前記下位側ビット列を除く上位側ビット列における最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、
    前記第１パルスの終了タイミングに同期して予め規定された下限電圧値から上昇を開始すると共に、当該上昇の開始から前記第１時間を経過した時点で予め規定された上限電圧値に達するランプ波形を生成するランプ波形生成回路と、
    前記下位側ビット列で構成される電圧データが最小のときに前記下限電圧値に対応し、かつ当該電圧データが最大のときに前記上限電圧値に対応する電圧値の閾値電圧を生成するＤ／Ａ変換回路と、
    前記ランプ波形と前記閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出する検出回路と、
    前記第１パルスの開始タイミングに同期して出力が開始されると共に、前記一致タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する第２パルス生成回路とを備えているパルス生成器。
  3. 幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、
    前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られるデータの当該下位側ビット列を除く上位側ビット列における最下位ビットに１が加算された第１幅データで規定されて、前記最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、前記第１パルスの開始タイミングに同期して予め規定された下限電圧値から上昇を開始すると共に、当該上昇の開始から前記第１時間を経過した時点で予め規定された上限電圧値に達するランプ波形を生成するランプ波形生成回路と、Ｄ／Ａ変換回路と、検出回路と、第２パルス生成回路とを備え、
    少なくとも前記下位側ビット列の値が１以上のときに、
    前記Ｄ／Ａ変換回路が、等価的に前記下位側ビット列よりも１ビット多いビット列で構成されると共に最上位ビットのみが１に規定されたデータから前記下位側ビット列で構成されるデータを減算して得られる電圧データが最小のときに前記下限電圧値に対応し、かつ当該電圧データが最大のときに前記上限電圧値に対応する電圧値の閾値電圧を生成し、
    前記検出回路が、前記ランプ波形と前記閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出し、
    前記第２パルス生成回路が、前記一致タイミングに同期して出力が開始されると共に、前記第１パルスの終了タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成するパルス生成器。
  4. 幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、
    前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られるデータの当該下位側ビット列を除く上位側ビット列における最下位ビットに１が加算された第１幅データで規定されて、前記最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、
    前記第１パルスの開始タイミングに同期して予め規定された上限電圧値から降下を開始すると共に、当該降下の開始から前記第１時間を経過した時点で予め規定された下限電圧値に達するランプ波形を生成するランプ波形生成回路と、Ｄ／Ａ変換回路と、検出回路と、第２パルス生成回路とを備え、
    少なくとも前記下位側ビット列の値が１以上のときに、
    前記Ｄ／Ａ変換回路が、等価的に前記下位側ビット列よりも１ビット多いビット列で構成されると共に最上位ビットのみが１に規定されたデータから前記下位側ビット列で構成されるデータを減算して得られる電圧データが最小のときに前記上限電圧値に対応し、かつ当該電圧データが最大のときに前記下限電圧値に対応する電圧値の閾値電圧を生成し、
    前記検出回路が、前記ランプ波形と前記閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出し、
    前記第２パルス生成回路が、前記一致タイミングに同期して出力が開始されると共に、前記第１パルスの終了タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成するパルス生成器。
  5. 幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、
    前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られる第１幅データで規定されて、前記下位側ビット列を除く上位側ビット列における最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、
    前記第１パルスの終了タイミングに同期して予め規定された電圧値から前記下位側ビット列で構成されるデータのデータ値に対応した時定数で降下または上昇を開始することにより、当該データ値に対応した経過時間後に予め規定された閾値電圧に達するランプ波形を生成するランプ波形生成回路と、
    前記ランプ波形と前記閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出する検出回路と、
    前記第１パルスの開始タイミングに同期して出力が開始されると共に、前記一致タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する第２パルス生成回路とを備えているパルス生成器。
  6. 幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、
    前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られるデータの当該下位側ビット列を除く上位側ビット列における最下位ビットに１が加算された第１幅データで規定されて、前記最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、
    前記第１パルスの開始タイミングに同期して予め規定された電圧値から前記下位側ビット列で構成されるデータのデータ値に対応した時定数で降下または上昇を開始することにより、当該データ値に対応した経過時間後に予め規定された閾値電圧に達するランプ波形を生成するランプ波形生成回路と、
    前記ランプ波形と前記閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出する検出回路と、
    前記一致タイミングに同期して出力が開始されると共に、前記第１パルスの終了タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する第２パルス生成回路とを備えているパルス生成器。
  7. 幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、
    前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られる第１幅データで規定されて、前記下位側ビット列を除く上位側ビット列における最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、
    前記第１パルスの印加によって当該第１パルスの振幅と同じ電圧値に充電されているコンデンサを前記下位側ビット列で構成される電圧データで規定される電圧値まで抵抗を介して放電させる動作を当該第１パルスの終了タイミングに同期して開始することにより、当該終了タイミングに同期して降下するランプ波形を生成するランプ波形生成回路と、
    前記ランプ波形と予め規定された閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出する検出回路と、
    前記第１パルスの開始タイミングに同期して出力が開始されると共に、前記一致タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する第２パルス生成回路とを備えているパルス生成器。
  8. 幅データで規定される任意のパルス幅の制御パルスを生成するパルス生成器であって、
    前記幅データを示すバイナリデータの下位側ビット列全てをゼロでマスクして得られるデータの当該下位側ビット列を除く上位側ビット列における最下位ビットに１が加算された第１幅データで規定されて、前記最下位ビットで規定される第１時間を最小単位として増減される第１パルス幅の第１パルスを生成する第１パルス生成回路と、
    前記第１パルスの反転パルスの印加によって当該反転パルスの振幅と同じ電圧値に充電されているコンデンサを前記下位側ビット列で構成される電圧データで規定される電圧値まで抵抗を介して放電させる動作を当該反転パルスの終了タイミングに同期して開始することにより、当該終了タイミングに同期して降下するランプ波形を生成するランプ波形生成回路と、
    前記ランプ波形と予め規定された閾値電圧とを比較して、当該ランプ波形の電圧が当該閾値電圧に一致する一致タイミングを検出する検出回路と、
    前記一致タイミングに同期して出力が開始されると共に、前記第１パルスの終了タイミングに同期して出力が停止されるパルスを前記制御パルスとして生成する第２パルス生成回路とを備えているパルス生成器。
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